JPH10294431A - Semiconductor storage element and its manufacture - Google Patents

Semiconductor storage element and its manufacture

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JPH10294431A
JPH10294431A JP9101959A JP10195997A JPH10294431A JP H10294431 A JPH10294431 A JP H10294431A JP 9101959 A JP9101959 A JP 9101959A JP 10195997 A JP10195997 A JP 10195997A JP H10294431 A JPH10294431 A JP H10294431A
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JP
Japan
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film
layer
contact
lower electrode
ferroelectric
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Withdrawn
Application number
JP9101959A
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Japanese (ja)
Inventor
Masanori Kasai
政範 笠井
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To reduce the difference between the electric capacities of a ferroelectric film and a gate insulating film in an MFMIS(metal/ferroelectric/ metal/insulator/semiconductor) type semiconductor storage element using the ferroelectric film. SOLUTION: A semiconductor storage element has an electrode structure which is formed by successively forming a gate oxide film 12, a lower electrode (constructed in a three-layer structure of a poly-Si(polycrystalline silicon) film 14, an Ru(ruthenium) film 16, and an RuO2 (ruthenium oxide) film 18), a BIT (bismuth titanate) film 22, and an upper electrode 24 on an Si substrate 10. In addition, a side wall 26 is partially provided on the surface of the lower electrode 20 on the BIT film 22 side so that the side wall 26 may be brought into contact with the side faces of the films 16, 18, and 22 and the electrode 24. In addition, the sum of the areas of the part of the electrode 20 which is in contact with the side wall 26 and the part of the electrode which is in contact with the BIT film 22 is made substantially equal to the area of the part of the electrode 20 which is in contact with the gate oxide film 12.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、強誘電体膜を具
えた半導体記憶素子とその製造方法とに関する。The present invention relates to a semiconductor memory device having a ferroelectric film and a method for manufacturing the same.

【０００２】[0002]

【従来の技術】強誘電体は、自発分極を有しており、そ
の自発分極を外部から電界を印加することによって反転
させることができる。従来、この強誘電体の特性を利用
した半導体記憶素子が、例えば、文献１「信学技報ＳＤ
Ｍ９３−１３６、ｐｐ５３−５９」や文献２「特開平５
−９０５３２」や文献３「特開平５−９０６０７」に開
示されている。文献１に開示されている半導体記憶素子
は、１トランジスタ（１Ｔｒ）型のものである。また、
文献２や文献３に開示されている半導体記憶素子は、１
トランジスタ１キャパシタ（１Ｔｒ１Ｃｐ）型のもので
ある。一般に、前者の１Ｔｒ型のものの方が、データの
読出しが非破壊で行えること、および高集積化が図れる
ことから、有利である。2. Description of the Related Art A ferroelectric has spontaneous polarization, and the spontaneous polarization can be reversed by applying an electric field from the outside. Conventionally, a semiconductor memory device utilizing the characteristics of a ferroelectric has been disclosed in, for example, Reference 1 “IEICE Technical Report SD”.
M93-136, pp53-59 ”and Reference 2
-90532 "and Reference 3" Japanese Patent Laid-Open No. 5-90607 ". The semiconductor storage element disclosed in Document 1 is a one-transistor (1Tr) type. Also,
The semiconductor storage elements disclosed in References 2 and 3 are:
The transistor 1 is a capacitor (1Tr1Cp) type. In general, the former 1Tr type is advantageous because data can be read out nondestructively and high integration can be achieved.

【０００３】この１Ｔｒ型の半導体記憶素子について説
明する。文献１に開示されている半導体記憶素子の構造
は、半導体基板の上に絶縁膜、下部電極、強誘電体膜お
よび上部電極が順次に積層したＭＦＭＩＳ（Metal/Ferr
oelectric/Metal/Insulator/Semiconductor ）型の構造
となっている。つまり、半導体基板と強誘電体膜との間
にゲート絶縁膜および下部電極を介在させた構造となっ
ている。このようにすると、この下部電極の表面に強誘
電体膜を良好な状態で成長させることができる。The 1Tr type semiconductor memory device will be described. The structure of a semiconductor memory element disclosed in Document 1 is based on an MFMIS (Metal / Ferr) in which an insulating film, a lower electrode, a ferroelectric film, and an upper electrode are sequentially stacked on a semiconductor substrate.
oelectric / Metal / Insulator / Semiconductor) type structure. That is, the structure is such that the gate insulating film and the lower electrode are interposed between the semiconductor substrate and the ferroelectric film. In this way, a ferroelectric film can be grown on the surface of the lower electrode in a favorable state.

【０００４】そして、このタイプの半導体記憶素子は、
強誘電体膜中の残留分極によって、この強誘電体膜中に
電荷を蓄積し、この電荷は半導体基板の表面に別の極性
の電荷を励起する。従って、強誘電体膜に印加される電
圧が０Ｖのときであっても、トランジスタのスイッチン
グ状態をＯＮ状態またはＯＦＦ状態に保持することがで
きる。そして、強誘電体膜の残留分極の向きに応じて、
トランジスタはＯＮ状態またはＯＦＦ状態を選択的に取
り得る。従って、トランジスタのスイッチング状態に応
じてソース領域およびドレイン領域間に流れる電流密度
が変化するので、その変化を検出することによりデータ
の読出しが可能となる。[0004] This type of semiconductor memory element is
Charges are accumulated in the ferroelectric film due to remanent polarization in the ferroelectric film, and the charges excite charges of another polarity on the surface of the semiconductor substrate. Therefore, even when the voltage applied to the ferroelectric film is 0 V, the switching state of the transistor can be maintained in the ON state or the OFF state. Then, according to the direction of the remanent polarization of the ferroelectric film,
The transistor can be selectively turned on or off. Accordingly, the density of current flowing between the source region and the drain region changes according to the switching state of the transistor. Data can be read by detecting the change.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、上述し
たＭＦＭＩＳ型の構造であると、強誘電体膜とゲート絶
縁膜とが電気的に直列の状態で結合されてしまう。そし
て、強誘電体膜の比誘電率はゲート絶縁膜の比誘電率に
比べて大きいため、強誘電体膜の電気容量がゲート絶縁
膜の電気容量に比べて大きくなってしまう。このため、
強誘電体膜に十分な大きさの電圧が印加されなくなって
しまい、メモリ動作に必要な分極反転を起こすことがで
きなくなる。あるいは、半導体記憶素子として正常に動
作しなくなってしまう。また、無理に強誘電体膜の分極
反転を引き起こそうとして多大な電圧を印加すると、ゲ
ート絶縁膜が絶縁破壊を起すおそれがある。However, with the MFMIS structure described above, the ferroelectric film and the gate insulating film are electrically connected in series. Since the relative dielectric constant of the ferroelectric film is higher than the relative dielectric constant of the gate insulating film, the electric capacitance of the ferroelectric film becomes larger than the electric capacitance of the gate insulating film. For this reason,
A voltage of a sufficient magnitude is not applied to the ferroelectric film, and polarization inversion required for memory operation cannot be performed. Or, it will not operate normally as a semiconductor memory element. Further, if a large voltage is applied to force the polarization inversion of the ferroelectric film, the gate insulating film may be broken down.

【０００６】上述の問題を解決するため、文献１によれ
ば、下部電極をビットラインに接続することにより上部
電極および下部電極間に電圧が印加される構成が提案さ
れている。しかし、強誘電体膜の分極を反転させるため
にビットライン用の選択トランジスタが必要となるた
め、高集積化には不向きである。[0006] In order to solve the above-mentioned problem, Document 1 proposes a configuration in which a voltage is applied between an upper electrode and a lower electrode by connecting the lower electrode to a bit line. However, since a selection transistor for a bit line is required to invert the polarization of the ferroelectric film, it is not suitable for high integration.

【０００７】従って、従来より、ＭＦＭＩＳ型の構造で
あってもメモリ動作を行うのに十分な大きさの電圧を強
誘電体膜に印加することができ、高集積化を図ることの
できる構成の半導体記憶素子の出現とその製造方法の出
現とが望まれていた。Therefore, conventionally, even in the case of the MFMIS type structure, a voltage large enough to perform the memory operation can be applied to the ferroelectric film, and the structure can be highly integrated. There has been a demand for a semiconductor memory element and a method for manufacturing the same.

【０００８】[0008]

【課題を解決するための手段】そこで、この発明の半導
体記憶素子によれば、絶縁膜、下部電極、強誘電体膜お
よび上部電極が半導体基板の上に順次に積層した電極構
造を具える半導体記憶素子において、前記絶縁膜と接触
している前記下部電極の下面の、当該絶縁膜との接触面
積を、前記強誘電体膜と接触している当該下部電極の上
面の、当該強誘電体膜との接触面積よりも大きくしてあ
ることを特徴とする。According to the present invention, there is provided a semiconductor memory device having an electrode structure in which an insulating film, a lower electrode, a ferroelectric film, and an upper electrode are sequentially stacked on a semiconductor substrate. In the storage element, the contact area between the lower surface of the lower electrode in contact with the insulating film and the insulating film is changed to the ferroelectric film on the upper surface of the lower electrode in contact with the ferroelectric film. The contact area is larger than the contact area.

【０００９】このように、絶縁膜と接触している下部電
極の下面の、当該絶縁膜との接触面積すなわち接合面積
を、強誘電体膜と接触している当該下部電極の上面の、
当該強誘電体膜との接触面積すなわち接合面積よりも大
きくしてある。従って、下部電極、強誘電体膜および上
部電極で構成されるＭＦＭ（Metal/Ferroelectric/Meta
l ）キャパシタのキャパシタ面積を、下部電極、絶縁膜
および半導体基板で構成されるＭＩＳ（Metal/Insulato
r/Semiconductor ）キャパシタのキャパシタ面積より小
さくすることができる。よって、従来に比べて、ＭＦＭ
キャパシタの電気容量とＭＩＳキャパシタの電気容量と
の差を小さくすることができる。As described above, the contact area of the lower surface of the lower electrode which is in contact with the insulating film, that is, the contact area with the insulating film, that is, the bonding area of the lower electrode which is in contact with the ferroelectric film is reduced.
The area is larger than the contact area with the ferroelectric film, that is, the bonding area. Therefore, MFM (Metal / Ferroelectric / Meta) composed of a lower electrode, a ferroelectric film and an upper electrode
l) The capacitor area of the capacitor is reduced by MIS (Metal / Insulato) composed of lower electrode, insulating film and semiconductor substrate.
r / Semiconductor) It can be smaller than the capacitor area of the capacitor. Therefore, compared to the conventional MFM
The difference between the capacitance of the capacitor and the capacitance of the MIS capacitor can be reduced.

【００１０】また、この発明の半導体記憶素子におい
て、好ましくは、前記強誘電体膜と接触している側の前
記下部電極の上面を凸構造としてあり、前記絶縁膜と接
触している側の前記下部電極の下面を平坦にしてあるの
が良い。Further, in the semiconductor memory device of the present invention, preferably, the upper surface of the lower electrode in contact with the ferroelectric film has a convex structure, and the upper surface of the lower electrode in contact with the insulating film is formed. Preferably, the lower surface of the lower electrode is flat.

【００１１】例えば、下部電極を、第１および第２導電
体層が順次に積層した２層構造とし、強誘電体膜と接触
している上面を有した第２導電体層の当該上面の面積
を、絶縁膜と接触している下面を有した第１導電体層の
当該下面の面積より小さくなるように構成することがで
きる。従って、従来に比べて、ＭＦＭキャパシタの電気
容量とＭＩＳキャパシタの電気容量との差を小さくする
ことができる。For example, the lower electrode has a two-layer structure in which first and second conductive layers are sequentially stacked, and the area of the upper surface of the second conductive layer having the upper surface in contact with the ferroelectric film is provided. Can be configured to be smaller than the area of the lower surface of the first conductor layer having the lower surface in contact with the insulating film. Therefore, the difference between the electric capacity of the MFM capacitor and the electric capacity of the MIS capacitor can be reduced as compared with the related art.

【００１２】また、この発明の半導体記憶素子におい
て、好ましくは、前記絶縁膜と接触している側の前記下
部電極の下面を凸構造としてあり、前記強誘電体膜と接
触している側の前記下部電極の上面を平坦にしてあるの
が良い。In the semiconductor memory device according to the present invention, preferably, the lower surface of the lower electrode in contact with the insulating film has a convex structure, and the lower electrode in contact with the ferroelectric film has a lower surface. The upper surface of the lower electrode is preferably flat.

【００１３】このように、絶縁膜と接する側の下部電極
の面を凸構造とし、かつ、強誘電体膜と接する側の下部
電極の面を実質的に平坦としてあるため、下部電極と接
する絶縁膜の部分の面積は、この下部電極と接する強誘
電体膜の部分の面積より大きくなる。従って、従来に比
べて、ＭＦＭキャパシタの電気容量とＭＩＳキャパシタ
の電気容量との差を小さくすることができる。As described above, the surface of the lower electrode in contact with the insulating film has a convex structure, and the surface of the lower electrode in contact with the ferroelectric film is substantially flat. The area of the film portion is larger than the area of the ferroelectric film portion in contact with the lower electrode. Therefore, the difference between the electric capacity of the MFM capacitor and the electric capacity of the MIS capacitor can be reduced as compared with the related art.

【００１４】また、この発明の半導体記憶素子の好適な
構成例によれば、前記下部電極を設けた前記半導体基板
の領域に前記凸構造を受けるトレンチを設けてある。According to a preferred configuration example of the semiconductor memory element of the present invention, a trench for receiving the convex structure is provided in a region of the semiconductor substrate provided with the lower electrode.

【００１５】このように、半導体基板に形成したトレン
チ（溝）の上に絶縁膜を介在させて下部電極を設けてあ
るため、絶縁膜と接する側の下部電極の面が凸構造とな
る。従って、下部電極と接する部分の絶縁膜の面積は、
下部電極と接する部分の強誘電体膜の面積に比べて大き
くなる。よって、従来に比べて、ＭＦＭキャパシタの電
気容量とＭＩＳキャパシタの電気容量との差を小さくす
ることができる。As described above, since the lower electrode is provided on the trench (groove) formed in the semiconductor substrate with the insulating film interposed therebetween, the surface of the lower electrode in contact with the insulating film has a convex structure. Therefore, the area of the insulating film in the portion in contact with the lower electrode is:
The area is larger than the area of the ferroelectric film in a portion in contact with the lower electrode. Therefore, the difference between the electric capacity of the MFM capacitor and the electric capacity of the MIS capacitor can be reduced as compared with the related art.

【００１６】また、この発明の半導体記憶素子の製造方
法によれば、絶縁膜、下部電極、強誘電体膜および上部
電極が半導体基板の上に順次に積層した電極構造を具え
る半導体記憶素子を形成するに当り、（ａ）前記半導体
基板の上に前記絶縁膜を形成する工程と、（ｂ）前記形
成した絶縁膜の上に第１導電体層、強誘電体層および第
２導電体層を順次に積層する工程と、（ｃ）前記第２導
電体層および強誘電体層のパターニングを行って前記上
部電極および前記強誘電体膜を形成する工程と、（ｄ）
前記絶縁膜と接触している前記第１導電体層の下面の、
当該絶縁膜との接触面積が、前記強誘電体膜と接触して
いる当該第１導電体層の上面の、当該強誘電体膜との接
触面積よりも大きくなるように、前記第１導電体層のパ
ターニングを行って前記下部電極を形成する工程とを含
むことを特徴とする。According to the method of manufacturing a semiconductor memory device of the present invention, a semiconductor memory device having an electrode structure in which an insulating film, a lower electrode, a ferroelectric film and an upper electrode are sequentially laminated on a semiconductor substrate is provided. (A) forming the insulating film on the semiconductor substrate; and (b) forming a first conductive layer, a ferroelectric layer, and a second conductive layer on the formed insulating film. (C) patterning the second conductive layer and the ferroelectric layer to form the upper electrode and the ferroelectric film, and (d)
A lower surface of the first conductor layer in contact with the insulating film,
The first conductor so that a contact area with the insulating film is larger than a contact area with the ferroelectric film on an upper surface of the first conductor layer in contact with the ferroelectric film. Forming the lower electrode by patterning a layer.

【００１７】このように、（ｄ）工程において、絶縁膜
と接触している第１導電体層の下面の、当該絶縁膜との
接触面積が、強誘電体膜と接触している当該第１導電体
層の上面の、当該強誘電体膜との接触面積よりも大きく
なるように、第１導電体層のパターニングを行う。よっ
て、この製造方法に従って形成した半導体記憶素子は、
下部電極、強誘電体膜および上部電極で構成されるＭＦ
Ｍキャパシタのキャパシタ面積が、下部電極、絶縁膜お
よび半導体基板で構成されるＭＩＳキャパシタのキャパ
シタ面積より小さくなっている。すなわち、従来に比べ
て、ＭＦＭキャパシタの電気容量とＭＩＳキャパシタの
電気容量との差を小さくすることができる。As described above, in the step (d), the contact area of the lower surface of the first conductive layer in contact with the insulating film with the insulating film is the first conductive layer in contact with the ferroelectric film. The first conductor layer is patterned so as to be larger than the contact area of the upper surface of the conductor layer with the ferroelectric film. Therefore, a semiconductor storage element formed according to this manufacturing method
MF composed of lower electrode, ferroelectric film and upper electrode
The capacitor area of the M capacitor is smaller than the capacitor area of the MIS capacitor including the lower electrode, the insulating film, and the semiconductor substrate. That is, the difference between the electric capacity of the MFM capacitor and the electric capacity of the MIS capacitor can be reduced as compared with the related art.

【００１８】また、この発明の半導体記憶素子の製造方
法において、好ましくは、前記（ｄ）工程は、（ｄ１）
前記上部電極および強誘電体膜の各側面に接触する側壁
を前記第１導電体層の上に形成する工程と、（ｄ２）前
記上部電極および側壁の各パタンを前記第１導電体層に
転写して前記下部電極を形成する工程とを含むのが良
い。In the method of manufacturing a semiconductor memory device according to the present invention, preferably, the step (d) includes the step (d1).
Forming a side wall in contact with each side surface of the upper electrode and the ferroelectric film on the first conductor layer; and (d2) transferring each pattern of the upper electrode and the side wall to the first conductor layer. Forming the lower electrode.

【００１９】このように、上部電極のパタンと側壁のパ
タンとをそれぞれ第１導電体層に転写して下部電極を形
成するため、側壁と接する下部電極の接触領域の面積
と、強誘電体膜と接する下部電極の接触領域の面積との
和が、絶縁膜と接する下部電極の接触領域の面積に実質
的に等しくなる。従って、強誘電体膜と接する下部電極
の接触領域の面積を絶縁膜と接する下部電極の接触領域
の面積より小さく形成することができる。よって、この
製造方法に従って形成された半導体記憶素子は、従来に
比べると、ＭＦＭキャパシタの電気容量とＭＩＳキャパ
シタの電気容量との差が小さくなっている。As described above, since the pattern of the upper electrode and the pattern of the side wall are respectively transferred to the first conductor layer to form the lower electrode, the area of the contact region of the lower electrode in contact with the side wall and the ferroelectric film And the area of the contact region of the lower electrode in contact with the insulating film becomes substantially equal to the area of the contact region of the lower electrode in contact with the insulating film. Therefore, the area of the contact area of the lower electrode in contact with the ferroelectric film can be formed smaller than the area of the contact area of the lower electrode in contact with the insulating film. Therefore, in the semiconductor memory element formed according to this manufacturing method, the difference between the electric capacity of the MFM capacitor and the electric capacity of the MIS capacitor is smaller than in the conventional case.

【００２０】また、通常は上述の電極構造を形成した後
に、半導体基板にイオンを注入して、ソース領域および
ドレイン領域を形成する。このとき、イオンによって強
誘電体膜の側部にダメージが与えられてしまうおそれが
ある。これに対して、上述した製造方法によれば、側壁
を形成してからイオン注入を行うようにしているので、
強誘電体膜の側部が側壁によってイオンから保護される
といった利点もある。Usually, after forming the above-mentioned electrode structure, ions are implanted into a semiconductor substrate to form a source region and a drain region. At this time, there is a possibility that the side portion of the ferroelectric film is damaged by the ions. On the other hand, according to the above-described manufacturing method, the ion implantation is performed after the side wall is formed.
There is also an advantage that the side portion of the ferroelectric film is protected from ions by the side wall.

【００２１】また、この発明の半導体記憶素子の製造方
法において、好ましくは、前記（ｂ）工程では、前記第
１導電体層を、第３および第４導電体層が順次に積層し
た２層構造として形成し、前記（ｃ）工程に続けて、
（ｅ）前記形成した上部電極および強誘電体膜の各パタ
ンを前記第４導電体層に転写する工程を行うのが良い。In the method for manufacturing a semiconductor memory device according to the present invention, preferably, in the step (b), the first conductive layer is formed in a two-layer structure in which a third and a fourth conductive layer are sequentially laminated. And following the step (c),
(E) A step of transferring each pattern of the formed upper electrode and the ferroelectric film to the fourth conductor layer may be performed.

【００２２】このようにすると、第３導電体層とパター
ニングされた第４導電体層とから構成される下部電極
は、その強誘電体膜と接する上面の接触面積が、その絶
縁膜と接する下面の接触面積より小さくなる。従って、
この製造方法に従って形成された半導体記憶素子は、従
来に比べると、ＭＦＭキャパシタの電気容量とＭＩＳキ
ャパシタの電気容量との差が小さくなっている。With this configuration, the lower electrode composed of the third conductor layer and the patterned fourth conductor layer has a contact area of an upper surface in contact with the ferroelectric film and a lower surface in contact with the insulating film. Smaller than the contact area. Therefore,
In the semiconductor memory element formed according to this manufacturing method, the difference between the electric capacity of the MFM capacitor and the electric capacity of the MIS capacitor is smaller than in the conventional case.

【００２３】また、この発明の半導体記憶素子の製造方
法によれば、絶縁膜、下部電極、強誘電体膜および上部
電極が半導体基板の上に順次に積層した電極構造を具え
る半導体記憶素子を形成するに当り、前記半導体基板の
上面にトレンチを形成する工程と、前記トレンチを形成
した半導体基板の上面に前記絶縁膜を形成する工程と、
前記絶縁膜の上に第１導電体層、強誘電体層および第２
導電体層を順次に積層する工程と、前記トレンチを含む
第１導電体層、強誘電体層および第２導電体層の領域が
残存するようにこれら各層のパターニングを行い、前記
下部電極、強誘電体膜および上部電極を形成する工程と
を含むことを特徴とする。According to the method of manufacturing a semiconductor memory device of the present invention, a semiconductor memory device having an electrode structure in which an insulating film, a lower electrode, a ferroelectric film and an upper electrode are sequentially laminated on a semiconductor substrate is provided. Forming a trench on the upper surface of the semiconductor substrate, and forming the insulating film on the upper surface of the semiconductor substrate on which the trench is formed;
A first conductor layer, a ferroelectric layer, and a second
A step of sequentially laminating the conductor layers, and patterning each of these layers so that regions of the first conductor layer, the ferroelectric layer and the second conductor layer including the trench remain, and Forming a dielectric film and an upper electrode.

【００２４】このように、半導体基板の上面にトレンチ
を形成してから絶縁膜を形成して、一部が下部電極とな
る第１導電体層を積層しているので、絶縁膜と接する側
の下部電極の面を凸構造とすることができる。従って、
絶縁膜と接する下部電極の接触領域の面積が、強誘電体
膜と接する下部電極の接触領域の面積より大きくなる。
よって、この製造方法に従って形成された半導体記憶素
子は、従来に比べると、ＭＦＭキャパシタの電気容量と
ＭＩＳキャパシタの電気容量との差が小さくなってい
る。As described above, since the trench is formed on the upper surface of the semiconductor substrate, the insulating film is formed, and the first conductor layer that partially becomes the lower electrode is laminated, so that the first conductive layer that is in contact with the insulating film is formed. The surface of the lower electrode can have a convex structure. Therefore,
The area of the contact region of the lower electrode in contact with the insulating film is larger than the area of the contact region of the lower electrode in contact with the ferroelectric film.
Therefore, in the semiconductor memory element formed according to this manufacturing method, the difference between the electric capacity of the MFM capacitor and the electric capacity of the MIS capacitor is smaller than in the conventional case.

【００２５】また、この発明の半導体記憶素子の製造方
法において、好ましくは、前記強誘電体層を積層する前
記第１導電体層の上面を実質的に平坦化させる工程を含
むのが良い。Preferably, the method of manufacturing a semiconductor memory device according to the present invention preferably further includes a step of substantially planarizing an upper surface of the first conductive layer on which the ferroelectric layer is laminated.

【００２６】このように、強誘電体層を積層する第１導
電体層の面を実質的に平坦とすれば、絶縁膜と接する側
の第１導電体層の面が凸構造となっているため、絶縁膜
と接する下部電極の接触領域の面積が、強誘電体膜と接
する下部電極の接触領域の面積に比べて大きくなる。よ
って、この製造方法に従って形成された半導体記憶素子
は、従来に比べると、ＭＦＭキャパシタの電気容量とＭ
ＩＳキャパシタの電気容量との差が小さくなる。As described above, when the surface of the first conductive layer on which the ferroelectric layer is laminated is made substantially flat, the surface of the first conductive layer on the side in contact with the insulating film has a convex structure. Therefore, the area of the contact region of the lower electrode in contact with the insulating film is larger than the area of the contact region of the lower electrode in contact with the ferroelectric film. Therefore, the semiconductor memory element formed according to this manufacturing method has an electric capacity of the MFM capacitor and M
The difference from the capacitance of the IS capacitor is reduced.

【００２７】[0027]

【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。尚、図は、この発明が理解
できる程度に大きさ、構成および配置関係を概略的に示
しているに過ぎない。また、以下に記載する数値条件や
材料などは単なる一例に過ぎない。従って、この発明
は、この実施の形態に何ら限定されることがない。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. It should be noted that the drawings merely schematically show the size, configuration, and positional relationship so that the present invention can be understood. The numerical conditions and materials described below are merely examples. Therefore, the present invention is not limited to this embodiment.

【００２８】［第１の実施の形態］先ず、この実施の形
態の半導体記憶素子の構成につき説明する。図１は、こ
の実施の形態の半導体記憶素子の要部構成を示す断面図
である。尚、図１において、断面を示すハッチング等を
一部分省略してある。図１に示すように、この構成例
は、半導体基板としてのＳｉ基板１０の上に絶縁膜１
２、下部電極２０、強誘電体膜２２および上部電極２４
を順次に積層させて形成された電極構造を具えたＭＦＭ
ＩＳ型の半導体記憶素子である。この実施の形態では、
上述の絶縁膜はゲート酸化膜１２であって酸化シリコン
（ＳｉＯ2 ）を材料としている。また、上述の下部電極
２０としては、多結晶シリコン（ｐｏｌｙ−Ｓｉ）膜１
４、ルテニウム（Ｒｕ）膜１６および酸化ルテニウム
（ＲｕＯ2 ）膜１８を順次に積層して３層構造として形
成してある。そして、上述の強誘電体膜はチタン酸ビス
マス（ＢＩＴ）膜２２であり、上述の上部電極２４とし
てはＲｕ膜を用いている。[First Embodiment] First, the configuration of the semiconductor memory element of this embodiment will be described. FIG. 1 is a cross-sectional view showing a configuration of a main part of a semiconductor memory element according to this embodiment. In FIG. 1, hatching indicating a cross section is partially omitted. As shown in FIG. 1, this configuration example is such that an insulating film 1 is formed on a Si substrate 10 as a semiconductor substrate.
2, lower electrode 20, ferroelectric film 22, and upper electrode 24
Having an electrode structure formed by sequentially laminating
This is an IS type semiconductor storage element. In this embodiment,
The above-mentioned insulating film is the gate oxide film 12 and is made of silicon oxide (SiO 2 ). The lower electrode 20 is a polycrystalline silicon (poly-Si) film 1.
4. A ruthenium (Ru) film 16 and a ruthenium oxide (RuO 2 ) film 18 are sequentially laminated to form a three-layer structure. The ferroelectric film is a bismuth titanate (BIT) film 22, and the upper electrode 24 is a Ru film.

【００２９】また、この発明では、下部電極の、ゲート
酸化膜側の下面の面積を、当該下部電極の上面と対向し
ている側のＢＩＴ膜の下面の面積よりも大きくしてあ
る。このため、この実施の形態の構成例では、先ず、Ｓ
ｉ基板１０上に、ゲート酸化膜１２を介して、下部電極
２０を構成する多結晶シリコン膜１４を設ける。そし
て、ここでは、この多結晶シリコン膜１４は、ゲート長
方向およびゲート幅方向にそれぞれ所定の長さを有する
矩形状としてある。この多結晶シリコン膜１４の、ゲー
ト酸化膜１２とは反対側の上面のほぼ中央に、多結晶シ
リコン膜１４よりもゲート長方向およびゲート幅方向の
長さが短い矩形状のルテニウム膜１６を設け、このルテ
ニウム膜１６のゲート酸化膜１２とは反対側の上面に、
このルテニウム膜１６とこれと合同の酸化ルテニウム膜
１８とを互いに位置ずれが生じないように重ねて設けて
ある。さらに、この酸化ルテニウム膜１８上に、これと
合同のＢＩＴ膜２２および上部電極２４を順次に位置ず
れが生じないように重ねて設けてある。従って、多結晶
シリコン膜１４のほぼ中央にこの多結晶シリコン膜１４
から突出した形で、ルテニウム膜１６、酸化ルテニウム
膜１８、ＢＩＴ膜２２および上部電極２４からなるスト
ライプ構造が形成されていて、このストライプ構造の、
ゲート長方向およびゲート幅方向に沿う両側では多結晶
シリコン膜１４の上面が露出した状態にある。Further, in the present invention, the area of the lower surface of the lower electrode on the gate oxide film side is made larger than the area of the lower surface of the BIT film on the side facing the upper surface of the lower electrode. Therefore, in the configuration example of this embodiment, first, S
A polycrystalline silicon film constituting a lower electrode is provided on an i-substrate with a gate oxide film interposed therebetween. Here, the polycrystalline silicon film 14 has a rectangular shape having a predetermined length in each of the gate length direction and the gate width direction. A rectangular ruthenium film 16 whose length in the gate length direction and the gate width direction is shorter than that of the polysilicon film 14 is provided substantially at the center of the upper surface of the polysilicon film 14 on the side opposite to the gate oxide film 12. On the upper surface of the ruthenium film 16 opposite to the gate oxide film 12,
The ruthenium film 16 and the joint ruthenium oxide film 18 are provided so as not to be displaced from each other. Further, a BIT film 22 and an upper electrode 24 which are combined with the ruthenium oxide film 18 are sequentially provided on the ruthenium oxide film 18 so as not to cause positional displacement. Therefore, the polycrystalline silicon film 14 is almost at the center of the polycrystalline silicon film 14.
A stripe structure composed of a ruthenium film 16, a ruthenium oxide film 18, a BIT film 22, and an upper electrode 24 is formed so as to protrude therefrom.
On both sides along the gate length direction and the gate width direction, the upper surface of the polycrystalline silicon film 14 is exposed.

【００３０】この露出した多結晶シリコン膜１４の上面
であってストライプ構造の、ゲート長方向に沿う両側の
側面に、ゲート幅方向に沿って側壁２６をそれぞれ設け
てある。この構成例の場合、ＢＩＴ膜２２が設けられて
いる側の下部電極２０の面の一部に側壁２６を設けてあ
る。この側壁２６の材料としては例えばＳｉＯ2 を用い
るのが好適である。この側壁２６は、Ｒｕ膜１６、Ｒｕ
Ｏ2 膜１８、ＢＩＴ膜２２および上部電極２４の各側面
に接するように、多結晶シリコン膜１４の上面に、設け
られている。従って、側壁２６の下面と接する下部電極
２０の上面の面積と、ＢＩＴ膜２２の下面と接する下部
電極２０の上面の面積との和が、ゲート酸化膜１２と接
する下部電極２０の下面の面積に実質的に等しくなって
いる。従って、ゲート酸化膜１２と接触している下部電
極２０の下面の、ゲート酸化膜１２との接触面積すなわ
ち図１に示す領域３０に含まれるゲート酸化膜１２のｂ
面の面積は、ＢＩＴ膜２２と接触している下部電極２０
の上面の、ＢＩＴ膜２２との接触面積すなわち図１に示
す領域２８に含まれるＢＩＴ膜２２のａ面の面積よりも
大きくなっている。Side walls 26 are respectively provided along the gate width direction on the exposed upper surface of the polycrystalline silicon film 14 and on both sides of the stripe structure along the gate length direction. In the case of this configuration example, the side wall 26 is provided on a part of the surface of the lower electrode 20 on the side where the BIT film 22 is provided. It is preferable to use, for example, SiO 2 as a material of the side wall 26. The side wall 26 is formed of the Ru film 16 and Ru.
The O 2 film 18, the BIT film 22, and the upper electrode 24 are provided on the upper surface of the polycrystalline silicon film 14 so as to be in contact with the respective side surfaces. Therefore, the sum of the area of the upper surface of the lower electrode 20 in contact with the lower surface of the side wall 26 and the area of the upper surface of the lower electrode 20 in contact with the lower surface of the BIT film 22 is equal to the area of the lower surface of the lower electrode 20 in contact with the gate oxide film 12. Are substantially equal. Therefore, the lower surface of the lower electrode 20 in contact with the gate oxide film 12 has a contact area with the gate oxide film 12, that is, b of the gate oxide film 12 included in the region 30 shown in FIG.
The area of the surface is the lower electrode 20 in contact with the BIT film 22.
Is larger than the contact area with the BIT film 22, that is, the area of the a-plane of the BIT film 22 included in the region 28 shown in FIG.

【００３１】上述したように、下部電極２０と接するゲ
ート酸化膜１２の部分の接触面積を、下部電極２０と接
するＢＩＴ膜２２の部分の接触面積より大きくしてある
ため、上部電極２４、ＢＩＴ膜２２および下部電極２０
で構成される強誘電体キャパシタ（ＭＦＭキャパシタ）
の電気容量と、下部電極２０、ゲート酸化膜１２および
Ｓｉ基板１０で構成されるＭＯＳ（Metal/Oxide/Semico
nductor ）キャパシタの電気容量との差が従来に比べて
小さくなっている。従って、この構成例によれば、従来
に比べて効率よく強誘電体膜に対して電圧を印加するこ
とができるので、動作電圧や、動作時にＭＯＳキャパシ
タに対して印加される電圧を低減させることが可能とな
る。よって、メモリ動作に必要な分極反転を起こすのに
十分な大きさの電圧が強誘電体膜に印加されるようにな
る。また、側壁２６と接する下部電極２０の部分の面積
を変えることにより、強誘電体キャパシタの電気容量と
ＭＯＳキャパシタの電気容量との比を任意に変えること
ができる。As described above, since the contact area of the portion of the gate oxide film 12 in contact with the lower electrode 20 is larger than the contact area of the portion of the BIT film 22 in contact with the lower electrode 20, the upper electrode 24, the BIT film 22 and lower electrode 20
Ferroelectric capacitor (MFM capacitor)
And a MOS (Metal / Oxide / Semico) comprising the lower electrode 20, the gate oxide film 12, and the Si substrate 10.
nductor) The difference between the capacitance and the capacitor is smaller than before. Therefore, according to this configuration example, it is possible to apply a voltage to the ferroelectric film more efficiently than in the related art, so that the operating voltage and the voltage applied to the MOS capacitor during operation can be reduced. Becomes possible. Therefore, a voltage large enough to cause polarization inversion necessary for the memory operation is applied to the ferroelectric film. Further, by changing the area of the portion of the lower electrode 20 that is in contact with the side wall 26, the ratio between the electric capacity of the ferroelectric capacitor and the electric capacity of the MOS capacitor can be arbitrarily changed.

【００３２】次に、この実施の形態の半導体記憶装置の
製造方法につき、図２および図３を参照して、説明す
る。図２および図３に示す各図は、主製造工程の説明に
供する断面図である。以下、製造工程（ａ）から（ｄ）
につき、順次に説明する。Next, a method of manufacturing the semiconductor memory device according to this embodiment will be described with reference to FIGS. 2 and 3 are cross-sectional views for explaining a main manufacturing process. Hereinafter, the manufacturing steps (a) to (d)
Will be sequentially described.

【００３３】先ず、（ａ）工程では、Ｓｉ基板１０の上
（表面）に膜厚１００Åのゲート酸化膜１２を急速熱処
理（ＲＴＡ）によって形成する（図２（Ａ））。次に、
（ｂ）工程を行い、形成したゲート酸化膜１２の上に第
１導電体層、強誘電体層および第２導電体層を順次に積
層する。First, in the step (a), a gate oxide film 12 having a thickness of 100 ° is formed on the Si substrate 10 (front surface) by rapid thermal processing (RTA) (FIG. 2A). next,
(B) The first conductive layer, the ferroelectric layer, and the second conductive layer are sequentially laminated on the formed gate oxide film 12 by performing the step (b).

【００３４】この（ｂ）工程では、上述の第１導電体層
を、第３および第４導電体層が順次に積層した２層構造
として形成する。先ず、ゲート酸化膜１２の上に第３導
電体層として膜厚が２０００Åの多結晶シリコン層（ｐ
ｏｌｙ−Ｓｉ（ポリシリコン）層）３２を、例えば縦型
ＬＰ（減圧）ＣＶＤ法により形成する（図２（Ａ））。
次に、このｐｏｌｙ−Ｓｉ層３２の上に第２導電体層と
してのＲｕ層３４およびＲｕＯ2 層３６を順次に形成す
る（図２（Ａ））。この実施の形態では、Ｒｕ層３４
は、例えばＤＣマグネトロンスパッタリング装置を用い
て形成する。このＲｕ層３４は、成長室内にＲｕターゲ
ットを設置して、ＤＣパワーを１ｋＷとし、４５ｓｃｃ
ｍ（Standard Cubic Centimeter per Minute）でＡｒガ
スを成長室内に導入して、この成長室内のガス圧を７ｍ
ｔｏｒｒとした製造条件下で形成される。このようにし
て、膜厚が５００ÅのＲｕ層３４を形成する。また、Ｒ
ｕＯ2 層３６の形成にも同様のＤＣマグネトロンスパッ
タリング装置を用いる。このＲｕＯ2 層３６は、成長室
内にＲｕターゲットを設置して、ＤＣパワーを１ｋＷと
し、６ｓｃｃｍでＡｒガスを成長室内に導入するととも
に６ｓｃｃｍでＯ2 ガスを成長室内に導入し、この成長
室内の圧力を７ｍｔｏｒｒとした製造条件下で形成され
る。このようにして、膜厚が１０００ÅのＲｕＯ2 層３
６を形成する。In the step (b), the first conductor layer is formed as a two-layer structure in which the third and fourth conductor layers are sequentially laminated. First, on the gate oxide film 12, a polycrystalline silicon layer (p) having a thickness of 2000
An poly-Si (polysilicon) layer 32 is formed by, for example, a vertical LP (low pressure) CVD method (FIG. 2A).
Next, a Ru layer 34 and a RuO 2 layer 36 as a second conductor layer are sequentially formed on the poly-Si layer 32 (FIG. 2A). In this embodiment, the Ru layer 34
Is formed using, for example, a DC magnetron sputtering apparatus. This Ru layer 34 has a DC power of 1 kW and a 45 scc
m (Standard Cubic Centimeter per Minute) to introduce Ar gas into the growth chamber and reduce the gas pressure in this growth chamber to 7 m.
It is formed under manufacturing conditions of torr. Thus, the Ru layer 34 having a thickness of 500 ° is formed. Also, R
A similar DC magnetron sputtering device is used for forming the uO 2 layer 36. In the RuO 2 layer 36, a Ru target is set in the growth chamber, DC power is set to 1 kW, Ar gas is introduced into the growth chamber at 6 sccm, and O 2 gas is introduced into the growth chamber at 6 sccm. It is formed under manufacturing conditions with a pressure of 7 mtorr. Thus, the RuO 2 layer 3 having a thickness of 1000 °
6 is formed.

【００３５】そして、ＲｕＯ2 層３６の上に強誘電体層
としてのＢＩＴ層３８を形成する（図２（Ｂ））。この
ＢＩＴ層３８を形成するには、ＲｕＯ2 層３６の上に前
駆体溶液をスピンコーティング法により塗布して、塗布
した前駆体溶液に熱処理を施して結晶化させる。この前
駆体溶液は、有機系溶剤例えば酢酸ｎブチル溶液やキシ
レン溶液あるいはこれらの混合溶液にＢＩＴを溶かした
ものである。そして、この前駆体溶液をＲｕＯ2 層３６
の上に膜厚が３０００Åとなるように塗布し、塗布した
溶液に対して乾燥酸素雰囲気中で温度が８００℃のＲＴ
Ａを３分間行うことにより結晶化させて、ＢＩＴ層３８
を形成する。Then, a BIT layer 38 as a ferroelectric layer is formed on the RuO 2 layer 36 (FIG. 2B). In order to form the BIT layer 38, a precursor solution is applied onto the RuO 2 layer 36 by spin coating, and the applied precursor solution is subjected to a heat treatment to be crystallized. This precursor solution is obtained by dissolving BIT in an organic solvent such as an n-butyl acetate solution, a xylene solution, or a mixed solution thereof. Then, this precursor solution is applied to the RuO 2 layer 36.
Is applied on the substrate so that the film thickness becomes 3000 ° C., and the applied solution is subjected to RT at a temperature of 800 ° C. in a dry oxygen atmosphere.
A is performed for 3 minutes to crystallize the BIT layer 38.
To form

【００３６】続いて、ＢＩＴ層３８の上に第２導電体層
としてのＲｕ層４０を形成する（図２（Ｂ））。このＲ
ｕ層４０は、Ｒｕ層３４を作成した方法と同様の方法で
作成する。このＲｕ層４０は、後の工程でｐｏｌｙ−Ｓ
ｉ層３２をエッチングするときにエッチングマスクとし
て利用するので、そのエッチングの際に削られる分を考
慮して厚めに形成しておく。この例では、Ｒｕ層４０の
膜厚を２５００Åとしてある。Subsequently, a Ru layer 40 as a second conductor layer is formed on the BIT layer 38 (FIG. 2B). This R
The u layer 40 is formed by a method similar to the method of forming the Ru layer 34. This Ru layer 40 is formed by poly-S
Since the i-layer 32 is used as an etching mask when it is etched, the i-layer 32 is formed thicker in consideration of the portion to be cut off during the etching. In this example, the thickness of the Ru layer 40 is 2500 °.

【００３７】次に、（ｃ）工程では、Ｒｕ層４０および
ＢＩＴ層３８のパターニングを行って上部電極および強
誘電体膜を形成する。また、（ｃ）工程に続けて行う
（ｅ）工程では、形成した上部電極および強誘電体膜の
各パタンを第４導電体層としてのＲｕ層３４およびＲｕ
Ｏ2 層３６に転写する。従って、これらの工程を続けて
行うことにより、Ｒｕ層４０、ＢＩＴ層３８、ＲｕＯ2
層３６およびＲｕ層３４が順次にパタン形成される。以
下、これら（ｃ）工程および（ｅ）工程につき説明す
る。Next, in the step (c), the Ru layer 40 and the BIT layer 38 are patterned to form an upper electrode and a ferroelectric film. In the step (e) performed after the step (c), the patterns of the formed upper electrode and the ferroelectric film are transferred to the Ru layer 34 and the Ru layer as the fourth conductor layer.
Transfer to the O 2 layer 36. Therefore, by continuously performing these steps, the Ru layer 40, the BIT layer 38, the RuO 2
Layer 36 and Ru layer 34 are sequentially patterned. Hereinafter, the steps (c) and (e) will be described.

【００３８】先ず、Ｒｕ層４０およびＢＩＴ層３８のパ
ターニングを行うため、Ｒｕ層４０の上にエッチングマ
スクとしてのレジストパタン４２を通常のホトリソグラ
フィ技術を用いて形成する（図２（Ｃ））。このレジス
トパタン４２のパタンを順次に下層に転写することによ
り電極構造のパターニングを行う。この形成例では、例
えば、ＲＦマグネトロンエッチング装置を用いたドライ
エッチングによって、Ｒｕ層４０、ＢＩＴ層３８、Ｒｕ
Ｏ2 層３６およびＲｕ層３４を順次にパターニングして
ゆく。これらＲｕ、ＲｕＯ2 およびＢＩＴは、エッチン
グガスとしてＣｌ2 ガスおよびＯ2 ガスの混合ガスを用
いることによりエッチングが可能である。このような方
法でＲｕ層４０、ＢＩＴ層３８、ＲｕＯ2 層３６および
Ｒｕ層３４を順次にエッチングして、上部電極としての
Ｒｕ膜４０ａと、強誘電体膜としてのＢＩＴ膜３８ａ
と、下部電極の一部分としてのＲｕＯ2 パタン３６ａお
よびＲｕパタン３４ａとを形成して、ポリシリコン層３
２上にストライプ構造を得る（図３（Ａ））。尚、レジ
ストパタン４２は、エッチング後に除去しておく。First, in order to pattern the Ru layer 40 and the BIT layer 38, a resist pattern 42 as an etching mask is formed on the Ru layer 40 by using a usual photolithography technique (FIG. 2C). The pattern of the electrode structure is performed by sequentially transferring the pattern of the resist pattern 42 to the lower layer. In this formation example, for example, the Ru layer 40, the BIT layer 38, and the Ru layer are dry-etched using an RF magnetron etching apparatus.
The O 2 layer 36 and the Ru layer 34 are sequentially patterned. These Ru, RuO 2 and BIT can be etched by using a mixed gas of Cl 2 gas and O 2 gas as an etching gas. The Ru layer 40, the BIT layer 38, the RuO 2 layer 36, and the Ru layer 34 are sequentially etched by such a method, and a Ru film 40a as an upper electrode and a BIT film 38a as a ferroelectric film are formed.
And a RuO 2 pattern 36a and a Ru pattern 34a as a part of the lower electrode to form the polysilicon layer 3
2, a stripe structure is obtained (FIG. 3A). Incidentally, the resist pattern 42 is removed after the etching.

【００３９】次に、（ｄ）工程では、ゲート酸化膜１２
と接触しているｐｏｌｙ−Ｓｉ層３２の下面の、ゲート
酸化膜１２との接触面積が、ＢＩＴ膜３８ａと接触して
いるＲｕＯ2 パタン３６ａの上面の、ＢＩＴ膜３８ａと
の接触面積よりも大きくなるように、ｐｏｌｙ−Ｓｉ層
３２のパターニングを行う。この実施の形態では、この
（ｄ）工程を、以下に説明する（ｄ１）工程および（ｄ
２）工程に従い行う。Next, in the step (d), the gate oxide film 12 is formed.
The contact area of the lower surface of the poly-Si layer 32 in contact with the gate oxide film 12 is larger than the contact area of the upper surface of the RuO 2 pattern 36a in contact with the BIT film 38a with the BIT film 38a. The poly-Si layer 32 is patterned so as to be as follows. In this embodiment, the step (d) is described below as the steps (d1) and (d).
2) Perform according to the steps.

【００４０】先ず、（ｄ１）工程では、Ｒｕ膜４０ａお
よびＢＩＴ膜３８ａの各側面と、ＲｕＯ2 膜３６ａおよ
びＲｕ膜３４ａの各側面とに接触する側壁４４をｐｏｌ
ｙ−Ｓｉ層３２の上に形成する（図３（Ｂ））。この形
成例では、先ず、Ｓｉ（ＯＣ2 Ｈ5 ）4 いわゆるＴＥＯ
Ｓを原料ガスとして用いたＣＶＤ法によって、ストライ
プ構造を含むｐｏｌｙ−Ｓｉ層３２の上面全体を覆うよ
うに、膜厚が１０００ÅのＳｉＯ2 膜を成膜する。続い
て、このＳｉＯ2 膜に対して垂直方向からのＲＩＥ（リ
アクティブイオンエッチング）によるエッチバックを施
すことにより、Ｒｕ膜４０ａの上面やｐｏｌｙ−Ｓｉ層
３２の上面の一部を露出させる。この結果、ｐｏｌｙ−
Ｓｉ層３２の上面に残存したＳｉＯ2 膜が側壁４４とな
る。First, in the step (d1), the side wall 44 that contacts each side of the Ru film 40a and the BIT film 38a and the side of each of the RuO 2 film 36a and the Ru film 34a is polled.
It is formed on the y-Si layer 32 (FIG. 3B). In this example of formation, first, Si (OC 2 H 5 ) 4 so-called TEO
An SiO 2 film having a thickness of 1000 ° is formed by a CVD method using S as a source gas so as to cover the entire upper surface of the poly-Si layer 32 including the stripe structure. Subsequently, the upper surface of the Ru film 40a and a part of the upper surface of the poly-Si layer 32 are exposed by subjecting the SiO 2 film to etch back by RIE (reactive ion etching) in a vertical direction. As a result, poly-
The SiO 2 film remaining on the upper surface of the Si layer 32 becomes the side wall 44.

【００４１】そして、（ｄ２）工程では、Ｒｕ膜４０ａ
および側壁４４の各パタンをｐｏｌｙ−Ｓｉ層３２に転
写して下部電極を形成する。この形成例では、先ず、Ｒ
ｕ膜４０ａおよび側壁４４をマスクとして用いた垂直方
向からのＲＩＥによるｐｏｌｙ−Ｓｉ層３２のドライエ
ッチングを行う。この結果、Ｒｕ膜４０ａを上層とする
積層構造と側壁４４とで覆われた領域以外のｐｏｌｙ−
Ｓｉ層３２は除去され、ｐｏｌｙ−Ｓｉパタン３２ａが
残存する（図３（Ｃ））。このようにして、ｐｏｌｙ−
Ｓｉパタン３２ａを形成することにより、ｐｏｌｙ−Ｓ
ｉパタン３２ａ、Ｒｕパタン３４ａおよびＲｕＯ2 パタ
ン３６ａで構成される下部電極が完成する。Then, in the step (d2), the Ru film 40a
Each pattern of the side walls 44 is transferred to the poly-Si layer 32 to form a lower electrode. In this example, first, R
Dry etching of the poly-Si layer 32 is performed by RIE from the vertical direction using the u film 40a and the side wall 44 as a mask. As a result, the poly-structure other than the region covered with the stacked structure having the Ru film 40a as the upper layer and the side wall 44 is removed.
The Si layer 32 is removed, and the poly-Si pattern 32a remains (FIG. 3C). Thus, the poly-
By forming the Si pattern 32a, poly-S
The lower electrode composed of the i pattern 32a, the Ru pattern 34a, and the RuO 2 pattern 36a is completed.

【００４２】以上の説明から明らかなように、この製造
方法に従い形成された半導体記憶素子の構成は、ｐｏｌ
ｙ−Ｓｉパタン３２ａのゲート酸化膜１２と接する部分
の接触面積が、ｐｏｌｙ−Ｓｉパタン３２ａのＲｕパタ
ン３４ａと接する部分の接触面積と、ｐｏｌｙ−Ｓｉパ
タン３２ａの側壁４４と接する部分の接触面積との和に
ほぼ等しくなる。そして、ＢＩＴ膜３８ａのパタンは、
Ｒｕパタン３４ａと同様にレジストパタン４２をマスク
として用いたエッチングによって形成されたものである
から、Ｒｕパタン３４ａのパタンに実質的に等しい。よ
って、この製造方法によれば、ＢＩＴ膜３８ａのＲｕＯ
2 パタン３６ａと接する部分の接触面積が、ｐｏｌｙ−
Ｓｉパタン３２ａのゲート酸化膜１２と接する部分の接
触面積より小さく形成される。従って、Ｒｕ膜４０ａ、
ＢＩＴ膜３８ａおよびＲｕＯ2 パタン３６ａで構成され
る強誘電体キャパシタの電気容量と、ｐｏｌｙ−Ｓｉパ
タン３２ａ、ゲート酸化膜１２およびＳｉ基板１０で構
成されるＭＯＳキャパシタの電気容量との差が従来に比
べて小さくなる。As apparent from the above description, the configuration of the semiconductor memory element formed according to this manufacturing method is pol.
The contact area of the portion of the y-Si pattern 32a in contact with the gate oxide film 12 is the contact area of the portion of the poly-Si pattern 32a in contact with the Ru pattern 34a, and the contact area of the portion in contact with the side wall 44 of the poly-Si pattern 32a. Is approximately equal to the sum of And the pattern of the BIT film 38a is
Since it is formed by etching using the resist pattern 42 as a mask similarly to the Ru pattern 34a, it is substantially equal to the pattern of the Ru pattern 34a. Therefore, according to this manufacturing method, the BIT film 38a has a RuO
2 The contact area of the portion in contact with the pattern 36a is poly-
It is formed smaller than the contact area of the portion of the Si pattern 32a in contact with the gate oxide film 12. Therefore, the Ru film 40a,
The difference between the electric capacitance of the ferroelectric capacitor composed of the BIT film 38a and the RuO 2 pattern 36a and the electric capacitance of the MOS capacitor composed of the poly-Si pattern 32a, the gate oxide film 12 and the Si substrate 10 is conventionally different. It is smaller than that.

【００４３】また、この製造方法によれば、側壁４４と
接するｐｏｌｙ−Ｓｉパタン３２ａの部分の接触面積
を、側壁４４を形成するときに成膜するＳｉＯ2 膜の膜
厚を変えることにより、任意に変えることができる。従
って、強誘電体キャパシタの電気容量とＭＯＳキャパシ
タの電気容量との比を、ある範囲内で任意に変えること
が可能である。According to this manufacturing method, the contact area of the portion of the poly-Si pattern 32a in contact with the side wall 44 can be arbitrarily changed by changing the thickness of the SiO 2 film formed when the side wall 44 is formed. Can be changed to Therefore, the ratio between the electric capacity of the ferroelectric capacitor and the electric capacity of the MOS capacitor can be arbitrarily changed within a certain range.

【００４４】また、この製造方法によれば、ＢＩＴ膜３
８ａの側部を覆うように側壁４４を形成してあるため、
この後の工程で行うソース領域およびドレイン領域の形
成のためのイオン注入工程において、ＢＩＴ膜３８ａの
側部が側壁４４によりイオンから保護されることにな
る。従って、このイオン注入工程において、ＢＩＴ膜３
８ａの側部に、イオンによるダメージが与えられないと
いった利点がある。According to this manufacturing method, the BIT film 3
Since the side wall 44 is formed so as to cover the side portion 8a,
In the ion implantation process for forming the source region and the drain region performed in the subsequent process, the side portion of the BIT film 38a is protected from the ions by the side wall 44. Therefore, in this ion implantation step, the BIT film 3
There is an advantage that the side portion 8a is not damaged by ions.

【００４５】尚、この実施の形態では、強誘電体膜と接
触している側の下部電極の上面が凸構造となっている例
につき説明したが、下部電極は、この例の形状に限られ
ない。例えば、図４は、この実施の形態の半導体記憶素
子の変形例の構成を示す断面図である。図４では、図１
に示した下部電極２０の代りに、強誘電体膜（ＢＩＴ膜
２２）と接触している側の上面が平坦である下部電極２
０ａの例が示されている。そして、この下部電極２０ａ
のほぼ中央に、下部電極２０ａよりもゲート長方向の長
さが短いＢＩＴ膜２２および上部電極２４を順次に重ね
て設けてある。このように、下部電極２０ａの上にＢＩ
Ｔ膜２２および上部電極２４からなるストライプ構造が
形成されていて、このストライプ構造の、ゲート長方向
に沿う両側では下部電極２０ａの上面が露出した状態に
ある。このような構成としてあるから、下部電極２０ａ
の、ゲート酸化膜１２側の下面の面積を、下部電極２０
ａの上面と対向している側のＢＩＴ膜２２の下面の面積
よりも大きくできる。In this embodiment, an example has been described in which the upper surface of the lower electrode in contact with the ferroelectric film has a convex structure. However, the shape of the lower electrode is limited to this example. Absent. For example, FIG. 4 is a cross-sectional view illustrating a configuration of a modified example of the semiconductor memory element according to this embodiment. In FIG. 4, FIG.
Is replaced with a lower electrode 2 having a flat upper surface on the side in contact with the ferroelectric film (BIT film 22).
0a is shown. Then, the lower electrode 20a
A BIT film 22 and an upper electrode 24 whose length in the gate length direction is shorter than that of the lower electrode 20a are sequentially superimposed substantially at the center. Thus, the BI electrode is placed on the lower electrode 20a.
A stripe structure composed of the T film 22 and the upper electrode 24 is formed, and the upper surface of the lower electrode 20a is exposed on both sides of the stripe structure along the gate length direction. With such a configuration, the lower electrode 20a
Of the lower surface on the side of the gate oxide film 12
a can be larger than the area of the lower surface of the BIT film 22 on the side facing the upper surface.

【００４６】そして、この露出した下部電極２０ａの上
面であってストライプ構造の、ゲート長方向に沿う両側
の側面に、ゲート幅方向に沿って側壁２６をそれぞれ設
けてある。この構成例の場合、ＢＩＴ膜２２が設けられ
ている側の下部電極２０ａの面の一部に側壁２６を設け
てある。この側壁２６は、ＢＩＴ膜２２および上部電極
２４の各側面に接するように、下部電極２０ａの上面
に、設けられている。従って、側壁２６の下面と接する
下部電極２０ａの上面の面積と、ＢＩＴ膜２２の下面と
接する下部電極２０ａの上面の面積との和が、ゲート酸
化膜１２と接する下部電極２０ａの下面の面積に実質的
に等しくなっている。従って、ゲート酸化膜１２と接触
している下部電極２０ａの下面の、ゲート酸化膜１２と
の接触面積すなわち図４に示す領域３０に含まれるゲー
ト酸化膜１２のｂ面の面積は、ＢＩＴ膜２２と接触して
いる下部電極２０ａの上面の、ＢＩＴ膜２２との接触面
積すなわち図４に示す領域２８に含まれるＢＩＴ膜２２
のａ面の面積よりも大きくなっている。Then, on the upper surface of the exposed lower electrode 20a and on both side surfaces of the stripe structure along the gate length direction, side walls 26 are provided along the gate width direction. In the case of this configuration example, the side wall 26 is provided on a part of the surface of the lower electrode 20a on the side where the BIT film 22 is provided. The side wall 26 is provided on the upper surface of the lower electrode 20a so as to be in contact with each side surface of the BIT film 22 and the upper electrode 24. Therefore, the sum of the area of the upper surface of the lower electrode 20a in contact with the lower surface of the side wall 26 and the area of the upper surface of the lower electrode 20a in contact with the lower surface of the BIT film 22 is equal to the area of the lower surface of the lower electrode 20a in contact with the gate oxide film 12. Are substantially equal. Accordingly, the contact area of the lower surface of the lower electrode 20a in contact with the gate oxide film 12 with the gate oxide film 12, that is, the area of the b-plane of the gate oxide film 12 included in the region 30 shown in FIG. Area of the upper surface of the lower electrode 20a in contact with the BIT film 22, that is, the BIT film 22 included in the region 28 shown in FIG.
Is larger than the area of the a-plane.

【００４７】このような変形例の構成は、図２および図
３を参照して説明した製造方法を利用すれば、同様にし
て、形成することができる。すなわち、上部電極２４お
よびＢＩＴ膜２２のパターニングの後に、側壁材料の成
膜を行い、側壁２６を形成し、上部電極２４および側壁
２６をマスクとして用いて下部電極２０ａのパターニン
グを行うようにすると、形成が可能である。The structure of such a modification can be formed in a similar manner by using the manufacturing method described with reference to FIGS. That is, after patterning the upper electrode 24 and the BIT film 22, a sidewall material is formed, the sidewall 26 is formed, and the lower electrode 20a is patterned using the upper electrode 24 and the sidewall 26 as a mask. Formation is possible.

【００４８】［第２の実施の形態］次に、第２の実施の
形態の半導体記憶素子の構成につき説明する。図５は、
この実施の形態の半導体記憶素子の要部構成を示す断面
図である。尚、図５において、断面を示すハッチング等
を一部分省略してある。図５に示すように、この構成例
は、半導体基板としてのＳｉ基板４６の上に絶縁膜４
８、下部電極５６、強誘電体膜５８および上部電極６０
を順次に積層させて形成された電極構造を具えたＭＦＭ
ＩＳ型の半導体記憶素子である。この実施の形態では、
上述の絶縁膜はＳｉＯ2 を材料したゲート酸化膜４８で
ある。また、上述の下部電極５６は、ｐｏｌｙ−Ｓｉ膜
５０、Ｒｕ膜５２およびＲｕＯ2 膜５４を順次に積層し
て３層構造として形成してある。そして、上述の強誘電
体膜はＢＩＴ膜５８であり、上述の上部電極６０はＲｕ
膜である。[Second Embodiment] Next, the configuration of a semiconductor memory device according to a second embodiment will be described. FIG.
FIG. 3 is a cross-sectional view illustrating a configuration of a main part of the semiconductor storage element according to the embodiment; In FIG. 5, hatching or the like showing a cross section is partially omitted. As shown in FIG. 5, in this configuration example, an insulating film 4 is formed on a Si substrate 46 as a semiconductor substrate.
8, lower electrode 56, ferroelectric film 58 and upper electrode 60
Having an electrode structure formed by sequentially laminating
This is an IS type semiconductor storage element. In this embodiment,
The above-mentioned insulating film is a gate oxide film 48 made of SiO 2 . The lower electrode 56 has a three-layer structure in which a poly-Si film 50, a Ru film 52, and a RuO 2 film 54 are sequentially stacked. The above-mentioned ferroelectric film is the BIT film 58, and the above-mentioned upper electrode 60 is made of Ru.
It is a membrane.

【００４９】また、この発明では、下部電極の、ゲート
酸化膜側の下面の面積を、当該下部電極の上面と対向し
ている側のＢＩＴ膜の下面の面積よりも大きくしてあ
る。このため、この実施の形態の構成例では、ゲート酸
化膜４８と接触している側の下部電極５６の下面を凸構
造としてあり、ＢＩＴ膜５８と接触している側の下部電
極５６の上面を平坦にしてある。ここでは、下部電極５
６を設けたＳｉ基板４６の領域６４に上述の凸構造を受
けるトレンチ６２を設けてある。すなわち、下部電極５
６の下側に位置するＳｉ基板４６の面にトレンチ（溝）
６２を形成してある。そして、ゲート酸化膜４８の膜厚
を、このトレンチ６２を埋めつくさない程度の膜厚とし
てある。ここでは、このトレンチ６２の形状を、ゲート
長方向およびゲート幅方向にそれぞれ所定の長さを有す
る矩形状とする。このため、例えば図５に示す切り口の
断面を見ると、ゲート酸化膜４８と接する側の下部電極
５６の面は凸構造となる。従って、通常と比べると、下
部電極５６に接するゲート酸化膜４８の部分の接触面積
が大きい。In the present invention, the area of the lower surface of the lower electrode on the side of the gate oxide film is made larger than the area of the lower surface of the BIT film on the side facing the upper surface of the lower electrode. Therefore, in the configuration example of this embodiment, the lower surface of the lower electrode 56 in contact with the gate oxide film 48 has a convex structure, and the upper surface of the lower electrode 56 in contact with the BIT film 58 is It is flat. Here, the lower electrode 5
A trench 62 for receiving the above-described convex structure is provided in a region 64 of the Si substrate 46 provided with the semiconductor substrate 6. That is, the lower electrode 5
6 on the surface of the Si substrate 46 located below
62 are formed. The thickness of the gate oxide film 48 is set so as not to fill the trench 62. Here, the shape of the trench 62 is a rectangular shape having a predetermined length in each of the gate length direction and the gate width direction. Therefore, for example, looking at the cross section of the cutout shown in FIG. 5, the surface of the lower electrode 56 on the side in contact with the gate oxide film 48 has a convex structure. Therefore, the contact area of the portion of the gate oxide film 48 in contact with the lower electrode 56 is larger than usual.

【００５０】また、ゲート酸化膜４８の上に形成するｐ
ｏｌｙ−Ｓｉ膜５０の上面をほぼ平坦に形成してあるの
で、下部電極５６の上面は平坦となり、従って、この下
部電極５６の上面に接するＢＩＴ膜５８の下面は平坦で
ある。よって、下部電極５６と接するゲート酸化膜４８
の部分すなわち図５に示す領域６４に含まれるゲート酸
化膜４８のｂ面の接触面積は、下部電極５６と接するＢ
ＩＴ膜５８の部分すなわち図５に示す領域６４に含まれ
るＢＩＴ膜５８のａ面の接触面積より大きくなる。Also, the p formed on the gate oxide film 48
Since the upper surface of the poly-Si film 50 is formed substantially flat, the upper surface of the lower electrode 56 is flat, and the lower surface of the BIT film 58 in contact with the upper surface of the lower electrode 56 is flat. Therefore, the gate oxide film 48 in contact with the lower electrode 56
5, that is, the contact area of the surface b of the gate oxide film 48 included in the region 64 shown in FIG.
The contact area of the a-plane of the BIT film 58 included in the portion of the IT film 58, that is, the region 64 shown in FIG.

【００５１】上述したように、下部電極５６と接するゲ
ート酸化膜４８の部分の接触面積を、下部電極５６と接
するＢＩＴ膜５８の部分の接触面積より大きくしてある
ため、上部電極６０、ＢＩＴ膜５８および下部電極５６
で構成される強誘電体キャパシタ（ＭＦＭキャパシタ）
の電気容量と、下部電極５６、ゲート酸化膜４８および
Ｓｉ基板４６で構成されるＭＯＳキャパシタの電気容量
との差が従来に比べて小さくなっている。従って、この
構成例によれば、従来に比べて効率よく強誘電体膜に対
して電圧を印加することができるので、動作電圧や、動
作時にＭＯＳキャパシタに対して印加される電圧を低減
させることが可能である。よって、メモリ動作に必要な
分極反転を起こすのに十分な大きさの電圧が強誘電体膜
に印加されるようになる。また、トレンチ６２の深さや
数を変えることで、強誘電体キャパシタの電気容量とＭ
ＯＳキャパシタの電気容量との比を任意に変えることが
できる。As described above, since the contact area of the gate oxide film 48 in contact with the lower electrode 56 is larger than the contact area of the BIT film 58 in contact with the lower electrode 56, the upper electrode 60 and the BIT film 58 and lower electrode 56
Ferroelectric capacitor (MFM capacitor)
Is smaller than the capacitance of the MOS capacitor composed of the lower electrode 56, the gate oxide film 48 and the Si substrate 46 as compared with the prior art. Therefore, according to this configuration example, it is possible to apply a voltage to the ferroelectric film more efficiently than in the related art, so that the operating voltage and the voltage applied to the MOS capacitor during operation can be reduced. Is possible. Therefore, a voltage large enough to cause polarization inversion necessary for the memory operation is applied to the ferroelectric film. By changing the depth and number of the trenches 62, the capacitance of the ferroelectric capacitor and M
The ratio to the capacitance of the OS capacitor can be arbitrarily changed.

【００５２】次に、この実施の形態の半導体記憶装置の
製造方法につき、図６、図７および図８を参照して、説
明する。図６、図７および図８に示す各図は、主製造工
程の説明に供する断面図である。以下、各製造工程につ
き順次に説明する。Next, a method of manufacturing the semiconductor memory device of this embodiment will be described with reference to FIGS. 6, 7, and 8 are cross-sectional views for explaining main manufacturing steps. Hereinafter, each manufacturing process will be sequentially described.

【００５３】先ず、Ｓｉ基板４６の上面にトレンチ６２
を形成する工程につき説明する。このトレンチ６２を形
成するにあたっては、最初に、Ｓｉ基板１０の表面に膜
厚１０００ÅのＳｉＯ2 膜６６を熱処理を施して形成す
る（図６（Ａ））。続いて、このＳｉＯ2 膜６６の上に
通常のホトリソグラフィ技術を用いてレジストパタン６
８を形成する（図６（Ａ））。そして、このレジストパ
タン６８をマスクとして用いてＳｉＯ2 膜６６のドライ
エッチングを行う。このエッチングによって、レジスト
パタン６８のパタンがＳｉＯ2 膜６８に転写され、Ｓｉ
Ｏ2 パタン６６ａが形成される（図６（Ｂ））。このエ
ッチング後、レジストパタン６８は剥離しておく。そし
て、ＳｉＯ2 パタン６６ａをマスクとして用いたドライ
エッチングを行うことにより、Ｓｉ基板４６の上面に所
望の深さのトレンチ６２を形成する（図６（Ｃ））。こ
こでは、トレンチ６２の深さを１０００Åとして形成す
る。この後、ＳｉＯ2 パタン６６ａは、例えばフッ酸
（ＨＦ）を用いて除去しておく。First, a trench 62 is formed on the upper surface of the Si substrate 46.
The step of forming is described. In forming the trench 62, first, an SiO 2 film 66 having a thickness of 1000 ° is formed on the surface of the Si substrate 10 by performing a heat treatment (FIG. 6A). Subsequently, a resist pattern 6 is formed on the SiO 2 film 66 by using a usual photolithography technique.
8 (FIG. 6A). Then, dry etching of the SiO 2 film 66 is performed using the resist pattern 68 as a mask. By this etching, the pattern of the resist pattern 68 is transferred to the SiO 2 film 68, and Si
An O 2 pattern 66a is formed (FIG. 6B). After this etching, the resist pattern 68 is peeled off. Then, by performing dry etching using the SiO 2 pattern 66a as a mask, a trench 62 having a desired depth is formed on the upper surface of the Si substrate 46 (FIG. 6C). Here, the trench 62 is formed with a depth of 1000 °. Thereafter, the SiO 2 pattern 66a is removed using, for example, hydrofluoric acid (HF).

【００５４】次に、トレンチ構造を形成したＳｉ基板４
６の上面にゲート酸化膜４８を形成する工程と、ゲート
酸化膜４８の上に第１導電体層、強誘電体層および第２
導電体層を順次に積層する工程とにつき説明する。先
ず、Ｓｉ基板４６の上にゲート酸化膜４８を形成する
（図６（Ｄ））。このゲート酸化膜４８は、ＲＴＡによ
って膜厚が１００Åになるように形成する。上述したよ
うに、トレンチ６２の深さは１０００Åにして形成して
あるので、形成したゲート酸化膜４８によってトレンチ
６２が埋まってしまうことがない。Next, the Si substrate 4 having the trench structure is formed.
Forming a gate oxide film on the upper surface of the first conductive layer, a first conductive layer, a ferroelectric layer and a second conductive layer on the gate oxide film;
The step of sequentially laminating the conductor layers will be described. First, a gate oxide film 48 is formed on the Si substrate 46 (FIG. 6D). This gate oxide film 48 is formed so as to have a thickness of 100 ° by RTA. As described above, since the trench 62 is formed to have a depth of 1000 °, the trench 62 is not buried by the formed gate oxide film 48.

【００５５】次に、形成したゲート酸化膜４８の上に第
１導電体層を形成する。ここでは、この第１導電体層
を、３層構造として形成する。このため、先ず、第１導
電体層の最下層としてのｐｏｌｙ−Ｓｉ層７０を形成す
る（図６（Ｄ））。このｐｏｌｙ−Ｓｉ層７０は、例え
ば縦形ＬＰＣＶＤ法によって形成する。この形成例で
は、ｐｏｌｙ−Ｓｉ層７０の膜厚を２５００Åとして形
成する。Next, a first conductor layer is formed on the formed gate oxide film 48. Here, the first conductor layer is formed as a three-layer structure. Therefore, first, the poly-Si layer 70 as the lowermost layer of the first conductor layer is formed (FIG. 6D). The poly-Si layer 70 is formed by, for example, a vertical LPCVD method. In this example, the thickness of the poly-Si layer 70 is set to 2500 °.

【００５６】次に、ｐｏｌｙ−Ｓｉ層７０の上にＲｕ層
を形成する。ここで、形成したｐｏｌｙ−Ｓｉ層７０の
上面にはトレンチ６２のパタンが反映し、このｐｏｌｙ
−Ｓｉ層７０の上面に凹部が形成されている。この実施
の形態では、ｐｏｌｙ−Ｓｉ層７０の上にＲｕ層を積層
する前に、このｐｏｌｙ−Ｓｉ層７０の上面を実質的に
平坦化させる。このため、ｐｏｌｙ−Ｓｉ層７０の上に
熱処理を施して膜厚が１０００ÅのＳｉＯ2 膜７２を形
成する（図７（Ａ））。そして、続いて、ＳｉＯ2 膜７
２をＨＦによって除去する（図７（Ｂ））。この結果、
ｐｏｌｙ−Ｓｉ層７０の上面の凹部はなめらかになり、
上面がほぼ平坦なｐｏｌｙ−Ｓｉ層７０ａが得られる。
尚、平坦化の方法としては、例えばＣＭＰ（Chemical M
echanical Polishing ）法を利用してもよい。Next, a Ru layer is formed on the poly-Si layer 70. Here, the pattern of the trench 62 is reflected on the upper surface of the formed poly-Si layer 70,
A concave portion is formed on the upper surface of the -Si layer 70; In this embodiment, before stacking the Ru layer on the poly-Si layer 70, the upper surface of the poly-Si layer 70 is substantially flattened. Therefore, a heat treatment is performed on the poly-Si layer 70 to form the SiO 2 film 72 having a thickness of 1000 ° (FIG. 7A). Then, subsequently, the SiO 2 film 7
2 is removed by HF (FIG. 7B). As a result,
The concave portion on the upper surface of the poly-Si layer 70 becomes smooth,
A poly-Si layer 70a having a substantially flat upper surface is obtained.
In addition, as a method of planarization, for example, CMP (Chemical M
echanical Polishing) method may be used.

【００５７】そして、ｐｏｌｙ−Ｓｉ層７０ａの上にＲ
ｕ層７４およびＲｕＯ2 層７６を順次に積層する（図７
（Ｃ））。このＲｕ層７４は、例えばＤＣマグネトロン
スパッタリング装置を用いることによって形成が可能で
ある。例えば、成長室内にＲｕターゲットを設置して、
ＤＣパワーを１ｋＷとし、４５ｓｃｃｍでＡｒガスを成
長室内に導入して、成長室内のガス圧を７ｍｔｏｒｒと
する。このような製造条件下で、膜厚が５００ÅのＲｕ
層７４を形成する。また、ＲｕＯ2 層７６の形成も同様
にＤＣマグネトロンスパッタリング装置を用いる。この
ＲｕＯ2 層７６は、成長室内にＲｕターゲットを設置し
て、ＤＣパワーを１ｋＷとし、６ｓｃｃｍでＡｒガスを
成長室内に導入するとともに６ｓｃｃｍでＯ2 ガスを成
長室内に導入し、成長室内の圧力を７ｍｔｏｒｒとした
製造条件下で形成される。このようにして、膜厚が１０
００ÅのＲｕＯ2 層７６を形成する。Then, R is formed on the poly-Si layer 70a.
The u layer 74 and the RuO 2 layer 76 are sequentially laminated (FIG. 7).
(C)). The Ru layer 74 can be formed by using, for example, a DC magnetron sputtering device. For example, by installing a Ru target in the growth chamber,
DC power is set to 1 kW, Ar gas is introduced into the growth chamber at 45 sccm, and the gas pressure in the growth chamber is set to 7 mtorr. Under such manufacturing conditions, a Ru film having a thickness of 500
A layer 74 is formed. The formation of the RuO 2 layer 76 is also performed using a DC magnetron sputtering apparatus. The RuO 2 layer 76 has a Ru target placed in the growth chamber, DC power is set to 1 kW, Ar gas is introduced into the growth chamber at 6 sccm, and O 2 gas is introduced into the growth chamber at 6 sccm, and the pressure in the growth chamber is increased. At 7 mtorr. Thus, when the film thickness is 10
A RuO 2 layer 76 of 00 ° is formed.

【００５８】このように、ｐｏｌｙ−Ｓｉ層７０ａの上
面にＲｕ７４層およびＲｕＯ2 層７６を順次に積層して
ゆくので、このＲｕＯ2 層７６の上面はｐｏｌｙ−Ｓｉ
層７０ａの上面に比べてさらに平坦になる。そして、次
の工程では、この第１導電体層の上面すなわちＲｕＯ2
層７６の上面に強誘電体層を積層する。このように、こ
の実施の形態では、強誘電体層を積層する第１導電体層
の上面を実質的に平坦化させている。As described above, since the Ru 74 layer and the RuO 2 layer 76 are sequentially laminated on the upper surface of the poly-Si layer 70 a, the upper surface of the RuO 2 layer 76 is
It becomes flatter than the upper surface of the layer 70a. Then, in the next step, the upper surface of the first conductor layer, that is, RuO 2
A ferroelectric layer is laminated on the upper surface of the layer. As described above, in this embodiment, the upper surface of the first conductor layer on which the ferroelectric layer is laminated is substantially flattened.

【００５９】そして、ＲｕＯ2 層７６の上に強誘電体層
としてのＢＩＴ層７８を形成する（図７（Ｄ））。この
ＢＩＴ層７８を形成するには、ＲｕＯ2 層７６の上に前
駆体溶液をスピンコーティング法により塗布して、塗布
した前駆体溶液に熱処理を施して結晶化させる。この前
駆体溶液は、有機系溶剤例えば酢酸ｎブチル溶液やキシ
レン溶液あるいはこれらの混合溶液にＢＩＴを溶かした
ものである。そして、この前駆体溶液をＲｕＯ2 層７６
の上に膜厚が３０００Åとなるように塗布し、塗布した
溶液に対して乾燥酸素雰囲気中で温度が８００℃のＲＴ
Ａを３分間行うことにより結晶化させ、ＢＩＴ層７８を
形成する。Then, a BIT layer 78 as a ferroelectric layer is formed on the RuO 2 layer 76 (FIG. 7D). To form the BIT layer 78, a precursor solution is applied on the RuO 2 layer 76 by spin coating, and the applied precursor solution is subjected to a heat treatment to be crystallized. This precursor solution is obtained by dissolving BIT in an organic solvent such as an n-butyl acetate solution, a xylene solution, or a mixed solution thereof. Then, this precursor solution is added to the RuO 2 layer 76.
Is applied on the substrate so that the film thickness becomes 3000 ° C., and the applied solution is subjected to RT at a temperature of 800 ° C. in a dry oxygen atmosphere.
A is performed for 3 minutes to crystallize, thereby forming a BIT layer 78.

【００６０】続いて、ＢＩＴ層７８の上に第２導電体層
としてのＲｕ層８０を形成する（図７（Ｄ））。このＲ
ｕ層８０は、Ｒｕ層７４を作成する方法と同様の方法で
作成する。ここでは、Ｒｕ層８０の膜厚を２０００Åと
して形成する。Subsequently, a Ru layer 80 as a second conductor layer is formed on the BIT layer 78 (FIG. 7D). This R
The u layer 80 is formed by a method similar to the method of forming the Ru layer 74. Here, the thickness of the Ru layer 80 is set to 2000 °.

【００６１】次に、トレンチ６２を含むｐｏｌｙ−Ｓｉ
層７０ａ、Ｒｕ層７４、ＲｕＯ2 層７６、ＢＩＴ層７８
およびＲｕ層８０の領域が残存するように、これら各層
のパターニングを行い、下部電極、強誘電体膜および上
部電極を形成する工程につき説明する。Next, poly-Si including trench 62
Layer 70a, Ru layer 74, RuO 2 layer 76, BIT layer 78
The process of patterning each of these layers so that the region of the Ru layer 80 remains and forming the lower electrode, the ferroelectric film, and the upper electrode will be described.

【００６２】先ず、Ｒｕ層８０の上にレジストパタン８
２を通常のホトリソグラフィ技術を用いて形成する（図
８（Ａ））。そして、このレジストパタン８２をマスク
として用いるドライエッチングによって、Ｒｕ層８０、
ＢＩＴ層７８、ＲｕＯ2 層７６、Ｒｕ層７４およびｐｏ
ｌｙ−Ｓｉ層７０ａを順次にパターニングする（図８
（Ｂ））。このパターニングの結果、ｐｏｌｙ−Ｓｉ層
７０ａ、Ｒｕ層７４、ＲｕＯ2 層７６、ＢＩＴ層７８お
よびＲｕ層８０は、下部電極としてのｐｏｌｙ−Ｓｉ膜
７０ｂ、Ｒｕ膜７４ａおよびＲｕＯ2 膜７６ａと、強誘
電体膜としてのＢＩＴ膜７８ａと、上部電極としてのＲ
ｕ膜８０ａとなる。このようにして、レジストパタン８
２のパタンが各層に転写され、ストライプ構造としての
電極構造が完成する。First, a resist pattern 8 is formed on the Ru layer 80.
2 is formed using a normal photolithography technique (FIG. 8A). Then, by dry etching using the resist pattern 82 as a mask, the Ru layer 80,
BIT layer 78, RuO 2 layer 76, Ru layer 74 and po
The ly-Si layer 70a is sequentially patterned (FIG. 8)
(B)). As a result of this patterning, the poly-Si layer 70a, the Ru layer 74, the RuO 2 layer 76, the BIT layer 78, and the Ru layer 80 are stronger than the poly-Si film 70b, the Ru film 74a, and the RuO 2 film 76a as the lower electrode. BIT film 78a as a dielectric film and R as an upper electrode
It becomes the u film 80a. Thus, the resist pattern 8
2 are transferred to each layer to complete an electrode structure as a stripe structure.

【００６３】以上の説明から明らかなように、この製造
方法により形成された半導体記憶素子の構成は、Ｓｉ基
板４６の上面にトレンチ６２を形成してあるため、ＢＩ
Ｔ膜７８ａのＲｕＯ2 膜７６ａと接する部分の面積が、
ｐｏｌｙ−Ｓｉ膜７０ｂのゲート酸化膜４８と接する部
分の面積より小さくなる。従って、Ｒｕ膜８０ａ、ＢＩ
Ｔ膜７８ａおよびＲｕＯ2 膜７６ａで構成される強誘電
体キャパシタの電気容量と、ｐｏｌｙ−Ｓｉ膜７０ｂ、
ゲート酸化膜４８およびＳｉ基板４６で構成されるＭＯ
Ｓキャパシタの電気容量との差が従来に比べて小さくな
る。As is apparent from the above description, the structure of the semiconductor memory device formed by this manufacturing method is such that the trench 62 is formed on the upper surface of the Si substrate 46,
The area of the portion of the T film 78a in contact with the RuO 2 film 76a is
The area is smaller than the area of the poly-Si film 70b in contact with the gate oxide film 48. Therefore, the Ru film 80a, BI
A capacitance of a ferroelectric capacitor composed of the T film 78a and the RuO 2 film 76a;
MO composed of gate oxide film 48 and Si substrate 46
The difference from the electric capacity of the S capacitor becomes smaller than before.

【００６４】また、この製造方法によれば、トレンチ６
２の深さや数を形成時に任意に変えることができるの
で、強誘電体キャパシタの電気容量とＭＯＳキャパシタ
の電気容量との比を、ある範囲内で任意に変えることが
できる。According to this manufacturing method, the trench 6
Since the depth and number of 2 can be arbitrarily changed at the time of formation, the ratio between the electric capacity of the ferroelectric capacitor and the electric capacity of the MOS capacitor can be arbitrarily changed within a certain range.

【００６５】また、この実施の形態では、第１の実施の
形態で説明したような側壁を必ずしも設ける必要がない
ので、ゲート長の微細化限界が側壁により律速されるこ
とがない。つまり、通常の側壁を設けないタイプのＭＯ
Ｓトランジスタでは、ゲート長の微細化限界がエッチン
グなどの微細加工の限界値で決まるが、側壁を設けると
ゲート長の微細化限界が微細加工の限界値と側壁のサイ
ズとの和となってしまう。従って、この実施の形態のよ
うに側壁を用いない方が微細化を図るためには有効とな
る。Further, in this embodiment, since it is not always necessary to provide the side wall as described in the first embodiment, the limit of miniaturization of the gate length is not limited by the side wall. That is, an MO of a type without a normal side wall is used.
In the S transistor, the miniaturization limit of the gate length is determined by the limit value of microfabrication such as etching. However, when a sidewall is provided, the miniaturization limit of the gate length is the sum of the limit value of microfabrication and the size of the sidewall. . Therefore, not using the side wall as in this embodiment is more effective for miniaturization.

【００６６】尚、この実施の形態では、下部電極の下側
のシリコン基板の上面に一つのトレンチを設けた構成例
を示したが、このトレンチは複数であってもよい。ま
た、トレンチの形状は、任意の形状としてよい。In this embodiment, an example is shown in which one trench is provided on the upper surface of the silicon substrate below the lower electrode. However, a plurality of trenches may be provided. The shape of the trench may be any shape.

【００６７】[0067]

【発明の効果】この発明の半導体記憶素子によれば、絶
縁膜と接触している下部電極の下面の、当該絶縁膜との
接触面積を、強誘電体膜と接触している当該下部電極の
上面の、当該強誘電体膜との接触面積よりも大きくして
ある。従って、下部電極、強誘電体膜および上部電極で
構成されるＭＦＭキャパシタのキャパシタ面積を、下部
電極、絶縁膜および半導体基板で構成されるＭＩＳキャ
パシタのキャパシタ面積より小さくすることができる。
よって、従来に比べて、ＭＦＭキャパシタの電気容量と
ＭＩＳキャパシタの電気容量との差を小さくすることが
できるから、動作時に、メモリの正常な動作のために必
要な大きさの電圧が強誘電体膜に対して印加されるよう
になる。According to the semiconductor memory device of the present invention, the contact area of the lower surface of the lower electrode in contact with the insulating film with the insulating film is reduced by the area of the lower electrode in contact with the ferroelectric film. The area of the upper surface is larger than the contact area with the ferroelectric film. Therefore, the capacitor area of the MFM capacitor composed of the lower electrode, the ferroelectric film and the upper electrode can be made smaller than that of the MIS capacitor composed of the lower electrode, the insulating film and the semiconductor substrate.
Therefore, the difference between the electric capacity of the MFM capacitor and the electric capacity of the MIS capacitor can be reduced as compared with the related art, so that the voltage required for normal operation of the memory is reduced during operation. It is applied to the film.

【００６８】また、この発明の半導体記憶素子によれ
ば、強誘電体膜と接触している側の下部電極の上面を凸
構造としてあり、絶縁膜と接触している側の下部電極の
下面を平坦にしてある。例えば、下部電極を、第１およ
び第２導電体層が順次に積層した２層構造とし、強誘電
体膜と接触している上面を有した第２導電体層の当該上
面の面積を、絶縁膜と接触している下面を有した第１導
電体層の当該下面の面積より小さくなるように構成する
ことができる。従って、従来に比べて、ＭＦＭキャパシ
タの電気容量とＭＩＳキャパシタの電気容量との差を小
さくすることができる。According to the semiconductor memory device of the present invention, the upper surface of the lower electrode in contact with the ferroelectric film has a convex structure, and the lower surface of the lower electrode in contact with the insulating film has a lower surface. It is flat. For example, the lower electrode has a two-layer structure in which first and second conductor layers are sequentially stacked, and the area of the upper surface of the second conductor layer having the upper surface in contact with the ferroelectric film is insulated. The first conductor layer having the lower surface in contact with the film may be configured to be smaller than the area of the lower surface. Therefore, the difference between the electric capacity of the MFM capacitor and the electric capacity of the MIS capacitor can be reduced as compared with the related art.

【００６９】また、この発明の半導体記憶素子によれ
ば、絶縁膜と接触している側の下部電極の下面を凸構造
としてあり、強誘電体膜と接触している側の下部電極の
上面を平坦にしてある。このように、絶縁膜と接する側
の下部電極の面を凸構造とし、かつ、強誘電体膜と接す
る側の下部電極の面を実質的に平坦としてあるため、下
部電極と接する絶縁膜の部分の面積は、この下部電極と
接する強誘電体膜の部分の面積より大きくなる。従っ
て、従来に比べて、ＭＦＭキャパシタの電気容量とＭＩ
Ｓキャパシタの電気容量との差を小さくすることができ
る。Further, according to the semiconductor memory element of the present invention, the lower surface of the lower electrode in contact with the insulating film has a convex structure, and the upper surface of the lower electrode in contact with the ferroelectric film has It is flat. As described above, the surface of the lower electrode in contact with the insulating film has a convex structure, and the surface of the lower electrode in contact with the ferroelectric film is substantially flat. Is larger than the area of the portion of the ferroelectric film in contact with the lower electrode. Therefore, the electric capacity of the MFM capacitor and MI
The difference from the electric capacity of the S capacitor can be reduced.

【００７０】また、この発明の半導体記憶素子によれ
ば、下部電極を設けた半導体基板の領域を、凸構造を受
けるトレンチとしてある。このように、半導体基板に形
成したトレンチの上に絶縁膜を介在させて下部電極を設
けてあるため、絶縁膜と接する側の下部電極の面が凸構
造となる。従って、下部電極と接する部分の絶縁膜の面
積は、下部電極と接する部分の強誘電体膜の面積に比べ
て大きくなる。よって、従来に比べて、ＭＦＭキャパシ
タの電気容量とＭＩＳキャパシタの電気容量との差を小
さくすることができる。Further, according to the semiconductor memory element of the present invention, the region of the semiconductor substrate provided with the lower electrode is formed as a trench receiving the convex structure. As described above, since the lower electrode is provided on the trench formed in the semiconductor substrate with the insulating film interposed therebetween, the surface of the lower electrode in contact with the insulating film has a convex structure. Therefore, the area of the insulating film in contact with the lower electrode is larger than the area of the ferroelectric film in contact with the lower electrode. Therefore, the difference between the electric capacity of the MFM capacitor and the electric capacity of the MIS capacitor can be reduced as compared with the related art.

【００７１】また、この発明の半導体記憶素子の製造方
法によれば、絶縁膜と接触している第１導電体層の下面
の、当該絶縁膜との接触面積が、強誘電体膜と接触して
いる当該第１導電体層の上面の、当該強誘電体膜との接
触面積よりも大きくなるように、第１導電体層のパター
ニングを行う。よって、この製造方法に従って形成した
半導体記憶素子は、下部電極、強誘電体膜および上部電
極で構成されるＭＦＭキャパシタのキャパシタ面積が、
下部電極、絶縁膜および半導体基板で構成されるＭＩＳ
キャパシタのキャパシタ面積より小さくなっている。す
なわち、従来に比べて、ＭＦＭキャパシタの電気容量と
ＭＩＳキャパシタの電気容量との差を小さくすることが
できる。According to the method of manufacturing a semiconductor memory device of the present invention, the contact area of the lower surface of the first conductive layer in contact with the insulating film with the insulating film is in contact with the ferroelectric film. The first conductor layer is patterned so as to have a larger contact area with the ferroelectric film on the upper surface of the first conductor layer. Therefore, in the semiconductor memory element formed according to this manufacturing method, the MFM capacitor composed of the lower electrode, the ferroelectric film, and the upper electrode has a capacitor area of:
MIS composed of lower electrode, insulating film and semiconductor substrate
It is smaller than the capacitor area of the capacitor. That is, the difference between the electric capacity of the MFM capacitor and the electric capacity of the MIS capacitor can be reduced as compared with the related art.

【００７２】また、この発明の半導体記憶素子の製造方
法によれば、上部電極および強誘電体膜の各側面に接触
する側壁を第１導電体層の上に形成し、上部電極および
側壁の各パタンを第１導電体層に転写して下部電極を形
成する。このように、上部電極のパタンと側壁のパタン
とをそれぞれ第１導電体層に転写して下部電極を形成す
るため、側壁と接する下部電極の領域の面積と、強誘電
体膜と接する下部電極の領域の面積との和が、絶縁膜と
接する下部電極の領域の面積に実質的に等しくなる。従
って、強誘電体膜と接する下部電極の領域の面積を絶縁
膜と接する下部電極の領域の面積より小さく形成するこ
とができる。よって、この製造方法に従って形成された
半導体記憶素子は、従来に比べると、ＭＦＭキャパシタ
の電気容量とＭＩＳキャパシタの電気容量との差が小さ
くなっている。Further, according to the method of manufacturing a semiconductor memory device of the present invention, the side wall in contact with each side surface of the upper electrode and the ferroelectric film is formed on the first conductor layer, and each side surface of the upper electrode and the side wall is formed. The pattern is transferred to the first conductor layer to form a lower electrode. As described above, since the pattern of the upper electrode and the pattern of the side wall are respectively transferred to the first conductive layer to form the lower electrode, the area of the region of the lower electrode in contact with the side wall and the lower electrode in contact with the ferroelectric film are formed. Is substantially equal to the area of the region of the lower electrode in contact with the insulating film. Therefore, the area of the region of the lower electrode in contact with the ferroelectric film can be formed smaller than the area of the region of the lower electrode in contact with the insulating film. Therefore, in the semiconductor memory element formed according to this manufacturing method, the difference between the electric capacity of the MFM capacitor and the electric capacity of the MIS capacitor is smaller than in the conventional case.

【００７３】また、通常は上述の電極構造を形成した後
に、半導体基板にイオンを注入して、ソース領域および
ドレイン領域を形成する。このとき、イオンによって強
誘電体膜の側部にダメージが与えられてしまうおそれが
ある。これに対して、上述した製造方法によれば、側壁
を形成してからイオン注入を行うようにしているので、
強誘電体膜の側部が側壁によってイオンから保護される
といった利点もある。Usually, after the above-mentioned electrode structure is formed, ions are implanted into a semiconductor substrate to form a source region and a drain region. At this time, there is a possibility that the side portion of the ferroelectric film is damaged by the ions. On the other hand, according to the above-described manufacturing method, the ion implantation is performed after the side wall is formed.
There is also an advantage that the side portion of the ferroelectric film is protected from ions by the side wall.

【００７４】また、この発明の半導体記憶素子によれ
ば、（ｂ）工程で、第１導電体層を、第３および第４導
電体層が順次に積層した２層構造として形成し、（ｃ）
工程に続けて、（ｅ）形成した上部電極および強誘電体
膜の各パタンを第４導電体層に転写する工程を行う。こ
のようにすると、第３導電体層とパターニングされた第
４導電体層とから構成される下部電極は、その強誘電体
膜と接する上面の面積が、その絶縁膜と接する下面の面
積より小さくなる。従って、この製造方法に従って形成
された半導体記憶素子は、従来に比べると、ＭＦＭキャ
パシタの電気容量とＭＩＳキャパシタの電気容量との差
が小さくなっている。According to the semiconductor memory device of the present invention, in the step (b), the first conductor layer is formed as a two-layer structure in which the third and fourth conductor layers are sequentially laminated, and (c) )
Subsequent to the step, (e) a step of transferring each pattern of the formed upper electrode and the ferroelectric film to the fourth conductor layer is performed. Thus, the lower electrode composed of the third conductor layer and the patterned fourth conductor layer has an upper surface area in contact with the ferroelectric film smaller than an area of the lower surface in contact with the insulating film. Become. Therefore, in the semiconductor memory element formed according to this manufacturing method, the difference between the electric capacity of the MFM capacitor and the electric capacity of the MIS capacitor is smaller than before.

【００７５】また、この発明の半導体記憶素子の製造方
法によれば、半導体基板の上面にトレンチを形成してか
ら絶縁膜を形成して、一部が下部電極となる第１導電体
層を積層しているので、絶縁膜と接する側の下部電極の
面を凸構造とすることができる。従って、絶縁膜と接す
る下部電極の領域の面積が、強誘電体膜と接する下部電
極の領域の面積より大きくなる。よって、この製造方法
に従って形成された半導体記憶素子は、従来に比べる
と、ＭＦＭキャパシタの電気容量とＭＩＳキャパシタの
電気容量との差が小さくなっている。Further, according to the method of manufacturing a semiconductor memory device of the present invention, a trench is formed on the upper surface of a semiconductor substrate, an insulating film is formed, and a first conductor layer partly serving as a lower electrode is laminated. Therefore, the surface of the lower electrode on the side in contact with the insulating film can have a convex structure. Therefore, the area of the region of the lower electrode in contact with the insulating film is larger than the area of the region of the lower electrode in contact with the ferroelectric film. Therefore, in the semiconductor memory element formed according to this manufacturing method, the difference between the electric capacity of the MFM capacitor and the electric capacity of the MIS capacitor is smaller than in the conventional case.

【００７６】また、この発明の半導体記憶素子の製造方
法によれば、強誘電体層を積層する第１導電体層の上面
を実質的に平坦化させる工程を含む。このように、強誘
電体層を積層する第１導電体層の面を実質的に平坦とす
れば、絶縁膜と接する側の第１導電体層の面が凸構造と
なっているため、絶縁膜と接する下部電極の領域の面積
が、強誘電体膜と接する下部電極の領域の面積に比べて
大きくなる。よって、この製造方法に従って形成された
半導体記憶素子は、従来に比べると、ＭＦＭキャパシタ
の電気容量とＭＩＳキャパシタの電気容量との差が小さ
くなる。According to the method of manufacturing a semiconductor memory device of the present invention, the method further includes the step of substantially planarizing the upper surface of the first conductor layer on which the ferroelectric layer is laminated. As described above, when the surface of the first conductive layer on which the ferroelectric layer is stacked is substantially flat, the surface of the first conductive layer in contact with the insulating film has a convex structure. The area of the region of the lower electrode in contact with the film is larger than the area of the region of the lower electrode in contact with the ferroelectric film. Therefore, in the semiconductor memory element formed according to this manufacturing method, the difference between the electric capacity of the MFM capacitor and the electric capacity of the MIS capacitor becomes smaller as compared with the related art.

【図面の簡単な説明】[Brief description of the drawings]

【図１】第１の実施の形態の半導体記憶素子の構成を示
す図である。FIG. 1 is a diagram illustrating a configuration of a semiconductor storage element according to a first embodiment;

【図２】第１の実施の形態の製造工程を示す図である。FIG. 2 is a diagram illustrating a manufacturing process according to the first embodiment.

【図３】図２に続く、第１の実施の形態の製造工程を示
す図である。FIG. 3 is a view illustrating a manufacturing step of the first embodiment, following FIG. 2;

【図４】第１の実施の形態の半導体記憶素子の変形例の
構成を示す図である。FIG. 4 is a diagram illustrating a configuration of a modified example of the semiconductor memory element according to the first embodiment;

【図５】第２の実施の形態の半導体記憶素子の構成を示
す図である。FIG. 5 is a diagram illustrating a configuration of a semiconductor storage element according to a second embodiment;

【図６】第２の実施の形態の製造工程を示す図である。FIG. 6 is a diagram illustrating a manufacturing process according to a second embodiment.

【図７】図６に続く、第２の実施の形態の製造工程を示
す図である。FIG. 7 is a view illustrating a manufacturing step of the second embodiment following FIG. 6;

【図８】図７に続く、第２の実施の形態の製造工程を示
す図である。FIG. 8 is a view illustrating a manufacturing step of the second embodiment following FIG. 7;

【符号の説明】[Explanation of symbols]

１０、４６：Ｓｉ基板 １２、４８：ゲート酸化膜 １４、５０、７０ｂ：ｐｏｌｙ−Ｓｉ膜 １６、４０ａ、５２、７４ａ、８０ａ：Ｒｕ膜 １８、５４、７６ａ：ＲｕＯ2 膜 ２０、２０ａ、５６：下部電極 ２２、３８ａ、５８、７８ａ：ＢＩＴ膜 ２４、６０：上部電極 ２６、４４：側壁 ３２、７０、７０ａ：ｐｏｌｙ−Ｓｉ層 ３４、４０、７４、８０：Ｒｕ層 ３６、７６：ＲｕＯ2 層 ３８、７８：ＢＩＴ層 ４２、６８、８２：レジストパタン ３２ａ：ｐｏｌｙ−Ｓｉパタン ３４ａ：Ｒｕパタン ３６ａ：ＲｕＯ2 パタン ６２：トレンチ ６６、７２：ＳｉＯ2 膜 ６６ａ：ＳｉＯ2 パタン10, 46: Si substrate 12, 48: Gate oxide film 14, 50, 70b: Poly-Si film 16, 40a, 52, 74a, 80a: Ru film 18, 54, 76a: RuO 2 film 20, 20a, 56: Lower electrode 22, 38a, 58, 78a: BIT film 24, 60: Upper electrode 26, 44: Side wall 32, 70, 70a: poly-Si layer 34, 40, 74, 80: Ru layer 36, 76: RuO 2 layer 38, 78: BIT layers 42, 68, 82: resist pattern 32a: poly-Si pattern 34a: Ru pattern 36a: RuO 2 pattern 62: trench 66, 72: SiO 2 film 66a: SiO 2 pattern

フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 29/792

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 絶縁膜、下部電極、強誘電体膜および上
部電極が半導体基板の上に順次に積層した電極構造を具
える半導体記憶素子において、 前記絶縁膜と接触している前記下部電極の下面の、当該
絶縁膜との接触面積を、前記強誘電体膜と接触している
当該下部電極の上面の、当該強誘電体膜との接触面積よ
りも大きくしてあることを特徴とする半導体記憶素子。1. A semiconductor memory device having an electrode structure in which an insulating film, a lower electrode, a ferroelectric film, and an upper electrode are sequentially stacked on a semiconductor substrate, wherein the lower electrode is in contact with the insulating film. A semiconductor wherein a contact area of the lower surface with the insulating film is larger than a contact area of the upper surface of the lower electrode in contact with the ferroelectric film with the ferroelectric film. Storage element. 【請求項２】 請求項１に記載の半導体記憶素子におい
て、 前記強誘電体膜と接触している側の前記下部電極の上面
を凸構造としてあることを特徴とする半導体記憶素子。2. The semiconductor memory device according to claim 1, wherein an upper surface of said lower electrode in contact with said ferroelectric film has a convex structure. 【請求項３】 請求項１に記載の半導体記憶素子におい
て、 前記絶縁膜と接触している側の前記下部電極の下面を凸
構造としてあり、前記強誘電体膜と接触している側の前
記下部電極の上面を平坦にしてあることを特徴とする半
導体記憶素子。3. The semiconductor memory device according to claim 1, wherein the lower surface of said lower electrode in contact with said insulating film has a convex structure, and said lower electrode in contact with said ferroelectric film. A semiconductor memory element, wherein an upper surface of a lower electrode is flattened. 【請求項４】 請求項３に記載の半導体記憶素子におい
て、 前記下部電極を設けた前記半導体基板の領域に前記凸構
造を受けるトレンチを設けてあることを特徴とする半導
体記憶素子。4. The semiconductor memory device according to claim 3, wherein a trench receiving said convex structure is provided in a region of said semiconductor substrate provided with said lower electrode. 【請求項５】 絶縁膜、下部電極、強誘電体膜および上
部電極が半導体基板の上に順次に積層した電極構造を具
える半導体記憶素子を形成するに当り、 （ａ）前記半導体基板の上に前記絶縁膜を形成する工程
と、 （ｂ）前記形成した絶縁膜の上に第１導電体層、強誘電
体層および第２導電体層を順次に積層する工程と、 （ｃ）前記第２導電体層および強誘電体層のパターニン
グを行って前記上部電極および前記強誘電体膜を形成す
る工程と、 （ｄ）前記絶縁膜と接触している前記第１導電体層の下
面の、当該絶縁膜との接触面積が、前記強誘電体膜と接
触している当該第１導電体層の上面の、当該強誘電体膜
との接触面積よりも大きくなるように、前記第１導電体
層のパターニングを行って前記下部電極を形成する工程
とを含むことを特徴とする半導体記憶素子の製造方法。5. A method for forming a semiconductor memory device having an electrode structure in which an insulating film, a lower electrode, a ferroelectric film, and an upper electrode are sequentially laminated on a semiconductor substrate, comprises the steps of: (B) a step of sequentially laminating a first conductor layer, a ferroelectric layer and a second conductor layer on the formed insulation film; and (c) the step of: (2) patterning the conductor layer and the ferroelectric layer to form the upper electrode and the ferroelectric film; and (d) forming a lower surface of the first conductor layer in contact with the insulating film. The first conductor so that a contact area with the insulating film is larger than a contact area with the ferroelectric film on an upper surface of the first conductor layer in contact with the ferroelectric film. Forming a lower electrode by patterning a layer. Method of manufacturing a semiconductor memory device which. 【請求項６】 請求項５に記載の半導体記憶素子の製造
方法において、前記（ｄ）工程は、 （ｄ１）前記上部電極および強誘電体膜の各側面に接触
する側壁を前記第１導電体層の上に形成する工程と、 （ｄ２）前記上部電極および側壁の各パタンを前記第１
導電体層に転写して前記下部電極を形成する工程とを含
むことを特徴とする半導体記憶素子の製造方法。6. The method of manufacturing a semiconductor memory device according to claim 5, wherein said step (d) comprises: (d1) forming a side wall contacting each side of said upper electrode and said ferroelectric film with said first conductor. (D2) forming each pattern of the upper electrode and the side wall on the first layer.
Forming the lower electrode by transferring to a conductor layer. 【請求項７】 請求項５に記載の半導体記憶素子の製造
方法において、 前記（ｂ）工程では、前記第１導電体層を、第３および
第４導電体層が順次に積層した２層構造として形成し、 前記（ｃ）工程に続けて、（ｅ）前記形成した上部電極
および強誘電体膜の各パタンを前記第４導電体層に転写
する工程を行うことを特徴とする半導体記憶素子の製造
方法。7. The method of manufacturing a semiconductor memory device according to claim 5, wherein in the step (b), the first conductive layer has a two-layer structure in which a third and a fourth conductive layer are sequentially stacked. And (e) transferring each pattern of the formed upper electrode and the ferroelectric film to the fourth conductor layer, following the step (c). Manufacturing method. 【請求項８】 絶縁膜、下部電極、強誘電体膜および上
部電極が半導体基板の上に順次に積層した電極構造を具
える半導体記憶素子を形成するに当り、 前記半導体基板の上面にトレンチを形成する工程と、 前記トレンチを形成した半導体基板の上面に前記絶縁膜
を形成する工程と、 前記絶縁膜の上に第１導電体層、強誘電体層および第２
導電体層を順次に積層する工程と、 前記トレンチを含む第１導電体層、強誘電体層および第
２導電体層の領域が残存するようにこれら各層のパター
ニングを行い、前記下部電極、強誘電体膜および上部電
極を形成する工程とを含むことを特徴とする半導体記憶
素子の製造方法。8. When forming a semiconductor memory device having an electrode structure in which an insulating film, a lower electrode, a ferroelectric film, and an upper electrode are sequentially laminated on a semiconductor substrate, a trench is formed on an upper surface of the semiconductor substrate. Forming the insulating film on the upper surface of the semiconductor substrate on which the trench is formed; and forming a first conductive layer, a ferroelectric layer, and a second conductive layer on the insulating film.
Sequentially stacking conductor layers; patterning each of these layers so that regions of the first conductor layer, the ferroelectric layer, and the second conductor layer including the trench remain; Forming a dielectric film and an upper electrode. 【請求項９】 請求項８に記載の半導体記憶素子の製造
方法において、 前記強誘電体層を積層する前記第１導電体層の上面を実
質的に平坦化させる工程を含むことを特徴とする半導体
記憶素子の製造方法。9. The method of manufacturing a semiconductor memory device according to claim 8, further comprising a step of substantially planarizing an upper surface of said first conductive layer on which said ferroelectric layer is laminated. A method for manufacturing a semiconductor storage element.
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