JPH10294425A - Integrated circuit protective device - Google Patents

Integrated circuit protective device

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Publication number
JPH10294425A
JPH10294425A JP9998697A JP9998697A JPH10294425A JP H10294425 A JPH10294425 A JP H10294425A JP 9998697 A JP9998697 A JP 9998697A JP 9998697 A JP9998697 A JP 9998697A JP H10294425 A JPH10294425 A JP H10294425A
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JP
Japan
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integrated circuit
voltage
type layer
protection device
scr
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Application number
JP9998697A
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Japanese (ja)
Inventor
Toshihiko Matsuoka
俊彦 松岡
Takeshi Shiotani
武司 塩谷
Masahiro Suzuki
巨裕 鈴木
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Denso Corp
Original Assignee
Denso Corp
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Publication date
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Publication of JPH10294425A publication Critical patent/JPH10294425A/en
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Abstract

PROBLEM TO BE SOLVED: To provide an integrated circuit protective device which can lower the voltage for operating a controlled rectifier element as a semiconductor integrated circuit protective element with the minimum circuit area. SOLUTION: SCRs(silicon-controlled rectifiers) 5 and 6 are incorporated in a protective device 1 connected to the input-output terminal 19 of an LSI (large scale integration) circuit 18 and the n-type layer 9 corresponding to the n-gate of the SCR 5 is connected to the power source 20 of the LSI circuit 18. The p-type layer 13 corresponding to the p-gate of the SCR 6 is connected to a grounding terminal through a resistor 21. When positive ESD(electrostatic discharge) is impressed upon the terminal 19 and the potential at the ESD is higher than the sum of the voltage at the power source 20 and the forward voltage at a p-n junction 22a, the SCR 5 conducts to discharge the ESD through the ground and, when negative ESD is impressed upon the terminal 19 and the potential at the ESD is negatively higher than the sum of the ground potential and the forward voltage at a p-n junction 25a, the SCR 6 conducts to discharge the ESD through the ground.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体集積回路の
外部信号端子に接続され、その外部信号端子に所定範囲
を超える電圧が印加された場合に半導体集積回路が破壊
されるのを防止するシリコン制御整流素子を備えてなる
集積回路用保護装置に関する。
The present invention relates to a silicon integrated circuit connected to an external signal terminal of a semiconductor integrated circuit to prevent the semiconductor integrated circuit from being destroyed when a voltage exceeding a predetermined range is applied to the external signal terminal. The present invention relates to an integrated circuit protection device including a control rectifier.

【0002】[0002]

【発明が解決しようとする課題】半導体で構成される大
規模集積回路(以下、LSIと称す)に印加される静電
気雑音の一種である静電気放電(Electro Static Disch
arge,以下、ESDと称す)事象には、様々な形態があ
る。例えば、(1)帯電した人体や物体がLSIの端子
に直接触れることによって静電気が放電される場合、或
いは、(2)帯電した人体が手に持った金属物体を介し
て電子機器に静電気が放電される場合、などがある。
SUMMARY OF THE INVENTION An electrostatic discharge (Electro Static Disch) which is a kind of electrostatic noise applied to a large-scale integrated circuit (hereinafter, referred to as an LSI) composed of a semiconductor.
There are various types of events. For example, (1) static electricity is discharged when a charged human body or object directly touches an LSI terminal, or (2) static electricity is discharged to an electronic device through a metal object held by a charged human body. If so, there are.

【0003】上記(1),(2)のESD事象に対応し
て、LSI,電子機器に対して一定電圧の静電気が放電
された場合でも誤動作しないことを保障するために定め
られた規格が存在する。(1)についてはMIL,EI
AJ規格、(2)についてはIEC規格がある。この様
な規格に対応するため、LSIの内部にESD対策用の
保護素子を形成することなどが行われている。
In response to the ESD events (1) and (2), there is a standard set to guarantee that LSIs and electronic devices do not malfunction even when static electricity of a constant voltage is discharged. I do. For (1), MIL, EI
There is an AJ standard and an IEC standard for (2). In order to cope with such a standard, a protection element for ESD measures is formed inside an LSI.

【0004】しかしながら、LSI内部にトランジスタ
やダイオードからなる保護素子を形成しても、応答時間
やESDによる放電電流を逃がすことができる量に限界
があるため、MIL,EIAJ規格をクリアできても、
IEC規格のように、接触放電法により±2〜8kVの
印加電圧を加える厳しいものには対応することができな
かった。
However, even if a protection element such as a transistor or a diode is formed inside the LSI, there is a limit to the response time and the amount of discharge of the discharge current due to ESD, so even if the MIL and EIAJ standards can be cleared,
As in the case of the IEC standard, it was not possible to cope with a severe application in which an applied voltage of ± 2 to 8 kV was applied by a contact discharge method.

【0005】そこで、IEC規格にも対応可能な大電流
を制御できる保護用素子として、シリコン制御整流素子
(Silicon Controlled Rectifier, 以下、SCRと称
す)を用いることが考えられている。SCRは、導通時
の抵抗が低い、また、消費電力が小さく発熱量が少ない
などの好ましい性質をも有している。
Therefore, it has been considered to use a silicon controlled rectifier (hereinafter, referred to as SCR) as a protection element capable of controlling a large current capable of complying with the IEC standard. The SCR also has favorable properties such as low resistance during conduction, low power consumption and low heat generation.

【0006】ところが、SCRのみをLSI内部に形成
して、そのSCRの両端子をLSIの例えば入出力端子
−内部回路間とアースとの間に接続した場合には、ES
DによってLSIの入出力端子とアースとの間に印加さ
れる電圧が70V以上でなければ、そのSCRは保護用
素子として動作しない。従って、印加電圧が70V未満
の比較的低い値の場合には、LSIを保護することがで
きないという問題がある。
However, if only the SCR is formed inside the LSI and both terminals of the SCR are connected between, for example, the input / output terminal of the LSI and the internal circuit and the ground, the ES
If the voltage applied between the input / output terminal of the LSI and the ground by D is not 70 V or more, the SCR does not operate as a protection element. Therefore, when the applied voltage is a relatively low value of less than 70 V, there is a problem that the LSI cannot be protected.

【0007】SCRを保護用素子として機能させる場合
の動作電圧を低下させる技術として、例えば、特開平6
−53407号公報に開示されているものがある。これ
は、SCRにインバータゲートを組み合わせて構成する
ことにより、上記の課題を解決しているものであるが、
インバータゲートを形成する分だけ保護用素子の面積を
余分に要することになり、ひいては、チップサイズの大
形化を招くことになる。
As a technique for lowering the operating voltage when the SCR functions as a protection element, for example, Japanese Unexamined Patent Application Publication No.
There is one disclosed in JP-A-53407. This solves the above problem by combining an SCR with an inverter gate.
An extra area for the protection element is required for the formation of the inverter gate, which leads to an increase in chip size.

【0008】本発明は上記事情に鑑みてなされたもので
あり、その目的は、最小限の回路面積で、シリコン制御
整流素子が半導体集積回路の保護用素子として動作する
電圧を低下させることが可能な集積回路用保護装置を提
供することにある。
The present invention has been made in view of the above circumstances, and has as its object to reduce the voltage at which a silicon controlled rectifying element operates as a protection element for a semiconductor integrated circuit with a minimum circuit area. And a protective device for the integrated circuit.

【0009】[0009]

【課題を解決するための手段】請求項1記載の集積回路
用保護装置によれば、入力端子の一端及び他端が半導体
集積回路の外部信号端子及びアース端子に接続されてい
るシリコン制御整流素子は、所定範囲を外れた電圧とし
て、例えば静電気が半導体集積回路の外部信号端子に印
加されると、その静電気の電圧と動作用基準電圧との差
によってpn接合部に順方向電流が流れることにより導
通するので、静電気は、アースを介した経路で放電され
ることにより、静電気の電圧が半導体集積回路に印加さ
れることを防止する。
According to the first aspect of the present invention, there is provided a silicon-controlled rectifying device in which one end and the other end of an input terminal are connected to an external signal terminal and a ground terminal of a semiconductor integrated circuit. For example, when static electricity is applied to an external signal terminal of a semiconductor integrated circuit as a voltage outside a predetermined range, a forward current flows through a pn junction due to a difference between the static electricity voltage and an operation reference voltage. Since the conduction is performed, the static electricity is discharged through a path via the ground, thereby preventing the voltage of the static electricity from being applied to the semiconductor integrated circuit.

【0010】従って、所定範囲を外れた電圧と動作用基
準電圧との差がシリコン制御整流素子のpn接合部に順
方向電流を流すのに十分な値であれば、シリコン制御整
流素子は導通して保護用素子として動作するので、従来
とは異なり、余分な回路を形成する必要がなく、最小限
の回路面積で印加電圧が比較的低い場合にもシリコン制
御整流素子を動作させることが可能であり、全体を小形
に構成することができる。
Therefore, if the difference between the voltage outside the predetermined range and the reference voltage for operation is a value sufficient to allow a forward current to flow through the pn junction of the silicon controlled rectifier, the silicon controlled rectifier conducts. Since it operates as a protection element, unlike the conventional one, there is no need to form an extra circuit, and it is possible to operate the silicon controlled rectifying element with a minimum circuit area even when the applied voltage is relatively low. Yes, it can be made compact as a whole.

【0011】請求項2記載の集積回路用保護装置によれ
ば、シリコン制御整流素子のアノードを半導体集積回路
の外部信号端子に接続し、カソードをアース端子に接続
すると共に、nゲートに動作用基準電圧を与えて正極性
電圧保護用素子として構成するので、例えば、正極性に
帯電している静電気が半導体集積回路の外部信号端子に
印加されると、その静電気の電圧とnゲートに与えられ
ている動作用基準電圧との差によってpn接合部に順方
向電流が流れ、正極性電圧保護用素子が導通して動作す
る。従って、所定範囲を外れた電圧が正極性の場合に対
応することができる。
According to the integrated circuit protection device of the present invention, the anode of the silicon controlled rectifier is connected to the external signal terminal of the semiconductor integrated circuit, the cathode is connected to the ground terminal, and the operating reference is connected to the n gate. Since a positive voltage protection element is configured by applying a voltage, for example, when positively charged static electricity is applied to an external signal terminal of the semiconductor integrated circuit, the static electricity voltage and the n-gate are applied. A forward current flows through the pn junction due to the difference from the operating reference voltage, and the positive voltage protection element conducts and operates. Therefore, it is possible to cope with a case where the voltage outside the predetermined range has a positive polarity.

【0012】請求項3記載の集積回路用保護装置によれ
ば、動作用基準電圧を、半導体集積回路の動作用電源の
電圧に等しく設定するので、半導体集積回路の外部信号
端子に与えられる通常の入力信号のレベルでは正極性電
圧保護用素子は動作せず、半導体集積回路の動作用電源
を超える所定範囲を外れた電圧が印加されると、正極性
電圧保護用素子は動作する。従って、半導体集積回路の
十分且つ適切な保護を行うことができると共に、正極性
電圧保護用素子に動作用基準電圧を与えるために別電源
を用意する必要がない。
According to the third aspect of the present invention, since the reference voltage for operation is set equal to the voltage of the power supply for operation of the semiconductor integrated circuit, the normal reference signal applied to the external signal terminal of the semiconductor integrated circuit is provided. At the level of the input signal, the positive polarity voltage protection element does not operate, and when a voltage exceeding a predetermined range exceeding the operation power supply of the semiconductor integrated circuit is applied, the positive polarity voltage protection element operates. Accordingly, sufficient and appropriate protection of the semiconductor integrated circuit can be performed, and it is not necessary to prepare a separate power supply for supplying an operation reference voltage to the positive voltage protection element.

【0013】請求項4記載の集積回路用保護装置によれ
ば、シリコン制御整流素子のカソードを半導体集積回路
の外部信号端子に接続し、アノードをアース端子に接続
すると共に、pゲートを抵抗を介してアース端子に接続
することにより動作用基準電圧が与えられる負極性電圧
保護用素子として構成するので、例えば、負極性に帯電
している静電気が半導体集積回路の外部信号端子に印加
されると、その静電気の電圧とpゲートに与えられてい
るアース電位との差によってpn接合部に順方向電流が
流れ、負極性電圧保護用素子が導通して動作する。従っ
て、所定範囲を外れた電圧が負極性の場合に対応するこ
とができる。
According to the fourth aspect of the present invention, the cathode of the silicon controlled rectifier is connected to the external signal terminal of the semiconductor integrated circuit, the anode is connected to the ground terminal, and the p-gate is connected via the resistor. Since it is configured as a negative voltage protection element to which an operation reference voltage is given by being connected to a ground terminal, for example, when static electricity charged to a negative polarity is applied to an external signal terminal of the semiconductor integrated circuit, A forward current flows through the pn junction due to the difference between the voltage of the static electricity and the ground potential applied to the p-gate, and the element for negative voltage protection conducts and operates. Therefore, it is possible to cope with the case where the voltage outside the predetermined range has a negative polarity.

【0014】請求項5記載の集積回路用保護装置によれ
ば、複数のシリコン制御整流素子を備えて、所定範囲を
外れた電圧の極性が正,負の何れである場合にも対応可
能に構成するので、所定範囲を外れた電圧の極性にかか
わらず、半導体集積回路の保護を行うことができる。
According to a fifth aspect of the present invention, there is provided an integrated circuit protection device comprising a plurality of silicon controlled rectifiers, which can cope with either positive or negative polarity of a voltage out of a predetermined range. Therefore, the semiconductor integrated circuit can be protected regardless of the polarity of the voltage outside the predetermined range.

【0015】[0015]

【発明の実施の形態】以下、本発明の一実施例について
図面を参照して説明する。図1は、本発明の集積回路用
保護装置(以下、保護装置と称す)1の断面を模式的に
示す図である。この図1において、保護装置1は、基板
部のp形層2の中に拡散などによって形成した2つのn
形層3及び4の内部に、図1中2点鎖線で示すように夫
々SCR(シリコン制御整流素子,正極性電圧保護用素
子)5及びSCR(シリコン制御整流素子,負極性電圧
保護用素子)6を形成したものである。
DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram schematically showing a cross section of a protection device for an integrated circuit (hereinafter, referred to as a protection device) 1 of the present invention. In FIG. 1, a protection device 1 includes two n-type layers formed by diffusion or the like in a p-type layer 2 of a substrate portion.
SCRs (silicon controlled rectifiers, positive voltage protection elements) 5 and SCRs (silicon controlled rectifiers, negative voltage protection elements) as shown by two-dot chain lines in FIG. 6 is formed.

【0016】SCR5は、以下のように構成されてい
る。n形層3の内部にp形層7を形成し、そのp形層7
の内部に更にn形層8を形成する。また、n形層3の内
部に、高濃度のn(n+)形層9とp形層10とを形成
する。
The SCR 5 is configured as follows. A p-type layer 7 is formed inside the n-type layer 3 and the p-type layer 7 is formed.
Further, an n-type layer 8 is formed inside. Further, a high concentration n (n +)-type layer 9 and a p-type layer 10 are formed inside the n-type layer 3.

【0017】即ち、p形層10,n形層3,p形層7,
n形層8によるpnpn構造によってSCR5が構成さ
れており、p形層10がアノード,n形層8がカソー
ド,n形層3の内部のn形層9がnゲートに相当するよ
うになっている。
That is, the p-type layer 10, the n-type layer 3, the p-type layer 7,
The SCR 5 is constituted by the pnpn structure of the n-type layer 8, the p-type layer 10 corresponds to the anode, the n-type layer 8 corresponds to the cathode, and the n-type layer 9 inside the n-type layer 3 corresponds to the n-gate. I have.

【0018】また、SCR6は、以下のように構成され
ている。n形層4の内部にp形層11を形成し、そのp
形層11の内部に更にn形層12と高濃度のp(p+)
形層13とを形成する。また、n形層4の内部に、p形
層14を形成する。
The SCR 6 is configured as follows. A p-type layer 11 is formed inside the n-type layer 4 and
The n-type layer 12 and the high-concentration p (p +)
Forming layer 13 is formed. Further, a p-type layer 14 is formed inside the n-type layer 4.

【0019】即ち、p形層14,n形層4,p形層1
1,n形層12によるpnpn構造によってSCR6が
構成されており、p形層14がアノード,n形層12が
カソード,p形層11の内部のp形層13がpゲートに
相当するようになっている。
That is, the p-type layer 14, the n-type layer 4, and the p-type layer 1
The SCR 6 is constituted by a pnpn structure composed of a 1, n-type layer 12 such that the p-type layer 14 corresponds to an anode, the n-type layer 12 corresponds to a cathode, and the p-type layer 13 inside the p-type layer 11 corresponds to a p-gate. Has become.

【0020】p形層2には、配線接続用として高濃度の
p形層15,16がSCR5,6に対応して形成されて
おり、そのp形層15,16は、SCR5,6のn形層
8,p形層14と共に例えばアルミニュウム配線によっ
てアース端子に接続されている。
In the p-type layer 2, high-concentration p-type layers 15 and 16 for wiring connection are formed corresponding to the SCRs 5 and 6. Together with the p-type layer 8 and the p-type layer 14, they are connected to a ground terminal by, for example, aluminum wiring.

【0021】保護装置1の入力端子17は、p形層10
及びn形層12に接続されていると共に、LSI(半導
体集積回路)18の入出力端子(外部信号端子)19に
接続されている。LSI18は、電源20から2〜5V
程度の動作用電源が供給されるようになっている。ま
た、その電源20は、保護装置1のn形層9にも接続さ
れており、SCR5のn形層9(nゲート)に動作用基
準電圧を与えるようになっている。
The input terminal 17 of the protection device 1 is connected to the p-type layer 10
And an n-type layer 12 and an input / output terminal (external signal terminal) 19 of an LSI (semiconductor integrated circuit) 18. LSI 18 is 2-5 V from power supply 20
Operation power is supplied. The power supply 20 is also connected to the n-type layer 9 of the protection device 1 so as to supply an operation reference voltage to the n-type layer 9 (n-gate) of the SCR 5.

【0022】一方、SCR6のp形層13(pゲート)
は、抵抗21を介してp形層14と共にアース端子に接
続されている。抵抗21は、基板に半導体抵抗や薄膜抵
抗などで形成されており、その抵抗値は約10〜100
Ω程度に設定されている。尚、図1では、保護装置1と
LSI18とは別体のように示しているが、実際には、
両者はモノリシックICとして一体に構成されているも
のである。
On the other hand, the p-type layer 13 (p-gate) of the SCR 6
Is connected to the ground terminal together with the p-type layer 14 via the resistor 21. The resistor 21 is formed of a semiconductor resistor, a thin film resistor, or the like on the substrate, and has a resistance of about 10 to 100.
It is set to about Ω. In FIG. 1, the protection device 1 and the LSI 18 are shown as separate bodies, but actually,
Both are integrally formed as a monolithic IC.

【0023】図2は、保護装置1を等価回路で表した図
である。SCR5,6は、周知のように、pnp形のト
ランジスタとnpn形のトランジスタとを組み合わせた
構成となっている。
FIG. 2 is a diagram showing the protection device 1 in an equivalent circuit. As is well known, the SCRs 5 and 6 have a configuration in which a pnp transistor and an npn transistor are combined.

【0024】即ち、SCR5においては、p形層10,
n形層3(n形層9),p形層7を夫々エミッタ,ベー
ス,コレクタとするpnp形のトランジスタ22と、n
形層3,p形層7,n形層8を夫々コレクタ,ベース,
エミッタとするnpn形のトランジスタ23とを組み合
わせたものである。
That is, in the SCR 5, the p-type layer 10,
a pnp transistor 22 having an n-type layer 3 (n-type layer 9) and a p-type layer 7 as an emitter, a base and a collector, respectively;
The p-type layer 3, the p-type layer 7, and the n-type layer 8 are a collector, a base,
This is a combination of an npn-type transistor 23 serving as an emitter.

【0025】また、SCR6においては、p形層14,
n形層4,p形層11(p形層13)を夫々エミッタ,
ベース,コレクタとするpnp形のトランジスタ24
と、n形層4,p形層11,n形層12を夫々コレク
タ,ベース,エミッタとするnpn形のトランジスタ2
5とを組み合わせたものである。
In the SCR 6, the p-type layer 14,
The n-type layer 4 and the p-type layer 11 (p-type layer 13)
Pnp transistor 24 used as base and collector
And an npn-type transistor 2 using the n-type layer 4, the p-type layer 11, and the n-type layer 12 as a collector, a base, and an emitter, respectively.
5 is combined.

【0026】そして、SCR5のnゲートであるトラン
ジスタ22のベース及びトランジスタ23のコレクタ
は、電源20に接続されており、SCR6のpゲートで
あるトランジスタ24のコレクタ及びトランジスタ25
のベースは、抵抗21を介してアース端子に接続されて
いる。
The base of the transistor 22 which is the n-gate of the SCR 5 and the collector of the transistor 23 are connected to the power supply 20, and the collector of the transistor 24 which is the p-gate of the SCR 6 and the transistor 25
Is connected to a ground terminal via a resistor 21.

【0027】次に、所定範囲を外れた電圧として静電気
放電(以下、ESDと称す)がLSI18の入出力端子
19に印加された場合の本実施例の作用について図2を
参照して説明する。
Next, the operation of the present embodiment when an electrostatic discharge (hereinafter referred to as ESD) is applied to the input / output terminal 19 of the LSI 18 as a voltage outside the predetermined range will be described with reference to FIG.

【0028】(1)ESDが正極性の場合 SCR5のnゲートに相当するn形層9の電位は、電源
20の電圧に等しい。従って、入出力端子19、即ちS
CR5のアノードに印加されたESDの電圧が、電源2
0の電圧とp形層10及びn形層9からなるpn接合部
22aの順方向電圧(例えば、約0.7V)との和より
も大であれば、そのpn接合部22aには順方向電流が
流れる。pn接合部22aに順方向電流が流れるという
ことはトランジスタ22にベース電流が流れることに等
しいので、トランジスタ22はオン状態となる。
(1) When ESD is Positive The potential of the n-type layer 9 corresponding to the n gate of the SCR 5 is equal to the voltage of the power supply 20. Therefore, the input / output terminal 19, ie, S
The ESD voltage applied to the anode of CR5 is
If the voltage is larger than the sum of the voltage of 0 and the forward voltage (for example, about 0.7 V) of the pn junction 22a including the p-type layer 10 and the n-type layer 9, the pn junction 22a has a forward direction. Electric current flows. Since a forward current flowing through the pn junction 22a is equivalent to a base current flowing through the transistor 22, the transistor 22 is turned on.

【0029】すると、トランジスタ22のコレクタ電流
がトランジスタ23のベース電流として流れることによ
って、トランジスタ23もオン状態となり、トランジス
タ22及び23の双方がオン状態となってSCR5が導
通する。そして、入出力端子19に印加されたESDは
SCR5を介してアース端子から外部へと放電されるの
で、ESDがLSI18に対して印加されることはな
い。
Then, when the collector current of the transistor 22 flows as the base current of the transistor 23, the transistor 23 is also turned on, and both the transistors 22 and 23 are turned on, and the SCR 5 is turned on. Since the ESD applied to the input / output terminal 19 is discharged from the ground terminal to the outside via the SCR 5, the ESD is not applied to the LSI 18.

【0030】SCR5が導通している状態から、入出力
端子19にESDが印加されなくなると、p形層10の
電位が低下する。そして、p形層10の電位が、電源2
0の電圧とpn接合部22aの順方向電圧との和より低
くなると、トランジスタ22のベース電流が流れなくな
り、トランジスタ22はオフ状態となる。すると、トラ
ンジスタ23もオフ状態となることにより、SCR5も
遮断状態となる。
When no ESD is applied to the input / output terminal 19 while the SCR 5 is conducting, the potential of the p-type layer 10 decreases. Then, the potential of the p-type layer 10 is
When the voltage becomes lower than the sum of the voltage of 0 and the forward voltage of the pn junction 22a, the base current of the transistor 22 stops flowing, and the transistor 22 is turned off. Then, the transistor 23 is also turned off, so that the SCR 5 is also turned off.

【0031】また、LSI18の入出力信号として入出
力端子19に与えられる信号の最大振幅レベルは通常L
SI18の動作電圧以下であるから、そのような入出力
信号が印加されてもpn接合部22aに順方向電流は流
れず、SCR5は導通状態とならないので、通常の入出
力信号はLSI18に対して正常に入出力される。
The maximum amplitude level of a signal applied to the input / output terminal 19 as an input / output signal of the LSI 18 is usually L level.
Since the input / output signal is equal to or lower than the operating voltage of the SI 18, even if such an input / output signal is applied, no forward current flows through the pn junction 22a, and the SCR 5 does not become conductive. Input / output normally.

【0032】(2)ESDが負極性の場合 SCR6のpゲートに相当するp形層13は、上述のよ
うに、抵抗21を介してアース端子に接続されている。
従って、アース電位が動作用基準電圧に対応しており、
入出力端子19、即ちSCR6のカソードに印加された
ESDの電圧が、p形層11及びn形層12からなるp
n接合部25aの順方向電圧よりも(負極性で)大であ
れば、そのpn接合部25aには順方向電流が流れる。
pn接合部25aに順方向電流が流れるということは、
トランジスタ25にベース電流が流れることに等しいの
で、トランジスタ25はオン状態となる。
(2) When ESD is Negative The p-type layer 13 corresponding to the p-gate of the SCR 6 is connected to the ground terminal via the resistor 21 as described above.
Therefore, the ground potential corresponds to the operating reference voltage,
The ESD voltage applied to the input / output terminal 19, that is, the cathode of the SCR 6, is applied to the p-type layer 11 and the n-type layer 12.
If the voltage is higher (negative polarity) than the forward voltage of the n junction 25a, a forward current flows through the pn junction 25a.
The fact that a forward current flows through the pn junction 25a means that
Since the base current is equal to the flow of the transistor 25, the transistor 25 is turned on.

【0033】すると、トランジスタ25にコレクタ電流
が流れることによってトランジスタ24のベース電流も
流れ、トランジスタ24もオン状態となり、トランジス
タ25及び24の双方がオン状態となってSCR6が導
通する。そして、入出力端子19に印加された負極性の
ESDはアースを介した経路で放電されるので、LSI
18に対して印加されることはない。
Then, the base current of the transistor 24 also flows when the collector current flows to the transistor 25, the transistor 24 is also turned on, and both the transistors 25 and 24 are turned on, and the SCR 6 is turned on. Since the negative ESD applied to the input / output terminal 19 is discharged through a path via the ground, the
18 is not applied.

【0034】SCR6が導通している状態から、入出力
端子19にESDが印加されなくなり、n形層12の電
位が上昇して、アース電位とpn接合部25aの順方向
電圧との和より(負極性で)低くなると、トランジスタ
25のベース電流が流れなくなり、トランジスタ25は
オフ状態となる。すると、トランジスタ24もオフ状態
となることにより、SCR6も遮断状態となる。
From the state in which the SCR 6 is conducting, the ESD is not applied to the input / output terminal 19, the potential of the n-type layer 12 rises, and the sum of the ground potential and the forward voltage of the pn junction 25a becomes ( When it becomes low (at the negative polarity), the base current of the transistor 25 stops flowing, and the transistor 25 is turned off. Then, the transistor 24 is also turned off, so that the SCR 6 is also turned off.

【0035】また、LSI18の入出力信号の最小振幅
レベルは、通常アース電位よりも(正極性で)高いの
で、そのような入出力信号が入出力端子19に印加され
てもpn接合部25aに順方向電流は流れないのでSC
R6は導通状態とはならず、通常の入出力信号はLSI
18に対して正常に入出力される。
Since the minimum amplitude level of the input / output signal of the LSI 18 is normally higher than the ground potential (with positive polarity), even if such an input / output signal is applied to the input / output terminal 19, the pn junction 25a Since no forward current flows, SC
R6 does not become conductive and the normal input / output signal is LSI
18 is normally input and output.

【0036】以上のように本実施例によれば、LSI1
8の入出力端子19に接続した保護装置1にSCR5及
び6を備え、SCR5のnゲートをLSI18の電源2
0に接続し、SCR6のpゲートを抵抗21を介してア
ース端子に接続することにより、入出力端子19に正極
性のESDが印加された場合は、そのESDの電位が電
源20の電圧とpn接合部22aの順方向電圧との和よ
りも大であればSCR5が導通してESDをアースを介
した経路で放電させ、また、入出力端子19に負極性の
ESDが印加された場合は、そのESDの電位がアース
電位とpn接合部25aの順方向電圧との和よりも負極
性で大であれば、SCR6が導通してESDをアースを
介した経路で放電させるようにした。
As described above, according to this embodiment, the LSI 1
8 is provided with SCRs 5 and 6 and the n-gate of SCR 5 is connected to the power supply 2 of the LSI 18.
0, and the p-gate of the SCR 6 is connected to the ground terminal via the resistor 21, so that when a positive ESD is applied to the input / output terminal 19, the potential of the ESD becomes the voltage of the power supply 20 and the pn If the sum is larger than the sum of the forward voltage of the junction 22a and the forward voltage, the SCR 5 is turned on to discharge the ESD through a path via the ground. If a negative ESD is applied to the input / output terminal 19, If the potential of the ESD is negative and greater than the sum of the ground potential and the forward voltage of the pn junction 25a, the SCR 6 is turned on to discharge the ESD through the path via the ground.

【0037】従って、ESDが正極性の場合は、その電
圧がLSI18の動作用電源の電圧よりもpn接合部2
2aの順方向電圧分だけ高ければSCR5にLSI18
の保護動作を行わせることができ、また、ESDが負極
性の場合は、その電圧がアース電位よりもpn接合部2
5aの順方向電圧分だけ負極性で高ければSCR6に保
護動作を行わせることができる。
Accordingly, when the ESD has a positive polarity, the voltage is higher than the voltage of the power supply for operation of the LSI 18 in the pn junction 2.
If the voltage is higher by the forward voltage of 2a, LSI18 is added to SCR5.
When the ESD has a negative polarity, the voltage is lower than the ground potential at the pn junction 2.
If the negative voltage is higher by the forward voltage of 5a, the SCR 6 can perform the protection operation.

【0038】故に、ESDに対する保護を適切且つ十分
に行うことができると共に、従来とは異なり、SCRを
保護装置に使用した場合に余分な回路を形成することな
く、最小限の回路面積で、ESDの電圧が比較的低い場
合でもSCRに保護動作を行わせることが可能であり、
保護装置1全体を小形に構成することができる。また、
入出力端子19に印加されるESDの極性が正,負の何
れであっても、そのESDの電圧がLSI18に印加さ
れないように保護することができる。そして、SCR5
のnゲートに動作用基準電圧を与えるのために別電源を
用意する必要がない。
Therefore, the protection against the ESD can be performed appropriately and sufficiently, and unlike the related art, when the SCR is used for the protection device, an extra circuit is not formed and the ESD is reduced with a minimum circuit area. It is possible to cause the SCR to perform a protection operation even when the voltage of the
The whole protection device 1 can be made compact. Also,
Regardless of whether the polarity of the ESD applied to the input / output terminal 19 is positive or negative, it is possible to protect the ESD voltage from being applied to the LSI 18. And SCR5
It is not necessary to prepare a separate power supply for supplying an operation reference voltage to the n gate.

【0039】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。保護装置1に、SCR5,6の両方
を設けずとも、何れか一方のみを設けても良い。外部信
号端子は、入出力端子19でなくとも、入力端子或いは
出力端子であっても良い。SCR5のnゲートに与える
動作用基準電圧は、必ずしもLSI18の電源20の電
圧に等しく設定する必要はない。例えば、LSI18と
外部回路とのインターフェイスの構成によって、LSI
18の動作用電源電圧(例えば、3V)よりも入出力バ
ッファの電源電圧が高く設定されている(例えば5V)
場合には、前記動作用基準電圧を入出力バッファの電源
電圧に等しく設定すれば良い。半導体集積回路はLSI
18に限らず、例えばULSIやMSIなどであっても
良く、要は集積回路であればその集積規模は問わない。
The present invention is not limited to the embodiment described above and shown in the drawings, and the following modifications or extensions are possible. The protection device 1 may be provided with only one of the SCRs 5 and 6 without providing both. The external signal terminal is not limited to the input / output terminal 19 but may be an input terminal or an output terminal. The operation reference voltage applied to the n gate of the SCR 5 does not necessarily need to be set equal to the voltage of the power supply 20 of the LSI 18. For example, depending on the configuration of the interface between the LSI 18 and the external circuit, the LSI
The power supply voltage of the input / output buffer is set higher (for example, 5 V) than the operation power supply voltage of 18 (for example, 3 V).
In this case, the operation reference voltage may be set equal to the power supply voltage of the input / output buffer. Semiconductor integrated circuits are LSI
For example, ULSI or MSI may be used, and the scale of integration is not limited as long as it is an integrated circuit.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施例を示す、半導体集積回路の外
部信号端子に接続された集積回路用保護装置の断面を模
式的に示す図
FIG. 1 is a diagram schematically showing a cross section of an integrated circuit protection device connected to an external signal terminal of a semiconductor integrated circuit, showing an embodiment of the present invention.

【図2】集積回路用保護装置の等価回路を示す図FIG. 2 is a diagram showing an equivalent circuit of the protection device for an integrated circuit;

【符号の説明】[Explanation of symbols]

1は集積回路用保護装置、5はSCR(シリコン制御整
流素子,正極性電圧保護用素子)、6はSCR(シリコ
ン制御整流素子,負極性電圧保護用素子)、8はn形層
(カソード)、9はn形層(nゲート)、10はp形層
(アノード)、12はn形層(カソード)、13はp形
層(pゲート)、14はp形層(アノード)、18はL
SI(半導体集積回路)、19は入出力端子(外部信号
端子)、20は電源(動作用電源)、21は抵抗、22
a及び25aはpn接合部を示す。
1 is an integrated circuit protection device, 5 is an SCR (silicon controlled rectifier, positive voltage protection element), 6 is an SCR (silicon controlled rectifier, negative voltage protection element), and 8 is an n-type layer (cathode). , 9 is an n-type layer (n-gate), 10 is a p-type layer (anode), 12 is an n-type layer (cathode), 13 is a p-type layer (p-gate), 14 is a p-type layer (anode), 18 is L
SI (semiconductor integrated circuit), 19 is an input / output terminal (external signal terminal), 20 is a power supply (power supply for operation), 21 is a resistor, 22
a and 25a show a pn junction.

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 半導体集積回路の外部信号端子に接続さ
れ、前記外部信号端子に所定範囲を外れた電圧が印加さ
れた場合に前記半導体集積回路が破壊されるのを防止す
るシリコン制御整流素子を備えてなる集積回路用保護装
置において、 前記シリコン制御整流素子は、その入力端子の一端が前
記半導体集積回路の外部信号端子に接続されると共に他
端がアース端子に接続されており、前記半導体集積回路
の外部信号端子に印加される電圧と動作用基準電圧との
差によってpn接合部に順方向電流が流れることにより
導通して、前記所定範囲を外れた電圧が前記半導体集積
回路に印加されるのを防止するように構成されているこ
とを特徴とする集積回路用保護装置。
1. A silicon controlled rectifier element connected to an external signal terminal of a semiconductor integrated circuit and for preventing the semiconductor integrated circuit from being damaged when a voltage out of a predetermined range is applied to the external signal terminal. In the integrated circuit protection device provided, the silicon controlled rectifier has one end of an input terminal connected to an external signal terminal of the semiconductor integrated circuit and the other end connected to a ground terminal. A forward current flows through the pn junction due to the difference between the voltage applied to the external signal terminal of the circuit and the reference voltage for operation, so that the pn junction becomes conductive and a voltage outside the predetermined range is applied to the semiconductor integrated circuit. A protection device for an integrated circuit, characterized in that the protection device is configured to prevent the occurrence of a problem.
【請求項2】 前記シリコン制御整流素子は、アノード
が前記半導体集積回路の外部信号端子に接続され、カソ
ードがアース端子に接続されていると共に、nゲートに
動作用基準電圧が与えられている正極性電圧保護用素子
として構成されていることを特徴とする請求項1記載の
集積回路用保護装置。
2. A positive electrode having an anode connected to an external signal terminal of the semiconductor integrated circuit, a cathode connected to a ground terminal, and an operation reference voltage applied to an n gate. 2. The protection device for an integrated circuit according to claim 1, wherein the protection device is configured as a neutral voltage protection element.
【請求項3】 前記動作用基準電圧は、前記半導体集積
回路の動作用電源の電圧に等しく設定されていることを
特徴とする請求項2記載の集積回路用保護装置。
3. The integrated circuit protection device according to claim 2, wherein the operation reference voltage is set equal to a voltage of an operation power supply of the semiconductor integrated circuit.
【請求項4】 前記シリコン制御整流素子は、カソード
が前記半導体集積回路の外部信号端子に接続され、アノ
ードがアース端子に接続されていると共に、pゲートが
抵抗を介してアース端子に接続されることにより動作用
基準電圧が与えられる負極性電圧保護用素子として構成
されていることを特徴とする請求項1記載の集積回路用
保護装置。
4. The silicon controlled rectifier has a cathode connected to an external signal terminal of the semiconductor integrated circuit, an anode connected to a ground terminal, and a p-gate connected to a ground terminal via a resistor. 2. The integrated circuit protection device according to claim 1, wherein the protection device is configured as a negative voltage protection element to which an operation reference voltage is applied.
【請求項5】 前記所定範囲を外れた電圧が正極性であ
る場合と負極性である場合との何れにも対応可能となる
ように、複数のシリコン制御整流素子を備えたことを特
徴とする請求項1記載の集積回路用保護装置。
5. A semiconductor device comprising a plurality of silicon-controlled rectifying elements so that the voltage outside the predetermined range can be applied to both positive and negative voltages. The protection device for an integrated circuit according to claim 1.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6188088B1 (en) * 1999-07-08 2001-02-13 Maxim Integrated Products, Inc. Electrostatic discharge protection for analog switches
JP2007012864A (en) * 2005-06-30 2007-01-18 Nippon Telegr & Teleph Corp <Ntt> Electrostatic discharge protection circuit

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