JPH10290002A - Charge transfer device - Google Patents

Charge transfer device

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JPH10290002A
JPH10290002A JP9096212A JP9621297A JPH10290002A JP H10290002 A JPH10290002 A JP H10290002A JP 9096212 A JP9096212 A JP 9096212A JP 9621297 A JP9621297 A JP 9621297A JP H10290002 A JPH10290002 A JP H10290002A
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JP
Japan
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charge
reset
signal
gate
gates
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Application number
JP9096212A
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Japanese (ja)
Inventor
Takashi Idouji
孝 伊堂寺
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To make signals in wider dynamic range at low power consumption. SOLUTION: A floating diffusion(FD) part 20-1 is formed adjacently to an output gate 11. Next, an output transfer gate 21-1 is formed adjacently to the FD part 20-1 and then FD part 20-2 is formed adjacently to the output transfer gate 21-1 . Likewise, FD parts 20-1 -20-d formed. Next, reset gates 22-1 -22-n are formed adjacently to the FD parts 20-1 -20-n , and then a reset drain 23 is formed adjacently to these gates. At this time, the gates 21-1 -21-(n-1) are set up at the potential between the potential of the FD parts 20-1 -20-n and the potential when the reset gates are not in the reset operational state. Next, when a specific amount of signal charge is accumulated in the FD part 20-1 , the FD part 20-2 is supplied with the signal charge through the intermediary of the gate 21-1 . At this time, an output signal in wider dynamic ranges are made according to the detected signals VS1 -VSn . In such a constitution, a signal is given to the gates 22-1 --n and then the signal charge of the FD 20-1 -20-n are reset at equal timing for making the frequency characteristics of the resetting operation excellent.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は、電荷転送装置に
関する。詳しくは、電荷転送手段で転送された信号電荷
を複数の電荷検出手段に供給し、電荷検出手段で信号電
荷に基づき検出信号を生成することにより、リセット手
段の低振幅化が図られてもこの検出信号を用いてダイナ
ミックレンジの広い出力信号を得るものである。また、
それぞれの電荷検出手段にリセット手段を設けると共
に、各リセット手段にリセット信号を同期して供給する
ことで電荷検出手段の信号電荷を等しいタイミングでリ
セットすることにより、リセット動作時の周波数特性を
良好なものとするものである。
[0001] The present invention relates to a charge transfer device. More specifically, the signal charge transferred by the charge transfer means is supplied to a plurality of charge detection means, and the detection signal is generated by the charge detection means based on the signal charge. An output signal having a wide dynamic range is obtained by using the detection signal. Also,
A reset means is provided for each of the charge detection means, and a reset signal is supplied to each of the reset means in synchronism with each other to reset the signal charges of the charge detection means at the same timing, thereby improving the frequency characteristics at the time of the reset operation. It shall be.

【0002】[0002]

【従来の技術】CCD(Charge Coupled Device)固体撮
像素子の電荷転送部やCCD遅延素子等として用いられ
る電荷転送装置、例えば図8に示すようなFD(フロー
ティング・ディフージョン)方式の出力部を具備する電
荷転送装置では、入射光量に応じた信号電荷を転送する
電荷転送部10の最終段の蓄積ゲートに隣接して出力ゲ
ート11が形成されており、この出力ゲート11に隣接
してFD部12が形成されている。このFD部12は同
一チップ上に形成されたアンプ(図示せず)が接続され
ており、このアンプではFD部12の信号電荷に応じた
検出信号Vsに基づいて出力信号が生成される。またF
D部12に隣接してリセットゲート13が形成されてい
ると共に、このリセットゲート13に隣接してリセット
ドレイン14が形成されている。電荷転送部10には転
送クロック信号φ1,φ2が供給されると共に、リセット
ゲート13にはリセットパルス信号φrが供給される。
また、出力ゲート11にはゲート電圧Vogが供給される
と共にリセットドレイン14にはドレイン電圧Vdrが供
給される。
2. Description of the Related Art A charge transfer device used as a charge transfer device of a CCD (Charge Coupled Device) solid-state image pickup device or a CCD delay device, for example, an FD (floating diffusion) type output unit as shown in FIG. In the charge transfer device, the output gate 11 is formed adjacent to the last storage gate of the charge transfer unit 10 for transferring the signal charge according to the amount of incident light, and the FD unit 12 is adjacent to the output gate 11. Are formed. The FD section 12 is connected to an amplifier (not shown) formed on the same chip. The amplifier generates an output signal based on a detection signal Vs corresponding to the signal charge of the FD section 12. Also F
A reset gate 13 is formed adjacent to the D portion 12, and a reset drain 14 is formed adjacent to the reset gate 13. The transfer clock signals φ1 and φ2 are supplied to the charge transfer section 10, and the reset pulse signal φr is supplied to the reset gate 13.
The output gate 11 is supplied with the gate voltage Vog, and the reset drain 14 is supplied with the drain voltage Vdr.

【0003】図9は、図8に示すA−A’線でのポテン
シャル分布を示した図であり、電荷転送部10は転送ク
ロック信号φ1,φ2に基づいて2相駆動されて信号電荷
が順次転送される。ここで、電荷転送部10の最終段の
蓄積部に蓄えられた信号電荷は、出力ゲート11を介し
てFD部12に供給される。また、リセットゲート13
には、リセットパルス信号φrが供給されており、リセ
ットパルス信号φrによってリセットゲート13が周期
的に開かれて、FD部12に供給された信号電荷がリセ
ットドレイン14に掃き出されてリセット動作が行われ
る。なお、図9および後述する図において、斜線部分は
信号電荷が蓄えられている状態を示している。
FIG. 9 is a diagram showing a potential distribution on the line AA 'shown in FIG. 8. The charge transfer section 10 is driven in two phases based on transfer clock signals φ1 and φ2, and signal charges are sequentially transferred. Will be transferred. Here, the signal charges stored in the last-stage storage unit of the charge transfer unit 10 are supplied to the FD unit 12 via the output gate 11. Also, the reset gate 13
Is supplied with a reset pulse signal φr, and the reset gate 13 is periodically opened by the reset pulse signal φr, and the signal charges supplied to the FD section 12 are swept out to the reset drain 14 to perform the reset operation. Done. Note that, in FIG. 9 and the drawings described later, the hatched portions indicate states in which signal charges are stored.

【0004】[0004]

【発明が解決しようとする課題】ところで、このような
電荷転送装置では、電荷転送装置に供給される電源電圧
の低電圧化によって消費電力の低減が図られており、例
えばリセットパルス信号φrに基づいて駆動されるリセ
ットゲート13の振幅が小さいものとされると、図10
に示すように、FD部12に蓄積できる信号電荷が少な
くなり、信号電荷が多い場合には、信号電荷がリセット
ゲート13を介してリセットドレイン14に溢れ出され
てしまう。このように、リセットゲート13の振幅が小
さくされることによりFD部12に蓄えることができる
信号電荷が少ないものとされて、出力信号のダイナミッ
クレンジが減少してしまう。
By the way, in such a charge transfer device, the power consumption is reduced by lowering the power supply voltage supplied to the charge transfer device. Assuming that the amplitude of the reset gate 13 driven by
As shown in (1), the signal charge that can be stored in the FD section 12 decreases, and when the signal charge is large, the signal charge overflows to the reset drain 14 via the reset gate 13. Thus, the signal charge that can be stored in the FD unit 12 is reduced by reducing the amplitude of the reset gate 13, and the dynamic range of the output signal is reduced.

【0005】そこで、この発明では、電力の消費量が少
なくダイナミックレンジの広い出力信号を得ることがで
きる電荷転送装置を提供するものである。
Accordingly, the present invention provides a charge transfer device which consumes less power and can obtain an output signal having a wide dynamic range.

【0006】[0006]

【課題を解決するための手段】この発明に係る電荷転送
装置は、信号電荷を転送する電荷転送手段と、電荷転送
手段からの信号電荷に基づて検出信号を生成する複数の
電荷検出手段と、複数の電荷検出手段の信号電荷を所定
の周期でリセットするリセット手段と、複数の電荷検出
手段の第1の電荷検出手段から第2の電荷検出手段に信
号電荷を供給する電荷供給手段とを有するものである。
A charge transfer device according to the present invention comprises: charge transfer means for transferring a signal charge; and a plurality of charge detection means for generating a detection signal based on the signal charge from the charge transfer means. Reset means for resetting the signal charges of the plurality of charge detection means at a predetermined cycle, and charge supply means for supplying signal charges from the first charge detection means to the second charge detection means of the plurality of charge detection means. Have

【0007】この発明においては、電荷転送手段から転
送された信号電荷に基づいて検出信号を生成する電荷検
出手段が電荷供給手段を介して縦続接続されると共に、
それぞれの電荷検出手段には、例えばこの電荷検出手段
の縦続接続方向に対して直交する方向にリセット手段が
隣接して形成される。
In the present invention, the charge detecting means for generating a detection signal based on the signal charge transferred from the charge transferring means is cascaded via the charge supplying means,
For example, reset means is formed adjacent to each of the charge detection means in a direction orthogonal to the cascade connection direction of the charge detection means.

【0008】電荷転送手段からの信号電荷は、縦続接続
された複数の電荷検出手段の一方の端部の電荷検出手段
に供給される。ここで、電荷供給手段は、電荷検出手段
の電位とリセット手段がリセット動作状態でないときの
電位との間の電位に設定されており、電荷検出手段では
電荷供給手段の電位となるまで信号電荷が蓄えられて、
それよりも多い信号電荷は電荷供給手段を介して隣接す
る電荷検出手段に蓄えられる。また、隣接する電荷検出
手段に所定の信号電荷が蓄えられたときには、次の電荷
検出手段に信号電荷が蓄えられる。以下同様にして、一
方の端部の電荷検出手段から他方の電荷検出手段にむけ
て順に信号電荷が満たされる。
The signal charge from the charge transfer means is supplied to the charge detection means at one end of a plurality of cascade-connected charge detection means. Here, the charge supply means is set to a potential between the potential of the charge detection means and the potential when the reset means is not in the reset operation state. In the charge detection means, the signal charge is reduced to the potential of the charge supply means. Stored
More signal charges are stored in the adjacent charge detection means via the charge supply means. When a predetermined signal charge is stored in the adjacent charge detection means, the signal charge is stored in the next charge detection means. Similarly, the signal charges are sequentially filled from the charge detecting means at one end to the other charge detecting means.

【0009】複数の電荷検出手段に隣接して形成された
それぞれのリセット手段には、電荷検出手段の信号電荷
を所定の周期でリセットするためのリセット信号が同期
して供給されて、複数の電荷検出手段の信号電荷がリセ
ット信号に基づき等しいタイミングでリセットされる。
A reset signal for resetting the signal charge of the charge detecting means at a predetermined cycle is synchronously supplied to each of the reset means formed adjacent to the plurality of charge detecting means. The signal charges of the detecting means are reset at the same timing based on the reset signal.

【0010】[0010]

【発明の実施の形態】次に、この発明に係る電荷転送装
置の実施の一形態について図を用いて説明する。
Next, an embodiment of a charge transfer device according to the present invention will be described with reference to the drawings.

【0011】図1において、電荷転送手段である電荷転
送部10は転送ゲート10-tと蓄積ゲート10-sが交互
に配列されて構成されている。この電荷転送部10は転
送クロックφ1,φ2によって2相駆動される。
In FIG. 1, a charge transfer section 10 serving as a charge transfer means is configured by alternately arranging transfer gates 10-t and storage gates 10-s. The charge transfer unit 10 is driven in two phases by transfer clocks φ1 and φ2.

【0012】電荷転送部10の最終段の蓄積ゲート10
-seには、出力ゲート11が隣接して構成されており、
この出力ゲート11に隣接してFD部20-1が形成され
る。またFD部20-1に隣接して出力転送ゲート21-1
が形成され、この出力転送ゲート21-1に隣接してFD
部20-2が形成される。以下同様にして、電荷検出手段
であるFD部20-1〜20-nと電荷供給手段である出力
転送ゲート21-1〜21-(n-1)が交互に複数配列され
て、FD部が出力転送ゲートを介して縦続接続される。
また、それぞれのFD部には、FD部と出力転送ゲート
の配列方向に対して直交する方向にリセット手段である
リセットゲート22-1〜22-nが隣接して形成される。
さらに、それぞれのリセットゲート22-1〜22-nに
は、隣接してリセットドレイン23が形成される。
The final stage storage gate 10 of the charge transfer unit 10
-se, the output gate 11 is configured adjacently,
An FD portion 20-1 is formed adjacent to the output gate 11. The output transfer gate 21-1 is adjacent to the FD section 20-1.
FD is formed adjacent to the output transfer gate 21-1.
The part 20-2 is formed. Similarly, a plurality of FD units 20-1 to 20-n serving as charge detection units and output transfer gates 21-1 to 21- (n-1) serving as charge supply units are alternately arranged. Cascaded via output transfer gate.
Further, reset gates 22-1 to 22-n, which are reset means, are formed adjacent to each FD section in a direction orthogonal to the arrangement direction of the FD section and the output transfer gate.
Further, a reset drain 23 is formed adjacent to each of the reset gates 22-1 to 22-n.

【0013】FD部20-1〜20-nには、同一チップ上
に形成されたアンプ(図示せず)が接続されており、こ
のアンプではFD部20-1〜20-nで信号電荷に応じて
生成された検出信号Vs1〜Vsnに基づいて出力信号が生
成される。電荷転送部10には転送クロック信号φ1,
φ2が供給される。リセットゲート22-1〜22-nには
リセットパルス信号φrが供給される。出力ゲート11
にはゲート電圧Vogが供給されると共に、リセットドレ
イン14にはドレイン電圧Vdrが供給される。また、出
力転送ゲート21-1〜21-(n-1)にはゲート電圧Votg
が供給される。
An amplifier (not shown) formed on the same chip is connected to the FD units 20-1 to 20-n. In this amplifier, the FD units 20-1 to 20-n convert signal charges into signal charges. An output signal is generated based on detection signals Vs1 to Vsn generated accordingly. The transfer clock signal φ1,
φ2 is supplied. A reset pulse signal φr is supplied to the reset gates 22-1 to 22-n. Output gate 11
Is supplied with a gate voltage Vog, and the reset drain 14 is supplied with a drain voltage Vdr. The output transfer gates 21-1 to 21- (n-1) have a gate voltage Vogt.
Is supplied.

【0014】図2は、図1におけるB−B’線での断面
概略図である。電荷転送部10では、シリコン基板上の
表面側にN-拡散領域とN拡散領域が一方向に交互に形
成されると共に、それぞれの拡散領域上にゲート電極の
対が配されて転送ゲート10-tおよび蓄積ゲート10-s
が形成される。電荷転送部10の最終段の蓄積ゲート1
0-seに隣接してN-拡散領域が形成され、その拡散領域
上にゲート電極が配されて出力ゲート11が形成され
る。出力ゲートにはN+拡散領域からなるFD部20-1
が隣接して形成される。さらに、このFD部20-1に隣
接してN拡散領域が形成され、その拡散領域上にゲート
電極が配されて出力転送ゲート21-1が形成される。こ
の出力転送ゲート21-1にはさらにN+拡散領域からな
るFD部20-2が隣接して形成され、以下同様にして出
力転送ゲートとFD部が交互に形成される。
FIG. 2 is a schematic sectional view taken along the line BB 'in FIG. In the charge transfer unit 10, N - diffusion regions and N diffusion regions are alternately formed in one direction on the surface side of the silicon substrate, and a pair of gate electrodes is arranged on each diffusion region to form a transfer gate 10-. t and storage gate 10-s
Is formed. Storage gate 1 at the last stage of charge transfer unit 10
An N - diffusion region is formed adjacent to 0-se, and a gate electrode is arranged on the diffusion region to form output gate 11. An FD section 20-1 composed of an N + diffusion region is provided at the output gate.
Are formed adjacent to each other. Further, an N diffusion region is formed adjacent to the FD portion 20-1, and a gate electrode is arranged on the diffusion region to form an output transfer gate 21-1. An FD portion 20-2 formed of an N + diffusion region is formed adjacent to the output transfer gate 21-1, and the output transfer gate and the FD portion are alternately formed in the same manner.

【0015】次に、FD部と出力転送ゲートの配列方向
に対して直交する方向である図1のC−C’線での断面
概略図を図3に示す。図3においてFD部20-2に隣接
してN拡散領域が形成されて、その上にゲート電極が配
されてリセットゲート22-2が構成される。このリセッ
トゲートに隣接してN+拡散領域からなるリセットドレ
イン23が形成される。
Next, FIG. 3 is a schematic cross-sectional view taken along a line CC ′ in FIG. 1 which is a direction orthogonal to the arrangement direction of the FD section and the output transfer gate. In FIG. 3, an N diffusion region is formed adjacent to the FD portion 20-2, and a gate electrode is disposed thereon to form a reset gate 22-2. A reset drain 23 composed of an N + diffusion region is formed adjacent to the reset gate.

【0016】図4は図1に示すB−B’線でのポテンシ
ャル分布を示した図であり、図5は図1に示すC−C’
線でのポテンシャル分布を立体的に示した図である。図
4に示すように、電荷転送部10は転送クロック信号φ
1,φ2に基づいて2相駆動されて信号電荷が順次転送さ
れる。最終段の蓄積ゲート10-seに蓄えられた信号電
荷は、出力ゲート11を介してFD部20-1に供給され
る。
FIG. 4 is a diagram showing the potential distribution along the line BB 'shown in FIG. 1, and FIG. 5 is a diagram showing the potential distribution along the line CC' shown in FIG.
It is the figure which showed the potential distribution by the line in three dimensions. As shown in FIG. 4, the charge transfer unit 10 transmits a transfer clock signal φ
The signal charges are sequentially transferred by two-phase driving based on 1, φ2. The signal charge stored in the last-stage storage gate 10-se is supplied to the FD section 20-1 via the output gate 11.

【0017】出力転送ゲート21-1〜21-(n-1)のゲー
ト電極にはゲート電圧Votgが印加されて、出力転送ゲ
ート21-1〜21-(n-1)の電位は、図5に示すようにリ
セットゲート22-1〜22-nがリセット信号φrによっ
てリセット状態とされていないときの電位(ポテンシャ
ル)とFD部20-1〜20-nの電位との間の電位とされ
ている。また、リセットゲート22-1〜22-nがリセッ
ト信号φrによってリセット状態とされたときの電位は
FD部20-1〜20-nよりも大きいものとされる。さら
に、リセットドレイン23はドレイン電圧Vdrによって
リセットゲート22-1〜22-nよりも電位が大きいもの
とされる。なお、出力転送ゲート21-1〜21-(n-1)の
電位は、出力転送ゲートのN拡散拡散領域の不純物の注
入量を制御して設定するものとしてもよい。
A gate voltage Votg is applied to the gate electrodes of the output transfer gates 21-1 to 21- (n-1), and the potential of the output transfer gates 21-1 to 21- (n-1) is As shown in FIG. 5, the potentials between the potentials (potentials) when the reset gates 22-1 to 22-n are not reset by the reset signal φr and the potentials of the FD units 20-1 to 20-n are set. I have. The potential when the reset gates 22-1 to 22-n are reset by the reset signal φr is higher than the potentials of the FD units 20-1 to 20-n. Further, the potential of the reset drain 23 is set higher than the reset gates 22-1 to 22-n by the drain voltage Vdr. The potentials of the output transfer gates 21-1 to 21- (n-1) may be set by controlling the amount of impurity implanted into the N diffusion region of the output transfer gate.

【0018】次に動作について説明する。信号電荷は出
力ゲート11を介してFD部20-1に供給される。ここ
で、出力転送ゲート21-1〜21-(n-1)の電位がリセッ
ト状態でないときのリセットゲート22-1〜22-nの電
位とFD部20-1〜20-nの電位との間の電位となるよ
うに設定されることから、FD部20-1に供給される信
号電荷が多くなると図4に示すように信号電荷が溢れ出
して出力転送ゲート21-1を介してFD部20-2に蓄え
られる。また、FD部20-2に信号電荷が所定量供給さ
れると、これを越える信号電荷は出力転送ゲート21-2
を介してFD部20-3に供給される。以下同様にして信
号電荷の電荷量が多い場合にはFD部20-1からFD部
20-nに向けて順次信号電荷が供給されて蓄えられる。
このときの図1のC−C’線でのポテンシャル分布を図
6に示す。
Next, the operation will be described. The signal charge is supplied to the FD section 20-1 via the output gate 11. Here, the potential of the reset gates 22-1 to 22-n and the potential of the FD units 20-1 to 20-n when the potentials of the output transfer gates 21-1 to 21- (n-1) are not in the reset state are determined. Since the potential is set to be between the potentials, when the signal charge supplied to the FD unit 20-1 increases, the signal charge overflows as shown in FIG. 4 and passes through the output transfer gate 21-1. 20-2. When a predetermined amount of signal charge is supplied to the FD section 20-2, the signal charge exceeding this amount is output to the output transfer gate 21-2.
Is supplied to the FD section 20-3 via the. Similarly, when the charge amount of the signal charge is large, the signal charge is sequentially supplied from the FD unit 20-1 to the FD unit 20-n and stored.
FIG. 6 shows the potential distribution along the line CC ′ in FIG. 1 at this time.

【0019】次に、リセットゲート22-1〜22-nに供
給されたリセット信号φrによってリセット動作が行わ
れると、リセットゲート22-1〜22-nの電位が大きい
ものとされて、例えば図7に示すようにFD部20-2の
信号電荷が、リセットゲート22-2を介してリセットド
レイン23に掃き出されてリセットされる。同様にFD
部20-1やFD部20-3〜20-nの信号電荷も、リセッ
トゲート22-1やFD部20-3〜20-nを介してリセッ
トドレイン23に掃き出されて等しいタイミングでリセ
ットされる。
Next, when a reset operation is performed by the reset signal φr supplied to the reset gates 22-1 to 22-n, the potentials of the reset gates 22-1 to 22-n are increased, and for example, as shown in FIG. As shown in FIG. 7, the signal charge of the FD section 20-2 is swept out to the reset drain 23 via the reset gate 22-2 to be reset. Similarly FD
The signal charges of the section 20-1 and the FD sections 20-3 to 20-n are also discharged to the reset drain 23 via the reset gate 22-1 and the FD sections 20-3 to 20-n and reset at the same timing. You.

【0020】このため、リセットゲート22-1〜22-n
の振幅を小さいものとしても、出力転送ゲート21-1〜
21-(n-1)で分離された複数のFD部20-1〜20-nに
信号電荷が順次蓄えられるので、FD部20-1〜20-n
のゲート電極に接続されたアンプ(図示せず)からは、
FD部20-1〜20-nの信号電荷に応じて生成された検
出信号Vs1〜Vsnに基づきダイナミックレンジの広い出
力信号を得ることができる。
For this reason, the reset gates 22-1 to 22-n
Of the output transfer gates 21-1 to 21-1
Since signal charges are sequentially stored in the plurality of FD units 20-1 to 20-n separated by 21- (n-1), the FD units 20-1 to 20-n
From an amplifier (not shown) connected to the gate electrode of
An output signal with a wide dynamic range can be obtained based on the detection signals Vs1 to Vsn generated according to the signal charges of the FD units 20-1 to 20-n.

【0021】また、FD部20-1〜20-nによって多く
の信号電荷を蓄えるものとしても、FD部20-1〜20
-nの各部にリセットゲート22-1〜22-nが隣接して形
成されているので、リセット動作時には供給された信号
電荷がリセットゲートを介してリセットドレインに速や
かに掃き出されてリセットされるため、周波数特性を良
好なものとすることができる。このため、例えばFD部
を長く形成して信号電荷を多く蓄えるものとし、FD部
の短辺側にリセットゲートを設けて信号電荷を掃き出す
ものとした場合のように、蓄えられた信号電荷に対して
リセットゲートの幅が狭く信号電荷の掃き出しに時間を
要して周波数特性が悪化してしまうようなことがない。
Even if a large amount of signal charges are stored by the FD units 20-1 to 20-n, the FD units 20-1 to 20-n
Since the reset gates 22-1 to 22-n are formed adjacent to each part of -n, during the reset operation, the supplied signal charges are quickly swept out to the reset drain via the reset gate to be reset. Therefore, good frequency characteristics can be obtained. Therefore, for example, the FD portion is formed long to store a large amount of signal charges, and a reset gate is provided on the short side of the FD portion to sweep out the signal charges. As a result, the width of the reset gate is narrow, so that it takes time to sweep out the signal charges and the frequency characteristics do not deteriorate.

【0022】このように、上述の実施の形態によれば、
リセットゲートの振幅を小さくして低消費電力化が図ら
れても、複数のFD部によって信号電荷を蓄えることが
できるので、これら複数のFD部からの検出信号に基づ
きダイナミックレンジの広い出力信号を得ることができ
る。また、複数のFD部のそれぞれに隣接してリセット
ゲートが形成されているので、蓄えられた信号電荷がリ
セットゲートを介して速やかにリセットドレインに掃き
出されて、リセット動作時に良好な周波数特性を得るこ
とができる。
Thus, according to the above-described embodiment,
Even if the power consumption is reduced by reducing the amplitude of the reset gate, signal charges can be stored by a plurality of FD sections. Therefore, an output signal having a wide dynamic range can be obtained based on detection signals from the plurality of FD sections. Obtainable. Further, since the reset gate is formed adjacent to each of the plurality of FD sections, the stored signal charges are quickly swept out to the reset drain via the reset gate, and a good frequency characteristic can be obtained during the reset operation. Obtainable.

【0023】また、上述の実施の形態では、複数のFD
部を直線状に縦続接続するものとしたが、複数のFD部
の配列は直線状に限られるものではない。
In the above embodiment, a plurality of FDs
Although the sections are cascaded in a straight line, the arrangement of the plurality of FD sections is not limited to a straight line.

【0024】[0024]

【発明の効果】この発明によれば、電荷転送手段から転
送された信号電荷が複数の電荷検出手段に蓄えられて、
それぞれの電荷検出手段から蓄えられた信号電荷に基づ
いた検出信号が生成される。また、複数の電荷検出手段
にリセット手段が接続されて等しいタイミングでそれぞ
れの電荷検出手段に蓄えられた信号電荷がリセットされ
る。
According to the present invention, the signal charges transferred from the charge transfer means are stored in the plurality of charge detection means,
A detection signal based on the stored signal charge is generated from each charge detection unit. Further, the reset means is connected to the plurality of charge detection means, and the signal charges stored in the respective charge detection means are reset at the same timing.

【0025】このため、リセットゲートを低振幅化とし
て電力の消費量を少ないものとしても、それぞれの電荷
検出手段で得られた検出信号を用いることによりダイナ
ミックレンジの広い出力信号を得ることができる。ま
た、電荷検出手段の信号電荷が等しいタイミングで速や
かにリセットされるので、リセット動作時の周波数特性
を良好なものとすることができる。
Therefore, even if the reset gate is reduced in amplitude and the power consumption is reduced, an output signal with a wide dynamic range can be obtained by using the detection signals obtained by the respective charge detection means. Further, since the signal charges of the charge detecting means are reset quickly at the same timing, the frequency characteristics during the reset operation can be improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明に係る電荷転送装置の構成を示す図で
ある。
FIG. 1 is a diagram showing a configuration of a charge transfer device according to the present invention.

【図2】B−B’線での断面概略図である。FIG. 2 is a schematic sectional view taken along line B-B '.

【図3】C−C’線での断面概略図である。FIG. 3 is a schematic sectional view taken along line C-C '.

【図4】B−B’線でのポテンシャル分布を示す図であ
る。
FIG. 4 is a diagram showing a potential distribution along a line BB ′.

【図5】C−C’線でのポテンシャル分布を示す図であ
る。
FIG. 5 is a diagram showing a potential distribution along a line CC ′.

【図6】リセット動作前のポテンシャル分布を示す図で
ある。
FIG. 6 is a diagram showing a potential distribution before a reset operation.

【図7】リセット動作中のポテンシャル分布を示す図で
ある。
FIG. 7 is a diagram showing a potential distribution during a reset operation.

【図8】従来の電荷転送装置の構成を示す図である。FIG. 8 is a diagram showing a configuration of a conventional charge transfer device.

【図9】A−A’線でのポテンシャル分布を示す図であ
る。
FIG. 9 is a diagram showing a potential distribution along line AA ′.

【図10】リセットゲートの低振幅化時のポテンシャル
分布を示す図である。
FIG. 10 is a diagram showing a potential distribution when the amplitude of the reset gate is reduced.

【符号の説明】[Explanation of symbols]

10・・・電荷転送部、11・・・出力ゲート、12,
20-1〜20-n・・・FD部、13,22-1〜22-n・
・・リセットゲート、14,23・・・リセットドレイ
ン、21-1〜21-n・・・出力転送ゲート
10 ... Charge transfer unit, 11 ... Output gate, 12,
20-1 to 20-n ... FD section, 13, 22-1 to 22-n
..Reset gates, 14, 23 ... reset drains, 21-1 to 21-n ... output transfer gates

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 信号電荷を転送する電荷転送手段と、 上記電荷転送手段からの信号電荷に基づて検出信号を生
成する複数の電荷検出手段と、 上記複数の電荷検出手段の信号電荷を所定の周期でリセ
ットするリセット手段と、 上記複数の電荷検出手段の第1の電荷検出手段から第2
の電荷検出手段に信号電荷を供給する電荷供給手段とを
有することを特徴とする電荷転送装置。
A charge transfer means for transferring a signal charge; a plurality of charge detection means for generating a detection signal based on the signal charge from the charge transfer means; and a signal charge for the plurality of charge detection means. Reset means for resetting at a cycle of the first charge detecting means;
And a charge supply unit for supplying a signal charge to the charge detection unit.
【請求項2】 上記リセット手段を上記複数の電荷検出
手段のそれぞれに設けるものとし、 上記複数のリセット手段には、上記電荷検出手段の信号
電荷を所定の周期でリセットするためのリセット信号を
同期して供給することを特徴とする請求項1記載の電荷
転送装置。
2. The method according to claim 1, wherein the reset unit is provided in each of the plurality of charge detection units. A reset signal for resetting a signal charge of the charge detection unit at a predetermined cycle is synchronized with the plurality of reset units. 2. The charge transfer device according to claim 1, wherein the charge is supplied.
【請求項3】 上記電荷供給手段は、上記電荷検出手段
の電位と上記リセット手段がリセット動作状態でないと
きの電位との間の電位に設定することを特徴とする請求
項1記載の電荷転送装置。
3. The charge transfer device according to claim 1, wherein said charge supply means sets a potential between a potential of said charge detection means and a potential when said reset means is not in a reset operation state. .
【請求項4】 上記複数の電荷検出手段を上記電荷供給
手段を介して縦続接続し、 上記電荷転送手段からの信号電荷を一方の端部の上記電
荷検出手段に供給し、 上記電荷検出手段に所定量を越える信号電荷が供給され
たときには、所定量を越える信号電荷を上記電荷転送手
段を介して隣接する電荷検出手段に供給することを特徴
とする請求項1記載の電荷転送装置。
4. A cascade connection of the plurality of charge detection means via the charge supply means, a signal charge from the charge transfer means being supplied to one end of the charge detection means, and 2. The charge transfer device according to claim 1, wherein when a signal charge exceeding a predetermined amount is supplied, the signal charge exceeding the predetermined amount is supplied to an adjacent charge detection unit via the charge transfer unit.
【請求項5】 上記リセット手段は、上記複数の電荷検
出手段の縦続接続方向に対して直交する方向に形成する
ことを特徴とする請求項4記載の電荷転送装置。
5. The charge transfer device according to claim 4, wherein said reset means is formed in a direction orthogonal to a cascade connection direction of said plurality of charge detection means.
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