JPH10283309A - 共有バス制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 任意のノード間で短時間かつ等しい時間で交
信でき、然も１つの共通バスを空間的に分割して多重使
用することにより共通バスの使用効率を高めた共有バス
制御装置を提供する。 【解決手段】 共有バスＢは、各々少なくとも１つのノ
ード（11,12,13等) が接続された複数の部分バス14,24,
…,N4 を、バススイッチ10,20,…,(N-1)0 を介して直列
に接続された構造を持つ。バス調停装置100 は、複数の
ノードから同時にバス使用要求が出された場合、部分バ
スの使用範囲が重複しない全てのバス使用要求を選択
し、この選択したバス使用要求にかかるバスアクセスで
使用される部分バスの範囲に応じて各バススイッチ10,2
0,…,(N-1)0 の開閉状態を制御することで、共有バスＢ
を互いに電気的に分離された複数のバスとして構成し、
前記選択した複数のバス使用要求にかかるバスアクセス
を並行して行わせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の中央処理装
置やメモリ等を共有バスを介して相互に接続するための
共有バス制御装置の改良に関する。

【０００２】

【従来の技術】中央処理装置やメモリや入出力制御装置
など相互結合の対象となるものをノードと呼ぶとき、複
数のノードを相互に結合する代表的な方式に、共有バス
方式がある。この共有バス方式は、全てのノードを共通
のバスに接続し、バスを時分割で使用する方式である。
比較的ハードウェア量が少なく、またノード間の交信が
１ステップで行える利点がある為、マルチプロセッサシ
ステムなどの各種システムで多用されている。

【０００３】しかしながら、共有バス方式では、ノード
数が増加するにつれてバストラフィックが急激に増大
し、これがシステムのボトルネックとなる。

【０００４】そこで、例えば特開平３−６７６８号公報
の第４図に示されるように共有バスを複数に分割して階
層化し、各階層間を共有メモリで結合する方式や、例え
ば特開平４−７４２３３号公報の第１図に示されるよう
に共有バスを複数に分割し、共有バス間をメモリや光ス
ターカプラで結合する方式が提案されている。

【０００５】

【発明が解決しようとする課題】しかし、これらの従来
技術では、同じ共有バスに接続されたノード間の交信は
１ステップで行えるが、別の共有バスに接続されたノー
ド間の交信は、その間にメモリや光スターカプラが介在
するため１ステップでは行えず、時間がかかる。また、
ノード間のアクセスレイテンシが一定にならないのも問
題である。

【０００６】そこで本発明の目的は、任意のノード間で
短時間かつ等しい時間で交信でき、然も１つの共有バス
を空間的に分割して多重使用することにより共有バスの
使用効率を高め、バスのスケーラビリティを保った、即
ち、ノード数の増大に応じて処理性能を向上させること
ができる共有バス制御装置を提供することにある。

【０００７】

【課題を解決するための手段】本発明は上記の目的を達
成するために、複数のノードを共有バスを介して相互に
接続するための共有バス制御装置であって、前記共有バ
スは、各々少なくとも１つのノードが接続された複数の
部分バスがバススイッチを介して直列に接続された構造
を有し、且つ、複数のノードから同時にバス使用要求が
出された場合に、部分バスの使用範囲が重複しない全て
のバス使用要求を選択し、該選択したバス使用要求にか
かるバスアクセスで使用される部分バスの範囲に応じて
各バススイッチの開閉状態を制御することで、前記共有
バスを互いに電気的に分離された複数のバスとして構成
して前記選択した複数のバス使用要求にかかるバスアク
セスを並行して行わせるバス調停装置を備えることを特
徴とする。

【０００８】このように構成された本発明の共有バス制
御装置にあっては、中央処理装置や入出力制御装置等の
複数のノードから同時にバス使用要求が出された場合、
バス調停装置が、部分バスの使用範囲が重複しない全て
のバス使用要求を選択し、この選択したバス使用要求に
かかるバスアクセスで使用される部分バスの範囲に応じ
て各バススイッチの開閉状態を制御する。これによっ
て、共有バスが互いに電気的に分離された複数のバスと
して構成され、前記選択された複数のバス使用要求にか
かるバスアクセスが並行して行われる。

【０００９】

【発明の実施の形態】次に本発明の実施の形態の例につ
いて図面を参照して詳細に説明する。

【００１０】図１は本発明の共有バス制御装置を適用し
た分散共有メモリ型マルチプロセッサシステムの一例を
示すブロック図である。

【００１１】この例のマルチプロセッサシステムは、合
計Ｎ個の部分バス１４，２４，…，Ｎ４をＮ−１個のバ
ススイッチ１０，２０，…，（Ｎ−１）０によって直列
に接続した構造を有する共通バスＢを備え、各部分バス
１４，２４，…，Ｎ４の各々に、中央処理装置（ＣＰ
Ｕ）１１，２１，…，Ｎ１と、メインメモリ１２，２
２，…，Ｎ２と、入出力制御装置１３，２３，…，Ｎ３
との３つのノードをそれぞれ接続し、それぞれユニット
１，２，…，Ｎとした構成を有している。ここで、各ユ
ニット１，２，…，Ｎの中央処理装置１１，２１，…，
Ｎ１は同一のアドレス空間を有し、図２に示すように、
メインメモリ１２，２２，…，Ｎ２はそれぞれ異なるメ
モリアドレス空間に割り当てられ、同様に、入出力制御
装置１３，２３，…，Ｎ３はそれぞれ異なるＩ／Ｏアド
レス空間に割り当てられている。

【００１２】各部分バス１４，２４，…，Ｎ４は、本例
の場合、メモリバスとＩ／Ｏバスとを兼ねたバス、つま
りシステムバスであり、全て同じ構造を有し、データ
線，アドレス線および制御線を含む。

【００１３】バススイッチ１０，２０，…，（Ｎ−１）
０は、両隣の部分バスを電気的に接続，切断するスイッ
チである。電気的に接続した場合、両隣の部分バスにお
けるデータ線の同じビット線同士、アドレス線の同じビ
ット線同士、制御線の同じビット線同士がそれぞれ接続
され、あたかも１本のバスのようになる。逆に、電気的
に切断した場合、両隣の部分バスは独立したバスとな
る。

【００１４】図３にバススイッチ１０の構成例を示す。
この例のバススイッチ１０は、部分バス１４と部分バス
２４との対応するビット線同士をＦＥＴ（電界効果トラ
ンジスタ）によって電気的に接続し、また切断する構成
を採用している。他のバススイッチ２０，…，（Ｎ−
１）０も全く同様の構成である。各ＦＥＴは、スイッチ
制御信号線１０Ｓを通じてゲートに与えられる共通のス
イッチ制御信号によって導通状態が制御される。導通時
には一方のビット線の信号をほとんど無視できる遅延時
間で他方のビット線に伝達する。逆に導通遮断時には両
隣のビット線を電気的に分離する。勿論、ＦＥＴ以外の
素子を使用することも可能である。

【００１５】再び図１を参照すると、バス調停装置１０
０は、各ユニット１，２，…，Ｎ中のアクセス元となる
ノード、即ち、中央処理装置１１，２１，…，Ｎ１およ
び入出力制御装置１３，２３，…，Ｎ３に対してバス使
用要求線１１Ｒ，２１Ｒ，…，Ｎ１Ｒ，１３Ｒ，２３
Ｒ，…，Ｎ３Ｒおよびバス使用許可線１１Ａ，２１Ａ，
…，Ｎ１Ａ，１３Ａ，２３Ａ，…，Ｎ３Ａで接続され、
また、各バススイッチ１０，２０，…，（Ｎ−１）０に
対してスイッチ制御信号線１０Ｓ，２０Ｓ，…，（Ｎ−
１）０Ｓで接続されており、各ノードからのバス使用要
求をとりまとめ、要求が重なった場合に所定の方法に従
ってバスの使用を許可するノードを決定し、それに応じ
て各バススイッチを制御する。特に、複数のノードから
同時にバス使用要求が出された場合に、部分バスの使用
範囲が重複しない全てのバス使用要求を選択し、この選
択したバス使用要求にかかるバスアクセスで使用される
部分バスの範囲に応じて各バススイッチの開閉状態を制
御することで、共有バスＢを互いに電気的に分離された
複数のバスとして構成し、複数のバス使用要求にかかる
バスアクセスを並行して行わせる。

【００１６】図４（ａ）はバスサイクルの説明図であ
る。本例のマルチプロセッサシステムでは、アービトレ
ーションを行う期間ａと実際にノード間でアクセスを行
う期間ｂとを１サイクルとして動作する。共有バスＢを
使用して他ノードにアクセスするノードは、期間ａの立
ち上がり時点でバス使用要求を出し、許可が得られたノ
ードが期間ｂで実際にアクセスを行う。各ノードが期間
ａ，ｂを認識する方法としては、期間ａ，ｂがともに固
定時間の場合、共通クロックで各ノード間の同期をとる
方法がある。また、期間ａを固定時間、期間ｂを可変時
間とすることもできる。この場合は、バスビジー信号を
設け、バスビジー信号がアクティブになっている期間を
ｂとし、バスビジー信号がアクティブからインアクティ
ブに変化した時点より一定期間を期間ａとすれば良い。
更に、図４（ｂ）に示すように、期間ａと期間ｂをパイ
プライン化し、バスの使用効率を向上させるようにして
も良い。

【００１７】次に、図１に示されるマルチプロセッサシ
ステムの動作について説明する。

【００１８】他のノードをアクセスしようとするノード
は、アービトレーション期間ａの立ち上がり時点でバス
使用要求をバス使用要求線を通じてバス調停装置１００
に送出する。このバス使用要求の形式は、バス調停装置
１００側で、そのアクセスにおいてどの部分バスが使用
されるかが分かるような形式とする。この具体的な実現
方法としては種々の方法が考えられる。例えば、バス使
用要求を伝えるバス使用要求線１１Ｒ，２１Ｒ，…，Ｎ
１Ｒ、１３Ｒ，２３Ｒ，…，Ｎ３Ｒのそれぞれを、部分
バス１４，２４，…，Ｎ４の本数分（すなわちＮ本）の
ビット線の集合とし、使用する部分バスに対応するビッ
ト線は論理“１”、その他は論理“０”とする方法が考
えられる。また、部分バスとユニットとが１対１に対応
しているため、アクセス元のノードが含まれるユニット
と、アクセス先のノードが含まれるユニットとが分かれ
ば、そのアクセスで使用される部分バスが判明するた
め、アクセス元およびアクセス先のユニットの識別番号
をコード化して通知する方法も考えられる。本例では、
この後者の方法を使用するものとする。

【００１９】バス調停装置１００は、アービトレーショ
ン期間ａの立ち上がり時点で各ノードから出されたバス
使用要求をとりまとめ、１つの要求しか出ていない場合
には無条件でそのノードに対してバス使用許可を付与
し、そのアクセス時に使用される部分バスを１本化する
ためにバススイッチを制御する。他方、複数のノードか
ら同時にバス使用要求が出ている場合には、各ノードの
バス割り当て優先順位および部分バスの競合具合を勘案
して、１つまたは複数のノードに対してバス使用許可を
付与し、それらのアクセス時に使用される部分バスを１
本化するためにバススイッチを制御する。

【００２０】例えば、図５に示すような６つのバス使用
要求（ａ）〜（ｆ）が一斉に発生したとする。なお、図
５において、Ｓはバス使用要求で示される要求元のユニ
ットを、Ｄはバス使用要求で示されるアクセス先のユニ
ットを、それぞれ示す。このとき、バス割り当て優先順
位が要求（ａ）を出したノードが最も高く、次に要求
（ｂ）を出したノードが高く、以下、（ｃ）、（ｄ）、
（ｅ）の順に低くなり、（ｆ）の要求を出したノードの
バス割り当て優先順位が最も低いものとすると、バス調
停装置１００は以下のようなアービトレーションを行
う。

【００２１】まず、同時に発生した複数のバス使用要求
のうち最も優先順位の高いノードが出したバス使用要求
（ａ）を受け付ける。

【００２２】次に優先順位の高いバス使用要求（ｂ）
は、そのアクセスで使用される部分バスの一部が、上記
受け付けたバス使用要求（ａ）と重複するので、受け付
けない。次に優先順位の高いバス使用要求（ｃ）も同様
に、受け付けない。

【００２３】次に優先順位の高いバス使用要求（ｄ）
は、そのアクセスで使用される部分バスが上記受け付け
たバス使用要求（ａ）で使用される部分バスと重複しな
いので、受け付ける。

【００２４】残りの（ｅ），（ｆ）の各バス使用要求
は、それらのアクセスで使用される部分バスの一部が、
上記受け付けた（ｄ）のバス使用要求と重複するので、
何れも受け付けない。

【００２５】他にバス使用要求がないので、バス調停装
置１００は、上記受け付けた（ａ），（ｄ）の各バス使
用要求を出したノードに対してバス使用許可信号を送出
する。同時に、（ａ）のバス使用要求にかかるアクセス
で使用される部分バス１４，２４，３４を１本化するた
めにバススイッチ１０，２０を閉じると共に、（ｄ）の
バス使用要求にかかるアクセスで使用される部分バス４
４〜（Ｎ−１）４を１本化するためにバススイッチ４０
〜（Ｎ−２）０を閉じ、且つ、これら１本化した２つの
バス間を分離するために、バススイッチ３０を開ける。

【００２６】（ａ），（ｄ）のバス使用要求を出した各
ノードは、バス使用許可が得られたため、アービトレー
ション期間ａ直後の期間ｂでそれぞれバスサイクルを実
行し、アクセス先のノードをアクセスする。

【００２７】（ａ），（ｄ）のバス使用要求を出した各
ノードが次のサイクルでバス使用要求を出さなかったと
し、次のサイクルでは（ｂ），（ｃ），（ｅ），（ｆ）
の４つのバス使用要求が同時に発生したとすると、バス
調停装置１００は、次のサイクルでは、（ｂ）のバス使
用要求を出したノードと（ｅ）のバス使用要求を出した
ノードとの２つのノードに対してバス使用許可を与え、
バススイッチ２０，３０を閉じて部分バス２４〜４４を
１本化し、且つ、バススイッチ４０〜（Ｎ−２）０のう
ちの少なくとも１つのバススイッチを開けることで、１
本化された部分バス２４〜４４と部分バス（Ｎ−１）０
とを分離する。

【００２８】同様に次のサイクルでは、（ｃ）のバス使
用要求を出したノードと（ｆ）のバス使用要求を出した
ノードに対してバス使用許可が与えられ、それに応じて
バススイッチの開閉が制御される。

【００２９】このように本実施例では、各ノードから出
されたバス使用要求をアービトレーションした結果に応
じてバススイッチの開閉を制御して共通バスＢを電気的
に分離された複数のバスとするため、複数のバスアクセ
スを同時に実行することができる。このため、共通バス
Ｂの使用効率が向上する。簡単化のために、各ユニット
からバス使用要求が発生する確率を１／２とし、アクセ
ス先のユニットは同じ確率で発生すると仮定すると、バ
ススイッチが無く１本の共有バスＢにより結合された従
来の分散メモリ共有型マルチプロセッサシステムにおい
ては、ユニット数Ｎ＝２の時、４サイクル中３回のバス
アクセスが実行され、ユニット数Ｎ＝３の時、８サイク
ル中７回のバスアクセスが実行される。これに対し、本
実施例では、ユニット数Ｎ＝２の時、４サイクル中３.2
5 回のバスアクセスが実行され、ユニット数Ｎ＝３の
時、８サイクル中８.22 回のバスアクセスが実行され
る。すなわち、バスのスループットは、ユニット数Ｎ＝
２のとき８.3％向上し、ユニット数Ｎ＝３のとき１７.4
％向上する。

【００３０】次に、バス調停装置１００の構成例を図６
を参照して説明する。

【００３１】図６に示す例のバス調停装置１００は、優
先順位設定レジスタ１０１と、優先順位決定部１０２
と、アンドゲート１０３と、使用許可信号発生部１０４
と、デコーダ１０５と、重複検出部１０６と、レジスタ
１０７と、スイッチ制御信号発生部１０８とから構成さ
れている。

【００３２】各ノードから出されるバス使用要求は、バ
ス使用要求線１１Ｒ〜Ｎ１Ｒ，１３Ｒ〜Ｎ３Ｒを介して
優先順位決定部１０２に入力される。優先順位決定部１
０２は、各ノードの優先順位を設定してある優先順位設
定レジスタ１０１の優先順位に従って、１つのバス使用
要求を選択する。即ち、同時に複数のバス使用要求が発
生している場合、その内の最も優先順位の高いバス使用
要求を選択してデコーダ１０５に出力すると共に、この
選択したバス使用要求を発したノードの識別子をアンド
ゲート１０３に出力する。１つしかバス使用要求が発生
していない場合には当然そのバス使用要求が選択され
る。

【００３３】ここで、優先順位設定レジスタ１０１の設
定値を固定にすれば固定優先方式となり、アービトレー
ション毎に変更すれば可変優先方式となる。

【００３４】デコーダ１０５は、優先順位決定部１０２
から出力されたバス使用要求をデコードして、各部分バ
ス１４，２４，…，Ｎ４に１対１に対応する信号線１０
９−１，１０９−２，…，１０９−Ｎに、そのバス使用
要求にかかるアクセスでその部分バスが使用されるとき
はバス使用要求元のノードが含まれるユニットの識別子
を出力し、使用されないときは例えば“０”を出力す
る。

【００３５】レジスタ１０７は、各部分バス１４，２
４，…，Ｎ４に１対１に対応するエントリ１０７−１〜
１０７−Ｎを有し、アービトレーション開始時には全て
のエントリが“０”になっている。重複検出部１０６
は、各部分バス１４〜Ｎ４毎に、デコーダ１０５からの
信号線１０９−１〜１０９−Ｎと、対応するレジスタ１
０７のエントリ１０７−１〜１０７−Ｎの内容とを比較
し、ユニット識別子を出力した信号線１０９−ｉに対応
するエントリ１０７−ｉの内容が全て“０”の場合、優
先順位決定部１０２が今回出力したバス使用要求を許可
すべく、信号線１１０によってアンドゲート１０３を開
き、許可したバス使用要求にかかるノード識別子を使用
許可信号発生部１０４に与える。使用許可信号発生部１
０４は、入力されたノード識別子のノードにつながるバ
ス使用許可線１１Ａ〜Ｎ１Ａ，１３Ａ〜Ｎ３Ａを通じて
そのノードにバス使用許可を通知する。同時に重複検出
部１０６は、レジスタ１０７における、ユニット識別子
を出力した信号線１０９−ｉに対応するエントリ１０７
−ｉにそのユニット識別子を書き込み、レジスタ１０７
のエントリの内少なくとも１つのエントリが“０”であ
れば信号線１１１を通じて優先順位決定部１０２に次の
バス使用要求を選択するよう要求する。これに応じて優
先順位決定部１０２は、次に優先順位の高いバス使用要
求が存在すれば、それを選択して出力する。無ければ、
信号線１１２によってその旨を重複検出部１０６に通知
する。

【００３６】他方、重複検出部１０６は、ユニット識別
子を出力した信号線１０９−ｉに対応するエントリ１０
７−ｉの内容の内少なくとも１つが“０”でなければ、
アンドゲート１０３を開かない。この結果、優先順位決
定部１０２が今回出力したバス使用要求は許可されな
い。この場合も重複検出部１０６は、信号線１１１を通
じて優先順位決定部１０２に次のバス使用要求を選択す
るよう要求する。これに応じて優先順位決定部１０２
は、次に優先順位の高いバス使用要求が存在すれば、そ
れを選択して出力し、無ければ、信号線１１２によって
その旨を重複検出部１０６に通知する。

【００３７】以上のような動作は、レジスタ１０７の全
エントリが全て“０”でなくなるか、または、優先順位
決定部１０２で全てのバス使用要求が選択されるまで続
けられる。

【００３８】一方、スイッチ制御信号発生回路１０８
は、レジスタ１０７の隣接するエントリ内容を比較する
比較器１１３−１，１１３−２，…，１１３−（Ｎ−
１）をバススイッチ１０，２０，…，（Ｎ−１）０に対
応して有しており、各比較器からバススイッチ制御信号
１０Ｓ，２０Ｓ，…（Ｎ−１）０Ｓを発生する。すなわ
ち、比較器１１３−１は、部分バス１４に対応するエン
トリ内容と部分バス２４に対応するエントリ内容とが異
なる内容のとき、即ち部分バス１４と部分バス２４とが
異なるユニット内のノードによって使用されるとき、あ
るいは部分バス１４と部分バス２４の一方のみが使用さ
れるとき、スイッチ制御信号１０Ｓをインアクティブに
してバススイッチ１０を開き、それ以外はスイッチ制御
信号１０Ｓをアクティブにしてバススイッチ１０を閉じ
る。他の比較器１１３−２〜１１３−（Ｎ−１）の動作
も同様である。

【００３９】例えば図５で説明したバス使用要求（ａ）
〜（ｆ）の場合、優先順位決定部１０２は、まずバス使
用要求（ａ）を選択して出力し、デコーダ１０５は信号
線１０９−１〜１０９−３に当該ノードが含まれるユニ
ットの識別子を出力し、他の信号線１０９−４〜１０９
−Ｎには“０”を出力する。その時点ではレジスタ１０
７の全エントリは“０”なので、重複検出部１０６は、
バス使用要求（ａ）を許可すべくアンドゲート１０３を
開き、使用許可信号発生部１０４は、バス使用要求
（ａ）の発生元であるノードにバス使用許可を通知す
る。また、重複検出部１０６は、レジスタ１０７のエン
トリ１０７−１〜１０７−３にバス使用要求（ａ）を発
したノードが含まれるユニットの識別子を設定する。そ
して、１つ以上のエントリが“０”であるので、信号線
１１１によって次の選択を優先順位決定部１０２に指示
する。

【００４０】優先順位決定部１０２は、次に優先順位の
高いバス使用要求（ｂ）を選択して出力し、デコーダ１
０５は信号線１０９−２，１０９−３，１０９−４に当
該ノードが含まれるユニットの識別子を出力する。重複
検出部１０６は、レジスタ１０７のエントリ１０７−１
〜１０７−３に既にユニット識別子が設定されているた
め、部分バスの重複有りと判断し、アンドゲート１０３
は開かず、信号線１１１によって次の選択を優先順位決
定部１０２に指示する。この次に選択されるのは、バス
使用要求（ｃ）であるが、これもバス使用要求（ａ）と
使用する部分バスが重複するため許可されず、更に次の
選択が指示される。

【００４１】次に選択されるのはバス使用要求（ｄ）で
あり、デコーダ１０５のデコードの結果、信号線１０９
−４〜１０９−（Ｎ−１）に当該ノードが含まれるユニ
ットの識別子が出力される。この時点のレジスタ１０７
の内容は、エントリ１０７−１〜１０７−３にユニット
識別子が設定されているだけで、他のエントリの内容は
“０”なので、重複検出部１０６は部分バスの重複無し
と判断し、アンドゲート１０３を開く。これによって、
使用許可信号発生部１０４からバス使用要求（ｄ）の発
生元のノードに対してバス使用許可が通知される。

【００４２】以降、バス使用要求（ｅ），（ｆ）が順に
優先順位決定部１０２で選択されるが、何れも許可され
ず、最後のバス使用要求（ｆ）を処理し終えた時点で、
アービトレーションの処理が完了する。この時点では、
レジスタ１０７のエントリ１０７−１〜１０７−３にバ
ス使用要求（ａ）を出したノードが含まれるユニットの
識別子が、エントリ１０７−４〜１０７−（Ｎ−１）に
バス使用要求（ｄ）を出したノードが含まれるユニット
の識別子が設定され、他のエントリは“０”である。従
って、スイッチ制御信号線１０Ｓ，２０Ｓ，４０Ｓ〜
（Ｎ−２）０Ｓがアクティブとなってバススイッチ１
０，２０，４０〜（Ｎ−２）０が閉じ、スイッチ制御信
号線３０Ｓ，（Ｎ−１）０Ｓがインアクティブとなって
バススイッチ３０，（Ｎ−１）０が開く。

【００４３】図７は本発明の共有バス制御装置を適用し
た分散共有メモリ型マルチプロセッサシステムの別の例
を示すブロック図であり、図１と同一符号は同一部分を
示し、１１Ｃ，２１Ｃ，…，Ｎ１Ｃ，１３Ｃ，２３Ｃ，
…，Ｎ３Ｃはバス調停部、１０Ｃ，２０Ｃ，…，（Ｎ−
１）０Ｃはスイッチ制御部、Ｌは各ノードのバス使用要
求を伝達する図１のバス使用要求線１１Ｒ，２１Ｒ，
…，Ｎ１Ｒ、１３Ｒ，２３Ｒ，…，Ｎ３Ｒを束ねた信号
線束である。

【００４４】図７のマルチプロセッサシステムが図１に
示したマルチプロセッサシステムと相違するところは、
中央処理装置１１，２１，…，Ｎ１に設けたバス調停部
１１Ｃ，２１Ｃ，…，Ｎ１Ｃと、入出力制御装置１３，
２３，…，Ｎ３に設けたバス調停部１３Ｃ，２３Ｃ，
…，Ｎ３Ｃと、各バススイッチ１０，２０，…，（Ｎ−
１）０に設けたスイッチ制御部１０Ｃ，２０Ｃ，…，
（Ｎ−１）０Ｃとで、図１のバス調停装置１００と同様
なバス調停装置を構成した点にある。即ち、図１のバス
調停装置は集中制御型であるのに対し、本例のバス調停
装置は分散制御型になっている。

【００４５】本実施例のマルチプロセッサシステムにお
いて、他のノードをアクセスしようとするノードは、ア
ービトレーション期間ａの立ち上がり時点でバス使用要
求を信号線束Ｌ中の自ノードに対応するバス使用要求線
に送出し、他のバス使用要求を考慮してバス使用許可が
得られたか否かを自ノードのバス調停部で判断する。ま
た、各バススイッチ１０〜（Ｎ−１）０も信号線束Ｌ上
のバス使用要求に基づき、閉じるべきか、開くべきかを
自バススイッチのスイッチ制御部１０Ｃ〜（Ｎ−１）０
Ｃで判断する。

【００４６】図８に中央処理装置１１に設けられるバス
調停部１１Ｃの構成例を示す。同図に示すように、バス
調停部１１Ｃは、優先順位設定レジスタ２０１と、優先
順位決定部２０２と、アンドゲート２０３と、デコーダ
２０５と、重複検出部２０６と、レジスタ２０７と、検
出部２２０とから構成されている。

【００４７】自ノードからバス使用要求線１１Ｒに送出
したバス使用要求および他ノードからバス使用要求線に
出たバス使用要求は、優先順位決定部２０２に入力され
る。優先順位決定部２０２は、各ノードの優先順位を設
定してある優先順位設定レジスタ２０１の優先順位に従
って、最も優先順位の高い１つのバス使用要求を選択し
てデコーダ２０５に出力すると共に、この選択したバス
使用要求を発したノードの識別子をアンドゲート２０３
に出力する。

【００４８】デコーダ２０５は、優先順位決定部２０２
から出力されたバス使用要求をデコードして、各部分バ
ス１４，２４，…，Ｎ４に１対１に対応する信号線２０
９−１，２０９−２，…，２０９−Ｎに、そのバス使用
要求にかかるアクセスでその部分バスが使用されるとき
は例えば“１”を、使用されないときは例えば“０”
を、それぞれ出力する。

【００４９】レジスタ２０７は、各部分バス１４，２
４，…，Ｎ４に１対１に対応するエントリ２０７−１〜
２０７−Ｎを有し、アービトレーション開始時には全て
のエントリが“０”になっている。重複検出部２０６
は、各部分バス１４〜Ｎ４毎に、デコーダ２０５からの
信号線２０９−１〜２０９−Ｎと、対応するレジスタ２
０７のエントリ２０７−１〜２０７−Ｎの内容とを比較
し、“１”を出力した信号線２０９−ｉに対応するエン
トリ２０７−ｉの内容が全て“０”の場合、優先順位決
定部２０２が今回出力したバス使用要求を選択すべく、
信号線２１０によってアンドゲート２０３を開き、選択
したバス使用要求の発行元のノードの識別子を検出部２
２０に与える。上記以外の場合はアンドゲート２０３を
開かない。

【００５０】検出部２２０は、アンドゲート２０３から
与えられたノード識別子が自ノードの識別子である場
合、バス使用許可が得られた旨の信号を出力し、アービ
トレーション動作を終了させる。

【００５１】他方、自ノードの識別子でなかった場合、
その旨が検出部２２０から重複検出部２０６に信号線２
２１によって通知され、重複検出部２０６は、レジスタ
２０７における、デコーダ２０５が“１”を出力した信
号線２０９−ｉに対応するエントリ２０７−ｉに“１”
を書き込み、レジスタ２０７のエントリの内少なくとも
１つのエントリが“０”であれば信号線２１１によって
優先順位決定部２０２に次のバス使用要求を選択するよ
うに要求する。優先順位決定部２０２はこれに応じて次
に優先順位の高いバス使用要求があればそれを選択して
出力する。無ければその旨が信号線２１２によって重複
検出部２０６に通知される。

【００５２】以上の動作は、検出部２２０からバス使用
許可信号が出力されるか、またはレジスタ２０７の全エ
ントリが全て“０”でなくなるか、または優先順位決定
部２０２で全てのバス使用要求を選択し終わるまで続け
られる。そして、検出部２２０からバス使用許可が出た
ときに限り、自ノードは次の期間ｂにバスアクセスを実
行する。なお、不要な動作を無くすためには、自ノード
がバス使用要求を出した場合に限り図８のバス調停部が
動作するようにすれば良い。また、動作時においても、
優先順位決定部２０２で自ノードのバス使用要求が選択
されるまで動作することとすれば良い。この場合、自ノ
ードがバス使用要求を出したかどうかを通知する手段を
設け、また、アンドゲート２０３を検出部２２０の後段
側に移動させて、検出部２２０が最終的に許可されるか
否かを問わず優先順位決定部２０２から自ノードの識別
子が出力されたことを検出できるように構成を変更する
必要がある。

【００５３】他のバス調停部２１Ｃ，…，Ｎ１Ｃ，１３
Ｃ，２３Ｃ，…，Ｎ３Ｃの構成も基本的にバス調停部１
１Ｃと同じである。

【００５４】ここで、各調停部の優先順位設定レジスタ
２０１の設定値を固定にすれば固定優先方式となり、各
アービトレーション毎に全ての優先順位設定レジスタの
内容を同期して変更すれば、可変優先方式となる。但
し、可変優先方式を実現するためには、自ノードがバス
使用要求を出したか否かにかかわらずアービトレーショ
ン動作が必要となる。

【００５５】図９にバススイッチ１０に設けられるスイ
ッチ制御部１０Ｃの構成例を示す。同図に示すように、
スイッチ制御部１０Ｃは、バス調停部１１Ｃ〜Ｎ１Ｃに
設定されたものと同じ優先順位が設定された優先順位設
定レジスタ３０１と、優先順位決定部３０２と、デコー
ダ３０５と、重複検出部３０６と、レジスタ３０７と、
スイッチ制御信号発生部３０８とから構成されている。

【００５６】各ノードから信号線束Ｌに送出されたバス
使用要求は、優先順位決定部３０２に入力される。優先
順位決定部３０２は、各ノードの優先順位を設定してあ
る優先順位設定レジスタ３０１の優先順位に従って、最
も優先順位の高い１つのバス使用要求を選択し、デコー
ダ３０５に出力する。

【００５７】デコーダ３０５は、優先順位決定部３０２
から出力されたバス使用要求をデコードして、各部分バ
ス１４，２４，…，Ｎ４に１対１に対応する信号線３０
９−１，３０９−２，…，３０９−Ｎに、そのバス使用
要求にかかるアクセスでその部分バスが使用されるとき
はバス使用要求元のノードを含むユニットの識別子を、
使用されないときは例えば“０”を出力する。

【００５８】レジスタ３０７は、各部分バス１４，２
４，…，Ｎ４に１対１に対応するエントリ３０７−１，
３０７−２，…，３０７−Ｎを有し、アービトレーショ
ン開始時には双方のエントリが“０”になっている。重
複検出部３０６は、各部分バス１４，２４，…，Ｎ４毎
に、デコーダ３０５からの信号線３０９−１，３０９−
２，…，３０９−Ｎと、対応するレジスタ３０７のエン
トリ３０７−１，３０７−２，…，３０７−Ｎの内容と
を比較し、ユニット識別子を出力した信号線３０９−ｉ
に対応するエントリ３０７−ｉの内容が全て“０”の場
合、レジスタ３０７における、デコーダ３０５がユニッ
ト識別子を出力した信号線３０９−ｉに対応するエント
リ３０７−ｉにそのユニット識別子を書き込む。そし
て、レジスタ３０７のエントリの内少なくとも１つのエ
ントリが“０”であれば信号線３１１によって優先順位
決定部３０２に次のバス使用要求を選択するように要求
する。優先順位決定部３０２はこれに応じて次に優先順
位の高いバス使用要求があれば、それを選択して出力
し、無ければその旨を信号線３１２で重複検出部３０６
に通知する。

【００５９】以上の動作は、レジスタ３０７のエントリ
３０７−１，３０７−２の双方が“０”でなくなるか、
または優先順位決定部３０２で全てのバス使用要求を選
択し終わるまで続けられる。

【００６０】一方、スイッチ制御信号発生回路３０８
は、レジスタ３０７の部分バス１４に対応するエントリ
３０７−１の内容と部分バス２４に対応するエントリ３
０７−２の内容とを比較する比較器３１３−１を有して
おり、この比較器３１３−１からバススイッチ制御信号
１０Ｓを発生する。すなわち、比較器３１３−１は、双
方のエントリの内容が異なるとき、即ち部分バス１４と
部分バス２４とが異なるユニット内のノードによって使
用されるとき、あるいは部分バス１４と部分バス２４の
一方のみが使用されるとき、スイッチ制御信号１０Ｓを
インアクティブにしてバススイッチ１０を開き、それ以
外はスイッチ制御信号１０Ｓをアクティブにしてバスス
イッチ１０を閉じる。

【００６１】他のスイッチ制御部２０Ｃ〜（Ｎ−１）０
Ｃの構成も基本的にスイッチ制御部１０Ｃと同じであ
る。但し、スイッチ制御信号発生回路３０８における比
較器が比較する２つのエントリは、そのスイッチ制御部
が制御するバススイッチの両隣の部分バスに対応するエ
ントリとなる。

【００６２】ここで、各スイッチ制御部の優先順位設定
レジスタ３０１の設定値を固定にすれば固定優先方式と
なり、各アービトレーション毎に全てのスイッチ制御部
およびバス調停部が同期して同じように変更すれば、可
変優先方式となる。

【００６３】図１０は本発明の共有バス制御装置を適用
したマルチプロセッサシステムの更に別の構成例を示す
ブロック図である。この例のマルチプロセッサシステム
が図１および図７に示したマルチプロセッサシステムと
相違するところは、両端の部分バス１４と部分バスＮ４
とをバススイッチＮ０によって接続し、共有バスＢをル
ープ状にした点にある。なお、バススイッチＮ０は他の
バススイッチ１０，２０，…，（Ｎ−１）０と同様の構
成である。

【００６４】本実施例のマルチプロセッサシステムで
は、ユニットＮからバススイッチＮ０を経由してユニッ
ト１に至る経路が存在するため、この経路を活用して、
より効率良くバスアクセスを行うことができる。その例
を図１１に示す。

【００６５】図１１では、図５のバス使用要求（ｆ）の
代わりにバス使用要求（ｆ’）が発生している。このよ
うなバス使用要求（ａ）〜（ｆ’）が同時に発生した場
合、図１および図７の実施例では、バス使用要求（ａ）
とバス使用要求（ｄ）が最初の１サイクルで許可され、
バス使用要求（ｂ）とバス使用要求（ｅ）が次の１サイ
クルで許可され、バス使用要求（ｃ）が次の１サイクル
で許可され、そして、バス使用要求（ｆ’）が次の１サ
イクルで許可されることにより、合計４サイクル必要と
なる。

【００６６】しかし、図１０の実施例では、ユニットＮ
からバススイッチＮ０を経由してユニット１に至る経路
が存在するため、バススイッチ１０，４０（あるいは、
（Ｎ−２）０），（Ｎ−１）０を開き、バススイッチ２
０，３０，Ｎ０を閉じることにより、バス使用要求
（ｂ），（ｅ），（ｆ’）にかかるバスアクセスを同時
に実行させることが可能である。従って、バス使用要求
（ａ）とバス使用要求（ｄ）が最初の１サイクルで許可
され、バス使用要求（ｂ）とバス使用要求（ｅ）とバス
使用要求（ｆ’）が次の１サイクルで許可され、バス使
用要求（ｃ）が次の１サイクルで許可されることによ
り、合計３サイクルで完了することができる。

【００６７】なお、図１０にはバス調停装置は省略され
ている。バス調停装置としては、図６で説明した集中制
御型や図８および図９で説明した分散制御型のものが使
用できる。この場合、共通バスＢはループ状バスである
ため、バス使用要求にかかるバスアクセスで使用される
部分バスの範囲を定める際は、予め定められた回転方向
を基準にして部分バスの使用範囲を定めれば良い。

【００６８】以上本発明の実施例について説明したが、
本発明は以上の実施例にのみ限定されず、その他各種の
付加変更が可能である。例えば、メインメモリ及び入出
力制御装置とも中央処理装置と同じくＮ個存在する場合
について説明したが、メインメモリ及び入出力制御装置
の数に制限は無い。また、各ユニットに１個の中央処理
装置が含まれるようユニット数を中央処理装置数と同じ
くＮ個とした場合について説明したが、ユニット数と中
央処理装置数との対応に関して制限は無い。すなわち、
ユニットは、中央処理装置，メインメモリ，入出力制御
装置の各ノードのうち何れかのノード１個で構成する場
合から、複数個のノードで構成する場合まで、種々変形
可能である。

【００６９】

【発明の効果】以上説明したように本発明によれば以下
のような効果を得ることができる。

【００７０】共有バスの利用効率を高めることができ
る。その理由は、複数のノードから同時にバス使用要求
が出された場合に、部分バスの使用範囲が重複しない全
てのバス使用要求を選択し、この選択したバス使用要求
にかかるバスアクセスで使用される部分バスの範囲に応
じて各バススイッチの開閉状態を制御して、共有バスを
互いに電気的に分離された複数のバスとして構成し、前
記選択した複数のバス使用要求にかかるバスアクセスを
並行して行わせるためである。

【００７１】各ノードのアクセスレイテンシを等しくす
ることができる。その理由は、各ノードは何れのノード
に対しても共有バスを経由する１ステップでアクセスで
きるためである。

【００７２】高速なノード間アクセスが可能となる。そ
の理由は、各ノードは何れのノードに対しても共有バス
を経由する１ステップでアクセスでき、然も、複数の部
分バスを経由するアクセスであっても、介在するバスス
イッチによる伝送遅延が殆ど無視できるためである。

【００７３】比較的安価に実現できる。その理由は、光
スターカプラ等を必要とせず、電気的にバススイッチを
開閉制御しているだけだからである。

【図面の簡単な説明】

【図１】本発明の共有バス制御装置を適用した分散共有
メモリ型マルチプロセッサシステムの一例を示すブロッ
ク図である。

【図２】メインメモリのメモリアドレス空間および入出
力制御装置のＩ／Ｏアドレス空間の説明図である。

【図３】バススイッチの構成例を示す図である。

【図４】バスサイクルの説明図である。

【図５】同時に発生した複数のバス使用要求の例を示す
図である。

【図６】バス調停装置の構成例を示すブロック図であ
る。

【図７】本発明の共有バス制御装置を適用した分散共有
メモリ型マルチプロセッサシステムの別の例を示すブロ
ック図である。

【図８】バス調停部の構成例を示すブロック図である。

【図９】スイッチ制御部の構成例を示すブロック図であ
る。

【図１０】本発明の共有バス制御装置を適用したマルチ
プロセッサシステムの更に別の構成例を示すブロック図
である。

【図１１】同時に発生した複数のバス使用要求の例を示
す図である。

【符号の説明】

１，２，…，Ｎ；ユニット １１，２１，…，Ｎ１；中央処理装置（ＣＰＵ） １２，２２，…，Ｎ２；メインメモリ １３，２３，…，Ｎ３；入出力制御装置 １４，２４，…，Ｎ４；部分バス １０，２０，…，（Ｎ−１）０，Ｎ０；バススイッチ １０Ｃ，２０Ｃ，…，（Ｎ−１）０Ｃ；スイッチ制御部 １１Ｃ，２１Ｃ，…，Ｎ１Ｃ、１３Ｃ，２３Ｃ，…，Ｎ
３Ｃ；バス調停部 １００；バス調停装置 Ｂ；共有バス Ｌ；信号線束

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のノードを共有バスを介して相互に
   接続するための共有バス制御装置であって、 前記共有バスは、各々少なくとも１つのノードが接続さ
   れた複数の部分バスがバススイッチを介して直列に接続
   された構造を有し、且つ、 複数のノードから同時にバス使用要求が出された場合
   に、部分バスの使用範囲が重複しない全てのバス使用要
   求を選択し、該選択したバス使用要求にかかるバスアク
   セスで使用される部分バスの範囲に応じて各バススイッ
   チの開閉状態を制御することで、前記共有バスを互いに
   電気的に分離された複数のバスとして構成して前記選択
   した複数のバス使用要求にかかるバスアクセスを並行し
   て行わせるバス調停装置を備えることを特徴とする共有
   バス制御装置。
2. 【請求項２】 バス使用要求の形式を、その要求にかか
   るバスアクセスでどの部分バスを使用するかを明示する
   形式としたことを特徴とする請求項１記載の共有バス制
   御装置。
3. 【請求項３】 前記共有バスが線状バスである請求項２
   記載の共有バス制御装置。
4. 【請求項４】 前記共有バスがループ状バスである請求
   項２記載の共有バス制御装置。