JPH10283078A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH10283078A JPH10283078A JP9082744A JP8274497A JPH10283078A JP H10283078 A JPH10283078 A JP H10283078A JP 9082744 A JP9082744 A JP 9082744A JP 8274497 A JP8274497 A JP 8274497A JP H10283078 A JPH10283078 A JP H10283078A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- register
- flip
- control
- microcomputer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 内蔵周辺回路の多数のコントロールレジスタ
に対する初期設定を能率的に行うことができるマイクロ
コンピュータを提供する。 【解決手段】 マイクロコンピュータ（１）の周辺回路
（６，７）に含まれるコントロールレジスタ（６０，７
０）はセット端子（Ｓ）とリセット端子（Ｒ）を有する
多数のフリップフロップから成る。コントロールレジス
タを初期設定するための制御データが中央処理装置
（２）によって設定されるレジスタ（５）を設け、前記
レジスタに対する制御データの設定に呼応して論理手段
（２０）がオートセット信号（ＡＵＴＳ）をアサートし
たとき、これに同期して前記レジスタの制御データを複
数個のコントロールレジスタの各フリップフロップのセ
ット端子とリセット端子に一括して割り振る信号経路１
３を設けて成る。
に対する初期設定を能率的に行うことができるマイクロ
コンピュータを提供する。 【解決手段】 マイクロコンピュータ（１）の周辺回路
（６，７）に含まれるコントロールレジスタ（６０，７
０）はセット端子（Ｓ）とリセット端子（Ｒ）を有する
多数のフリップフロップから成る。コントロールレジス
タを初期設定するための制御データが中央処理装置
（２）によって設定されるレジスタ（５）を設け、前記
レジスタに対する制御データの設定に呼応して論理手段
（２０）がオートセット信号（ＡＵＴＳ）をアサートし
たとき、これに同期して前記レジスタの制御データを複
数個のコントロールレジスタの各フリップフロップのセ
ット端子とリセット端子に一括して割り振る信号経路１
３を設けて成る。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータに係り、特にマイクロコンピュータが内蔵する周辺
回路のコントロールレジスタを初期設定する技術に関
し、例えば機器組み込み制御用途のシングルチップマイ
クロコンピュータに適用して有効な技術に関するもので
ある。
ータに係り、特にマイクロコンピュータが内蔵する周辺
回路のコントロールレジスタを初期設定する技術に関
し、例えば機器組み込み制御用途のシングルチップマイ
クロコンピュータに適用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】周辺回路を中央処理装置と同一の半導体
基板に搭載したマイクロコンピュータにおいて、周辺回
路の動作はコントロールレジスタに初期設定される内容
に従って決定される。このとき、コントロールレジスタ
に対する初期設定は、従来、中央処理装置がレジスタア
クセスを行って１個１個初期設定していた。多数のコン
トロールレジスタに初期設定を行うために中央処理装置
は多くのレジスタライト命令若しくはデータ転送命令を
実行しなければならない。
基板に搭載したマイクロコンピュータにおいて、周辺回
路の動作はコントロールレジスタに初期設定される内容
に従って決定される。このとき、コントロールレジスタ
に対する初期設定は、従来、中央処理装置がレジスタア
クセスを行って１個１個初期設定していた。多数のコン
トロールレジスタに初期設定を行うために中央処理装置
は多くのレジスタライト命令若しくはデータ転送命令を
実行しなければならない。
【０００３】
【発明が解決しようとする課題】しかしながら、マイク
ロコンピュータの高機能化によって多くの周辺回路を内
蔵する場合、従来のようにコントロールレジスタを１個
１個初期設定していたのでは、その処理に多くの時間が
費やされ、また、中央処理装置の動作プログラムをＲＯ
Ｍによって内蔵する場合には初期設定のための命令記述
が増えることによってプログラムの容量も無視し得ない
程増大することが予想される。
ロコンピュータの高機能化によって多くの周辺回路を内
蔵する場合、従来のようにコントロールレジスタを１個
１個初期設定していたのでは、その処理に多くの時間が
費やされ、また、中央処理装置の動作プログラムをＲＯ
Ｍによって内蔵する場合には初期設定のための命令記述
が増えることによってプログラムの容量も無視し得ない
程増大することが予想される。
【０００４】本発明の目的は、内蔵周辺回路の多数のコ
ントロールレジスタに対する初期設定を能率的に行うこ
とができるマイクロコンピュータを提供することにあ
る。
ントロールレジスタに対する初期設定を能率的に行うこ
とができるマイクロコンピュータを提供することにあ
る。
【０００５】本発明の別の目的は、内蔵周辺回路の多数
のコントロールレジスタを初期設定するために必要な中
央処理装置の命令実行数を少なくできるマイクロコンピ
ュータを提供することにある。
のコントロールレジスタを初期設定するために必要な中
央処理装置の命令実行数を少なくできるマイクロコンピ
ュータを提供することにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、内部バスに共通接続された中央
処理装置と複数個の周辺回路とを１個の半導体基板に含
んで成るマイクロコンピュータは、前記周辺回路はその
動作を決定するための情報が初期設定されるコントロー
ルレジスタを含む。コントロールレジスタはセット端子
とリセット端子を有する複数個のフリップフロップを有
する。前記中央処理装置によってアクセスされ、前記コ
ントロールレジスタを初期設定するための制御データが
設定されるレジスタ手段を設け、中央処理装置による前
記レジスタ手段に対するライトアクセスに呼応してオー
トセット信号をアサートする論理手段と、前記オートセ
ット信号のアサートに同期して前記レジスタ手段の制御
データに従って前記複数個のコントロールレジスタの各
フリップフロップのセット端子とリセット端子に初期設
定信号を並列的に供給する一括初期化回路とを設けて成
る。
処理装置と複数個の周辺回路とを１個の半導体基板に含
んで成るマイクロコンピュータは、前記周辺回路はその
動作を決定するための情報が初期設定されるコントロー
ルレジスタを含む。コントロールレジスタはセット端子
とリセット端子を有する複数個のフリップフロップを有
する。前記中央処理装置によってアクセスされ、前記コ
ントロールレジスタを初期設定するための制御データが
設定されるレジスタ手段を設け、中央処理装置による前
記レジスタ手段に対するライトアクセスに呼応してオー
トセット信号をアサートする論理手段と、前記オートセ
ット信号のアサートに同期して前記レジスタ手段の制御
データに従って前記複数個のコントロールレジスタの各
フリップフロップのセット端子とリセット端子に初期設
定信号を並列的に供給する一括初期化回路とを設けて成
る。
【０００９】上記した手段によれば、前記レジスタ手段
に対する中央処理装置のアクセスに同期して、複数個の
コントロールレジスタの各フリップフロップのセット状
態又はリセット状態が一括して決定される。中央処理装
置は個々のコントロールレジスタを１個１個アクセスす
ることを要しない。これにより、内蔵周辺回路の多数の
コントロールレジスタに対する初期設定を能率的に行う
ことができ、また、コントロールレジスタの初期設定に
要する命令実行数を少なくでき、中央処理装置のプログ
ラムの容量を小さくすることに寄与する。
に対する中央処理装置のアクセスに同期して、複数個の
コントロールレジスタの各フリップフロップのセット状
態又はリセット状態が一括して決定される。中央処理装
置は個々のコントロールレジスタを１個１個アクセスす
ることを要しない。これにより、内蔵周辺回路の多数の
コントロールレジスタに対する初期設定を能率的に行う
ことができ、また、コントロールレジスタの初期設定に
要する命令実行数を少なくでき、中央処理装置のプログ
ラムの容量を小さくすることに寄与する。
【００１０】前記コントロールレジスタの一括初期化回
路は、前記レジスタ手段の所定の１ビットを前記各々の
フリップフロップのセット端子又はリセット端子に割り
振る配線経路を有して構成できる。これは、コントロー
ルレジスタに対する一括初期設定の内容を可変にできな
いが、組み込み機器制御用途のような限定的な制御用途
では支障はなく、逆に、レジスタ初期化回路の構成を極
めて簡素化できる。尚、コントロールレジスタが中央処
理装置により個々にアクセス可能にもなっているとき
は、一括初期設定以外の初期設定状態が必要な場合には
個別的に対応できる。
路は、前記レジスタ手段の所定の１ビットを前記各々の
フリップフロップのセット端子又はリセット端子に割り
振る配線経路を有して構成できる。これは、コントロー
ルレジスタに対する一括初期設定の内容を可変にできな
いが、組み込み機器制御用途のような限定的な制御用途
では支障はなく、逆に、レジスタ初期化回路の構成を極
めて簡素化できる。尚、コントロールレジスタが中央処
理装置により個々にアクセス可能にもなっているとき
は、一括初期設定以外の初期設定状態が必要な場合には
個別的に対応できる。
【００１１】一括初期設定内容を可変できるようにする
には、前記一括初期化回路は、前記レジスタ手段の値を
デコードして前記各々のフリップフロップのセット端子
及びリセット端子の状態を決定する構成を採用すればよ
い。例えば、前記各々のフリップフロップのセット端子
及びリセット端子の状態を決定するための複数組の情報
が格納された不揮発性記憶手段と、前記レジスタ手段の
制御データをデコードして前記不揮発性記憶手段から出
力する情報を決定するデコード手段とによって、前記一
括初期化回路を構成する。
には、前記一括初期化回路は、前記レジスタ手段の値を
デコードして前記各々のフリップフロップのセット端子
及びリセット端子の状態を決定する構成を採用すればよ
い。例えば、前記各々のフリップフロップのセット端子
及びリセット端子の状態を決定するための複数組の情報
が格納された不揮発性記憶手段と、前記レジスタ手段の
制御データをデコードして前記不揮発性記憶手段から出
力する情報を決定するデコード手段とによって、前記一
括初期化回路を構成する。
【００１２】前記レジスタ手段を不要にするにはリセッ
ト動作に同期してコントロールレジスタの一括初期設定
を行うことができる。すなわち、リセット動作に同期し
て外部から初期化用のデータを取り込む。外部リセット
端子から指示されるリセット動作に同期してオートセッ
ト信号をアサートする論理手段と、この論理手段からオ
ートセット信号がアサートされるのに同期して所定の外
部端子の値に従って前記複数個のコントロールレジスタ
の各フリップフロップのセット端子とリセット端子に初
期設定信号を並列的に供給する一括初期化回路とを設け
てマイクロコンピュータを構成する。
ト動作に同期してコントロールレジスタの一括初期設定
を行うことができる。すなわち、リセット動作に同期し
て外部から初期化用のデータを取り込む。外部リセット
端子から指示されるリセット動作に同期してオートセッ
ト信号をアサートする論理手段と、この論理手段からオ
ートセット信号がアサートされるのに同期して所定の外
部端子の値に従って前記複数個のコントロールレジスタ
の各フリップフロップのセット端子とリセット端子に初
期設定信号を並列的に供給する一括初期化回路とを設け
てマイクロコンピュータを構成する。
【００１３】
【発明の実施の形態】図１には本発明の一例に係るマイ
クロコンピュータのブロック図が示される。マイクロコ
ンピュータ１は、中央処理装置（ＣＰＵ）２、ＲＡＭ
（Random Access Memory）３、ＲＯＭ（Read Only Memo
ry）４、ユーザレジスタ（ＵＲＥＧ）５、シリアル・コ
ミュニケーション・インタフェース（ＳＣＩ）６、タイ
マ（ＴＭＲ）７及び外部バスインタフェース（ＩＦ）８
を有し、それらは内部アドレスバス９及び内部データバ
ス１０に共通接続され、公知の半導体集積回路製造技術
によって単結晶シリコンのような１個の半導体基板に形
成されている。
クロコンピュータのブロック図が示される。マイクロコ
ンピュータ１は、中央処理装置（ＣＰＵ）２、ＲＡＭ
（Random Access Memory）３、ＲＯＭ（Read Only Memo
ry）４、ユーザレジスタ（ＵＲＥＧ）５、シリアル・コ
ミュニケーション・インタフェース（ＳＣＩ）６、タイ
マ（ＴＭＲ）７及び外部バスインタフェース（ＩＦ）８
を有し、それらは内部アドレスバス９及び内部データバ
ス１０に共通接続され、公知の半導体集積回路製造技術
によって単結晶シリコンのような１個の半導体基板に形
成されている。
【００１４】前記ＲＯＭ４は中央処理装置２の動作プロ
グラムや定数データ等を保有する。中央処理装置２は、
前記ＲＯＭ４から命令をフェッチし、フェッチした命令
を解読して内部制御情報を生成する命令制御部と、前記
制御信号に従ってアドレス演算やデータ演算などを行う
演算部等を有する。ＲＡＭ３は中央処理装置２の作業領
域又はデータの一時記憶領域とされる。前記ＳＣＩ６及
びＴＭＲ７はマイクロコンピュータ１の周辺回路の一例
であり、夫々はコントロールレジスタ（ＣＲＥＧ１，Ｃ
ＲＥＧ２）６０，７０を有する。ＳＣＩ６及びＴＭＲ７
の動作態様はコントロールレジスタ６０，７０の初期設
定内容に従って決定される。図１には２本のコントロー
ルレジスタが代表的に示されているが、実際には図示を
省略するその他のコントロールレジスタが内蔵されてい
る。
グラムや定数データ等を保有する。中央処理装置２は、
前記ＲＯＭ４から命令をフェッチし、フェッチした命令
を解読して内部制御情報を生成する命令制御部と、前記
制御信号に従ってアドレス演算やデータ演算などを行う
演算部等を有する。ＲＡＭ３は中央処理装置２の作業領
域又はデータの一時記憶領域とされる。前記ＳＣＩ６及
びＴＭＲ７はマイクロコンピュータ１の周辺回路の一例
であり、夫々はコントロールレジスタ（ＣＲＥＧ１，Ｃ
ＲＥＧ２）６０，７０を有する。ＳＣＩ６及びＴＭＲ７
の動作態様はコントロールレジスタ６０，７０の初期設
定内容に従って決定される。図１には２本のコントロー
ルレジスタが代表的に示されているが、実際には図示を
省略するその他のコントロールレジスタが内蔵されてい
る。
【００１５】図２にはコントロールレジスタ６０，７０
の一例が示されている。図２をも参照しながら、前記コ
ントロールレジスタ６０，７０を初期設定するための構
成について説明する。
の一例が示されている。図２をも参照しながら、前記コ
ントロールレジスタ６０，７０を初期設定するための構
成について説明する。
【００１６】コントロールレジスタ６０，７０は、セッ
ト端子Ｓ、リセット端子Ｒ、データ出力端子Ｑ，データ
入力端子Ｄ，クロック端子Ｃ有する複数個のフリップフ
ロップＦＦによって構成される。フリップフロップＦＦ
は例えばエッジトリガ型のセット・リセット機能付きの
Ｄ型フリップフロップによって構成される。すなわち、
クロック端子Ｃに供給されるクロック信号の立ち上がり
変化に同期してセット端子Ｓがハイレベルにされるとセ
ット状態にされ、セット状態において出力端子Ｑはハイ
レベルを出力する。また、クロック端子Ｃに供給される
クロック信号の立ち上がり変化に同期してリセット端子
Ｒがハイレベルにされるとリセット状態にされ、リセッ
ト状態において出力端子Ｑはローレベルを出力する。ま
た、クロック端子Ｃに供給されるクロック信号の立ち上
がり変化に同期してデータ入力端子Ｄのデータをラッチ
する。
ト端子Ｓ、リセット端子Ｒ、データ出力端子Ｑ，データ
入力端子Ｄ，クロック端子Ｃ有する複数個のフリップフ
ロップＦＦによって構成される。フリップフロップＦＦ
は例えばエッジトリガ型のセット・リセット機能付きの
Ｄ型フリップフロップによって構成される。すなわち、
クロック端子Ｃに供給されるクロック信号の立ち上がり
変化に同期してセット端子Ｓがハイレベルにされるとセ
ット状態にされ、セット状態において出力端子Ｑはハイ
レベルを出力する。また、クロック端子Ｃに供給される
クロック信号の立ち上がり変化に同期してリセット端子
Ｒがハイレベルにされるとリセット状態にされ、リセッ
ト状態において出力端子Ｑはローレベルを出力する。ま
た、クロック端子Ｃに供給されるクロック信号の立ち上
がり変化に同期してデータ入力端子Ｄのデータをラッチ
する。
【００１７】コントロールレジスタ６０を構成するフリ
ップフロップＦＦの出力端子ＱはＳＣＩ６の図示を省略
する制御ロジックに結合され、コントロールレジスタ７
０を構成するフリップフロップＦＦの出力端子ＱはＴＭ
Ｒ７の図示を省略する制御ロジックに結合される。
ップフロップＦＦの出力端子ＱはＳＣＩ６の図示を省略
する制御ロジックに結合され、コントロールレジスタ７
０を構成するフリップフロップＦＦの出力端子ＱはＴＭ
Ｒ７の図示を省略する制御ロジックに結合される。
【００１８】コントロールレジスタ６０，７０のデータ
入力端子Ｄは入力制御ゲート回路６１，７１の出力端子
に結合され、入力制御ゲート回路６１，７１の入力端子
は前記内部データバス１０に結合される。入力制御ゲー
ト回路６１，７１は、レジスタ選択信号ＲＳＥＬ１，Ｒ
ＳＥＬ２がアサートされることによって内部データバス
１０の値を出力する。レジスタ選択信号ＲＳＥＬ１，Ｒ
ＳＥＬ２がネゲートされているとき、入力制御ゲート回
路６１，７１の出力端子は高出力インピーダンス状態に
制御される。前記コントロールレジスタ６０，７１には
中央処理装置によってアクセスされるアドレスが割り当
てられている。レジスタ選択信号ＲＳＥＬ１，ＲＳＥＬ
２は、図示しないレジスタ選択回路が出力する。レジス
タ選択回路は、内部アドレスバス９のアドレス信号をデ
コードし、コントロールレジスタ６０，７０に割り当て
られているアドレス信号が供給されたとき対応されるレ
ジスタ選択信号ＲＳＥＬ１，ＲＳＥＬ２をアサートす
る。
入力端子Ｄは入力制御ゲート回路６１，７１の出力端子
に結合され、入力制御ゲート回路６１，７１の入力端子
は前記内部データバス１０に結合される。入力制御ゲー
ト回路６１，７１は、レジスタ選択信号ＲＳＥＬ１，Ｒ
ＳＥＬ２がアサートされることによって内部データバス
１０の値を出力する。レジスタ選択信号ＲＳＥＬ１，Ｒ
ＳＥＬ２がネゲートされているとき、入力制御ゲート回
路６１，７１の出力端子は高出力インピーダンス状態に
制御される。前記コントロールレジスタ６０，７１には
中央処理装置によってアクセスされるアドレスが割り当
てられている。レジスタ選択信号ＲＳＥＬ１，ＲＳＥＬ
２は、図示しないレジスタ選択回路が出力する。レジス
タ選択回路は、内部アドレスバス９のアドレス信号をデ
コードし、コントロールレジスタ６０，７０に割り当て
られているアドレス信号が供給されたとき対応されるレ
ジスタ選択信号ＲＳＥＬ１，ＲＳＥＬ２をアサートす
る。
【００１９】前記ユーザレジスタ５は、特に制限されな
いが、前記コントロールレジスタ６０，７０を一括初期
設定するための制御データが中央処理装置２によって設
定されるレジスタ手段である。中央処理装置２が前記ユ
ーザレジスタ５をライトアクセスして前記制御データを
セットするとき、論理回路２０はオートセット信号ＡＵ
ＴＳをアサートする。論理回路２０はユーザレジスタ５
に対するライトアクセスを検出することによって、所定
のタイミングでオートセット信号ＡＵＴＳをアサートす
る。この例では、オートセット信号ＡＵＴＳのアサート
はローレベルからハイレベルへの変化とされる。オート
セット信号ＡＵＴＳのアサートタイミングは、ユーザレ
ジスタ５に対する制御データ書き込み完了後とされる。
いが、前記コントロールレジスタ６０，７０を一括初期
設定するための制御データが中央処理装置２によって設
定されるレジスタ手段である。中央処理装置２が前記ユ
ーザレジスタ５をライトアクセスして前記制御データを
セットするとき、論理回路２０はオートセット信号ＡＵ
ＴＳをアサートする。論理回路２０はユーザレジスタ５
に対するライトアクセスを検出することによって、所定
のタイミングでオートセット信号ＡＵＴＳをアサートす
る。この例では、オートセット信号ＡＵＴＳのアサート
はローレベルからハイレベルへの変化とされる。オート
セット信号ＡＵＴＳのアサートタイミングは、ユーザレ
ジスタ５に対する制御データ書き込み完了後とされる。
【００２０】この例では、コントロールレジスタ６０，
７０の一括制御には制御データの内の１ビットＡＳＤＴ
ｉを用いる。この制御データＡＳＤＴｉと前記オートセ
ット信号ＡＯＵＳはアンドゲート１１に供給される。ア
ンドゲート１１の出力は配線経路１３を介して各々のフ
リップフロップＦＦのセット端子Ｓ又はリセット端子Ｒ
に結合される。この構成から明らかなように、有意の制
御データＡＳＤＴｉはハイレベルのデータである。ま
た、前記オートセット信号ＡＵＴＳとライト信号ＲＷＲ
はオアゲート１２を介して前記コントロールレジスタ６
０，７０各フリップフロップＦＦのクロック端子に共通
に与えられる。
７０の一括制御には制御データの内の１ビットＡＳＤＴ
ｉを用いる。この制御データＡＳＤＴｉと前記オートセ
ット信号ＡＯＵＳはアンドゲート１１に供給される。ア
ンドゲート１１の出力は配線経路１３を介して各々のフ
リップフロップＦＦのセット端子Ｓ又はリセット端子Ｒ
に結合される。この構成から明らかなように、有意の制
御データＡＳＤＴｉはハイレベルのデータである。ま
た、前記オートセット信号ＡＵＴＳとライト信号ＲＷＲ
はオアゲート１２を介して前記コントロールレジスタ６
０，７０各フリップフロップＦＦのクロック端子に共通
に与えられる。
【００２１】図２の構成から明らかなように、コントロ
ールレジスタ６０，７０を夫々構成する一連のフリップ
フロップＦＦに初期設定すべき論理値に応じて制御デー
タＡＳＤＲｉをセット端子Ｓに供給するのかリセット端
子Ｒに供給するのかが、予じめ配線経路１３によって固
定的に決定されている。中央処理装置２がユーザレジス
タ５に制御データをライトすると、制御データＡＳＤＴ
ｉがハイレベルにされ、且つオートセット信号ＡＵＴＳ
が立ち上がり変化される。これにより、配線経路１３に
ハイレベルの制御データＡＳＤＴｉが供給され、全ての
フリップフロップＦＦのクロック端子Ｃに立ち上がりク
ロック変化が与えられるので、各々のフリップフロップ
ＦＦのセット端子Ｓ及びリセと端子Ｒと配線経路１３と
の接続状態に応じて全てのコントロールレジスタ６０，
７０は一括して初期設定される。
ールレジスタ６０，７０を夫々構成する一連のフリップ
フロップＦＦに初期設定すべき論理値に応じて制御デー
タＡＳＤＲｉをセット端子Ｓに供給するのかリセット端
子Ｒに供給するのかが、予じめ配線経路１３によって固
定的に決定されている。中央処理装置２がユーザレジス
タ５に制御データをライトすると、制御データＡＳＤＴ
ｉがハイレベルにされ、且つオートセット信号ＡＵＴＳ
が立ち上がり変化される。これにより、配線経路１３に
ハイレベルの制御データＡＳＤＴｉが供給され、全ての
フリップフロップＦＦのクロック端子Ｃに立ち上がりク
ロック変化が与えられるので、各々のフリップフロップ
ＦＦのセット端子Ｓ及びリセと端子Ｒと配線経路１３と
の接続状態に応じて全てのコントロールレジスタ６０，
７０は一括して初期設定される。
【００２２】コントロールレジスタ６０，７０に対する
一括初期設定の内容は可変にできないが、必要に応じて
中央処理装置２はコントロールレジスタ６０，７０を個
別にアクセスして任意に初期設定を行うこともできる。
このときは、フリップフロップＦＦのクロック端子Ｃに
はオアゲート１２を介して書き込み信号ＲＷＲのパルス
が与えられ、入力制御ゲート回路６１，７１を介して内
部データバス１０から書き込みデータが与えられる。コ
ントロールレジスタ６０，７０に一括初期化される内容
は、ＳＣＩ６，ＴＭＲ７において最も代表的若しくは利
用頻度の多い一つの初期状態とされることになる。
一括初期設定の内容は可変にできないが、必要に応じて
中央処理装置２はコントロールレジスタ６０，７０を個
別にアクセスして任意に初期設定を行うこともできる。
このときは、フリップフロップＦＦのクロック端子Ｃに
はオアゲート１２を介して書き込み信号ＲＷＲのパルス
が与えられ、入力制御ゲート回路６１，７１を介して内
部データバス１０から書き込みデータが与えられる。コ
ントロールレジスタ６０，７０に一括初期化される内容
は、ＳＣＩ６，ＴＭＲ７において最も代表的若しくは利
用頻度の多い一つの初期状態とされることになる。
【００２３】図１に示されるマクロコンピュータ１によ
れば、前記ユーザレジスタ５に対する中央処理装置２の
アクセスに同期して、複数個のコントロールレジスタ６
０，７０の各フリップフロップＦＦのセット状態又はリ
セット状態を一括して決定することができるから、中央
処理装置２は個々のコントロールレジスタ６０，７０を
１個１個アクセスしなくてもそれらを一括して代表的な
初期状態の設定することができる。これにより、内蔵周
辺回路６，７の多数のコントロールレジスタ６０，７０
に対する初期設定を能率的に行うことができ、また、コ
ントロールレジスタ６０，７０の初期設定に要する命令
実行数を少なくでき、中央処理装置２のプログラムの容
量を小さくすることも可能になる。したがってプログラ
ムＲＯＭ４の記憶容量も小さくすることができる。特
に、１ビットの制御データＡＳＤＴｉを前記各々のフリ
ップフロップＦＦのセット端子Ｓ又はリセット端子Ｒに
供給する配線経路１３を用いるから、コントロールレジ
スタの一括初期化のための回路構成を極めて簡素化でき
る。但し、コントロールレジスタ６０，７０に対する一
括初期設定の内容を可変にできないが、組み込み機器制
御用途のような限定的な制御用途では支障はなく、ま
た、コントロールレジスタ６０，７０は中央処理装置２
により個々にアクセス可能にされているので、どのよう
な用途にも対応可能であることは保証されている。
れば、前記ユーザレジスタ５に対する中央処理装置２の
アクセスに同期して、複数個のコントロールレジスタ６
０，７０の各フリップフロップＦＦのセット状態又はリ
セット状態を一括して決定することができるから、中央
処理装置２は個々のコントロールレジスタ６０，７０を
１個１個アクセスしなくてもそれらを一括して代表的な
初期状態の設定することができる。これにより、内蔵周
辺回路６，７の多数のコントロールレジスタ６０，７０
に対する初期設定を能率的に行うことができ、また、コ
ントロールレジスタ６０，７０の初期設定に要する命令
実行数を少なくでき、中央処理装置２のプログラムの容
量を小さくすることも可能になる。したがってプログラ
ムＲＯＭ４の記憶容量も小さくすることができる。特
に、１ビットの制御データＡＳＤＴｉを前記各々のフリ
ップフロップＦＦのセット端子Ｓ又はリセット端子Ｒに
供給する配線経路１３を用いるから、コントロールレジ
スタの一括初期化のための回路構成を極めて簡素化でき
る。但し、コントロールレジスタ６０，７０に対する一
括初期設定の内容を可変にできないが、組み込み機器制
御用途のような限定的な制御用途では支障はなく、ま
た、コントロールレジスタ６０，７０は中央処理装置２
により個々にアクセス可能にされているので、どのよう
な用途にも対応可能であることは保証されている。
【００２４】図３にはマイクロコンピュータの別の例が
示される。図１との相違点はコントロールレジスタ６
０，７０に対する一括初期化のための回路構成である。
即ち、一括初期設定内容を可変できるようにする一括初
期化回路１４を設けたものである。一括初期化回路１４
にはユーザレジスタ５にセットされた複数ビットの制御
データＡＳＤＴ０〜ＡＳＤＴｎと、前記オートセット信
号ＡＵＴＳが供給され、各々のフリップフロップのセッ
ト端子Ｓとリセット端子Ｒにはセット信号とリセット信
号を個別に供給する。図３において図１と同一機能を有
する回路ブロック及び信号には同じ参照符号を付してそ
の詳細な説明を省略する。
示される。図１との相違点はコントロールレジスタ６
０，７０に対する一括初期化のための回路構成である。
即ち、一括初期設定内容を可変できるようにする一括初
期化回路１４を設けたものである。一括初期化回路１４
にはユーザレジスタ５にセットされた複数ビットの制御
データＡＳＤＴ０〜ＡＳＤＴｎと、前記オートセット信
号ＡＵＴＳが供給され、各々のフリップフロップのセッ
ト端子Ｓとリセット端子Ｒにはセット信号とリセット信
号を個別に供給する。図３において図１と同一機能を有
する回路ブロック及び信号には同じ参照符号を付してそ
の詳細な説明を省略する。
【００２５】図４には前記一括初期化回路１４の詳細な
一例が示される。前記一括初期化回路１４は、不揮発性
記憶回路１４０、１４１とデコーダ１４２によって構成
される。不揮発性記憶回路１４０は、コントロールレジ
スタ６０の各々のフリップフロップＦＦのセット端子Ｓ
及びリセット端子Ｒの状態を決定するための複数組の情
報を保有し、不揮発性記憶回路１４１は、コントロール
レジスタ７０の各々のフリップフロップＦＦのセット端
子Ｓ及びリセット端子Ｒの状態を決定するための複数組
の情報を保有する。不揮発性記憶回路１４０，１４１
は、例えば、ワード線ＷＬとビット線ＢＬの交差位置に
マスクＲＯＭ用のメモリセル（例えばソースが接地され
たｎチャンネル型トランジスタのドレインがビット線に
接続されているか否かに応じて情報を記憶するメモリセ
ル）ＭＣが配置された所謂縦型のＲＯＭ回路によって構
成される。図４において黒丸で示されたメモリセルはド
レインがビット線に結合されている。各々のフリップフ
ロップＦＦのセット端子Ｓとリセット端子Ｒ毎に１本の
ビット線ＢＬが割り当てられている。センスアンプ回路
１４０Ｓ，１４１Ｓは各々のビット線ＢＬに対応して設
けられた図示を省略する電流センス型のセンスアンを有
する。前記電流センス型センスアンプの出力端子が対応
するフリップフロップＦＦのセット端子Ｓ、リセット端
子Ｒに結合されている。
一例が示される。前記一括初期化回路１４は、不揮発性
記憶回路１４０、１４１とデコーダ１４２によって構成
される。不揮発性記憶回路１４０は、コントロールレジ
スタ６０の各々のフリップフロップＦＦのセット端子Ｓ
及びリセット端子Ｒの状態を決定するための複数組の情
報を保有し、不揮発性記憶回路１４１は、コントロール
レジスタ７０の各々のフリップフロップＦＦのセット端
子Ｓ及びリセット端子Ｒの状態を決定するための複数組
の情報を保有する。不揮発性記憶回路１４０，１４１
は、例えば、ワード線ＷＬとビット線ＢＬの交差位置に
マスクＲＯＭ用のメモリセル（例えばソースが接地され
たｎチャンネル型トランジスタのドレインがビット線に
接続されているか否かに応じて情報を記憶するメモリセ
ル）ＭＣが配置された所謂縦型のＲＯＭ回路によって構
成される。図４において黒丸で示されたメモリセルはド
レインがビット線に結合されている。各々のフリップフ
ロップＦＦのセット端子Ｓとリセット端子Ｒ毎に１本の
ビット線ＢＬが割り当てられている。センスアンプ回路
１４０Ｓ，１４１Ｓは各々のビット線ＢＬに対応して設
けられた図示を省略する電流センス型のセンスアンを有
する。前記電流センス型センスアンプの出力端子が対応
するフリップフロップＦＦのセット端子Ｓ、リセット端
子Ｒに結合されている。
【００２６】前記センスアンプ回路１４０Ｓ，１４１Ｓ
は前記オートセット信号ＡＵＴＳのアサート状態（ハイ
レベル状態）で活性化され、各センスアンプはメモリセ
ルのデータに応じてハイレベル又はローレベルを出力す
る。センスアンプ回路１４０Ｓ，１４１Ｓの非活性状態
では各センスアンプはローレベル出力状態に固定され
る。
は前記オートセット信号ＡＵＴＳのアサート状態（ハイ
レベル状態）で活性化され、各センスアンプはメモリセ
ルのデータに応じてハイレベル又はローレベルを出力す
る。センスアンプ回路１４０Ｓ，１４１Ｓの非活性状態
では各センスアンプはローレベル出力状態に固定され
る。
【００２７】デコーダ１４２は、前記ユーザレジスタ５
の制御データＡＳＤＴ０〜ＡＳＤＴｎをデコードして、
不揮発性記憶回路１４０，１４１の前記ワード線ＷＬの
選択信号を形成する。
の制御データＡＳＤＴ０〜ＡＳＤＴｎをデコードして、
不揮発性記憶回路１４０，１４１の前記ワード線ＷＬの
選択信号を形成する。
【００２８】図４の構成から明らかなように、図３のマ
イクロコンピュータ１Ａによれば、ユーザレジスタ５に
設定する制御データＡＳＤＴ０〜ＡＳＤＴｎに応じて、
コントロールレジスタ６０，７０に対する一括初期化状
態を可変にすることができる。
イクロコンピュータ１Ａによれば、ユーザレジスタ５に
設定する制御データＡＳＤＴ０〜ＡＳＤＴｎに応じて、
コントロールレジスタ６０，７０に対する一括初期化状
態を可変にすることができる。
【００２９】図５にはリセット動作に同期して制御デー
タ外部から取り込んでコントロールレジスタの一括初期
化を行うマイクロコンピュータ１Ｂの例が示される。
タ外部から取り込んでコントロールレジスタの一括初期
化を行うマイクロコンピュータ１Ｂの例が示される。
【００３０】図１との相違点は制御データＡＳＤＴｉを
外部端子１７から取り込み、一括初期化動作をマイクロ
コンピュータ１Ｂのリセット動作に同期して行う点であ
る。即ち、論理回路２０Ｂは、リセット端子１６に供給
されるリセット信号ＲＥＳＥＴにより、マイクロコンピ
ュータ１Ｂにリセット動作が指示されたとき、一定のタ
イミングで前記オートセット信号ＡＵＴＳをアサートす
る。このとき、外部端子１７にハイレベルの信号が与え
られることにより、図１の場合と同様に、配線経路１３
（図２参照）の接続態様に従ってコントロールレジスタ
６０，７０を一括初期化することができる。その他の構
成は図１と同様であるから、それと同一機能を有する回
路ブロック及び信号には同一の参照符号を付してその詳
細な説明を省略する。
外部端子１７から取り込み、一括初期化動作をマイクロ
コンピュータ１Ｂのリセット動作に同期して行う点であ
る。即ち、論理回路２０Ｂは、リセット端子１６に供給
されるリセット信号ＲＥＳＥＴにより、マイクロコンピ
ュータ１Ｂにリセット動作が指示されたとき、一定のタ
イミングで前記オートセット信号ＡＵＴＳをアサートす
る。このとき、外部端子１７にハイレベルの信号が与え
られることにより、図１の場合と同様に、配線経路１３
（図２参照）の接続態様に従ってコントロールレジスタ
６０，７０を一括初期化することができる。その他の構
成は図１と同様であるから、それと同一機能を有する回
路ブロック及び信号には同一の参照符号を付してその詳
細な説明を省略する。
【００３１】図５のマイクロコンピュータ１Ｂによれ
ば、図１と同様にコントロールレジスタ６０，７０に一
括初期化を能率的に行うことができ簡素化できる。
ば、図１と同様にコントロールレジスタ６０，７０に一
括初期化を能率的に行うことができ簡素化できる。
【００３２】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００３３】マイクロコンピュータに内蔵される周辺回
路の種類や数、個々の周辺回路に内蔵されるコントロー
ルレジスタの数などは上記の例に限定されず適宜変更可
能である。ユーザレジスタ５に対するライトアクセスを
検出した後所定のタイミングでオートセット信号をアサ
ートする論理回路２０は、中央処理装置の内部に配置さ
れることに限定されず、マイクロコンピュータのどこに
配置してもよい。また、不揮発性記憶回路は電気的に書
き換え可能な不揮発性メモリセルを用いて構成してもよ
い。また、本発明のマイクロコンピュータは機器組み込
み制御用途に限定されず汎用データ処理用のマイクロコ
ンピュータにも適用することができる。
路の種類や数、個々の周辺回路に内蔵されるコントロー
ルレジスタの数などは上記の例に限定されず適宜変更可
能である。ユーザレジスタ５に対するライトアクセスを
検出した後所定のタイミングでオートセット信号をアサ
ートする論理回路２０は、中央処理装置の内部に配置さ
れることに限定されず、マイクロコンピュータのどこに
配置してもよい。また、不揮発性記憶回路は電気的に書
き換え可能な不揮発性メモリセルを用いて構成してもよ
い。また、本発明のマイクロコンピュータは機器組み込
み制御用途に限定されず汎用データ処理用のマイクロコ
ンピュータにも適用することができる。
【００３４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３５】すなわち、内蔵周辺回路の多数のコントロ
ールレジスタに対する初期設定を能率的に行うことがで
き、また、コントロールレジスタの初期設定に要する命
令実行数を少なくでき、中央処理装置のプログラムの容
量を小さくすることに寄与できる。
ールレジスタに対する初期設定を能率的に行うことがで
き、また、コントロールレジスタの初期設定に要する命
令実行数を少なくでき、中央処理装置のプログラムの容
量を小さくすることに寄与できる。
【００３６】前記コントロールレジスタの一括初期化に
１ビットの制御データを配線経路を用いて多数のフリッ
プフロップのセット端子とリセット端子に振り分ける構
成の初期化回路を採用することにより、その初期化回路
の構成を極めて簡単にすることができる。
１ビットの制御データを配線経路を用いて多数のフリッ
プフロップのセット端子とリセット端子に振り分ける構
成の初期化回路を採用することにより、その初期化回路
の構成を極めて簡単にすることができる。
【００３７】制御データをデコードし、これによって不
揮発性記憶回路から並列的に読出された情報で各々のフ
リップフロップのセット端子及びリセット端子の状態を
決定する構成を採用すれば、一括初期設定の内容を可変
できるようになる。
揮発性記憶回路から並列的に読出された情報で各々のフ
リップフロップのセット端子及びリセット端子の状態を
決定する構成を採用すれば、一括初期設定の内容を可変
できるようになる。
【００３８】リセット動作に同期して制御データ外部か
ら取り込んでコントロールレジスタの一括初期化を行う
ようにすることにより、一括初期化のための制御データ
を格納するレジスタ手段を不要にできる。
ら取り込んでコントロールレジスタの一括初期化を行う
ようにすることにより、一括初期化のための制御データ
を格納するレジスタ手段を不要にできる。
【図１】本発明の一例に係るマイクロコンピュータのブ
ロック図である。
ロック図である。
【図２】コントロールレジスタの一例を示すブロック図
である。
である。
【図３】コントロールレジスタの一括初期化を不揮発性
記憶回路を用いて行うマイクロコンピュータのブロック
図である。
記憶回路を用いて行うマイクロコンピュータのブロック
図である。
【図４】図４のマイクロコンピュータに採用される一括
初期化回路の一例ブロック図である。
初期化回路の一例ブロック図である。
【図５】リセット動作に同期して制御データ外部から取
り込んでコントロールレジスタの一括初期化を行うマイ
クロコンピュータのブロック図である。
り込んでコントロールレジスタの一括初期化を行うマイ
クロコンピュータのブロック図である。
【符号の説明】 １，１Ａ，１Ｂ マイクロコンピュータ ２ 中央処理装置 ４ ＲＯＭ ５ ユーザレジスタ ６ シリアル・コミュニケーション・インタフェース ７ タイマ ２０，２０Ｂ 論理化回路 ６０ コントロールレジスタ ７０ コントロールレジスタ ＦＦ フリップフロップ Ｓ セット端子 Ｒ リセット端子 Ｑ データ出力端子 Ｄ データ入力端子 Ｃ クロック端子 １３ 配線経路 ＡＵＴＳ オートセット信号 ＡＳＤＴｉ，ＡＳＤＴ０〜ＡＳＤＴｎ １４ 一括初期化回路 １４０，１４１ 不揮発性記憶回路 １４２ デコーダ １６ リセット端子 １７ 初期化制御データの外部入力端子
Claims (6)
- 【請求項１】 内部バスに共通接続された中央処理装置
と複数個の周辺回路とを１個の半導体基板に含んで成る
マイクロコンピュータであって、前記周辺回路はその動
作を決定するための情報が初期設定されるコントロール
レジスタを含み、コントロールレジスタはセット端子と
リセット端子を有する複数個のフリップフロップを含
み、前記中央処理装置によってアクセスされ、前記コン
トロールレジスタを初期設定するための制御データが設
定されるレジスタ手段を設け、中央処理装置による前記
レジスタ手段に対するライトアクセスに呼応してオート
セット信号をアサートする論理手段と、前記オートセッ
ト信号のアサートに同期して前記レジスタ手段の制御デ
ータに従って前記複数個のコントロールレジスタの各フ
リップフロップのセット端子とリセット端子に初期設定
信号を並列的に供給する一括初期化回路とを設けて成る
ものであることを特徴とするマイクロコンピュータ。 - 【請求項２】 前記一括初期化回路は、前記レジスタ手
段の所定の１ビットを前記各々のフリップフロップのセ
ット端子又はリセット端子に割り振る配線経路を有して
成るものであることを特徴とする請求項１記載のマイク
ロコンピュータ。 - 【請求項３】 前記一括初期化回路は、前記レジスタ手
段に設定された制御データをデコードして前記各々のフ
リップフロップのセット端子及びリセット端子の状態を
決定するものであることを特徴とする請求項１記載のマ
イクロコンピュータ。 - 【請求項４】 前記一括初期化回路は、前記各々のフリ
ップフロップのセット端子及びリセット端子の状態を決
定するための複数組の情報が格納された不揮発性記憶手
段と、前記レジスタ手段に設定された制御データをデコ
ードして前記不揮発性記憶手段から出力する情報を決定
するデコード手段とを有して成るものであることを特徴
とする請求項３記載のマイクロコンピュータ。 - 【請求項５】 内部バスに共通接続された中央処理装置
と複数個の周辺回路とを１個の半導体基板に含んで成る
マイクロコンピュータであって、前記周辺回路はその動
作を決定するための情報が初期設定されるコントロール
レジスタを含み、コントロールレジスタはセット端子と
リセット端子を有する複数個のフリップフロップを含
み、外部リセット端子から指示されるリセット動作に同
期してオートセット信号をアサートする論理手段と、こ
の論理手段からオートセット信号がアサートされるのに
同期して前記所定の外部端子から供給される値に従って
前記コントロールレジスタの各フリップフロップのセッ
ト端子とリセット端子に初期設定信号を並列的に供給す
る一括初期化回路とを設けて成るものであることを特徴
とするマイクロコンピュータ。 - 【請求項６】 前記一括初期化回路は、前記所定の外部
端子から供給される１ビットを前記各々のフリップフロ
ップのセット端子又はリセット端子に供給する配線経路
を有して成るものであることを特徴とする請求項５記載
のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9082744A JPH10283078A (ja) | 1997-04-01 | 1997-04-01 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9082744A JPH10283078A (ja) | 1997-04-01 | 1997-04-01 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10283078A true JPH10283078A (ja) | 1998-10-23 |
Family
ID=13782942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9082744A Withdrawn JPH10283078A (ja) | 1997-04-01 | 1997-04-01 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10283078A (ja) |
-
1997
- 1997-04-01 JP JP9082744A patent/JPH10283078A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8185728B2 (en) | System boot using NAND flash memory and method thereof | |
| US6836434B2 (en) | Mode selection in a flash memory device | |
| US7317658B2 (en) | Semiconductor integrated circuit and IC card | |
| US6643725B1 (en) | Memory card having a buffer memory for storing testing instruction | |
| US6903971B2 (en) | Non-volatile semiconductor memory device | |
| JP3840349B2 (ja) | フラッシュメモリ装置及びそのデータ読出し方法 | |
| US7386657B2 (en) | Random access interface in a serial memory device | |
| US20070150768A1 (en) | Semiconductor data processing device and data processing system | |
| JP2000235796A (ja) | 半導体装置 | |
| US20110122675A1 (en) | Programmable Resistance Memory | |
| US7953941B2 (en) | Data processor with memory controller having burst access operation | |
| JPH0728549A (ja) | マイクロコンピュータ | |
| US7206930B2 (en) | Method and apparatus for reducing strapping devices | |
| US6549975B2 (en) | Tri-stating output buffer during initialization of synchronous memory | |
| US6055606A (en) | Writeback cache cell with a dual ported dirty bit cell and method for operating such a cache cell | |
| JP4873526B2 (ja) | 半導体集積回路及びマイクロコンピュータ | |
| JPH10283078A (ja) | マイクロコンピュータ | |
| US5559981A (en) | Pseudo static mask option register and method therefor | |
| JP2000173283A (ja) | 半導体記憶装置及びデータ処理装置 | |
| JPH11328089A (ja) | Ｐｃｉバスインタフェース用デバイスにおけるｉｄ情報書き込み回路 | |
| US6628539B2 (en) | Multi-entry register cell | |
| JPH11185485A (ja) | 半導体記憶装置及びデータ処理装置 | |
| US20050038987A1 (en) | System and method having strapping with override functions | |
| JP2010134682A (ja) | プログラム、マイクロコンピュータおよび半導体装置 | |
| JPH0283676A (ja) | データ処理用半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040601 |