JPH1027847A - Integrated semiconductor device - Google Patents
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- JPH1027847A JPH1027847A JP17882996A JP17882996A JPH1027847A JP H1027847 A JPH1027847 A JP H1027847A JP 17882996 A JP17882996 A JP 17882996A JP 17882996 A JP17882996 A JP 17882996A JP H1027847 A JPH1027847 A JP H1027847A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、活性な素子領域
が二つ以上存在し、その活性な領域の間を電気的に接続
する手段の一部又は全部に不純物を含有させた多結晶シ
リコンを用いた集積化半導体素子に関するものである。BACKGROUND OF THE INVENTION The present invention relates to polycrystalline silicon in which two or more active element regions exist and in which some or all of means for electrically connecting the active regions contain impurities. The present invention relates to an integrated semiconductor device used.
【０００２】[0002]
【従来の技術】図９は、従来の集積化半導体素子を示す
図であり、図において、１は半導体基板、２は素子分
離、３はＭＯＳ型トランジスタのソース／ドレイン領
域、４はゲート電極、７はサイドウォール、１３は不純
物を含有させた多結晶シリコンを用いた配線、１４は層
間絶縁膜である。また図１０は、図９の集積化半導体素
子のソース／ドレイン領域３と多結晶シリコン１３との
接続部を拡大した図である。図において、破線１１は多
結晶シリコン１３の不純物の半導体基板１内への拡散範
囲を示すものである。2. Description of the Related Art FIG. 9 is a view showing a conventional integrated semiconductor device, in which 1 is a semiconductor substrate, 2 is an element isolation, 3 is a source / drain region of a MOS transistor, 4 is a gate electrode, 7 is a side wall, 13 is a wiring using polycrystalline silicon containing impurities, and 14 is an interlayer insulating film. FIG. 10 is an enlarged view of a connection portion between the source / drain region 3 and the polycrystalline silicon 13 of the integrated semiconductor device of FIG. In the figure, a broken line 11 indicates a diffusion range of impurities of the polycrystalline silicon 13 into the semiconductor substrate 1.
【０００３】集積化半導体素子においては、通常、配線
材料としてアルミニウムあるいはアルミニウムを含む合
金が用いられるが、配線を形成したあとの工程では最高
４５０℃の温度制限が生じ、熱を加える必要のある処理
の工程や金属による汚染が問題となる工程を配線工程後
に行うことができない。そのために、金属の配線を形成
するまでに配線を形成する必要が生じた場合には、導電
性を持つ不純物を含有させた多結晶シリコン１３を用い
る。この不純物には一般的にはリンあるいはホウ素等が
用いられる。また、このような配線は金属配線に比べる
と抵抗が高いため、抵抗を下げるために不純物が過飽和
に近い濃度まで多結晶シリコン中に含有されており、例
えばＴｉＳｉ２やＷＳｉ２等の金属シリサイドと多層構
造にしてさらに抵抗を下げる方法が用いられることもあ
る。In an integrated semiconductor device, aluminum or an alloy containing aluminum is usually used as a wiring material. However, in a process after forming the wiring, a temperature limit of 450 ° C. is generated at a maximum, and a process requiring heat application is required. Cannot be performed after the wiring step. Therefore, if it is necessary to form a wiring before forming a metal wiring, the polycrystalline silicon 13 containing impurities having conductivity is used. Generally, phosphorus or boron is used as this impurity. In addition, since such wiring has higher resistance than metal wiring, impurities are included in polycrystalline silicon to a concentration close to supersaturation in order to reduce resistance. For example, a metal silicide such as TiSi2 or WSi2 and a multilayer structure are used. Then, a method of further lowering the resistance may be used.
【０００４】[0004]
【発明が解決しようとする課題】従来の集積化半導体素
子は以上のように構成されているので、図１０に示すよ
うに、多結晶シリコン配線形成後の熱処理工程によっ
て、多結晶シリコン１３からシリコン基板１へ不純物が
染み出す現象が生じていた。これは半導体基板１上に形
成されたＭＯＳトランジスタのソースドレインを形成し
ている接合の位置に対して、例えば破線１１の位置まで
不純物が拡散するような結果を生じるため、ＭＯＳトラ
ンジスタの特性、例えばサブスレッショルド電圧（Ｖｔ
ｈ）やソースドレイン耐圧（ＢＶｄｓ）を変動させるこ
とが従来から懸念されていた。さらに半導体素子の微細
化が進むに連れてゲート電極４と多結晶シリコン１３の
接続位置がますます短くなってきており、トランジスタ
特性に与える影響がさらに大きくなるという問題点も有
していた。Since the conventional integrated semiconductor device is constructed as described above, as shown in FIG. A phenomenon in which impurities permeated the substrate 1 occurred. This results in the impurity being diffused to the position of the junction forming the source / drain of the MOS transistor formed on the semiconductor substrate 1, for example, to the position indicated by the broken line 11, so that the characteristics of the MOS transistor, for example, Sub-threshold voltage (Vt
h) and source-drain breakdown voltage (BVds) have been conventionally concerned. Further, as the miniaturization of the semiconductor element progresses, the connection position between the gate electrode 4 and the polycrystalline silicon 13 is becoming shorter and shorter, which has a problem that the influence on the transistor characteristics is further increased.
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、多結晶シリコンから半導体基板
への不純物の拡散を抑えることにより、ＭＯＳトランジ
スタ特性への影響を防止し、高性能な集積化半導体素子
を得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and suppresses the diffusion of impurities from polycrystalline silicon to a semiconductor substrate, thereby preventing the effect on MOS transistor characteristics and preventing high performance. It is an object to obtain a highly integrated semiconductor element.
【０００６】[0006]
【課題を解決するための手段】この発明に係る集積化半
導体装置は、半導体基板上に形成された電気的活性領域
に対して、不純物を含有した多結晶シリコンを用いて電
気的接続を行う集積化半導体素子において、前記多結晶
シリコンと前記半導体基板との間に前記不純物が前記半
導体基板への拡散を防止する不純物拡散防止層を形成し
たものである。SUMMARY OF THE INVENTION An integrated semiconductor device according to the present invention is an integrated semiconductor device for electrically connecting to an electrically active region formed on a semiconductor substrate by using polycrystalline silicon containing impurities. In the semiconductor device, an impurity diffusion preventing layer for preventing the impurity from diffusing into the semiconductor substrate is formed between the polycrystalline silicon and the semiconductor substrate.
【０００７】また、多結晶シリコン上に金属シリサイド
化合物を形成したものである。Further, a metal silicide compound is formed on polycrystalline silicon.
【０００８】また、半導体基板上に形成された電気的活
性領域に対して電気的に接続された第一の多結晶シリコ
ンと、この第一の多結晶シリコン上に形成された第二の
多結晶シリコンとを備え、前記第一の多結晶シリコンと
前記第二の多結晶シリコンとの不純物の種類及び濃度の
いずれか一方または両方が異なるものである。A first polycrystalline silicon electrically connected to an electrically active region formed on a semiconductor substrate, and a second polycrystalline silicon formed on the first polycrystalline silicon Silicon, and one or both of the type and concentration of impurities of the first polycrystalline silicon and the second polycrystalline silicon are different.
【０００９】また、第一の多結晶シリコンの不純物の濃
度は、第二の多結晶シリコンの不純物の濃度よりも薄い
ものである。Further, the impurity concentration of the first polycrystalline silicon is lower than the impurity concentration of the second polycrystalline silicon.
【００１０】また、第一の多結晶シリコンは、不純物を
含まない多結晶シリコンである。The first polycrystalline silicon is polycrystalline silicon containing no impurities.
【００１１】また、第一の多結晶シリコン及び第二の多
結晶シリコンの不純物は、リン、ホウ素、ヒ素、アンチ
モン、ビスマス、ガリウム、インジウム、タリウムの少
なくとも１つである。[0011] The impurities of the first polycrystalline silicon and the second polycrystalline silicon are at least one of phosphorus, boron, arsenic, antimony, bismuth, gallium, indium and thallium.
【００１２】また、第二の多結晶シリコン上に金属シリ
サイド化合物が形成されたものである。Further, a metal silicide compound is formed on the second polycrystalline silicon.
【００１３】また、半導体基板上に形成された電気的活
性領域に対して電気的に接続された第一の多結晶シリコ
ンと、この第一の多結晶シリコン上に形成された金属シ
リサイド化合物とを備えたものである。A first polycrystalline silicon electrically connected to an electrically active region formed on a semiconductor substrate and a metal silicide compound formed on the first polycrystalline silicon are It is provided.
【００１４】また、第一の多結晶シリコンと半導体基板
との間に、第一の多結晶シリコン及び第二の多結晶シリ
コンの不純物が前記半導体基板への拡散を防止する不純
物拡散防止層を形成したものである。Further, an impurity diffusion preventing layer is formed between the first polycrystalline silicon and the semiconductor substrate to prevent impurities of the first polycrystalline silicon and the second polycrystalline silicon from diffusing into the semiconductor substrate. It was done.
【００１５】また、半導体基板上に形成された電気的活
性領域に対して不純物を含有した多結晶シリコンを用い
て電気的接続を行う半導体素子において、前記多結晶シ
リコンの含有する不純物の濃度を層状に連続的に変化さ
せて形成するものである。In a semiconductor device for electrically connecting an electrically active region formed on a semiconductor substrate using polycrystalline silicon containing an impurity, the concentration of the impurity contained in the polycrystalline silicon may be reduced in a layered manner. To be continuously changed.
【００１６】また、多結晶シリコンの下層から上層に向
かって不純物の濃度が連続的に増加しているものであ
る。Further, the impurity concentration increases continuously from the lower layer to the upper layer of the polycrystalline silicon.
【００１７】また、多結晶シリコン上に金属シリサイド
化合物が形成されたものである。Further, a metal silicide compound is formed on polycrystalline silicon.
【００１８】また、多結晶シリコンと半導体基板との間
に、前記多結晶シリコンの含有する不純物が前記半導体
基板への拡散を防止する不純物拡散防止層を形成したも
のである。Further, an impurity diffusion preventing layer for preventing impurities contained in the polycrystalline silicon from diffusing into the semiconductor substrate is formed between the polycrystalline silicon and the semiconductor substrate.
【００１９】また、多結晶シリコンに含有させる不純物
は、リン、ホウ素、ヒ素、アンチモン、ビスマス、ガリ
ウム、インジウム、タリウムの少なくとも１つである。The impurities contained in the polycrystalline silicon are at least one of phosphorus, boron, arsenic, antimony, bismuth, gallium, indium and thallium.
【００２０】また、不純物拡散防止層は、窒化チタン、
酸化シリコン、窒化シリコンの少なくとも一つである。The impurity diffusion preventing layer is made of titanium nitride,
At least one of silicon oxide and silicon nitride.
【００２１】また、金属シリサイド化合物は、ニッケル
シリサイド、コバルトシリサイド、タングステンシリサ
イド、チタンシリサイド、アルミニウムシリサイド、ル
テニウムシリサイドの少なくとも一つである。The metal silicide compound is at least one of nickel silicide, cobalt silicide, tungsten silicide, titanium silicide, aluminum silicide, and ruthenium silicide.
【００２２】また、半導体基板上に形成された電気的活
性領域に対して不純物を含有した多結晶シリコンを用い
て電気的接続を行う半導体素子において、前記多結晶シ
リコンの不純物は、ヒ素、アンチモン、ビスマス、ガリ
ウム、インジウム、タリウムの少なくとも一つである。In a semiconductor device for electrically connecting an electrically active region formed on a semiconductor substrate using polycrystalline silicon containing an impurity, the impurity of the polycrystalline silicon is arsenic, antimony, It is at least one of bismuth, gallium, indium, and thallium.
【００２３】[0023]
実施の形態１．以下、この発明の実施の一形態を図につ
いて説明する。図１はこの発明の実施の形態１による集
積化半導体素子を示す断面図である。図において、１は
半導体基板、２は素子分離、３はＭＯＳトランジスタの
ソース／ドレイン領域、４はゲート電極、５は第一の多
結晶シリコン、６は第二の多結晶シリコン、７はサイド
ウォール、１２は接続孔、１４は層間絶縁膜を示す。ま
た図２は、図１の集積化半導体素子のソース／ドレイン
領域３と多結晶シリコン５との接続部を拡大した図であ
る。図において、破線１１ａは第一の多結晶シリコン５
の不純物の半導体基板１内への拡散範囲を示すものであ
る。Embodiment 1 FIG. Hereinafter, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a sectional view showing an integrated semiconductor device according to Embodiment 1 of the present invention. In the figure, 1 is a semiconductor substrate, 2 is an element isolation, 3 is a source / drain region of a MOS transistor, 4 is a gate electrode, 5 is first polycrystalline silicon, 6 is second polycrystalline silicon, 7 is a side wall. , 12 are connection holes, and 14 is an interlayer insulating film. FIG. 2 is an enlarged view of a connection portion between the source / drain region 3 and the polycrystalline silicon 5 of the integrated semiconductor device of FIG. In the figure, the broken line 11a indicates the first polysilicon 5
1 shows the range of diffusion of the impurity into the semiconductor substrate 1.
【００２４】以下、図１に沿って製作方法を説明する。
半導体基板１上に従来の手法により素子分離２、ゲート
電極４、ソースドレイン領域３を造り込み、層間絶縁膜
１４を形成して配線層の接続孔１２をエッチングの手法
で開孔する（図１ａ）。次にソースドレイン領域３の不
純物濃度よりも十分薄い不純物濃度を持つ第一の多結晶
シリコン５を成膜し（図１ｂ）、第一の多結晶シリコン
５を全面エッチングして接続孔１２の内部に適当な厚さ
を残す（図１ｃ）。第一の多結晶シリコン５の厚さは、
接続孔１２の深さにもよるが、おおむね２０ｎｍから５
０ｎｍ程度が良好な特性を示す。続いてこの上部に第二
の多結晶シリコン６を成膜し、所望の配線形状となるよ
うに写真製版、エッチングの工程を行う。なお、第一の
多結晶シリコン５の不純物濃度は１×１０15ｃｍ-3から
１×１０17ｃｍ-3程度に設定するのが望ましいが、これ
は第二の多結晶シリコン６とソース／ドレイン領域３の
不純物濃度と比較して決定するのが望ましい。場合によ
っては不純物を含有させずに用いることもできる。ま
た、第二の多結晶シリコン６はそのまま配線としても用
いるため抵抗を低く抑える必要がある。よって不純物濃
度は、第一の多結晶シリコン５の不純物濃度よりも濃い
１×１０20ｃｍ-3から１×１０21ｃｍ-3程度に設定する
のが望ましい。Hereinafter, the manufacturing method will be described with reference to FIG.
A device isolation 2, a gate electrode 4, and a source / drain region 3 are formed on a semiconductor substrate 1 by a conventional method, an interlayer insulating film 14 is formed, and a connection hole 12 of a wiring layer is formed by an etching method (FIG. 1a). ). Next, a first polycrystalline silicon 5 having an impurity concentration sufficiently lower than the impurity concentration of the source / drain region 3 is formed (FIG. 1B). (FIG. 1c). The thickness of the first polycrystalline silicon 5 is
Although it depends on the depth of the connection hole 12, it is generally from 20 nm to 5 nm.
About 0 nm shows good characteristics. Subsequently, a second polycrystalline silicon film 6 is formed on this upper portion, and photolithography and etching processes are performed to obtain a desired wiring shape. The impurity concentration of the first polycrystalline silicon 5 is desirably set to about 1 × 10 15 cm −3 to 1 × 10 17 cm −3 , but this is because the second polycrystalline silicon 6 and the source / drain It is desirable to determine the impurity concentration in comparison with the impurity concentration of the region 3. In some cases, it can be used without containing impurities. Further, since the second polycrystalline silicon 6 is used as it is as a wiring, it is necessary to keep the resistance low. Therefore, the impurity concentration is desirably set to about 1 × 10 20 cm −3 to 1 × 10 21 cm −3, which is higher than the impurity concentration of first polycrystalline silicon 5.
【００２５】以上のように本実施の形態では、不純物濃
度の濃い第二の多結晶シリコン６の直下に、不純物濃度
の薄い第一の多結晶シリコン５形成したことを特徴とし
ているため、図２の矢印に示すように、配線工程形成後
の熱処理で第二の多結晶シリコン６からの不純物の拡散
は第一の多結晶シリコン５を経由して進むため、結果と
して半導体基板１内を拡散する距離が小さくなる。一
方、第一の多結晶シリコン５から半導体基板１内への不
純物の拡散は、第一の多結晶シリコン５の不純物濃度が
ソースドレイン領域３の不純物濃度より十分薄いためほ
とんど無視することができ、不純物の拡散位置を実質的
に１１ａの破線の位置まで抑えることができる。第一の
多結晶シリコン５の不純物濃度が薄い場合、半導体基板
１との接続部の抵抗の上昇が懸念されるが、第一の多結
晶シリコン５の高さを２０ｎｍから５０ｎｍ程度に抑え
ることにより抵抗の上昇を最小限にすること、及び第二
の多結晶シリコン６からの不純物の拡散により第一の多
結晶シリコン５の不純物濃度は上昇するため、実際には
成膜時よりも低抵抗となりほとんど無視できるようにな
る。さらに低抵抗にするためには第二の多結晶シリコン
６の上層に、ニッケルシリサイド、コバルトシリサイ
ド、タングステンシリサイド、チタンシリサイド、アル
ミニウムシリサイド、ルテニウムシリサイドの少なくと
も一つからなる金属シリサイド層を張り合わせて一体化
したいわゆるポリサイド構造にすることも可能である。As described above, the present embodiment is characterized in that the first polycrystalline silicon 5 having a low impurity concentration is formed immediately below the second polycrystalline silicon 6 having a high impurity concentration. As shown by arrows, the diffusion of impurities from the second polycrystalline silicon 6 proceeds via the first polycrystalline silicon 5 in the heat treatment after the formation of the wiring step, and as a result, the impurities diffuse in the semiconductor substrate 1. The distance becomes smaller. On the other hand, the diffusion of impurities from the first polycrystalline silicon 5 into the semiconductor substrate 1 can be almost ignored because the impurity concentration of the first polycrystalline silicon 5 is sufficiently lower than the impurity concentration of the source / drain region 3. The diffusion position of the impurity can be substantially suppressed to the position indicated by the broken line 11a. When the impurity concentration of the first polycrystalline silicon 5 is low, there is a concern that the resistance of the connection portion with the semiconductor substrate 1 may increase. However, by suppressing the height of the first polycrystalline silicon 5 from about 20 nm to about 50 nm, Since the rise in resistance is minimized and the impurity concentration of the first polycrystalline silicon 5 is increased by the diffusion of impurities from the second polycrystalline silicon 6, the resistance is actually lower than that at the time of film formation. Almost negligible. In order to further reduce the resistance, a metal silicide layer composed of at least one of nickel silicide, cobalt silicide, tungsten silicide, titanium silicide, aluminum silicide, and ruthenium silicide is laminated and integrated on the upper layer of the second polycrystalline silicon 6. It is also possible to have a so-called polycide structure.
【００２６】実施の形態２．第一の多結晶シリコン５及
び第二の多結晶シリコン６に含有させる不純物として
は、Ｎ型ではリン、Ｐ型ではホウ素が一般的であるが、
第一の多結晶シリコン５と第二の多結晶シリコン６の両
方、または第二の多結晶シリコン６のみに、リンやホウ
素よりも重い原子である、ヒ素、アンチモン、ビスマ
ス、ガリウム、インジウム、タリウムの少なくとも１つ
を用いることによってさらに大きな効果が得られる。即
ち、重い原子を不純物に用いているため、半導体基板１
内への不純物の拡散が遅くなる。特に、第一の多結晶シ
リコン５のみに含有させる場合、必ずしも第二の多結晶
シリコン６より不純物濃度を薄くする必要がなく、場合
によっては第二の多結晶シリコン６と同程度の不純物濃
度でも問題とならない場合もある。Embodiment 2 FIG. As impurities to be contained in the first polycrystalline silicon 5 and the second polycrystalline silicon 6, phosphorus is generally used for N-type and boron is used for P-type.
Arsenic, antimony, bismuth, gallium, indium, thallium, which is an atom heavier than phosphorus or boron, is added to both the first polycrystalline silicon 5 and the second polycrystalline silicon 6 or only to the second polycrystalline silicon 6. By using at least one of the above, a greater effect can be obtained. That is, since heavy atoms are used as impurities, the semiconductor substrate 1
Diffusion of impurities into the inside becomes slow. In particular, when only the first polycrystalline silicon 5 is contained, it is not always necessary to make the impurity concentration lower than that of the second polycrystalline silicon 6. In some cases this is not a problem.
【００２７】実施の形態３．図３は、この発明の実施の
形態３による集積化半導体素子を示す断面図である。図
に示すように、第一の多結晶シリコン５の成膜したとき
の膜厚によっては接続孔１２の側面にも第一の多結晶シ
リコン５が形成される場合があるが、この場合でも、第
二の多結晶シリコン６の不純物は第一の多結晶シリコン
５の領域を経由して拡散するため、上記実施の形態１と
同様の効果が得られる。Embodiment 3 FIG. 3 is a sectional view showing an integrated semiconductor device according to a third embodiment of the present invention. As shown in the figure, the first polycrystalline silicon 5 may be formed on the side surface of the connection hole 12 depending on the film thickness when the first polycrystalline silicon 5 is formed. Since the impurities of the second polycrystalline silicon 6 diffuse through the region of the first polycrystalline silicon 5, the same effect as in the first embodiment can be obtained.
【００２８】実施の形態４．上記実施の形態１では、接
続孔１２の内部に不純物濃度の薄い第一の多結晶シリコ
ン５を埋め込んで形成したが、図４に示すように第二の
多結晶シリコン６の直下に第二の多結晶シリコン６より
も不純物濃度の薄い第三の多結晶シリコン８を連続して
成膜し、第二の多結晶シリコン６と第三の多結晶シリコ
ン８とを同時に加工して第三の多結晶シリコン８も配線
の一部に用いても同様の効果が得られる。この時にも第
三の多結晶シリコン８による抵抗の上昇が懸念される
が、上記実施の形態１と同様の手法によりほとんど問題
とはならない。Embodiment 4 In the first embodiment, the first polycrystalline silicon 5 having a low impurity concentration is buried in the inside of the connection hole 12, but the second polycrystalline silicon 6 is formed immediately below the second polycrystalline silicon 6 as shown in FIG. A third polycrystalline silicon 8 having a lower impurity concentration than the polycrystalline silicon 6 is continuously formed, and the second polycrystalline silicon 6 and the third polycrystalline silicon 8 are simultaneously processed to form a third polycrystalline silicon 8. Similar effects can be obtained by using the crystalline silicon 8 as a part of the wiring. At this time, there is a concern that the resistance is increased due to the third polycrystalline silicon 8, but there is almost no problem by the same method as in the first embodiment.
【００２９】また、上記実施の形態２と同様に、第二及
び第三の多結晶シリコンあるいは第三の多結晶シリコン
８のみに含有させる不純物として、リンやホウ素よりも
重い原子に当たるヒ素やアンチモン、インジウムガリウ
ムなどを用いることによってさらに大きな効果が得られ
る。特に、第三の多結晶シリコン８のみに含有させる場
合は必ずしも第二の多結晶シリコン６よりも不純物濃度
を薄くする必要があるわけではなく、場合によっては第
二の多結晶シリコン６と同程度の不純物濃度でも問題と
ならない場合もある。また、さらに低抵抗にするために
は、上記実施の形態１と同様に、第二の多結晶シリコン
６上に金属シリサイド層を張り合わせて一体化したいわ
ゆるポリサイド構造にすることも可能であることは言う
までもない。As in the second embodiment, the impurities contained only in the second and third polycrystalline silicon or the third polycrystalline silicon 8 include arsenic and antimony, which are atoms that are heavier than phosphorus and boron. A greater effect can be obtained by using indium gallium or the like. In particular, when only the third polycrystalline silicon 8 is contained, it is not always necessary to make the impurity concentration lower than that of the second polycrystalline silicon 6. In some cases, there is no problem even with the impurity concentration of In order to further reduce the resistance, it is possible to form a so-called polycide structure in which a metal silicide layer is laminated on the second polycrystalline silicon 6 and integrated as in the first embodiment. Needless to say.
【００３０】実施の形態５．上記実施の形態１では、接
続孔１２の内部に不純物濃度の薄い第一の多結晶シリコ
ン５を埋め込んで形成したが、図５に示すように、第一
の多結晶シリコンの代りに不純物の拡散を阻止する導電
性の不純物拡散防止層（以下、バリア層と呼ぶ）９を薄
く形成しても同様の効果が得られる。この場合にはバリ
ア層９の材料としては種々のものがあるが、金属系の材
料としては窒化チタン、窒化シリコンが有り、その他絶
縁体であるシリコン酸化膜（数Åから２０Å程度の膜
厚）も、電子のトンネル効果によって導電性を持つため
バリア層として用いることができる。このバリア層は上
記実施の形態１から４の構造に併用しても当然有効であ
る。Embodiment 5 In the first embodiment, the first polycrystalline silicon 5 having a low impurity concentration is buried in the inside of the connection hole 12, but as shown in FIG. 5, the diffusion of the impurity is performed instead of the first polycrystalline silicon. The same effect can be obtained even if the conductive impurity diffusion preventing layer (hereinafter, referred to as a barrier layer) 9 for preventing the diffusion is formed thin. In this case, there are various materials as the material of the barrier layer 9, but there are titanium nitride and silicon nitride as metal-based materials, and a silicon oxide film (thickness of several Å to 20 Å) which is an insulator. Can also be used as a barrier layer because it has conductivity due to electron tunnel effect. This barrier layer is of course also effective when used in combination with the structures of the first to fourth embodiments.
【００３１】実施の形態６．上記実施の形態４では、第
二の多結晶シリコン６の直下に第二の多結晶シリコン６
よりも不純物濃度の薄い第三の多結晶シリコン８を連続
して成膜したが、図６に示すように、第二の多結晶シリ
コン６の成膜時に成膜開始から成膜終了まで連続的に不
純物の濃度が濃くなるように成膜しても同様の効果が得
られる。成膜開始の不純物濃度は、上記実施の形態１に
示した第一の多結晶シリコン５と同じ程度かあるいは不
純物無しの状態とし、最終的には上記実施の形態１に示
した第二の多結晶シリコンと同じ程度の濃度にするのが
望ましい。また、当然ながら上記実施の形態１のポリサ
イド構造や、上記実施の形態５のバリア層と併用しても
有効であることは言うまでもない。Embodiment 6 FIG. In the fourth embodiment, the second polycrystalline silicon 6 is located immediately below the second polycrystalline silicon 6.
The third polycrystalline silicon 8 having a lower impurity concentration than that of the second polycrystalline silicon 6 was continuously formed. However, as shown in FIG. The same effect can be obtained even if the film is formed so that the concentration of the impurities is high. The impurity concentration at the start of film formation is approximately the same as that of the first polycrystalline silicon 5 shown in the first embodiment or a state without impurities, and finally the second polycrystalline silicon 5 shown in the first embodiment is formed. It is desirable that the concentration be approximately the same as that of crystalline silicon. Needless to say, the polycide structure of the first embodiment or the barrier layer of the fifth embodiment is also effective.
【００３２】実施の形態７．上記実施の形態４では、第
二の多結晶シリコン６の直下に第二の多結晶シリコン６
よりも不純物濃度の薄い第三の多結晶シリコン８を連続
して成膜したが、図７に示すように第一及び第二の多結
晶シリコンの成膜したときの各々の膜厚によっては、第
二の多結晶シリコンの上層に形成したタングステンシリ
サイドなどの金属シリサイド層１５が接続孔１２内部に
形成される場合もある。この場合でも上記実施の形態３
と同様の効果が得られると共に、接続孔１２の抵抗が低
減するという効果がある。当然ながら上記実施の形態５
のバリア層と併用しても有効であることは言うまでもな
い。Embodiment 7 In the fourth embodiment, the second polycrystalline silicon 6 is located immediately below the second polycrystalline silicon 6.
Although the third polycrystalline silicon 8 having a lower impurity concentration than that of the first polycrystalline silicon was continuously formed, as shown in FIG. 7, depending on the respective film thicknesses when the first and second polycrystalline silicon were formed, In some cases, a metal silicide layer 15 such as tungsten silicide formed on the second polycrystalline silicon is formed inside the connection hole 12. Even in this case, the third embodiment is used.
The same effect as described above is obtained, and the resistance of the connection hole 12 is reduced. Embodiment 5 of course
It is needless to say that it is effective even when used together with the barrier layer.
【００３３】実施の形態８．上記実施の形態１では、不
純物濃度の薄い第一の多結晶シリコン５の上に、不純物
濃度の濃い第二の多結晶シリコン６を形成したが、図８
に示すように第二の多結晶シリコン６の代わりに、ニッ
ケルシリサイド、コバルトシリサイド、タングステンシ
リサイド、チタンシリサイド、アルミニウムシリサイ
ド、ルテニウムシリサイドの少なくとも一つの金属シリ
サイドからなる金属シリサイド層１５を形成しても良
い。この場合も上記実施の形態５のバリア層と併用する
ことが可能である。Embodiment 8 FIG. In the first embodiment, the second polycrystalline silicon 6 having a high impurity concentration is formed on the first polycrystalline silicon 5 having a low impurity concentration.
In place of the second polycrystalline silicon 6, a metal silicide layer 15 made of at least one of nickel silicide, cobalt silicide, tungsten silicide, titanium silicide, aluminum silicide, and ruthenium silicide may be formed as shown in FIG. . Also in this case, it can be used together with the barrier layer of the fifth embodiment.
【００３４】[0034]
【発明の効果】以上のように請求項１記載の発明によれ
ば、半導体基板上に形成された電気的活性領域に対し
て、不純物を含有した多結晶シリコンを用いて電気的接
続を行う集積化半導体素子において、多結晶シリコンと
半導体基板との間に不純物が半導体基板への拡散を防止
する不純物拡散防止層を形成したので、多結晶シリコン
の不純物が半導体基板へ拡散するのを効果的に抑制で
き、ＭＯＳトランジスタなどの素子性能の劣化を生じな
い高性能な集積化半導体素子を製作できる効果が得られ
る。As described above, according to the first aspect of the present invention, there is provided an integrated circuit for electrically connecting to an electrically active region formed on a semiconductor substrate using polycrystalline silicon containing impurities. In the semiconductor element, an impurity diffusion preventing layer is formed between the polycrystalline silicon and the semiconductor substrate to prevent the diffusion of the impurity into the semiconductor substrate, so that the impurity of the polycrystalline silicon can be effectively diffused into the semiconductor substrate. It is possible to obtain a high-performance integrated semiconductor device which can be suppressed and does not cause deterioration of device performance such as a MOS transistor.
【００３５】また、請求項２記載の発明によれば、多結
晶シリコン上に金属シリサイド化合物を形成したので、
多結晶シリコンの不純物濃度を上げることなくさらに低
抵抗にする効果が得られる。According to the second aspect of the present invention, a metal silicide compound is formed on polycrystalline silicon.
The effect of further lowering the resistance without increasing the impurity concentration of the polycrystalline silicon can be obtained.
【００３６】また、請求項３記載の発明によれば、半導
体基板上に形成された電気的活性領域に対して電気的に
接続された第一の多結晶シリコンと、この第一の多結晶
シリコン上に形成された第二の多結晶シリコンとを備
え、第一の多結晶シリコンと第二の多結晶シリコンとの
不純物の種類及び濃度のいずれか一方または両方が異な
るので、多結晶シリコンの不純物が半導体基板へ拡散す
るのを効果的に抑制でき、ＭＯＳトランジスタなどの素
子性能の劣化を生じない高性能な集積化半導体素子を製
作できる効果が得られる。According to the third aspect of the present invention, the first polycrystalline silicon electrically connected to the electrically active region formed on the semiconductor substrate, and the first polycrystalline silicon The second polycrystalline silicon formed thereon, the first polycrystalline silicon and the second polycrystalline silicon are different in any one or both of the impurity type and concentration, so that the polycrystalline silicon impurity Can be effectively suppressed from diffusing into the semiconductor substrate, and an effect of manufacturing a high-performance integrated semiconductor device which does not cause deterioration of device performance such as a MOS transistor can be obtained.
【００３７】また、請求項４記載の発明によれば、第一
の多結晶シリコンの不純物の濃度は、第二の多結晶シリ
コンの不純物の濃度よりも薄いので、多結晶シリコンの
不純物が半導体基板へ拡散するのを効果的に抑制でき、
ＭＯＳトランジスタなどの素子性能の劣化を生じない高
性能な集積化半導体素子を製作できる効果が得られる。According to the fourth aspect of the present invention, the impurity concentration of the first polycrystalline silicon is lower than the impurity concentration of the second polycrystalline silicon. Can be effectively suppressed from spreading to
The effect is obtained that a high-performance integrated semiconductor device such as a MOS transistor, which does not cause deterioration of device performance, can be manufactured.
【００３８】また、請求項５記載の発明によれば、第一
の多結晶シリコンは、不純物を含まない多結晶シリコン
であるので、不純物が半導体基板へ拡散することはな
く、ＭＯＳトランジスタなどの素子性能の劣化を生じな
い高性能な集積化半導体素子を製作できる効果が得られ
る。According to the fifth aspect of the present invention, since the first polycrystalline silicon is polycrystalline silicon containing no impurity, the impurity does not diffuse into the semiconductor substrate, and the first polycrystalline silicon does not diffuse into the semiconductor substrate. The effect of producing a high-performance integrated semiconductor device that does not cause performance deterioration can be obtained.
【００３９】また、請求項６記載の発明によれば、第一
の多結晶シリコン及び第二の多結晶シリコンの不純物
は、リン、ホウ素、ヒ素、アンチモン、ビスマス、ガリ
ウム、インジウム、タリウムの少なくとも１つであるの
で、半導体基板への不純物の拡散をさらに抑制する効果
が得られる。According to the sixth aspect of the invention, the impurities of the first polysilicon and the second polysilicon are at least one of phosphorus, boron, arsenic, antimony, bismuth, gallium, indium and thallium. Therefore, the effect of further suppressing the diffusion of impurities into the semiconductor substrate can be obtained.
【００４０】また、請求項７記載の発明によれば、第二
の多結晶シリコン上に金属シリサイド化合物が形成され
ているので、多結晶シリコンの不純物濃度を上げること
なくさらに低抵抗にする効果が得られる。According to the seventh aspect of the present invention, since the metal silicide compound is formed on the second polycrystalline silicon, the effect of further lowering the resistance without increasing the impurity concentration of the polycrystalline silicon is obtained. can get.
【００４１】また、請求項８記載の発明によれば、半導
体基板上に形成された電気的活性領域に対して電気的に
接続された第一の多結晶シリコンと、この第一の多結晶
シリコン上に形成された金属シリサイド化合物とを備え
たので、多結晶シリコンの不純物濃度を上げることなく
さらに低抵抗にする効果が得られる。According to the invention of claim 8, the first polycrystalline silicon electrically connected to the electrically active region formed on the semiconductor substrate, and the first polycrystalline silicon With the metal silicide compound formed thereon, the effect of further lowering the resistance without increasing the impurity concentration of polycrystalline silicon can be obtained.
【００４２】また、請求項９記載の発明によれば、第一
の多結晶シリコンと半導体基板との間に、第一の多結晶
シリコン及び第二の多結晶シリコンの不純物が半導体基
板への拡散を防止する不純物拡散防止層を形成したの
で、多結晶シリコンの不純物が半導体基板へ拡散するの
を効果的に抑制でき、ＭＯＳトランジスタなどの素子性
能の劣化を生じない高性能な集積化半導体素子を製作で
きる効果が得られる。According to the ninth aspect of the present invention, the impurities of the first polycrystalline silicon and the second polycrystalline silicon diffuse into the semiconductor substrate between the first polycrystalline silicon and the semiconductor substrate. Since the impurity diffusion preventing layer is formed, the diffusion of impurities of polycrystalline silicon into the semiconductor substrate can be effectively suppressed, and a high-performance integrated semiconductor device that does not cause deterioration of device performance such as a MOS transistor can be provided. The effect that can be manufactured is obtained.
【００４３】また、請求項１０記載の発明によれば、半
導体基板上に形成された電気的活性領域に対して不純物
を含有した多結晶シリコンを用いて電気的接続を行う半
導体素子において、多結晶シリコンの含有する不純物の
濃度を層状に連続的に変化させて形成するので、多結晶
シリコンの不純物が半導体基板へ拡散するのを効果的に
抑制でき、ＭＯＳトランジスタなどの素子性能の劣化を
生じない高性能な集積化半導体素子を製作できる効果が
得られる。According to the tenth aspect of the present invention, there is provided a semiconductor device for electrically connecting to an electrically active region formed on a semiconductor substrate using polycrystalline silicon containing impurities. Since silicon is formed by continuously changing the concentration of impurities contained in a layer, the diffusion of impurities of polycrystalline silicon into the semiconductor substrate can be effectively suppressed, and the performance of elements such as MOS transistors does not deteriorate. The effect that a high-performance integrated semiconductor element can be manufactured is obtained.
【００４４】また、請求項１１記載の発明によれば、多
結晶シリコンの下層から上層に向かって不純物の濃度が
連続的に増加しているので、多結晶シリコンの不純物が
半導体基板へ拡散するのを効果的に抑制でき、ＭＯＳト
ランジスタなどの素子性能の劣化を生じない高性能な集
積化半導体素子を製作できる効果が得られる。According to the eleventh aspect of the present invention, since the impurity concentration continuously increases from the lower layer to the upper layer of the polycrystalline silicon, the impurity of the polycrystalline silicon diffuses into the semiconductor substrate. Can be effectively suppressed, and a high-performance integrated semiconductor device that does not cause deterioration of device performance such as a MOS transistor can be produced.
【００４５】また、請求項１２記載の発明によれば、多
結晶シリコン上に金属シリサイド化合物が形成されてい
るので、多結晶シリコンの不純物濃度を上げることなく
さらに低抵抗にする効果が得られる。According to the twelfth aspect of the present invention, since the metal silicide compound is formed on the polycrystalline silicon, the effect of further reducing the resistance without increasing the impurity concentration of the polycrystalline silicon can be obtained.
【００４６】また、請求項１３記載の発明によれば、多
結晶シリコンと半導体基板との間に、多結晶シリコンの
含有する不純物が前記半導体基板への拡散を防止する不
純物拡散防止層を形成したので、多結晶シリコンの不純
物が半導体基板へ拡散するのを効果的に抑制でき、ＭＯ
Ｓトランジスタなどの素子性能の劣化を生じない高性能
な集積化半導体素子を製作できる効果が得られる。According to the thirteenth aspect of the present invention, an impurity diffusion preventing layer for preventing impurities contained in polycrystalline silicon from diffusing into the semiconductor substrate is formed between the polycrystalline silicon and the semiconductor substrate. Therefore, the diffusion of impurities of the polycrystalline silicon into the semiconductor substrate can be effectively suppressed.
The effect of manufacturing a high-performance integrated semiconductor device that does not cause deterioration of device performance such as an S transistor can be obtained.
【００４７】また、請求項１４記載の発明によれば、多
結晶シリコンに含有させる不純物は、リン、ホウ素、ヒ
素、アンチモン、ビスマス、ガリウム、インジウム、タ
リウムの少なくとも１つであるので、半導体基板への不
純物の拡散をさらに抑制する効果が得られる。According to the fourteenth aspect of the present invention, the impurity contained in the polycrystalline silicon is at least one of phosphorus, boron, arsenic, antimony, bismuth, gallium, indium, and thallium. The effect of further suppressing the diffusion of impurities can be obtained.
【００４８】また、請求項１５記載の発明によれば、不
純物拡散防止層は、窒化チタン、酸化シリコン、窒化シ
リコンの少なくとも一つであるので、多結晶シリコンの
不純物が半導体基板へ拡散するのを効果的に抑制でき、
ＭＯＳトランジスタなどの素子性能の劣化を生じない高
性能な集積化半導体素子を製作できる効果が得られる。According to the fifteenth aspect of the present invention, since the impurity diffusion preventing layer is made of at least one of titanium nitride, silicon oxide and silicon nitride, it is possible to prevent impurities of polycrystalline silicon from diffusing into the semiconductor substrate. Can be effectively suppressed,
The effect is obtained that a high-performance integrated semiconductor device such as a MOS transistor, which does not cause deterioration of device performance, can be manufactured.
【００４９】また、請求項１６記載の発明によれば、金
属シリサイド化合物は、ニッケルシリサイド、コバルト
シリサイド、タングステンシリサイド、チタンシリサイ
ド、アルミニウムシリサイド、ルテニウムシリサイドの
少なくとも一つであるので、低抵抗にする効果が得られ
る。According to the present invention, the metal silicide compound is at least one of nickel silicide, cobalt silicide, tungsten silicide, titanium silicide, aluminum silicide, and ruthenium silicide. Is obtained.
【００５０】また、請求項１７記載の発明によれば、半
導体基板上に形成された電気的活性領域に対して不純物
を含有した多結晶シリコンを用いて電気的接続を行う半
導体素子において、多結晶シリコンの不純物は、ヒ素、
アンチモン、ビスマス、ガリウム、インジウム、タリウ
ムの少なくとも一つであるので、多結晶シリコンの不純
物が半導体基板へ拡散するのを効果的に抑制でき、ＭＯ
Ｓトランジスタなどの素子性能の劣化を生じない高性能
な集積化半導体素子を製作できる効果が得られる。According to the seventeenth aspect of the present invention, there is provided a semiconductor device for electrically connecting to an electrically active region formed on a semiconductor substrate using polycrystalline silicon containing impurities. The impurities in silicon are arsenic,
Since it is at least one of antimony, bismuth, gallium, indium, and thallium, the diffusion of impurities of polycrystalline silicon into the semiconductor substrate can be effectively suppressed.
The effect of manufacturing a high-performance integrated semiconductor device that does not cause deterioration of device performance such as an S transistor can be obtained.
【図１】 この発明の実施の形態１による集積化半導体
素子を示す断面構造図である。FIG. 1 is a sectional structural view showing an integrated semiconductor device according to a first embodiment of the present invention.
【図２】 この発明の実施の形態２による集積化半導体
素子を示す断面構造図である。FIG. 2 is a sectional structural view showing an integrated semiconductor device according to a second embodiment of the present invention.
【図３】 この発明の実施の形態３による集積化半導体
素子を示す断面構造図である。FIG. 3 is a sectional structural view showing an integrated semiconductor device according to a third embodiment of the present invention;
【図４】 この発明の実施の形態４による集積化半導体
素子を示す断面構造図である。FIG. 4 is a sectional structural view showing an integrated semiconductor device according to a fourth embodiment of the present invention.
【図５】 この発明の実施の形態５による集積化半導体
素子を示す断面構造図である。FIG. 5 is a sectional structural view showing an integrated semiconductor device according to a fifth embodiment of the present invention.
【図６】 この発明の実施の形態６による集積化半導体
素子を示す断面構造図である。FIG. 6 is a sectional structural view showing an integrated semiconductor device according to a sixth embodiment of the present invention.
【図７】 この発明の実施の形態７による集積化半導体
素子を示す断面構造図である。FIG. 7 is a sectional structural view showing an integrated semiconductor device according to a seventh embodiment of the present invention.
【図８】 この発明の実施の形態８による集積化半導体
素子を示す断面構造図である。FIG. 8 is a sectional structural view showing an integrated semiconductor device according to an eighth embodiment of the present invention.
【図９】 従来の集積化半導体素子を示す断面構造図で
ある。FIG. 9 is a sectional structural view showing a conventional integrated semiconductor device.
【図１０】 従来の集積化半導体素子を説明するための
断面模式図である。FIG. 10 is a schematic sectional view for explaining a conventional integrated semiconductor device.
１ 半導体基板、２ 素子分離、３ ソース／ドレイン
領域、４ ゲート電極、５ 第一の多結晶シリコン、６
第二の多結晶シリコン、７ サイドウォール、８ 第
三の多結晶シリコン、９ 不純物拡散防止（バリア）
層、１０ 不純物の濃度勾配を持つ多結晶シリコン、１
１ 多結晶シリコンから拡散した不純物の領域、１２
接続孔、１３ 多結晶シリコン、１４ 層間絶縁膜、１
５ 金属シリサイド層REFERENCE SIGNS LIST 1 semiconductor substrate, 2 element isolation, 3 source / drain region, 4 gate electrode, 5 first polycrystalline silicon, 6
Second polycrystalline silicon, 7 Side wall, 8 Third polycrystalline silicon, 9 Impurity diffusion prevention (barrier)
Layer, 10 polycrystalline silicon with impurity concentration gradient, 1
1. Impurity region diffused from polycrystalline silicon, 12
Connection hole, 13 polycrystalline silicon, 14 interlayer insulating film, 1
5 Metal silicide layer
───────────────────────────────────────────────────── フロントページの続き (72)発明者 阿部 雄次 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 徳田 安紀 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 須賀原 和之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 大森 達夫 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 安村 賢二 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Yuji Abe 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Mitsui Electric Co., Ltd. (72) Inventor Yuki Tokuda 2-3-2 Marunouchi 3-chome, Chiyoda-ku, Tokyo Inside Ryo Denki Co., Ltd. (72) Inventor Kazuyuki Sugahara 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Three-Bedroom Incorporated (72) Inventor Tatsuo Omori 2-3-2 Marunouchi, Chiyoda-ku, Tokyo (72) Inventor Kenji Yasumura 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Sanishi Electric Co., Ltd.
Claims (17)
域に対して、不純物を含有した多結晶シリコンを用いて
電気的接続を行う集積化半導体素子において、前記多結
晶シリコンと前記半導体基板との間に前記不純物が前記
半導体基板への拡散を防止する不純物拡散防止層を形成
したことを特徴とする集積化半導体素子。1. An integrated semiconductor device for electrically connecting an electrically active region formed on a semiconductor substrate using polycrystalline silicon containing impurities, wherein the polycrystalline silicon and the semiconductor substrate are connected to each other. An integrated semiconductor device, wherein an impurity diffusion preventing layer for preventing the impurity from diffusing into the semiconductor substrate is formed between the layers.
物を形成したことを特徴とする請求項１記載の集積化半
導体素子。2. The integrated semiconductor device according to claim 1, wherein a metal silicide compound is formed on polycrystalline silicon.
域に対して電気的に接続された第一の多結晶シリコン
と、この第一の多結晶シリコン上に形成された第二の多
結晶シリコンとを備え、前記第一の多結晶シリコンと前
記第二の多結晶シリコンとの不純物の種類及び濃度のい
ずれか一方または両方が異なることを特徴とする集積化
半導体素子。3. A first polycrystalline silicon electrically connected to an electrically active region formed on a semiconductor substrate, and a second polycrystalline formed on the first polycrystalline silicon. An integrated semiconductor device comprising silicon, wherein one or both of the type and concentration of impurities of the first polycrystalline silicon and the second polycrystalline silicon are different.
は、第二の多結晶シリコンの不純物の濃度よりも薄いこ
とを特徴とする請求項３記載の集積化半導体素子。4. The integrated semiconductor device according to claim 3, wherein the impurity concentration of the first polysilicon is lower than the impurity concentration of the second polysilicon.
ない多結晶シリコンであることを特徴とする請求項３記
載の集積化半導体素子。5. The integrated semiconductor device according to claim 3, wherein the first polycrystalline silicon is polycrystalline silicon containing no impurities.
シリコンの不純物は、リン、ホウ素、ヒ素、アンチモ
ン、ビスマス、ガリウム、インジウム、タリウムの少な
くとも１つであることを特徴とする請求項３から５のい
ずれか一項に記載の集積化半導体素子。6. The method of claim 1, wherein the impurities of the first polysilicon and the second polysilicon are at least one of phosphorus, boron, arsenic, antimony, bismuth, gallium, indium and thallium. 6. The integrated semiconductor device according to any one of 3 to 5.
ド化合物が形成されたことを特徴とする請求項３から６
のいずれか一項に記載の集積化半導体素子。7. The method according to claim 3, wherein a metal silicide compound is formed on the second polycrystalline silicon.
The integrated semiconductor device according to any one of the above.
域に対して電気的に接続された第一の多結晶シリコン
と、この第一の多結晶シリコン上に形成された金属シリ
サイド化合物とを備えたことを特徴とする集積化半導体
素子。8. A first polycrystalline silicon electrically connected to an electrically active region formed on a semiconductor substrate, and a metal silicide compound formed on the first polycrystalline silicon. An integrated semiconductor device, comprising:
間に、第一の多結晶シリコン及び第二の多結晶シリコン
の不純物が前記半導体基板への拡散を防止する不純物拡
散防止層を形成したことを特徴とする請求項３から８の
いずれか一項に記載の集積化半導体素子。9. An impurity diffusion preventing layer for preventing impurities of the first polysilicon and the second polysilicon from diffusing into the semiconductor substrate is formed between the first polysilicon and the semiconductor substrate. 9. The integrated semiconductor device according to claim 3, wherein:
領域に対して不純物を含有した多結晶シリコンを用いて
電気的接続を行う半導体素子において、前記多結晶シリ
コンの含有する不純物の濃度を層状に連続的に変化させ
て形成することを特徴とする集積化半導体素子。10. A semiconductor element for electrically connecting an electrically active region formed on a semiconductor substrate using polycrystalline silicon containing an impurity, wherein the concentration of the impurity contained in the polycrystalline silicon is reduced in a layered manner. An integrated semiconductor device characterized by being formed by continuously changing the shape of a semiconductor device.
って不純物の濃度が連続的に増加していることを特徴と
する請求項１０記載の集積化半導体素子。11. The integrated semiconductor device according to claim 10, wherein the impurity concentration increases continuously from the lower layer to the upper layer of the polycrystalline silicon.
合物が形成されたことを特徴とする請求項１０または１
１記載の集積化半導体素子。12. The method according to claim 10, wherein a metal silicide compound is formed on polycrystalline silicon.
2. The integrated semiconductor device according to 1.
に、前記多結晶シリコンの含有する不純物が前記半導体
基板への拡散を防止する不純物拡散防止層を形成したこ
とを特徴とする請求項１０から１２のいずれか一項に記
載の集積化半導体素子。13. An impurity diffusion preventing layer formed between polycrystalline silicon and a semiconductor substrate to prevent impurities contained in the polycrystalline silicon from diffusing into the semiconductor substrate. The integrated semiconductor device according to any one of claims 12 to 13.
は、リン、ホウ素、ヒ素、アンチモン、ビスマス、ガリ
ウム、インジウム、タリウムの少なくとも１つであるこ
とを特徴とする請求項１０から１３のいずれか一項に記
載の集積化半導体素子。14. The method according to claim 10, wherein the impurities contained in the polycrystalline silicon are at least one of phosphorus, boron, arsenic, antimony, bismuth, gallium, indium, and thallium. 3. The integrated semiconductor device according to claim 1.
化シリコン、窒化シリコンの少なくとも一つであること
を特徴とする請求項１、９、１３のいずれか一項に記載
の集積化半導体素子。15. The integrated semiconductor device according to claim 1, wherein the impurity diffusion preventing layer is at least one of titanium nitride, silicon oxide, and silicon nitride.
リサイド、コバルトシリサイド、タングステンシリサイ
ド、チタンシリサイド、アルミニウムシリサイド、ルテ
ニウムシリサイドの少なくとも一つであることを特徴と
する請求項２、７、８、１２のいずれか一項に記載の集
積化半導体素子。16. The metal silicide compound is at least one of nickel silicide, cobalt silicide, tungsten silicide, titanium silicide, aluminum silicide, and ruthenium silicide. An integrated semiconductor device according to claim 1.
領域に対して不純物を含有した多結晶シリコンを用いて
電気的接続を行う半導体素子において、前記多結晶シリ
コンの不純物は、ヒ素、アンチモン、ビスマス、ガリウ
ム、インジウム、タリウムの少なくとも一つであること
を特徴とする集積化半導体素子。17. A semiconductor device for electrically connecting an electrically active region formed on a semiconductor substrate using polycrystalline silicon containing an impurity, wherein the impurity of the polycrystalline silicon is arsenic, antimony, An integrated semiconductor device comprising at least one of bismuth, gallium, indium, and thallium.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17882996A JPH1027847A (en) | 1996-07-09 | 1996-07-09 | Integrated semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17882996A JPH1027847A (en) | 1996-07-09 | 1996-07-09 | Integrated semiconductor device |
Publications (1)
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| JPH1027847A true JPH1027847A (en) | 1998-01-27 |
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| JP17882996A Pending JPH1027847A (en) | 1996-07-09 | 1996-07-09 | Integrated semiconductor device |
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|---|---|
| JP (1) | JPH1027847A (en) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100446316B1 (en) * | 2002-03-30 | 2004-09-01 | 주식회사 하이닉스반도체 | Method for forming a contact plug in semiconductor device |
| KR100605585B1 (en) | 2005-06-20 | 2006-07-31 | 주식회사 하이닉스반도체 | Semiconductor device with solid phase epitaxy silicon by double layer for pad plug and method for fabricating the same |
| KR100741271B1 (en) | 2006-06-28 | 2007-07-19 | 주식회사 하이닉스반도체 | Method for forming a contact plug in semiconductor device |
| US10833199B2 (en) | 2016-11-18 | 2020-11-10 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
| US10872964B2 (en) | 2016-06-17 | 2020-12-22 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
| US10879366B2 (en) | 2011-11-23 | 2020-12-29 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US10937880B2 (en) | 2002-08-12 | 2021-03-02 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11043571B2 (en) | 2002-08-12 | 2021-06-22 | Acorn Semi, Llc | Insulated gate field effect transistor having passivated schottky barriers to the channel |
| CN114252940A (en) * | 2020-09-11 | 2022-03-29 | 深圳市瑞沃德生命科技有限公司 | Lens surface treatment method, lens and microscope |
-
1996
- 1996-07-09 JP JP17882996A patent/JPH1027847A/en active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844259B2 (en) | 2002-03-30 | 2005-01-18 | Hynix Semiconductor Inc. | Method for forming contact plug in semiconductor device |
| KR100446316B1 (en) * | 2002-03-30 | 2004-09-01 | 주식회사 하이닉스반도체 | Method for forming a contact plug in semiconductor device |
| US11018237B2 (en) | 2002-08-12 | 2021-05-25 | Acorn Semi, Llc | Method for depinning the fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11355613B2 (en) | 2002-08-12 | 2022-06-07 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11056569B2 (en) | 2002-08-12 | 2021-07-06 | Acorn Semi, Llc | Method for depinning the fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US11043571B2 (en) | 2002-08-12 | 2021-06-22 | Acorn Semi, Llc | Insulated gate field effect transistor having passivated schottky barriers to the channel |
| US10937880B2 (en) | 2002-08-12 | 2021-03-02 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| US10950707B2 (en) | 2002-08-12 | 2021-03-16 | Acorn Semi, Llc | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
| KR100605585B1 (en) | 2005-06-20 | 2006-07-31 | 주식회사 하이닉스반도체 | Semiconductor device with solid phase epitaxy silicon by double layer for pad plug and method for fabricating the same |
| KR100741271B1 (en) | 2006-06-28 | 2007-07-19 | 주식회사 하이닉스반도체 | Method for forming a contact plug in semiconductor device |
| US10879366B2 (en) | 2011-11-23 | 2020-12-29 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US11610974B2 (en) | 2011-11-23 | 2023-03-21 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US11804533B2 (en) | 2011-11-23 | 2023-10-31 | Acorn Semi, Llc | Metal contacts to group IV semiconductors by inserting interfacial atomic monolayers |
| US10872964B2 (en) | 2016-06-17 | 2020-12-22 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
| US11843040B2 (en) | 2016-06-17 | 2023-12-12 | Acorn Semi, Llc | MIS contact structure with metal oxide conductor |
| US10833199B2 (en) | 2016-11-18 | 2020-11-10 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
| US11462643B2 (en) | 2016-11-18 | 2022-10-04 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
| US12034078B2 (en) | 2016-11-18 | 2024-07-09 | Acorn Semi, Llc | Nanowire transistor with source and drain induced by electrical contacts with negative Schottky barrier height |
| CN114252940A (en) * | 2020-09-11 | 2022-03-29 | 深圳市瑞沃德生命科技有限公司 | Lens surface treatment method, lens and microscope |
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