JPH10275136A - マルチプロセッサ制御方式およびマルチタスク制御方式 - Google Patents
マルチプロセッサ制御方式およびマルチタスク制御方式Info
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- JPH10275136A JPH10275136A JP9078649A JP7864997A JPH10275136A JP H10275136 A JPH10275136 A JP H10275136A JP 9078649 A JP9078649 A JP 9078649A JP 7864997 A JP7864997 A JP 7864997A JP H10275136 A JPH10275136 A JP H10275136A
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Abstract
(57)【要約】
【課題】 マスタＰＥとＳＥ間で通信要求を通知するに
は通信要求フラグのポーリングを行ったり、全てのエレ
メントがマスタ機能を持つ必要があり、割り込み発生の
ためのマスタ動作による割り込み遅延の増大を招いてし
まうという課題があった。 【解決手段】 システム初期化時にマスタＰＥ２００お
よびＳＥ３００がそれぞれ必要とするシステム資源を割
り付け、割り付けれられたシステム資源に関する情報を
含むシステム構成情報を構成情報データベース１０２に
登録し、登録されたシステム構成情報に基づいてＳＥ３
００からの割り込み要求がマスタＰＥ２００にルーティ
ングされるように割り込みルーティング回路１００１を
設定する。
は通信要求フラグのポーリングを行ったり、全てのエレ
メントがマスタ機能を持つ必要があり、割り込み発生の
ためのマスタ動作による割り込み遅延の増大を招いてし
まうという課題があった。 【解決手段】 システム初期化時にマスタＰＥ２００お
よびＳＥ３００がそれぞれ必要とするシステム資源を割
り付け、割り付けれられたシステム資源に関する情報を
含むシステム構成情報を構成情報データベース１０２に
登録し、登録されたシステム構成情報に基づいてＳＥ３
００からの割り込み要求がマスタＰＥ２００にルーティ
ングされるように割り込みルーティング回路１００１を
設定する。
Description
【０００１】
【発明の属する技術分野】この発明は複数のプロッセッ
サエレメントを備えたマルチプロセッサシステムにおい
て割り込みルーティング等を制御するためのマルチプロ
セッサ制御方式、およびマルチタスクのハードウェア資
源利用を制御するためのマルチタスク制御方式に関する
ものである。
サエレメントを備えたマルチプロセッサシステムにおい
て割り込みルーティング等を制御するためのマルチプロ
セッサ制御方式、およびマルチタスクのハードウェア資
源利用を制御するためのマルチタスク制御方式に関する
ものである。
【０００２】
【従来の技術】図２１は割り込みルーティングを制御す
る従来のマルチプロセッサ制御方式が適用される複数の
マスタＰＥを含むマルチプロセッサシステムの構成を示
すブロック図である。図において、２００，２１０はマ
スタＰＥ、２０１はマスタＰＥ２００のＣＰＵ、２１１
はマスタＰＥ２１０のＣＰＵ、２０２はマスタＰＥ２０
０の割り込みレジスタ、２１２はマスタＰＥ２１０の割
り込みレジスタ、１４０は例えばＰＣＩ（Ｐｅｒｉｐｈ
ｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅ
ｃｔ）バスやそれに準じた規格のシステムバスであり、
図示していないホストＰＥのみが入力で他の全てのマス
タＰＥおよびＳＥ（図示せず）は出力であるような割り
込み信号の入出力方向を有するバスである。このような
従来のマルチプロセッサシステムでは、割り込みを発生
する全てのＳＥもマスタＰＥとしてシステムバス１４０
を制御する能力を有しており、ＳＥも含む割り込みを受
け付ける全てのエレメントはシステムＩ／Ｏ空間中に割
り込みを受け付けるための割り込みレジスタをそれぞれ
備えている。図２１に示すマルチプロセッサシステムで
は、マスタＰＥ２００はマスタＰＥ２１０のスレーブと
して動作する。
る従来のマルチプロセッサ制御方式が適用される複数の
マスタＰＥを含むマルチプロセッサシステムの構成を示
すブロック図である。図において、２００，２１０はマ
スタＰＥ、２０１はマスタＰＥ２００のＣＰＵ、２１１
はマスタＰＥ２１０のＣＰＵ、２０２はマスタＰＥ２０
０の割り込みレジスタ、２１２はマスタＰＥ２１０の割
り込みレジスタ、１４０は例えばＰＣＩ（Ｐｅｒｉｐｈ
ｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅ
ｃｔ）バスやそれに準じた規格のシステムバスであり、
図示していないホストＰＥのみが入力で他の全てのマス
タＰＥおよびＳＥ（図示せず）は出力であるような割り
込み信号の入出力方向を有するバスである。このような
従来のマルチプロセッサシステムでは、割り込みを発生
する全てのＳＥもマスタＰＥとしてシステムバス１４０
を制御する能力を有しており、ＳＥも含む割り込みを受
け付ける全てのエレメントはシステムＩ／Ｏ空間中に割
り込みを受け付けるための割り込みレジスタをそれぞれ
備えている。図２１に示すマルチプロセッサシステムで
は、マスタＰＥ２００はマスタＰＥ２１０のスレーブと
して動作する。
【０００３】次に動作について説明する。マスタＰＥ２
１０のスレーブとしてのマスタＰＥ２００からマスタＰ
Ｅ２１０への割り込み要求は、図２１の点線で示された
マスタとしてのマスタＰＥ２１０からスレーブとしての
マスタＰＥ２００への割り込みと同様な経路となる。す
なわち、図２１の実線に示されているように、まずマス
タＰＥ２００がシステムのマスタとなってシステムバス
１４０を取得してマスタＰＥ２１０の割り込みレジスタ
２１２にＩ／Ｏライト命令を用いて割り込み要求をセッ
トし、これによってマスタＰＥ２１０内部でＣＰＵ２１
１に割り込みが発生する。
１０のスレーブとしてのマスタＰＥ２００からマスタＰ
Ｅ２１０への割り込み要求は、図２１の点線で示された
マスタとしてのマスタＰＥ２１０からスレーブとしての
マスタＰＥ２００への割り込みと同様な経路となる。す
なわち、図２１の実線に示されているように、まずマス
タＰＥ２００がシステムのマスタとなってシステムバス
１４０を取得してマスタＰＥ２１０の割り込みレジスタ
２１２にＩ／Ｏライト命令を用いて割り込み要求をセッ
トし、これによってマスタＰＥ２１０内部でＣＰＵ２１
１に割り込みが発生する。
【０００４】図２２は例えば特開平１−１５２５６１号
公報に開示された従来のマルチプロセッサ制御方式が適
用されるマルチプロセッサシステムの構成を示すブロッ
ク図である。図において、図２１に示す従来のマルチプ
ロセッサシステムと同一の構成要素には同一の符号を付
してその説明を省略する。また、特開平１−１５２５６
１号公報に開示されたマルチプロセッサシステムでは、
マスタＰＥを上位装置もしくは上位ＣＰＵ、ＳＥをアダ
プタと呼んでいる。図２２において、３１０はＳＥとし
ての共有メモリ方式のアダプタ、３１１はアドレス設定
レジスタ、３１２はメモリサイズ設定レジスタである。
公報に開示された従来のマルチプロセッサ制御方式が適
用されるマルチプロセッサシステムの構成を示すブロッ
ク図である。図において、図２１に示す従来のマルチプ
ロセッサシステムと同一の構成要素には同一の符号を付
してその説明を省略する。また、特開平１−１５２５６
１号公報に開示されたマルチプロセッサシステムでは、
マスタＰＥを上位装置もしくは上位ＣＰＵ、ＳＥをアダ
プタと呼んでいる。図２２において、３１０はＳＥとし
ての共有メモリ方式のアダプタ、３１１はアドレス設定
レジスタ、３１２はメモリサイズ設定レジスタである。
【０００５】次に動作について説明する。マスタＰＥ２
１０のＣＰＵ２１１は管理プログラムにより自動的にＰ
ＩＯ命令を実行すると、共有メモリ方式のアダプタ３１
０のアドレス設定レジスタ３１１およびメモリサイズ設
定レジスタ３１２から、共有メモリアドレスの設定値お
よび共有メモリサイズの設定値を読み出す。従って、Ｃ
ＰＵ２１１のシステム構築時に各アダプタの共有メモリ
アドレスおよび共有メモリサイズのデータが外部から入
力されなくても、管理プログラムを用いて自動的に各ア
ダプタから共有メモリアドレスおよび共有メモリサイズ
のデータを読み出すことができ、システム構築を容易に
且つ正確に実行できる。
１０のＣＰＵ２１１は管理プログラムにより自動的にＰ
ＩＯ命令を実行すると、共有メモリ方式のアダプタ３１
０のアドレス設定レジスタ３１１およびメモリサイズ設
定レジスタ３１２から、共有メモリアドレスの設定値お
よび共有メモリサイズの設定値を読み出す。従って、Ｃ
ＰＵ２１１のシステム構築時に各アダプタの共有メモリ
アドレスおよび共有メモリサイズのデータが外部から入
力されなくても、管理プログラムを用いて自動的に各ア
ダプタから共有メモリアドレスおよび共有メモリサイズ
のデータを読み出すことができ、システム構築を容易に
且つ正確に実行できる。
【０００６】図２３は例えば特開昭６１−２９４５７２
号公報に開示された従来のマルチプロセッサ制御方式が
適用されるマルチプロセッサシステムの構成を示すブロ
ック図である。図において、図２１および図２２に示す
従来のマルチプロセッサシステムと同一の構成要素には
同一の符号を付してその説明を省略する。図２３におい
て、１００はホストＰＥ、２１７はマスタＰＥ２１０内
に設けられた２ポートメモリ、３１０はマスタＰＥ２１
０のターゲットとしてのＳＥである。
号公報に開示された従来のマルチプロセッサ制御方式が
適用されるマルチプロセッサシステムの構成を示すブロ
ック図である。図において、図２１および図２２に示す
従来のマルチプロセッサシステムと同一の構成要素には
同一の符号を付してその説明を省略する。図２３におい
て、１００はホストＰＥ、２１７はマスタＰＥ２１０内
に設けられた２ポートメモリ、３１０はマスタＰＥ２１
０のターゲットとしてのＳＥである。
【０００７】次に動作について説明する。ホストＰＥ１
００とマスタＰＥ２１０との間でデータ転送を行う場
合、マスタＰＥ２１０の２ポートメモリ２１７を介して
データ転送が行われる。また、マスタＰＥ２１０とＳＥ
３１０との間でデータ転送を行う場合、マスタＰＥ２１
０がシステムのマスタとなってシステムバス１４０を制
御してＳＥ３１０にデータを転送する。
００とマスタＰＥ２１０との間でデータ転送を行う場
合、マスタＰＥ２１０の２ポートメモリ２１７を介して
データ転送が行われる。また、マスタＰＥ２１０とＳＥ
３１０との間でデータ転送を行う場合、マスタＰＥ２１
０がシステムのマスタとなってシステムバス１４０を制
御してＳＥ３１０にデータを転送する。
【０００８】図２４は例えば特開平６−２８３２０号公
報に開示された従来のマルチプロセッサ制御方式が適用
されるマルチプロセッサシステムの構成を示すブロック
図である。図において、図２１に示す従来のマルチプロ
セッサシステムと同一の構成要素には同一の符号を付し
てその説明を省略する。また、図２４において、２１
０，２２０はマスタプロセッサエレメント（マスタＰ
Ｅ）、５００は各マスタＰＥ２００，２１０，２２０に
設けられており他のマスタＰＥに割り込み要求を発行す
る割り込み発行部（マスタＰＥ２２０には図示せず）、
５０１は各マスタＰＥ２００，２１０，２２０に設けら
れており他のマスタＰＥからの割り込み要求を処理する
割り込み実行部である（マスタＰＥ２００，２１０には
図示せず）。この従来のマルチプロセッサシステムを構
成する各マスタＰＥ２００，２１０，２２０は、自マス
タＰＥに対して割り込み要求を発行してくる可能性のあ
る複数のマスタＰＥにそれぞれ対応する複数の割り込み
レジスタ２０２を具備している。
報に開示された従来のマルチプロセッサ制御方式が適用
されるマルチプロセッサシステムの構成を示すブロック
図である。図において、図２１に示す従来のマルチプロ
セッサシステムと同一の構成要素には同一の符号を付し
てその説明を省略する。また、図２４において、２１
０，２２０はマスタプロセッサエレメント（マスタＰ
Ｅ）、５００は各マスタＰＥ２００，２１０，２２０に
設けられており他のマスタＰＥに割り込み要求を発行す
る割り込み発行部（マスタＰＥ２２０には図示せず）、
５０１は各マスタＰＥ２００，２１０，２２０に設けら
れており他のマスタＰＥからの割り込み要求を処理する
割り込み実行部である（マスタＰＥ２００，２１０には
図示せず）。この従来のマルチプロセッサシステムを構
成する各マスタＰＥ２００，２１０，２２０は、自マス
タＰＥに対して割り込み要求を発行してくる可能性のあ
る複数のマスタＰＥにそれぞれ対応する複数の割り込み
レジスタ２０２を具備している。
【０００９】次に動作について説明する。マスタＰＥ２
００，２１０の割り込み発行部５００がマスタＰＥ２２
０に対して割り込み処理を要求する場合、割り込み発行
部５００が、その割り込み要求先のマスタＰＥ２２０が
有する割り込みレジスタ２０２内のマスタＰＥ２００，
２１０に割り付けられた部分に割り込み要求を設定す
る。マスタＰＥ２２０の割り込みレジスタ２０２がこの
割り込み要求の設定を受けると、マスタＰＥ２２０の割
り込み実行部５０１は対応する割り込み処理を実行す
る。
００，２１０の割り込み発行部５００がマスタＰＥ２２
０に対して割り込み処理を要求する場合、割り込み発行
部５００が、その割り込み要求先のマスタＰＥ２２０が
有する割り込みレジスタ２０２内のマスタＰＥ２００，
２１０に割り付けられた部分に割り込み要求を設定す
る。マスタＰＥ２２０の割り込みレジスタ２０２がこの
割り込み要求の設定を受けると、マスタＰＥ２２０の割
り込み実行部５０１は対応する割り込み処理を実行す
る。
【００１０】図２５は例えば特開昭６３−３９０４２号
公報に開示された従来のマルチタスク制御方式の構成を
示すブロック図である。図において、４０００はＣＰ
Ｕ、４００１，４００２，４００３はＣＰＵ４０００上
で処理される複数のタスク、４００４はセマフォ制御部
である。この従来の例ではホストＰＥはＣＰＵ４０００
に対応する。
公報に開示された従来のマルチタスク制御方式の構成を
示すブロック図である。図において、４０００はＣＰ
Ｕ、４００１，４００２，４００３はＣＰＵ４０００上
で処理される複数のタスク、４００４はセマフォ制御部
である。この従来の例ではホストＰＥはＣＰＵ４０００
に対応する。
【００１１】次に動作について説明する。１つのＣＰＵ
４０００上で複数のタスク４００１，４００２，４００
３を実行させるマルチタスクの場合に、ある時間にＣＰ
Ｕ４０００上で動作するタスクは１つに限られるため、
各々の優先順位に応じてＣＰＵ４０００を時分割に占有
して動作する。特開昭６３−３９０４２号公報に開示さ
れた従来のマルチタスク同期制御方式では、セマフォ制
御部４００４を用いて複数のタスク間の同期をとる。例
えば、ＣＰＵ４０００上でタスク４００１を処理中に、
他のタスク４００２がシステムコールを発行しセマフォ
要求を出した場合、セマフォ制御部４００４は、実行中
のタスク４００１と要求を出しているタスク４００２の
優先順位を比較し、要求を出しているタスク４００２の
方が優先順位が高ければ、処理中のタスク４００１を中
断し、中断時の状態を専用のエリアに待避させる。その
後、セマフォ制御部４００４は、要求を出しているタス
ク４００２に対してセマフォを移譲する。ＣＰＵ４００
０は、セマフォを取得したタスク４００２の処理を実行
し、その処理の終了後、セマフォ制御部４００４はセマ
フォを開放する。セマフォが開放されると、ＣＰＵ４０
００は中断されていたタスク４００１の処理を再開す
る。
４０００上で複数のタスク４００１，４００２，４００
３を実行させるマルチタスクの場合に、ある時間にＣＰ
Ｕ４０００上で動作するタスクは１つに限られるため、
各々の優先順位に応じてＣＰＵ４０００を時分割に占有
して動作する。特開昭６３−３９０４２号公報に開示さ
れた従来のマルチタスク同期制御方式では、セマフォ制
御部４００４を用いて複数のタスク間の同期をとる。例
えば、ＣＰＵ４０００上でタスク４００１を処理中に、
他のタスク４００２がシステムコールを発行しセマフォ
要求を出した場合、セマフォ制御部４００４は、実行中
のタスク４００１と要求を出しているタスク４００２の
優先順位を比較し、要求を出しているタスク４００２の
方が優先順位が高ければ、処理中のタスク４００１を中
断し、中断時の状態を専用のエリアに待避させる。その
後、セマフォ制御部４００４は、要求を出しているタス
ク４００２に対してセマフォを移譲する。ＣＰＵ４００
０は、セマフォを取得したタスク４００２の処理を実行
し、その処理の終了後、セマフォ制御部４００４はセマ
フォを開放する。セマフォが開放されると、ＣＰＵ４０
００は中断されていたタスク４００１の処理を再開す
る。
【００１２】一般に、マルチプロセッサシステムにおい
てＳＥに異常が発生した場合、システムの安全性を確保
するため何らかの手段を用いて異常を外部に通知し、異
常時の処理を行う必要がある。図２６はこのような手段
を開示している特開昭６３−３０４３３３号公報に示さ
れた従来のマルチプロセッサ制御方式が適用されるマル
チプロセッサシステムの構成を示すブロック図である。
図において、図２１および図２２に示す従来のマルチプ
ロセッサシステムと同一の構成要素には同一の符号を付
してその説明を省略する。また、図２６において、３１
０，３２０，３３０はスレーブエレメント（ＳＥ）、６
２００は割り込みコントローラ、６２６０はマスタＰＥ
２００とＳＥ３００，ＳＥ３１０，ＳＥ３２０，ＳＥ３
３０とをそれぞれ接続するシステムバス、６２１０は割
り込みコントローラ６２００がマスタＰＥ２００から制
御信号を受信するための制御信号バス、６２２０，６２
３０，６２４０，６２５０は割り込みコントローラ６２
００が割り込み信号を各ＳＥ３００，３１０，３２０，
３３０に送出するための割り込み信号線である。
てＳＥに異常が発生した場合、システムの安全性を確保
するため何らかの手段を用いて異常を外部に通知し、異
常時の処理を行う必要がある。図２６はこのような手段
を開示している特開昭６３−３０４３３３号公報に示さ
れた従来のマルチプロセッサ制御方式が適用されるマル
チプロセッサシステムの構成を示すブロック図である。
図において、図２１および図２２に示す従来のマルチプ
ロセッサシステムと同一の構成要素には同一の符号を付
してその説明を省略する。また、図２６において、３１
０，３２０，３３０はスレーブエレメント（ＳＥ）、６
２００は割り込みコントローラ、６２６０はマスタＰＥ
２００とＳＥ３００，ＳＥ３１０，ＳＥ３２０，ＳＥ３
３０とをそれぞれ接続するシステムバス、６２１０は割
り込みコントローラ６２００がマスタＰＥ２００から制
御信号を受信するための制御信号バス、６２２０，６２
３０，６２４０，６２５０は割り込みコントローラ６２
００が割り込み信号を各ＳＥ３００，３１０，３２０，
３３０に送出するための割り込み信号線である。
【００１３】また、図２７は図２６に示すＳＥ３００の
構成を示すブロック図である。ＳＥ３００はＣＰＵ３０
１と、ファームウェア（ＳＥ３００がダウン時にＣＰＵ
３０１に行わせてＣＰＵ３０１の処理動作をストールさ
せる特定プログラムを含む）を格納するメモリ３０２
と、割り込み信号バス３０４を介して入力されるＳＥ３
００に対する割り込み（ＳＥ３００内部の割り込みを含
む）を禁止するための割り込みマスク３０３とにより構
成されている。他のＳＥ３１０、３２０、３３０もＳＥ
３００と同様の構成を有している。
構成を示すブロック図である。ＳＥ３００はＣＰＵ３０
１と、ファームウェア（ＳＥ３００がダウン時にＣＰＵ
３０１に行わせてＣＰＵ３０１の処理動作をストールさ
せる特定プログラムを含む）を格納するメモリ３０２
と、割り込み信号バス３０４を介して入力されるＳＥ３
００に対する割り込み（ＳＥ３００内部の割り込みを含
む）を禁止するための割り込みマスク３０３とにより構
成されている。他のＳＥ３１０、３２０、３３０もＳＥ
３００と同様の構成を有している。
【００１４】次に動作について説明する。例えばＳＥ３
００において障害が発生すると、マスタＰＥ２００は、
通信を行っているシステムバス６２６０を介してＳＥ３
００の障害を検知し、割り込みコントローラ６２００に
対して制御信号バス６２１０を介して制御信号を送出す
る。割り込みコントローラ６２００はこの制御信号に応
答してＳＥ３００に対して割り込み信号を発生する。割
り込み信号線６２２０を介して入力された割り込み信号
は、ＳＥ３００に対して割り込みを起こすとともに、割
り込みマスク３０３をオンして割り込み信号バス３０４
を介して入力されるＳＥ３００に対する他の割り込みを
すべて禁止する。
００において障害が発生すると、マスタＰＥ２００は、
通信を行っているシステムバス６２６０を介してＳＥ３
００の障害を検知し、割り込みコントローラ６２００に
対して制御信号バス６２１０を介して制御信号を送出す
る。割り込みコントローラ６２００はこの制御信号に応
答してＳＥ３００に対して割り込み信号を発生する。割
り込み信号線６２２０を介して入力された割り込み信号
は、ＳＥ３００に対して割り込みを起こすとともに、割
り込みマスク３０３をオンして割り込み信号バス３０４
を介して入力されるＳＥ３００に対する他の割り込みを
すべて禁止する。
【００１５】ＳＥ３００のＣＰＵ３０１は、割り込み信
号６２２０を介して入力される割り込み信号に応答し
て、メモリ３０２に格納されているファームウェアのう
ちで特定アドレスのダウン時の処理のファームウェアを
読み出し、このファームウェアによりダウン時の処理
（特定のプログラムの処理）を起動する。ダウン時の処
理が起動されると、ダウン時の処理を行うことでＣＰＵ
３０１はストール状態となり、ＳＥ３００ではダウン時
の処理以外の処理は行われなくなる。
号６２２０を介して入力される割り込み信号に応答し
て、メモリ３０２に格納されているファームウェアのう
ちで特定アドレスのダウン時の処理のファームウェアを
読み出し、このファームウェアによりダウン時の処理
（特定のプログラムの処理）を起動する。ダウン時の処
理が起動されると、ダウン時の処理を行うことでＣＰＵ
３０１はストール状態となり、ＳＥ３００ではダウン時
の処理以外の処理は行われなくなる。
【００１６】図２８は従来のマルチプロセッサ制御方式
が適用されるマルチプロセッサシステムの構成を示すブ
ロック図である。図において、６０２０は割り込み信号
（ＰＣＩでいうＩＮＴＡ＃）、６０３０はエラー通知信
号（ＰＣＩでいうＳＥＲＲ＃）、１００は割り込み信号
６０２０、エラー通知信号６０３０を入力するホストＰ
Ｅ、３００，３１０はＳＥ、６０００はＳＥ３００の管
理マスタＰＥ、２００はマスタＰＥ、１２１はシステム
バスとしてのＰＣＩバスである。
が適用されるマルチプロセッサシステムの構成を示すブ
ロック図である。図において、６０２０は割り込み信号
（ＰＣＩでいうＩＮＴＡ＃）、６０３０はエラー通知信
号（ＰＣＩでいうＳＥＲＲ＃）、１００は割り込み信号
６０２０、エラー通知信号６０３０を入力するホストＰ
Ｅ、３００，３１０はＳＥ、６０００はＳＥ３００の管
理マスタＰＥ、２００はマスタＰＥ、１２１はシステム
バスとしてのＰＣＩバスである。
【００１７】次に動作について説明する。以下では、図
２８を参照しながら、従来のマルチプロセッサシステム
で実行される、ＰＣＩ ＬＯＣＡＬ ＢＵＳ ＳＰＥＣ
ＩＦＩＣＡＴＩＯＮ ＲＥＶ．２．１で規定される障害
時のエラー報告、割り込みについて説明する。
２８を参照しながら、従来のマルチプロセッサシステム
で実行される、ＰＣＩ ＬＯＣＡＬ ＢＵＳ ＳＰＥＣ
ＩＦＩＣＡＴＩＯＮ ＲＥＶ．２．１で規定される障害
時のエラー報告、割り込みについて説明する。
【００１８】ＳＥ３００で障害が発生すると、ＳＥ３０
０は、それが致命的な障害である場合にはエラー通知信
号６０３０にてその障害をホストＰＥ１００に通知す
る。ホストＰＥ１００はそれを受けてエラー時の処理を
実行するが、ホストＰＥ１００はその障害の危険度を把
握できないため、一般的にはシステムのリセットなどの
緊急時の処理を実行する。
０は、それが致命的な障害である場合にはエラー通知信
号６０３０にてその障害をホストＰＥ１００に通知す
る。ホストＰＥ１００はそれを受けてエラー時の処理を
実行するが、ホストＰＥ１００はその障害の危険度を把
握できないため、一般的にはシステムのリセットなどの
緊急時の処理を実行する。
【００１９】ＳＥ３００で発生した障害の危険度が致命
的でない場合は、ＳＥ３００は割り込み信号６０２０に
よりその障害をホストＰＥ１００に通知する。通知を受
けたホストＰＥ１００は、一般的には、割り込み処理ル
ーティンの中でＳＥ３００の割り込み要因を認識して、
その要因に応じた割り込み処理を実行する。
的でない場合は、ＳＥ３００は割り込み信号６０２０に
よりその障害をホストＰＥ１００に通知する。通知を受
けたホストＰＥ１００は、一般的には、割り込み処理ル
ーティンの中でＳＥ３００の割り込み要因を認識して、
その要因に応じた割り込み処理を実行する。
【００２０】図２９は例えば特開平１−１４９１６１号
公報に開示された従来のマルチプロセッサ制御方式が適
用されるマルチプロセッサシステムの構成を示すブロッ
ク図である。なお、この従来例では、マスタＰＥをホス
トＰＥ、システム全体のホストＰＥとなるマスタＰＥを
主ホストＰＥ、主ホストＰＥがダウンした時にホストと
なるマスタＰＥを代替ホストＰＥと呼んでいる。また、
図２９において、２００，２１０，２２０，２３０はホ
ストＰＥとなり得るマスタＰＥ、４００は各マスタＰＥ
からアクセス可能な装置、２２０１，２２１１，２２２
１，２２３１は全マスタＰＥ２００，２１０，２２０，
２３０がホストＰＥとなるための順位に関する情報を保
持するシステム情報テーブル、２２０２，２２１２，２
２２２，２２３２はシステム起動時自マスタＰＥがホス
トＰＥとなるかどうかを決定する主ホスト／代替ホスト
決定手段、２２０３，２２１３，２２２３，２２３３は
自マスタＰＥがホストＰＥであることを他のマスタＰＥ
に宣言するための主ホスト／代替ホスト宣言手段、２２
０４，２２１４，２２２４，２２３４はホストダウン時
自マスタＰＥがホストＰＥとなるかどうかを決定する主
ホスト／代替ホスト選択手段、３２００，３２１０，３
２２０，３２３０はシステム起動時に予め定められた主
ホスト／代替ホスト順位情報、３２０１，３２１１，３
２２１，３２３１は各マスタＰＥのオペレータコンソー
ル、４０１は各マスタＰＥ２００，２１０，２２０，２
３０の状態を監視するマスタＰＥ監視手段、４０３はマ
スタＰＥの構成状況に関する情報を保持するシステム構
成情報、４０２はシステム構成情報４０３への読み書き
を行うシステム情報読書き手段、４０４はホストＰＥが
ダウンしたことを他マスタＰＥに通知するダウン通知手
段である。
公報に開示された従来のマルチプロセッサ制御方式が適
用されるマルチプロセッサシステムの構成を示すブロッ
ク図である。なお、この従来例では、マスタＰＥをホス
トＰＥ、システム全体のホストＰＥとなるマスタＰＥを
主ホストＰＥ、主ホストＰＥがダウンした時にホストと
なるマスタＰＥを代替ホストＰＥと呼んでいる。また、
図２９において、２００，２１０，２２０，２３０はホ
ストＰＥとなり得るマスタＰＥ、４００は各マスタＰＥ
からアクセス可能な装置、２２０１，２２１１，２２２
１，２２３１は全マスタＰＥ２００，２１０，２２０，
２３０がホストＰＥとなるための順位に関する情報を保
持するシステム情報テーブル、２２０２，２２１２，２
２２２，２２３２はシステム起動時自マスタＰＥがホス
トＰＥとなるかどうかを決定する主ホスト／代替ホスト
決定手段、２２０３，２２１３，２２２３，２２３３は
自マスタＰＥがホストＰＥであることを他のマスタＰＥ
に宣言するための主ホスト／代替ホスト宣言手段、２２
０４，２２１４，２２２４，２２３４はホストダウン時
自マスタＰＥがホストＰＥとなるかどうかを決定する主
ホスト／代替ホスト選択手段、３２００，３２１０，３
２２０，３２３０はシステム起動時に予め定められた主
ホスト／代替ホスト順位情報、３２０１，３２１１，３
２２１，３２３１は各マスタＰＥのオペレータコンソー
ル、４０１は各マスタＰＥ２００，２１０，２２０，２
３０の状態を監視するマスタＰＥ監視手段、４０３はマ
スタＰＥの構成状況に関する情報を保持するシステム構
成情報、４０２はシステム構成情報４０３への読み書き
を行うシステム情報読書き手段、４０４はホストＰＥが
ダウンしたことを他マスタＰＥに通知するダウン通知手
段である。
【００２１】次に動作について説明する。特開平１−１
４９１６１号公報に開示された従来例では、各マスタＰ
Ｅ２００，２１０，２２０，２３０の主ホスト／代替ホ
スト決定手段が各マスタＰＥ２００，２１０，２２０，
２３０の立ち上げ時に自マスタＰＥがシステム全体を管
理する主ホストＰＥになるか、主ホストＰＥの代わりを
する代替ホストＰＥになるか、それとも主ホストＰＥお
よび代替ホストＰＥ以外の一般のマスタＰＥになるかを
決定し、マスタＰＥ監視手段４０１がシステムの運用中
に全マスタＰＥ２００，２１０，２２０，２３０の状態
を監視する。そして、ダウン通知手段４０４は、マスタ
ＰＥ監視手段４０１がマスタＰＥの１つがダウンしたこ
とを認識するとダウンしたマスタＰＥ以外のマスタＰＥ
に対してホストダウン通知を行う。ダウンしたマスタＰ
Ｅ以外のマスタＰＥの主ホスト／代替ホスト選択手段
は、ダウン通知手段４０１からホストダウン通知を受け
ると自マスタＰＥが新たに主ホストＰＥになるか代替ホ
ストＰＥになるか、それとも主ホストＰＥにも代替ホス
トＰＥにもならないかを選択し、主ホスト／代替ホスト
宣言手段が主ホスト／代替ホスト決定手段および主ホス
ト／代替ホスト選択手段によって主ホストＰＥまたは代
替ホストＰＥになると決定および選択されたときに主ホ
スト宣言または代替ホスト宣言を行う。
４９１６１号公報に開示された従来例では、各マスタＰ
Ｅ２００，２１０，２２０，２３０の主ホスト／代替ホ
スト決定手段が各マスタＰＥ２００，２１０，２２０，
２３０の立ち上げ時に自マスタＰＥがシステム全体を管
理する主ホストＰＥになるか、主ホストＰＥの代わりを
する代替ホストＰＥになるか、それとも主ホストＰＥお
よび代替ホストＰＥ以外の一般のマスタＰＥになるかを
決定し、マスタＰＥ監視手段４０１がシステムの運用中
に全マスタＰＥ２００，２１０，２２０，２３０の状態
を監視する。そして、ダウン通知手段４０４は、マスタ
ＰＥ監視手段４０１がマスタＰＥの１つがダウンしたこ
とを認識するとダウンしたマスタＰＥ以外のマスタＰＥ
に対してホストダウン通知を行う。ダウンしたマスタＰ
Ｅ以外のマスタＰＥの主ホスト／代替ホスト選択手段
は、ダウン通知手段４０１からホストダウン通知を受け
ると自マスタＰＥが新たに主ホストＰＥになるか代替ホ
ストＰＥになるか、それとも主ホストＰＥにも代替ホス
トＰＥにもならないかを選択し、主ホスト／代替ホスト
宣言手段が主ホスト／代替ホスト決定手段および主ホス
ト／代替ホスト選択手段によって主ホストＰＥまたは代
替ホストＰＥになると決定および選択されたときに主ホ
スト宣言または代替ホスト宣言を行う。
【００２２】
【発明が解決しようとする課題】従来のマルチプロセッ
サ制御方式は以上のように構成されているので、例えば
図２１に示した従来のマルチプロセッサシステムでは、
実際にはシステムのマスタとして機能する必要のないＳ
Ｅ等のエレメントまでも、割り込みを発生するためにマ
スタとして動作する機能を持たなければならず、マスタ
機能を実装するためのハードウェアのボリューム増加や
割り込み発生のためのマスタ動作による割り込み遅延の
増大を招いてしまうという課題があった。
サ制御方式は以上のように構成されているので、例えば
図２１に示した従来のマルチプロセッサシステムでは、
実際にはシステムのマスタとして機能する必要のないＳ
Ｅ等のエレメントまでも、割り込みを発生するためにマ
スタとして動作する機能を持たなければならず、マスタ
機能を実装するためのハードウェアのボリューム増加や
割り込み発生のためのマスタ動作による割り込み遅延の
増大を招いてしまうという課題があった。
【００２３】また、特開平１−１５２５６１号公報およ
び特開昭６１−２９４５７２号公報に示された従来のマ
ルチプロセッサ制御方式では、マスタＰＥとＳＥ等との
間の通信に関してデータ転送用のパスは考慮されている
が、通信要求用のパスは考慮されていないので、通信要
求を通知するには通信要求フラグのポーリングを行った
り、全てのエレメントがマスタ機能を持つ必要があり、
割り込み発生のためのマスタ動作による割り込み遅延の
増大を招いてしまうという課題があった。
び特開昭６１−２９４５７２号公報に示された従来のマ
ルチプロセッサ制御方式では、マスタＰＥとＳＥ等との
間の通信に関してデータ転送用のパスは考慮されている
が、通信要求用のパスは考慮されていないので、通信要
求を通知するには通信要求フラグのポーリングを行った
り、全てのエレメントがマスタ機能を持つ必要があり、
割り込み発生のためのマスタ動作による割り込み遅延の
増大を招いてしまうという課題があった。
【００２４】さらに、特開平６−２８３２０号公報に示
された従来のマルチプロセッサシステム制御方式では、
割り込みレジスタを複数設けたため、割り込みを通知す
るには割り込みレジスタごとに割り込みレベルを対応さ
せるか、全割り込みレジスタからの割り込み要求を１つ
の割り込みレベルで処理する必要があるが、多くのシス
テム要素から割り込みを受ける場合、割り込みレジスタ
ごとに割り込みレベルを対応させていては割り込み資源
が不足するという課題があり、他方、全割り込みレジス
タからの割り込み要求を１つの割り込みレベルで処理し
ていては割り込み処理ルーチンでの割り込み要求元を特
定するのに時間がかかってしまうという課題があった。
された従来のマルチプロセッサシステム制御方式では、
割り込みレジスタを複数設けたため、割り込みを通知す
るには割り込みレジスタごとに割り込みレベルを対応さ
せるか、全割り込みレジスタからの割り込み要求を１つ
の割り込みレベルで処理する必要があるが、多くのシス
テム要素から割り込みを受ける場合、割り込みレジスタ
ごとに割り込みレベルを対応させていては割り込み資源
が不足するという課題があり、他方、全割り込みレジス
タからの割り込み要求を１つの割り込みレベルで処理し
ていては割り込み処理ルーチンでの割り込み要求元を特
定するのに時間がかかってしまうという課題があった。
【００２５】また、特開昭６３−３９０４２号公報に示
された従来のマルチタスク制御方式では、単一のプロセ
ッサ上でのソフトウェアのマルチタスク処理であり、複
数のプロセッサエレメントおよび複数のバス上でのマル
チプロセッシングには適用できないという課題があっ
た。また、セマフォ制御部を実装するためのハードウェ
アのボリューム、ソフトウェアのボリュームが増大して
しまうという課題があった。
された従来のマルチタスク制御方式では、単一のプロセ
ッサ上でのソフトウェアのマルチタスク処理であり、複
数のプロセッサエレメントおよび複数のバス上でのマル
チプロセッシングには適用できないという課題があっ
た。また、セマフォ制御部を実装するためのハードウェ
アのボリューム、ソフトウェアのボリュームが増大して
しまうという課題があった。
【００２６】さらに、特開昭６３−３０４３３３号公報
に示された従来のマルチプロセッサ制御方式では、障害
発生時、障害の発生したＳＥのＣＰＵがファームウェア
によりダウン時の処理を行うという処理であるため、Ｓ
Ｅは必ずファームウェアを格納するメモリとプロセッサ
ＣＰＵとを備えたインテリジェントなシステムでなけれ
ばならず、ＳＥがノンインテリジェント（メモリとＣＰ
Ｕを備えていない）システムである場合にはこの従来の
マルチプロセッサ制御方式は適用できないという課題が
あった。
に示された従来のマルチプロセッサ制御方式では、障害
発生時、障害の発生したＳＥのＣＰＵがファームウェア
によりダウン時の処理を行うという処理であるため、Ｓ
Ｅは必ずファームウェアを格納するメモリとプロセッサ
ＣＰＵとを備えたインテリジェントなシステムでなけれ
ばならず、ＳＥがノンインテリジェント（メモリとＣＰ
Ｕを備えていない）システムである場合にはこの従来の
マルチプロセッサ制御方式は適用できないという課題が
あった。
【００２７】また、特開昭６３−３０４３３３号公報に
示された従来のマルチプロセッサ制御方式では、障害の
検知を通信にて行っているので、図２６に示すマスタＰ
Ｅ２００がＳＥ３００で障害が発生いた時に別のＳＥ３
１０，３２０，３３０と長時間通信を行っている場合に
は、ＳＥ３００の障害を検知することが遅れてしまうと
いう課題があった。この遅れは、致命的な障害が発生し
緊急にシステムをストップさせなければならないような
場合問題となる。
示された従来のマルチプロセッサ制御方式では、障害の
検知を通信にて行っているので、図２６に示すマスタＰ
Ｅ２００がＳＥ３００で障害が発生いた時に別のＳＥ３
１０，３２０，３３０と長時間通信を行っている場合に
は、ＳＥ３００の障害を検知することが遅れてしまうと
いう課題があった。この遅れは、致命的な障害が発生し
緊急にシステムをストップさせなければならないような
場合問題となる。
【００２８】また、図２８に示したような従来のマルチ
プロセッサ制御方式では、ＳＥ３００に障害が発生しエ
ラー通知信号６０３０にてホストＰＥ１００にその障害
が通知された場合、ホストＰＥ１００にエラーが通知さ
れ、ホストＰＥ１００がエラー時の処理（一般的にはシ
ステムのリセットなどの緊急時の処理）を実行するの
で、ＳＥ３００の以降、管理マスタプロセッサエレメン
ト（管理マスタＰＥ）６０００がエラー処理を実行する
ことができないという課題があった。
プロセッサ制御方式では、ＳＥ３００に障害が発生しエ
ラー通知信号６０３０にてホストＰＥ１００にその障害
が通知された場合、ホストＰＥ１００にエラーが通知さ
れ、ホストＰＥ１００がエラー時の処理（一般的にはシ
ステムのリセットなどの緊急時の処理）を実行するの
で、ＳＥ３００の以降、管理マスタプロセッサエレメン
ト（管理マスタＰＥ）６０００がエラー処理を実行する
ことができないという課題があった。
【００２９】さらに、図２８に示したような従来のマル
チプロセッサ制御方式では、ＳＥ３００とは無関係なマ
スタＰＥやＳＥにも影響が及ぶ。例えば、ホストＰＥ１
００がエラー報告を受けた時、ホストＰＥ１００はその
障害の危険度を把握できないため、緊急時の処理として
ＰＣＩバスリセットというエラー処理を行うとともに、
障害の発生したＳＥ３００とは無関係なマスタＰＥやＳ
Ｅもリセットしてしまうという課題があった。
チプロセッサ制御方式では、ＳＥ３００とは無関係なマ
スタＰＥやＳＥにも影響が及ぶ。例えば、ホストＰＥ１
００がエラー報告を受けた時、ホストＰＥ１００はその
障害の危険度を把握できないため、緊急時の処理として
ＰＣＩバスリセットというエラー処理を行うとともに、
障害の発生したＳＥ３００とは無関係なマスタＰＥやＳ
Ｅもリセットしてしまうという課題があった。
【００３０】また、図２８に示したような従来のマルチ
プロセッサ制御方式では、正常時のプログラムは管理マ
スタＰＥ６０００に実行させ、ＳＥ３００に障害が発生
し割り込み信号６０２０にてホストＰＥ１００にエラー
が通知された場合にホストＰＥ１００にエラー処理を実
行させるために、ホストＰＥ１００および管理マスタＰ
Ｅ６０００にそれぞれソフトウェアをインストールしな
ければならないなどシステムが非常に複雑になるという
課題があった。
プロセッサ制御方式では、正常時のプログラムは管理マ
スタＰＥ６０００に実行させ、ＳＥ３００に障害が発生
し割り込み信号６０２０にてホストＰＥ１００にエラー
が通知された場合にホストＰＥ１００にエラー処理を実
行させるために、ホストＰＥ１００および管理マスタＰ
Ｅ６０００にそれぞれソフトウェアをインストールしな
ければならないなどシステムが非常に複雑になるという
課題があった。
【００３１】さらに、特開平１−１４９１６１号公報に
示された従来のマルチプロセッサ制御方式では、独立し
た単一のホスト監視手段で全マスタＰＥの状態を監視す
る必要があり、主ホストや代替ホストがダウンした場合
にはホスト監視手段からの通知により全マスタＰＥが自
身が主ホストや代替ホストになるべきか決定する必要が
あり、また、主ホストになる優先順位の情報を全マスタ
ＰＥが個別に持たなければならないのでその情報をホス
ト間で同一に保つ必要があるので、ハードウェアボリュ
ーム、ソフトウェアボリューム、処理オーバーヘッドと
も増大するという課題があった。
示された従来のマルチプロセッサ制御方式では、独立し
た単一のホスト監視手段で全マスタＰＥの状態を監視す
る必要があり、主ホストや代替ホストがダウンした場合
にはホスト監視手段からの通知により全マスタＰＥが自
身が主ホストや代替ホストになるべきか決定する必要が
あり、また、主ホストになる優先順位の情報を全マスタ
ＰＥが個別に持たなければならないのでその情報をホス
ト間で同一に保つ必要があるので、ハードウェアボリュ
ーム、ソフトウェアボリューム、処理オーバーヘッドと
も増大するという課題があった。
【００３２】また、上記の従来のマルチプロセッサ制御
方式やマルチタスク制御方式では、タスクごとにハード
ウェア資源の内容を変えるためにはタスクごとに個別に
ハードウェア資源を持つ必要があり、それ故、ハードウ
ェアボリュームを増大させ、貴重なＩ／Ｏ空間に大きな
領域を必要とするという課題があった。さらに、ハード
ウェアを実装する時点で、対象となるハードウェア資源
を必要とするタスク数を把握しておかなければならない
という課題があった。
方式やマルチタスク制御方式では、タスクごとにハード
ウェア資源の内容を変えるためにはタスクごとに個別に
ハードウェア資源を持つ必要があり、それ故、ハードウ
ェアボリュームを増大させ、貴重なＩ／Ｏ空間に大きな
領域を必要とするという課題があった。さらに、ハード
ウェアを実装する時点で、対象となるハードウェア資源
を必要とするタスク数を把握しておかなければならない
という課題があった。
【００３３】この発明は上記のような課題を解決するた
めになされたもので、スレーブにマスタ機能を持たせた
りその他のハードウェアを追加することなく、ＳＥから
マスタＰＥへ割り込みをルーティングするマルチプロセ
ッサ制御方式を得ることを目的とする。
めになされたもので、スレーブにマスタ機能を持たせた
りその他のハードウェアを追加することなく、ＳＥから
マスタＰＥへ割り込みをルーティングするマルチプロセ
ッサ制御方式を得ることを目的とする。
【００３４】また、この発明はスレーブにマスタ機能を
持たせたりホストＰＥの割り込み処理ルーチンを特殊化
したりすることなく、さらに、基礎となるシステムハー
ドウェアを変更することなくＳＥからマスタＰＥへ割り
込みをルーティングするマルチプロセッサ制御方式を得
ることを目的とする。
持たせたりホストＰＥの割り込み処理ルーチンを特殊化
したりすることなく、さらに、基礎となるシステムハー
ドウェアを変更することなくＳＥからマスタＰＥへ割り
込みをルーティングするマルチプロセッサ制御方式を得
ることを目的とする。
【００３５】さらに、この発明はマスタＰＥとＳＥとの
通信に関する通信要求やデータを当事者間で直接送受信
できるマルチプロセッサ制御方式を得ることを目的とす
る。
通信に関する通信要求やデータを当事者間で直接送受信
できるマルチプロセッサ制御方式を得ることを目的とす
る。
【００３６】さらに、この発明はホストＰＥとマスタＰ
Ｅとの通信に関する通信要求やデータを当事者間で直接
送受信でき、従来のマルチプロセッサシステムに比べて
余分なオーバーヘッドをシステムにかけることなく通信
できるマルチプロセッサ制御方式を得ることを目的とす
る。
Ｅとの通信に関する通信要求やデータを当事者間で直接
送受信でき、従来のマルチプロセッサシステムに比べて
余分なオーバーヘッドをシステムにかけることなく通信
できるマルチプロセッサ制御方式を得ることを目的とす
る。
【００３７】さらに、この発明はＳＥで発生した障害を
迅速にそのＳＥを管理するマスタＰＥに通知して障害が
発生したＳＥとは無関係なマスタＰＥやＳＥに処理を継
続させることができ、さらに、ノンインテリジェントで
あるかインテリジェントであるかに関わらずすべてのＳ
Ｅに適応できる、信頼性、保守性、および柔軟性の高い
シスマルチプロセッサ制御方式を得ることを目的とす
る。
迅速にそのＳＥを管理するマスタＰＥに通知して障害が
発生したＳＥとは無関係なマスタＰＥやＳＥに処理を継
続させることができ、さらに、ノンインテリジェントで
あるかインテリジェントであるかに関わらずすべてのＳ
Ｅに適応できる、信頼性、保守性、および柔軟性の高い
シスマルチプロセッサ制御方式を得ることを目的とす
る。
【００３８】さらに、この発明は割り込み要求元および
割り込み要求要因を迅速に特定できるマルチプロセッサ
制御方式を得ることを目的とする。
割り込み要求要因を迅速に特定できるマルチプロセッサ
制御方式を得ることを目的とする。
【００３９】さらに、この発明はセマフォレジスタの取
得開放により複数のマスタＰＥ、ホストＰＥからのシス
テム共有資源へのアクセスを順次受け付けて処理するこ
とを可能にするマルチプロセッサ制御方式を得ることを
目的とする。
得開放により複数のマスタＰＥ、ホストＰＥからのシス
テム共有資源へのアクセスを順次受け付けて処理するこ
とを可能にするマルチプロセッサ制御方式を得ることを
目的とする。
【００４０】さらに、この発明はハードウェア、ソフト
ウェア、処理オーバーヘッドを増大させることなく、ホ
ストの権利をスムーズにシステムを構成するマスタＰＥ
に受け継がせてシステムダウンを防ぐマルチプロセッサ
制御方式を得ることを目的とする。
ウェア、処理オーバーヘッドを増大させることなく、ホ
ストの権利をスムーズにシステムを構成するマスタＰＥ
に受け継がせてシステムダウンを防ぐマルチプロセッサ
制御方式を得ることを目的とする。
【００４１】さらに、この発明はハードウェアとしては
１つしか実装されていないハードウェア資源をソフトウ
ェア的には複数存在するように扱うことにより、ハード
ウェアが要求するスペース、価格などのコストを低減で
きるマルチプロセッサ制御方式およびマルチタスク制御
方式を得ることを目的とする。
１つしか実装されていないハードウェア資源をソフトウ
ェア的には複数存在するように扱うことにより、ハード
ウェアが要求するスペース、価格などのコストを低減で
きるマルチプロセッサ制御方式およびマルチタスク制御
方式を得ることを目的とする。
【００４２】
【課題を解決するための手段】請求項１記載の発明に係
るマルチプロセッサ制御方式は、システム初期化時にマ
スタＰＥとＳＥに割り付けたシステム資源に関する情報
とＳＥからマスタＰＥへの割り込みルーティングに必要
な情報とを含むシステム構成情報を構成情報データベー
スに予め登録し、ＳＥからマスタＰＥへ割り込みが発生
した際には一旦ホストＰＥに割り込みを受けさせ、構成
情報データベースを参照して割り込み要求先であるマス
タＰＥを特定し、該マスタＰＥへ割り込みを通知するの
である。
るマルチプロセッサ制御方式は、システム初期化時にマ
スタＰＥとＳＥに割り付けたシステム資源に関する情報
とＳＥからマスタＰＥへの割り込みルーティングに必要
な情報とを含むシステム構成情報を構成情報データベー
スに予め登録し、ＳＥからマスタＰＥへ割り込みが発生
した際には一旦ホストＰＥに割り込みを受けさせ、構成
情報データベースを参照して割り込み要求先であるマス
タＰＥを特定し、該マスタＰＥへ割り込みを通知するの
である。
【００４３】請求項２記載の発明に係るマルチプロセッ
サ制御方式は、ホストＰＥを介さずに割り込み信号を少
なくともマスタＰＥとＳＥの間で直接ルーティングでき
る割り込みルーティング回路を設け、システム初期化時
に割り付けたシステム資源に関する情報とマスタＰＥと
ＳＥの間の割り込みルーティングに必要な情報とを含む
システム構成情報を構成情報データベースに予め登録
し、構成情報データベースに基づいてＳＥが発した割り
込み要求がマスタＰＥへルーティングされるように割り
込みルーティング回路を設定するものである。
サ制御方式は、ホストＰＥを介さずに割り込み信号を少
なくともマスタＰＥとＳＥの間で直接ルーティングでき
る割り込みルーティング回路を設け、システム初期化時
に割り付けたシステム資源に関する情報とマスタＰＥと
ＳＥの間の割り込みルーティングに必要な情報とを含む
システム構成情報を構成情報データベースに予め登録
し、構成情報データベースに基づいてＳＥが発した割り
込み要求がマスタＰＥへルーティングされるように割り
込みルーティング回路を設定するものである。
【００４４】請求項３記載の発明に係るマルチプロセッ
サ制御方式は、マルチプロセッサシステムが複数のマス
タＰＥと複数のＳＥとを有する場合、各マスタＰＥとそ
のスレーブとなるＳＥとの対応を示す情報もシステム構
成情報として構成情報データベースに予め登録し、構成
情報データベースに基づいて複数のＳＥのうちのいずれ
かが発した割り込み信号が該ＳＥを制御対象とするマス
タＰＥへルーティングされるように割り込みルーティン
グ回路を設定するものである。
サ制御方式は、マルチプロセッサシステムが複数のマス
タＰＥと複数のＳＥとを有する場合、各マスタＰＥとそ
のスレーブとなるＳＥとの対応を示す情報もシステム構
成情報として構成情報データベースに予め登録し、構成
情報データベースに基づいて複数のＳＥのうちのいずれ
かが発した割り込み信号が該ＳＥを制御対象とするマス
タＰＥへルーティングされるように割り込みルーティン
グ回路を設定するものである。
【００４５】請求項４記載の発明に係るマルチプロセッ
サ制御方式は、ホストＰＥが接続されたシステムバスと
他のシステムバスとを接続する１つのブリッジ機構と、
必要であれば、他のシステムバスとこれとは別の他のシ
ステムバスとを接続する少なくとも１つのブリッジ機構
とを設け、各マスタＰＥおよび各ＳＥの存在位置に関す
る情報もシステム構成情報として構成情報データベース
に予め登録し、構成情報データベースに基づいて各ＳＥ
が発した割り込み信号が対応する割り込み要求先に必要
ならばブリッジ機構を介してルーティングされるように
割り込みルーティング回路を設定するものである。
サ制御方式は、ホストＰＥが接続されたシステムバスと
他のシステムバスとを接続する１つのブリッジ機構と、
必要であれば、他のシステムバスとこれとは別の他のシ
ステムバスとを接続する少なくとも１つのブリッジ機構
とを設け、各マスタＰＥおよび各ＳＥの存在位置に関す
る情報もシステム構成情報として構成情報データベース
に予め登録し、構成情報データベースに基づいて各ＳＥ
が発した割り込み信号が対応する割り込み要求先に必要
ならばブリッジ機構を介してルーティングされるように
割り込みルーティング回路を設定するものである。
【００４６】請求項５記載の発明に係るマルチプロセッ
サ制御方式は、マスタＰＥとＳＥとが通信を行う場合、
ＳＥまたはマスタＰＥからの通信要求は割り込みとして
割り込みルーティング回路を用いてマスタＰＥまたはＳ
Ｅに通知し、マスタＰＥとＳＥとの間のデータ転送はウ
ィンドウを介して行うものである。
サ制御方式は、マスタＰＥとＳＥとが通信を行う場合、
ＳＥまたはマスタＰＥからの通信要求は割り込みとして
割り込みルーティング回路を用いてマスタＰＥまたはＳ
Ｅに通知し、マスタＰＥとＳＥとの間のデータ転送はウ
ィンドウを介して行うものである。
【００４７】請求項６記載の発明に係るマルチプロセッ
サ制御方式は、ホストＰＥとマスタＰＥとの間の通信お
よびマスタＰＥとＳＥとの間の通信における通信要求を
割り込みとして割り込みルーティング回路を用いて通知
し、ホストＰＥとマスタＰＥとの間のデータ転送はマス
タＰＥ上に設けた共有メモリを介して行い、マスタＰＥ
とＳＥとの間のデータ転送はマスタＰＥがシステムのマ
スタとなってデータ転送するものである。
サ制御方式は、ホストＰＥとマスタＰＥとの間の通信お
よびマスタＰＥとＳＥとの間の通信における通信要求を
割り込みとして割り込みルーティング回路を用いて通知
し、ホストＰＥとマスタＰＥとの間のデータ転送はマス
タＰＥ上に設けた共有メモリを介して行い、マスタＰＥ
とＳＥとの間のデータ転送はマスタＰＥがシステムのマ
スタとなってデータ転送するものである。
【００４８】請求項７記載の発明に係るマルチプロセッ
サ制御方式は、ＳＥにおいて障害が発生した際に割り込
みルーティング回路を介して割り込みにより障害の発生
をＳＥを管理マスタＰＥに報告し、障害の報告を受けた
管理マスタＰＥにＳＥのエラー要因レジスタにアクセス
させて障害の要因を確認し、障害の要因に応じて障害の
起きた機能を無効にすべく管理マスタＰＥにＳＥの機能
制御用レジスタの対応するビットをセットさせるもので
ある。
サ制御方式は、ＳＥにおいて障害が発生した際に割り込
みルーティング回路を介して割り込みにより障害の発生
をＳＥを管理マスタＰＥに報告し、障害の報告を受けた
管理マスタＰＥにＳＥのエラー要因レジスタにアクセス
させて障害の要因を確認し、障害の要因に応じて障害の
起きた機能を無効にすべく管理マスタＰＥにＳＥの機能
制御用レジスタの対応するビットをセットさせるもので
ある。
【００４９】請求項８記載の発明に係るマルチプロセッ
サ制御方式は、他のマスタＰＥ等からの割り込み信号を
受けるマスタＰＥに、割り込みの要求元を特定するとと
もに該マスタＰＥのＣＰＵに対して割り込みを発生する
割り込みレジスタと、割り込みの割り込み要因を特定す
るための割り込み要因レジスタとを設け、割り込み要求
を受付、処理する際には割り込みレジスタおよび割り込
み要因レジスタの対応するビットをセット、クリアする
ものである。
サ制御方式は、他のマスタＰＥ等からの割り込み信号を
受けるマスタＰＥに、割り込みの要求元を特定するとと
もに該マスタＰＥのＣＰＵに対して割り込みを発生する
割り込みレジスタと、割り込みの割り込み要因を特定す
るための割り込み要因レジスタとを設け、割り込み要求
を受付、処理する際には割り込みレジスタおよび割り込
み要因レジスタの対応するビットをセット、クリアする
ものである。
【００５０】請求項９記載の発明に係るマルチプロセッ
サ制御方式は、システム共有の資源を有するマスタＰＥ
にセマフォレジスタを設け、セマフォレジスタを開放す
る際にホストＰＥに対して割り込みを発生し、割り込み
を処理するホストＰＥの割り込み処理ルーチンでセマフ
ォレジスタの取得を待っているマスタＰＥおよびホスト
ＰＥのうちで最も優先度の高いものにセマフォレジスタ
の所有権を渡すべく割り込みを発生するものである。
サ制御方式は、システム共有の資源を有するマスタＰＥ
にセマフォレジスタを設け、セマフォレジスタを開放す
る際にホストＰＥに対して割り込みを発生し、割り込み
を処理するホストＰＥの割り込み処理ルーチンでセマフ
ォレジスタの取得を待っているマスタＰＥおよびホスト
ＰＥのうちで最も優先度の高いものにセマフォレジスタ
の所有権を渡すべく割り込みを発生するものである。
【００５１】請求項１０記載の発明に係るマルチプロセ
ッサ制御方式は、セマフォレジスタの取得を待っている
複数のタスクがマスタＰＥないしホストＰＥにある場
合、最も優先度の高いタスクを優先的に実行するもので
ある。
ッサ制御方式は、セマフォレジスタの取得を待っている
複数のタスクがマスタＰＥないしホストＰＥにある場
合、最も優先度の高いタスクを優先的に実行するもので
ある。
【００５２】請求項１１記載の発明に係るマルチプロセ
ッサ制御方式は、複数のマスタＰＥのそれぞれにシステ
ムＩ／Ｏ空間において同一のアドレスで指定される領域
を有するホスト設定レジスタを設け、ホスト設定レジス
タの各ビットに複数のマスタＰＥのいずれか１つを一意
的に対応づけ、ホスト設定レジスタのいずれかのビット
をセットすることにより、そのビットに対応するマスタ
ＰＥをホストＰＥとして動作させるものである。
ッサ制御方式は、複数のマスタＰＥのそれぞれにシステ
ムＩ／Ｏ空間において同一のアドレスで指定される領域
を有するホスト設定レジスタを設け、ホスト設定レジス
タの各ビットに複数のマスタＰＥのいずれか１つを一意
的に対応づけ、ホスト設定レジスタのいずれかのビット
をセットすることにより、そのビットに対応するマスタ
ＰＥをホストＰＥとして動作させるものである。
【００５３】請求項１２記載の発明に係るマルチプロセ
ッサ制御方式は、複数のタスクがマルチプロセッサシス
テムの１つのハードウェア資源を利用する場合、ハード
ウェア資源に対応する仮想のハードウェア資源を各タス
クのコンテキストとして持たせるものである。
ッサ制御方式は、複数のタスクがマルチプロセッサシス
テムの１つのハードウェア資源を利用する場合、ハード
ウェア資源に対応する仮想のハードウェア資源を各タス
クのコンテキストとして持たせるものである。
【００５４】請求項１３記載の発明に係るマルチタスク
制御方式は、少なくとも１つのプロセッサエレメントを
有するシステムにおいて、プロセッサエレメントで実行
される複数のタスクがシステムの１つのハードウェア資
源を利用する場合、ハードウェア資源に対応する仮想の
ハードウェア資源を各タスクのコンテキストとして持た
せるものである。
制御方式は、少なくとも１つのプロセッサエレメントを
有するシステムにおいて、プロセッサエレメントで実行
される複数のタスクがシステムの１つのハードウェア資
源を利用する場合、ハードウェア資源に対応する仮想の
ハードウェア資源を各タスクのコンテキストとして持た
せるものである。
【００５５】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
ルチプロセッサ制御方式が適用されるマルチプロセッサ
システムの構成を示すブロック図である。この実施の形
態１によるマルチプロセッサシステムのベースとなるハ
ードウェアは、例えば、ＰＣＩバスやそれに準じたバス
をシステムバスとするＩＢＭ ＰＣ／ＡＴアーキテクチ
ャに従うものである。図１において、１００はシステム
全体のホストとなるホストプロセッサエレメント（以
下、ホストＰＥと記す）、１０１はホストＰＥ１００内
に設けられたＣＰＵ、１０２はホストＰＥ１００が管理
するシステム構成情報を蓄積するためデータベースであ
る構成情報データベース（以下、構成情報ＤＢと略
す）、１０３はホストＰＥ１００内に設けられた割り込
みコントローラ、１０４はホストＰＥ１００内に設けれ
れており、システムの周辺デバイスからの割り込みを割
り込みコントローラ１０３のどのレベルに割り振るかを
ルーティングする割り込みルーティング機構であり、一
般的にはＰＣＩバス制御用のチップセット内に実装され
る。また、１５０はシステムバスに含まれる一般的な接
続線である割り込み信号線（システムバス）、２００は
割り込み信号線１５０に接続されており、ＰＣＩバス上
に存在しシステムの１つのマスタとなりえるＬＡＮカー
ド等のマスタＰＥ、２１０は割り込み信号線１５０に接
続されており、ＰＣＩバス上に存在する他のマスタデバ
イスとしてのマスタＰＥ、２１１はマスタＰＥ２１０内
に設けられたＣＰＵ、２１２はマスタＰＥ２１０内に設
けられたＩ／Ｏレジスタであり、外部からビットをセッ
トされるとＣＰＵ２１１に対して割り込みを発生する割
り込みレジスタ、３００はＰＣＩバス上に存在してホス
トＰＥ１００に対して割り込みを発生する１つのスレー
ブデバイスとしてのＳＥ、３１０はＰＣＩバス上に存在
する他のスレーブデバイスとしてのＳＥである。また、
図２は構成情報ＤＢ１０２の内容のうち、割り込みルー
ティングに関連する情報の一例を示す説明図である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
ルチプロセッサ制御方式が適用されるマルチプロセッサ
システムの構成を示すブロック図である。この実施の形
態１によるマルチプロセッサシステムのベースとなるハ
ードウェアは、例えば、ＰＣＩバスやそれに準じたバス
をシステムバスとするＩＢＭ ＰＣ／ＡＴアーキテクチ
ャに従うものである。図１において、１００はシステム
全体のホストとなるホストプロセッサエレメント（以
下、ホストＰＥと記す）、１０１はホストＰＥ１００内
に設けられたＣＰＵ、１０２はホストＰＥ１００が管理
するシステム構成情報を蓄積するためデータベースであ
る構成情報データベース（以下、構成情報ＤＢと略
す）、１０３はホストＰＥ１００内に設けられた割り込
みコントローラ、１０４はホストＰＥ１００内に設けれ
れており、システムの周辺デバイスからの割り込みを割
り込みコントローラ１０３のどのレベルに割り振るかを
ルーティングする割り込みルーティング機構であり、一
般的にはＰＣＩバス制御用のチップセット内に実装され
る。また、１５０はシステムバスに含まれる一般的な接
続線である割り込み信号線（システムバス）、２００は
割り込み信号線１５０に接続されており、ＰＣＩバス上
に存在しシステムの１つのマスタとなりえるＬＡＮカー
ド等のマスタＰＥ、２１０は割り込み信号線１５０に接
続されており、ＰＣＩバス上に存在する他のマスタデバ
イスとしてのマスタＰＥ、２１１はマスタＰＥ２１０内
に設けられたＣＰＵ、２１２はマスタＰＥ２１０内に設
けられたＩ／Ｏレジスタであり、外部からビットをセッ
トされるとＣＰＵ２１１に対して割り込みを発生する割
り込みレジスタ、３００はＰＣＩバス上に存在してホス
トＰＥ１００に対して割り込みを発生する１つのスレー
ブデバイスとしてのＳＥ、３１０はＰＣＩバス上に存在
する他のスレーブデバイスとしてのＳＥである。また、
図２は構成情報ＤＢ１０２の内容のうち、割り込みルー
ティングに関連する情報の一例を示す説明図である。
【００５６】次に動作について説明する。まず、ＰＣＩ
バス上のスレーブＳＥ３００から対象デバイスであるＰ
ＣＩバス上のマスタＰＥ２１０に割り込みを通知する動
作の流れについて説明する。ＰＣＩバスの割り込み信号
線は一般的には図１中のＰＣＩバスの割り込み信号線１
５０のように配線されるので、一般のシステムハードウ
ェアで直接あるデバイスからの割り込みを別のデバイス
に通知することができる。しかし、ＰＣＩバスの割り込
み信号線１５０のような配線はＰＣＩとしては規格化さ
れておらず、正規の規格ではＰＣＩ上のデバイスからの
割り込み信号はデバイスごとにそれぞれホストＰＥ１０
０に入力されることとなっている。そのため、規格に則
してＰＣＩバス上のデバイスから他のＰＣＩ上のデバイ
スへ割り込みを発生させることは一般的なハードウェア
システムだけでは実現できず、ソフトウェアもしくは特
殊なハードウェアの実装が必要となる。この実施の形態
１によるマルチプロセッサ制御方式は、特殊なハードウ
ェアを実装することなく、ソフトウェアのみでＰＣＩバ
ス上のデバイス間の割り込みをルーティングするように
構成されており、以下では、ＳＥ３１０がマスタＰＥ２
１０へ割り込み要求を行った場合を例にとってこの実施
の形態１によるマルチプロセッサ制御方式の割り込みル
ーティングについて説明する。
バス上のスレーブＳＥ３００から対象デバイスであるＰ
ＣＩバス上のマスタＰＥ２１０に割り込みを通知する動
作の流れについて説明する。ＰＣＩバスの割り込み信号
線は一般的には図１中のＰＣＩバスの割り込み信号線１
５０のように配線されるので、一般のシステムハードウ
ェアで直接あるデバイスからの割り込みを別のデバイス
に通知することができる。しかし、ＰＣＩバスの割り込
み信号線１５０のような配線はＰＣＩとしては規格化さ
れておらず、正規の規格ではＰＣＩ上のデバイスからの
割り込み信号はデバイスごとにそれぞれホストＰＥ１０
０に入力されることとなっている。そのため、規格に則
してＰＣＩバス上のデバイスから他のＰＣＩ上のデバイ
スへ割り込みを発生させることは一般的なハードウェア
システムだけでは実現できず、ソフトウェアもしくは特
殊なハードウェアの実装が必要となる。この実施の形態
１によるマルチプロセッサ制御方式は、特殊なハードウ
ェアを実装することなく、ソフトウェアのみでＰＣＩバ
ス上のデバイス間の割り込みをルーティングするように
構成されており、以下では、ＳＥ３１０がマスタＰＥ２
１０へ割り込み要求を行った場合を例にとってこの実施
の形態１によるマルチプロセッサ制御方式の割り込みル
ーティングについて説明する。
【００５７】システム初期化時に、ホストＰＥ１００、
各マスタＰＥ２００，２１０、およびＳＥ３００，３１
０が必要とする、メモリ、Ｉ／Ｏ、割り込み等のシステ
ムの資源を割り付け、その割り付けられたシステム資源
に関する情報とともに、図２に示すような、各マスタＰ
Ｅ２００，２１０の名称とその割り込みレジスタのＩ／
Ｏアドレスと各マスタＰＥ２００，２１０の対象となる
スレーブとしてのＳＥ３００，３１０の名称（即ち、マ
スタＰＥとＳＥとの対応関係）とそのＳＥの使用する割
り込みレベルとを含む割り込みルーティングに関連する
情報をシステム構成情報として構成情報ＤＢ１０２に予
め登録する。なお、図２には、ＳＥ３００，３１０がマ
スタＰＥ２１０のスレーブとして動作する旨が規定され
ている。
各マスタＰＥ２００，２１０、およびＳＥ３００，３１
０が必要とする、メモリ、Ｉ／Ｏ、割り込み等のシステ
ムの資源を割り付け、その割り付けられたシステム資源
に関する情報とともに、図２に示すような、各マスタＰ
Ｅ２００，２１０の名称とその割り込みレジスタのＩ／
Ｏアドレスと各マスタＰＥ２００，２１０の対象となる
スレーブとしてのＳＥ３００，３１０の名称（即ち、マ
スタＰＥとＳＥとの対応関係）とそのＳＥの使用する割
り込みレベルとを含む割り込みルーティングに関連する
情報をシステム構成情報として構成情報ＤＢ１０２に予
め登録する。なお、図２には、ＳＥ３００，３１０がマ
スタＰＥ２１０のスレーブとして動作する旨が規定され
ている。
【００５８】次に、図１に示す矢印（１）に示すよう
に、ＳＥ３００がマスタＰＥ２１０へのハードウェア上
の割り込みをＰＣＩバスの割り込み信号線１５０上に発
生すると、矢印（２）に示されているように、一般的な
ＰＣＩバス制御用のチップセット内に実装されている割
り込みルーティング機構１０４を介して割り込みコント
ローラ１０３の割り込みレベル１０（図２に示したよう
にＳＥ３００の割り込みレベルは１０である）に入力さ
れる。次に、割り込みコントローラ１０３は、矢印
（３）に示すようにＣＰＵ１０１に対して割り込み要求
を発生し、ＣＰＵ１０１にＩＳＲ（割り込み処理ルーチ
ン）を起動させる。ＩＳＲを起動したＣＰＵ１０１は、
発生した割り込みレベルが１０であることを確認し、矢
印（４）に示すように構成情報ＤＢ１０２にアクセスし
割り込み要求先であるマスタＰＥ２１０の割り込みレジ
スタ２１２のＩ／Ｏアドレスを０ｘ３００と判断し、矢
印（５）に示すようにマスタＰＥ２１０の割り込みレジ
スタ２１２の必要ビットをセットする。そして、マスタ
ＰＥ２１０の割り込みレジスタ２１２のビットがセット
されると、矢印（６）に示すようにマスタＰＥ２１０内
のＣＰＵ２１１に対して割り込みが発生する。このよう
なフローに従って、ＳＥ３００で発生したマスタＰＥ２
１０への割り込み要求はホストＰＥ１００を介してルー
ティングされる。
に、ＳＥ３００がマスタＰＥ２１０へのハードウェア上
の割り込みをＰＣＩバスの割り込み信号線１５０上に発
生すると、矢印（２）に示されているように、一般的な
ＰＣＩバス制御用のチップセット内に実装されている割
り込みルーティング機構１０４を介して割り込みコント
ローラ１０３の割り込みレベル１０（図２に示したよう
にＳＥ３００の割り込みレベルは１０である）に入力さ
れる。次に、割り込みコントローラ１０３は、矢印
（３）に示すようにＣＰＵ１０１に対して割り込み要求
を発生し、ＣＰＵ１０１にＩＳＲ（割り込み処理ルーチ
ン）を起動させる。ＩＳＲを起動したＣＰＵ１０１は、
発生した割り込みレベルが１０であることを確認し、矢
印（４）に示すように構成情報ＤＢ１０２にアクセスし
割り込み要求先であるマスタＰＥ２１０の割り込みレジ
スタ２１２のＩ／Ｏアドレスを０ｘ３００と判断し、矢
印（５）に示すようにマスタＰＥ２１０の割り込みレジ
スタ２１２の必要ビットをセットする。そして、マスタ
ＰＥ２１０の割り込みレジスタ２１２のビットがセット
されると、矢印（６）に示すようにマスタＰＥ２１０内
のＣＰＵ２１１に対して割り込みが発生する。このよう
なフローに従って、ＳＥ３００で発生したマスタＰＥ２
１０への割り込み要求はホストＰＥ１００を介してルー
ティングされる。
【００５９】以上のように、この実施の形態１によれ
ば、ＰＣＩバスをシステムバスとして用いておりハード
ウェア的にはスレーブであるＳＥ３００からマスタＰＥ
２１０に割り込みを通知できないマルチプロセッサシス
テムにおいても、ＰＣＩバスシステムの一般的なハード
ウェアに割り込みルーティング用のソフトウェアルーチ
ンを組み込むことにより、スレーブにマスタ機能を持た
せたりその他のハードウェアを追加することなく、割り
込みのルーティングを行うことができる。また、マスタ
ＰＥやターゲットであるＳＥが複数存在する複雑なマル
チプロセッサシステムにおいても、構成情報ＤＢ１０２
の内容を参照することにより容易にシステム構成を把握
でき、さらに、構成情報ＤＢ１０２の内容を変更するこ
とにより割り込みルーティングの変更を行えるため、シ
ステムのフレキシビリティを向上させることができる。
ば、ＰＣＩバスをシステムバスとして用いておりハード
ウェア的にはスレーブであるＳＥ３００からマスタＰＥ
２１０に割り込みを通知できないマルチプロセッサシス
テムにおいても、ＰＣＩバスシステムの一般的なハード
ウェアに割り込みルーティング用のソフトウェアルーチ
ンを組み込むことにより、スレーブにマスタ機能を持た
せたりその他のハードウェアを追加することなく、割り
込みのルーティングを行うことができる。また、マスタ
ＰＥやターゲットであるＳＥが複数存在する複雑なマル
チプロセッサシステムにおいても、構成情報ＤＢ１０２
の内容を参照することにより容易にシステム構成を把握
でき、さらに、構成情報ＤＢ１０２の内容を変更するこ
とにより割り込みルーティングの変更を行えるため、シ
ステムのフレキシビリティを向上させることができる。
【００６０】実施の形態２．図３はこの発明の実施の形
態２によるマルチプロセッサ制御方式が適用されるマル
チプロセッサシステムの構成を示すブロック図である。
この実施の形態２によるマルチプロセッサシステムは、
割り込み信号線が全デバイスに共通に配線されているも
のではなく、ＰＣＩバスのようにホストＰＥとＰＣＩバ
ス上の各デバイスの間を一対一で複数組接続されるよう
なシステムであり、図示していないホストＰＥを介さず
にＳＥとマスタＰＥの間で割り込みを直接通知するため
の基本的な割り込みルーティング回路を有している。
態２によるマルチプロセッサ制御方式が適用されるマル
チプロセッサシステムの構成を示すブロック図である。
この実施の形態２によるマルチプロセッサシステムは、
割り込み信号線が全デバイスに共通に配線されているも
のではなく、ＰＣＩバスのようにホストＰＥとＰＣＩバ
ス上の各デバイスの間を一対一で複数組接続されるよう
なシステムであり、図示していないホストＰＥを介さず
にＳＥとマスタＰＥの間で割り込みを直接通知するため
の基本的な割り込みルーティング回路を有している。
【００６１】図３において、ＩＮＴ０＃，ＩＮＴ１＃，
ＩＮＴ２＃，ＩＮＴ３＃，ＩＮＴ４＃はそれぞれプルア
ップされたオープンコレクタ形式のローアクティブの割
り込み信号線、１０００は割り込みルーティング回路、
１１００〜１１０４は割り込み信号線ＩＮＴ０＃，ＩＮ
Ｔ１＃，ＩＮＴ２＃，ＩＮＴ３＃，ＩＮＴ４＃の内の１
つを介して割り込みルーティング回路１０００へ入力さ
れるあるＳＥからの割り込み信号を他の割り込み信号線
を介してあるマスタＰＥへルーティング設定するための
割り込み設定レジスタであり、割り込み設定レジスタ１
１００は割り込み信号線ＩＮＴ０＃へ、割り込み設定レ
ジスタ１１０１は割り込み信号線ＩＮＴ１＃へ、割り込
み設定レジスタ１１０２は割り込み信号線ＩＮＴ２＃
へ、割り込み設定レジスタ１１０３は割り込み信号線Ｉ
ＮＴ３＃へ、割り込み設定レジスタ１１０４は割り込み
信号線ＩＮＴ４＃へ割り込みをそれぞれルーティングす
るように構成されている。また、１２００〜１２１９は
各割り込み信号線ＩＮＴ０＃，ＩＮＴ１＃，ＩＮＴ２
＃，ＩＮＴ３＃，ＩＮＴ４＃を介して入力される割り込
み信号を反転した信号と各割り込み設定レジスタ１１０
０〜１１０４のいずれかのビットの出力との論理積を求
めて主力する演算回路、１３００〜１３０４はそれぞれ
４つの上記演算回路の出力の論理和を求めて出力して、
割り込み信号線ＩＮＴ０＃，ＩＮＴ１＃，ＩＮＴ２＃，
ＩＮＴ３＃，ＩＮＴ４＃への出力を制御するためのＮＯ
Ｒ回路、１４００〜１４０４はそれぞれ各ＮＯＲ回路１
３００〜１３０４からの出力を入力し、割り込み信号線
ＩＮＴ０＃，ＩＮＴ１＃，ＩＮＴ２＃，ＩＮＴ３＃，Ｉ
ＮＴ４＃へ割り込み信号を出力する割り込み信号出力回
路である。
ＩＮＴ２＃，ＩＮＴ３＃，ＩＮＴ４＃はそれぞれプルア
ップされたオープンコレクタ形式のローアクティブの割
り込み信号線、１０００は割り込みルーティング回路、
１１００〜１１０４は割り込み信号線ＩＮＴ０＃，ＩＮ
Ｔ１＃，ＩＮＴ２＃，ＩＮＴ３＃，ＩＮＴ４＃の内の１
つを介して割り込みルーティング回路１０００へ入力さ
れるあるＳＥからの割り込み信号を他の割り込み信号線
を介してあるマスタＰＥへルーティング設定するための
割り込み設定レジスタであり、割り込み設定レジスタ１
１００は割り込み信号線ＩＮＴ０＃へ、割り込み設定レ
ジスタ１１０１は割り込み信号線ＩＮＴ１＃へ、割り込
み設定レジスタ１１０２は割り込み信号線ＩＮＴ２＃
へ、割り込み設定レジスタ１１０３は割り込み信号線Ｉ
ＮＴ３＃へ、割り込み設定レジスタ１１０４は割り込み
信号線ＩＮＴ４＃へ割り込みをそれぞれルーティングす
るように構成されている。また、１２００〜１２１９は
各割り込み信号線ＩＮＴ０＃，ＩＮＴ１＃，ＩＮＴ２
＃，ＩＮＴ３＃，ＩＮＴ４＃を介して入力される割り込
み信号を反転した信号と各割り込み設定レジスタ１１０
０〜１１０４のいずれかのビットの出力との論理積を求
めて主力する演算回路、１３００〜１３０４はそれぞれ
４つの上記演算回路の出力の論理和を求めて出力して、
割り込み信号線ＩＮＴ０＃，ＩＮＴ１＃，ＩＮＴ２＃，
ＩＮＴ３＃，ＩＮＴ４＃への出力を制御するためのＮＯ
Ｒ回路、１４００〜１４０４はそれぞれ各ＮＯＲ回路１
３００〜１３０４からの出力を入力し、割り込み信号線
ＩＮＴ０＃，ＩＮＴ１＃，ＩＮＴ２＃，ＩＮＴ３＃，Ｉ
ＮＴ４＃へ割り込み信号を出力する割り込み信号出力回
路である。
【００６２】割り込み設定レジスタ１１００，１１０
１，１１０２，１１０３，１１０４の４つのビットのそ
れぞれは、どの割り込み信号線ＩＮＴ０＃，ＩＮＴ１
＃，ＩＮＴ２＃，ＩＮＴ３＃，ＩＮＴ４＃からの割り込
みを許可するかを規定している。各割り込み設定レジス
タ１１００〜１１０４において、ビット０は割り込み信
号線ＩＮＴ０＃から、ビット１は割り込み信号線ＩＮＴ
１＃から、ビット２は割り込み信号線ＩＮＴ２＃から、
ビット３は割り込み信号線ＩＮＴ３＃から、ビット４は
割り込み信号線ＩＮＴ４＃からの割り込みを許可する
（ここで、例えば、割り込み設定レジスタ１１００の４
つのビットはビット１、ビット２、ビット３、ビット４
から構成されている）。例えば、割り込み設定レジスタ
１１０１のビット２がセットされていると、割り込み信
号線ＩＮＴ２＃を介して入力された割り込みを割り込み
信号線ＩＮＴ１＃にルーティングすることを許可する。
１，１１０２，１１０３，１１０４の４つのビットのそ
れぞれは、どの割り込み信号線ＩＮＴ０＃，ＩＮＴ１
＃，ＩＮＴ２＃，ＩＮＴ３＃，ＩＮＴ４＃からの割り込
みを許可するかを規定している。各割り込み設定レジス
タ１１００〜１１０４において、ビット０は割り込み信
号線ＩＮＴ０＃から、ビット１は割り込み信号線ＩＮＴ
１＃から、ビット２は割り込み信号線ＩＮＴ２＃から、
ビット３は割り込み信号線ＩＮＴ３＃から、ビット４は
割り込み信号線ＩＮＴ４＃からの割り込みを許可する
（ここで、例えば、割り込み設定レジスタ１１００の４
つのビットはビット１、ビット２、ビット３、ビット４
から構成されている）。例えば、割り込み設定レジスタ
１１０１のビット２がセットされていると、割り込み信
号線ＩＮＴ２＃を介して入力された割り込みを割り込み
信号線ＩＮＴ１＃にルーティングすることを許可する。
【００６３】次に動作について説明する。以下、図３に
示すように割り込みを発生するＳＥ３００が割り込み信
号線ＩＮＴ４＃に接続されており、その割り込みを受け
るべきマスタＰＥ２００が割り込み信号線ＩＮＴ０＃に
接続されていると仮定し、ＳＥ３００がマスタＰＥ２０
０に対して割り込みを要求した場合のこの実施の形態２
によるマルチプロセッサ制御方式の割り込み要求ルーテ
ィングについて説明する。
示すように割り込みを発生するＳＥ３００が割り込み信
号線ＩＮＴ４＃に接続されており、その割り込みを受け
るべきマスタＰＥ２００が割り込み信号線ＩＮＴ０＃に
接続されていると仮定し、ＳＥ３００がマスタＰＥ２０
０に対して割り込みを要求した場合のこの実施の形態２
によるマルチプロセッサ制御方式の割り込み要求ルーテ
ィングについて説明する。
【００６４】マルチプロセッサシステムは、システム初
期化時に、上記実施の形態１と同様に、ホストＰＥ、マ
スタＰＥ２００、およびＳＥ３００が必要とする、メモ
リ、Ｉ／Ｏ、割り込み等のシステムの資源を割り付け、
その割り付けられたシステム資源に関する情報ととも
に、マスタＰＥ２００の名称とその割り込みレジスタの
Ｉ／ＯアドレスとマスタＰＥ２００の対象となるスレー
ブとしてのＳＥ３００の名称（即ち、マスタＰＥとＳＥ
との対応関係）とそのＳＥの使用する割り込みレベルと
を含む割り込みルーティングに関連する情報が、システ
ム構成情報として図示していない構成情報ＤＢに予め登
録される。ホストＰＥは、この構成情報ＤＢを参照して
図３に示すような割り込み信号線ＩＮＴ０＃，ＩＮＴ１
＃，ＩＮＴ２＃，ＩＮＴ３＃，ＩＮＴ４＃の使用状況を
認識し、割り込み信号線ＩＮＴ４＃への割り込み設定レ
ジスタ１１０４の全ビットをクリアし、さらに、割り込
み信号線ＩＮＴ０＃への割り込み設定レジスタ１１００
のビット４のみをセットする。これにより、割り込み信
号線ＩＮＴ４＃は割り込みルーティング回路１０００に
よってドライブされることはなく、ＳＥ３００のみにド
ライブされるので、割り込み信号線ＩＮＴ４＃上で信号
の衝突が起こることはない。
期化時に、上記実施の形態１と同様に、ホストＰＥ、マ
スタＰＥ２００、およびＳＥ３００が必要とする、メモ
リ、Ｉ／Ｏ、割り込み等のシステムの資源を割り付け、
その割り付けられたシステム資源に関する情報ととも
に、マスタＰＥ２００の名称とその割り込みレジスタの
Ｉ／ＯアドレスとマスタＰＥ２００の対象となるスレー
ブとしてのＳＥ３００の名称（即ち、マスタＰＥとＳＥ
との対応関係）とそのＳＥの使用する割り込みレベルと
を含む割り込みルーティングに関連する情報が、システ
ム構成情報として図示していない構成情報ＤＢに予め登
録される。ホストＰＥは、この構成情報ＤＢを参照して
図３に示すような割り込み信号線ＩＮＴ０＃，ＩＮＴ１
＃，ＩＮＴ２＃，ＩＮＴ３＃，ＩＮＴ４＃の使用状況を
認識し、割り込み信号線ＩＮＴ４＃への割り込み設定レ
ジスタ１１０４の全ビットをクリアし、さらに、割り込
み信号線ＩＮＴ０＃への割り込み設定レジスタ１１００
のビット４のみをセットする。これにより、割り込み信
号線ＩＮＴ４＃は割り込みルーティング回路１０００に
よってドライブされることはなく、ＳＥ３００のみにド
ライブされるので、割り込み信号線ＩＮＴ４＃上で信号
の衝突が起こることはない。
【００６５】ＳＥ３００が自身の内部に持っているマス
タＰＥ２００との共有メモリ（図示せず）にデータをセ
ットして割り込み信号を割り込みルーティング回路１０
００に送出し、割り込み信号線ＩＮＴ４＃をアクティブ
にドライブすると、演算回路１２０３，１２０７，１２
１１，１２１５，１２１９の一方の入力はアクティブに
なる。一方、割り込み設定レジスタ１１００のビット４
がセットされているので、上記の演算回路１２０３，１
２０７，１２１１，１２１５，１２１９のうちで、もう
一方の入力がアクティブになっているのは演算回路１２
０３のみであるので、演算回路１２０３のみの出力がア
クティブになる。その結果、ＮＯＲ回路１３００の出力
がアクティブになり、割り込み信号線ＩＮＴ０＃にその
出力が接続された割り込み信号出力回路１４００が割り
込み信号線ＩＮＴ０＃をアクティブにドライブする。こ
のようなルーティングにより、ＳＥ３００で発生した割
り込み要求は、割り込み信号線ＩＮＴ４＃を介して割り
込みルーティング回路１０００に入力され、さらに、割
り込み信号線ＩＮＴ０＃を介してマスタＰＥ２００へ通
知される。
タＰＥ２００との共有メモリ（図示せず）にデータをセ
ットして割り込み信号を割り込みルーティング回路１０
００に送出し、割り込み信号線ＩＮＴ４＃をアクティブ
にドライブすると、演算回路１２０３，１２０７，１２
１１，１２１５，１２１９の一方の入力はアクティブに
なる。一方、割り込み設定レジスタ１１００のビット４
がセットされているので、上記の演算回路１２０３，１
２０７，１２１１，１２１５，１２１９のうちで、もう
一方の入力がアクティブになっているのは演算回路１２
０３のみであるので、演算回路１２０３のみの出力がア
クティブになる。その結果、ＮＯＲ回路１３００の出力
がアクティブになり、割り込み信号線ＩＮＴ０＃にその
出力が接続された割り込み信号出力回路１４００が割り
込み信号線ＩＮＴ０＃をアクティブにドライブする。こ
のようなルーティングにより、ＳＥ３００で発生した割
り込み要求は、割り込み信号線ＩＮＴ４＃を介して割り
込みルーティング回路１０００に入力され、さらに、割
り込み信号線ＩＮＴ０＃を介してマスタＰＥ２００へ通
知される。
【００６６】以上のように、この実施の形態２によれ
ば、ＰＣＩバスをシステムバスとする一般的なシステム
ハードウェアだけではターゲットであるＳＥ３００から
マスタＰＥ２００に割り込みを通知できないマルチプロ
セッサシステムにおいても、スレーブにマスタ機能を持
たせたりホストＰＥ１００の割り込み処理ルーチンを特
殊化したりすることなく、さらに、基礎となるシステム
ハードウェアを変更することなく、必要な割り込みルー
ティング回路１０００を付加するだけでＳＥ３００から
マスタＰＥ２００へ割り込みをルーティングできる。さ
らに、上記実施の形態１のように割り込みルーティング
の際にホストＰＥ１００が介在しないため、割り込み通
知に関して余分なオーバーヘッドはかからない。また、
マスタＰＥやターゲットであるＳＥが複数存在する複雑
なマルチプロセッサシステムにおいても、構成情報ＤＢ
１０２の内容を参照することにより容易にシステム構成
を把握でき、さらに、構成情報ＤＢ１０２の内容を変更
することにより割り込みルーティングの変更を行えるた
め、システムのフレキシビリティを向上させることがで
きる。
ば、ＰＣＩバスをシステムバスとする一般的なシステム
ハードウェアだけではターゲットであるＳＥ３００から
マスタＰＥ２００に割り込みを通知できないマルチプロ
セッサシステムにおいても、スレーブにマスタ機能を持
たせたりホストＰＥ１００の割り込み処理ルーチンを特
殊化したりすることなく、さらに、基礎となるシステム
ハードウェアを変更することなく、必要な割り込みルー
ティング回路１０００を付加するだけでＳＥ３００から
マスタＰＥ２００へ割り込みをルーティングできる。さ
らに、上記実施の形態１のように割り込みルーティング
の際にホストＰＥ１００が介在しないため、割り込み通
知に関して余分なオーバーヘッドはかからない。また、
マスタＰＥやターゲットであるＳＥが複数存在する複雑
なマルチプロセッサシステムにおいても、構成情報ＤＢ
１０２の内容を参照することにより容易にシステム構成
を把握でき、さらに、構成情報ＤＢ１０２の内容を変更
することにより割り込みルーティングの変更を行えるた
め、システムのフレキシビリティを向上させることがで
きる。
【００６７】実施の形態３．図４はこの発明の実施の形
態３によるマルチプロセッサ制御方式が適用されるマル
チプロセッサシステムの構成を示すブロック図である。
この実施の形態３によるマルチプロセッサシステムのベ
ースとなるハードウェアは、ＰＣＩバスやそれに準じた
バスをシステムバスとするＩＢＭ ＰＣ／ＡＴアーキテ
クチャに従うものである。また、この実施の形態３によ
るマルチプロセッサシステムは、５ＰＣＩスロットを持
つＰＣＩバスシステムであり、上記実施の形態１で説明
したような理由により一般的なハードウェアでは直接ル
ーティングできないＰＣＩバス上のデバイス間の割り込
みを可能とする割り込みルーティング回路を備えてい
る。
態３によるマルチプロセッサ制御方式が適用されるマル
チプロセッサシステムの構成を示すブロック図である。
この実施の形態３によるマルチプロセッサシステムのベ
ースとなるハードウェアは、ＰＣＩバスやそれに準じた
バスをシステムバスとするＩＢＭ ＰＣ／ＡＴアーキテ
クチャに従うものである。また、この実施の形態３によ
るマルチプロセッサシステムは、５ＰＣＩスロットを持
つＰＣＩバスシステムであり、上記実施の形態１で説明
したような理由により一般的なハードウェアでは直接ル
ーティングできないＰＣＩバス上のデバイス間の割り込
みを可能とする割り込みルーティング回路を備えてい
る。
【００６８】図４において、図１に示す上記実施の形態
１のよるマルチプロセッサシステムの構成要素と同一の
ものには同一の符号を付してその説明を省略する。ま
た、１，２，３、４、５はＰＣＩバスのＰＣＩスロット
であり、ＰＣＩスロット２の割り込み信号線ＩＮＴＡ＃
に接続されているマスタＰＥ２００およびＰＣＩスロッ
ト４の割り込み信号線ＩＮＴＡ＃に接続されているＳＥ
３００を除いて、割り込みを使用するＰＣＩバス上のデ
バイスは他には接続されていないと仮定する。また、１
１０は例えばインテル社の８２４３０ＦＸのような一般
的なＰＣＩバスシステム用のＰＣＩチップセット、１０
４はＰＣＩチップセット１１０内に実装されている一般
的な割り込みルーティング機構、１５１〜１５４はそれ
ぞれＰＣＩチップセット１１０へ入力される割り込み信
号が伝送される割り込み信号線ＩＮＴＡ＃，ＩＮＴＢ
＃，ＩＮＴＣ＃，ＩＮＴＤ＃、１００１はＰＣＩスロッ
ト間での割り込みルーティングを可能にする割り込みル
ーティング回路である。さらに、１１１０〜１１１３は
それぞれＰＣＩスロット２、ＰＣＩスロット３、ＰＣＩ
スロット４、ＰＣＩスロット５からＰＣＩスロット１へ
の割り込みを許可するための割り込み設定レジスタ、１
１２０〜１１２３はそれぞれＰＣＩスロット１、ＰＣＩ
スロット３、ＰＣＩスロット４、ＰＣＩスロット５から
ＰＣＩスロット２への割り込みを許可するための割り込
み設定レジスタ、１１３０〜１１３３はそれぞれＰＣＩ
スロット１、ＰＣＩスロット２、ＰＣＩスロット４、Ｐ
ＣＩスロット５からＰＣＩスロット３への割り込みを許
可するための割り込み設定レジスタ、１１４０〜１１４
３はそれぞれＰＣＩスロット１、ＰＣＩスロット２、Ｐ
ＣＩスロット３、ＰＣＩスロット５からＰＣＩスロット
４への割り込みを許可するための割り込み設定レジス
タ、１１５０〜１１５３はそれぞれＰＣＩスロット１、
ＰＣＩスロット２、ＰＣＩスロット３、ＰＣＩスロット
４からＰＣＩスロット５への割り込みを許可するための
割り込み設定レジスタである。１２４０は各ＰＣＩスロ
ット１，２，３，４，５の割り込み信号線ＩＮＴＡ＃，
ＩＮＴＢ＃，ＩＮＴＣ＃，ＩＮＴＤ＃に接続されてお
り、全ての入力の反転したものの論理和を出力する演算
回路、１２５０はＰＣＩスロット間での割り込みルーテ
ィングのために、各ＰＣＩスロット１，２，３，４，５
への割り込みを許可する割り込み設定レジスタの各ビッ
トの値と各ＰＣＩスロット１，２，３，４，５の演算回
路１２４０の出力との論理積を出力するＡＮＤ回路、１
３１０はＰＣＩスロット間での割り込みルーティングの
ために、他のＰＣＩスロットから同一割り込み信号線へ
の割り込み信号をそれぞれ出力する複数のＡＮＤ回路１
２５０の論理和を求めそれを反転して出力するＮＯＲ回
路、１４１０は各ＮＯＲ回路１３１０の出力を入力と
し、ＰＣＩスロット１，２，３，４，５からの割り込み
信号を割り込み要求先へ直接出力するための割り込み信
号出力回路である。１５００〜１５０３は各ＰＣＩスロ
ット１，２，３，４，５の各割り込み信号をホストＰＥ
１００に伝えることを許可するためのホストＰＥ１００
への割り込み設定レジスタであり、割り込み設定レジス
タ１５００は割り込み信号線ＩＮＴＡ＃１５１、割り込
み設定レジスタ１５０１は割り込み信号線ＩＮＴＢ＃１
５２、割り込み設定レジスタ１５０２は割り込み信号線
ＩＮＴＣ＃１５３、割り込み設定レジスタ１５０３は割
り込み信号線ＩＮＴＤ＃１５４を介してホストＰＥ１０
０への割り込みをそれぞれ許可するように構成されてい
る。さらに、１６００は各ＰＣＩスロット１，２，３，
４，５からホストＰＥ１００へ割り込みをルーティング
するために、各ＰＣＩスロット１，２，３，４，５の割
り込み信号線ＩＮＴＡ＃，ＩＮＴＢ＃，ＩＮＴＣ＃，Ｉ
ＮＴＤ＃と割り込み設定レジスタ１５００〜１５０３の
各ビットとの論理和を求めるＡＮＤ回路、１７００は各
ＰＣＩスロット１，２，３，４，５からホストＰＥ１０
０への割り込みをルーティングするために、割り込み設
定レジスタ１５００〜１５０３のそれぞれに対して設け
られた複数のＡＮＤ回路１６００からの出力の論理和を
求め反転して出力するＮＯＲ回路である。
１のよるマルチプロセッサシステムの構成要素と同一の
ものには同一の符号を付してその説明を省略する。ま
た、１，２，３、４、５はＰＣＩバスのＰＣＩスロット
であり、ＰＣＩスロット２の割り込み信号線ＩＮＴＡ＃
に接続されているマスタＰＥ２００およびＰＣＩスロッ
ト４の割り込み信号線ＩＮＴＡ＃に接続されているＳＥ
３００を除いて、割り込みを使用するＰＣＩバス上のデ
バイスは他には接続されていないと仮定する。また、１
１０は例えばインテル社の８２４３０ＦＸのような一般
的なＰＣＩバスシステム用のＰＣＩチップセット、１０
４はＰＣＩチップセット１１０内に実装されている一般
的な割り込みルーティング機構、１５１〜１５４はそれ
ぞれＰＣＩチップセット１１０へ入力される割り込み信
号が伝送される割り込み信号線ＩＮＴＡ＃，ＩＮＴＢ
＃，ＩＮＴＣ＃，ＩＮＴＤ＃、１００１はＰＣＩスロッ
ト間での割り込みルーティングを可能にする割り込みル
ーティング回路である。さらに、１１１０〜１１１３は
それぞれＰＣＩスロット２、ＰＣＩスロット３、ＰＣＩ
スロット４、ＰＣＩスロット５からＰＣＩスロット１へ
の割り込みを許可するための割り込み設定レジスタ、１
１２０〜１１２３はそれぞれＰＣＩスロット１、ＰＣＩ
スロット３、ＰＣＩスロット４、ＰＣＩスロット５から
ＰＣＩスロット２への割り込みを許可するための割り込
み設定レジスタ、１１３０〜１１３３はそれぞれＰＣＩ
スロット１、ＰＣＩスロット２、ＰＣＩスロット４、Ｐ
ＣＩスロット５からＰＣＩスロット３への割り込みを許
可するための割り込み設定レジスタ、１１４０〜１１４
３はそれぞれＰＣＩスロット１、ＰＣＩスロット２、Ｐ
ＣＩスロット３、ＰＣＩスロット５からＰＣＩスロット
４への割り込みを許可するための割り込み設定レジス
タ、１１５０〜１１５３はそれぞれＰＣＩスロット１、
ＰＣＩスロット２、ＰＣＩスロット３、ＰＣＩスロット
４からＰＣＩスロット５への割り込みを許可するための
割り込み設定レジスタである。１２４０は各ＰＣＩスロ
ット１，２，３，４，５の割り込み信号線ＩＮＴＡ＃，
ＩＮＴＢ＃，ＩＮＴＣ＃，ＩＮＴＤ＃に接続されてお
り、全ての入力の反転したものの論理和を出力する演算
回路、１２５０はＰＣＩスロット間での割り込みルーテ
ィングのために、各ＰＣＩスロット１，２，３，４，５
への割り込みを許可する割り込み設定レジスタの各ビッ
トの値と各ＰＣＩスロット１，２，３，４，５の演算回
路１２４０の出力との論理積を出力するＡＮＤ回路、１
３１０はＰＣＩスロット間での割り込みルーティングの
ために、他のＰＣＩスロットから同一割り込み信号線へ
の割り込み信号をそれぞれ出力する複数のＡＮＤ回路１
２５０の論理和を求めそれを反転して出力するＮＯＲ回
路、１４１０は各ＮＯＲ回路１３１０の出力を入力と
し、ＰＣＩスロット１，２，３，４，５からの割り込み
信号を割り込み要求先へ直接出力するための割り込み信
号出力回路である。１５００〜１５０３は各ＰＣＩスロ
ット１，２，３，４，５の各割り込み信号をホストＰＥ
１００に伝えることを許可するためのホストＰＥ１００
への割り込み設定レジスタであり、割り込み設定レジス
タ１５００は割り込み信号線ＩＮＴＡ＃１５１、割り込
み設定レジスタ１５０１は割り込み信号線ＩＮＴＢ＃１
５２、割り込み設定レジスタ１５０２は割り込み信号線
ＩＮＴＣ＃１５３、割り込み設定レジスタ１５０３は割
り込み信号線ＩＮＴＤ＃１５４を介してホストＰＥ１０
０への割り込みをそれぞれ許可するように構成されてい
る。さらに、１６００は各ＰＣＩスロット１，２，３，
４，５からホストＰＥ１００へ割り込みをルーティング
するために、各ＰＣＩスロット１，２，３，４，５の割
り込み信号線ＩＮＴＡ＃，ＩＮＴＢ＃，ＩＮＴＣ＃，Ｉ
ＮＴＤ＃と割り込み設定レジスタ１５００〜１５０３の
各ビットとの論理和を求めるＡＮＤ回路、１７００は各
ＰＣＩスロット１，２，３，４，５からホストＰＥ１０
０への割り込みをルーティングするために、割り込み設
定レジスタ１５００〜１５０３のそれぞれに対して設け
られた複数のＡＮＤ回路１６００からの出力の論理和を
求め反転して出力するＮＯＲ回路である。
【００６９】割り込み設定レジスタ１１１０〜１１１
３、１１２０〜１１２３、１１３０〜１１３３、１１４
０〜１１４３、１１５０〜１１５３はそれぞれ有効な４
ビットを有しており、ビット０は対象ＰＣＩスロットの
割り込み信号線ＩＮＴＡ＃へ、ビット１は割り込み信号
線ＩＮＴＢ＃へ、ビット２は割り込み信号線ＩＮＴＣ＃
へ、ビット３は割り込み信号線ＩＮＴＤ＃への割り込み
ルーティングをそれぞれ許可する。例えば、ＰＣＩスロ
ット１への割り込み設定レジスタ１１１３のビット２を
セットすると、ＰＣＩスロット５からＰＣＩスロット１
の割り込み信号線ＩＮＴＣ＃への割り込みルーティング
を許可したことになる。また、ホストＰＥ１００への割
り込み設定レジスタ１５００〜１５０３はそれぞれ有効
な２０ビットを有しており、例えばホストＰＥ１００へ
の割り込み設定レジスタ１５００のビット１９がセット
されていると、ＰＣＩスロット５の割り込み信号線ＩＮ
ＴＤ＃を介して入力された割り込みを割り込み信号線Ｉ
ＮＴＡ＃１５１を介してホストＰＥ１００へ送出するこ
とを許可する。また、ＰＣＩバス上のデバイスからの割
り込みを直接受信するために、マスタＰＥ２００は割り
込みを入力として受け入れることができるようにハード
ウェア的に構成されている。なお、図４では割り込みル
ーティング回路１００１は、ホストＰＥ１００の外部に
設けられているように描かれているが、ホストＰＥ１０
０の内部に設けてもよい。
３、１１２０〜１１２３、１１３０〜１１３３、１１４
０〜１１４３、１１５０〜１１５３はそれぞれ有効な４
ビットを有しており、ビット０は対象ＰＣＩスロットの
割り込み信号線ＩＮＴＡ＃へ、ビット１は割り込み信号
線ＩＮＴＢ＃へ、ビット２は割り込み信号線ＩＮＴＣ＃
へ、ビット３は割り込み信号線ＩＮＴＤ＃への割り込み
ルーティングをそれぞれ許可する。例えば、ＰＣＩスロ
ット１への割り込み設定レジスタ１１１３のビット２を
セットすると、ＰＣＩスロット５からＰＣＩスロット１
の割り込み信号線ＩＮＴＣ＃への割り込みルーティング
を許可したことになる。また、ホストＰＥ１００への割
り込み設定レジスタ１５００〜１５０３はそれぞれ有効
な２０ビットを有しており、例えばホストＰＥ１００へ
の割り込み設定レジスタ１５００のビット１９がセット
されていると、ＰＣＩスロット５の割り込み信号線ＩＮ
ＴＤ＃を介して入力された割り込みを割り込み信号線Ｉ
ＮＴＡ＃１５１を介してホストＰＥ１００へ送出するこ
とを許可する。また、ＰＣＩバス上のデバイスからの割
り込みを直接受信するために、マスタＰＥ２００は割り
込みを入力として受け入れることができるようにハード
ウェア的に構成されている。なお、図４では割り込みル
ーティング回路１００１は、ホストＰＥ１００の外部に
設けられているように描かれているが、ホストＰＥ１０
０の内部に設けてもよい。
【００７０】次に動作について説明する。まず、システ
ム初期化時の処理について説明する。ＰＣＩスロット
２，４にそれぞれマスタＰＥ２００およびＳＥ３００が
組み込まれると、それぞれのデバイスドライバがインス
トールされ、マスタＰＥ２００のターゲットとなるデバ
イスがＳＥ３００であることがシステム構成情報として
構成情報ＤＢ１０２に記録される。
ム初期化時の処理について説明する。ＰＣＩスロット
２，４にそれぞれマスタＰＥ２００およびＳＥ３００が
組み込まれると、それぞれのデバイスドライバがインス
トールされ、マスタＰＥ２００のターゲットとなるデバ
イスがＳＥ３００であることがシステム構成情報として
構成情報ＤＢ１０２に記録される。
【００７１】そして、システムを起動するかまたはシス
テムをリセットとすると、ＰＣＩバスシステムでは、シ
ステムのファームウェアがコンフィギュレーションサイ
クルを実行してＰＣＩデバイスの存在をチェックし、認
識されたＰＣＩデバイスについてはコンフィギュレーシ
ョンレジスタを設定する。ファームウェアによるシステ
ムのハードウェアコンフィギュレーションの設定が完了
すると、例えばマイクロソフト社のＷｉｎｄｏｗｓ Ｎ
ＴのようなＯＳがブートされる。ＯＳのブート処理時、
マスタＰＥ２００やＳＥ３００のデバイスドライバの初
期化ルーチンが実行される。マスタＰＥ２００のデバイ
スドライバの初期化ルーチンでは、まずマスタＰＥ２０
０がどのＰＣＩスロットに存在するかがチェックされ
る。マスタＰＥ２００が存在すれば、デバイスドライバ
のインストール時に設定されたシステム構成情報を含む
構成情報ＤＢ１０２としてのレジストリの内容をチェッ
クして、マスタＰＥ２００のターゲットとなるデバイス
がＳＥ３００であることを認識する。そして、マスタＰ
Ｅ２００の割り込みレジスタのＩ／Ｏアドレスを確認
し、ＳＥ３００がどのＰＣＩスロットに存在するかを確
認し、さらにレジストリより得たＳＥ３００の対象ファ
ンクションがどの割り込み信号を使用しているかを確認
し（割り込みレベルを確認し）、これらの情報を構成情
報ＤＢ１０２に格納されたシステム構成情報に追加す
る。それと同時に、ＳＥ３００をホストＰＥ１００が使
用するＳＥ３００のデバイスドライバの管理下から除外
する。
テムをリセットとすると、ＰＣＩバスシステムでは、シ
ステムのファームウェアがコンフィギュレーションサイ
クルを実行してＰＣＩデバイスの存在をチェックし、認
識されたＰＣＩデバイスについてはコンフィギュレーシ
ョンレジスタを設定する。ファームウェアによるシステ
ムのハードウェアコンフィギュレーションの設定が完了
すると、例えばマイクロソフト社のＷｉｎｄｏｗｓ Ｎ
ＴのようなＯＳがブートされる。ＯＳのブート処理時、
マスタＰＥ２００やＳＥ３００のデバイスドライバの初
期化ルーチンが実行される。マスタＰＥ２００のデバイ
スドライバの初期化ルーチンでは、まずマスタＰＥ２０
０がどのＰＣＩスロットに存在するかがチェックされ
る。マスタＰＥ２００が存在すれば、デバイスドライバ
のインストール時に設定されたシステム構成情報を含む
構成情報ＤＢ１０２としてのレジストリの内容をチェッ
クして、マスタＰＥ２００のターゲットとなるデバイス
がＳＥ３００であることを認識する。そして、マスタＰ
Ｅ２００の割り込みレジスタのＩ／Ｏアドレスを確認
し、ＳＥ３００がどのＰＣＩスロットに存在するかを確
認し、さらにレジストリより得たＳＥ３００の対象ファ
ンクションがどの割り込み信号を使用しているかを確認
し（割り込みレベルを確認し）、これらの情報を構成情
報ＤＢ１０２に格納されたシステム構成情報に追加す
る。それと同時に、ＳＥ３００をホストＰＥ１００が使
用するＳＥ３００のデバイスドライバの管理下から除外
する。
【００７２】このようにして、上記実施の形態１および
２と同様に、ホストＰＥ１００、マスタＰＥ２００、お
よびＳＥ３００が必要とする、メモリ、Ｉ／Ｏ、割り込
み等のシステムの資源を割り付けられ、その割り付けら
れたシステム資源に関する情報とともに、ＳＥ３００が
存在するＰＣＩスロットの位置、マスタＰＥ２００の名
称とその割り込みレジスタのＩ／ＯアドレスとマスタＰ
Ｅ２００の対象となるスレーブとしてのＳＥ３００の名
称（即ち、マスタＰＥとＳＥとの対応関係）とそのＳＥ
の使用する割り込みレベルとを含む割り込みルーティン
グに関連する情報が、システム構成情報として構成情報
ＤＢ１０２に予め登録される。
２と同様に、ホストＰＥ１００、マスタＰＥ２００、お
よびＳＥ３００が必要とする、メモリ、Ｉ／Ｏ、割り込
み等のシステムの資源を割り付けられ、その割り付けら
れたシステム資源に関する情報とともに、ＳＥ３００が
存在するＰＣＩスロットの位置、マスタＰＥ２００の名
称とその割り込みレジスタのＩ／ＯアドレスとマスタＰ
Ｅ２００の対象となるスレーブとしてのＳＥ３００の名
称（即ち、マスタＰＥとＳＥとの対応関係）とそのＳＥ
の使用する割り込みレベルとを含む割り込みルーティン
グに関連する情報が、システム構成情報として構成情報
ＤＢ１０２に予め登録される。
【００７３】また、図４に示すように、マスタＰＥ２０
０がＰＣＩスロット２上に存在し割り込み信号線ＩＮＴ
Ａ＃を介して割り込み信号を受信でき、ＳＥ３００がＰ
ＣＩスロット４上に存在し割り込み信号線ＩＮＴＡ＃を
介して割り込み信号を送出することができる場合、マス
タＰＥ２００のデバイスドライバの初期化ルーチンにお
いて、割り込みルーティング回路１００１は、構成情報
ＤＢ１０２を参照してＰＣＩスロット２への割り込み設
定レジスタ１１２２のビット０をセットする。これによ
り、割り込みルーティング回路１００１は、ＳＥ３００
からマスタＰＥ２００への割り込みを直接ルーティング
することができる。また、ＰＣＩスロット２とＰＣＩス
ロット４で発生する割り込みをホストＰＥ１００へ通知
しないためにホストＰＥ１００への割り込みをルーティ
ングするための割り込み設定レジスタ１５０１と１５０
３のビット４〜７とビット１２〜１５を０クリアし、さ
らに、ＰＣＩスロット４での割り込み発生に起因するＰ
ＣＩスロット２での割り込み発生を他のＰＣＩスロット
へルーティングしないために割り込み設定レジスタ１１
１０，１１３１，１１４１，１１５１の全てのビットを
０クリアしておく。
０がＰＣＩスロット２上に存在し割り込み信号線ＩＮＴ
Ａ＃を介して割り込み信号を受信でき、ＳＥ３００がＰ
ＣＩスロット４上に存在し割り込み信号線ＩＮＴＡ＃を
介して割り込み信号を送出することができる場合、マス
タＰＥ２００のデバイスドライバの初期化ルーチンにお
いて、割り込みルーティング回路１００１は、構成情報
ＤＢ１０２を参照してＰＣＩスロット２への割り込み設
定レジスタ１１２２のビット０をセットする。これによ
り、割り込みルーティング回路１００１は、ＳＥ３００
からマスタＰＥ２００への割り込みを直接ルーティング
することができる。また、ＰＣＩスロット２とＰＣＩス
ロット４で発生する割り込みをホストＰＥ１００へ通知
しないためにホストＰＥ１００への割り込みをルーティ
ングするための割り込み設定レジスタ１５０１と１５０
３のビット４〜７とビット１２〜１５を０クリアし、さ
らに、ＰＣＩスロット４での割り込み発生に起因するＰ
ＣＩスロット２での割り込み発生を他のＰＣＩスロット
へルーティングしないために割り込み設定レジスタ１１
１０，１１３１，１１４１，１１５１の全てのビットを
０クリアしておく。
【００７４】上記のような初期化処理後、システム稼動
時にＳＥ３００が自身の内部に持っているマスタＰＥ２
００との共有メモリ（図示せず）にデータをセットして
ＰＣＩスロット４で割り込みを発生すると、ＰＣＩスロ
ット２への割り込み設定レジスタ１１２２のビット０が
セットされているため、ＰＣＩスロット４に対して設け
られた演算回路１２４０は論理１の信号を出力するの
で、一入力端子が割り込み設定レジスタ１１２２のビッ
ト０に接続されたＡＮＤ回路１２５０は論理１の信号を
出力し、さらにそのＡＮＤ回路１２５０に接続されたＮ
ＯＲ回路１３１０は論理０の信号を出力する。この結
果、このＮＯＲ回路１３１０の出力に接続された割り込
み信号出力回路１４１０は、ＰＣＩスロット２の割り込
み信号線ＩＮＴＡ＃をアクティブにドライブする。この
とき、ホストＰＥ１００への割り込み設定レジスタ１５
０１と１５０３のビット４〜７とビット１２〜１５が０
クリアされており、各ＰＣＩスロットへの割り込み設定
レジスタ１１１０，１１３１，１１４１，１１５１が０
クリアされているので、ホストＰＥ１００や他のＰＣＩ
スロットへ割り込みを発生することはない。
時にＳＥ３００が自身の内部に持っているマスタＰＥ２
００との共有メモリ（図示せず）にデータをセットして
ＰＣＩスロット４で割り込みを発生すると、ＰＣＩスロ
ット２への割り込み設定レジスタ１１２２のビット０が
セットされているため、ＰＣＩスロット４に対して設け
られた演算回路１２４０は論理１の信号を出力するの
で、一入力端子が割り込み設定レジスタ１１２２のビッ
ト０に接続されたＡＮＤ回路１２５０は論理１の信号を
出力し、さらにそのＡＮＤ回路１２５０に接続されたＮ
ＯＲ回路１３１０は論理０の信号を出力する。この結
果、このＮＯＲ回路１３１０の出力に接続された割り込
み信号出力回路１４１０は、ＰＣＩスロット２の割り込
み信号線ＩＮＴＡ＃をアクティブにドライブする。この
とき、ホストＰＥ１００への割り込み設定レジスタ１５
０１と１５０３のビット４〜７とビット１２〜１５が０
クリアされており、各ＰＣＩスロットへの割り込み設定
レジスタ１１１０，１１３１，１１４１，１１５１が０
クリアされているので、ホストＰＥ１００や他のＰＣＩ
スロットへ割り込みを発生することはない。
【００７５】この実施の形態３によるマルチプロセッサ
システムでは、ＰＣＩバスの各ＰＣＩスロット１，２，
３，４，５の全割り込み信号の論理和を、複数のＡＮＤ
回路１２５０および複数のＮＯＲ回路１３１０から構成
される、他のＰＣＩスロットへの割り込みルーティング
のための演算回路に入力したが、各ＰＣＩスロットへの
割り込み設定レジスタ１１１０〜１１５３を拡張して各
ＰＣＩスロット１，２，３，４，５の各割り込み信号を
個別にルーティングできるレジスタ構成とし、各ＰＣＩ
スロット１，２，３，４，５の各割り込み信号を他のＰ
ＣＩスロットへの割り込みルーティング演算回路に個別
に入力することにより、さらに細かい割り込みルーティ
ングを行うことができる。
システムでは、ＰＣＩバスの各ＰＣＩスロット１，２，
３，４，５の全割り込み信号の論理和を、複数のＡＮＤ
回路１２５０および複数のＮＯＲ回路１３１０から構成
される、他のＰＣＩスロットへの割り込みルーティング
のための演算回路に入力したが、各ＰＣＩスロットへの
割り込み設定レジスタ１１１０〜１１５３を拡張して各
ＰＣＩスロット１，２，３，４，５の各割り込み信号を
個別にルーティングできるレジスタ構成とし、各ＰＣＩ
スロット１，２，３，４，５の各割り込み信号を他のＰ
ＣＩスロットへの割り込みルーティング演算回路に個別
に入力することにより、さらに細かい割り込みルーティ
ングを行うことができる。
【００７６】以上のように、この実施の形態３によれ
ば、ＰＣＩバスをシステムバスとする一般的なシステム
ハードウェアだけではターゲットであるＳＥからマスタ
ＰＥに割り込みを通知できないマルチプロセッサシステ
ムにおいても、スレーブにマスタ機能を持たせたりホス
トＰＥの割り込み処理ルーチンを特殊化したりすること
なく、さらに、基礎となるシステムハードウェアを変更
することなく、必要な割り込みルーティング回路１００
１を付加するだけでＳＥからマスタＰＥへ割り込みをル
ーティングできる。さらに、上記実施の形態１のように
割り込みルーティングの際にホストＰＥ１００が介在し
ないため、割り込み通知に関して余分なオーバーヘッド
はかからない。また、マスタＰＥやターゲットであるＳ
Ｅが複数存在する複雑なマルチプロセッサシステムにお
いても、構成情報ＤＢ１０２の内容を参照することによ
り容易にシステム構成を把握でき、さらに、構成情報Ｄ
Ｂ１０２の内容を変更することにより割り込みルーティ
ングの変更を行えるため、システムのフレキシビリティ
を向上させることができる。
ば、ＰＣＩバスをシステムバスとする一般的なシステム
ハードウェアだけではターゲットであるＳＥからマスタ
ＰＥに割り込みを通知できないマルチプロセッサシステ
ムにおいても、スレーブにマスタ機能を持たせたりホス
トＰＥの割り込み処理ルーチンを特殊化したりすること
なく、さらに、基礎となるシステムハードウェアを変更
することなく、必要な割り込みルーティング回路１００
１を付加するだけでＳＥからマスタＰＥへ割り込みをル
ーティングできる。さらに、上記実施の形態１のように
割り込みルーティングの際にホストＰＥ１００が介在し
ないため、割り込み通知に関して余分なオーバーヘッド
はかからない。また、マスタＰＥやターゲットであるＳ
Ｅが複数存在する複雑なマルチプロセッサシステムにお
いても、構成情報ＤＢ１０２の内容を参照することによ
り容易にシステム構成を把握でき、さらに、構成情報Ｄ
Ｂ１０２の内容を変更することにより割り込みルーティ
ングの変更を行えるため、システムのフレキシビリティ
を向上させることができる。
【００７７】実施の形態４．図５はこの発明の実施の形
態４によるマルチプロセッサ制御方式が適用されるマル
チプロセッサシステムの構成を示すブロック図である。
この実施の形態によるマルチプロセッサシステムは、Ｐ
ＣＩバスもしくはそれに準じたバスをシステムバスとし
て備えている。図において、１００はホストＰＥ、１０
２はホストＰＥ１００が管理するシステム構成情報を蓄
積するためデータベースである構成情報ＤＢ、１２１，
１２３，１２５はＰＣＩバスもしくはそれに準じたＰＣ
Ｉバス（システムバス）、１２２，１２４はこれらのＰ
ＣＩバス１２１，１２３，１２５を接続するためのブリ
ッジデバイス（ブリッジ機構）、１００２，１００３，
１００４は上記実施の形態３による割り込みルーティン
グ回路１００１と同様な構成を有する割り込みルーティ
ング回路である。図５に示すように、割り込み要求元の
ＳＥ３００はＰＣＩバス１２５上に、割り込み要求先の
マスタＰＥ２１０はＰＣＩバス１２１上にあると仮定す
る。
態４によるマルチプロセッサ制御方式が適用されるマル
チプロセッサシステムの構成を示すブロック図である。
この実施の形態によるマルチプロセッサシステムは、Ｐ
ＣＩバスもしくはそれに準じたバスをシステムバスとし
て備えている。図において、１００はホストＰＥ、１０
２はホストＰＥ１００が管理するシステム構成情報を蓄
積するためデータベースである構成情報ＤＢ、１２１，
１２３，１２５はＰＣＩバスもしくはそれに準じたＰＣ
Ｉバス（システムバス）、１２２，１２４はこれらのＰ
ＣＩバス１２１，１２３，１２５を接続するためのブリ
ッジデバイス（ブリッジ機構）、１００２，１００３，
１００４は上記実施の形態３による割り込みルーティン
グ回路１００１と同様な構成を有する割り込みルーティ
ング回路である。図５に示すように、割り込み要求元の
ＳＥ３００はＰＣＩバス１２５上に、割り込み要求先の
マスタＰＥ２１０はＰＣＩバス１２１上にあると仮定す
る。
【００７８】一般的に、１つのＰＣＩバス上に１０デバ
イスまでしか接続できない。従って、１０を超えるデバ
イスが必要な場合には、図５に示すようにブリッジデバ
イス１２２，１２４を用いて複数のＰＣＩバス１２１，
１２３，１２５を接続する必要がある。この実施の形態
４によるマルチプロセッサ制御方式は、このような構成
のマルチプロセッサシステムでの割り込みルーティング
を提供するものである。
イスまでしか接続できない。従って、１０を超えるデバ
イスが必要な場合には、図５に示すようにブリッジデバ
イス１２２，１２４を用いて複数のＰＣＩバス１２１，
１２３，１２５を接続する必要がある。この実施の形態
４によるマルチプロセッサ制御方式は、このような構成
のマルチプロセッサシステムでの割り込みルーティング
を提供するものである。
【００７９】次に動作について説明する。割り込みルー
ティング回路１００２は、通常通りホストＰＥ１００を
ホストとして割り込み信号をルーティングし、マスタＰ
Ｅ２１０およびブリッジ１２２をそれぞれ図４に示した
ような１つのＰＣＩスロット１，２，３，４または５に
接続されている１つのデバイスとして割り込み信号をル
ーティングするように構成されている。同様に、割り込
みルーティング回路１００３は、ブリッジ１０２および
ブリッジ１０４をそれぞれ１つのデバイスとして割り込
み信号をルーティングするように構成されている。さら
に、割り込みルーティング回路１００４は、ＳＥ３００
およびブリッジ１２４を１つのデバイスとして割り込み
信号をルーティングするように構成されている。また、
割り込みルーティング回路１００３，１００４は、ホス
トＰＥ１００へ直接割り込み信号を接続しないように設
定される。即ち、割り込みルーティング回路１００３，
１００４の図４に示すホストＰＥ１００への割り込み信
号線ＩＮＴＡ＃１５１，ＩＮＴＢ＃１５２，ＩＮＴＣ＃
１５３，ＩＮＴＤ＃１５４はオープンとなっている。
ティング回路１００２は、通常通りホストＰＥ１００を
ホストとして割り込み信号をルーティングし、マスタＰ
Ｅ２１０およびブリッジ１２２をそれぞれ図４に示した
ような１つのＰＣＩスロット１，２，３，４または５に
接続されている１つのデバイスとして割り込み信号をル
ーティングするように構成されている。同様に、割り込
みルーティング回路１００３は、ブリッジ１０２および
ブリッジ１０４をそれぞれ１つのデバイスとして割り込
み信号をルーティングするように構成されている。さら
に、割り込みルーティング回路１００４は、ＳＥ３００
およびブリッジ１２４を１つのデバイスとして割り込み
信号をルーティングするように構成されている。また、
割り込みルーティング回路１００３，１００４は、ホス
トＰＥ１００へ直接割り込み信号を接続しないように設
定される。即ち、割り込みルーティング回路１００３，
１００４の図４に示すホストＰＥ１００への割り込み信
号線ＩＮＴＡ＃１５１，ＩＮＴＢ＃１５２，ＩＮＴＣ＃
１５３，ＩＮＴＤ＃１５４はオープンとなっている。
【００８０】マスタＰＥ２１０のデバイスドライバのイ
ンストール時かまたは初期化時に、ホストＰＥ１００内
の構成情報ＤＢ１０２には、マスタＰＥ２１０の名称、
マスタＰＥ２１０の割り込みレジスタのＩ／Ｏアドレ
ス、マスタＰＥ２１０のターゲットとしてＳＥ３００の
名称、存在位置および割り込み信号レベルに関する情報
を格納し、それに基づいてＰＣＩバス１２５上のＳＥ３
００からの割り込みをブリッジデバイス１２４を経由し
てＰＣＩバス１２３上に発生させるように割り込みルー
ティング回路１００４とブリッジデバイス１２４を設定
し、ブリッジデバイス１２４の発生したＰＣＩバス１２
３上での割り込みをＰＣＩバス１２１上に発生させるよ
うに割り込みルーティング回路１００３とブリッジデバ
イス１２２を設定する。これにより、図５に示すような
複数のブリッジデバイス１２２，１２４を含むＰＣＩバ
スシステムでも、ブリッジデバイス１２２，１２４をま
たいで割り込みをルーティングできる。
ンストール時かまたは初期化時に、ホストＰＥ１００内
の構成情報ＤＢ１０２には、マスタＰＥ２１０の名称、
マスタＰＥ２１０の割り込みレジスタのＩ／Ｏアドレ
ス、マスタＰＥ２１０のターゲットとしてＳＥ３００の
名称、存在位置および割り込み信号レベルに関する情報
を格納し、それに基づいてＰＣＩバス１２５上のＳＥ３
００からの割り込みをブリッジデバイス１２４を経由し
てＰＣＩバス１２３上に発生させるように割り込みルー
ティング回路１００４とブリッジデバイス１２４を設定
し、ブリッジデバイス１２４の発生したＰＣＩバス１２
３上での割り込みをＰＣＩバス１２１上に発生させるよ
うに割り込みルーティング回路１００３とブリッジデバ
イス１２２を設定する。これにより、図５に示すような
複数のブリッジデバイス１２２，１２４を含むＰＣＩバ
スシステムでも、ブリッジデバイス１２２，１２４をま
たいで割り込みをルーティングできる。
【００８１】以上のように、この実施の形態４によれ
ば、ブリッジデバイス１２２，１２４により接続された
複数のＰＣＩバス１２１，１２３，１２５を備えたマル
チプロセッサシステムにおいても、スレーブにマスタ機
能を持たせたりホストＰＥ１００の割り込み処理ルーチ
ンを特殊化したりすることなく、さらに、基礎となるシ
ステムハードウェアを変更することなく、必要な複数の
割り込みルーティング回路１００２，１００３，１００
４を付加するだけで異なるＰＣＩバス１２１，１２５上
にそれぞれ設けられたＳＥ３００からマスタＰＥ２１０
へ割り込みをルーティングできる。さらに、上記実施の
形態１のように割り込みルーティングの際にホストＰＥ
１００が介在しないため、割り込み通知に関して余分な
オーバーヘッドはかからない。また、構成情報ＤＢ１０
２を利用することにより、マスタＰＥやターゲットであ
るＳＥが複数存在する複雑なマルチプロセッサシステム
においても、構成情報ＤＢ１０２の内容を参照すること
により容易にシステム構成を把握でき、さらに、構成情
報ＤＢ１０２の内容を変更することにより割り込みルー
ティングの変更を行えるため、システムのフレキシビリ
ティを向上させることができる。
ば、ブリッジデバイス１２２，１２４により接続された
複数のＰＣＩバス１２１，１２３，１２５を備えたマル
チプロセッサシステムにおいても、スレーブにマスタ機
能を持たせたりホストＰＥ１００の割り込み処理ルーチ
ンを特殊化したりすることなく、さらに、基礎となるシ
ステムハードウェアを変更することなく、必要な複数の
割り込みルーティング回路１００２，１００３，１００
４を付加するだけで異なるＰＣＩバス１２１，１２５上
にそれぞれ設けられたＳＥ３００からマスタＰＥ２１０
へ割り込みをルーティングできる。さらに、上記実施の
形態１のように割り込みルーティングの際にホストＰＥ
１００が介在しないため、割り込み通知に関して余分な
オーバーヘッドはかからない。また、構成情報ＤＢ１０
２を利用することにより、マスタＰＥやターゲットであ
るＳＥが複数存在する複雑なマルチプロセッサシステム
においても、構成情報ＤＢ１０２の内容を参照すること
により容易にシステム構成を把握でき、さらに、構成情
報ＤＢ１０２の内容を変更することにより割り込みルー
ティングの変更を行えるため、システムのフレキシビリ
ティを向上させることができる。
【００８２】実施の形態５．図６〜８はこの発明の実施
の形態５によるマルチプロセッサ制御方式が適用される
マルチプロセッサシステムの構成および動作を示すブロ
ック図である。図６はシステム起動時の動作、図７はマ
スタＰＥ２１０のターゲットからマスタＰＥ２１０へ通
信要求を通知する場合の動作、図８はマスタＰＥ２１０
のターゲットからの通信要求に従い、マスタＰＥ２１０
がターゲットにデータ転送する場合の動作を示すブロッ
ク図である。これらの図において、１００はホストＰ
Ｅ、１０１はホストＰＥ１００のＣＰＵ、１０２はホス
トＰＥ１００内に設けられておりシステム構成情報を格
納する構成情報ＤＢ、１２１はシステムバスとしてのＰ
ＣＩバス、２１１はマスタＰＥ２１０のＣＰＵ、２１５
はマスタＰＥ２１０がマルチプロセッサシステムのマス
タとなってＣＰＵ２１１がターゲットにアクセスする場
合のＩ／Ｏウィンドウかメモリウィンドウであるウィン
ドウ、２１３はＣＰＵ２１１がウィンドウ２１５を通し
てターゲットにアクセスする場合のアクセス先を設定す
るためのウィンドウ設定レジスタ（レジスタ）、６００
はＣＰＵ２１１がアクセスしようとするターゲットの先
頭アドレスを設定するためのアドレス設定レジスタ、６
０１はアクセス先の容量を設定するための容量設定レジ
スタ、２１７はホストＰＥ１００がマスタＰＥ２１０と
データ転送するためのマスタＰＥ２１０内に設けれらた
２ポートメモリ（共有メモリ）、３００，３１０はマス
タＰＥ２１０のターゲットとしてのＳＥ、１００１は上
記実施の形態３による割り込みルーティング回路であ
る。
の形態５によるマルチプロセッサ制御方式が適用される
マルチプロセッサシステムの構成および動作を示すブロ
ック図である。図６はシステム起動時の動作、図７はマ
スタＰＥ２１０のターゲットからマスタＰＥ２１０へ通
信要求を通知する場合の動作、図８はマスタＰＥ２１０
のターゲットからの通信要求に従い、マスタＰＥ２１０
がターゲットにデータ転送する場合の動作を示すブロッ
ク図である。これらの図において、１００はホストＰ
Ｅ、１０１はホストＰＥ１００のＣＰＵ、１０２はホス
トＰＥ１００内に設けられておりシステム構成情報を格
納する構成情報ＤＢ、１２１はシステムバスとしてのＰ
ＣＩバス、２１１はマスタＰＥ２１０のＣＰＵ、２１５
はマスタＰＥ２１０がマルチプロセッサシステムのマス
タとなってＣＰＵ２１１がターゲットにアクセスする場
合のＩ／Ｏウィンドウかメモリウィンドウであるウィン
ドウ、２１３はＣＰＵ２１１がウィンドウ２１５を通し
てターゲットにアクセスする場合のアクセス先を設定す
るためのウィンドウ設定レジスタ（レジスタ）、６００
はＣＰＵ２１１がアクセスしようとするターゲットの先
頭アドレスを設定するためのアドレス設定レジスタ、６
０１はアクセス先の容量を設定するための容量設定レジ
スタ、２１７はホストＰＥ１００がマスタＰＥ２１０と
データ転送するためのマスタＰＥ２１０内に設けれらた
２ポートメモリ（共有メモリ）、３００，３１０はマス
タＰＥ２１０のターゲットとしてのＳＥ、１００１は上
記実施の形態３による割り込みルーティング回路であ
る。
【００８３】なお、この実施の形態５によるマルチプロ
セッサシステムでは、マスタＰＥ２１０のターゲットと
してＳＥ３００およびＳＥ３１０の２つを考えているた
め、アドレス設定レジスタ６００と容量設定レジスタ６
０１とウィンドウ２１５はそれぞれ２セット用意され
る。
セッサシステムでは、マスタＰＥ２１０のターゲットと
してＳＥ３００およびＳＥ３１０の２つを考えているた
め、アドレス設定レジスタ６００と容量設定レジスタ６
０１とウィンドウ２１５はそれぞれ２セット用意され
る。
【００８４】次に動作について説明する。図６の点線は
割り込みルーティングを設定する際の処理の流れを示し
ており、実線はマスタＰＥ２１０とターゲット間のデー
タ転送のための設定の処理の流れを示しており、図７お
よび図８の点線はＳＥ３００とマスタＰＥ２１０との間
の通信処理を示しており、実線はＳＥ３１０とマスタＰ
Ｅ２１０との間の通信処理を示している。
割り込みルーティングを設定する際の処理の流れを示し
ており、実線はマスタＰＥ２１０とターゲット間のデー
タ転送のための設定の処理の流れを示しており、図７お
よび図８の点線はＳＥ３００とマスタＰＥ２１０との間
の通信処理を示しており、実線はＳＥ３１０とマスタＰ
Ｅ２１０との間の通信処理を示している。
【００８５】ホストＰＥ１００は、図６に示す動作の前
に、メモリ、Ｉ／Ｏ、割り込みなどのマルチプロセッサ
システムの資源を割り付け、さらに、割り付けた資源に
関する情報とともに、マスタＰＥ２１０の名称、および
マスタＰＥ２１０のターゲットがＳＥ３００とＳＥ３１
０であることを示す情報を含むシステム構成情報を構成
情報ＤＢ１０２に登録する。その後、システム起動時
に、ホストＰＥ１００は、図６に示すように、構成情報
ＤＢ１０２に登録されたマルチプロセッサシステムの資
源割り付けに関する情報やマスタＰＥ２１０とターゲッ
トであるＳＥ３００，３１０との関係の情報を含むシス
テム構成情報に基づき、割り込みルーティング回路１０
０１およびマスタＰＥ２１０のウィンドウ設定レジスタ
２１３を設定する。このような設定はソフトウェアによ
って実行される。
に、メモリ、Ｉ／Ｏ、割り込みなどのマルチプロセッサ
システムの資源を割り付け、さらに、割り付けた資源に
関する情報とともに、マスタＰＥ２１０の名称、および
マスタＰＥ２１０のターゲットがＳＥ３００とＳＥ３１
０であることを示す情報を含むシステム構成情報を構成
情報ＤＢ１０２に登録する。その後、システム起動時
に、ホストＰＥ１００は、図６に示すように、構成情報
ＤＢ１０２に登録されたマルチプロセッサシステムの資
源割り付けに関する情報やマスタＰＥ２１０とターゲッ
トであるＳＥ３００，３１０との関係の情報を含むシス
テム構成情報に基づき、割り込みルーティング回路１０
０１およびマスタＰＥ２１０のウィンドウ設定レジスタ
２１３を設定する。このような設定はソフトウェアによ
って実行される。
【００８６】割り込みルーティング回路１００１はホス
トＰＥ１００により直接設定され、これにより、ＳＥ３
００，３１０からの割り込み信号は割り込みルーティン
グ回路１００１を介してマスタＰＥ２１０へルーティン
グされる。ウィンドウ設定レジスタ２１３を設定するた
めに、ホストＰＥ１００がマスタＰＥ２１０内の２ポー
トメモリ２１７にデータを転送すると、マスタＰＥ２１
０のＣＰＵ２１１はそのデータを読み取りそのデータに
基づきアドレス設定レジスタ６００および容量設定レジ
スタ６０１にそれぞれ設定する。アドレス設定レジスタ
６００と容量設定レジスタ６０１とにマルチプロセッサ
システムの資源空間に占めるターゲットとしてのＳＥ３
００やＳＥ３１０の資源のアドレスとその容量とがそれ
ぞれ設定される。このことにより、マスタＰＥ２１０の
ＣＰＵ２１１がＳＥ３００または３１０からの割り込み
要求に応答してマスタＰＥ２１０のローカル資源空間の
ウィンドウ２１５の領域にアクセスすると、ウィンドウ
２１５の回路がアクセス要求を変換し、マスタＰＥ２１
０がマルチプロセッサシステムのマスタとなってアドレ
ス設定レジスタ６００に設定された値をベースにして適
切なオフセットを加えたシステム空間のアドレスに割り
付けられたターゲットとしてのＳＥ３００やＳＥ３１０
の資源にアクセスできる。
トＰＥ１００により直接設定され、これにより、ＳＥ３
００，３１０からの割り込み信号は割り込みルーティン
グ回路１００１を介してマスタＰＥ２１０へルーティン
グされる。ウィンドウ設定レジスタ２１３を設定するた
めに、ホストＰＥ１００がマスタＰＥ２１０内の２ポー
トメモリ２１７にデータを転送すると、マスタＰＥ２１
０のＣＰＵ２１１はそのデータを読み取りそのデータに
基づきアドレス設定レジスタ６００および容量設定レジ
スタ６０１にそれぞれ設定する。アドレス設定レジスタ
６００と容量設定レジスタ６０１とにマルチプロセッサ
システムの資源空間に占めるターゲットとしてのＳＥ３
００やＳＥ３１０の資源のアドレスとその容量とがそれ
ぞれ設定される。このことにより、マスタＰＥ２１０の
ＣＰＵ２１１がＳＥ３００または３１０からの割り込み
要求に応答してマスタＰＥ２１０のローカル資源空間の
ウィンドウ２１５の領域にアクセスすると、ウィンドウ
２１５の回路がアクセス要求を変換し、マスタＰＥ２１
０がマルチプロセッサシステムのマスタとなってアドレ
ス設定レジスタ６００に設定された値をベースにして適
切なオフセットを加えたシステム空間のアドレスに割り
付けられたターゲットとしてのＳＥ３００やＳＥ３１０
の資源にアクセスできる。
【００８７】また、マスタＰＥ２１０の初期化の際に、
マスタＰＥ２１０は２ポートメモリ２１７経由でターゲ
ットからの通信要求用の割り込みレベルも取得し、対応
した割り込み処理ルーチンを自身の内部に登録する。シ
ステムの通常動作に入ってからマスタＰＥ２１０のター
ゲットであるＳＥ３００やＳＥ３１０は自身の内部に持
っているマスタＰＥ２１０との共有メモリ（図示せず）
にデータをセットすることにより割り込み信号を発生す
る。ＳＥ３００または３１０がマスタＰＥ２１０との通
信のために割り込み信号が発生すると、図７に示すよう
に、その割り込み信号は割り込みルーティング回路１０
０１によりルーティングされマスタＰＥ２１０に入力さ
れ、ＣＰＵ２１１に対して割り込みが発生する。その
後、マスタＰＥ２１０は、図８に示すように、対応する
ウィンドウ２１５を通してＳＥ３００やＳＥ３１０とデ
ータ転送を行う。
マスタＰＥ２１０は２ポートメモリ２１７経由でターゲ
ットからの通信要求用の割り込みレベルも取得し、対応
した割り込み処理ルーチンを自身の内部に登録する。シ
ステムの通常動作に入ってからマスタＰＥ２１０のター
ゲットであるＳＥ３００やＳＥ３１０は自身の内部に持
っているマスタＰＥ２１０との共有メモリ（図示せず）
にデータをセットすることにより割り込み信号を発生す
る。ＳＥ３００または３１０がマスタＰＥ２１０との通
信のために割り込み信号が発生すると、図７に示すよう
に、その割り込み信号は割り込みルーティング回路１０
０１によりルーティングされマスタＰＥ２１０に入力さ
れ、ＣＰＵ２１１に対して割り込みが発生する。その
後、マスタＰＥ２１０は、図８に示すように、対応する
ウィンドウ２１５を通してＳＥ３００やＳＥ３１０とデ
ータ転送を行う。
【００８８】なお、図６〜８ではターゲットからマスタ
ＰＥ２１０に通信要求が発生した場合の処理の流れを示
したが、マスタＰＥ２１０から通信要求が発生するなど
のような他の種類の処理の流れも実際のマルチプロセッ
サシステムではありえる。このような場合にもこの実施
の形態５によるマルチプロセッサ制御方式を適用でき
る。
ＰＥ２１０に通信要求が発生した場合の処理の流れを示
したが、マスタＰＥ２１０から通信要求が発生するなど
のような他の種類の処理の流れも実際のマルチプロセッ
サシステムではありえる。このような場合にもこの実施
の形態５によるマルチプロセッサ制御方式を適用でき
る。
【００８９】以上のように、この実施の形態５によれ
ば、マスタＰＥ２１０とＳＥ３００との通信に関する通
信要求やデータを当事者間で直接送受信できるので、シ
ステムパフォーマンスを向上させることができる。さら
に、通信用の割り込みルーティングやウィンドウの設定
や変更をソフトウェアで実行することが可能であるの
で、システム構成のフレキシビリティを向上させること
が可能となる。
ば、マスタＰＥ２１０とＳＥ３００との通信に関する通
信要求やデータを当事者間で直接送受信できるので、シ
ステムパフォーマンスを向上させることができる。さら
に、通信用の割り込みルーティングやウィンドウの設定
や変更をソフトウェアで実行することが可能であるの
で、システム構成のフレキシビリティを向上させること
が可能となる。
【００９０】実施の形態６．図９および図１０はこの発
明の実施の形態６によるマルチプロセッサ制御方式が適
用されるマルチプロセッサシステムの構成および動作を
示すブロック図である。図において、図６〜８に示した
上記実施の形態５によるものと同一の構成要素には同一
の符号を付してその説明を省略する。この実施の形態に
よるマルチプロセッサシステムは、システム起動時に、
上記実施の形態５によるマルチプロセッサシステムと同
様の設定を行うように構成されている。図９はマスタＰ
Ｅ２１０とＳＥ３００との間の通信動作を、図１０はホ
ストＰＥ１００とマスタＰＥ２１０との間の通信動作を
示すものであり、図中、点線は通信要求のための割り込
みの経路を、実線はデータ転送の経路を示している。
明の実施の形態６によるマルチプロセッサ制御方式が適
用されるマルチプロセッサシステムの構成および動作を
示すブロック図である。図において、図６〜８に示した
上記実施の形態５によるものと同一の構成要素には同一
の符号を付してその説明を省略する。この実施の形態に
よるマルチプロセッサシステムは、システム起動時に、
上記実施の形態５によるマルチプロセッサシステムと同
様の設定を行うように構成されている。図９はマスタＰ
Ｅ２１０とＳＥ３００との間の通信動作を、図１０はホ
ストＰＥ１００とマスタＰＥ２１０との間の通信動作を
示すものであり、図中、点線は通信要求のための割り込
みの経路を、実線はデータ転送の経路を示している。
【００９１】次に動作について説明する。図９に示した
マスタＰＥ２１０とそのターゲットとしてのＳＥ３００
との通信経路から明らかなように、ＳＥ３００からの通
信要求は、割り込みとして割り込みルーティング回路１
００１経由でマスタＰＥ２１０が直接受け付る。そし
て、マスタＰＥ２１０のＣＰＵ２１１は、上記実施の形
態５と同様に、ローカル資源空間のウィンドウ（図示せ
ず）の領域にアクセスし、ウィンドウの回路がアクセス
要求を変換し、マスタＰＥ２１０がマルチプロセッサシ
ステムのマスタとなって自身のアドレス設定レジスタ
（図示せず）に設定された値をベースにして適切なオフ
セットを加えたシステム空間のアドレスに割り付けられ
たターゲットとしてのＳＥ３００の資源に直接アクセス
する。また、マスタＰＥ２１０からＳＥ３００への通信
要求の場合にはマスタＰＥ２１０がシステムのターゲッ
トとなってＳＥ３００に直接アクセスする。
マスタＰＥ２１０とそのターゲットとしてのＳＥ３００
との通信経路から明らかなように、ＳＥ３００からの通
信要求は、割り込みとして割り込みルーティング回路１
００１経由でマスタＰＥ２１０が直接受け付る。そし
て、マスタＰＥ２１０のＣＰＵ２１１は、上記実施の形
態５と同様に、ローカル資源空間のウィンドウ（図示せ
ず）の領域にアクセスし、ウィンドウの回路がアクセス
要求を変換し、マスタＰＥ２１０がマルチプロセッサシ
ステムのマスタとなって自身のアドレス設定レジスタ
（図示せず）に設定された値をベースにして適切なオフ
セットを加えたシステム空間のアドレスに割り付けられ
たターゲットとしてのＳＥ３００の資源に直接アクセス
する。また、マスタＰＥ２１０からＳＥ３００への通信
要求の場合にはマスタＰＥ２１０がシステムのターゲッ
トとなってＳＥ３００に直接アクセスする。
【００９２】図１０に示したホストＰＥ１００とマスタ
ＰＥ２１０との通信経路から明らかなように、ホストＰ
Ｅ１００とマスタＰＥ２１０との間の通信要求としての
割り込みは割り込みルーティング回路１００１によって
直接相手に通知され、データ転送はマスタＰＥ２１０内
に共有メモリとして設けられた２ポートメモリ２１７を
介して行う。このような構成では、マスタＰＥ２１０が
マルチプロセッサシステムのマスタとなってマスタＰＥ
２１０とＳＥ３００との間の通信動作において、少量の
制御データを転送するようにすることが好ましい。これ
により、ホストＰＥ１００のシステム資源へのアクセス
待機を最小限に抑えることが可能となる。さらに、２ポ
ートメモリ２１７を介したホストＰＥ１００とマスタＰ
Ｅ２１０とがどのように同期をとって２ポートメモリ２
１７にアクセスするか等の通信手順を適切に決めること
により、マスタＰＥ２１０のＣＰＵ２１１とホストＰＥ
１００との２ポートメモリ２１７へのアクセスの競合に
よる互いの処理の待機を最小限に抑えることができ、パ
フォーマンスの良いシステムを構築することができる。
ＰＥ２１０との通信経路から明らかなように、ホストＰ
Ｅ１００とマスタＰＥ２１０との間の通信要求としての
割り込みは割り込みルーティング回路１００１によって
直接相手に通知され、データ転送はマスタＰＥ２１０内
に共有メモリとして設けられた２ポートメモリ２１７を
介して行う。このような構成では、マスタＰＥ２１０が
マルチプロセッサシステムのマスタとなってマスタＰＥ
２１０とＳＥ３００との間の通信動作において、少量の
制御データを転送するようにすることが好ましい。これ
により、ホストＰＥ１００のシステム資源へのアクセス
待機を最小限に抑えることが可能となる。さらに、２ポ
ートメモリ２１７を介したホストＰＥ１００とマスタＰ
Ｅ２１０とがどのように同期をとって２ポートメモリ２
１７にアクセスするか等の通信手順を適切に決めること
により、マスタＰＥ２１０のＣＰＵ２１１とホストＰＥ
１００との２ポートメモリ２１７へのアクセスの競合に
よる互いの処理の待機を最小限に抑えることができ、パ
フォーマンスの良いシステムを構築することができる。
【００９３】なお、図９および図１０では、ターゲット
からマスタＰＥ２１０に通信要求が発生した場合の処理
の流れを示しているが、マスタＰＥ２１０から通信要求
が発生するなどのような他の種類の処理の流れも実際の
システムではありえる。このような場合にもこの実施の
形態６によるマルチプロセッサ制御方式を適用できる。
からマスタＰＥ２１０に通信要求が発生した場合の処理
の流れを示しているが、マスタＰＥ２１０から通信要求
が発生するなどのような他の種類の処理の流れも実際の
システムではありえる。このような場合にもこの実施の
形態６によるマルチプロセッサ制御方式を適用できる。
【００９４】以上のように、この実施の形態６によれ
ば、マスタＰＥ２１０とＳＥ３００との間およびマスタ
ＰＥ２１０とホストＰＥ１００との間の通信要求は要求
元から要求先に直接通知することができるので、システ
ムパフォーマンスを向上させることができる。さらに、
通信要求用の割り込みルーティングは、ソフトウェアで
設定、変更することが可能であるので、システム構築の
フレキシビリティを向上させることができる。
ば、マスタＰＥ２１０とＳＥ３００との間およびマスタ
ＰＥ２１０とホストＰＥ１００との間の通信要求は要求
元から要求先に直接通知することができるので、システ
ムパフォーマンスを向上させることができる。さらに、
通信要求用の割り込みルーティングは、ソフトウェアで
設定、変更することが可能であるので、システム構築の
フレキシビリティを向上させることができる。
【００９５】また、マスタＰＥ２１０とターゲットであ
るＳＥ３００とのデータ転送では、マスタＰＥ２１０が
システムのマスタとなってデータ転送するので、ホスト
ＰＥ１００の介在がなくマスタＰＥ２１０の処理やホス
トＰＥ１００内部の処理に余分なオーバーヘッドがかか
らない。また、マスタＰＥ２１０の処理結果等をマスタ
ＰＥ２１０上の共有メモリである２ポートメモリ２１７
を介してホストＰＥ１００へ通知するように構成されて
いるので、ホストＰＥ１００とマスタＰＥ２１０との間
の通信データがたとえ大きくなっても、マスタＰＥ２１
０のＣＰＵ２１１が２ポートメモリ２１７へデータを書
き込む等のアクセスしている間にホストＰＥ１００はＰ
ＣＩバス１４１を介して他の処理を実行できるので、シ
ステムの主メモリを共有メモリにしてマスタＰＥ２１０
がホストＰＥ１００をホールドしてしまうような従来の
マルチプロセッサシステムに比べてシステムに余分なオ
ーバーヘッドをかけるようなことはない。そのため、こ
の実施の形態６によるマルチプロセッサ制御方式によれ
ば、システムとしてのトータルパフォーマンスをハイレ
ベルに維持できる。
るＳＥ３００とのデータ転送では、マスタＰＥ２１０が
システムのマスタとなってデータ転送するので、ホスト
ＰＥ１００の介在がなくマスタＰＥ２１０の処理やホス
トＰＥ１００内部の処理に余分なオーバーヘッドがかか
らない。また、マスタＰＥ２１０の処理結果等をマスタ
ＰＥ２１０上の共有メモリである２ポートメモリ２１７
を介してホストＰＥ１００へ通知するように構成されて
いるので、ホストＰＥ１００とマスタＰＥ２１０との間
の通信データがたとえ大きくなっても、マスタＰＥ２１
０のＣＰＵ２１１が２ポートメモリ２１７へデータを書
き込む等のアクセスしている間にホストＰＥ１００はＰ
ＣＩバス１４１を介して他の処理を実行できるので、シ
ステムの主メモリを共有メモリにしてマスタＰＥ２１０
がホストＰＥ１００をホールドしてしまうような従来の
マルチプロセッサシステムに比べてシステムに余分なオ
ーバーヘッドをかけるようなことはない。そのため、こ
の実施の形態６によるマルチプロセッサ制御方式によれ
ば、システムとしてのトータルパフォーマンスをハイレ
ベルに維持できる。
【００９６】実施の形態７．図１１はこの発明の実施の
形態７によるマルチプロセッサ制御方式が適用されるマ
ルチプロセッサシステムの構成を示すブロック図であ
る。図において、２００，２１０はマスタＰＥ、２０１
はマスタＰＥ２００のＣＰＵ、５１０はマスタＰＥ２０
０に設けられており、マスタＰＥ２１０等の割り込み要
求元が割り込み要求をＣＰＵ２０１に通知するための割
り込み要求レジスタ、５１１は割り込み要求を受けた側
が割り込み要求をクリアするための割り込みクリアレジ
スタ、５１２は割り込み要求を受けても内部のＣＰＵ２
０１への割り込みを発生させないための割り込みマスク
レジスタ、２０２は割り込み要求レジスタ５１０、割り
込みクリアレジスタ５１１、および割り込みマスクレジ
スタ５１２から構成される割り込み要求を通知するため
のレジスタセットとしての割り込みレジスタ、５１３は
割り込み要求元が割り込み要因を登録するための割り込
み要因指定レジスタ、５１４は割り込み要因指定レジス
タ５１３の内容をクリアするための割り込み要因クリア
レジスタである。また、割り込み要因レジスタ５０２
は、割り込み要因指定レジスタ５１３と割り込み要因ク
リアレジスタ５１４とから構成されており、マスタＰＥ
２００に割り込みを発生するマスタＰＥごとに実装され
得る。図１１には、２つのマスタＰＥ２００，２１０し
か描かれていないが、３つ以上のマスタＰＥがＰＣＩバ
ス等のシステムバス１４０を介して接続され得、マスタ
ＰＥ２００は複数の他のマスタＰＥから割り込みを受け
付けることができる。尚、マスタＰＥ２１０もマスタＰ
Ｅ２００と同様な割り込みレジスタおよび割り込み要因
レジスタを有しており、マスタＰＥ２００等の他のマス
タＰＥからの割り込み要求を処理するように構成されて
いる。以下では、マスタＰＥ２００がマスタＰＥ２１０
等の他のマスタＰＥからマスタＰＥ２００上の共有メモ
リ等のシステム共有の資源を使用する割り込み要求を受
けてそれを処理する場合について説明する。
形態７によるマルチプロセッサ制御方式が適用されるマ
ルチプロセッサシステムの構成を示すブロック図であ
る。図において、２００，２１０はマスタＰＥ、２０１
はマスタＰＥ２００のＣＰＵ、５１０はマスタＰＥ２０
０に設けられており、マスタＰＥ２１０等の割り込み要
求元が割り込み要求をＣＰＵ２０１に通知するための割
り込み要求レジスタ、５１１は割り込み要求を受けた側
が割り込み要求をクリアするための割り込みクリアレジ
スタ、５１２は割り込み要求を受けても内部のＣＰＵ２
０１への割り込みを発生させないための割り込みマスク
レジスタ、２０２は割り込み要求レジスタ５１０、割り
込みクリアレジスタ５１１、および割り込みマスクレジ
スタ５１２から構成される割り込み要求を通知するため
のレジスタセットとしての割り込みレジスタ、５１３は
割り込み要求元が割り込み要因を登録するための割り込
み要因指定レジスタ、５１４は割り込み要因指定レジス
タ５１３の内容をクリアするための割り込み要因クリア
レジスタである。また、割り込み要因レジスタ５０２
は、割り込み要因指定レジスタ５１３と割り込み要因ク
リアレジスタ５１４とから構成されており、マスタＰＥ
２００に割り込みを発生するマスタＰＥごとに実装され
得る。図１１には、２つのマスタＰＥ２００，２１０し
か描かれていないが、３つ以上のマスタＰＥがＰＣＩバ
ス等のシステムバス１４０を介して接続され得、マスタ
ＰＥ２００は複数の他のマスタＰＥから割り込みを受け
付けることができる。尚、マスタＰＥ２１０もマスタＰ
Ｅ２００と同様な割り込みレジスタおよび割り込み要因
レジスタを有しており、マスタＰＥ２００等の他のマス
タＰＥからの割り込み要求を処理するように構成されて
いる。以下では、マスタＰＥ２００がマスタＰＥ２１０
等の他のマスタＰＥからマスタＰＥ２００上の共有メモ
リ等のシステム共有の資源を使用する割り込み要求を受
けてそれを処理する場合について説明する。
【００９７】次の動作について説明する。割り込み要求
レジスタ５１０は、他のマスタＰＥからは書き込み専用
であり、自身からは読み出し専用のレジスタである。従
って、割り込み要求元のマスタＰＥが割り込み要求先で
あるマスタＰＥ２００内の割り込み要求レジスタ５１０
のビットをセットすることにより、割り込み要求先のマ
スタＰＥ２００で割り込みが発生する。割り込み要求レ
ジスタ５１０はビットごとにセット可能であり、例えば
割り込み要求レジスタ５１０のビット１がセットされて
いる状態で、割り込み要求元から２進数で００００１０
００を書き込まれると、ビット１はセットされたまま新
たにビット３もセットされる。割り込み要求レジスタ５
１０のいずれかのビットがセットされており、以下で述
べるようにそのビットが割り込みマスクレジスタ５１２
でマスクされていないならば、マスタＰＥ２００内でＣ
ＰＵ２０１に割り込みが発生する。
レジスタ５１０は、他のマスタＰＥからは書き込み専用
であり、自身からは読み出し専用のレジスタである。従
って、割り込み要求元のマスタＰＥが割り込み要求先で
あるマスタＰＥ２００内の割り込み要求レジスタ５１０
のビットをセットすることにより、割り込み要求先のマ
スタＰＥ２００で割り込みが発生する。割り込み要求レ
ジスタ５１０はビットごとにセット可能であり、例えば
割り込み要求レジスタ５１０のビット１がセットされて
いる状態で、割り込み要求元から２進数で００００１０
００を書き込まれると、ビット１はセットされたまま新
たにビット３もセットされる。割り込み要求レジスタ５
１０のいずれかのビットがセットされており、以下で述
べるようにそのビットが割り込みマスクレジスタ５１２
でマスクされていないならば、マスタＰＥ２００内でＣ
ＰＵ２０１に割り込みが発生する。
【００９８】割り込みクリアレジスタ５１１は、自身の
マスタＰＥ２００に対しては書き込み専用のレジスタで
あり、ビットごとの操作が可能である。すなわち、割り
込み要求レジスタ５１０のビット０およびビット３がセ
ットされている状態で割り込みクリアレジスタ５１１に
２進数で００００１０００を書き込むとビット３のみク
リアされてビット０はセットされたままとなる。割り込
みマスクレジスタ５１２は、割り込み要求レジスタ５１
０のビットがセットされていても自身のＣＰＵ２０１に
割り込みを発生させないためのレジスタである。例え
ば、割り込みマスクレジスタ５１２のビット０がセット
されていると、割り込み要求レジスタ５１０のビット０
がセットされても割り込みは発生しない。この際、割り
込み要求レジスタ５１０のビット０以外のビットがセッ
トされた場合には割り込みは発生する。すなわち、割り
込みマスクレジスタ５１２は、所定の他のマスクＰＥか
らの割り込み要求の処理を禁止することができる。
マスタＰＥ２００に対しては書き込み専用のレジスタで
あり、ビットごとの操作が可能である。すなわち、割り
込み要求レジスタ５１０のビット０およびビット３がセ
ットされている状態で割り込みクリアレジスタ５１１に
２進数で００００１０００を書き込むとビット３のみク
リアされてビット０はセットされたままとなる。割り込
みマスクレジスタ５１２は、割り込み要求レジスタ５１
０のビットがセットされていても自身のＣＰＵ２０１に
割り込みを発生させないためのレジスタである。例え
ば、割り込みマスクレジスタ５１２のビット０がセット
されていると、割り込み要求レジスタ５１０のビット０
がセットされても割り込みは発生しない。この際、割り
込み要求レジスタ５１０のビット０以外のビットがセッ
トされた場合には割り込みは発生する。すなわち、割り
込みマスクレジスタ５１２は、所定の他のマスクＰＥか
らの割り込み要求の処理を禁止することができる。
【００９９】割り込み要因指定レジスタ５１３および割
り込み要因クリアレジスタ５１４は、割り込み要求レジ
スタ５１０および割り込みクリアレジスタ５１１と同様
の関係にある。すなわち、どちらもビットごとの操作が
可能で、ビットごとに割り込み要因通知用とそのクリア
用に使われる。ただし、割り込み要因指定レジスタ５１
３は、割り込み要求レジスタ５１０と異なり、ビットが
セットされていても自身の内部で割り込みを発生するこ
とはない。
り込み要因クリアレジスタ５１４は、割り込み要求レジ
スタ５１０および割り込みクリアレジスタ５１１と同様
の関係にある。すなわち、どちらもビットごとの操作が
可能で、ビットごとに割り込み要因通知用とそのクリア
用に使われる。ただし、割り込み要因指定レジスタ５１
３は、割り込み要求レジスタ５１０と異なり、ビットが
セットされていても自身の内部で割り込みを発生するこ
とはない。
【０１００】システム起動までにマスタＰＥ２００に割
り込みを発生するマスタＰＥ２１０を含む他の複数のマ
スタＰＥのそれぞれに割り込み要求レジスタ５１０のビ
ットが各々割り振られる。システム起動時にマスタＰＥ
２００は割り込み処理ルーチンをセットし、割り込みマ
スクレジスタ５１２を特定の他のマスクＰＥからの割り
込み要求を処理しないように対応するビットをセットす
る。マルチプロセッサシステムの通常動作中、マスタＰ
Ｅ２１０からマスタＰＥ２００に割り込みを伝える必要
が発生すると、マスタＰＥ２１０はマルチプロセッサシ
ステムのマスタとなり、割り込み要因指定レジスタ５１
３の複数のビットのうちのその割り込みの要因に対応す
るビットをセットする。その後、割り込み要求レジスタ
５１０の複数のビットのうちでマスタＰＥ２１０からの
割り込みに対応するビットをセットする。そして、割り
込みマスクレジスタ５１２の対応するビットがセットさ
れていなければ、割り込みレジスタ２０２はＣＰＵ２０
１に割り込み要求を送出し割り込み処理ルーチンを起動
させる。マスタＰＥ２００の割り込み処理ルーチンで
は、ＣＰＵ２０１はまず割り込み要求レジスタ５１０の
値を読み取り、割り込みを発生しているのが例えばマス
タＰＥ２１０であることを知る。そして、マスタＰＥ２
１０からの割り込みを処理する割り込み処理ルーチンに
分岐し、その割り込み処理ルーチンでマスタＰＥ２１０
用の割り込み要因指定レジスタ５１３を読み取り割り込
み要因を特定する。その後、割り込み処理ルーチンにお
いて割り込み要求を処理し、割り込み要因クリアレジス
タ５１４を用いて割り込み要因をクリアし、割り込みク
リアレジスタ５１１を用いてＣＰＵ２０１への割り込み
をクリアする。
り込みを発生するマスタＰＥ２１０を含む他の複数のマ
スタＰＥのそれぞれに割り込み要求レジスタ５１０のビ
ットが各々割り振られる。システム起動時にマスタＰＥ
２００は割り込み処理ルーチンをセットし、割り込みマ
スクレジスタ５１２を特定の他のマスクＰＥからの割り
込み要求を処理しないように対応するビットをセットす
る。マルチプロセッサシステムの通常動作中、マスタＰ
Ｅ２１０からマスタＰＥ２００に割り込みを伝える必要
が発生すると、マスタＰＥ２１０はマルチプロセッサシ
ステムのマスタとなり、割り込み要因指定レジスタ５１
３の複数のビットのうちのその割り込みの要因に対応す
るビットをセットする。その後、割り込み要求レジスタ
５１０の複数のビットのうちでマスタＰＥ２１０からの
割り込みに対応するビットをセットする。そして、割り
込みマスクレジスタ５１２の対応するビットがセットさ
れていなければ、割り込みレジスタ２０２はＣＰＵ２０
１に割り込み要求を送出し割り込み処理ルーチンを起動
させる。マスタＰＥ２００の割り込み処理ルーチンで
は、ＣＰＵ２０１はまず割り込み要求レジスタ５１０の
値を読み取り、割り込みを発生しているのが例えばマス
タＰＥ２１０であることを知る。そして、マスタＰＥ２
１０からの割り込みを処理する割り込み処理ルーチンに
分岐し、その割り込み処理ルーチンでマスタＰＥ２１０
用の割り込み要因指定レジスタ５１３を読み取り割り込
み要因を特定する。その後、割り込み処理ルーチンにお
いて割り込み要求を処理し、割り込み要因クリアレジス
タ５１４を用いて割り込み要因をクリアし、割り込みク
リアレジスタ５１１を用いてＣＰＵ２０１への割り込み
をクリアする。
【０１０１】マスタＰＥ２００に割り込みを発生するマ
スタＰＥが多数の場合、割り込みレジスタ２０２を複数
設けてもよい。この場合、例えば、他のマスタＰＥが１
７以上存在するならば、１６ビットの割り込みレジスタ
２０２を２つ必要とし、他のマスタＰＥからの割り込み
要求があるか無いかを確認し、割り込みを発生している
マスタＰＥを知るために２つの割り込み要求レジスタに
アクセスする必要がある。また、割り込みを発生する他
の複数のマスタＰＥの割り込み要因の数が少ない場合
は、割り込み要因レジスタ５０２を複数のマスタＰＥで
共有してもよい。例えば、１６ビットの割り込み要因レ
ジスタ５０２が実装されているのに割り込みを発生する
各マスタＰＥが８種類までの割り込み要因しか持たない
場合、１つの割り込み要因レジスタ５０２に２つのマス
タＰＥを対応させることができる。
スタＰＥが多数の場合、割り込みレジスタ２０２を複数
設けてもよい。この場合、例えば、他のマスタＰＥが１
７以上存在するならば、１６ビットの割り込みレジスタ
２０２を２つ必要とし、他のマスタＰＥからの割り込み
要求があるか無いかを確認し、割り込みを発生している
マスタＰＥを知るために２つの割り込み要求レジスタに
アクセスする必要がある。また、割り込みを発生する他
の複数のマスタＰＥの割り込み要因の数が少ない場合
は、割り込み要因レジスタ５０２を複数のマスタＰＥで
共有してもよい。例えば、１６ビットの割り込み要因レ
ジスタ５０２が実装されているのに割り込みを発生する
各マスタＰＥが８種類までの割り込み要因しか持たない
場合、１つの割り込み要因レジスタ５０２に２つのマス
タＰＥを対応させることができる。
【０１０２】以上のように、この実施の形態７によれ
ば、マスタＰＥ２００に割り込み要求を発生するマスタ
ＰＥの数が多くても、マスタＰＥ２００内に割り込みレ
ジスタ２０２と割り込み要因レジスタ５０２とを設けて
いるので、数回のレジスタアクセスで割り込み要求元の
マスタＰＥと割り込み要求要因を特定できる。例えば、
割り込みレベルを１つとし、１つの３２ビット割り込み
レジスタ２０２と８つの３２ビット割り込み要因レジス
タ５０２とを設けることにより、８つの割り込み要因を
持つ３２個の他のマスタＰＥからの割り込みの要求元お
よび割り込み要因を２回のレジスタアクセスで特定で
き、より高速に割り込み処理を実行できる。
ば、マスタＰＥ２００に割り込み要求を発生するマスタ
ＰＥの数が多くても、マスタＰＥ２００内に割り込みレ
ジスタ２０２と割り込み要因レジスタ５０２とを設けて
いるので、数回のレジスタアクセスで割り込み要求元の
マスタＰＥと割り込み要求要因を特定できる。例えば、
割り込みレベルを１つとし、１つの３２ビット割り込み
レジスタ２０２と８つの３２ビット割り込み要因レジス
タ５０２とを設けることにより、８つの割り込み要因を
持つ３２個の他のマスタＰＥからの割り込みの要求元お
よび割り込み要因を２回のレジスタアクセスで特定で
き、より高速に割り込み処理を実行できる。
【０１０３】実施の形態８．図１２（Ａ），（Ｂ）はこ
の発明の実施の形態８によるマルチプロセッサ制御方式
が適用されるホストＰＥの構成を示す説明図である。図
において、１３０はホストＰＥ１００中のタスクＡ、１
３１は同様にホストＰＥ１００中のタスクＢ、６００は
ハードウェアとして実装されているアドレス設定レジス
タ、６１０はタスクＡ１３０のコンテキストとしての仮
想アドレス設定レジスタ、６２０はタスクＢ１３１のコ
ンテキストとしての仮想アドレス設定レジスタである。
仮想アドレス設定レジスタ６１０，６２０は、ともにア
ドレス設定レジスタ６００に対応する仮想のハードウェ
ア資源である。
の発明の実施の形態８によるマルチプロセッサ制御方式
が適用されるホストＰＥの構成を示す説明図である。図
において、１３０はホストＰＥ１００中のタスクＡ、１
３１は同様にホストＰＥ１００中のタスクＢ、６００は
ハードウェアとして実装されているアドレス設定レジス
タ、６１０はタスクＡ１３０のコンテキストとしての仮
想アドレス設定レジスタ、６２０はタスクＢ１３１のコ
ンテキストとしての仮想アドレス設定レジスタである。
仮想アドレス設定レジスタ６１０，６２０は、ともにア
ドレス設定レジスタ６００に対応する仮想のハードウェ
ア資源である。
【０１０４】アドレス設定レジスタ６００はホストＰＥ
１００内に１つだけ実装されているものであり、２つの
タスクＡ１３０，タスクＢ１３１は、アドレス設定レジ
スタ６００を別々の用途で使用するため、タスクＡ１３
０、タスクＢ１３１のいずれがアドレス設定レジスタ６
００を使用するかに応じて、アドレス設定レジスタ６０
０の設定値は異なる。アドレス設定レジスタ６００など
のハードウェア資源をタスクＡ１３０、タスクＢ１３１
のコンテキストとするには、対象となるハードウェア資
源をメモリ空間にマッピングしておき、リアルタイムＯ
Ｓ ＶｘＷｏｒｋｓなどのシステムコールなどを使用す
る。ＶｘＷｏｒｋｓなどのシステムコールには、指定さ
れたメモリエリアをタスクのコンテキストとすることが
できるものがある。
１００内に１つだけ実装されているものであり、２つの
タスクＡ１３０，タスクＢ１３１は、アドレス設定レジ
スタ６００を別々の用途で使用するため、タスクＡ１３
０、タスクＢ１３１のいずれがアドレス設定レジスタ６
００を使用するかに応じて、アドレス設定レジスタ６０
０の設定値は異なる。アドレス設定レジスタ６００など
のハードウェア資源をタスクＡ１３０、タスクＢ１３１
のコンテキストとするには、対象となるハードウェア資
源をメモリ空間にマッピングしておき、リアルタイムＯ
Ｓ ＶｘＷｏｒｋｓなどのシステムコールなどを使用す
る。ＶｘＷｏｒｋｓなどのシステムコールには、指定さ
れたメモリエリアをタスクのコンテキストとすることが
できるものがある。
【０１０５】ところで、従来、タスクごとにハードウェ
ア資源の内容を変えるためにタスクごとに個別にハード
ウェア資源を持つ必要があった。タスクごとに個別にハ
ードウェア資源を準備するシステムではハードウェアボ
リュームが増大し、貴重なＩ／Ｏ空間に大きな領域を必
要としていた。また、ハードウェアを実装する時点で、
対象となるハードウェア資源を必要とするタスク数を把
握しておかなければならなかった。この実施の形態８に
よるマルチプロセッサ制御方式は、このような従来のシ
ステムの課題を解決する手段を提供するものである。
ア資源の内容を変えるためにタスクごとに個別にハード
ウェア資源を持つ必要があった。タスクごとに個別にハ
ードウェア資源を準備するシステムではハードウェアボ
リュームが増大し、貴重なＩ／Ｏ空間に大きな領域を必
要としていた。また、ハードウェアを実装する時点で、
対象となるハードウェア資源を必要とするタスク数を把
握しておかなければならなかった。この実施の形態８に
よるマルチプロセッサ制御方式は、このような従来のシ
ステムの課題を解決する手段を提供するものである。
【０１０６】次に動作について説明する。まず、システ
ム初期化時には、アドレス設定レジスタ６００は初期化
状態にクリアされており、そのため仮想アドレス設定レ
ジスタ６１０，６２０も初期化状態にクリアされてい
る。タスクＡ１３０とタスクＢ１３１は、システムコー
ルによりアドレス設定レジスタ６００がマッピングされ
たメモリ領域をそれぞれのタスクＡ１３０、タスクＢ１
３１のコンテキストとして登録する。タスクＡ１３０が
実行されている環境でタスクＡ１３０がマッピングされ
たメモリ領域を通してアドレス設定レジスタ６００をあ
る値に設定する。その後、タスクスイッチが発生してタ
スクＢ１３１が実行される環境に変わると、タスクＡ１
３０で使用していたアドレス設定レジスタ６００の内容
はタスクＡ１３０の仮想アドレス設定レジスタ６１０に
待避され、アドレス設定レジスタ６００には新たな実行
タスクであるタスクＢ１３１の仮想アドレス設定レジス
タ６２０の内容が設定される。このとき、アドレス設定
レジスタ６００は初期化状態にクリアされるので、タス
クＢ１３１は自分が必要とする値をマッピングされたメ
モリ領域を通してアドレス設定レジスタ６００に設定す
る。そしれ、タスクＢ１３１はアドレス設定レジスタ６
００により設定されるウィンドウを通して処理を実行す
る。
ム初期化時には、アドレス設定レジスタ６００は初期化
状態にクリアされており、そのため仮想アドレス設定レ
ジスタ６１０，６２０も初期化状態にクリアされてい
る。タスクＡ１３０とタスクＢ１３１は、システムコー
ルによりアドレス設定レジスタ６００がマッピングされ
たメモリ領域をそれぞれのタスクＡ１３０、タスクＢ１
３１のコンテキストとして登録する。タスクＡ１３０が
実行されている環境でタスクＡ１３０がマッピングされ
たメモリ領域を通してアドレス設定レジスタ６００をあ
る値に設定する。その後、タスクスイッチが発生してタ
スクＢ１３１が実行される環境に変わると、タスクＡ１
３０で使用していたアドレス設定レジスタ６００の内容
はタスクＡ１３０の仮想アドレス設定レジスタ６１０に
待避され、アドレス設定レジスタ６００には新たな実行
タスクであるタスクＢ１３１の仮想アドレス設定レジス
タ６２０の内容が設定される。このとき、アドレス設定
レジスタ６００は初期化状態にクリアされるので、タス
クＢ１３１は自分が必要とする値をマッピングされたメ
モリ領域を通してアドレス設定レジスタ６００に設定す
る。そしれ、タスクＢ１３１はアドレス設定レジスタ６
００により設定されるウィンドウを通して処理を実行す
る。
【０１０７】その後、再びタスクスイッチが発生してタ
スクＡ１３０が実行される環境に変化しても、前回のタ
スクスイッチの場合と同様に、アドレス設定レジスタ６
００の内容はタスクＢ１３１の仮想設定レジスタ６２０
に待避され、タスク設定レジスタ６００には新たな実行
タスクであるタスクＡの仮想アドレス設定レジスタ６１
０の内容が再設定される。そして、タスクＡ１３０は自
分に必要な設定のウィンドウを通して処理を実行するこ
とができる。このように、タスクＡ１３０、タスクＢ１
３１のように複数のタスクのそれぞれにコンテキストと
して仮想アドレス設定レジスタを持たせることにより、
１つの物理的ハードウェア資源であるアドレス設定レジ
スタ６００をそれぞれ独立して設定して使用することが
できる。
スクＡ１３０が実行される環境に変化しても、前回のタ
スクスイッチの場合と同様に、アドレス設定レジスタ６
００の内容はタスクＢ１３１の仮想設定レジスタ６２０
に待避され、タスク設定レジスタ６００には新たな実行
タスクであるタスクＡの仮想アドレス設定レジスタ６１
０の内容が再設定される。そして、タスクＡ１３０は自
分に必要な設定のウィンドウを通して処理を実行するこ
とができる。このように、タスクＡ１３０、タスクＢ１
３１のように複数のタスクのそれぞれにコンテキストと
して仮想アドレス設定レジスタを持たせることにより、
１つの物理的ハードウェア資源であるアドレス設定レジ
スタ６００をそれぞれ独立して設定して使用することが
できる。
【０１０８】上記の例では仮想アドレス設定レジスタを
タスクのコンテキストとしたが、システム構成に関わる
ハードウェア資源に対応する仮想のハードウェア資源を
各タスクのコンテキストとして持たせ、物理的には１つ
のシステムハードウェアを、複数のタスクで別構成のシ
ステムハードウェアのように扱うことができる。
タスクのコンテキストとしたが、システム構成に関わる
ハードウェア資源に対応する仮想のハードウェア資源を
各タスクのコンテキストとして持たせ、物理的には１つ
のシステムハードウェアを、複数のタスクで別構成のシ
ステムハードウェアのように扱うことができる。
【０１０９】例えば、上記実施の形態２によるマルチプ
ロセッサ制御方式の割り込みルーティング回路１０００
の割り込み設定レジスタ１１００〜１１０４や、上記実
施の形態３によるマルチプロセッサ制御方式の割り込み
ルーティング回路１００１の割り込み設定レジスタ１１
１０〜１１１３，１１２０〜１１２３，１１３０〜１１
３３，１１４０〜１１４３，１１５０〜１１５３をタス
クのコンテキストとして持たせることにより、ハードウ
ェア的には１つのデバイスをタスク毎に別のデバイスの
ように扱うことが可能となる。さらに、この実施の形態
８によるマルチプロセッサ制御方式は、上記実施の形態
５によるマルチプロセッサ制御方式のウィンドウ設定レ
ジスタ２１３にも適用することが可能である。
ロセッサ制御方式の割り込みルーティング回路１０００
の割り込み設定レジスタ１１００〜１１０４や、上記実
施の形態３によるマルチプロセッサ制御方式の割り込み
ルーティング回路１００１の割り込み設定レジスタ１１
１０〜１１１３，１１２０〜１１２３，１１３０〜１１
３３，１１４０〜１１４３，１１５０〜１１５３をタス
クのコンテキストとして持たせることにより、ハードウ
ェア的には１つのデバイスをタスク毎に別のデバイスの
ように扱うことが可能となる。さらに、この実施の形態
８によるマルチプロセッサ制御方式は、上記実施の形態
５によるマルチプロセッサ制御方式のウィンドウ設定レ
ジスタ２１３にも適用することが可能である。
【０１１０】さらに、この実施の形態８によるマルチプ
ロセッサ制御方式の適用は、マルチプロセッサシステム
に限定されるものではなく、シングルプロセッサを備え
た制御装置にも適用され得る。
ロセッサ制御方式の適用は、マルチプロセッサシステム
に限定されるものではなく、シングルプロセッサを備え
た制御装置にも適用され得る。
【０１１１】以上のように、この実施の形態８によれ
ば、ハードウェア資源としては１つしか実装されていな
いアドレス設定レジスタ６００をソフトウェア的には複
数存在するように扱えるため、ハードウェアが要求する
スペース、価格などのコストを低減できる。また、シス
テム構成に関わるレジスタ等のハードウェア資源に対応
する仮想のハードウェア資源をタスクのコンテキストと
して持たせることにより、１つのシステムハードウェア
をタスクごとに違ったシステムハードウェアとして扱え
るため、システムコストの低減、システムのフレキシビ
リティを向上させることができる。
ば、ハードウェア資源としては１つしか実装されていな
いアドレス設定レジスタ６００をソフトウェア的には複
数存在するように扱えるため、ハードウェアが要求する
スペース、価格などのコストを低減できる。また、シス
テム構成に関わるレジスタ等のハードウェア資源に対応
する仮想のハードウェア資源をタスクのコンテキストと
して持たせることにより、１つのシステムハードウェア
をタスクごとに違ったシステムハードウェアとして扱え
るため、システムコストの低減、システムのフレキシビ
リティを向上させることができる。
【０１１２】実施の形態９．図１３はこの発明の実施の
形態９によるマルチプロセッサ制御方式が適用されるマ
ルチプロセッサシステムの構成を示すブロック図であ
る。図において、２０８はマスタＰＥ２００に設けられ
たホスト設定レジスタ、２１８はマスタＰＥ２１０に設
けられたホスト設定レジスタ、２２８はマスタＰＥ２２
０に設けられたホスト設定レジスタ、２３８はマスタＰ
Ｅ２３０に設けられたホスト設定レジスタ、２０９はマ
スタＰＥ２００に設けられたマスタＩＤ設定スイッチ、
２１９はマスタＰＥ２１０に設けられたマスタＩＤ設定
スイッチ、２２９はマスタＰＥ２２０に設けられたマス
タＩＤ設定スイッチ、２３９はマスタＰＥ２３０に設け
られたマスタＩＤ設定スイッチである。この実施の形態
９によるマルチプロセッサシステムのマスタＰＥ２０
０，２１０，２２０，２３０は、ホストＰＥとなること
ができるだけの資源をそれぞれ独立して有している。
形態９によるマルチプロセッサ制御方式が適用されるマ
ルチプロセッサシステムの構成を示すブロック図であ
る。図において、２０８はマスタＰＥ２００に設けられ
たホスト設定レジスタ、２１８はマスタＰＥ２１０に設
けられたホスト設定レジスタ、２２８はマスタＰＥ２２
０に設けられたホスト設定レジスタ、２３８はマスタＰ
Ｅ２３０に設けられたホスト設定レジスタ、２０９はマ
スタＰＥ２００に設けられたマスタＩＤ設定スイッチ、
２１９はマスタＰＥ２１０に設けられたマスタＩＤ設定
スイッチ、２２９はマスタＰＥ２２０に設けられたマス
タＩＤ設定スイッチ、２３９はマスタＰＥ２３０に設け
られたマスタＩＤ設定スイッチである。この実施の形態
９によるマルチプロセッサシステムのマスタＰＥ２０
０，２１０，２２０，２３０は、ホストＰＥとなること
ができるだけの資源をそれぞれ独立して有している。
【０１１３】次に動作について説明する。マスタＰＥ２
００，２１０，２２０，２３０に設けられたマスタＩＤ
設定スイッチ２０９，２１９，２２９，２３９は、マス
タＰＥごとに固有の設定値にそれぞれ設定され、それら
の値はシステム上でマスタＰＥを特定するＩＤ情報とし
て使われる。マスタＰＥ２００，２１０，２２０，２３
０に設けられたホスト設定レジスタ２０８，２１８，２
２８，２３８は、システムＩ／Ｏ空間上の同一のアドレ
スで指定される領域に存在しており、一回のアクセスで
全マスタＰＥ２００，２１０，２２０，２３０の全ての
ホスト設定レジスタ２０８，２１８，２２８，２３８の
値が設定され得る。ホスト設定レジスタ２０８，２１
８，２２８，２３８の各ビットはマスタＩＤ設定スイッ
チ２０９，２１９，２２９，２３９の各設定値と対応付
けられており、ホスト設定レジスタ２０８，２１８，２
２８，２３８のセットされたビットに対応したマスタＩ
Ｄ設定スイッチの設定値を有するマスタＰＥがシステム
のホストＰＥとして動作するように設定される。すなわ
ち、ホスト設定レジスタ２０８，２１８，２２８，２３
８中の１ビットのみをセットすることにより、マスタＰ
Ｅ２００，２１０，２２０，２３０のうちのいずれか１
つをホストＰＥとして動作することを許可する。
００，２１０，２２０，２３０に設けられたマスタＩＤ
設定スイッチ２０９，２１９，２２９，２３９は、マス
タＰＥごとに固有の設定値にそれぞれ設定され、それら
の値はシステム上でマスタＰＥを特定するＩＤ情報とし
て使われる。マスタＰＥ２００，２１０，２２０，２３
０に設けられたホスト設定レジスタ２０８，２１８，２
２８，２３８は、システムＩ／Ｏ空間上の同一のアドレ
スで指定される領域に存在しており、一回のアクセスで
全マスタＰＥ２００，２１０，２２０，２３０の全ての
ホスト設定レジスタ２０８，２１８，２２８，２３８の
値が設定され得る。ホスト設定レジスタ２０８，２１
８，２２８，２３８の各ビットはマスタＩＤ設定スイッ
チ２０９，２１９，２２９，２３９の各設定値と対応付
けられており、ホスト設定レジスタ２０８，２１８，２
２８，２３８のセットされたビットに対応したマスタＩ
Ｄ設定スイッチの設定値を有するマスタＰＥがシステム
のホストＰＥとして動作するように設定される。すなわ
ち、ホスト設定レジスタ２０８，２１８，２２８，２３
８中の１ビットのみをセットすることにより、マスタＰ
Ｅ２００，２１０，２２０，２３０のうちのいずれか１
つをホストＰＥとして動作することを許可する。
【０１１４】システム起動時に、例えば、マスタＩＤ設
定スイッチ２０９の設定値をＩＤ０に設定し、ＩＤ０に
対応するホスト設定レジスタ２０８，２１８，２２８，
２３８のビットをセットすると、システム起動後、設定
値ＩＤ０を有するマスタＰＥ２００がホストＰＥとして
動作する。その後、もしホストＰＥとして動作している
マスタＰＥ２００上でなんらかの異常が発生すると、マ
スタＰＥ２００は、異常処理ルーチンによる処理の過程
でシステムのホストＰＥとしての役割を他のマスタＰＥ
に譲るために、ホスト設定レジスタ２０８，２１８，２
２８，２３８の値を書き換える。これにより、新たにセ
ットされたビットに対応するＩＤを持つ他のマスタＰＥ
２１０，２２０，または２３０がシステムのホストＰＥ
として動作することが可能となり、システムとしての稼
動を継続することができる。
定スイッチ２０９の設定値をＩＤ０に設定し、ＩＤ０に
対応するホスト設定レジスタ２０８，２１８，２２８，
２３８のビットをセットすると、システム起動後、設定
値ＩＤ０を有するマスタＰＥ２００がホストＰＥとして
動作する。その後、もしホストＰＥとして動作している
マスタＰＥ２００上でなんらかの異常が発生すると、マ
スタＰＥ２００は、異常処理ルーチンによる処理の過程
でシステムのホストＰＥとしての役割を他のマスタＰＥ
に譲るために、ホスト設定レジスタ２０８，２１８，２
２８，２３８の値を書き換える。これにより、新たにセ
ットされたビットに対応するＩＤを持つ他のマスタＰＥ
２１０，２２０，または２３０がシステムのホストＰＥ
として動作することが可能となり、システムとしての稼
動を継続することができる。
【０１１５】以上のように、実施の形態９によれば、シ
ステム起動前に各マスタＰＥ２００，２１０，２２０，
２３０に固有のＩＤを持たせシステム起動時にはＩＤ０
のマスタＰＥがシステムのホストＰＥとなるように設定
し、ホストＰＥとなっているマスタＰＥで異常が発生し
た場合には、自身をシステムから切り離す前に異常処理
ルーチン内で次にホストとなるマスタＰＥを決定し、そ
のＩＤに対応する値を全てのホスト設定レジスタ２０
８，２１８，２２８，２３８に書き込み、ホストの権利
を他のマスタＰＥに譲るので、ホストの権利をスムーズ
に受け継がせてシステムダウンを防ぐことが可能とな
り、比較的容易にシステムの高信頼性を得ることができ
る。
ステム起動前に各マスタＰＥ２００，２１０，２２０，
２３０に固有のＩＤを持たせシステム起動時にはＩＤ０
のマスタＰＥがシステムのホストＰＥとなるように設定
し、ホストＰＥとなっているマスタＰＥで異常が発生し
た場合には、自身をシステムから切り離す前に異常処理
ルーチン内で次にホストとなるマスタＰＥを決定し、そ
のＩＤに対応する値を全てのホスト設定レジスタ２０
８，２１８，２２８，２３８に書き込み、ホストの権利
を他のマスタＰＥに譲るので、ホストの権利をスムーズ
に受け継がせてシステムダウンを防ぐことが可能とな
り、比較的容易にシステムの高信頼性を得ることができ
る。
【０１１６】また、非均質なマスタＰＥ２００，２１
０，２２０，２３０を用意し、それらをダイナミックに
ホストＰＥに切り替えることにより、１つのシステム上
で各マスタＰＥが独自のパフォーマンスを有効に発揮す
ることができる。それ故、コストパフォーマンスの高い
マルチプロセッサシステムを提供でき、さらに、従来技
術のような独立したホスト監視手段を持つ必要がなくホ
ストＰＥ決定のための情報データの一貫性を保持する必
要もないので、ハードウェア、ソフトウェア、処理オー
バーヘッドの増大を抑えることができる。
０，２２０，２３０を用意し、それらをダイナミックに
ホストＰＥに切り替えることにより、１つのシステム上
で各マスタＰＥが独自のパフォーマンスを有効に発揮す
ることができる。それ故、コストパフォーマンスの高い
マルチプロセッサシステムを提供でき、さらに、従来技
術のような独立したホスト監視手段を持つ必要がなくホ
ストＰＥ決定のための情報データの一貫性を保持する必
要もないので、ハードウェア、ソフトウェア、処理オー
バーヘッドの増大を抑えることができる。
【０１１７】実施の形態１０．図１４はこの発明の実施
の形態１０によるマルチプロセッサ制御方式が適用され
るマルチプロセッサシステムの構成を示すブロック図で
ある。図において、１００はホストＰＥ、１０５はホス
トＰＥ１００内部の割り込み処理ルーチンであり、セマ
フォ開放の割り込み要求の処理を行うルーチンである。
また、２００，２１０，２４０はホストＰＥ１００から
のバス５０００に電気的に接続されるマスタＰＥであ
る。ここで、マスタＰＥ２４０は、内部にセマフォレジ
スタ２４１およびセマフォ待ち行列２４２と、マルチプ
ロセッサシステムの共有資源としての共有メモリ２４３
とを搭載するブリッジデバイスであり、バス５０００と
は異なるバス５００１を有しているが、これ以外は他の
マスタＰＥと同様なマスタＰＥである。また、２２０，
２３０はマスタＰＥ２４０からのバス５００１に電気的
に接続されているマスタＰＥ、５００２はマスタＰＥ２
２０内部の割り込み処理ルーチン、５００３はマスタＰ
Ｅ２２０内に設けれており処理を待っている複数のタス
クが登録されるタスク待ち行列、５００４はセマフォレ
ジスタ２４１からホストＰＥ１００への割り込み信号
線、５００５はホストＰＥ１００からマスタＰＥ２２０
への割り込み信号線である。なお、マスタＰＥ２００，
２１０，２３０もマスタＰＥ２４０内の共有メモリ２４
３をアクセスするならば、マスタＰＥ２２０と同様な割
り込み処理ルーチン５００２およびタスク待ち行列５０
０３を備えている。
の形態１０によるマルチプロセッサ制御方式が適用され
るマルチプロセッサシステムの構成を示すブロック図で
ある。図において、１００はホストＰＥ、１０５はホス
トＰＥ１００内部の割り込み処理ルーチンであり、セマ
フォ開放の割り込み要求の処理を行うルーチンである。
また、２００，２１０，２４０はホストＰＥ１００から
のバス５０００に電気的に接続されるマスタＰＥであ
る。ここで、マスタＰＥ２４０は、内部にセマフォレジ
スタ２４１およびセマフォ待ち行列２４２と、マルチプ
ロセッサシステムの共有資源としての共有メモリ２４３
とを搭載するブリッジデバイスであり、バス５０００と
は異なるバス５００１を有しているが、これ以外は他の
マスタＰＥと同様なマスタＰＥである。また、２２０，
２３０はマスタＰＥ２４０からのバス５００１に電気的
に接続されているマスタＰＥ、５００２はマスタＰＥ２
２０内部の割り込み処理ルーチン、５００３はマスタＰ
Ｅ２２０内に設けれており処理を待っている複数のタス
クが登録されるタスク待ち行列、５００４はセマフォレ
ジスタ２４１からホストＰＥ１００への割り込み信号
線、５００５はホストＰＥ１００からマスタＰＥ２２０
への割り込み信号線である。なお、マスタＰＥ２００，
２１０，２３０もマスタＰＥ２４０内の共有メモリ２４
３をアクセスするならば、マスタＰＥ２２０と同様な割
り込み処理ルーチン５００２およびタスク待ち行列５０
０３を備えている。
【０１１８】次に動作について説明する。図１５はこの
実施の形態１０によるマルチプロセッサ制御方式におけ
るセマフォ取得、開放時のマスタＰＥ２４０の動作の流
れを示すフローチャートであり、図１６は、図１５に示
したマスタＰＥ２４０の動作に対するホストＰＥ１００
の動作を示すフローチャートである。以下、図１５およ
び図１６を参照しながらこの実施の形態１０によるマル
チプロセッサ制御方式による処理について説明する。
実施の形態１０によるマルチプロセッサ制御方式におけ
るセマフォ取得、開放時のマスタＰＥ２４０の動作の流
れを示すフローチャートであり、図１６は、図１５に示
したマスタＰＥ２４０の動作に対するホストＰＥ１００
の動作を示すフローチャートである。以下、図１５およ
び図１６を参照しながらこの実施の形態１０によるマル
チプロセッサ制御方式による処理について説明する。
【０１１９】システムに電源が投入された初期状態で
は、マスタＰＥ２４０のセマフォレジスタ２４１はクリ
アされ、共有メモリ２４３にアクセスし得るホストＰＥ
１００，マスタＰＥ２００，２１０，２２０，２３０，
２４０もセマフォレジスタ２４１を取得していない。こ
の状態において、マスタＰＥ２００がセマフォレジスタ
２４１をリードすると（ステップＳＴ５１００）、マス
タＰＥ２００は有効なデータをリードでき（ステップＳ
Ｔ５１０１）、セマフォレジスタ２４１を取得してタス
クを実行する（ステップＳＴ５１０２）。さらに、マス
タＰＥ２００がセマフォレジスタ２４１を取得してタス
クを実行している状態で、他のＰＥ、例えばマスタＰＥ
２２０がセマフォレジスタ２４１をリードしても無効な
データをリードできず、セマフォレジスタ２４１を取得
することはできない。セマフォレジスタ２４１を取得で
きなかった場合、マスタＰＥ２２０はセマフォ待ち行列
２４２にセマフォ要求および優先順位を登録し（ステッ
プＳＴ５１０５）、さらにマスタＰＥ２２０内のタスク
待ち行列５００３にタスクＩＤおよび優先順位を登録す
る（ステップＳＴ５１０５）。マスタＰＥ２４０のセマ
フォレジスタ２４１を要求するＰＥが複数ある場合は、
それらのタスクのセマフォ要求よよび優先順位がセマフ
ォ待ち行列２４２に順に登録される（ステップＳＴ５１
０５）。この実施の形態では、マスタＰＥ２２０のタス
クが最も優先順位が高いものと仮定する。セマフォレジ
スタ２４１を取得できずセマフォ要求をセマフォ待ち行
列２４２に登録しタスク待ち行列５００３にタスクＩＤ
を登録したマスタＰＥ２２０は、そのタスクの処理を中
断し、セマフォレジスタ２４１を取得できるまで割り込
みをウェイトする一方で（ステップＳＴ５１０６）、そ
れ以外のタスクを実行することが可能となる。
は、マスタＰＥ２４０のセマフォレジスタ２４１はクリ
アされ、共有メモリ２４３にアクセスし得るホストＰＥ
１００，マスタＰＥ２００，２１０，２２０，２３０，
２４０もセマフォレジスタ２４１を取得していない。こ
の状態において、マスタＰＥ２００がセマフォレジスタ
２４１をリードすると（ステップＳＴ５１００）、マス
タＰＥ２００は有効なデータをリードでき（ステップＳ
Ｔ５１０１）、セマフォレジスタ２４１を取得してタス
クを実行する（ステップＳＴ５１０２）。さらに、マス
タＰＥ２００がセマフォレジスタ２４１を取得してタス
クを実行している状態で、他のＰＥ、例えばマスタＰＥ
２２０がセマフォレジスタ２４１をリードしても無効な
データをリードできず、セマフォレジスタ２４１を取得
することはできない。セマフォレジスタ２４１を取得で
きなかった場合、マスタＰＥ２２０はセマフォ待ち行列
２４２にセマフォ要求および優先順位を登録し（ステッ
プＳＴ５１０５）、さらにマスタＰＥ２２０内のタスク
待ち行列５００３にタスクＩＤおよび優先順位を登録す
る（ステップＳＴ５１０５）。マスタＰＥ２４０のセマ
フォレジスタ２４１を要求するＰＥが複数ある場合は、
それらのタスクのセマフォ要求よよび優先順位がセマフ
ォ待ち行列２４２に順に登録される（ステップＳＴ５１
０５）。この実施の形態では、マスタＰＥ２２０のタス
クが最も優先順位が高いものと仮定する。セマフォレジ
スタ２４１を取得できずセマフォ要求をセマフォ待ち行
列２４２に登録しタスク待ち行列５００３にタスクＩＤ
を登録したマスタＰＥ２２０は、そのタスクの処理を中
断し、セマフォレジスタ２４１を取得できるまで割り込
みをウェイトする一方で（ステップＳＴ５１０６）、そ
れ以外のタスクを実行することが可能となる。
【０１２０】一方、現在セマフォレジスタ２４１を取得
しているマスタＰＥ２００が処理を終了しセマフォレジ
スタ２４１を開放する場合、マスタＰＥ２００はセマフ
ォレジスタ２４１にライト動作を実行し（ステップＳＴ
５１０３）、セマフォレジスタ２４１はセマフォが開放
されたことを示す割り込みを割り込み信号線５００４を
介してホストＰＥ１００へ送出する（ステップＳＴ５１
０４）。図１６に示すように、ホストＰＥ１００は割り
込みを受付けると（ステップＳＴ５２００）、その割り
込み要求を処理する割り込み処理ルーチン１０５に入
り、マスタＰＥ２４０のセマフォ待ち行列２４２の内容
を確認し（ステップＳＴ５２０１）、次のセマフォ待ち
のマスタＰＥがあるか否かを判定し（ステップＳＴ５２
０２）、セマフォ待ちのマスタＰＥの中からセマフォレ
ジスタ２４１を取得すべき最も優先順位が高いマスタＰ
Ｅを決定し（ステップＳＴ５２０３）、そのマスタＰＥ
に対して割り込みの発生処理を行うべく割り込み信号線
５００５を介して割り込みを発生させる（ステップＳＴ
５２０４）。また、ステップＳＴ５２０２においてセマ
フォ待ち行列２４２にデータが登録されていないなら
ば、ホストＰＥ１００は処理を終了する。
しているマスタＰＥ２００が処理を終了しセマフォレジ
スタ２４１を開放する場合、マスタＰＥ２００はセマフ
ォレジスタ２４１にライト動作を実行し（ステップＳＴ
５１０３）、セマフォレジスタ２４１はセマフォが開放
されたことを示す割り込みを割り込み信号線５００４を
介してホストＰＥ１００へ送出する（ステップＳＴ５１
０４）。図１６に示すように、ホストＰＥ１００は割り
込みを受付けると（ステップＳＴ５２００）、その割り
込み要求を処理する割り込み処理ルーチン１０５に入
り、マスタＰＥ２４０のセマフォ待ち行列２４２の内容
を確認し（ステップＳＴ５２０１）、次のセマフォ待ち
のマスタＰＥがあるか否かを判定し（ステップＳＴ５２
０２）、セマフォ待ちのマスタＰＥの中からセマフォレ
ジスタ２４１を取得すべき最も優先順位が高いマスタＰ
Ｅを決定し（ステップＳＴ５２０３）、そのマスタＰＥ
に対して割り込みの発生処理を行うべく割り込み信号線
５００５を介して割り込みを発生させる（ステップＳＴ
５２０４）。また、ステップＳＴ５２０２においてセマ
フォ待ち行列２４２にデータが登録されていないなら
ば、ホストＰＥ１００は処理を終了する。
【０１２１】図１４に示す例では、上記したように、マ
スタＰＥ２２０のタスクが最も優先順位が高いので、マ
スタＰＥ２２０のタスクがセマフォ待ちであるならば、
ホストＰＥ１００はマスタＰＥ２２０へ割り込み要求を
送付してセマフォレジスタ２４１の所有権をマスタＰＥ
２２０に渡す。マスタＰＥ２２０が割り込み要求をホス
トＰＥ１００から受けると（ステップＳＴ５１０７）、
セマフォ取得可能であることを知りマスタＰＥ２２０内
部の割り込み処理ルーチン５００２に分岐して、タスク
待ち行列５００３の内容を確認する（ステップＳＴ５１
０８）。次に、マスタＰＥ２２０はウェイトしているタ
スクが２つ以上あるか否かを判定し（ステップＳＴ５１
１０）、２以上あるならば優先順位により次に処理する
タスクを決定する（ステップ５１０９）。一方、ウェイ
トしているタスクが１つであれば、マスタＰＥ２２０は
そのタスクを無条件に選択する。処理するタスクが決定
すると、マスタＰＥ２２０は、マスタＰＥ２４０のセマ
フォ待ち行列２４２およびマスタＰＥ２２０のタスク待
ち行列５００３から処理するタスクに関する情報を削除
し（ステップＳＴ５１１１）、セマフォレジスタ２４１
をリードして（ステップＳＴ５１１２）、セマフォレジ
スタ２４１を取得する（ステップＳＴ５１１３）。マス
タＰＥ２２０はセマフォレジスタ２４１を取得した後、
タスクを実行する（ステップＳＴ５１１４）。タスクの
実行が終了すると、マスタＰＥ２２０はセマフォレジス
タ２４１にライト動作を行い（ステップＳＴ５１１
５）、セマフォレジスタ２４１を開放する。セマフォが
開放されるとセマフォレジスタ２４１を有するマスタＰ
Ｅ２４０は、ホストＰＥ１００に対して割り込み信号線
５００４を介して割り込み信号を発生する（ステップＳ
Ｔ５１１６）。割り込み信号を受けたホストＰＥ１００
は、図１６に示した動作に従って、次のセマフォ待ちの
タスクを実行するために対象となるマスタＰＥに対して
割り込みを発生する。
スタＰＥ２２０のタスクが最も優先順位が高いので、マ
スタＰＥ２２０のタスクがセマフォ待ちであるならば、
ホストＰＥ１００はマスタＰＥ２２０へ割り込み要求を
送付してセマフォレジスタ２４１の所有権をマスタＰＥ
２２０に渡す。マスタＰＥ２２０が割り込み要求をホス
トＰＥ１００から受けると（ステップＳＴ５１０７）、
セマフォ取得可能であることを知りマスタＰＥ２２０内
部の割り込み処理ルーチン５００２に分岐して、タスク
待ち行列５００３の内容を確認する（ステップＳＴ５１
０８）。次に、マスタＰＥ２２０はウェイトしているタ
スクが２つ以上あるか否かを判定し（ステップＳＴ５１
１０）、２以上あるならば優先順位により次に処理する
タスクを決定する（ステップ５１０９）。一方、ウェイ
トしているタスクが１つであれば、マスタＰＥ２２０は
そのタスクを無条件に選択する。処理するタスクが決定
すると、マスタＰＥ２２０は、マスタＰＥ２４０のセマ
フォ待ち行列２４２およびマスタＰＥ２２０のタスク待
ち行列５００３から処理するタスクに関する情報を削除
し（ステップＳＴ５１１１）、セマフォレジスタ２４１
をリードして（ステップＳＴ５１１２）、セマフォレジ
スタ２４１を取得する（ステップＳＴ５１１３）。マス
タＰＥ２２０はセマフォレジスタ２４１を取得した後、
タスクを実行する（ステップＳＴ５１１４）。タスクの
実行が終了すると、マスタＰＥ２２０はセマフォレジス
タ２４１にライト動作を行い（ステップＳＴ５１１
５）、セマフォレジスタ２４１を開放する。セマフォが
開放されるとセマフォレジスタ２４１を有するマスタＰ
Ｅ２４０は、ホストＰＥ１００に対して割り込み信号線
５００４を介して割り込み信号を発生する（ステップＳ
Ｔ５１１６）。割り込み信号を受けたホストＰＥ１００
は、図１６に示した動作に従って、次のセマフォ待ちの
タスクを実行するために対象となるマスタＰＥに対して
割り込みを発生する。
【０１２２】以上のように、この実施の形態１０によれ
ば、セマフォの取得開放により複数のマスタＰＥ２０
０，２１０,２２０,２３０,２４０およびホストＰＥ１
００からの共有メモリ２４３へアクセスするタスクを順
次受け付けて処理することが可能となるとともに、競合
する場合には排他制御することができる。また、あるマ
スタＰＥがセマフォレジスタ２４１を要求したときに、
他のマスタＰＥがセマフォレジスタ２４１を取得してい
てセマフォが取得できない場合、共有メモリ２４３を有
する割り込み要求先のマスタＰＥ２４０内のセマフォ待
ち行列２４２にそのセマフォ要求を登録し割り込み要求
元のマスタＰＥ内のタスク待ち行列５００３にタスクＩ
Ｄを登録するので、セマフォレジスタ２４１の取得許可
の割り込みを受けるまで、割り込み要求元のマスタＰＥ
は他の処理を実行することができる。さらに、タスクの
優先順位をセマフォ待ち行列２４２に登録することによ
り、最も優先度の高いマスタＰＥのタスクであって最も
優先度の高いタスクを優先して排他的に実行でき、効率
的な処理が可能となる。
ば、セマフォの取得開放により複数のマスタＰＥ２０
０，２１０,２２０,２３０,２４０およびホストＰＥ１
００からの共有メモリ２４３へアクセスするタスクを順
次受け付けて処理することが可能となるとともに、競合
する場合には排他制御することができる。また、あるマ
スタＰＥがセマフォレジスタ２４１を要求したときに、
他のマスタＰＥがセマフォレジスタ２４１を取得してい
てセマフォが取得できない場合、共有メモリ２４３を有
する割り込み要求先のマスタＰＥ２４０内のセマフォ待
ち行列２４２にそのセマフォ要求を登録し割り込み要求
元のマスタＰＥ内のタスク待ち行列５００３にタスクＩ
Ｄを登録するので、セマフォレジスタ２４１の取得許可
の割り込みを受けるまで、割り込み要求元のマスタＰＥ
は他の処理を実行することができる。さらに、タスクの
優先順位をセマフォ待ち行列２４２に登録することによ
り、最も優先度の高いマスタＰＥのタスクであって最も
優先度の高いタスクを優先して排他的に実行でき、効率
的な処理が可能となる。
【０１２３】なお、マスタＰＥ２４０内に設けられた共
有メモリ２４３をシステムの共有資源の例として説明し
たが、この実施の形態１０はこれに限定されるものでは
ないことは言うまでもない。
有メモリ２４３をシステムの共有資源の例として説明し
たが、この実施の形態１０はこれに限定されるものでは
ないことは言うまでもない。
【０１２４】実施の形態１１．図１７はこの発明の実施
の形態１１によるマルチプロセッサ制御方式が適用され
るマルチプロセッサシステムの構成を示すブロック図で
ある。図において、１００は上記実施の形態２または実
施の形態３による割り込みルーティング回路１０００ま
たは１００１のような割り込みルーティング回路６０１
０を備えたホストＰＥ、３００，３１０はＳＥ、６００
０はＳＥ３００を管理している管理マスタＰＥ、２００
はマスタＰＥ、６０２０はＳＥ３００からの管理マスタ
ＰＥ６０００に対する割り込み信号、１２１はＳＥ３０
０，３１０、管理マスタＰＥ６０００、マスタＰＥ２０
０、ホストＰＥ１００を接続するＰＣＩバスである。図
１７では割り込みルーティング回路６０１０は、ホスト
ＰＥ１００内に設けられているように描かれているが、
ホストＰＥ１００の外部に設けてもよい。
の形態１１によるマルチプロセッサ制御方式が適用され
るマルチプロセッサシステムの構成を示すブロック図で
ある。図において、１００は上記実施の形態２または実
施の形態３による割り込みルーティング回路１０００ま
たは１００１のような割り込みルーティング回路６０１
０を備えたホストＰＥ、３００，３１０はＳＥ、６００
０はＳＥ３００を管理している管理マスタＰＥ、２００
はマスタＰＥ、６０２０はＳＥ３００からの管理マスタ
ＰＥ６０００に対する割り込み信号、１２１はＳＥ３０
０，３１０、管理マスタＰＥ６０００、マスタＰＥ２０
０、ホストＰＥ１００を接続するＰＣＩバスである。図
１７では割り込みルーティング回路６０１０は、ホスト
ＰＥ１００内に設けられているように描かれているが、
ホストＰＥ１００の外部に設けてもよい。
【０１２５】また、図１８はノンインテリジェントなＳ
Ｅ３００の構造の一例を示すブロック図であり、図にお
いて、６０４０はＳＥ３００の複数の機能の起動／停止
を機能毎に設定可能な機能制御用レジスタ、６０５０は
エラー要因情報が格納されているエラー要因レジスタ、
６０６０は外部にデータ等を出力するための外部出力回
路、６０７０は外部からのデータ等を入力するための外
部入力回路、６０６２は外部出力回路部６０６０に電源
を供給するための出力回路用外部供給電源、６０６１は
出力回路用外部供給電源６０６２の電圧を監視している
異電圧検出回路、６０７２は外部入力回路部６０７０に
電源を供給するための入力回路用外部供給電源、６０７
１は入力回路用外部供給電源６０７２の電圧を監視して
いる異電圧検出回路である。なお、これらの外部出力回
路６０６０および外部入力回路６０７０は管理マスタＰ
Ｅ６０００からしかアクセスされない。また、６０９０
はすべてのマスタＰＥによりアクセスされ得る共有メモ
リ、６０８０は共有メモリ６０９０のパリティエラー検
出回路、６１００は外部出力回路６０６０の出力をすべ
てリセットしリセット状態を保持する出力強制リセット
信号、６１１０は外部出力回路６０６０の電源に異電圧
が投入されたことを報告する外部出力回路用異電圧検出
信号、６１２０は外部入力回路６０７０の電源に異電圧
が投入されたことを報告する外部入力回路用異電圧検出
信号、６１３０は共有メモリ６０９０がアクセスされた
時にパリティエラーが発生したことを示すパリティエラ
ー検出信号、６１４０は共有メモリ６０９０の有効／無
効設定信号である。また、図１９は機能制御用レジスタ
６０４０のビット構成を示した説明図、図２０はのエラ
ー要因レジスタ６０５０のビット構成を示した説明図で
ある。
Ｅ３００の構造の一例を示すブロック図であり、図にお
いて、６０４０はＳＥ３００の複数の機能の起動／停止
を機能毎に設定可能な機能制御用レジスタ、６０５０は
エラー要因情報が格納されているエラー要因レジスタ、
６０６０は外部にデータ等を出力するための外部出力回
路、６０７０は外部からのデータ等を入力するための外
部入力回路、６０６２は外部出力回路部６０６０に電源
を供給するための出力回路用外部供給電源、６０６１は
出力回路用外部供給電源６０６２の電圧を監視している
異電圧検出回路、６０７２は外部入力回路部６０７０に
電源を供給するための入力回路用外部供給電源、６０７
１は入力回路用外部供給電源６０７２の電圧を監視して
いる異電圧検出回路である。なお、これらの外部出力回
路６０６０および外部入力回路６０７０は管理マスタＰ
Ｅ６０００からしかアクセスされない。また、６０９０
はすべてのマスタＰＥによりアクセスされ得る共有メモ
リ、６０８０は共有メモリ６０９０のパリティエラー検
出回路、６１００は外部出力回路６０６０の出力をすべ
てリセットしリセット状態を保持する出力強制リセット
信号、６１１０は外部出力回路６０６０の電源に異電圧
が投入されたことを報告する外部出力回路用異電圧検出
信号、６１２０は外部入力回路６０７０の電源に異電圧
が投入されたことを報告する外部入力回路用異電圧検出
信号、６１３０は共有メモリ６０９０がアクセスされた
時にパリティエラーが発生したことを示すパリティエラ
ー検出信号、６１４０は共有メモリ６０９０の有効／無
効設定信号である。また、図１９は機能制御用レジスタ
６０４０のビット構成を示した説明図、図２０はのエラ
ー要因レジスタ６０５０のビット構成を示した説明図で
ある。
【０１２６】次に動作について説明する。ＳＥ３００で
障害が発生した場合、ＳＥ３００は、割り込みルーティ
ング回路６０１０を介して管理マスタＰＥ６０００に対
し割り込み信号６０２０を発生する。管理マスタＰＥ６
０００は、割り込み信号６０２０によりＳＥ３００に障
害が発生したことを検知する。その後、管理マスタＰＥ
６０００はＰＣＩバス１２１を介してＳＥ３００のエラ
ー要因レジスタ６０５０をリードし、障害の要因を把握
し、その要因に応じて機能制御レジスタ６０４０に障害
の発生した機能を停止するために対応するビットを例え
ば論理１に設定する。
障害が発生した場合、ＳＥ３００は、割り込みルーティ
ング回路６０１０を介して管理マスタＰＥ６０００に対
し割り込み信号６０２０を発生する。管理マスタＰＥ６
０００は、割り込み信号６０２０によりＳＥ３００に障
害が発生したことを検知する。その後、管理マスタＰＥ
６０００はＰＣＩバス１２１を介してＳＥ３００のエラ
ー要因レジスタ６０５０をリードし、障害の要因を把握
し、その要因に応じて機能制御レジスタ６０４０に障害
の発生した機能を停止するために対応するビットを例え
ば論理１に設定する。
【０１２７】ＳＥ３００が図１８に示すような構成を有
している場合、図１８の外部出力回路６０６０に出力回
路用外部供給電源６０６２により異電圧が投入される
と、異電圧検出回路６０６１がその異常を検知し、外部
出力回路異電圧投入信号６１１０をアクティブにすると
ともに、ＳＥ３００は割り込み信号６０２０を管理マス
タＰＥ６０００に送出し、障害が起きたことを報告す
る。管理マスタＰＥ６０００は、ＳＥ３００の図２０に
示すエラー要因レジスタ６０５０をリードし、障害の要
因が外部出力回路６０６０に外部から異電圧が投入され
たことであることを知り、外部出力回路６０６０が壊れ
て誤出力する事を防止するために、図１９に示すように
機能制御レジスタ６０４０の出力強制リセットビットに
論理１をライトする。これにより、外部出力回路６０６
０の出力はリセットされ、よりフェールセーフであるリ
セット状態を保持する。このとき、管理マスタＰＥ６０
００は外部出力回路６０６０にアクセスできなくなる
が、外部入力回路６０７０、共有メモリ６０９０は有効
であり、管理マスタＰＥ６０００は外部入力回路６０７
０にアクセスでき、また、共有メモリ６０９０をアクセ
スするすべてのマスタＰＥは処理を続行できる。
している場合、図１８の外部出力回路６０６０に出力回
路用外部供給電源６０６２により異電圧が投入される
と、異電圧検出回路６０６１がその異常を検知し、外部
出力回路異電圧投入信号６１１０をアクティブにすると
ともに、ＳＥ３００は割り込み信号６０２０を管理マス
タＰＥ６０００に送出し、障害が起きたことを報告す
る。管理マスタＰＥ６０００は、ＳＥ３００の図２０に
示すエラー要因レジスタ６０５０をリードし、障害の要
因が外部出力回路６０６０に外部から異電圧が投入され
たことであることを知り、外部出力回路６０６０が壊れ
て誤出力する事を防止するために、図１９に示すように
機能制御レジスタ６０４０の出力強制リセットビットに
論理１をライトする。これにより、外部出力回路６０６
０の出力はリセットされ、よりフェールセーフであるリ
セット状態を保持する。このとき、管理マスタＰＥ６０
００は外部出力回路６０６０にアクセスできなくなる
が、外部入力回路６０７０、共有メモリ６０９０は有効
であり、管理マスタＰＥ６０００は外部入力回路６０７
０にアクセスでき、また、共有メモリ６０９０をアクセ
スするすべてのマスタＰＥは処理を続行できる。
【０１２８】また、例えば、共有メモリ６０９０にアク
セス時にパリティエラーが発生した場合、パリティエラ
ー検出回路６０８０が異常を検出し、ＳＥ３００は図１
７に示す割り込み信号６０２０により管理マスタＰＥ６
０００に障害が発生したことを報告する。障害発生の報
告を受けた管理マスタＰＥ６０００は、ＳＥ３００の図
２０に示すエラー要因レジスタ６０５０をリードし、障
害の要因が共有メモリアクセス時のパリティエラーであ
ることを知る。管理マスタＰＥ６０００が、共有メモリ
６０９０の障害が共有メモリ６０９０をアクセスするす
べてのマスタＰＥに影響を及ぼす致命的な障害であると
判断した場合、エラー通知信号６０３０をアサートして
システムのエラーをホストＰＥ１００に通知し、エラー
時の処理をホストＰＥ１００に委ねる。他方、管理マス
タＰＥ６０００が共有メモリ６０９０の障害が致命的な
障害でないと判断した場合、図１９に示すように機能制
御レジスタ６０４０のメモリ有効／無効設定ビットを無
効に設定することにより、すべてのマスタＰＥからのメ
モリアクセスに対するＳＥ３００の応答を禁止し、外部
出力回路６０６０、外部入力回路６０７０のみ応答する
ことを可能とする。
セス時にパリティエラーが発生した場合、パリティエラ
ー検出回路６０８０が異常を検出し、ＳＥ３００は図１
７に示す割り込み信号６０２０により管理マスタＰＥ６
０００に障害が発生したことを報告する。障害発生の報
告を受けた管理マスタＰＥ６０００は、ＳＥ３００の図
２０に示すエラー要因レジスタ６０５０をリードし、障
害の要因が共有メモリアクセス時のパリティエラーであ
ることを知る。管理マスタＰＥ６０００が、共有メモリ
６０９０の障害が共有メモリ６０９０をアクセスするす
べてのマスタＰＥに影響を及ぼす致命的な障害であると
判断した場合、エラー通知信号６０３０をアサートして
システムのエラーをホストＰＥ１００に通知し、エラー
時の処理をホストＰＥ１００に委ねる。他方、管理マス
タＰＥ６０００が共有メモリ６０９０の障害が致命的な
障害でないと判断した場合、図１９に示すように機能制
御レジスタ６０４０のメモリ有効／無効設定ビットを無
効に設定することにより、すべてのマスタＰＥからのメ
モリアクセスに対するＳＥ３００の応答を禁止し、外部
出力回路６０６０、外部入力回路６０７０のみ応答する
ことを可能とする。
【０１２９】以上のように、この実施の形態１１によれ
ば、ＳＥ３００，３１０で発生した障害を割り込みによ
り迅速に管理マスタＰＥ６０００に報告することがで
き、管理マスタＰＥ６０００が自身に組み込まれている
ソフトウェアによりエラー要因に応じた柔軟なエラー処
理を実行できる。また、エラー要因が他のＳＥやマスタ
ＰＥに影響の無いものであるならば、構成制御用レジス
タ６０４０の特定のビットをセットすることによりエラ
ーを発生した機能のみを無効とすることができるので、
その障害に無関係なＳＥやマスタＰＥは処理を続行する
ことができる。さらに、ＳＥがインテリジェントである
かノンインテリジェントであるかに関わらず、機能制御
用レジスタ６０４０とエラー要因レジスタ６０５０とを
備えた全てのＳＥにこの実施の形態１１によるマルチプ
ロセッサ制御方式を適用できる。従って、従来の技術と
比較して、信頼性、保守性、および柔軟性の高いマルチ
プロセッサシステムを提供できる。
ば、ＳＥ３００，３１０で発生した障害を割り込みによ
り迅速に管理マスタＰＥ６０００に報告することがで
き、管理マスタＰＥ６０００が自身に組み込まれている
ソフトウェアによりエラー要因に応じた柔軟なエラー処
理を実行できる。また、エラー要因が他のＳＥやマスタ
ＰＥに影響の無いものであるならば、構成制御用レジス
タ６０４０の特定のビットをセットすることによりエラ
ーを発生した機能のみを無効とすることができるので、
その障害に無関係なＳＥやマスタＰＥは処理を続行する
ことができる。さらに、ＳＥがインテリジェントである
かノンインテリジェントであるかに関わらず、機能制御
用レジスタ６０４０とエラー要因レジスタ６０５０とを
備えた全てのＳＥにこの実施の形態１１によるマルチプ
ロセッサ制御方式を適用できる。従って、従来の技術と
比較して、信頼性、保守性、および柔軟性の高いマルチ
プロセッサシステムを提供できる。
【０１３０】
【発明の効果】以上のように、請求項１記載の発明によ
れば、マルチプロセッサ制御方式をシステム初期化時に
マスタＰＥとＳＥに割り付けたシステム資源に関する情
報とＳＥからマスタＰＥへの割り込みルーティングに必
要な情報とを含むシステム構成情報を構成情報データベ
ースに予め登録し、ＳＥからマスタＰＥへの割り込み信
号が発生した際には一旦ホストＰＥに割り込み信号を受
けさせ、構成情報データベースを参照して割り込み要求
先であるマスタＰＥを特定し、該マスタＰＥへ割り込み
を通知するように構成したので、例えばＰＣＩバスをシ
ステムバスとして用いておりハードウェア的にはスレー
ブであるＳＥからマスタＰＥに割り込みを通知できない
マルチプロセッサシステムにおいても、ＰＣＩバスシス
テムの一般的なハードウェアに割り込みルーティング用
のソフトウェアルーチンを組み込むことにより、スレー
ブにマスタ機能を持たせたりその他のハードウェアを追
加することなく、割り込みのルーティングを行うことが
できる効果がある。また、マスタＰＥやターゲットであ
るＳＥが複数存在する複雑なマルチプロセッサシステム
においても、構成情報ＤＢの内容を参照することにより
容易にシステム構成を把握でき、さらに、構成情報ＤＢ
の内容を変更することにより割り込みルーティングの変
更を行えるため、システムのフレキシビリティを向上さ
せることができる効果がある。
れば、マルチプロセッサ制御方式をシステム初期化時に
マスタＰＥとＳＥに割り付けたシステム資源に関する情
報とＳＥからマスタＰＥへの割り込みルーティングに必
要な情報とを含むシステム構成情報を構成情報データベ
ースに予め登録し、ＳＥからマスタＰＥへの割り込み信
号が発生した際には一旦ホストＰＥに割り込み信号を受
けさせ、構成情報データベースを参照して割り込み要求
先であるマスタＰＥを特定し、該マスタＰＥへ割り込み
を通知するように構成したので、例えばＰＣＩバスをシ
ステムバスとして用いておりハードウェア的にはスレー
ブであるＳＥからマスタＰＥに割り込みを通知できない
マルチプロセッサシステムにおいても、ＰＣＩバスシス
テムの一般的なハードウェアに割り込みルーティング用
のソフトウェアルーチンを組み込むことにより、スレー
ブにマスタ機能を持たせたりその他のハードウェアを追
加することなく、割り込みのルーティングを行うことが
できる効果がある。また、マスタＰＥやターゲットであ
るＳＥが複数存在する複雑なマルチプロセッサシステム
においても、構成情報ＤＢの内容を参照することにより
容易にシステム構成を把握でき、さらに、構成情報ＤＢ
の内容を変更することにより割り込みルーティングの変
更を行えるため、システムのフレキシビリティを向上さ
せることができる効果がある。
【０１３１】請求項２記載の発明によれば、マルチプロ
セッサ制御方式をホストＰＥを介さずに割り込み信号を
マスタＰＥとＳＥの間で直接ルーティングできる割り込
みルーティング回路を設け、システム初期化時に割り付
けたシステム資源に関する情報とマスタＰＥとＳＥの間
の割り込みルーティングに必要な情報とを含むシステム
構成情報を構成情報データベースに予め登録し、構成情
報データベースに基づいてＳＥが発した割り込み信号が
マスタＰＥへルーティングされるように割り込みルーテ
ィング回路を設定するように構成したので、例えばＰＣ
Ｉバスをシステムバスとする一般的なシステムハードウ
ェアだけではターゲットであるＳＥからマスタＰＥに割
り込みを通知できないマルチプロセッサシステムにおい
ても、スレーブにマスタ機能を持たせたりホストＰＥの
割り込み処理ルーチンを特殊化したりすることなく、さ
らに、基礎となるシステムハードウェアを変更すること
なく、必要な割り込みルーティング回路を付加するだけ
でＳＥからマスタＰＥへ割り込み信号をルーティングで
きる効果がある。さらに、割り込みルーティングの際に
ホストＰＥが介在しないため、割り込み通知に関して余
分なオーバーヘッドをかけることがないという効果があ
る。
セッサ制御方式をホストＰＥを介さずに割り込み信号を
マスタＰＥとＳＥの間で直接ルーティングできる割り込
みルーティング回路を設け、システム初期化時に割り付
けたシステム資源に関する情報とマスタＰＥとＳＥの間
の割り込みルーティングに必要な情報とを含むシステム
構成情報を構成情報データベースに予め登録し、構成情
報データベースに基づいてＳＥが発した割り込み信号が
マスタＰＥへルーティングされるように割り込みルーテ
ィング回路を設定するように構成したので、例えばＰＣ
Ｉバスをシステムバスとする一般的なシステムハードウ
ェアだけではターゲットであるＳＥからマスタＰＥに割
り込みを通知できないマルチプロセッサシステムにおい
ても、スレーブにマスタ機能を持たせたりホストＰＥの
割り込み処理ルーチンを特殊化したりすることなく、さ
らに、基礎となるシステムハードウェアを変更すること
なく、必要な割り込みルーティング回路を付加するだけ
でＳＥからマスタＰＥへ割り込み信号をルーティングで
きる効果がある。さらに、割り込みルーティングの際に
ホストＰＥが介在しないため、割り込み通知に関して余
分なオーバーヘッドをかけることがないという効果があ
る。
【０１３２】請求項３記載の発明によれば、マルチプロ
セッサ制御方式をマルチプロセッサシステムが複数のマ
スタＰＥと複数のＳＥとを有する場合、各マスタＰＥと
そのスレーブとなるＳＥとの対応を示す情報もシステム
構成情報として構成情報データベースに予め登録し、構
成情報データベースに基づいて複数のＳＥのうちのいず
れかが発した割り込み信号が該ＳＥを制御対象とするマ
スタＰＥへルーティングされるように割り込みルーティ
ング回路を設定するように構成したので、マスタＰＥや
ターゲットであるＳＥが複数存在する複雑なマルチプロ
セッサシステムにおいても、構成情報ＤＢの内容を参照
することにより容易にシステム構成を把握でき、さら
に、構成情報ＤＢの内容を変更することにより割り込み
ルーティングの変更を行えるため、システムのフレキシ
ビリティを向上させることができる効果がある。
セッサ制御方式をマルチプロセッサシステムが複数のマ
スタＰＥと複数のＳＥとを有する場合、各マスタＰＥと
そのスレーブとなるＳＥとの対応を示す情報もシステム
構成情報として構成情報データベースに予め登録し、構
成情報データベースに基づいて複数のＳＥのうちのいず
れかが発した割り込み信号が該ＳＥを制御対象とするマ
スタＰＥへルーティングされるように割り込みルーティ
ング回路を設定するように構成したので、マスタＰＥや
ターゲットであるＳＥが複数存在する複雑なマルチプロ
セッサシステムにおいても、構成情報ＤＢの内容を参照
することにより容易にシステム構成を把握でき、さら
に、構成情報ＤＢの内容を変更することにより割り込み
ルーティングの変更を行えるため、システムのフレキシ
ビリティを向上させることができる効果がある。
【０１３３】請求項４記載の発明によれば、マルチプロ
セッサ制御方式をホストＰＥが接続されたシステムバス
と他のシステムバスとを接続する１つのブリッジ機構
と、必要であれば、他のシステムバスとこれとは別の他
のシステムバスとを接続する少なくとも１つのブリッジ
機構とを設け、各マスタＰＥおよび各ＳＥの存在位置に
関する情報もシステム構成情報として構成情報データベ
ースに予め登録し、構成情報データベースに基づいて各
ＳＥが発した割り込み信号が対応する割り込み要求先に
必要ならばブリッジ機構を介してルーティングされるよ
うに割り込みルーティング回路を設定するように構成し
たので、ブリッジ機構により複数のシステムバスが接続
されたマルチプロセッサシステムにおいても、同様に、
スレーブにマスタ機能を持たせたりホストＰＥの割り込
み処理ルーチンを特殊化したりすることなく、さらに、
基礎となるシステムハードウェアを変更することなく、
必要な割り込みルーティング回路を付加するだけでブリ
ッジ機構を介してＳＥからマスタＰＥへ割り込み信号を
ルーティングできる効果がある。
セッサ制御方式をホストＰＥが接続されたシステムバス
と他のシステムバスとを接続する１つのブリッジ機構
と、必要であれば、他のシステムバスとこれとは別の他
のシステムバスとを接続する少なくとも１つのブリッジ
機構とを設け、各マスタＰＥおよび各ＳＥの存在位置に
関する情報もシステム構成情報として構成情報データベ
ースに予め登録し、構成情報データベースに基づいて各
ＳＥが発した割り込み信号が対応する割り込み要求先に
必要ならばブリッジ機構を介してルーティングされるよ
うに割り込みルーティング回路を設定するように構成し
たので、ブリッジ機構により複数のシステムバスが接続
されたマルチプロセッサシステムにおいても、同様に、
スレーブにマスタ機能を持たせたりホストＰＥの割り込
み処理ルーチンを特殊化したりすることなく、さらに、
基礎となるシステムハードウェアを変更することなく、
必要な割り込みルーティング回路を付加するだけでブリ
ッジ機構を介してＳＥからマスタＰＥへ割り込み信号を
ルーティングできる効果がある。
【０１３４】請求項５記載の発明によれば、マルチプロ
セッサ制御方式をマスタＰＥとＳＥとが通信を行う場
合、ＳＥまたはマスタＰＥからの通信要求は割り込みと
して割り込みルーティング回路を用いてマスタＰＥまた
はＳＥに通知し、マスタＰＥとＳＥとの間のデータ転送
はウィンドウを介して行うように構成したので、マスタ
ＰＥとＳＥとの通信に関する通信要求やデータを当事者
間で直接送受信できるので、システムパフォーマンスを
向上させることができる効果がある。また、通信用の割
り込みルーティングやウィンドウをソフトウェアで設
定、変更できるのでシステム構成のフレキシビリティを
向上させることができる効果がある。
セッサ制御方式をマスタＰＥとＳＥとが通信を行う場
合、ＳＥまたはマスタＰＥからの通信要求は割り込みと
して割り込みルーティング回路を用いてマスタＰＥまた
はＳＥに通知し、マスタＰＥとＳＥとの間のデータ転送
はウィンドウを介して行うように構成したので、マスタ
ＰＥとＳＥとの通信に関する通信要求やデータを当事者
間で直接送受信できるので、システムパフォーマンスを
向上させることができる効果がある。また、通信用の割
り込みルーティングやウィンドウをソフトウェアで設
定、変更できるのでシステム構成のフレキシビリティを
向上させることができる効果がある。
【０１３５】請求項６記載の発明によれば、マルチプロ
セッサ制御方式をホストＰＥとマスタＰＥとの間の通信
およびマスタＰＥとＳＥとの間の通信における通信要求
を割り込みとして割り込みルーティング回路を用いて通
知し、ホストＰＥとマスタＰＥとの間のデータ転送はマ
スタＰＥ上に設けた共有メモリを介して行い、マスタＰ
ＥとＳＥとの間のデータ転送はマスタＰＥがシステムの
マスタとなってデータ転送するように構成したので、マ
スタＰＥとＳＥとの間およびマスタＰＥとホストＰＥと
の間の通信要求は要求元から要求先に直接通知すること
ができるので、システムパフォーマンスを向上させるこ
とができる効果がある。さらに、通信要求用の割り込み
ルーティングをソフトウェアで設定、変更することが可
能であるので、システム構築のフレキシビリティを向上
させることができる効果がある。また、マスタＰＥとタ
ーゲットであるＳＥとのデータ転送でをマスタＰＥがシ
ステムのマスタとなってデータ転送するので、ホストＰ
Ｅの介在がなくマスタＰＥの処理やホストＰＥ内部の処
理に余分なオーバーヘッドがかからないという効果があ
る。さらに、処理結果等をマスタＰＥ上の共有メモリを
介してホストＰＥへ通知するように構成されているの
で、ホストＰＥとマスタＰＥとの間の通信データがたと
え大きくなっても、システムの主メモリを共有メモリに
してマスタＰＥがホストＰＥをホールドしてしまう従来
のマルチプロセッサシステムに比べて余分なオーバーヘ
ッドをシステムにかけることはないので、システムとし
てのトータルパフォーマンスをハイレベルに維持できる
効果がある。
セッサ制御方式をホストＰＥとマスタＰＥとの間の通信
およびマスタＰＥとＳＥとの間の通信における通信要求
を割り込みとして割り込みルーティング回路を用いて通
知し、ホストＰＥとマスタＰＥとの間のデータ転送はマ
スタＰＥ上に設けた共有メモリを介して行い、マスタＰ
ＥとＳＥとの間のデータ転送はマスタＰＥがシステムの
マスタとなってデータ転送するように構成したので、マ
スタＰＥとＳＥとの間およびマスタＰＥとホストＰＥと
の間の通信要求は要求元から要求先に直接通知すること
ができるので、システムパフォーマンスを向上させるこ
とができる効果がある。さらに、通信要求用の割り込み
ルーティングをソフトウェアで設定、変更することが可
能であるので、システム構築のフレキシビリティを向上
させることができる効果がある。また、マスタＰＥとタ
ーゲットであるＳＥとのデータ転送でをマスタＰＥがシ
ステムのマスタとなってデータ転送するので、ホストＰ
Ｅの介在がなくマスタＰＥの処理やホストＰＥ内部の処
理に余分なオーバーヘッドがかからないという効果があ
る。さらに、処理結果等をマスタＰＥ上の共有メモリを
介してホストＰＥへ通知するように構成されているの
で、ホストＰＥとマスタＰＥとの間の通信データがたと
え大きくなっても、システムの主メモリを共有メモリに
してマスタＰＥがホストＰＥをホールドしてしまう従来
のマルチプロセッサシステムに比べて余分なオーバーヘ
ッドをシステムにかけることはないので、システムとし
てのトータルパフォーマンスをハイレベルに維持できる
効果がある。
【０１３６】請求項７記載の発明によれば、マルチプロ
セッサ制御方式をＳＥにおいて障害が発生した際に割り
込みルーティング回路を介して割り込みにより障害の発
生をＳＥを管理マスタＰＥに報告し、障害の報告を受け
た管理マスタＰＥにＳＥのエラー要因レジスタにアクセ
スさせて障害の要因を確認し、障害の要因に応じて障害
の起きた機能を無効にすべく管理マスタＰＥにＳＥの機
能制御用レジスタの対応するビットをセットさせるよう
に構成したので、ＳＥで発生した障害を割り込みにより
迅速に管理マスタＰＥに報告することができ、管理マス
タＰＥが自身に組み込まれているソフトウェアによりエ
ラー要因に応じた柔軟なエラー処理を実行できる効果が
ある。また、構成制御用レジスタの特定のビットをセッ
トすることによりエラーを発生した機能のみを無効とす
ることができるので、場合によってはその障害に無関係
なＳＥやマスタＰＥは処理を続行することができる効果
がある。さらに、ＳＥがインテリジェントであるかノン
インテリジェントであるかに関わらず、機能制御用レジ
スタとエラー要因レジスタとを備えた全てのＳＥに適用
でき、従来の技術と比較して、信頼性、保守性、および
柔軟性の高いマルチプロセッサシステムを提供できる効
果がある。
セッサ制御方式をＳＥにおいて障害が発生した際に割り
込みルーティング回路を介して割り込みにより障害の発
生をＳＥを管理マスタＰＥに報告し、障害の報告を受け
た管理マスタＰＥにＳＥのエラー要因レジスタにアクセ
スさせて障害の要因を確認し、障害の要因に応じて障害
の起きた機能を無効にすべく管理マスタＰＥにＳＥの機
能制御用レジスタの対応するビットをセットさせるよう
に構成したので、ＳＥで発生した障害を割り込みにより
迅速に管理マスタＰＥに報告することができ、管理マス
タＰＥが自身に組み込まれているソフトウェアによりエ
ラー要因に応じた柔軟なエラー処理を実行できる効果が
ある。また、構成制御用レジスタの特定のビットをセッ
トすることによりエラーを発生した機能のみを無効とす
ることができるので、場合によってはその障害に無関係
なＳＥやマスタＰＥは処理を続行することができる効果
がある。さらに、ＳＥがインテリジェントであるかノン
インテリジェントであるかに関わらず、機能制御用レジ
スタとエラー要因レジスタとを備えた全てのＳＥに適用
でき、従来の技術と比較して、信頼性、保守性、および
柔軟性の高いマルチプロセッサシステムを提供できる効
果がある。
【０１３７】請求項８記載の発明によれば、マルチプロ
セッサ制御方式を他のマスタＰＥ等からの割り込み要求
を受けるマスタＰＥに、割り込みの要求元を特定すると
ともに該マスタＰＥのＣＰＵに対して割り込みを発生す
る割り込みレジスタと、割り込みの割り込み要因を特定
するための割り込み要因レジスタとを設け、割り込み要
求を受付、処理する際には割り込みレジスタおよび割り
込み要因レジスタの対応するビットをセット、クリアす
るように構成したので、マスタＰＥに割り込み要求を発
生するマスタＰＥの数が多くても、割り込み要求先であ
るマスタＰＥ内に割り込みレジスタと割り込み要因レジ
スタとを設けているので、数回のレジスタアクセスで割
り込み要求元のマスタＰＥと割り込み要因とを特定でき
る効果がある。
セッサ制御方式を他のマスタＰＥ等からの割り込み要求
を受けるマスタＰＥに、割り込みの要求元を特定すると
ともに該マスタＰＥのＣＰＵに対して割り込みを発生す
る割り込みレジスタと、割り込みの割り込み要因を特定
するための割り込み要因レジスタとを設け、割り込み要
求を受付、処理する際には割り込みレジスタおよび割り
込み要因レジスタの対応するビットをセット、クリアす
るように構成したので、マスタＰＥに割り込み要求を発
生するマスタＰＥの数が多くても、割り込み要求先であ
るマスタＰＥ内に割り込みレジスタと割り込み要因レジ
スタとを設けているので、数回のレジスタアクセスで割
り込み要求元のマスタＰＥと割り込み要因とを特定でき
る効果がある。
【０１３８】請求項９記載の発明によれば、マルチプロ
セッサ制御方式をシステム共有の資源を有するマスタＰ
Ｅにセマフォレジスタを設け、セマフォレジスタを開放
する際にホストＰＥに対して割り込みを発生し、割り込
みを処理するホストＰＥの割り込み処理ルーチンでセマ
フォレジスタの取得を待っているマスタＰＥおよびホス
トＰＥのうちで最も優先度の高いものにセマフォレジス
タの所有権を渡すべく割り込みを発生するように構成し
たので、複数のマスタＰＥとホストＰＥとから構成され
るマルチプロセッサシステムにおいて、セマフォレジス
タの取得開放により複数のマスタＰＥ、ホストＰＥから
のシステム共有資源へのアクセスを順次受け付けて処理
することが可能となるとともに、競合する場合には排他
制御することができる効果がある。また、あるマスタＰ
Ｅがセマフォレジスタを要求したときに、他のマスタＰ
Ｅがセマフォレジスタを取得していてセマフォレジスタ
が取得できない場合、そのタスクをセマフォ待ち行列に
登録するように構成したので、セマフォ取得許可の割り
込みを受けるまでセマフォ待ちのマスタＰＥは他の処理
を実行することができる効果がある。また、タスク間の
優先順位をセマフォ待ち行列に登録するので、重要な処
理を優先して排他的に実行でき効率的な処理が可能とな
る効果がある。
セッサ制御方式をシステム共有の資源を有するマスタＰ
Ｅにセマフォレジスタを設け、セマフォレジスタを開放
する際にホストＰＥに対して割り込みを発生し、割り込
みを処理するホストＰＥの割り込み処理ルーチンでセマ
フォレジスタの取得を待っているマスタＰＥおよびホス
トＰＥのうちで最も優先度の高いものにセマフォレジス
タの所有権を渡すべく割り込みを発生するように構成し
たので、複数のマスタＰＥとホストＰＥとから構成され
るマルチプロセッサシステムにおいて、セマフォレジス
タの取得開放により複数のマスタＰＥ、ホストＰＥから
のシステム共有資源へのアクセスを順次受け付けて処理
することが可能となるとともに、競合する場合には排他
制御することができる効果がある。また、あるマスタＰ
Ｅがセマフォレジスタを要求したときに、他のマスタＰ
Ｅがセマフォレジスタを取得していてセマフォレジスタ
が取得できない場合、そのタスクをセマフォ待ち行列に
登録するように構成したので、セマフォ取得許可の割り
込みを受けるまでセマフォ待ちのマスタＰＥは他の処理
を実行することができる効果がある。また、タスク間の
優先順位をセマフォ待ち行列に登録するので、重要な処
理を優先して排他的に実行でき効率的な処理が可能とな
る効果がある。
【０１３９】請求項１０記載の発明によれば、マルチプ
ロセッサ制御方式をセマフォレジスタの取得を待ってい
る複数のタスクがマスタＰＥないしホストＰＥにある場
合、最も優先度の高いタスクを優先的に実行するように
構成したので、セマフォレジスタの取得許可を受けたマ
スタＰＥまたはホストＰＥ内部にセマフォレジスタを要
求するタスクが複数ある場合に、最も優先度の高いタス
クを最優先に実行するので、各マスタＰＥおよびホスト
ＰＥにおいて重要な処理を優先して排他的に実行でき効
率的な処理が可能となる効果がある。
ロセッサ制御方式をセマフォレジスタの取得を待ってい
る複数のタスクがマスタＰＥないしホストＰＥにある場
合、最も優先度の高いタスクを優先的に実行するように
構成したので、セマフォレジスタの取得許可を受けたマ
スタＰＥまたはホストＰＥ内部にセマフォレジスタを要
求するタスクが複数ある場合に、最も優先度の高いタス
クを最優先に実行するので、各マスタＰＥおよびホスト
ＰＥにおいて重要な処理を優先して排他的に実行でき効
率的な処理が可能となる効果がある。
【０１４０】請求項１１記載の発明によれば、マルチプ
ロセッサ制御方式を複数のマスタＰＥのそれぞれにシス
テムＩ／Ｏ空間において同一のアドレスで指定される領
域を有するホスト設定レジスタを設け、ホスト設定レジ
スタの各ビットに複数のマスタＰＥのいずれか１つを一
意的に対応づけ、ホスト設定レジスタのいずれかのビッ
トをセットすることにより、そのビットに対応するマス
タＰＥをホストＰＥとして動作させるように構成したの
で、マルチプロセッサシステムにおけるホストＰＥの多
重化などに適用することにより、ホストの権利をスムー
ズに受け継がせてシステムダウンを防ぐことができ、比
較的容易にシステムの高信頼性を得ることができる効果
がある。また、複数の非均質なマスタＰＥを用意し、そ
れらをダイナミックにホストＰＥに切り替えることによ
り、１つのシステム上で各マスタＰＥが独自のパフォー
マンスを有効に発揮することができる効果がある。それ
故、コストパフォーマンスの高いマルチプロセッサシス
テムを提供でき、さらに、従来技術のような独立したホ
スト監視手段を持つ必要がなくホストＰＥ決定のための
情報データの一貫性を保持する必要もないので、ハード
ウェア、ソフトウェア、処理オーバーヘッドの増大を抑
えることができる効果がある。
ロセッサ制御方式を複数のマスタＰＥのそれぞれにシス
テムＩ／Ｏ空間において同一のアドレスで指定される領
域を有するホスト設定レジスタを設け、ホスト設定レジ
スタの各ビットに複数のマスタＰＥのいずれか１つを一
意的に対応づけ、ホスト設定レジスタのいずれかのビッ
トをセットすることにより、そのビットに対応するマス
タＰＥをホストＰＥとして動作させるように構成したの
で、マルチプロセッサシステムにおけるホストＰＥの多
重化などに適用することにより、ホストの権利をスムー
ズに受け継がせてシステムダウンを防ぐことができ、比
較的容易にシステムの高信頼性を得ることができる効果
がある。また、複数の非均質なマスタＰＥを用意し、そ
れらをダイナミックにホストＰＥに切り替えることによ
り、１つのシステム上で各マスタＰＥが独自のパフォー
マンスを有効に発揮することができる効果がある。それ
故、コストパフォーマンスの高いマルチプロセッサシス
テムを提供でき、さらに、従来技術のような独立したホ
スト監視手段を持つ必要がなくホストＰＥ決定のための
情報データの一貫性を保持する必要もないので、ハード
ウェア、ソフトウェア、処理オーバーヘッドの増大を抑
えることができる効果がある。
【０１４１】請求項１２記載の発明によれば、マルチプ
ロセッサ制御方式を複数のタスクがマルチプロセッサシ
ステムの１つのハードウェア資源を利用する場合、ハー
ドウェア資源に対応する仮想のハードウェア資源を各タ
スクのコンテキストとして持たせるように構成したの
で、ハードウェアとしては１つしか実装されていないハ
ードウェア資源をソフトウェア的には複数存在するよう
に扱え、ハードウェアが要求するスペース、価格などの
コストを低減できる効果がある。また、マルチプロセッ
サシステムのシステム構成に関わるハードウェア資源を
対象とすることにより、１つのシステムハードウェアを
タスクごとに違ったシステムハードウェアとして扱える
ので、システムコストの低減、システムのフレキシビリ
ティの向上に効果がある。
ロセッサ制御方式を複数のタスクがマルチプロセッサシ
ステムの１つのハードウェア資源を利用する場合、ハー
ドウェア資源に対応する仮想のハードウェア資源を各タ
スクのコンテキストとして持たせるように構成したの
で、ハードウェアとしては１つしか実装されていないハ
ードウェア資源をソフトウェア的には複数存在するよう
に扱え、ハードウェアが要求するスペース、価格などの
コストを低減できる効果がある。また、マルチプロセッ
サシステムのシステム構成に関わるハードウェア資源を
対象とすることにより、１つのシステムハードウェアを
タスクごとに違ったシステムハードウェアとして扱える
ので、システムコストの低減、システムのフレキシビリ
ティの向上に効果がある。
【０１４２】請求項１３記載の発明によれば、マルチタ
スク制御方式を少なくとも１つのプロセッサエレメント
を有するシステムにおいて、プロセッサエレメントで実
行される複数のタスクがシステムの１つのハードウェア
資源を利用する場合、ハードウェア資源に対応する仮想
のハードウェア資源を各タスクのコンテキストとして持
たせるように構成したので、ハードウェアとしては１つ
しか実装されていないハードウェア資源をソフトウェア
的には複数存在するように扱え、ハードウェアが要求す
るスペース、価格などのコストを低減できる効果があ
る。また、システム構成に関わるハードウェア資源を対
象とすることにより、１つのシステムハードウェアをタ
スクごとに違ったシステムハードウェアとして扱えるの
で、システムコストの低減、システムのフレキシビリテ
ィの向上に効果がある。
スク制御方式を少なくとも１つのプロセッサエレメント
を有するシステムにおいて、プロセッサエレメントで実
行される複数のタスクがシステムの１つのハードウェア
資源を利用する場合、ハードウェア資源に対応する仮想
のハードウェア資源を各タスクのコンテキストとして持
たせるように構成したので、ハードウェアとしては１つ
しか実装されていないハードウェア資源をソフトウェア
的には複数存在するように扱え、ハードウェアが要求す
るスペース、価格などのコストを低減できる効果があ
る。また、システム構成に関わるハードウェア資源を対
象とすることにより、１つのシステムハードウェアをタ
スクごとに違ったシステムハードウェアとして扱えるの
で、システムコストの低減、システムのフレキシビリテ
ィの向上に効果がある。
【図１】 この発明の実施の形態１によるマルチプロセ
ッサ制御方式が適用されるマルチプロセッサシステムの
構成を示すブロック図である。
ッサ制御方式が適用されるマルチプロセッサシステムの
構成を示すブロック図である。
【図２】 図１に示したマルチプロセッサシステムの構
成情報ＤＢの内容を示す説明図である。
成情報ＤＢの内容を示す説明図である。
【図３】 この発明の実施の形態２によるマルチプロセ
ッサ制御方式が適用されるマルチプロセッサシステムの
割り込みルーティング回路の構成を主に示すブロック図
である。
ッサ制御方式が適用されるマルチプロセッサシステムの
割り込みルーティング回路の構成を主に示すブロック図
である。
【図４】 この発明の実施の形態３によるマルチプロセ
ッサ制御方式が適用されるマルチプロセッサシステムの
割り込みルーティング回路の構成を主に示すブロック図
である。
ッサ制御方式が適用されるマルチプロセッサシステムの
割り込みルーティング回路の構成を主に示すブロック図
である。
【図５】 この発明の実施の形態４によるマルチプロセ
ッサ制御方式が適用されるブリッジ機構を有するマルチ
プロセッサシステムの構成を示すブロック図である。
ッサ制御方式が適用されるブリッジ機構を有するマルチ
プロセッサシステムの構成を示すブロック図である。
【図６】 この発明の実施の形態５によるマルチプロセ
ッサ制御方式が適用されるマルチプロセッサシステムの
構成を示すブロック図であり、システム起動時のマスタ
ＰＥおよび割り込みルーティング回路への設定処理手順
を示す図である。
ッサ制御方式が適用されるマルチプロセッサシステムの
構成を示すブロック図であり、システム起動時のマスタ
ＰＥおよび割り込みルーティング回路への設定処理手順
を示す図である。
【図７】 図６に示すマルチプロセッサシステムでの割
り込みルーティング時のマスタＰＥとターゲット間での
処理通知手順を示すブロック図である。
り込みルーティング時のマスタＰＥとターゲット間での
処理通知手順を示すブロック図である。
【図８】 図６に示すマルチプロセッサシステムでのデ
ータ転送時のマスタＰＥとターゲット間での処理通知手
順を示すブロック図である。
ータ転送時のマスタＰＥとターゲット間での処理通知手
順を示すブロック図である。
【図９】 この発明の実施の形態６によるマルチプロセ
ッサ制御方式が適用されるマルチプロセッサシステムの
構成を示すブロック図であり、マスタＰＥとＳＥとの間
の通信におけるデータ転送経路を示す図である。
ッサ制御方式が適用されるマルチプロセッサシステムの
構成を示すブロック図であり、マスタＰＥとＳＥとの間
の通信におけるデータ転送経路を示す図である。
【図１０】 図９に示すマルチプロセッサシステムのホ
ストＰＥとマスタＰＥとの間の通信におけるデータ転送
経路を示すブロック図である。
ストＰＥとマスタＰＥとの間の通信におけるデータ転送
経路を示すブロック図である。
【図１１】 この発明の実施の形態７によるマルチプロ
セッサ制御方式が適用されるマルチプロセッサシステム
の割り込み関連のレジスタ構成を示すブロック図であ
る。
セッサ制御方式が適用されるマルチプロセッサシステム
の割り込み関連のレジスタ構成を示すブロック図であ
る。
【図１２】 この発明の実施の形態８によるマルチプロ
セッサ制御方式を示す説明図である。
セッサ制御方式を示す説明図である。
【図１３】 この発明の実施の形態９によるマルチプロ
セッサ制御方式が適用されるマルチプロセッサシステム
の構成を示すブロック図である。
セッサ制御方式が適用されるマルチプロセッサシステム
の構成を示すブロック図である。
【図１４】 この発明の実施の形態１０によるマルチプ
ロセッサ制御方式が適用されるマルチプロセッサシステ
ムの構成を示すブロック図である。
ロセッサ制御方式が適用されるマルチプロセッサシステ
ムの構成を示すブロック図である。
【図１５】 図１４に示すマルチプロセッサシステムの
マスタＰＥのセマフォ取得開放動作を示すフローチャー
トである。
マスタＰＥのセマフォ取得開放動作を示すフローチャー
トである。
【図１６】 図１４に示すマルチプロセッサシステムの
ホストＰＥのマスタＰＥへ割り込みの送出動作を示すフ
ローチャートである。
ホストＰＥのマスタＰＥへ割り込みの送出動作を示すフ
ローチャートである。
【図１７】 この発明の実施の形態１１によるマルチプ
ロセッサ制御方式が適用されるマルチプロセッサシステ
ムの構成を示すブロック図である。
ロセッサ制御方式が適用されるマルチプロセッサシステ
ムの構成を示すブロック図である。
【図１８】 図１７に示すマルチプロセッサシステムの
ＳＥの構成を示すブロック図である。
ＳＥの構成を示すブロック図である。
【図１９】 図１８に示すＳＥの機能制御レジスタのビ
ット構成を示す説明図である。
ット構成を示す説明図である。
【図２０】 図１８に示すＳＥのエラー要因レジスタの
ビット構成を示す説明図である。
ビット構成を示す説明図である。
【図２１】 従来のマルチプロセッサ制御方式が適用さ
れるマルチプロセッサシステムの構成を示すブロック図
である。
れるマルチプロセッサシステムの構成を示すブロック図
である。
【図２２】 他の従来のマルチプロセッサ制御方式が適
用されるマルチプロセッサシステムの構成を示すブロッ
ク図である。
用されるマルチプロセッサシステムの構成を示すブロッ
ク図である。
【図２３】 他の従来のマルチプロセッサ制御方式が適
用されるマルチプロセッサシステムの構成を示すブロッ
ク図である。
用されるマルチプロセッサシステムの構成を示すブロッ
ク図である。
【図２４】 他の従来のマルチプロセッサ制御方式が適
用されるマルチプロセッサシステムの構成を示すブロッ
ク図である。
用されるマルチプロセッサシステムの構成を示すブロッ
ク図である。
【図２５】 従来のマルチタスク制御方式の構成を示す
ブロック図である。
ブロック図である。
【図２６】 他の従来のマルチプロセッサ制御方式が適
用されるマルチプロセッサシステムの構成を示すブロッ
ク図である。
用されるマルチプロセッサシステムの構成を示すブロッ
ク図である。
【図２７】 図２６に示すマルチプロセッサシステムの
ＳＥの構成を示すブロック図である。
ＳＥの構成を示すブロック図である。
【図２８】 他の従来のマルチプロセッサ制御方式が適
用されるマルチプロセッサシステムの構成を示すブロッ
ク図である。
用されるマルチプロセッサシステムの構成を示すブロッ
ク図である。
【図２９】 他の従来のマルチプロセッサ制御方式が適
用されるマルチプロセッサシステムの構成を示すブロッ
ク図である。
用されるマルチプロセッサシステムの構成を示すブロッ
ク図である。
１００ ホストＰＥ、１０２ 構成情報ＤＢ（構成情報
データベース）、１２１，１２３，１２５ ＰＣＩバス
（システムバス）、１２２，１２４ ブリッジデバイス
（ブリッジ機構）、１４０ システムバス、１５０ 割
り込み信号線（システムバス）、２００，２１０，２２
０，２３０ マスタＰＥ、２０１ ＣＰＵ、２０２ 割
り込みレジスタ、２０８，２１８，２２８，２３８ ホ
スト設定レジスタ、２１３ ウィンドウ設定レジスタ
（レジスタ）、２１５ ウィンドウ、２１７ ２ポート
メモリ（共有メモリ）、２４１ セマフォレジスタ、３
００，３１０ ＳＥ、５０２ 割り込み要因レジスタ、
１０００，１００１，１００２，１００３，１００４，
６０１０ 割り込みルーティング回路、５０００，５０
０１ システムバス、６０００ 管理マスタＰＥ、６０
４０ 機能制御用レジスタ、６０５０ エラー要因レジ
スタ。
データベース）、１２１，１２３，１２５ ＰＣＩバス
（システムバス）、１２２，１２４ ブリッジデバイス
（ブリッジ機構）、１４０ システムバス、１５０ 割
り込み信号線（システムバス）、２００，２１０，２２
０，２３０ マスタＰＥ、２０１ ＣＰＵ、２０２ 割
り込みレジスタ、２０８，２１８，２２８，２３８ ホ
スト設定レジスタ、２１３ ウィンドウ設定レジスタ
（レジスタ）、２１５ ウィンドウ、２１７ ２ポート
メモリ（共有メモリ）、２４１ セマフォレジスタ、３
００，３１０ ＳＥ、５０２ 割り込み要因レジスタ、
１０００，１００１，１００２，１００３，１００４，
６０１０ 割り込みルーティング回路、５０００，５０
０１ システムバス、６０００ 管理マスタＰＥ、６０
４０ 機能制御用レジスタ、６０５０ エラー要因レジ
スタ。
Claims (13)
- 【請求項１】 システム全体を管理する１つのホストプ
ロセッサエレメント（以下、ホストＰＥと略す）と、シ
ステムの構成要素を能動的に操作する少なくとも１つの
マスタプロセッサエレメント（以下、マスタＰＥと略
す）と、前記ホストＰＥおよび前記マスタＰＥの制御対
象である少なくとも１つのスレーブエレメント（以下、
ＳＥと略す）と、割り込み信号の入出力方向が前記ホス
トＰＥに対しては入力であり、前記マスタＰＥおよび前
記ＳＥに対しては出力であるアーキテクチャを基本とす
るシステムバスとを備えたマルチプロセッサシステムを
制御するためのマルチプロセッサ制御方式において、シ
ステム初期化時に前記マスタＰＥと前記ＳＥがそれぞれ
必要とするシステム資源を割り付け、割り付けれられた
前記システム資源に関する情報と前記ＳＥから前記マス
タＰＥへの割り込みルーティングに必要な情報とを含む
システム構成情報を構成情報データベースに予め登録
し、前記ＳＥから前記マスタＰＥへの割り込み信号が発
生した際には一旦前記ホストＰＥに前記割り込み信号を
受けさせ、前記構成情報データベースを参照して割り込
み要求先であるマスタＰＥを特定し、該マスタＰＥへ割
り込みを通知するマルチプロセッサ制御方式。 - 【請求項２】 システム全体を管理する１つのホストＰ
Ｅと、システムの構成要素を能動的に操作する少なくと
も１つのマスタＰＥと、前記ホストＰＥおよび前記マス
タＰＥの制御対象である少なくとも１つのＳＥと、割り
込み信号の入出力方向が前記ホストＰＥに対しては入力
であり、前記マスタＰＥおよび前記ＳＥに対しては出力
であるアーキテクチャを基本とするシステムバスとを備
えたマルチプロセッサシステムを制御するためのマルチ
プロセッサ制御方式において、前記ホストＰＥを介さず
に割り込み信号を少なくとも前記マスタＰＥと前記ＳＥ
の間で直接ルーティングできる割り込みルーティング回
路を設け、システム初期化時に前記マスタＰＥおよび前
記ＳＥがそれぞれ必要とするシステム資源を割り付け、
割り付けれられた前記システム資源に関する情報と前記
マスタＰＥと前記ＳＥの間の割り込みルーティングに必
要な情報とを含むシステム構成情報を構成情報データベ
ースに予め登録し、前記構成情報データベースに基づい
て前記ＳＥが発した割り込み信号が前記マスタＰＥへル
ーティングされるように前記割り込みルーティング回路
を設定するマルチプロセッサ制御方式。 - 【請求項３】 マルチプロセッサシステムが複数のマス
タＰＥと複数のＳＥとを有する場合、各マスタＰＥとそ
のスレーブとなるＳＥとの対応を示す情報もシステム構
成情報として構成情報データベースに予め登録し、前記
構成情報データベースに基づいて前記複数のＳＥのうち
のいずれかが発した割り込み信号が該ＳＥを制御対象と
するマスタＰＥへルーティングされるように割り込みル
ーティング回路を設定することを特徴とする請求項２記
載のマルチプロセッサ制御方式。 - 【請求項４】 ホストＰＥが接続されたシステムバスと
他のシステムバスとを接続する１つのブリッジ機構と、
必要であれば、前記他のシステムバスとこれとは別の他
のシステムバスとを接続する少なくとも１つのブリッジ
機構とを設け、各マスタＰＥおよび各ＳＥを前記システ
ムバスおよび前記他のシステムバス上のいずれかの位置
に設け、さらに、ホストＰＥを介さずに割り込み信号を
割り込み要求元から割り込み要求先若しくは前記ブリッ
ジ機構へ、または前記ブリッジ機構から割り込み要求先
へ直接ルーティングできる割り込みルーティング回路を
前記システムバスおよび前記他のシステムバス上に設
け、各マスタＰＥおよび各ＳＥの存在位置に関する情報
もシステム構成情報として構成情報データベースに予め
登録し、前記構成情報データベースに基づいて各ＳＥが
発した割り込み信号が対応する割り込み要求先に必要な
らば前記ブリッジ機構を介してルーティングされるよう
に前記割り込みルーティング回路を設定することを特徴
とする請求項２または請求項３記載のマルチプロセッサ
制御方式。 - 【請求項５】 マスタＰＥとＳＥとの間の通信時のデー
タ転送のために、前記マスタＰＥが前記ＳＥにアクセス
するためのウィンドウおよび該ウィンドウを介してアク
セスするアクセス先を設定するためのレジスタを前記マ
スタＰＥに設け、構成情報データベースに基づいて前記
マスタＰＥが前記ＳＥにアクセスできるように前記レジ
スタを設定し、前記マスタＰＥと前記ＳＥとが通信を行
う場合、前記ＳＥまたは前記マスタＰＥからの前記通信
要求は割り込みとして割り込みルーティング回路を用い
て前記マスタＰＥまたは前記ＳＥに通知し、前記マスタ
ＰＥと前記ＳＥとの間のデータ転送は前記ウィンドウを
介して行うことを特徴とする請求項１から請求項４のう
ちのいずれか１項記載のマルチプロセッサ制御方式。 - 【請求項６】 ホストＰＥとマスタＰＥとの間の通信お
よび前記マスタＰＥとＳＥとの間の通信における通信要
求を割り込みとして割り込みルーティング回路を用いて
通知し、前記ホストＰＥと前記マスタＰＥとの間のデー
タ転送は前記マスタＰＥ上に設けた共有メモリを介して
行い、前記マスタＰＥと前記ＳＥとの間のデータ転送は
前記マスタＰＥがシステムのマスタとなってデータ転送
することを特徴とする請求項１から請求項４のうちのい
ずれか１項記載のマルチプロセッサ制御方式。 - 【請求項７】 ＳＥの機能毎に有効／無効を設定できる
機能制御用レジスタと障害の要因を示すエラー要因情報
を格納するためのエラー要因レジスタとを前記ＳＥに設
け、前記ＳＥにおいて障害が発生した際に割り込みルー
ティング回路を介して割り込みにより前記障害の発生を
前記ＳＥを管理する管理マスタプロセッサエレメント
（管理マスタＰＥ）に報告し、前記障害の報告を受けた
前記管理マスタＰＥに前記ＳＥの前記エラー要因レジス
タにアクセスさせて前記障害の要因を確認し、前記障害
の要因に応じて前記障害の起きた機能を無効にすべく前
記管理マスタＰＥに前記ＳＥの前記機能制御用レジスタ
の対応するビットをセットさせることを特徴とする請求
項２から請求項４のうちのいずれか１項記載のマルチプ
ロセッサ制御方式。 - 【請求項８】 システム全体を管理する１つのホストＰ
Ｅと、それぞれシステムの構成要素を能動的に操作し得
る複数のマスタＰＥとを備えたマルチプロセッサシステ
ムを制御するマルチプロセッサ制御方式において、前記
ホストＰＥまたは他のマスタＰＥからの割り込み信号を
受けるマスタＰＥに、割り込みの要求元を特定するとと
もに該マスタＰＥのＣＰＵに対して割り込みを発生する
割り込みレジスタと、前記割り込み信号の割り込み要因
を特定するための割り込み要因レジスタとを設け、割り
込み要求を受ける前記マスタＰＥ内の前記割り込み要因
レジスタの前記割り込み信号の割り込み要因に相当する
ビットと、割り込み要求を受ける前記マスタＰＥ内の割
り込み要求元に対応する前記割り込みレジスタのビット
とをセットし、割り込み要求を処理する際には前記割り
込みレジスタおよび前記割り込み要因レジスタの対応す
るビットをクリアすることを特徴とするマルチプロセッ
サ制御方式。 - 【請求項９】 システム全体を管理する１つのホストＰ
Ｅと、それぞれシステムの構成要素を能動的に操作し得
る複数のマスタＰＥとを備えたマルチプロセッサシステ
ムを制御するマルチプロセッサ制御方式において、シス
テム共有の資源を有するマスタＰＥにセマフォレジスタ
を設け、前記セマフォレジスタを開放する際に前記ホス
トＰＥに対して割り込みを発生し、前記割り込みを処理
する前記ホストＰＥの割り込み処理ルーチンで前記セマ
フォレジスタの取得を待っているマスタＰＥまたは前記
ホストＰＥのタスクがあるか否かを判定し、そのような
タスクがあるならば前記マスタＰＥおよび前記ホストＰ
Ｅのうちで最も優先度の高いものに対して前記セマフォ
レジスタの所有権を渡すべく割り込みを発生することを
特徴とするマルチプロセッサ制御方式。 - 【請求項１０】 割り込みによりセマフォレジスタの取
得を許可されたマスタＰＥまたはホストＰＥが、前記セ
マフォレジスタの取得を待っている複数のタスクを有し
ている場合、最も優先度の高いタスクを優先的に実行す
ることを特徴とする請求項９記載のマルチプロセッサ制
御方式。 - 【請求項１１】 複数のマスタＰＥを備えたマルチプロ
セッサシステムを制御するためのマルチプロセッサ制御
方式において、前記複数のマスタＰＥのそれぞれにシス
テムＩ／Ｏ空間において同一のアドレスで指定される領
域を有するホスト設定レジスタを設け、前記ホスト設定
レジスタの各ビットに前記複数のマスタＰＥのいずれか
１つを一意的に対応づけ、前記ホスト設定レジスタのい
ずれかのビットをセットすることにより、そのビットに
対応するマスタＰＥをホストＰＥとして動作させること
を特徴とするマルチプロセッサ制御方式。 - 【請求項１２】 複数のタスクがマルチプロセッサシス
テムの１つのハードウェア資源を利用する場合、前記ハ
ードウェア資源に対応する仮想のハードウェア資源を各
タスクのコンテキストとして持たせることを特徴とする
請求項１から請求項１１のうちのいずれか１項記載のマ
ルチプロセッサ制御方式。 - 【請求項１３】 少なくとも１つのプロセッサエレメン
トを有するシステムにおいて、前記プロセッサエレメン
トで実行される複数のタスクが前記システムの１つのハ
ードウェア資源を利用する場合、前記ハードウェア資源
に対応する仮想のハードウェア資源を各タスクのコンテ
キストとして持たせることを特徴とするマルチタスク制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07864997A JP3540119B2 (ja) | 1997-03-28 | 1997-03-28 | 割り込みルーティング機構およびマルチプロセッサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07864997A JP3540119B2 (ja) | 1997-03-28 | 1997-03-28 | 割り込みルーティング機構およびマルチプロセッサ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10275136A true JPH10275136A (ja) | 1998-10-13 |
| JP3540119B2 JP3540119B2 (ja) | 2004-07-07 |
Family
ID=13667722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07864997A Expired - Fee Related JP3540119B2 (ja) | 1997-03-28 | 1997-03-28 | 割り込みルーティング機構およびマルチプロセッサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3540119B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7321945B2 (en) | 2003-03-28 | 2008-01-22 | Lenovo (Singapore) Pte. Ltd. | Interrupt control device sending data to a processor at an optimized time |
| JP2012003325A (ja) * | 2010-06-14 | 2012-01-05 | Fujitsu Ltd | コンピュータシステムおよび割込要求処理方法 |
-
1997
- 1997-03-28 JP JP07864997A patent/JP3540119B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7321945B2 (en) | 2003-03-28 | 2008-01-22 | Lenovo (Singapore) Pte. Ltd. | Interrupt control device sending data to a processor at an optimized time |
| JP2012003325A (ja) * | 2010-06-14 | 2012-01-05 | Fujitsu Ltd | コンピュータシステムおよび割込要求処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3540119B2 (ja) | 2004-07-07 |
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