JPH10271118A

JPH10271118A - セル交換システム

Info

Publication number: JPH10271118A
Application number: JP7111797A
Authority: JP
Inventors: Masanobu Furukoshi; 正信古越; Shiro Uryu; 士郎瓜生; Naoyuki Izawa; 直行井澤; Hiroya Kawasaki; 裕哉河崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-03-25
Filing date: 1997-03-25
Publication date: 1998-10-09

Abstract

(57)【要約】【課題】輻輳状態時にセル廃棄を行わず、速やかに輻
輳回避を行う。【解決手段】輻輳検出部（処理装置）３は、出力方路
＃１〜＃ｎ毎に輻輳状態になったか否かを監視し、輻輳
状態になった出力方路を方路決定部１３に通知する。方
路決定部１３は輻輳状態になった出力方路向けセルのＶ
ＰＩ／ＶＣＩを求め、該ＶＰＩ／ＶＣＩを有するセルに
ループを指示するループ情報を付加する。セルループ部
１４はセルヘッダに付加されているループ情報を参照し
てループが指示されている場合にはセルをループパス１
２に送出してループさせることにより、輻輳中の出力方
路にルーチングされるセル数を減少して輻輳を回避す
る。又、方路決定部１３は輻輳解除された出力方路向け
セルのＶＰＩ／ＶＣＩを求め、該ＶＰＩ／ＶＣＩを有す
るセルのループ指示をリセットし、セルループ部１４は
該セルをセルスイッチ部２に入力し輻輳解除方路にルー
チングする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はセル交換システムに
係わり、特に、ＡＴＭ交換機の輻輳回避に適用して好適
なセル交換システムに関する。

【０００２】

【従来の技術】広帯域ＩＳＤＮ通信（B-ISDN通信）にお
ける輻輳状態の回避方法としては 1) EFCI(Explicit Forward Congestion Indicator) bit
による前方輻輳通知 2) 選択的cellの廃棄 3) セルバッファ長の増加による方法が提案されている。第１の方法は輻輳状態時
にヘッダのEFCIビットを”１”にし、正常状態時にEFCI
ビットを”０”にするものであり、この輻輳通知により
輻輳中のＡＴＭスイッチを回避するようにパスが設定さ
れ、あるいは、輻輳通知ビットを受信した発端末が情報
送出レートを下げ、これにより輻輳回避する。第２の方
法は帯域オーバした分セルを廃棄する方法である。第３
の方法は輻輳状態にならないようにＡＴＭスイッチ内の
セルバッファのサイズを大きくする方法である。

【０００３】

【発明が解決しようとする課題】しかし、第１の方法で
は、実際に効果が生じるまでに相当の時間がかかる問題
がある。又、第２の方法では通信途中でセルが廃棄され
るためにサービス品質の低下につながる。更に、第３の
方法ではバッファサイズの増加により遅延時間が大きく
なり、しかも、輻輳状態になると輻輳の影響が大きくな
る問題がある。以上から本発明の目的は、輻輳状態に陥
った場合、セル廃棄を行わず、速やかに輻輳回避ができ
るようにすることである。本発明の目的は、輻輳状態に
なったら速やかに輻輳回避を行って深刻な輻輳状態にな
るのを防止することである。

【０００４】

【課題を解決するための手段】上記課題は本発明によれ
ば、(1) セルをループするループパス、(2) 回線インタ
フェースから入力されたセルのヘッダに、該セルの方路
を決定するタグ情報を付加すると共に該セルをループパ
スに送出する否かを示すループ情報を付加し、かつ、ル
ープパスから入力されたセルのループ情報を適宜リセッ
トする方路決定部、(3) セルヘッダに付加されているル
ープ情報を参照してループが指示されている場合にはセ
ルをループパスに送出し、ループが指示されていない場
合にはセルをスイッチ側に送出するセルループ部、(4)
セルループより入力されたセルをタグ情報に基づいて所
定の方路にスイッチングするスイッチ装置、(5) 出力方
路毎に輻輳状態になったか否かを監視し、輻輳状態にな
った出力方路を方路決定部に通知する輻輳検出部を備え
たセル交換システムにより達成される。

【０００５】輻輳検出部は、出力方路毎に輻輳状態にな
ったか否かを監視し、輻輳状態になった出力方路を方路
決定部に通知する。方路決定部は輻輳状態になった出力
方路向けセルのＶＰＩ／ＶＣＩを求め、該ＶＰＩ／ＶＣ
Ｉを有するセルにループを指示するループ情報を付加す
る。セルループ部はセルヘッダに付加されているループ
情報を参照してループが指示されている場合にはセルを
ループパスに送出してループさせ、これにより、輻輳中
出力方路にルーチングされるセル数を減少して輻輳を回
避する。又、輻輳検出部は輻輳が解除した出力方路を方
路決定部に通知し、方路決定部は輻輳解除した出力方路
向けセルのＶＰＩ／ＶＣＩを求め、該ＶＰＩ／ＶＣＩを
有するループセルのループ指示をリセットし、セルルー
プ部は該セルをセルスイッチ部に入力し輻輳解除した出
力方路にルーチングする。以上により、輻輳状態になれ
ばセルを廃棄することなくループして輻輳方路へのセル
数を減少し、速やかに正常状態に戻すことができ、又、
正常状態になればループしてあるセルを輻輳解除方路に
送出できる。この結果、セル廃棄することなく、しか
も、速やかに輻輳に対処でき、深刻な輻輳状態になる前
に短時間で正常状態に戻すことができる。

【０００６】

【発明の実施の形態】

（ａ）ＡＴＭ交換システムの構成図１は本発明のＡＴＭ交換システムの構成図であり、１
₁〜１ｎは回線（伝送路）に接続された回線対応部、２
は入力セルを所定の出力方路（出力ハイウェイ）＃１〜
＃ｎにスイッチングするセルスイッチ、３は呼処理制御
や輻輳監視制御を行う処理装置（ＣＣ）である。回線対
応部１₁〜１ｎは同様の構成を備えており、１１は回線
インタフェース部、１２はセルをループするループパ
ス、１３は方路決定部、１４はセルループ部である。回
線インタフェース部１１は、回線（伝送路）より入力さ
れた信号をＡＴＭセル（図２参照）に変換する物理層終
端部（図示せず）やＵＰＣ処理／課金処理／ＯＡＭ処理
等を行うＡＴＭ層終端部を有している。

【０００７】方路決定部１３は、(1) 回線インタフェー
ス１１より、セルＣＬａが入力される第１のセル入力端
子と、(2) ループパス１２よりセルＣＬｂが入力される
第２のセル入力端子と、(3) 第１のセル入力端子から入
力されたセルＣＬａにタグ情報、ループ情報を付加して
出力する第１のセル出力端子と、(4) ループパス１２か
ら入力されたセルをそのまま、あるいはループ情報をリ
セットして出力する第２のセル出力端子を備えている。
この方路決定部１３は、回線インタフェース１１から入
力されたセルＣＬａのヘッダに図３に示すように、該
セルの方路を決定するタグ情報ＴＡＧ、該セルをルー
プパス１２に送出するか否かを示すループ情報（Ｌビッ
ト情報）、シーケンス番号ＳＮを付加する。又、方路
決定部１３はループパス１２から入力されたセルＣＬｂ
のループ指示（Ｌ＝”１”）を適宜”０”にリセットす
る。すなわち、方路決定部１３は、処理装置（ＣＣ）３
より輻輳状態になった出力方路が通知されると、該出力
方路向けセルＣＬａのＶＰＩ／ＶＣＩ値をタグテーブル
（図示せず）より求め、該ＶＰＩ／ＶＣＩ値を有する全
セルＣＬａのＬビット情報（ループ情報）を”１”にす
る。又、方路決定部１３は輻輳解除された出力方路が通
知されると、該輻輳解除された出力方路向けセルのＶＰ
Ｉ／ＶＣＩ値を求め、該ＶＰＩ／ＶＣＩ値を有する全ル
ープセルＣＬｂのＬビット情報を”０”にリセットす
る。

【０００８】セルループ部１４は、方路決定部１３の第
１、第２セル出力端子から出力されるセルＣＬａ′，Ｃ
Ｌｂ′が入力される第１、第２のセル入力端子、ループ
パス１２及びセルスイッチ２に接続された第１、第２の
セル出力端子と、２入力／２出力のスイッチを備え、該
スイッチにより、第１、第２のセル入力端子から入力さ
れるセルＣＬａ′，ＣＬｂ′をそのＬビット情報に基づ
てループパス１２及びＡＴＭスイッチ２にルーチングす
る。図４はセルループ部１４の動作説明図であり、第
１、第２のセル入力端子に入力されたＬビット情報＝”
１”のセルｂ，ｃはループパス１２にルーチングされ、
第１、第２の入力端子に入力されたＬビット情報＝”
０”のセルａ，ｄはＡＴＭスイッチ２側にルーチングさ
れる。

【０００９】（ｂ）ＡＴＭスイッチ図５は３入力／３出力のＡＴＭスイッチ２の構成図であ
り、Ｉ₁〜Ｉ₃はタグ情報検出回路、Ｄ₁〜Ｄ₃は伝送情報
遅延回路、ＤＭ₁〜ＤＭ₃はデマルチプレクサ、ＤＥＣ₁
〜ＤＥＣ₃はタグ情報デコード回路であり、以上により
セル振分け部ＣＥＬＤが構成される。ＦＭ₁₁〜ＦＭ₃₃は
バッファメモリで例えばＦＩＦＯ(First-In First-Out)
メモリ、ＳＥＬ₁〜ＳＥＬ₃はセレクタ、ＡＯＭ₁〜ＡＯ
Ｍ₃は到着順序管理ＦＩＦＯである。各到着順序管理Ｆ
ＩＦＯ（ＡＯＭ₁〜ＡＯＭ₃）はそれぞれタグ情報デコー
ド回路ＤＥＣ₁〜ＤＥＣ₃の出力端に接続され、対応する
３つのバッファメモリＦＭ₁₁〜ＦＭ₁₃，ＦＭ₂₁〜Ｆ
Ｍ₂₃，ＦＭ₃₁〜ＦＭ₃₃にセルが到来する順序を記憶し、
対応するセレクタＳＥＬ₁〜ＳＥＬ₃を制御してセル到来
順に３つのバッファメモリからセルを読み出して出力方
路（出力ハイウェイ）＃１〜＃３に送出する。

【００１０】ＡＴＭスイッチ部１に入力されるセルは図
３に示す構成を有しており、検出回路Ｉi(i=１〜３）は
この信号に含まれるタグ情報ＴＡＧを抽出してデコード
回路ＤＥＣi(i=１〜３）に送る。デコード回路ＤＥＣi
は入力されたタグ情報が出力方路＃ｊ（ｊ＝１〜３）を
示すものであれば、切換信号Ｓiによりデマルチプレク
サＤＭiを操作してＦＩＦＯメモリＦＭjiに伝送情報を
送る。例えば、入力端＃１より入力したセルに含まれる
タグＴＡＧが出力方路＃２を示すものであれば、デコー
ド回路ＤＥＣ₁はデマルチプレクサＤＭ₁を操作して入力
端＃１からのセルをバッファメモリＦＭ₂₁に入力する。

【００１１】到着順序管理ＦＩＦＯ（ＡＯＭ₁〜ＡＯ
Ｍ₃）はそれぞれ制御情報デコード回路ＤＥＣ₁〜ＤＥＣ
₃の出力端に接続され、対応する３つのバッファメモリ
ＦＭ₁₁〜ＦＭ₁₃，ＦＭ₂₁〜ＦＭ₂₃，ＦＭ₃₁〜ＦＭ₃₃にセ
ルが到来する順序を記憶する。例えば、セルがバッファ
メモリＦＭ₁₁→ＦＭ₁₂→ＦＭ₁₃→ＦＭ₁₂→・・・の順序
で到来すれば、到着順序管理ＦＩＦＯ（ＡＯＭ₁）には
１→２→３→２→・・・のようにセル到来順にバッファ
メモリ識別符号が記憶される。しかる後、到着順序管理
ＦＩＦＯ（ＡＯＭ₁〜ＡＯＭ₃）は対応するセレクタＳＥ
Ｌ₁〜ＳＥＬ₃を制御してセル到来順に３つのバッファメ
モリＦＭ₁₁〜ＦＭ₁₃，ＦＭ₂₁〜ＦＭ₂₃，ＦＭ ₃₁〜ＦＭ₃₃
からセルを読み出して出力方路＃１〜＃３に送出する。
以上のように、各バッファメモリＦＭijに複数セル分の
容量を持たせておくことにより、バッファ機能が得ら
れ、一時的に伝送データが増大するような場合にも十分
に対応できる。また、セル到来順にバッファメモリＦＭ
i₁〜ＦＭi₃（ＦＭ ₁₁〜ＦＭ₁₃，ＦＭ₂₁〜ＦＭ₂₃，ＦＭ₃₁
〜ＦＭ₃₃）からセルを読み出すため各バッファメモリＦ
Ｍi₁〜ＦＭi₃に均等数のセルが滞留するようになる。

【００１２】（ｃ）輻輳検出各到着順序管理ＦＩＦＯ（ＡＯＭ１〜ＡＯＭ３）は対応
する出力方路＃１〜＃３へ送出するセルの滞留数を監視
し、該セル滞留数Ｎ１〜Ｎ３を処理装置３に入力する。
処理装置（ＣＣ）３はセル滞留数Ｎ１〜Ｎ３と輻輳閾値
Ｎｓを比較し、Ｎ１＞Ｎｓになれば出力方路＃１が輻輳
状態になったものと判定し、Ｎ２＞Ｎｓになれば出力方
路＃２が輻輳状態になったものと判定し、Ｎ３＞Ｎｓに
なれば出力方路＃３が輻輳状態になったものと判定し、
輻輳状態になった出力方路を方路決定部１３（図１）に
通知する。又、処理装置３はセル滞留数Ｎ１〜Ｎ３と輻
輳解除閾値Ｎｓ′を比較し、Ｎ１＜Ｎｓ′になれば出力
方路＃１が正常状態になったものと判定し、Ｎ２＜Ｎ
ｓ′になれば出力方路＃２が正常状態になったものと判
定し、Ｎ３＜Ｎｓ′になれば出力方路＃３が正常状態に
なったものと判定し、輻輳解除した出力方路を方路決定
部１３に通知する。なお、Ｎｓ＞Ｎｓ′とすることによ
りヒステリヒスを持たせ、頻繁に輻輳状態になったり正
常状態になったりするのを防止することができる。

【００１３】（ｄ）セルループ部図６はセルループ部１４の構成図であり、２入力／２出
力のスイッチ構成を有している。図中、ＤＭ１〜ＤＭ２
はデマルチプレクサ、ＬＤＥＴ１〜ＬＤＥＴ２はＬビッ
ト情報の”１”，”０”を判別するＬビット判定部であ
る。ＦＭ１〜ＦＭ２はＦＩＦＯ(First-In First-Out)メ
モリ、ＷＴ１〜ＷＴ２はセルをＦＩＦＯメモリＦＭ１〜
ＦＭ２に書き込む書き込み回路、ＲＤ１〜ＲＤ２はセル
をＦＩＦＯメモリＦＭ１〜ＦＭ２からFirst-In First-O
utの原則にしたがって読み出し、ループパス１２あるい
はＡＴＭスイッチ２に送出する読出し回路である。デマ
ルチプレクサＤＭ１，ＤＭ２は入力セルＣＬａ′、ＣＬ
ｂ′のＬビットが”１”であれば、これらセルを書き込
み回路ＷＴ２の制御でＦＩＦＯメモリＦＭ２に書き込
む。以上と並行して、読出し回路ＲＤ２はＦＩＦＯメモ
リＦＭ２よりセルを書き込み順に順次読出し、ループパ
ス１２に送出してループする。一方、デマルチプレクサ
ＤＭ１，ＤＭ２は入力セルＣＬａ′、ＣＬｂ′のＬビッ
トが”０”であれば、これらセルを書き込み回路ＷＴ１
の制御でＦＩＦＯメモリＦＭ１に書き込む。以上と並行
して、読出し回路ＲＤ１はＦＩＦＯメモリＦＭ１よりセ
ルを書き込み順に順次読出し、ＡＴＭスイッチ２に入力
する。

【００１４】（ｅ）方路決定部 (e-1) 構成図７は方路決定部の１３の構成図であり、１３ａはタグ
テーブル、１３ｂはコントロール部、１３ｃはセルヘッ
ダにタグ／Ｌビット情報等を付加するタグ／Ｌビット付
加部、１３ｄはループセルＣＬｂに付加されているＬビ
ット情報（ループ情報）によるループ指示をリセットす
るＬビットリセット部である。タグテーブル１３ａは、
回線インタフェース部１１から入力されるセルＣＬａに
付加されているＶＰＩ／ＶＣＩ値（＝ＶＰＩａ／ＶＰＩ
ｂ）に対応させて、(1) 付け替え用の別のＶＰＩ／ＶＣ
Ｉ値（ＶＰＩｂ／ＶＣＩｂ）、(2) ルーチング用タグＴ
ＡＧ、(3) Ｌビット情報（ループ情報）、(4) シーケン
ス番号等を保持する。このうち、ＶＰＩｂ／ＶＣＩｂ、
ＴＡＧは呼設定時に処理装置（ＣＣ）３から通知され、
コントロール部１３ｂの制御でタグテーブル１３ａに設
定される。又、Ｌビット情報、シーケンス番号ＳＮ等
は、処理装置３からの輻輳／輻輳解除通知にしたがっ
て、コントロール部１３ｂの制御で設定される。

【００１５】(e-2) Ｌビット／シーケンス番号の設定／
解除の処理図８はコントロール部１３によるＬビット／シーケンス
番号ＳＮの設定／解除の処理フローである。処理装置
（ＣＣ）３は所定の出力方路の輻輳を検出すれば、該輻
輳した出力方路を方路決定部１３に通知する。方路決定
部１３のコントロール部１３ｂは輻輳通知があると（ス
テップ１０１）、輻輳した出力方路向けのセルが自方路
決定部内を通過するかタグテーブル１３ａを参照してチ
ェックする（ステップ１０２）。輻輳出力方路向けのセ
ルが通過するか否かは、輻輳出力方路を示すタグＴＡＧ
がタグテーブル１３ａに記憶されているか否かをチェッ
クすることにより判断できる。

【００１６】輻輳出力方路を示すタグがタグテーブル１
３ａに記憶されていれば、すなわち、輻輳方路向けセル
が存在すれば、該セルのＶＰＩａ／ＶＣＩａに対応する
タグテーブル１３ａのＬビット情報欄（ループ情報欄）
に”１”を記入する（ステップ１０３）。ついで、最後
に使用されたシーケンス番号ＳＮの次のシーケンス番号
を求め、該シーケンス番号をフラグテーブル１３ａに記
入すると共に、ＳＮセットフラグを”０”にする（ステ
ップ１０４）。以上の処理が終了すれば、輻輳解除通知
が処理装置（ＣＣ）３より通知されたかチェックし（ス
テップ１０５）、輻輳解除通知がなければ始めに戻る。
輻輳解除通知が来る前に同一方路について再度輻輳検出
が通知されれば上記ステップ１０１以降の処理を繰り返
し、該出力方路向けの別のセルが存在すれば、該セルの
ＶＰＩ／ＶＣＩに対応するタグテーブル１３ａのＬビッ
ト情報欄（ループ情報欄）に”１”を記入し、又、次の
シーケンス番号ＳＮをフラグテーブル１３ａに記入し、
ＳＮフラグを”０”にリセットする。

【００１７】処理装置（ＣＣ）３は所定出力方路の輻輳
が解除して正常状態になれば、輻輳解除した出力方路を
方路決定部１３に通知する。方路決定部１３のコントロ
ール部１３ｂは輻輳解除通知を受信すれば、輻輳解除方
路を示すタグ情報を有し、かつ、Ｌビット情報欄が”
１”のＶＰＩ／ＶＣＩが存在するかチェックする（ステ
ップ１０６）。存在しなければ始めに戻り、存在すれ
ば、Ｌビット欄の内容を”０”にリセットし、シーケン
ス番号ＳＮをクリアし（ステップ１０７）、始めに戻り
上記処理を繰り返す。この場合、ステップ１０６の条件
を満足するＶＰＩ／ＶＣＩが２種類以上存在すれば、ま
ず、シーケンス番号が小さい方のＬビット欄の内容を”
０”にリセットし、シーケンス番号ＳＮをクリアし、以
後、輻輳解除通知を受信する毎にシーケンス番号順に順
次、各ＶＰＩ／ＶＣＩのＬビット欄の内容を”０”にリ
セットし、シーケンス番号ＳＮをクリアする。ただし、
一度に全ＶＰＩ／ＶＣＩのＬビット欄の内容を”０”に
リセットし、かつ、シーケンス番号ＳＮをクリアしても
よい。

【００１８】(e-3) タグ／Ｌビット付加部の処理図９はタグ／Ｌビット付加部１３ｃの処理フローであ
る。タグ／Ｌビット付加部１３ｃは回線インタフェース
部１１よりセルＣＬａを受信すると（ステップ２０
１）、タグテーブル１３ａを参照し（ステップ２０
２）、該セルのＶＰＩ／ＶＣＩ（＝ＶＰＩａ／ＶＣＩ
ａ）に対応するＬビット情報欄に”１”が記入されてい
るかチェックする（ステップ２０３）。Ｌビット情報欄
に”０”が記入されていれば、タグ／Ｌビット付加部１
３ｃは、タグテーブル１３ａを参照し、入力セルＣＬａ
のＶＰＩ／ＶＣＩ値（＝ＶＰＩａ／ＶＣＩａ）をＶＰＩ
ｂ／ＶＣＩｂにつけ替えると共に、ヘッダにタグＴＡＧ
を付加し、かつ、Ｌビット情報を”０”にして出力する
（ステップ２０４）。以後、次のセルを待ち、上記処理
を繰り返す。この場合、出力セルＣＬａ′のＬビット情
報は”０”であるため、次段のセルループ部１４は該セ
ルをループせずＡＴＭスイッチ２に送出する。

【００１９】一方、ステップ２０３において、Ｌビット
情報欄に”１”が記入されていれば、タグ／Ｌビット付
加部１３ｃは、タグテーブル１３ａを参照し、入力セル
ＣＬａのＶＰＩ／ＶＣＩ値（＝ＶＰＩａ／ＶＣＩａ）を
ＶＰＩｂ／ＶＣＩｂにつけ替えると共に、ヘッダにタグ
ＴＡＧを付加し、かつ、Ｌビット情報を”１”にする
（ステップ２０５）。Ｌビット情報が”１”となったこ
とにより、次段のセルループ部１４は該セルをループパ
ス１２に送出することになる。ついで、タグテーブル１
３ａを参照してＳＮセットフラグが”０”であるかチェ
ックし（ステップ２０６）、”０”であれば、フラグテ
ーブル１３ａのＳＮ欄に記入されているシーケンス番号
をヘッダに付加し（ステップ２０７）、ついで、ＳＮセ
ットフラグを”１”にセットする（ステップ２０８）。
一方、ＳＮセットフラグが”１”であれば、次のセルを
待ち上記処理を繰り返す。以上のステップ２０６〜ステ
ップ２０８の処理により、輻輳状態になった出力方路向
けのセルであって、Ｌビット情報が”１”とされる最初
のセルにのみシーケンス番号が付加される。

【００２０】(e-4) Ｌビットリセット部の処理図１０はＬビットリセット部１３ｄの処理フローであ
る。Ｌビットリセット部１３ｄは、ループパス１２より
ループセルＣＬｂを受信すると（ステップ３０１）、タ
グテーブル１３ａを参照し（ステップ３０２）、該セル
のＶＰＩ／ＶＣＩ（＝ＶＰＩｂ／ＶＣＩｂ）に対応する
Ｌビット情報欄に”０”が記入されているかチェックす
る（ステップ３０３）。すなわち、ループセルＣＬｂの
ルーチング先である出力方路の輻輳が解除されているか
チェックする。Ｌビット情報欄に”０”が記入されてい
れば、すなわち、輻輳が解除されていれば、ループセル
ＣＬｂのヘッダ内のＬビット情報を”０”にリセットし
（ステップ３０４）、以後、次のループセルを待ち、上
記処理を繰り返す。

【００２１】以上により、次段のセルループ部１４はＬ
ビット情報が”０”となったループセルをループパス１
２に送出せず、代わってＡＴＭスイッチ２に送出し、Ａ
ＴＭスイッチはセルに付加されているタグ情報に基づい
て該セルを輻輳解除された出力方路にルーチングする。
一方、ステップ３０３において、Ｌビット情報が依然と
して”１”であれば、換言すれば、ループセルＣＬｂの
ルーチング先である出力方路が依然として輻輳状態であ
れば、該ループセルをそのまま出力する。この結果、次
段のセルループ部１４は該ループセルを引き続きループ
パス１２に送出する。

【００２２】（ｆ）変形例以上では、輻輳検出時に全回線対応部に輻輳状態になっ
た出力方路を通知し、各回線対応部で該出力方路向けの
セルをそれぞれのループパスにルーピングする場合であ
るが、以下のように構成することもできる。すなわち、
輻輳検出時に１つの回線対応部に輻輳状態になった出力
方路を通知し、該回線対応部で通知された出力方路向け
のセルをループパスにルーピングする。かかるルーピン
グ制御でも輻輳が解除しない場合には、次の回線対応部
に輻輳出力方路を通知し、該次の回線対応部で通知され
た出力方路向けのセルをループパスにルーピングする。
以後、輻輳解除するまで上記処理を繰り返す。このよう
にすれば、輻輳解除するルーピングセル数を最小にする
ことができる。

【００２３】Ｌビット情報は対象セルのすべてに付加す
る必要はなく、輻輳状態回避のために下げなくてはなら
ない帯域分だけＬビット情報を”１”にしてルーピング
させておけばよい。このため、輻輳状態になったらＶＣ
ＩもしくはＶＰＩを単位として帯域を大きく取るもの、
もしくはサービスクラスの低いものにＬビット情報
（＝”１”）を付加する。以上、ループパスを輻輳回避
の目的に使用したが、本発明はかかる場合に限らず種々
応用することができる。以上、本発明を実施例により説
明したが、本発明は請求の範囲に記載した本発明の主旨
に従い種々の変形が可能であり、本発明はこれらを排除
するものではない。

【００２４】

【発明の効果】以上本発明によれば、輻輳状態になれば
セルをループして輻輳方路へのセル数を減少して正常状
態に戻すようにし、正常状態になればループしてあるセ
ルを輻輳解除方路に送出するようにしたから、セル廃棄
することなく輻輳を解除することができる。本発明によ
れば、出力方路毎に輻輳状態になったか否かを監視し、
輻輳状態になった出力方路向けセルをセル交換機内でル
ーピングし、輻輳解除された時、該ループセルのルーピ
ングをやめて輻輳解除された出力方路にスイッチングす
るように構成したから、速やかに輻輳に対処でき、深刻
な輻輳状態になる前に短時間で正常状態に戻すことがで
きる。

【図面の簡単な説明】

【図１】本発明のＡＴＭセル交換システムの構成であ
る。

【図２】ＡＴＭセルフォーマットである。

【図３】方路決定部から出力されるセルのフォーマット
である。

【図４】セルループ部の動作説明図である。

【図５】ＡＴＭスイッチ部の構成である。

【図６】セルループ部の構成である。

【図７】方路決定部の構成である。

【図８】Ｌビット／シーケンス番号ＳＮの設定／解除処
理である。

【図９】タグ／Ｌビット付加部の処理フローである。

【図１０】Ｌビットリセット部の処理フローである。

【符号の説明】

１₁〜１ｎ・・回線対応部２・・セルスイッチ（ＡＴＭスイッチ）３・・呼処理制御や輻輳監視制御を行う処理装置（Ｃ
Ｃ）１１・・回線インタフェース部１２・・ループパス１３・・方路決定部１４・・セルループ部＃１〜＃ｎ・・出力方路（出力ハイウェイ）

フロントページの続き (72)発明者井澤直行神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者河崎裕哉神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】回線インタフェースを介して入力された
セルを所定の方路にスイッチングするセル交換システム
において、セルをループするループパス、回線インタフェースから入力されたセルのヘッダに、該
セルの方路を決定するタグ情報を付加すると共に該セル
をループパスに送出するか否かを示すループ情報を付加
し、かつ、ループパスから入力されたセルのループ情報
を適宜リセットする方路決定部、セルヘッダに付加されているループ情報を参照してルー
プが指示されている場合にはセルをループパスに送出
し、ループが指示されていない場合にはセルをスイッチ
側に送出するセルループ部、セルループ部より入力されたセルをタグ情報に基づいて
所定の方路にスイッチングするスイッチ装置を備えたこ
とを特徴とするセル交換システム。
【請求項２】方路決定部は、回線インタフェースよりセルが入力される第１のセル入
力端子と、ループパスよりセルが入力される第２のセル
入力端子と、第１のセル入力端子から入力されたセルに
タグ情報、ループ情報を付加して出力する第１のセル出
力端子と、ループパスから入力されたセルをそのまま、
あるいはループ情報をリセットして出力する第２のセル
出力端子を備えたことを特徴とする請求項１記載のセル
交換システム。
【請求項３】セルループ部は、方路決定部の第１、第２のセル出力端子から出力される
セルがそれぞれ入力される第１、第２のセル入力端子
と、セルをループパス及びスイッチ装置側にそれぞれ出力す
る第１、第２のセル出力端子と、第１、第２のセル入力端子からそれぞれ入力されるセル
をループ情報に基づいて第１、第２のセル出力端子にル
ーチングする２入力／２出力のスイッチを備えたことを
特徴とする請求項２記載のセル交換システム。
【請求項４】前記セル交換システムは、出力方路毎に輻輳状態になったか否かを監視し、輻輳状
態になった出力方路を方路決定部に通知する輻輳検出部
を備え、方路決定部は、前記タグ情報をＶＰＩ／ＶＣＩに対応し
て保持するタグテーブルを備え、該タグテーブルを参照
して輻輳状態になった出力方路向けセルのＶＰＩ／ＶＣ
Ｉを求め、該ＶＰＩ／ＶＣＩを有するセルにループを指
示するループ情報を付加することを特徴とする請求項１
記載のセル交換システム。
【請求項５】輻輳検出部は輻輳解除された出力方路を
方路決定部に通知し、方路決定部はタグテーブルを参照
して輻輳解除された出力方路向けセルのＶＰＩ／ＶＣＩ
を求め、該ＶＰＩ／ＶＣＩを有するループセルのループ
指示をリセットすることを特徴とする請求項４記載のセ
ル交換システム。
【請求項６】前記方路決定部は、輻輳状態が通知され
た時、輻輳状態になった出力方路向けのセルであって前
記ＶＰＩ／ＶＣＩを有する最初のセルにシーケンス番号
を付加し、輻輳解除が通知されたとき、輻輳解除した出
力方路向けループセルであってシーケンス番号が一番小
さなセルのＶＰＩ／ＶＣＩを求め、該ＶＰＩ／ＶＣＩを
有するループセルのループ指示をリセットすることを特
徴とする請求項４記載のセル交換システム。