JPH10269698A - Digital signal recording method and reproducing method - Google Patents

Digital signal recording method and reproducing method

Info

Publication number
JPH10269698A
JPH10269698A JP9067714A JP6771497A JPH10269698A JP H10269698 A JPH10269698 A JP H10269698A JP 9067714 A JP9067714 A JP 9067714A JP 6771497 A JP6771497 A JP 6771497A JP H10269698 A JPH10269698 A JP H10269698A
Authority
JP
Japan
Prior art keywords
recording
digital signal
data
time
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9067714A
Other languages
Japanese (ja)
Inventor
Yasunari Obara
Hiroo Okamoto
Seiichi Saito
Hiroaki Tachibana
Kazuhiko Yoshizawa
和彦 吉澤
康徳 小原
宏夫 岡本
清一 斉藤
橘  浩昭
Original Assignee
Hitachi Ltd
株式会社日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, 株式会社日立製作所 filed Critical Hitachi Ltd
Priority to JP9067714A priority Critical patent/JPH10269698A/en
Publication of JPH10269698A publication Critical patent/JPH10269698A/en
Application status is Pending legal-status Critical

Links

Abstract

PROBLEM TO BE SOLVED: To obtain the signal recording method to be even applicable to the case of an excess of a fluctuation width of a buffer caused by a data error by detecting it that a time from receiving a digital signal to recording this signal on a recording medium becomes longer than a prescribed time and controlling the recording signal. SOLUTION: In a data input I/F circuit 102, packet input timing for generating time information with internal timing is outputted to a time stamp processing circuit 104, and a packet data is outputted to a data bus. At this time, the input is converted into a data in a word form corresponding to a data bus width of a buffer RAM 103, and write timing synchronized with this data is generated and outputted to an address control circuit 105. In a recording signal processing circuit 106, the written packet data is read out, while its reading timing is outputted to the address control circuit 105, and an error correcting code is generated and added to the data. In the address control circuit 105, an excess of timing difference is detected, so as to control the recording signal.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、ディジタル映像信号を記録再生するディジタル信号記録方法及び再生方法に関し、特にディジタル圧縮映像信号を記録するディジタル信号記録方法及び再生方法に関するものである。 BACKGROUND OF THE INVENTION The present invention relates to digital signal recording method and reproducing method for recording and reproducing digital video signals, to a digital signal recording method and reproducing method in particular recording the compressed digital video signal.

【0002】 [0002]

【従来の技術】日経エレクトロニクス 1996.9. BACKGROUND OF THE INVENTION Nikkei Electronics 1996.9.
2(no.669)149頁から164頁に記載のように、衛星を用いたディジタル放送が実用化されている。 2 (no.669) as described in 164 pp 149 pp, digital broadcasting using satellites have been put into practical use.
この技術に記載のように、送信側では、圧縮した映像信号や音声信号をパケット形式のディジタル信号に変換し、これを複数チャンネル多重して送信する。 As described in this technique, the transmitting side, a video signal and audio signal compressed and converted into a digital signal of a packet format, and transmits this plurality of channels multiplexed and. 受信側では、選局したチャンネルのパケットのみを選択して映像信号や音声信号の伸長を行うことにより、高品質で多チャンネルの番組サービスを実現している。 On the receiving side, by performing the extension of the video signal and audio signal by selecting only packets of the selected channel, it is realized program service multichannel high quality.

【0003】本発明は、受信側で選択されたパケット形式のディジタル信号を記録媒体に記録再生することを目的としており、従来、このような技術は無かった。 [0003] The present invention is intended to record and reproduce digital signals of the selected packet format on the receiving side to the recording medium, conventionally, such technology did not.

【0004】 [0004]

【発明が解決しようとする課題】記録媒体として、例えばVTRに記録再生する場合、記録レートは一定のレートにする必要があるが、これに対して、上記記載の従来の技術のように、受信側で選択したパケットは、圧縮した映像信号なのでデータレートは任意であり、チャンネルや同じチャンネルでも番組内容によって異なっており、しかも時分割されて送られてくるために一時的に変動する可能性がある。 As a recording medium [0005], for example, when recording and reproducing the VTR, the recording rate has to be at a constant rate, whereas, as in the prior art as described above, the received packet selected in the side, compressed data rate because the video signal is arbitrary, in the channel or the same channel are different by the program content, may vary temporarily due sent are time division moreover is is there. この変動幅にある程度対応できる様にバッファを設けてシステムを設計したとしても、圧縮した信号のデータレートが任意であるために完全に対応することは不可能である。 Even if design a system provided with a buffer so as to some extent accommodate this variation range, it is not possible data rate of the compressed signal corresponds completely to is arbitrary.

【0005】さらに、再生に於いては、別のシステムで記録された記録媒体や、データ誤りによる誤動作によってバッファの変動幅を超える場合が考えられる。 Furthermore, the In reproduction, or a recording medium recorded with a different system, if it exceeds the fluctuation range of the buffer by the malfunction due to data errors are considered.

【0006】本発明の目的は、上記のような問題の発生を検出し、これに対応可能なディジタル信号記録方法及び再生方法を提供することにある。 An object of the present invention detects the occurrence of the above problems, is to provide a digital signal recording method and reproducing method capable of handling this.

【0007】 [0007]

【課題を解決するための手段】上記目的は、ディジタル信号を受信してから、記録媒体上に記録される迄の時間が、所定の時間より大きくになったことを検出し、記録信号の制御を行う記録制御することにより達成できる。 SUMMARY OF THE INVENTION The above object is from the reception of the digital signal, the time until the recording on the recording medium, detects that it is now larger than the predetermined time, control of the recording signal It can be achieved by recording control performs.

【0008】また、他の実施例において、ディジタル信号を再生してから、出力する迄の時間が、所定の時間範囲より大きくになったことを検出し、記録信号の制御を行うことにより達成できる。 [0008] In another embodiment, after reproducing digital signal, detects that the time until the output becomes larger than the predetermined time range can be achieved by controlling the recording signal .

【0009】 [0009]

【発明の実施の形態】以下、本発明の一実施例を図を用いて説明する。 DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an embodiment of the present invention will be described with reference to FIG.

【0010】まず、実施例1について説明する。 [0010] First, a description will be given of an embodiment 1. 図1は本発明のディジタル信号記録方法を適用したディジタル信号記録装置の構成例である。 Figure 1 shows an example of the configuration of the digital signal recording apparatus according to the digital signal recording method of the present invention. 図1において、101はディジタル信号入力端子、102はデータ入力I/F回路、103はバッファRAM、104はタイムスタンプ処理回路、105はアドレス制御回路、106は記録信号処理回路、107はマイコン、108は記録制御回路、109は記録データ出力端子である。 In Figure 1, 101 is a digital signal input terminal, 102 is the data input I / F circuit, the buffer RAM, 104 is a time stamp processing circuit 103, the address control circuit 105, the 106 recording signal processing circuit, 107 is a microcomputer, 108 the recording control circuit, 109 is a recording data output terminal.

【0011】まず、ディジタル信号入力端子101に入力される信号の形態について図2を用いて説明する。 [0011] First, will be described with reference to FIG form of signals input to the digital signal input terminal 101. 図2において、200はパケット、201は時間情報、2 2, 200 is packet 201 time information 2
02は制御情報を示している。 02 shows the control information. 図2(a)が、圧縮された映像信号や音声信号または情報信号がまとめられているパケット形式のディジタル信号でパケットデータ20 FIGS. 2 (a) is, the packet data 20 in a digital signal packet format compressed video and audio signals or information signals are summarized
0である。 It is 0. パケットの長さはディジタル放送の形態により異なり、例えば188バイト、あるいは140バイトで送られてくる。 The length of the packet depends on the form of the digital broadcast, sent, for example, 188 bytes or 140 bytes. パケットの構成もディジタル放送の形態により異なり、例えば図2(b)のように、パケットデータ200の先頭に4バイトのヘッダーを設け、時間情報201と制御情報202を付加して送られる場合がある。 Depends form also digital broadcasting structure of a packet, for example, as in FIG. 2 (b), the top provided a 4-byte header of the packet data 200, which may be sent by adding time information 201 and control information 202 . 時間情報201にはパケットデータ200が送られてくるタイミングが書き込まれており、図2(b)のように時間情報201が付加されてくる場合は、このままパケットデータ200と共に時間情報201を記録する。 And timing of the packet data 200 is transmitted is written into the time information 201, when the time information 201 comes added as in FIG. 2 (b), records the time data 201 together with the remains packet data 200 . 再生時はこれを基準にパケットデータ200を出力することによって、記録時のパケットの時間間隔を再現することが出来る。 By the time of reproduction for outputting packet data 200 based on this, it is possible to reproduce the time interval during recording the packet. 図2(a)のように時間情報201 Time information as shown in FIG. 2 (a) 201
が付加されていないパケットが入力された場合は、内部で生成したタイミングで時間情報を生成して図2(b) If is a packet that has not been added is input, and generates a time information at a timing generated inside FIG 2 (b)
のような構成に変換して記録する。 Converted and recorded in the configuration described.

【0012】次に、図1の動作について説明する。 [0012] Next, a description will be given of the operation of Figure 1. ディジタル信号入力端子101から入力された図2(a)に示すようなパケットデータ200は、データ入力I/F Packet data 200 as shown in FIG. 2 which is input from the digital signal input terminal 101 (a), the data input I / F
回路102に入力される。 Is input to circuit 102. データ入力I/F回路102 Data input I / F circuit 102
では、内部のタイミングで時間情報を生成するためのパケット入力タイミングをタイムスタンプ処理回路104 In the time stamp packet input timing for generating time information within the timing processing circuit 104
に出力し、パケットデータをバッファRAM103のデータバス幅に対応したワード形式のデータに変換してデータをデータバスに出力し、データに同期した書込みタイミングを生成してアドレス制御回路105に出力する。 Output to, converts the packet data into the data word format corresponding to the data bus width of the buffer RAM103 outputs data to the data bus, generates and outputs a write timing synchronized with the data in the address control circuit 105. タイムスタンプ処理回路104では、パケット入力タイミングに基づいて時間情報を生成しデータバスに出力し、時間情報書込みタイミングをアドレス制御回路1 Time stamping circuit in 104, and outputs the generated data bus time information based on the packet input timing, the time information write timing address controller 1
05に出力して、バッファRAM103の対応するパケットのアドレスに時間情報を書き込んでいる。 05 and outputs, are writing time information into the address of the corresponding packet in the buffer RAM 103. 記録信号処理回路106では、書き込まれたパケットのデータを読み出しタイミングをアドレス制御回路105に出力しながら読みだし、誤り訂正符号を生成してデータに付加し、一定レートの記録データを生成して記録制御回路1 In the recording signal processing circuit 106, read while outputting the timing reads data of the written packet to the address control circuit 105, added to the data to generate an error correction code, generates and records recording data of a predetermined rate control circuit 1
08に出力する。 And outputs it to the 08. 記録制御回路108ではマイコン10 The recording control circuit 108 the microcomputer 10
7の制御に従い、記録データの制御を行い、ここでは図示していないが記録媒体に出力する。 Under the control of 7, and controls the recording data, here not shown and outputs it to the recording medium. ここで、アドレス制御回路105の動作について図3を用いて説明する。 Here it will be described with reference to FIG. 3, the operation of the address control circuit 105.
図3で、301はアドレス出力端子、302は超過検出フラグ出力端子、303は切替回路。 In Figure 3, the address output terminal 301, the excess detection flag output terminal 302, 303 is a switching circuit. 304は差分超過検出回路、305書込みアドレス生成回路、306は読み出しアドレス生成回路、307は時間情報書込みタイミング入力端子、308は書込みタイミング入力端子、 Difference excess detection circuit 304, 305 write address generation circuit, the read address generating circuit 306, the time information write timing input terminal 307, 308 is a write timing input terminal,
309は読み出しタイミング入力端子である。 309 is a read timing input terminal. 書込みタイミング入力端子308からのタイミング信号で書込みアドレス生成回路305はカウントアップし、バッファRAM103の書込みアドレスと書込みタイミングを生成する。 The write address generating circuit 305 by the timing signal from the write timing input terminal 308 counts up to generate a write address and write timing of the buffer RAM 103. また、読み出しタイミング入力端子309からのタイミング信号で読み出しアドレス生成回路306はカウントアップし、バッファRAM103の読み出しアドレスを生成しする。 The read address generating circuit 306 by the timing signal from the read timing input terminal 309 counts up to generate a read address of the buffer RAM 103. バッファRAM103の読み出しと書込みの切替は切替回路303で行い、書込みアドレス生成回路305で生成したタイミングを用いて切り替え、バッファRAM103のアドレスをアドレス出力端子301から出力する。 Switching of the read and write buffer RAM103 is performed by the switching circuit 303 switches with a timing generated by the write address generating circuit 305 outputs the address of the buffer RAM103 from the address output terminal 301. 差分超過検出回路304では、 In difference excess detection circuit 304,
書込みアドレスと読み出しアドレスの差分を常にモニターして、一定の値以内になっているかを監視し、一定の値以上になった時に超過検出フラグを超過検出フラグ出力端子302から出力する。 Constantly monitoring the difference between the write and read addresses, and monitors whether made within a certain value, and outputs the excess detection flag from the excess detection flag output terminal 302 when it is above a certain value. 図4が差分超過検出回路3 Figure 4 is a difference excess detection circuit 3
04の動作を示したタイミング図である。 04 is a timing diagram illustrating the operation of. 図4(a)が書込みアドレスと読み出しアドレスの関係を示したもので、横軸が時間、縦軸がアドレスを示している。 FIGS. 4 (a) is shows the relationship between the write and read addresses, the horizontal axis represents time and the vertical axis indicates the address. また、 Also,
図4(b)はパケットの入力タイミングを表している。 FIG. 4 (b) represents the input timing of the packet.
書込みアドレスはパケットの入力毎にカウントアップして行き、パケットの間隔が狭くなるほど、つまり入力するデータレートが高くなるほど読み出しアドレスから離れて行くのに対し、読み出しアドレスは一定レートで読み出されるので単調にカウントアップして行く。 Write address continue to count up for each input packet, as the interval of the packet is reduced, i.e. while the data rate input moves away from the read address as the higher monotonically since the read address is read at a constant rate counts up go. つまり、書込みアドレスと読み出しアドレスの差分が、そのままパケットが入力してから読み出されるまでの時間差を表すことになる。 In other words, the difference between the write address and the read address, so that it represents the difference in time a packet is read from the input. この時間差は、バッファRAM10 This time difference, buffer RAM10
3の容量を規定することになり、記録再生装置の互換性を考慮すると一定の値にすることが必要である。 Will be to define a third capacitor, it is necessary to a constant value and to consider the compatibility of the recording and reproducing apparatus. 一定の値にしなければ、記録再生装置によって記録できたり出来なかったり、また、別の記録装置で記録されたものが再生できないという問題が生じる。 If a constant value, or not be or be recorded by the recording and reproducing apparatus, and that recorded in another recording device can not be reproduced occurs. また、バッファRA In addition, buffer RA
M103の容量以上の時間差となったときは、以前書き込んだデータを破壊することになるので、誤った記録データが出力されることになり、記録データの出力を止める必要がある。 When it becomes time difference greater than or equal to the capacity of M103, it means that destroy the previously written data, will be erroneous recording data is outputted, it is necessary to stop the output of the recording data.

【0013】なお、本実施例では、バッファの書込み/ [0013] In this embodiment, the buffer write /
読み出しアドレスの差分を求めることにより、記録されるまでの時間を検出したが、例えば、読み出しアドレスの以外にも、一定周期でカウントするカウンタの値と書込みアドレスを比較することでも検出できる。 By obtaining the difference of the read address has been detected the time to be recorded, for example, in addition to the read address, it can also be detected by comparing the values ​​and write address counter for counting at a predetermined period. また、パケットデータと共に記録する時間情報と書込みアドレスを比較することでも検出できる。 It can also be detected by comparing the time information and the write address is recorded together with packet data. この様に、書込みアドレスとアクセスした時間を比較することで時間差を検出できる。 Thus, it is possible to detect the time difference by comparing the write address and the accessed time.

【0014】次に、マイコン107の制御について図5 [0014] Next, control of the microcomputer 107 5
のフローチャートを用いて説明する。 It will be described with reference to the flowchart of. 図5は、記録開始からのフローを示したもので、ステップ501で書込み/読み出しアドレスの初期化などの記録開始処理を行い、ステップ502で記録処理を行い記録動作を開始する。 Figure 5 shows the flow from the recording start, performs recording start processing such as initialization of the write / read address in step 501, the recording operation is started performs recording processing in step 502. ステップ503でアドレスの差分の確認処理を行い、ステップ504で差分超過を検出したかどうかの判断を行い、検出しない場合は記録処理を継続し、検出した場合はステップ505で記録中止処理を行う。 Performs confirmation processing of the difference of the address at step 503 performs a determination of whether to detect the difference exceeded in step 504, if not detected continues a recording process, when detecting perform recording stop processing at step 505. 記録中止処理では、例えば記録制御回路108で記録データをゲートし、記録データの出力を止める処理を行う。 In the recording stop processing, for example to the gate of the recorded data in the recording control circuit 108, performs processing to stop the output of the recording data. あるいは、差分の超過検出が一時的なもであることを想定して、図5の点線のようにステップ501の記録開始処理に戻って記録を再開するようにし、これを何度か繰り返した後に記録データを止めるようにしてもよい。 Alternatively, assuming that the excess detection of the difference is also temporary, after returning to the recording start processing in step 501 as shown in dotted line in FIG. 5 so as to resume the recording, repeated or which repeatedly it is possible to stop recording data. また、 Also,
これらの処理を実施例ではマイコンで行っているが、ハードウェア的に行ってもよい。 These processing in the embodiment is performed by the microcomputer may be performed hardware.

【0015】次に、以上述べたディジタル信号記録装置で記録したディジタル信号の再生処理について説明する。 [0015] Next, reproduction processing of the recorded digital signal by the digital signal recording apparatus described above will be described. 図6は本発明のディジタル信号方法を適用したディジタル信号再生装置の構成例である。 6 is a configuration example of a digital signal reproducing apparatus according to the digital signal process of the present invention. 図6において、6 In FIG. 6, 6
01はディジタル信号出力端子、602はデータ出力I 01 digital signal output terminal, 602 is the data output I
/F回路、603はバッファRAM、604はタイムスタンプ処理回路、605はアドレス制御回路、606は再生信号処理回路、607はマイコン、609は再生データ入力端子である。 / F circuit, 603 denotes a buffer RAM, 604 is a time stamp processing circuit, the address control circuit 605, the reproduction signal processing circuit 606, 607 microcomputer, 609 is a reproduction data input terminals. 再生データ入力端子609から入力された再生データは、再生信号処理回路606で誤り訂正処理を行ってデータをデータバスに出力し、書込みタイミングをアドレス制御回路605に出力して誤り訂正処理したデータをバッファRAM603に書き込む。 Reproducing data input from the reproduced data input terminal 609, and outputs the data to the data bus by performing error correction processing by the reproduction signal processing circuit 606, and outputs the write timing to the address control circuit 605 the data error correction processing It is written into the buffer RAM603.
バッファRAM603に書き込まれたデータの読み出しは、まず、マイコン607から出力開始フラグをアドレス制御回路605に出力し、アドレス制御回路605で時間情報の書き込まれているアドレスをバッファRAM Reading of data written in the buffer RAM603, first, outputs an output start flag from the microcomputer 607 to the address control circuit 605, buffer address stored with time information in the address control circuit 605 RAM
603に出力し、そのタイミング信号をタイムスタンプ処理回路604に出力する。 Output to 603, and outputs the timing signal to the time stamping circuit 604. タイムスタンプ処理回路6 Time stamp processing circuit 6
04では、アドレス制御回路605からのタイミング信号によりバッファRAM603から出力した時間情報をデータバスから取り込み、時間情報と内部時間情報の比較を行い一致を検出したらタイミングをデータ出力I/ In 04, the address control circuit 605 takes in the time information outputted from the buffer RAM603 by the timing signal from the data bus from the time information and the internal time information to detect the coincidence makes a comparison Once the timing data output I /
F回路602に出力し、データ出力I/F回路602から読みだしタイミング信号をアドレス制御回路605に出力して、バッファRAM603から出力したデータをデータバスから取り込み基のパケットデータ200を出力する。 And F circuit 602, and outputs a timing signal read from the data output I / F circuit 602 to the address control circuit 605, and outputs the packet data 200 uptake based on the output data from the buffer RAM603 from the data bus. パケットデータ200の出力が終わったら再び次のパケットの時間情報を読み出し、次のパケットの読み出しに備える。 When the output of the packet data 200 is finished again reads the time information of the next packet, provided the reading of the next packet.

【0016】次に、アドレス制御回路605の動作について図7を用いて説明する。 Next, it will be described with reference to FIG. 7, the operation of the address control circuit 605. 図7で、701はアドレス出力端子、702は超過検出フラグ出力端子、703は切替回路。 In Figure 7, the address output terminal 701, the excess detection flag output terminal 702, 703 a switching circuit. 704は差分範囲超過検出回路、705書込みアドレス生成回路、706は読み出しアドレス生成回路、707は出力開始制御信号入力端子、708は読み出しタイミング入力端子、709は書込みタイミング入力端子である。 Difference range excess detection circuit 704, 705 write address generation circuit, the read address generating circuit 706, the output start control signal input terminals, the read timing input terminal 708 707, 709 is a write timing input terminal. 再生装置のアドレス制御回路605の基本動作は、記録装置のアドレス制御回路105とほぼ同様であり、読み出しタイミング信号を入力した読み出しアドレス生成回路706と書込みタイミング信号を入力した書込みアドレス生成回路705でそれぞれ読み出しアドレス、書込みアドレスを生成し、書込みアドレスのタイミングで切替回路703を制御してアドレスを出力する。 Basic operation of the address control circuit 605 of the reproducing apparatus is substantially the same as the address control circuit 105 of the recording device, respectively in a write address generating circuit 705 inputs a read address generating circuit 706 and the write timing signal input of the read timing signal read address, to generate a write address and outputs the address to control the switching circuit 703 at the timing of the write address. 読み出しの開始は、出力開始制御信号入力端子7 Starting reading, output start control signal input terminal 7
07から読み出しアドレス生成回路706に入力される出力開始制御信号を許可信号として、時間情報が書き込まれているアドレスを生成して読み出し動作を開始する。 As an authorization signal output start control signal from 07 is input to the read address generating circuit 706, initiates a read operation by generating an address that time information is written. 生成した読み出しアドレスと書込みアドレスは、差分範囲超過検出回路704に入力されて差分が一定の範囲内に入っているかの確認を行う。 Generated read address and the write address is carried out to confirm whether the difference is inputted to the difference range excess detection circuit 704 is within a certain range. 図8は、この確認動作を説明するタイミング図である。 Figure 8 is a timing diagram illustrating the confirmation operation. 図8(a)は、書込みアドレスと読み出しアドレスの関係を示したもので、 8 (a) is shows the relationship between the write and read addresses,
横軸が時間、縦軸がアドレス、太点線が書込みアドレス、実線の折れ線が読み出しアドレス、細点線がバッファRAMで記憶している記憶保持範囲を示している。 Horizontal axis represents time and the vertical axis address, thick dotted line is a write address, solid sequential line indicates the storage holding area to the read address, thin dotted line are stored in the buffer RAM. また、図8(b)はパケット間隔が短い場合の出力タイミング、図8(c)はパケット間隔が長い場合の出力タイミングを表している。 Further, FIG. 8 (b) Output timing when the packet interval is short, Fig. 8 (c) represents the output timing when the packet interval is long. 図8(a)の折れ線で示した読み出しアドレスの平坦な部分は、パケットの時間情報と内部時間情報の比較を行い、出力タイミングまで出力を待機している部分で、右上がりの部分がパケットを出力している部分である。 The flat portion of the read address indicated by a polygonal line in FIG. 8 (a), compares the time information and the internal time information of the packet, the portion that is waiting for output to the output timing, a portion of the upward-sloping packet it is the part that output. 書込みアドレスと記憶保持範囲は、 The write address and memory retention range,
書き込む速度より読み出す速度が速いので、少なくとも1パケットを書き込む時間の時間差で最小値が決まり、 The speed of reading than the rate of writing is high, determines the minimum value by the time difference of the time of writing at least one packet,
バッファRAMの容量で最大値が決まる。 The maximum value is determined by the capacity of the buffer RAM. 図4(b)のように出力までの待機が短く、次々にパケットが出力される場合は書込みアドレスに接近してきて、書込みアドレスと読み出しアドレスの差分が小さくなり、書込んでから読み出すまでの時間も短くなる。 Figure 4 short wait until output as in (b), however, come closer to the write address if the packet is output one after another, the difference between the write address and the read address decreases, the time until read from by written also shortened. 図6(a)の白四角で示す記憶保持範囲の境界が時間差の最小値となる。 Boundary memory retention range is the minimum value of the time difference indicated by the white squares of Figure 6 (a).
この境界を超えた場合、パケットの読み出しを開始した場合、書き込む速度より読み出す速度が速いので、書込みアドレスを追い越してしまい、誤ったデータを出力してしまう。 If it exceeds this boundary, if you start reading the packet, the speed of reading than the rate of writing is high, it will overtake the write address, thereby outputting the erroneous data. 逆に図4(c)のように出力までの待機が長く、パケットがなかなか出力されない場合、書込みアドレスと読み出しアドレスの差分が大きくなり、書込んでから読み出すまでの時間も長くなる。 Conversely Figure 4 (c) long wait until the output as if the packet is not easily output, the difference between the write address and the read address increases, also increases time to read from in written. 図6(a)の黒四角で示す記憶保持範囲の境界が時間差の最大値となる。 Figure boundary memory retention range indicated by the black squares of 6 (a) is the maximum value of the time difference.
この境界を超えた場合、バッファRAMの容量を超えることになるので、書込みアドレスに食い込み、誤ったデータを出力してしまう。 If it exceeds this boundary, so it will exceed the capacity of the buffer RAM, bite into the write address, thereby outputting the erroneous data. 以上のように、データ出力中は差分が最小値から最大値迄の範囲内にあることが必要である。 As described above, in the data output is required to be in the range of difference from the minimum value to the maximum value. 差分範囲超過検出回路704では、アドレスの差分範囲を確認し、差分が範囲外になった場合は超過検出フラグをマイコン607に出力する。 In difference ranges excess detection circuit 704 checks the difference range of addresses, if the difference is out of range and outputs the excess detection flag to the microcomputer 607. このとき差分範囲は余裕を持たせて、検出しても誤ったデータを出力しない様にする。 At this time, the difference range is a margin, to as not to output the wrong even if the detection data. 次に、超過検出フラグをマイコン607で検出したときの動作について図9のフローチャートを用いて説明する。 It will be described with reference to the flowchart of FIG. 9, the operation when detecting the excess detection flag by the microcomputer 607. 基本動作は記録のときと同様である。 The basic operation is the same as when recorded. ステップ901でデータの出力開始処理を行い、書込み、 Perform output start processing of the data in step 901, the write,
読み出しアドレスの初期化や、出力開始フラグの出力を行い、ステップ902でデータの出力を開始し、それと同時にステップ903でアドレスの差分の確認処理を始める。 Initializing and read address, performs an output of the output start flag, and starts to output the data at step 902, at the same start and confirmation process of the difference of the address at step 903 at the same time. ステップ904で差分範囲超過を検出したかどうかの判断を行い、検出しない場合は出力処理を継続し、 Performs determination of whether it detects a difference range exceeded in step 904, if not detected continues the output processing,
検出した場合はステップ905で出力中止処理を行う。 When detecting perform output stop processing at step 905.
出力中止処理では、データ出力I/F回路602でパケットデータの出力を止める処理を行う。 Output stop processing performs processing at the data output I / F circuit 602 stops the output of the packet data. 例えばデータ出力I/F回路602で出力するパケットデータをゲートし、パケットデータの出力を止める処理を行う。 For example a packet data gate for outputting the data output I / F circuit 602, performs processing to stop the output of the packet data. あるいは、パケットデータの出力をゲートしないで、タイムスタンプ処理回路604からの出力タイミング信号をゲートすることで、パケットの出力を止めてもよい。 Alternatively, without gating the output of the packet data, by the gate of the output timing signal from the time stamping circuit 604 may stop the output of the packet. また、 Also,
差分の超過検出が一時的なもであることを想定して、図5の点線のようにステップ901の出力開始処理に戻って出力を再開するようにし、これを何度か繰り返した後にパケットデータを止めるようにしてもよい。 On the assumption that excess detection of the difference is also temporary, packet data after returning to output start processing in step 901 as shown in dotted line in FIG. 5 so as to resume the output was repeated if this many times it may be stopped. また、これらの処理を実施例ではマイコンで行っているが、ハードウェア的に行ってもよい。 Although these processes in the embodiment is performed by the microcomputer may be performed hardware.

【0017】なお、本実施例では、バッファの書込み/ [0017] In this embodiment, the buffer write /
読み出しアドレスの差分を求めることにより、記録されるまでの時間を検出したが、例えば、書込みアドレスの以外にも、一定周期でカウントするカウンタの値と読み出しアドレスを比較することでも検出できる。 By obtaining the difference of the read address has been detected the time to be recorded, for example, in addition to the write address, it can also be detected by comparing the value and the read address counter which counts at a predetermined period. また、パケットデータと共に記録する時間情報と読み出しアドレスを比較することでも検出できる。 It can also be detected by comparing the time information and the read address is recorded together with packet data. この様に、読み出しアドレスとアクセスした時間を比較することで時間差を検出できる。 Thus, it is possible to detect the time difference by comparing the read address and the accessed time.

【0018】次に、本発明のディジタル信号記録方法及び再生方法を適用したところの、アナログ信号の記録再生と共用したディジタル信号記録再生装置に応用した実施例について説明する。 Next, at which the application of the digital signal recording method and reproducing method of the present invention, examples of applying the recording and reproducing a digital signal recording and reproducing apparatus is shared analog signal will be described. 実施例2はディジタルとアナログの記録再生を共用したもので、同じ磁気テープにディジタルとアナログの記録を混在することも可能である。 Example 2 obtained by sharing the recording and reproduction of digital and analog, it is also possible to mix the recording of digital and analog in the same magnetic tape.
図10は本発明のディジタル信号記録再生装置の構成例である。 Figure 10 shows an example of the configuration of the digital signal recording and reproducing apparatus of the present invention. 図10において、1001はデータ入出力端子、1002はバッファRAM、1003は記録再生信号処理回路、1004はマイコン、1005はディジタル記録制御回路、1006はサーボ回路、1007はキャプスタン、1008は磁気テープ、1009はシリンダ、1010アナログ記録制御回路、1011はアナログ信号記録再生回路、1012はアナログ入出力端子、 10, the data input-output terminal 1001, the buffer RAM, 1003 recorded reproduction signal processing circuit 1002, 1004 microcomputer, 1005 digital recording control circuit, the servo circuit 1006, 1007 capstan, 1008 magnetic tape, 1009 cylinders, 1010 analog recording control circuit, an analog signal recording and reproducing circuit, an analog input and output terminals 1012 1011,
1013はアドレス制御回路である。 1013 is the address control circuit. データバスI/F Data bus I / F
回路001は、実施例1のデータバス入力I/F回路1 Circuit 001, a data bus input I / F circuit 1 of Example 1
02とデータバス出力I/F回路602とタイムスタンプ処理回路104と604を共用したものであり、アドレス制御回路1013や記録再生信号処理回路1003 02 and is obtained by sharing the data bus output I / F circuit 602 and the time stamp processing circuit 104 and 604, the address control circuit 1013 and the recording and reproducing signal processing circuit 1003
も記録と再生処理を共用したもので、実施例1と同様な動作である。 But also to share the recording and reproducing process, the same operation as in Example 1. また、バッファRAM1002は、シリンダ1009を用いて磁気テープ1008に記録再生する装置であることから、1トラック分の容量を保持している。 The buffer RAM1002, since an apparatus for recording and reproducing on a magnetic tape 1008 with the cylinder 1009, holds the capacity of one track. 次に動作について説明する。 Next, the operation will be described. ここでは、アドレス制御回路1013からマイコン1004に出力される差分超過フラグは、トラックと同じ一定周期で回るカウンタを用いて検出している。 Here, the difference exceeded flag output from the address control circuit 1013 to the microcomputer 1004, and detected using a counter which turns at the same constant period as the track. 図11が、記録時の基本動作を説明するタイミング図である。 Figure 11 is a timing diagram illustrating the basic operation at the time of recording. 図11(a)が記録時に入力するパケットを示し、下の数字がトラック周期のカウンタで入力時の時間を示している。 Figure 11 (a) represents a packet to be input at the time of recording, numbers below indicates the time when the input of a counter track period. 図11(b)はバッファに書き込まれるアドレス位置を示しており、下の数字がアドレスを示している。 FIG. 11 (b) shows the address location to be written into the buffer, the lower number indicates the address. また、点線の四角で示したのがサーチデータを書き込む位置であり、サーチデータは高速再生用のデータで、入力されたパケットは直接ここには書き込まないので、バッファの容量が実質少なくなることになる。 Further, the position for writing the search data is that shown by the dotted rectangle, the search data is data for high speed reproduction, the input packet is not written here directly, in the capacity of the buffer is substantially reduced Become. 図11(a)で入力されたパケットは、矢印に従って図11(b)のアドレス位置に書き込まれる。 Packet input in FIG. 11 (a), is written into the address position shown in FIG. 11 (b) according to the arrow. つまり、図11(a)のカウント値0のタイミングで入力されたパケットは、この時既にデータが詰まっていて、同じトラックのアドレス9の位置に書き込まれる。 In other words, packet input at the timing of the count value 0 of FIG. 11 (a), at this time have already packed data is written at the address 9 of the same track. この様に、順番にパケットが書き込まれて行き、 Thus, the go packet in the order is written,
図11(a)の左上がり斜線のパケットがカウント値6 Figure 11 left-side up hatching packet count value (a) 6
のタイミングで入力された時、次のトラックのアドレス7の位置までずれて書き込まれることになる。 When entered at the timing, to be written is deviated to the position of address 7 of the next track. これは、 this is,
1トラック以上の離れた位置に読み出されることを示しており、図11(c)の記録データとして出力している位置なので誤った記録データを出力することになる。 Indicates that read in one track or more away, thereby outputting erroneous recording data so the position is output as the recording data of FIG. 11 (c). 実際には、検出する値を1トラック以下にし、誤った記録データが出力されない様にする。 In practice, the value to be detected in one track or less, erroneous recorded data is so as not outputted. 以上の様に、入力タイミングと書込みアドレス位置から、バッファ容量の超過を検出することが出来る。 As described above, the input timing and the write address position, it is possible to detect the excess of buffer capacity. 書き込まれたデータは、1トラックの時間で記録再生信号処理回路1003で誤り訂正符号の生成等を行い、図11(c)の記録データとして出力する。 Written data, performs generation, etc. of the error correction code in the recording and reproducing signal processing circuit 1003 in one track time, and outputs as a recording data in FIG. 11 (c). 次に、アドレス制御回路1013からマイコン1004に出力される差分超過フラグと、マイコン1004から出力される出力制御信号と記録制御信号について説明する。 Then, the difference exceeded flag output from the address control circuit 1013 to the microcomputer 1004, the output control signal and a recording control signal outputted from the microcomputer 1004 will be described. ディジタル記録時に、アドレス制御回路1013からの差分超過フラグをマイコン1004が検出した場合は、マイコン1004からディジタル記録制御回路1005にディジタル記録制御信号を出力して、ディジタル記録制御回路1005でディジタル記録データをゲートし、記録データの出力を止める処理を行う。 During digital recording, if the difference exceeded flag microcomputer 1004 detects from the address control circuit 1013 outputs a digital recording control signal from the microcomputer 1004 to the digital recording control circuit 1005, a digital recording data in digital recording control circuit 1005 gate performs a process of stopping the output of the recording data. 次に差分超過フラグ検出が一時的なものであることを想定して、記録を再開するようにし、これを何度か繰り返した後に記録データを止めるようにする。 Next it is assumed that the difference exceeded flag detection is temporary, so as to resume the recording, so as to stop the recording data after repeated if this many times. この後、 After this,
アナログ記録制御信号をアナログ記録制御回路1011 Analog Analog recording control signal recording control circuit 1011
に出力して、アナログ信号を記録するようにしてもよい。 Is output to, may be recorded analog signal. ここで、これらの確認処理をディジタル記録制御信号で記録データを止めたまま行い、差分超過フラグをマイコン1004で一定時間監視して、記録可能なデータレートであるかを判断し、可能な場合に上記の記録動作を行うようにしてもよい。 Here, performed while stopping the recording data of these confirmation processing by the digital recording control signal, the difference exceeded flag by a predetermined time monitored by the microcomputer 1004 determines whether the data rate can be recorded, if possible may be performed above-described recording operation. また、記録不可能な場合はディジタル記録のモードにしないようにするなどの制御を行う。 Further, when the recording can not performs control such as to prevent the mode of the digital recording.

【0019】次に、再生時の動作について説明する。 [0019] Next, a description will be given of the operation at the time of reproduction. 再生時は記録可能なパケットが記録されたことになるので、基本的には差分の超過は有り得ないが、再生時の訂正不可能な誤りなどに起因して差分範囲が超過することが考えられる。 Since the time of reproduction will be capable of recording packets is recorded, is basically impossible is exceeded difference, it is considered that the difference ranges due like uncorrectable error during reproduction is exceeded . また、差分範囲に関しては実施例1で説明したように、余裕を持たせ、フラグを検出した時点で誤ったデータが出力されない様にする。 Further, with respect to the difference range as described in Example 1, a margin, erroneous data is do not like to output upon detecting the flag. ここでは再生時でも、アドレス制御回路1013からマイコン1004 Here even during reproduction, the microcomputer from the address control circuit 1013 1004
に出力される差分超過フラグは、トラックと同じ一定周期で回るカウンタを用いて検出している。 Difference exceeded flag that is output is detected using a counter that turns at the same constant period as the track. 図12が、再生時の基本動作を説明するタイミング図である。 Figure 12 is a timing diagram illustrating the basic operation of playback. 図12 Figure 12
(a)が再生時の再生データを示し、点線の四角で示したのがサーチデータが書き込まれた位置である。 (A) indicates the reproduction data during reproduction, a position where the search data has been written to that shown by the dotted rectangle. 図12 Figure 12
(b)はバッファに書き込まれるアドレス位置を示しており、下の数字がアドレスを示している。 (B) shows the address location to be written into the buffer, the lower number indicates the address. 図12(c) Figure 12 (c)
は、パケットの出力タイミングを示し、下の数字がトラック周期のカウンタで出力の時間を示している。 Shows the output timing of the packet, numbers below indicates the time of the output at the counter of the track period. 図12 Figure 12
(a)で再生された再生データは、矢印に従って図12 Data reproduced in (a) is 12 according to the arrow
(b)のアドレス位置に書き込まれる。 (B) is written into the address position. つまり、図12 In other words, as shown in FIG. 12
(a)の再生された左端の再生データは、記録再生信号処理回路1003で1トラックの処理時間で誤り訂正処理し、次のトラックの同じアドレス位置に書き込まれる。 Reproduced leftmost reproduced data are in (a) is to error correction processing in one track of the processing time in the recording and reproducing signal processing circuit 1003, are written to the same address location of the next track. 読み出しでは、図では既にバッファの容量が少なくなっている状態で、図12(c)ではパケットの時間情報の関係でカウント値3のタイミングで出力される。 In a read, while that is already small capacity of the buffer in the figure, it is outputted at the timing of the count value 3 in relation to the time information of the packet in FIG. 12 (c). この様に、順番にパケットが出力されて行き、図12 Thus, the packet in the order is going to be output, as shown in FIG. 12
(a)の右上がり斜線のパケットが再生された時、次のトラックのアドレス9の位置に書き込まれるが、パケットの時間情報の関係でカウント値8のタイミングで出力されるとすると、アドレス9にはパケットがまだ書き込まれていない状態で、バッファの容量が無くなって1トラック以上離れた位置で出力されることを示している。 When positive slope of packets (a) is reproduced, but is written at the address 9 of the next track, when at timing count value 8 in relation to the time information of the packet, the address 9 in a state where the packet has not yet been written, indicating that the capacity of the buffer is outputted at a position apart more than one track is lost.
また、図12(a)の左上がり斜線のパケットが再生された時、次のトラックのアドレス7の位置に書き込まれるが、パケットの時間情報の関係で更にその次のカウント値8のタイミングで出力されるとすると、アドレス7 Also, when the left-side up hatching packet shown in FIG. 12 (a) is reproduced, but is written at the address 7 of the next track, and the output at the timing of the next count value 8 in relation to the time information of the packet If you are, address 7
の位置には既に次のトラックのパケットが書き込まれており、バッファの容量を超過して1トラック以上離れた位置で出力されることを示している。 The position has already been written packet of the next track, it indicates that the output at a position apart more than one track exceeded the capacity of the buffer. 実際には、検出する値を1トラック以下にし、誤ったパケットが出力されない様にする。 In practice, the value to be detected in one track or less, erroneous packets do not like to output. 以上のように、読み出しアドレス位置と出力タイミングからバッファ容量超過あるいはバッファ容量無しを検出することが出来る。 As described above, it is possible to detect the absence of buffer capacity exceeding or buffer capacity from the output timing and the read address position. 次に、アドレス制御回路1013からマイコン1004に出力される差分超過フラグと、マイコン1004から出力される出力制御信号と記録制御信号について説明する。 Then, the difference exceeded flag output from the address control circuit 1013 to the microcomputer 1004, the output control signal and a recording control signal outputted from the microcomputer 1004 will be described. ディジタル再生時に、アドレス制御回路1013からの差分超過フラグをマイコン1004が検出した場合は、マイコン100 During digital reproduction, if the microprocessor 1004 the difference exceeded flag from the address control circuit 1013 detects the microcomputer 100
4からデータバスI/F回路001に出力制御信号を出力して、データバスI/F回路001でパケットの出力をゲートして出力を止める処理を行う。 4 outputs an output control signal to the data bus I / F circuit 001 from performing a process of data bus I / in F circuit 001 to gate the output of the packet stops output. 再生の場合、データの誤りによって差分超過フラグが検出される場合が多いので、検出が一時的なものであることを想定して、 For reproduction, since often the difference exceeded flag by the error of data is detected, on the assumption that the detection is temporary,
再生を再開するようにし、これを何度か繰り返した後に完全にパケットの出力を止めるようする。 So as to resume playback, and to stop the output of the full packet after repeated Is this a number of times. この後、磁気テープ1008の走行の制御信号をサーボ回路1006 Thereafter, the servo circuit 1006 a control signal for running of the magnetic tape 1008
に出力して、磁気テープ1008の停止やイジェクトを実行するようにしてもよい。 Is output to, it may be executed to stop and eject the magnetic tape 1008.

【0020】以上のように、記録時において、記録中に番組やチャンネルが変わるなどしてデータレートが記録不可能なレートに変化した時でも差分超過フラグで検出できるので、誤った記録データを記録することがない。 [0020] As described above, at the time of recording, the data rate by, for example, program and channel changes during the recording can be detected by the difference exceeded flag even when you change to a non-recording rate, record the erroneous recording data It is not to be.
また、記録前において、バッファRAMの容量に応じた記録可能なデータレートであるかを差分超過フラグで判断できるので、誤った記録データを記録することがなく、アナログ記録に切り替えるなどの処理が可能になる。 Moreover, before recording, so whether the data rates can be recorded in accordance with the capacity of the buffer RAM it can be determined by the difference exceeded flag, without having to record the wrong recorded data, can be processed, such as switching to analog recording become. また、再生時においては、データの誤りなどに起因してバッファRAMから誤ったデータが出力される前にパケットの出力を止めることが出来る。 Further, at the time of reproduction can stop the output of the packet before erroneous data due like an error of data from the buffer RAM is outputted.

【0021】なお、実施例2の記録媒体として磁気テープを用いたが、光ディスクなど他の記録媒体に於いても同様な効果が得られる。 [0021] Although a magnetic tape as a recording medium of Example 2, the same effect can be obtained even in another recording medium such as an optical disk. また、実施例2は記録再生兼用の装置であるが、もちろん、記録と再生の信号処理が独立していても同様である。 Further, the second embodiment is a device for recording and reproducing combined, of course, the signal processing of recording and reproducing the same be independent.

【0022】次に、図13は本実施例のディジタル信号記録再生装置とディジタル放送受信機との接続の例である。 Next, FIG. 13 shows an example of a connection between the digital signal recording and reproducing apparatus and a digital broadcasting receiver of this embodiment. 002は本実施例のディジタル信号記録再生装置、 002 a digital signal recording and reproducing apparatus of this embodiment,
1101はディジタル放送受信機、1102はアンテナ、1107は受像機である。 1101 digital broadcasting receiver, 1102 denotes an antenna, 1107 is the receiver. また、1103はチューナ、1104はプログラム選択回路、1105は復号回路、1106はインターフェース回路である。 Further, 1103 tuner program selection circuit 1104, 1105 decoding circuit, 1106 denotes an interface circuit.

【0023】アンテナ1102で受信されたディジタル放送信号は、チューナ1103で復調された後に、プログラム選択回路1104で指定のプログラムのディジタル圧縮映像信号を選択する。 The digital broadcast signal received by the antenna 1102, after being demodulated by the tuner 1103 to select the compressed digital video signal of the specified program in the program selection circuit 1104. 選択された圧縮ディジタル映像信号は、復号回路1105で通常の映像信号に復号されて受像機1106に出力される。 Compressed digital video signal is selected, at which decoded normal video signal decoding circuit 1105 is output to the receiver 1106. また、受信信号にスクランブル等の処理が行われているときは、選択回路1104、或は復号回路1105においてそれを解除した後に復号処理を行う。 Also, when processing such as scrambling is performed on the received signal, performs decoding processing after releasing it in the selection circuit 1104 or decoding circuit 1105,. ディジタル放送受信機110 Digital broadcasting receiver 110
1は、通常の受信時には、受信した信号より、前記圧縮ディジタル信号を復調し、この圧縮ディジタル信号を復号回路1105により通常の映像信号、及び音声信号に復号してテレビ等の受像機1107に出力する。 1, during normal reception, from the received signal, demodulating the compressed digital signal, and outputs the compressed digital signal normal video signal by decoding circuit 1105, and decodes the audio signal to the receiver 1107, such as a television to. このディジタル圧縮信号は、通常パケット形式で伝送され、パケットの伝送レートは、放送の内容によって変化する。 The compressed digital signal is transmitted in the normal packet format, transmission rate of the packet is changed depending on the content of the broadcast.
また、パケットの伝送間隔もエンコード時の処理に応じて変化する。 Also, changes in accordance with the well during the encoding process the transmission interval of the packet. 復号回路1105では、このパケット形式のデータの中に含まれている情報、及びパケットの送られてきた間隔よりエンコード時のフレーム周波数を再生して映像信号のデコードを行う。 The decoding circuit 1105 performs decoding of the video signal reproduces the frame frequency of the encoding than the interval of the sent Including information, and the packets in the data of this packet format. ディジタル放送受信機1101からの記録時には、インタフェース回路11 At the time of recording from the digital broadcast receiver 1101, an interface circuit 11
06において、図2(a)あるいは(b)に示したパケットデータを出力する。 In 06, and outputs the packet data shown in FIGS. 2 (a) or (b). その後、入力端子111から本ディジタル信号記録再生装置002に入力され、パケットのデータレートを確認しながら前記説明したような処理を施して記録される。 Thereafter, input from the input terminal 111 to the digital signal recording and reproducing apparatus 002, is recorded by performing the processing as described above explained while checking the data rate of the packet. また、記録不可能なデータレートが入力されて差分超過を検出した場合でも、ディジタル信号記録再生装置002はアナログ入出力端子612 Further, even if the non-recordable data rate has been detected is inputted difference exceeded, a digital signal recording and reproducing apparatus 002 is an analog output terminal 612
から復号回路1105の出力とも接続されており、アナログ信号の映像信号に切り替えて記録することができる。 It is also connected to the output of the decoding circuit 1105 from can be recorded by switching the video signal of the analog signal. 次に、ディジタル信号記録再生装置100で再生された圧縮ディジタル映像信号等は、それぞれ記録時と同一のタイミングでディジタル放送受信機1101のインタフェース回路1106に入力される。 Next, the compressed digital video signal reproduced by the digital signal recording and reproducing apparatus 100 and the like are inputted in the recording time and the same timing to the interface circuit 1106 of the digital broadcast receiver 1101. インタフェース回路1106から出力されたディジタル圧縮信号は、通常の受信時に選択回路1104から出力されるディジタル圧縮信号と同一のタイミングであり、復号回路110 Compressed digital signal output from the interface circuit 1106 is a compressed digital signal identical to the timing output from the selection circuit 1104 at the time of normal reception, decoding circuit 110
5において映像信号、及び音声信号の復号が行われ、受像機1107に出力される。 Video signals at 5, and the decoded audio signal is performed, is output to the receiver 1107.

【0024】なお、前記実施例はディジタル圧縮映像信号を記録再生する場合について、説明を行ったが、その他のディジタル信号を記録再生する場合でも同様の効果を得ることができる。 [0024] Incidentally, the embodiment for the case of recording and reproducing compressed digital video signal has been described, it is possible to obtain the same effect even when recording and reproducing the other digital signal.

【0025】 [0025]

【発明の効果】本発明のディジタル信号記録方法及び再生方法によれば、記録時に入力するパケット形式のディジタル信号のデータレートが、記録中に番組やチャンネルが変わるなどして変動し、記録不可能なデータレートになったとしても、これを検出でき、誤った記録データを記録するのを防止できる。 According to the digital signal recording method and reproducing method of the present invention, the data rate of the digital signal of the packet format to be input during recording, and such as a program or channel is changed to vary during recording, the recording can not even now, such data rate, can detect this, it is possible to prevent the recording erroneous recording data. また、記録する前に記録可能なデータレートかどうかを確認できるので、誤った記録データを記録することがなく、アナログ記録に切り替えるなどの処理が可能になる。 Further, since it can be confirmed whether the recordable data rate before recording, without having to record the wrong recording data, it is possible to process such switching to analog recording. また、再生時に、データの誤りなどに起因して発生するバッファRAMの書込みアドレスの追い越しや、データが記録保持範囲を超えてしまうのを検出できるので、誤ったデータを出力するのを防止できる。 Also, during reproduction, overtaking and the write address of the buffer RAM which caused such an error of the data, the data can be detected from being beyond the record keeping range, it is possible to prevent the output of erroneous data.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明のディジタル信号記録方法を適用したディジタル信号記録装置の1実施例の構成図である。 1 is a block diagram of one embodiment of the digital signal recording apparatus according to the digital signal recording method of the present invention.

【図2】パケットデータの1例である。 Figure 2 is an example of packet data.

【図3】ディジタル信号記録装置のアドレス制御回路の1構成例である。 3 is a 1 configuration example of the address control circuit of the digital signal recording apparatus.

【図4】アドレス制御回路の動作を示すタイミング図である。 4 is a timing diagram illustrating the operation of the address control circuit.

【図5】アドレス制御回路の動作を示すフローである。 5 is a flowchart showing the operation of the address control circuit.

【図6】本発明のディジタル信号再生方法を適用したディジタル信号再生装置の1実施例の構成図である。 6 is a block diagram of one embodiment of the digital signal reproducing apparatus according to the digital signal reproduction method of the present invention.

【図7】ディジタル信号再生装置のアドレス制御回路の1構成例である。 7 is a 1 configuration example of the address control circuit of the digital signal reproducing apparatus.

【図8】アドレス制御回路の動作を示すタイミング図である。 8 is a timing diagram illustrating the operation of the address control circuit.

【図9】アドレス制御回路の動作を示すフローである。 9 is a flowchart showing the operation of the address control circuit.

【図10】本発明のディジタル信号記録方法及び再生方法を適用したディジタル信号記録再生装置の実施例の構成図である。 10 is a configuration diagram of an embodiment of a digital signal recording and reproducing apparatus according to the digital signal recording method and reproducing method of the present invention.

【図11】アドレス制御回路の動作を示すタイミング図である。 11 is a timing diagram illustrating the operation of the address control circuit.

【図12】アドレス制御回路の動作を示すタイミング図である。 12 is a timing diagram illustrating the operation of the address control circuit.

【図13】本発明のディジタル信号記録方法及び再生方法を適用したディジタル信号記録再生装置とディジタル放送受信機との接続の1例を示す図である。 13 is a diagram showing an example of connection between the digital signal recording method and a digital signal recording and reproducing apparatus and a digital broadcasting receiver according to the regeneration method of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

…101…ディジタル信号入力端子、102…データ入力I/F回路、103…バッファRAM、104…タイムスタンプ処理回路、105…アドレス制御回路、10 ... 101 ... digital signal input terminal, 102 ... data input I / F circuit, 103 ... buffer RAM, 104 ... time stamp processing circuit, 105 ... address control circuit, 10
6…記録信号処理回路、107…マイコン、108…記録制御回路、109…記録データ出力端子、200…パケット、201…時間情報、202…制御情報、601 6 ... recording signal processing circuit, 107 ... microcomputer, 108 ... recording control circuit, 109 ... recording data output terminal, 200 ... packet 201 ... time information, 202 ... control information, 601
…ディジタル信号出力端子、602…データ出力I/F ... digital signal output terminal, 602 ... data output I / F
回路、603…バッファRAM、604…タイムスタンプ処理回路、605…アドレス制御回路、606…再生信号処理回路、607…マイコン、609…再生データ入力端子、701…アドレス出力端子、702…超過検出フラグ出力端子、703…切替回路。 Circuit, 603 ... buffer RAM, 604 ... time stamp processing circuit, 605 ... address control circuit, 606 ... playback signal processing circuit, 607 ... microcomputer, 609 ... playback data input terminal, 701 ... address output terminal, 702 ... excess detection flag output terminal, 703 ... switching circuit. 704…差分範囲超過検出回路、705書込みアドレス生成回路、70 704 ... differential overrange detection circuit, 705 a write address generating circuit, 70
6…読み出しアドレス生成回路、707…出力開始制御信号入力端子、708…読み出しタイミング入力端子、 6 ... read address generation circuit, 707 ... output start control signal input terminal, 708 ... read timing input terminal,
709…書込みタイミング入力端子、1001…データ入出力端子、1002…バッファRAM、1003…記録再生信号処理回路、1004…マイコン、1005… 709 ... write timing input terminal, 1001 ... data input terminal, 1002 ... buffer RAM, 1003 ... recording signal processing circuit, 1004 ... microcomputer, 1005 ...
ディジタル記録制御回路、1006…サーボ回路、10 Digital recording control circuit, 1006 ... servo circuit, 10
07…キャプスタン、1008…磁気テープ、1009 07 ... capstan, 1008 ... magnetic tape, 1009
…シリンダ、1010アナログ記録制御回路、1011 ... cylinder, 1010 analog recording control circuit, 1011
…アナログ信号記録再生回路、1012…アナログ入出力端子、1013…アドレス制御回路、1101…ディジタル放送受信機、1102…アンテナ、1107…受像機である。 ... analog signal recording and reproducing circuit, 1012 ... analog output terminal, 1013 ... address control circuit, 1101 ... digital broadcast receiver, 1102 ... antenna, a 1107 ... receiver. また、1103…チューナ、1104…プログラム選択回路、1105…復号回路、1106…インターフェース回路。 Further, 1103 ... tuner, 1104 ... program selection circuit 1105 ... decoding circuit, 1106 ... interface circuit.

フロントページの続き (72)発明者 岡本 宏夫 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所映像情報メディア事業部内 (72)発明者 小原 康徳 茨城県ひたちなか市稲田1410番地株式会社 日立製作所映像情報メディア事業部内 Following (72) inventor Hiroo Okamoto, Kanagawa Prefecture, Totsuka-ku, Yokohama-shi Yoshida-cho, 292 address, Ltd. Hitachi, Image Information and Television business unit (72) inventor Yasunori Ohara Hitachinaka City, Ibaraki Prefecture Inada 1410 address Hitachi, Ltd., the video information of the front page Media business unit

Claims (7)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】所定バイト数のパケット形式で伝送されるディジタル信号を受信し、バッファに書込み、一定のレートで読み出して記録データを生成し、記録媒体上に記録するディジタル信号記録方法において、 前記ディジタル信号が、受信してから前記記録データを生成する迄の時間が、所定の時間より長くなったことを検出し、結果を出力することを特徴とするディジタル信号記録方法。 1. A receives digital signal transmitted at a number of bytes of the packet format, the write buffer, generates the recording data is read at a constant rate, the digital signal recording method for recording on a recording medium, wherein digital signal recording method of a digital signal, the time from the reception until generating the recording data is detected that is longer than a predetermined time, and outputs the result.
  2. 【請求項2】前記ディジタル信号が、受信してから前記記録データを生成する迄の時間が、前記所定の時間より大きくなったことを記録中に検出した場合、記録を停止する制御を行うことを特徴とする請求項1に記載のディジタル信号記録方法。 Wherein said digital signal is a time from the reception until generating the recording data is, if detected during recording that is greater than the predetermined time, it performs control to stop recording digital signal recording method according to claim 1, wherein the.
  3. 【請求項3】前記ディジタル信号が、受信してから前記記録データを生成する迄の時間が、前記所定の時間より大きくなったことを、前記バッファの書込みアドレスと書き込んだ時間から検出することを特徴とする請求項1 Wherein the digital signal is the time from the reception until generating the recording data, that is greater than the predetermined time, detecting the write address and written time of the buffer claim wherein 1
    に記載のディジタル信号記録方法。 Digital signal recording method according to.
  4. 【請求項4】前記ディジタル信号が、受信してから前記記録データを生成する迄の時間が、前記所定の時間より長くなることの検出を、記録を停止した状態で行うこと特徴とする請求項1に記載のディジタル信号記録方法。 Wherein said digital signal, claim the time from the reception until generating the recording data, the detection of longer than the predetermined time, characterized by performing in a state of stopping the recording digital signal recording method according to 1.
  5. 【請求項5】所定バイト数のパケット形式で伝送されるディジタル信号を受信し、バッファに書込み、一定のレートで読み出してトラック単位の記録データを生成し、 5. A receives the digital signal transmitted at a number of bytes of the packet format, the write buffer, generates recording data of the track unit is read at a constant rate,
    記録媒体上に記録するディジタル信号記録方法において、 前記ディジタル信号を受信した時点の前記トラック位置から、前記ディジタル信号を書き込んだ、前記バッファ上の前記トラック位置迄の距離が、所定の距離より長くなったことを検出し、結果を出力することを特徴とするディジタル信号記録方法。 In digital signal recording method for recording on a recording medium, from the track position at the time of receiving the digital signal, writing the digital signal, the distance to the track position on said buffer, longer than the predetermined distance digital signal recording method for detecting, and outputting a result that was.
  6. 【請求項6】記録媒体上に記録された時間情報とパケット形式のディジタル信号を、再生してバッファに書き込み、内部クロックで生成する内部時間情報と前記時間情報に基づいて前記ディジタル信号を前記バッファから読み出し、パケット形式の前記ディジタル信号を出力するディジタル信号再生方法において、 前記ディジタル信号を再生してから、パケット形式の前記ディジタル信号を出力する迄の時間が、所定の時間範囲外になったことを検出し、結果を出力することを特徴とするディジタル信号再生方法。 6. The digital signal of time information recorded on a recording medium and packet format, the write buffer is reproduced, the buffer the digital signal based on the internal time information and the time information generated by the internal clock read from, in the digital signal reproduction method for outputting the digital signal of the packet format, after reproducing the digital signal, the time until outputting the digital signal of the packet format, falls outside the predetermined time range detecting a digital signal reproduction method and outputting the result.
  7. 【請求項7】前記ディジタル信号が、再生してから、バッファから読みだし出力する迄の時間が、所定の時間範囲外になったことを検出した場合、前記ディジタル信号の出力を停止する制御を行うことを特徴とする請求項6 Wherein said digital signal, from the reproduction, time until the output read from the buffer, if it is detected that falls outside the predetermined time range, the control for stopping the output of the digital signal claim 6, characterized in that
    に記載のディジタル信号再生方法。 Digital signal reproducing method according to.
JP9067714A 1997-03-21 1997-03-21 Digital signal recording method and reproducing method Pending JPH10269698A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9067714A JPH10269698A (en) 1997-03-21 1997-03-21 Digital signal recording method and reproducing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9067714A JPH10269698A (en) 1997-03-21 1997-03-21 Digital signal recording method and reproducing method

Publications (1)

Publication Number Publication Date
JPH10269698A true JPH10269698A (en) 1998-10-09

Family

ID=13352914

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9067714A Pending JPH10269698A (en) 1997-03-21 1997-03-21 Digital signal recording method and reproducing method

Country Status (1)

Country Link
JP (1) JPH10269698A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001510619A (en) * 1997-11-29 2001-07-31 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ Audio recording method and apparatus, recording medium, and reproducing apparatus
US8886021B2 (en) 2002-11-20 2014-11-11 Lg Electronics Inc. Recording medium having data structure for managing reproduction of at least video data recorded thereon and recording and reproducing methods and apparatuses

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001510619A (en) * 1997-11-29 2001-07-31 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ Audio recording method and apparatus, recording medium, and reproducing apparatus
JP2009289398A (en) * 1997-11-29 2009-12-10 Koninkl Philips Electronics Nv Method and device for recording audio, record carrier, and playback device
US8886021B2 (en) 2002-11-20 2014-11-11 Lg Electronics Inc. Recording medium having data structure for managing reproduction of at least video data recorded thereon and recording and reproducing methods and apparatuses

Similar Documents

Publication Publication Date Title
AU701499B2 (en) Apparatus and method for decoding an information page having header information and page data
US6298196B1 (en) Digital recording apparatus and copyright protection method thereof
US4497055A (en) Data error concealing method and apparatus
US4782402A (en) Video disk with multiplexed video and digital information
KR970023228A (en) Method of recording digital video tape
JP3047812B2 (en) Magnetic recording and reproducing apparatus
KR960002304A (en) Recording information reproduction apparatus
US5751887A (en) Apparatus and method of decoding data groups of pictures
KR960006580A (en) A digital recording and reproducing apparatus
KR960020477A (en) The data reproduction apparatus
CN1170201A (en) Device for controlling memory in digital video disk reproducing device and method therefor
EP0825784A2 (en) Apparatus and method for transmitting data
EP0085517B1 (en) Apparatus for recording digital signals
US6236663B1 (en) Information reproduction apparatus and information reproduction method
KR960011870A (en) Data reproducing method and data reproducing apparatus
US5878010A (en) Method and apparatus for recording digital signal
JPH09205615A (en) Recorder
EP0209047A2 (en) Apparatus for recording and/or reproducing an information signal
US20020110366A1 (en) Method and apparatus for compensating reproduced audio signals of an optical disc
US5253120A (en) Recording/reproducing apparatus for more efficient recording and reproduction of audio and video signals
EP0711086A2 (en) Picture data recorder and/or reproducing apparatus
KR100254714B1 (en) Digital signal recording method, device and medium
US20010021306A1 (en) Digital signal recording method and apparatus and recording medium therefor
JP3483612B2 (en) Recording method, a recording apparatus and reproducing apparatus
US7805062B2 (en) Transmitting and recording method, reproducing method, and reproducing apparatus of information and its recording medium

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040309