JPH10269169A - コンピュータシステムおよびバストランザクション制御方法 - Google Patents

Abstract

(57)【要約】 【課題】ディレイドトランザクションにおいて、リトラ
イによる無駄なバスアクセスの発生を低減する。 【解決手段】ＰＣＩバス２とＩＳＡバス３を繋ぐＰＣＩ
−ＩＳＡブリッジ１５には、ＰＣＩバス２上のトランザ
クションで指定された低速ＩＳＡデバイスのアクセスに
要する時間を予測し、その予測時間をリトライまでのデ
ィレイドタイム値として生成するディレイドタイム生成
回路１６０が設けられている。ディレイドタイム生成回
路１６０で生成されたディレイドタイム値は、リトライ
応答時にＰＣＩバスマスタに通知される。ディレイドタ
イム値だけ経過した後、再びそのＰＣＩバスマスタによ
ってトランザクションがリトライされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はコンピュータシス
テムおよびバストランザクション制御方法に関し、特に
２つのバス間を繋ぐブリッジ装置を有するコンピュータ
システムおよびそのコンピュータシステムで使用される
バストランザクション制御方法に関する。

【０００２】

【従来の技術】従来、パーソナルコンピュータに使用さ
れるシステムバスとしては、ＩＳＡ（Ｉｎｄｕｓｔｒｙ
Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）バス
やＥＩＳＡ（Ｅｘｔｅｎｄｅｄ ＩＳＡ）バスが主流で
あった。最近では、データ転送速度の高速化や、プロセ
ッサに依存しないシステムアーキテクチャの構築のため
に、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎ
ｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスが採用され始めて
いる。

【０００３】ＰＣＩバスにおいては、全てのデータ転送
はブロック転送を基本としており、これら各ブロック転
送はバースト転送を用いて実現されている。これによ
り、ＰＣＩバスでは、最大１３３Ｍバイト／秒（データ
バスが３２ビット幅の時）のデータ転送レートを実現で
きる。したがって、ＰＣＩバスを採用すると、Ｉ／Ｏデ
バイス間、およびシステムメモリとＩ／Ｏデバイスとの
間のデータ転送などを高速に行うことが可能となり、シ
ステム性能を高めることができる。

【０００４】また、ＰＣＩバスを採用したシステムで
は、バス間を接続するブリッジ装置が設けられている。
ブリッジ装置としては、ＣＰＵのプロセッサバスとＰＣ
Ｉバス間を接続するホスト−ＰＣＩブリッジ、２つのＰ
ＣＩバス間を接続するＰＣＩ−ＰＣＩブリッジ、ＰＣＩ
バスとＩＳＡバス間を接続するＰＣＩ−ＩＳＡブリッジ
などがある。

【０００５】これらブリッジ装置によって隔てられた２
つのバスが同時に別々のデータ転送を行うというコンカ
レント処理を行うための仕組みを実現することにより、
より高いシステムスループットを得ることが可能とな
る。特に、ＰＣＩバスとそれよりも低速のＩＳＡバス間
をブリッジ装置で接続した場合には、それら２つのバス
間のコンカレント処理を行うことは重要である。そこ
で、ＰＣＩバス仕様においては、ディレイドトランザク
ションと称するメカニズムが提供されている。以下、図
８を参照してそのディレイドトランザクションの仕組み
について説明する。

【０００６】図８（ａ）は、ディレイドトランザクショ
ンを使用しない通常のトランザクションの一例であり、
ＰＣＩバス上のバスマスタＡがＰＣＩ−ＩＳＡブリッジ
を介してＩＳＡバス上の低速デバイスにアクセスする場
合の様子を示している。ここで、図中、ＡはＰＣＩバス
上のトランザクションの開始を示し、ＴはＰＣＩバス上
のトランザクションの正常終了を示している。

【０００７】ＰＣＩバス上のバスマスタＡは、ＩＳＡバ
ス上の低速デバイスに対するアクセスが終了するまでＰ
ＣＩバスを専有し続ける。ＩＳＡバス上の低速デバイス
に対するアクセスが終了するまでの比較的長い期間、Ｐ
ＣＩバス上の他のマスタＢはＰＣＩバスを使用すること
ができない。これは、システムの性能低下を引き起こす
原因となる。

【０００８】図８（ｂ）は、ディレイドトランザクショ
ンを利用してＰＣＩバスとＩＳＡバス上で同時に異なる
データ転送が行われる様子を示している。図中、ＲはＰ
ＣＩバス上のトランザクションのリトライ終了を示して
いる。

【０００９】すなわち、ＰＣＩバス上のバスマスタＡが
ＩＳＡバス上の低速デバイスをアクセスするためのトラ
ンザクションを発行すると、ＰＣＩ−ＩＳＡブリッジ
は、フロントエンド（ＰＣＩバス）側の処理としてＰＣ
Ｉバス上のトランザクションに対してリトライ応答し、
同時に、バックエンド（ＩＳＡバス）側ではＰＣＩバス
からのトランザクションをＩＳＡバス上に展開する。Ｐ
ＣＩバス上のバスマスタＡは、ＰＣＩ−ＩＳＡブリッジ
からリトライ応答を受け取ると、現在のバストランザク
ションを終結してＰＣＩバスを一旦開放し、そして、あ
る時間（ディレイドタイム）経過後、リトライ終了され
たトランザクションを再度発行する。この間、ＰＣＩバ
スマスタＢはＰＣＩバスを使用することができる。

【００１０】したがって、ＰＣＩバスマスタＢによるＰ
ＣＩバスアクセスとＰＣＩバスマスタＡによるＩＳＡバ
ス上のアクセスがコンカレント動作されることになる。
このようなディレイドトランザクションを行うことによ
り、通常のトランザクションよりもＰＣＩバスの使用効
率を向上させることができる。

【００１１】しかし、従来では、トランザクションをリ
トライするまでの待ち時間であるディレイドタイムの値
はシステムで固定的に決められているため、ＩＳＡバス
上のアクセスが終了する前にバスマスタＡによってトラ
ンザクションがリトライされる場合がある。この場合、
そのトランザクションに対しても再びリトライ応答が返
され、そのトランザクションは無駄なＰＣＩバスアクセ
スとなる。特に、ＰＣＩバス上の３２ビットアクセスを
ＩＳＡバス上の連続した４回の８ビットアクセスに展開
する場合には、ＩＳＡバス上のアクセスが完了するまで
に多くの時間を要するため、リトライによる無駄なＰＣ
Ｉバスアクセスが多発されることになる。

【００１２】

【発明が解決しようとする課題】上述したように、従来
では、トランザクションをリトライするまでの待ち時間
であるディレイドタイムの値がシステムで固定的に決め
られており、これが原因で、リトライによる無駄なＰＣ
Ｉバスアクセスが発生されるという問題がある。

【００１３】この発明はこのような点に鑑みてなされた
ものであり、トランザクションをリトライするまでの待
ち時間であるディレイドタイムの値をデバイスアクセス
に要する時間に応じて動的に設定できるようにし、リト
ライによる無駄なバスアクセスの発生を低減することが
可能なコンピュータシステムおよびバストランザクショ
ン制御方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】この発明は、第１および
第２のバスと、これら第１および第２のバス間に接続さ
れ、前記第１および第２のバス間でトランザクションを
相互に伝達するブリッジ装置とを含むコンピュータシス
テムにおいて、前記ブリッジ装置は、前記第１バス上の
バスマスタデバイスから発行される前記第２バス上のデ
バイスをターゲットとする第１トランザクションに応答
して、その第１トランザクションを所定の待ち時間経過
後にリトライさせるためのリトライ要求を前記バスマス
タデバイスに返送して前記第１バストランザクションを
終結させるリトライ応答手段と、前記第１トランザクシ
ョンに応答して、前記第２のバス上のデバイスをアクセ
スするための第２トランザクションを前記第２のバス上
に発行して前記第２のバス上のデバイスに対するアクセ
スを開始するデバイスアクセス手段と、このデバイスア
クセス手段による前記第２のバス上のデバイスに対する
アクセスが完了するまでに要する時間を予測する予測手
段とを具備し、前記リトライ応答手段は、前記予測手段
によって予測された時間経過後に前記第１トランザクシ
ョンがリトライされるように、前記リトライ要求を返送
する時、前記リトライまでの待ち時間として前記予測時
間を前記バスマスタデバイスに指示する待ち時間指示手
段を含むことを特徴とする。

【００１５】このコンピュータシステムにおいては、第
１バス上のバスマスタデバイスから第２バス上のデバイ
スをターゲットとする第１トランザクションが発行され
ると、ブリッジ装置は、その第１トランザクションに対
してリトライ応答を返すと共に、第２バス上のデバイス
をアクセスするための第２トランザクションを開始す
る。リトライ応答時には、ブリッジ装置は、第２トラン
ザクションの完了までに要する時間を予測手段によって
予測し、その予測時間を、リトライまでの待ち時間とし
てバスマスタデバイスに指示する。これにより、予測時
間経過後に第１トランザクションがリトライされるよう
になり、リトライによる無駄なバスアクセスの発生を低
減することが可能となる。

【００１６】また、好ましくは、待ち時間指示手段は、
第１バスに定義されたコマンド／バイトイネーブル信号
線を介して、前記予測時間をバスマスタデバイスに通知
することを特徴とする。コマンド／バイトイネーブル信
号線は、本来、トランザクションを開始したバスマスタ
によってのみ駆動されるものであるが、その駆動は、通
常、ターゲットデバイスによるリトライ応答がなされる
前に終了される。したがって、ブリッジ装置がリトライ
応答する時にはそのコマンド／バイトイネーブル信号線
は既に未使用状態であるので、このコマンド／バイトイ
ネーブル信号線を用いることにより、専用の信号線を使
用することなく予測時間をバスマスタデバイスに通知す
ることができる。

【００１７】また、好ましくは、待ち時間指示手段は、
第１バス上のバスマスタデバイスとブリッジ装置間に設
けられたサイドバンド信号線を介して、予測時間をバス
マスタデバイスに通知することを特徴とする。このよう
なサイドバンド信号線を利用することにより、第１バス
上のトランザクションプロトコルを何等変更することな
く、予測時間をバスマスタデバイスに通知することがで
きる。

【００１８】また、予測手段には、第２のバス上のデバ
イスそれぞれについてそのデバイスの単位データ転送幅
とその単位データ転送に要するアクセス時間とを示すテ
ーブルを設け、前記テーブルを参照して第１トランザク
ションによって指定されたデバイスに対応する単位デー
タ転送幅とその単位データ転送に要するアクセス時間を
検出し、その検出結果と前記トランザクションで指定さ
れたデータ転送幅とに基づいて、前記トランザクション
で指定されたデバイスに対するアクセス開始からその完
了までに要する総時間を前記予測時間として決定するこ
とが好ましい。これにより、例えば、第１トランザクシ
ョンで指定されたデータ転送幅が３２ビットで、アクセ
ス対象のデバイスが８ビットデバイスである場合には、
その８ビット転送に有する時間の４倍が予測時間として
決定される。したがって、バスマスタからのトランザク
ションの種類とターゲットデバイスの種類との関係に従
って正確なアクセス時間を予測することができる。

【００１９】また、より好ましくは、前記予測手段は、
前記デバイスアクセス手段によって実行されるアクセス
動作の進行状況に基づいて前記総時間の値を減少するカ
ウンタ手段をさらに備えることを特徴とする。これによ
り、第１トランザクションによって指定されたデバイス
に対応するアクセス動作中に前記第１トランザクション
がリトライされたとき、前記待ち時間指示手段は、その
時の前記カウンタ手段のカウント値を前記アクセスに要
する時間として前記バスマスタに指示することができ
る。よって、アクセス動作の進行状況に基づいてリトラ
イまでの待ち時間を動的に変更することが可能となる。

【００２０】

【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の一実施形態
に係わるコンピュータシステムの構成が示されている。
このコンピュータシステムは、ノートブックタイプまた
はラップトップタイプのポータブルパーソナルコンピュ
ータであり、そのシステムボード上には３種類のバス、
つまりプロセッサバス１、内部ＰＣＩバス２、および内
部ＩＳＡバス３が配設されており、またこのポータブル
パーソナルコンピュータ本体のＤＳコネクタに接続可能
なドッキングステーション（拡張ユニット）内には、外
部ＰＣＩバス４と外部ＩＳＡバス５が配設されている。

【００２１】システムボード上には、ＣＰＵ１１、ホス
ト／ＰＣＩブリッジ装置１２、システムメモリ１３、各
種ＰＣＩマスターデバイス１４、内部ＰＣＩ−ＩＳＡブ
リッジ装置１５、ＰＣＩ−ＤＳ（ＤＳ：ドッキングステ
ーション）ブリッジ装置１６、ＰＣカードコントローラ
１７、拡張Ｉ／Ｏデコーダ１８などが設けられている。
また、ドッキングステーション内には、ＤＳ−ＰＣＩ／
ＩＳＡブリッジ装置２０、ＰＣＩ拡張カードを装着でき
るＰＣＩ拡張スロット４１，４２、ＩＳＡ拡張カードを
装着できるＩＳＡ拡張スロット５１，５２が設けられて
いる。

【００２２】ＣＰＵ１１は、例えば、米インテル社によ
って製造販売されているマイクロプロセッサ“Ｐｅｎｔ
ｉｕｍ”などによって実現されている。このＣＰＵ１１
の入出力ピンに直結されているプロセッサバス１は、６
４ビット幅のデータバスを有している。

【００２３】メインメモリ１３は、オペレーティングシ
ステム、デバイスドライバ、実行対象のアプリケーショ
ンプログラム、および処理データなどを格納するメモリ
デバイスであり、複数のＤＲＡＭによって構成されてい
る。このメインメモリ１３は、３２ビット幅または６４
ビット幅のデータバスを有する専用のメモリバスを介し
てホスト−ＰＣＩブリッジ装置１２に接続されている。
メモリバスのデータバスとしてはプロセッサバス１のデ
ータバスを利用することもできる。この場合、メモリバ
スは、アドレスバスと各種メモリ制御信号線とから構成
される。

【００２４】ホスト／ＰＣＩブリッジ装置１２は、プロ
セッサバス１と内部ＰＣＩバス２との間を繋ぐブリッジ
ＬＳＩであり、内部ＰＣＩバス２のバスマスタの１つと
して機能する。このホスト／ＰＣＩブリッジ装置１２
は、プロセッサバス１と内部ＰＣＩバス２との間で、デ
ータおよびアドレスを含むバスサイクルを双方向で変換
する機能、およびメモリバスを介してシステムメモリ１
３をアクセス制御する機能などを有している。このホス
ト／ＰＣＩブリッジ装置１２内には、プロセッサバス１
と内部ＰＣＩバス２のバスサイクルの同期化のためのバ
ッファが設けられている。

【００２５】内部ＰＣＩバス２はクロック同期型の入出
力バスであり、内部ＰＣＩバス２上の全てのサイクルは
ＰＣＩバスクロックに同期して行なわれる。ＰＣＩバス
クロックの周波数は最大３３ＭＨｚである。内部ＰＣＩ
バス２は、時分割的に使用されるアドレス／データバス
を有している。このアドレス／データバスは、３２ビッ
ト幅である。

【００２６】ＰＣＩバス２上のデータ転送サイクルは、
アドレスフェーズとそれに後続する１以上のデータフェ
ーズとから構成される。アドレスフェーズにおいてはア
ドレス、および転送タイプが指定され、データフェーズ
では８ビット、１６ビット、２４ビットまたは３２ビッ
トのデータが出力される。

【００２７】ＰＣＩマスターデバイス１４は、ホスト／
ＰＣＩブリッジ装置１２と同様にＰＣＩバス２のバスマ
スタの１つであり、イニシエータまたはターゲットとし
て動作する。このＰＣＩマスターデバイス１４として実
現されるデバイスは、例えばグラフィクスコントローラ
などである。

【００２８】内部ＰＣＩ−ＩＳＡブリッジ装置１５は、
内部ＰＣＩバス２と内部ＩＳＡバス３との間を繋ぐブリ
ッジＬＳＩである。内部ＩＳＡバス３には、ＢＩＯＳ
ＲＯＭ３１、リアルタイムクロック（ＲＴＣ）３２、キ
ーボードコントローラ（ＫＢＣ）３３、ＨＤＤ３４、Ｉ
／Ｏポートコントローラ３５などが接続されている。

【００２９】内部ＰＣＩ−ＩＳＡブリッジ装置１５に
は、ＰＣＩバスアービタ（ＰＢＡ）１５１、ＰＣＩイン
タフェース（ＰＣＩ Ｉ／Ｆ）１５２、内部デコーダ１
５３、ＩＳＡインターフェース（ＩＳＡ Ｉ／Ｆ）１５
４、割り込みコントローラ（ＰＩＣ）１５５、ＤＭＡコ
ントローラ（ＤＭＡＣ）１５６、システムタイマ（ＰＩ
Ｔ）１５７、ＳＭＩ発生ロジック１５８、コンフィグレ
ーションレジスタ群（ＣＯＮＦＩＧ．ＲＥＧ）１５９、
およびディレイドタイム生成回路１６０などが内蔵され
ている。

【００３０】ＰＣＩバスアービタ（ＰＢＡ）１５１は、
内部ＰＣＩバス２に結合される全てのバスマスタ間でＰ
ＣＩバス２の使用権の調停を行う。この調停には、バス
マスタデバイス毎に１ペアずつ割り当てられる内部ＰＣ
Ｉバス２上の信号線（バスリクエスト信号ＲＥＱ＃線、
グラント信号ＧＮＴ＃線）が用いられる。

【００３１】バスリクエスト信号ＲＥＱ＃は、それに対
応するデバイスが内部ＰＣＩバス２の使用を要求してい
ることをＰＣＩバスアービタ（ＰＢＡ）１５１に通知す
るための信号である。グラント信号ＧＮＴ＃は、バスリ
クエスト信号ＲＥＱ＃を発行したデバイスに、バス使用
を許可することを通知する信号である。

【００３２】ＰＣＩバスアービタ（ＰＢＡ）１５１に
は、内部ＰＣＩバス２上の全てのバスリクエスト信号Ｒ
ＥＱ＃線およびグラント信号ＧＮＴ＃線が接続されてお
り、バス使用権の調停はそのＰＣＩバスアービタ（ＰＢ
Ａ）１５１によって集中的に制御される。

【００３３】ＰＣＩインタフェース１５２は、内部ＰＣ
Ｉバス１５２との間でアドレス、データ、コマンド、お
よび各種ステータス信号の授受を行なう。ステータス信
号にはデバイスセレクト信号（ＤＥＶＳＥＬ＃）も含ま
れており、ＰＣＩインタフェース１５２は、内部デコー
ダ１５３によってＩＳＡデバイスに対するアクセスが検
出された時、ＤＥＶＳＥＬ＃をアクティブにして、ＰＣ
Ｉバストランザクションに応答する。ＤＥＶＳＥＬ＃
は、ＰＣＩ−ＩＳＡブリッジ１５がＰＣＩバス２上で実
行されたトランザクションのターゲットとして選択され
たことを、そのトランザクションを開始したイニシエー
タに通知するための信号である。

【００３４】また、ＰＣＩインタフェース１５２は、前
述のディレイドトランザクションのためのリトライ応答
をＰＣＩバスマスタに返送する機能を有している。この
リトライ応答は、ＰＣＩバス２上に定義されたターゲッ
トレディー信号（ＴＲＤＹ＃）およびストップ信号（Ｓ
ＴＯＰ＃）を用いて行われる。すなわち、リトライ応答
時は、ＴＲＤＹ＃がデアサートされ、ＳＴＯＰ＃がアサ
ートされる。これにより、ＰＣＩバスマスタによる現在
のトランザクションが一旦終結され、所定の時間経過後
に再び同一トランザクションがリトライされる。また、
ＰＣＩインタフェース１５２は、リトライ応答時に、リ
トライまでの待ち時間を示すディレイドタイム値をＰＣ
Ｉバスマスタに通知する機能を有する。この通知には、
ＰＣＩバス２上に定義されたコマンド／バイトイネーブ
ル信号（Ｃ／ＢＥ＃［３：０］）が利用される。

【００３５】すなわち、コマンド／バイトイネーブル信
号は、アドレスフェーズにおいてはトランザクションタ
イプ（リード、ライト、Ｉ／Ｏアクセスサイクル、メモ
リアクセスサイクルなど）を示し、データフェーズにお
いてはデータ転送に使用する有効バイト位置を示すため
に使用されるものであり、本来、マスタデバイスによっ
てのみ駆動されるものである。このコマンド／バイトイ
ネーブル信号はターゲットがトランザクションタイプと
有効バイト位置を認識した後は未使用となる。このた
め、本実施形態では、リトライ応答時にはコマンド／バ
イトイネーブル信号が未使用であることに着眼し、その
未使用となったコマンド／バイトイネーブル信号を、Ｐ
ＣＩ−ＩＳＡブリッジ装置１５からＰＣＩバスマスタへ
のディレイタイム値の通知に利用している。

【００３６】内部デコーダ１５３は、ＰＣＩ−ＩＳＡブ
リッジ１５内蔵のデバイス（割り込みコントローラ１５
５、ＤＭＡコントローラ１５６、システムタイマ１５
７、ＳＭＩ発生ロジック１５８、コンフィグレーション
レジスタ群１５９）、および内部ＩＳＡバス３上のテバ
イス（ＢＩＯＳ ＲＯＭ３１、リアルタイムクロック３
２、キーボードコントローラ３３、ＨＤＤ３４、Ｉ／Ｏ
ポートコントローラ３５など）それぞれを選択するため
のアドレスデコードを行なう。内部デコーダ１５３によ
ってデコードされるのは、ＰＣＩバス２上に出力される
Ｉ／Ｏアドレス、メモリアドレス、コンフィグレーショ
ンアドレスである。

【００３７】ＩＳＡインターフェース１５４は、内部Ｉ
ＳＡバス３上のメモリおよびＩ／Ｏをアクセスするため
のＩＳＡバスサイクルを実行する。コンフィグレーショ
ンレジスタ群１５９は、コンフィグレーションサイクル
でリード／ライト可能なレジスタ群であり、ここには内
部デコーダ１５３などを制御するための制御情報が例え
ばシステムパワーオン時にセットされる。

【００３８】ディレイドタイム生成回路１６０は、リト
ライ終了されたＰＣＩバス２上のトランザクションが再
度実行されるまでの待ち時間（ディレイドタイム）を動
的に設定するために使用されるものであり、ＰＣＩバス
２上のトランザクションで指定されたＩＳＡデバイスに
対するアクセスが完了するまでに要する時間を予測し、
その予測時間をディレイドタイム値として生成する。こ
のディレイドタイム生成回路１６０によって生成された
ディレイドタイム値は、リトライ応答時にＰＣＩバス２
上のバスマスタに通知される。

【００３９】ＰＣＩ−ＤＳブリッジ装置１６は、内部Ｐ
ＣＩバス２と、ＤＳコネクタを介してコンピュータ本体
からドッキングステーションに導出されるドッキングバ
ス６とを繋ぐブリッジＬＳＩであり、バスサイクルを双
方向で伝達する。ドッキングバス６はＰＣＩバス相当の
信号線群を含む一種のＰＣＩバスである。

【００４０】ドッキングバス６はＰＣＩ−ＤＳブリッジ
装置１６のセカンダリーＰＣＩバスであり、内部ＰＣＩ
バス２はＰＣＩ−ＤＳブリッジ装置１６のプライマリー
ＰＣＩバスである。このＰＣＩ−ＤＳブリッジ装置１６
内には、内部ＰＣＩバス２とドッキングバスとのバスサ
イクルの同期化のためのバッファなどが内蔵されてい
る。また、ＰＣＩ−ＤＳブリッジ装置１６は、ドッキン
グステーションとコンピュータ本体とのホットドッキン
グ／ホットアンドッキング時に内部ＰＣＩバス２とドッ
キングバス６との間を分離するための機構としても利用
されており、このＰＣＩ−ＤＳブリッジ装置１６によっ
て活線挿抜による不具合の発生を防止する事ができる。

【００４１】ＰＣカードコントローラ１７は、ＰＣＩバ
スマスタの１つであり、ＰＣＭＣＩＡ／Ｃａｒｄバス仕
様のカードスロット６１，６２に装着されるＰＣカード
を制御する。

【００４２】ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０
は、ＤＳコネクタを介してコンピュータ本体からドッキ
ングステーションに導出されるドッキングバス６と外部
ＰＣＩバス４および外部ＩＳＡバス５とを繋ぐブリッジ
ＬＳＩである。このＤＳ−ＰＣＩ／ＩＳＡブリッジ装置
２０は、ＰＣカードコントローラ１７などと同じくＰＣ
Ｉバスマスタの１つである。

【００４３】ＤＳ−ＰＣＩ／ＩＳＡブリッジ装置２０に
は、外部ＰＣＩバスブリッジ（ＥＰＢＢ；Ｅｘｔｅｒｎ
ａｌ ＰＣＩ Ｂｕｓ Ｂｒｉｄｇｅ）２０１、外部Ｉ
ＳＡバスブリッジ（ＥＩＢＢ；Ｅｘｔｅｒｎａｌ ＩＳ
Ａ Ｂｕｓ Ｂｒｉｄｇｅ）２０２、およびローカルバ
スアービタ（ＬＢＡ；Ｌｏｃａｌ Ｂｕｓ Ａｒｂｉｔ
ｅｒ）２０３が設けられている。ＬＢＡ２０３は、外部
ＰＣＩバス４上のＰＣＩ拡張カードからのバス使用要求
と、外部ＩＳＡバス５上のＩＳＡ拡張カードからのバス
使用要求とを調停する。

【００４４】次に、図２乃至図４を参照して、ディレイ
ドタイム生成回路１６０を使用して行われる本実施形態
のディレイドトランザクションについて説明する。図２
は、図１のシステムの中からディレイドトランザクショ
ンに使用される要素だけを抽出して示したものであり、
ＰＣＩバスマスタとして動作するホスト−ＰＣＩブリッ
ジ１２およびＰＣＩマスタ１４にはそれぞれリトライウ
エイトカウンタ１２１，１４１が設けられている。これ
ら各リトライウエイトカウンタ１２１，１４１はリトラ
イまでの経過時間を計数するためのダウンカウンタであ
り、ここには、ＰＣＩ−ＩＳＡブリッジ１５から通知さ
れるディレイドタイムの値が初期設定される。そして、
その初期設定されたカウンタ値はＰＣＩクロック毎にデ
クリメントされ、カウンタ値がゼロになった時に、トラ
ンザクションリトライのためのシーケンスが開始され
る。

【００４５】図３は、ホスト−ＰＣＩブリッジ１２（マ
スタＡ）がＩＳＡバス３上のデバイスをターゲットとす
るトランザクションを開始した場合におけるディレイド
トランザクション全体のタイミングチャートであり、ま
た図４はそのときのＰＣＩバスサイクルを示している。

【００４６】なお、図３において、ＡはＰＣＩバス上の
トランザクションの開始を示し、ＴはＰＣＩバス上のト
ランザクションの正常終了を示している。また、ＲはＰ
ＣＩバス上のトランザクションのリトライ終了を示して
いる。

【００４７】以下、これら図３および図４を参照して、
本実施形態のディレイドトランザクションの動作につい
て具体的に説明する。ホスト−ＰＣＩブリッジ１２つま
りバスマスタＡは、図４に示されているように、ＰＣＩ
バス２上のフレーム信号（ＦＲＡＭＥ＃）、アドレス
（ＡＤ［３１：０］）、コマンド／バイトイネーブル信
号（Ｃ／ＢＥ［３：０］＃）をドライブすることによ
り、ＩＳＡバス３上の低速デバイスをアクセスするため
のトランザクション（アクセス１）を開始する。ＰＣＩ
−ＩＳＡブリッジ１５は、そのトランザクションで指定
されたターゲットが自身の下のＩＳＡバス３上のデバイ
スであることを認識すると、ＤＥＶＳＥＬ＃をアサート
する。ホスト−ＰＣＩブリッジ１２は、ＤＥＶＳＥＬ＃
をサンプリングすると同時に、Ｃ／ＢＥ［３：０］＃の
ドライブを止める。

【００４８】ＰＣＩ−ＩＳＡブリッジ１５は、ＰＣＩバ
ス２上のトランザクションで指定されたデバイスに対す
るアクセスが完了するまでに要する時間をターゲットデ
バイスの種類とトランザクションの種類とに基づいてデ
ィレイドタイム生成回路１６０によって予測する。そし
て、フロントエンド（ＰＣＩバス）側の処理としてＰＣ
Ｉバス２上のトランザクションに対してリトライ応答す
る時に、コマンド／バイトイネーブル信号Ｃ／ＢＥ
［３：０］＃をドライブして、予測によって得られた時
間をリトライまでのディレイドタイム（ディレイドタイ
ム１）としてホスト−ＰＣＩブリッジ１２に通知する。
このリトライ応答と同時に、ＰＣＩ−ＩＳＡブリッジ１
５は、バックエンド（ＩＳＡバス）側の処理としてＰＣ
Ｉバス２からのトランザクションをＩＳＡバス２上に展
開して、ＩＳＡデバイスのアクセスを開始する。

【００４９】ホスト−ＰＣＩブリッジ１２は、ＰＣＩ−
ＩＳＡブリッジ１５からリトライ応答を受け取ると、デ
ィレイタイムをリトライウエイトカウンタ１２４にセッ
トした後、現在のバストランザクションを終結してＰＣ
Ｉバス２を一旦開放する。そして、リトライウエイトカ
ウンタ１２４のカウンタ値がゼロになると、ＰＣＩバス
２の使用権を獲得した後に、リトライ終了されたトラン
ザクションを再度発行する。この間、ＰＣＩバスマスタ
Ｂ（ＰＣＩマスタ１４）は図３に示されているようにＰ
ＣＩバス２を使用することができる。また、ホスト−Ｐ
ＣＩブリッジ１２からトランザクションが再発行された
ときには、既にＩＳＡバス３上のデバイスに対するアク
セスは完了しているので、図３に示されているようにそ
のトランザクションはリトライされずに正常終了され
る。

【００５０】次に、図５を参照して、ＰＣＩ−ＩＳＡブ
リッジ１５に設けられているディレイドタイム生成回路
１６０周辺のハードウェア構成について説明する。図５
に示されているように、ＰＣＩ−ＩＳＡブリッジ１５に
は、前述のＰＣＩインターフェース１５２、デコーダ１
５３、ＩＳＡインターフェース１５４、ディレイドタイ
ム生成回路１６０に加え、ＩＳＡバスシーケンサ３０
１、およびディレイドタイムテーブル３０２が設けられ
ている。

【００５１】ＩＳＡバスシーケンサ３０１は、デコーダ
１５３からのデコード結果で与えられるアクセス対象デ
バイスのアドレス、データ転送タイプ（リード／ライ
ト）、データ転送幅に基づいて、ＩＳＡインターフェー
スによって実行されるバスサイクルを制御するものであ
り、そのバスサイクルの進行状況を管理している。

【００５２】ディレイドタイムテーブル３０２には、Ｉ
ＳＡバス３上のデバイスそれぞれについてのそのデバイ
スの種類（８ビットデバイス、１６ビットデバイス）お
よびそのデバイスに対する１回のバスサイクルに要する
アクセス時間が登録されている。このディレイドタイム
テーブル３０２は、デコーダ１５３からのデコード結果
で与えられるアクセス対象デバイスのアドレスをインデ
ックスとして検索され、アクセス対象のデバイスの種類
とそのアクセス時間がディレイドタイム生成回路１６０
に入力される。また、ディレイドタイム生成回路１６０
には、デコーダ１５３からデータ転送幅も入力され。デ
ィレイドタイム生成回路１６０は、これら入力値に基づ
いて、ＰＣＩバスマスタによって指定されたトランザク
ションに対応するＩＳＡサイクルの実行に要する総時間
を予測する。例えば、ＰＣＩバスマスタからのトランザ
クションで指定されたデータ転送幅が３２ビットで、ア
クセス対象のデバイスが８ビットデバイスである場合に
は、その８ビット転送に有する時間の４倍が予測時間と
して決定される。したがって、バスマスタからのトラン
ザクションの種類とターゲットデバイスの種類との関係
に従って正確なアクセス時間を予測することができる。

【００５３】また、ディレイドタイム生成回路１６０に
は、予測によって得られたアクセス時間を、ＩＳＡバス
シーケンサ３０１から与えられる現在のＩＳＡサイクル
の進行状況に基づいてデクリメントするカウンタが設け
られており、そのカウンタ値がディレイドタイムとして
ＰＣＩバスマスタに通知される。この構成により、例え
ば、ＩＳＡバスサイクルが完了する前にトランザクショ
ンがリトライされたときは、その時のカウント値、つま
りＩＳＡバスサイクルが完了するまでの残り時間をディ
レイドタイムとしてＰＣＩバスマスタに指示することが
できる。よって、アクセス動作の進行状況に基づいてリ
トライまでの待ち時間を動的に変更することが可能とな
る。

【００５４】図６には、同一トランザクションに対する
リトライ応答でディレイドタイムが動的に変更されてい
く様子が示されている。すなわち、ＰＣＩバスマスタＡ
が低速ＩＳＡデバイスをアクセスするためのトランザク
ションを発行すると、リトライ応答時にディレイドタイ
ム値“００２０ｈ”が通知される。ＰＣＩバスマスタＡ
のリトライウエイトカウンタの値が“００００ｈ”にな
ると、ＰＣＩバスマスタＡはＰＣＩバス２の使用権を得
た後に再度トランザクションを発行する。このとき、Ｉ
ＳＡデバイスに対するアクセスは進行しているため、そ
のトランザクションに対するリトライ応答では、ディレ
イドタイム値“０００８ｈ”が通知される。この後、Ｐ
ＣＩバスマスタＡのリトライウエイトカウンタの値が
“００００ｈ”になると、ＰＣＩバスマスタＡはＰＣＩ
バス２の使用権を得た後に再度トランザクションを発行
し、今度は、そのトランザクションが正常終了される。
ここでは、運悪く無駄なリトライサイクルが１回発生し
たトランザクション状況を示しているが、この場合で
も、２度目のリトライまでの待ち時間の値を小さくする
ことができる。

【００５５】図７には、コマンド／バイトイネーブル信
号線ではなく、サイドバンド信号線を用いてディレイド
タイムを通知する場合の構成例が示されている。図７に
示されているように、ホスト−ＰＣＩブリッジ１２およ
びＰＣＩマスタ１４とＰＣＩ−ＩＳＡブリッジ１５間に
はサイドバンド信号線１００が設けられている。このサ
イドバンド信号線１００は、ＰＣＩ仕様において定めら
れたバス以外の他の専用の信号線であり、ＰＣＩ仕様に
おいてはこのサイドバインド信号を独自のバス制御の実
現のために用いることが許されている。リトライ応答時
に、このサイドバンド信号線１００を介してディレイド
タイム値をリトライ応答対象のバスマスタに通知するこ
とにより、ＰＣＩ仕様で定義されたコマンド／バイトイ
ネーブル信号のプロトコルを何等変えることなく、本実
施形態のダイナミックディレイドトランザクションを実
現できる。

【００５６】なお、以上の説明では、ＰＣＩバスマスタ
がＰＣＩ−ＩＳＡブリッジ１５を経由してＩＳＡデバイ
スをアクセスする場合を例にとって説明したが、リトラ
イ応答時にアクセス時間を予測してそれをディレイドタ
イムとして通知するという本実施形態のダイナミックデ
ィレイドトランザクションのための仕組みは、ＰＣＩ−
ＰＣＩブリッジや、各種Ｉ／Ｏデバイスを制御するため
にＰＣＩバスに接続されたＩ／Ｏコントローラなどに適
用することもできる。

【００５７】

【発明の効果】以上説明したように、この発明によれ
ば、トランザクションをリトライするまでの待ち時間で
あるディレイドタイムの値をデバイスアクセスに要する
時間に応じて動的に設定できるようになり、リトライに
よる無駄なバスアクセスの発生を低減することが可能と
なる。

【図面の簡単な説明】

【図１】この発明の一実施形態に係るコンピュータシス
テム全体の構成を示すブロック図。

【図２】同実施形態のコンピュータシステムに適用され
るダイナミックディレイドトランザクションの仕組みを
説明するための図。

【図３】同実施形態のコンピュータシステムに適用され
るダイナミックディレイドトランザクションの動作を示
すタイミングチャート。

【図４】同実施形態のコンピュータシステムに適用され
るダイナミックディレイドトランザクションで使用され
るＰＣＩバスサイクルを示すタイミングチャート。

【図５】同実施形態のコンピュータシステムに設けられ
たＰＣＩ−ＩＳＡブリッジの構成を示すブロック図。

【図６】図５のＰＣＩ−ＩＳＡブリッジを使用した場合
におけるダイナミックディレイドトランザクションの動
作を示すタイミングチャート。

【図７】同実施形態のコンピュータシステムにおいてサ
イドバンド信号線を用いてディレイドタイムを通知する
場合の構成例を示すブロック図。

【図８】従来の典型的なディレイドトランザクションを
説明するための図。

【符号の説明】

１…プロセッサバス、２…内部ＰＣＩバス、４…外部Ｐ
ＣＩバス、６…ドッキングバス、１１…ＣＰＵ、１５…
ＰＣＩ−ＩＳＡブリッジ、１６…ＰＣＩ−ＤＳブリッジ
１６、２０…ＤＳ−ＰＣＩ／ＩＳＡブリッジ、２０１…
外部ＰＣＩバスブリッジ（ＥＰＢＢ）、１２１，１４１
…リトライウエイトカウンタ、１６０…ディレイドタイ
ム生成回路、３０１…ＩＳＡバスシーケンサ、３０２…
ディレイドタイムテーブル。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 第１および第２のバスと、これら第１お
   よび第２のバス間に接続され、前記第１および第２のバ
   ス間でトランザクションを相互に伝達するブリッジ装置
   とを含むコンピュータシステムにおいて、 前記ブリッジ装置は、 前記第１バス上のバスマスタデバイスから発行される前
   記第２バス上のデバイスをターゲットとする第１トラン
   ザクションに応答して、その第１トランザクションを所
   定の待ち時間経過後にリトライさせるためのリトライ要
   求を前記バスマスタデバイスに返送して前記第１バスト
   ランザクションを終結させるリトライ応答手段と、 前記第１トランザクションに応答して、前記第２のバス
   上のデバイスをアクセスするための第２トランザクショ
   ンを前記第２のバス上に発行して前記第２のバス上のデ
   バイスに対するアクセスを開始するデバイスアクセス手
   段と、 このデバイスアクセス手段による前記第２のバス上のデ
   バイスに対するアクセスが完了するまでに要する時間を
   予測する予測手段とを具備し、 前記リトライ応答手段は、 前記予測手段によって予測された時間経過後に前記第１
   トランザクションがリトライされるように、前記リトラ
   イ要求を返送する時、前記リトライまでの待ち時間とし
   て前記予測時間を前記バスマスタデバイスに指示する待
   ち時間指示手段を含むことを特徴とするコンピュータシ
   ステム。
2. 【請求項２】 前記第１バスには、トランザクションの
   種類を示すコマンドおよび有効データが転送されるバイ
   ト位置を示すバイトレーン信号の転送に使用されるコマ
   ンド／バイトイネーブル信号線が定義されており、 前記待ち時間指示手段は、コマンド／バイトイネーブル
   信号線を介して、前記予測時間を前記バスマスタデバイ
   スに通知することを特徴とする請求項１記載のコンピュ
   ータシステム。
3. 【請求項３】 前記待ち時間指示手段は、前記第１バス
   上のバスマスタデバイスと前記ブリッジ装置間に設けら
   れたサイドバンド信号線を介して、前記予測時間を前記
   バスマスタデバイスに通知することを特徴とする請求項
   １記載のコンピュータシステム。
4. 【請求項４】 前記予測手段は、 前記第２のバス上のデバイスそれぞれについてそのデバ
   イスの単位データ転送幅およびその単位データ転送に要
   するアクセス時間を示すテーブルと、 このテーブルを参照して前記第１トランザクションによ
   って指定されたデバイスに対応する単位データ転送幅と
   その単位データ転送に要するアクセス時間を検出し、そ
   の検出結果と前記第１トランザクションで指定されたデ
   ータ転送幅とに基づいて、前記第１トランザクションで
   指定されたデバイスに対するアクセス開始からその完了
   までに要する総時間を前記予測時間として決定する手段
   とを含むことを特徴とする請求項１記載のコンピュータ
   システム。
5. 【請求項５】 前記予測手段は、 前記デバイスアクセス手段によって実行されるアクセス
   動作の進行状況に基づいて前記総時間の値を減少するカ
   ウンタ手段をさらに具備し、 前記第１トランザクションによって指定されたデバイス
   に対応するアクセス動作中に前記第１トランザクション
   がリトライされたとき、前記待ち時間指示手段は、その
   時の前記カウンタ手段のカウント値を前記アクセスに要
   する時間として前記バスマスタに指示することを特徴と
   する請求項４記載のコンピュータシステム。
6. 【請求項６】 前記第１バスは、前記第２バスよりも高
   速のデータ転送レートを有する高速バスであることを特
   徴とする請求項１記載のコンピュータシステム。
7. 【請求項７】 第１および第２のバスを有するコンピュ
   ータシステムにおいて使用され、前記第１および第２の
   バス間でトランザクションを相互に伝達するブリッジ装
   置において、 前記第１バス上のバスマスタデバイスから発行される前
   記第２バス上のデバイスをターゲットとする第１トラン
   ザクションに応答して、その第１トランザクションを所
   定の待ち時間経過後にリトライさせるためのリトライ要
   求を前記バスマスタデバイスに返送して前記第１バスト
   ランザクションを終結させるリトライ応答手段と、 前記第１トランザクションに応答して、前記第２のバス
   上のデバイスをアクセスするための第２トランザクショ
   ンを前記第２のバス上に発行して前記第２のバス上のデ
   バイスに対するアクセスを開始するデバイスアクセス手
   段と、 このデバイスアクセス手段による前記第２のバス上のデ
   バイスに対するアクセスが完了するまでに要する時間を
   予測する予測手段とを具備し、 前記リトライ応答手段は、 前記予測手段によって予測された時間経過後に前記第１
   トランザクションがリトライされるように、前記リトラ
   イ要求を返送する時、前記リトライまでの待ち時間とし
   て前記予測時間を前記バスマスタデバイスに指示する待
   ち時間指示手段を含むことを特徴とするブリッジ装置。
8. 【請求項８】 第１バスに接続され、その第１バス上の
   トランザクションに応答してＩ／Ｏデバイスを制御する
   Ｉ／Ｏ制御装置において、 前記第１バス上のバスマスタデバイスから発行される前
   記Ｉ／Ｏデバイスをターゲットとするトランザクション
   に応答して、そのトランザクションを所定の待ち時間経
   過後にリトライさせるためのリトライ要求を前記バスマ
   スタデバイスに返送して前記バストランザクションを終
   結させるリトライ応答手段と、 前記トランザクションに応答して、前記Ｉ／Ｏデバイス
   に対するアクセスを開始するデバイスアクセス手段と、 このデバイスアクセス手段による前記Ｉ／Ｏデバイスに
   対するアクセスが完了するまでに要する時間を予測する
   予測手段とを具備し、 前記リトライ応答手段は、 前記予測手段によって予測された時間経過後に前記トラ
   ンザクションがリトライされるように、前記リトライ要
   求を返送する時、前記リトライまでの待ち時間として前
   記予測時間を前記バスマスタデバイスに指示する待ち時
   間指示手段を含むことを特徴とするＩ／Ｏ制御装置。
9. 【請求項９】 第１および第２のバスと、これら第１お
   よび第２のバス間に接続され、前記第１および第２のバ
   ス間でトランザクションを相互に伝達するブリッジ装置
   とを有し、前記第１バス上のバスマスタデバイスから発
   行される前記第２バス上のデバイスをターゲットとする
   第１トランザクションに応答して、前記前記第２バス上
   のデバイスをアクセスするための第２トランザクション
   が前記第２バス上で実行されるコンピュータシステムに
   おいて使用されるバストランザクション制御方法であっ
   て、 前記第１バス上のバスマスタデバイスから発行される前
   記第２バス上のデバイスをターゲットとする第１トラン
   ザクションに応答して、その第１トランザクションで指
   定されたデバイスに対するアクセスに要する時間を予測
   し、 その予測時間を前記第１トランザクションをリトライす
   るまでの待ち時間として前記バスマスタに通知して、前
   記第１バストランザクションを終結させ、 前記予測時間経過後に前記第１トランザクションをリト
   ライさせることを特徴とするバストランザクション制御
   方法。