JPH10254699A - 浮動小数点演算システム - Google Patents
浮動小数点演算システムInfo
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- JPH10254699A JPH10254699A JP9356470A JP35647097A JPH10254699A JP H10254699 A JPH10254699 A JP H10254699A JP 9356470 A JP9356470 A JP 9356470A JP 35647097 A JP35647097 A JP 35647097A JP H10254699 A JPH10254699 A JP H10254699A
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- 238000000034 method Methods 0.000 claims description 36
- 238000012545 processing Methods 0.000 claims description 18
- 238000013507 mapping Methods 0.000 claims description 13
- 230000008569 process Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 22
- 230000008439 repair process Effects 0.000 description 6
- 238000013479 data entry Methods 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】
【課題】 必要とされるクロック数を減少させ且つ浮動
小数点交換演算を簡単化させた浮動小数点演算システム
及び方法を提供する。 【解決手段】 本発明浮動小数点演算システムによれ
ば、命令ユニットが複数個の命令を発生し、デコードユ
ニットが該複数個の命令を受取る複数個のデコーダを有
している。デコードユニットは複数個の命令をデコード
し且つ該命令のうちの何れかが浮動小数点交換命令を包
含する浮動小数点命令を含んでいるか否かを決定する。
論理ユニットが参照テーブルへ結合しており且つデコー
ドユニットにおける複数個のデコーダと結合している複
数個の論理装置を有している。デコードユニットから受
取った各浮動小数点交換命令に対し、論理ユニットがア
ップデートしたテーブルを発生し且つ物理レジスタの内
容を不変のまま維持する。制御ユニットが論理ユニット
からアップデートされたテーブルを受取り且つアップデ
ートしたテーブルで参照テーブルをアップデートする。
小数点交換演算を簡単化させた浮動小数点演算システム
及び方法を提供する。 【解決手段】 本発明浮動小数点演算システムによれ
ば、命令ユニットが複数個の命令を発生し、デコードユ
ニットが該複数個の命令を受取る複数個のデコーダを有
している。デコードユニットは複数個の命令をデコード
し且つ該命令のうちの何れかが浮動小数点交換命令を包
含する浮動小数点命令を含んでいるか否かを決定する。
論理ユニットが参照テーブルへ結合しており且つデコー
ドユニットにおける複数個のデコーダと結合している複
数個の論理装置を有している。デコードユニットから受
取った各浮動小数点交換命令に対し、論理ユニットがア
ップデートしたテーブルを発生し且つ物理レジスタの内
容を不変のまま維持する。制御ユニットが論理ユニット
からアップデートされたテーブルを受取り且つアップデ
ートしたテーブルで参照テーブルをアップデートする。
Description
【０００１】
【発明の属する技術分野】本発明は、浮動小数点演算シ
ステム及び方法に関するものであって、更に詳細には、
プロセサにおける浮動小数点演算システム及び方法に関
するものである。本発明は、整数及び浮動小数点演算の
両方を包含する広い範囲の適用場面に対して使用するこ
とが可能なものであるが、本発明は、特に、浮動小数点
演算に対して有用なものであり、その様な場合に特に注
意を払って説明する。
ステム及び方法に関するものであって、更に詳細には、
プロセサにおける浮動小数点演算システム及び方法に関
するものである。本発明は、整数及び浮動小数点演算の
両方を包含する広い範囲の適用場面に対して使用するこ
とが可能なものであるが、本発明は、特に、浮動小数点
演算に対して有用なものであり、その様な場合に特に注
意を払って説明する。
【０００２】
【従来の技術】今日のマイクロプロセサはオンチップ浮
動小数点ユニットを使用することにより、数学的演算能
力を次世代レベルとさせている。この様なマイクロプロ
セサは、インテルコーポレーションからのｘ８６ファミ
リーのプロセサを包含している。命令スケジューリング
及びパイプライン型実行などの特徴によって、浮動小数
点ユニットは、二つの浮動小数点命令を単一のクロック
で実行することが可能である。例えば、該ユニットに組
込まれているものは洗練された八段パイプライン構成で
ある。最初の四つの状態は整数パイプラインと類似して
おり、一方最後の四つの段階は二段浮動小数点実行、丸
め、及びレジスタファイルへの結果の書込み、及びエラ
ー報告から構成されている。更に、加算、乗算、除算な
どの通常の浮動小数点機能はより高速の実行とするため
のハードワイヤード構成とされている。
動小数点ユニットを使用することにより、数学的演算能
力を次世代レベルとさせている。この様なマイクロプロ
セサは、インテルコーポレーションからのｘ８６ファミ
リーのプロセサを包含している。命令スケジューリング
及びパイプライン型実行などの特徴によって、浮動小数
点ユニットは、二つの浮動小数点命令を単一のクロック
で実行することが可能である。例えば、該ユニットに組
込まれているものは洗練された八段パイプライン構成で
ある。最初の四つの状態は整数パイプラインと類似して
おり、一方最後の四つの段階は二段浮動小数点実行、丸
め、及びレジスタファイルへの結果の書込み、及びエラ
ー報告から構成されている。更に、加算、乗算、除算な
どの通常の浮動小数点機能はより高速の実行とするため
のハードワイヤード構成とされている。
【０００３】しかしながら、継承されているｘ８６アー
キテクチャの特徴のうちの一つは、スタックとしての浮
動小数点レジスタの構成であり、それは、直接的なレジ
スタ参照を行うことが不可能であることを意味してい
る。従って、ほとんどのアクセスは、オペランドとし
て、トップオブスタック即ちスタックのトップを使用せ
ねばならない。例えば、何れのオペランドもトップオブ
スタック（ＴＯＳ）、即ちスタックのトップ（上部）に
ない場合には、最初に、交換演算（処理）を行って、該
オペランドのうちの一つをスタックのトップ即ち上部に
配置させねばならない。
キテクチャの特徴のうちの一つは、スタックとしての浮
動小数点レジスタの構成であり、それは、直接的なレジ
スタ参照を行うことが不可能であることを意味してい
る。従って、ほとんどのアクセスは、オペランドとし
て、トップオブスタック即ちスタックのトップを使用せ
ねばならない。例えば、何れのオペランドもトップオブ
スタック（ＴＯＳ）、即ちスタックのトップ（上部）に
ない場合には、最初に、交換演算（処理）を行って、該
オペランドのうちの一つをスタックのトップ即ち上部に
配置させねばならない。
【０００４】交換演算（操作）は問題を提起する。なぜ
ならば、ほとんどのその他の命令と異なり、交換演算は
２個のレジスタを読取り且つ書込むからである。交換を
行うためには、スタックの物理レジスタ内のデータビッ
トを動き回さねばならない。１個のオペランドがスタッ
クのトップにある場合であっても、３個のレジスタの全
データビットが移動されねばならず、即ち、トップオブ
スタックレジスタ、トップオブスタックレジスタと交換
されるべきスタックレジスタ、一時レジスタである。一
時レジスタの代わりに、二つの位置を同時的に書込む技
術を使用することが可能であり、それはレジスタ間での
付加的な書込みを必要とする。従って、交換演算におい
て計算は存在しないが、その演算を実施するために二つ
のクロックが使用される。更に、その演算を完了するた
めには一時レジスタも必要とされる。従って、交換演算
を実行する従来の技術は、時間がかかり過ぎ且つ多数の
データ線を必要としている。
ならば、ほとんどのその他の命令と異なり、交換演算は
２個のレジスタを読取り且つ書込むからである。交換を
行うためには、スタックの物理レジスタ内のデータビッ
トを動き回さねばならない。１個のオペランドがスタッ
クのトップにある場合であっても、３個のレジスタの全
データビットが移動されねばならず、即ち、トップオブ
スタックレジスタ、トップオブスタックレジスタと交換
されるべきスタックレジスタ、一時レジスタである。一
時レジスタの代わりに、二つの位置を同時的に書込む技
術を使用することが可能であり、それはレジスタ間での
付加的な書込みを必要とする。従って、交換演算におい
て計算は存在しないが、その演算を実施するために二つ
のクロックが使用される。更に、その演算を完了するた
めには一時レジスタも必要とされる。従って、交換演算
を実行する従来の技術は、時間がかかり過ぎ且つ多数の
データ線を必要としている。
【０００５】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良した浮動小数点演算システム及び方法
を提供することを目的とする。本発明の別の目的とする
ところは、必要とされるクロック数を減少させ且つ浮動
小数点交換演算を簡単化させた浮動小数点演算システム
及び方法を提供することである。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良した浮動小数点演算システム及び方法
を提供することを目的とする。本発明の別の目的とする
ところは、必要とされるクロック数を減少させ且つ浮動
小数点交換演算を簡単化させた浮動小数点演算システム
及び方法を提供することである。
【０００６】
【課題を解決するための手段】本発明によれば、仮想レ
ジスタ、物理レジスタ、該仮想レジスタを該物理レジス
タへマッピングする参照テーブルを有する命令を処理す
るシステムが提供される。該システムは、複数個の命令
を発生する命令ユニットと、該命令ユニットからの複数
個の命令を受取り、該命令をデコードし且つ命令がオペ
ランドレジスタを一つの位置から別の位置へ移動させる
か否かを決定するデコードユニットと、該参照テーブル
及びデコードユニットへ結合されており、該デコードユ
ニットから受取った各交換命令に対して該参照テーブル
をアップデートさせる論理ユニットとを有しており、該
物理レジスタは、各交換命令に対して同一の内容を維持
する。
ジスタ、物理レジスタ、該仮想レジスタを該物理レジス
タへマッピングする参照テーブルを有する命令を処理す
るシステムが提供される。該システムは、複数個の命令
を発生する命令ユニットと、該命令ユニットからの複数
個の命令を受取り、該命令をデコードし且つ命令がオペ
ランドレジスタを一つの位置から別の位置へ移動させる
か否かを決定するデコードユニットと、該参照テーブル
及びデコードユニットへ結合されており、該デコードユ
ニットから受取った各交換命令に対して該参照テーブル
をアップデートさせる論理ユニットとを有しており、該
物理レジスタは、各交換命令に対して同一の内容を維持
する。
【０００７】本発明の別の側面によれば、スタック、仮
想レジスタ、該仮想レジスタのうちの一つに対してスタ
ックのトップとして指摘するスタックポインタ、物理レ
ジスタ、該仮想レジスタを該物理レジスタへマッピング
する参照テーブルを有しており、浮動小数点命令を処理
するシステムであって、複数個の命令を発生する命令ユ
ニット、該命令ユニットからの複数個の命令を受取り、
該命令をデコードし且つ命令が浮動小数点交換命令を包
含する浮動小数点命令を含んでいるか否かを決定するデ
コードユニット、該参照テーブル及びデコードユニット
へ結合されており該デコードユニットから受取った各浮
動小数点交換命令に対して該参照テーブルをアップデー
トさせる論理ユニット、を有しており、該物理レジスタ
が各浮動小数点交換命令に対して同一の内容を維持する
システムが提供される。
想レジスタ、該仮想レジスタのうちの一つに対してスタ
ックのトップとして指摘するスタックポインタ、物理レ
ジスタ、該仮想レジスタを該物理レジスタへマッピング
する参照テーブルを有しており、浮動小数点命令を処理
するシステムであって、複数個の命令を発生する命令ユ
ニット、該命令ユニットからの複数個の命令を受取り、
該命令をデコードし且つ命令が浮動小数点交換命令を包
含する浮動小数点命令を含んでいるか否かを決定するデ
コードユニット、該参照テーブル及びデコードユニット
へ結合されており該デコードユニットから受取った各浮
動小数点交換命令に対して該参照テーブルをアップデー
トさせる論理ユニット、を有しており、該物理レジスタ
が各浮動小数点交換命令に対して同一の内容を維持する
システムが提供される。
【０００８】本発明の別の側面によれば、スタック、仮
想レジスタ、該仮想レジスタのうちの一つに対してスタ
ックのトップとして指摘するスタックポインタ、物理レ
ジスタ、該仮想レジスタを該物理レジスタへマッピング
する参照テーブル、該参照テーブルにおけるエントリが
物理レジスタの位置を指摘する参照テーブルを有してお
り、浮動小数点命令を処理するシステムであって、複数
個の命令を発生する命令ユニット、該命令ユニットから
の複数個の命令を受取る複数個のデコーダを有してお
り、該複数個の命令をデコードし且つ該命令のうちの何
れか一つが浮動小数点交換命令を包含する浮動小数点命
令を含んでいるか否かを決定するデコードユニット、該
参照テーブルへ結合されており且つ該デコードユニット
における該複数個のデコーダへ結合されている複数個の
論理装置を包含しており、該デコードユニットからの各
浮動小数点交換命令に対してアップデートしたテーブル
を発生し、該各浮動小数点交換命令に対する物理レジス
タが同一のまま残存する論理ユニット、該論理ユニット
からアップデートされたテーブルを受取り且つ該アップ
デートされたテーブルで該参照テーブルをアップデート
する制御ユニット、を有するシステムが提供される。
想レジスタ、該仮想レジスタのうちの一つに対してスタ
ックのトップとして指摘するスタックポインタ、物理レ
ジスタ、該仮想レジスタを該物理レジスタへマッピング
する参照テーブル、該参照テーブルにおけるエントリが
物理レジスタの位置を指摘する参照テーブルを有してお
り、浮動小数点命令を処理するシステムであって、複数
個の命令を発生する命令ユニット、該命令ユニットから
の複数個の命令を受取る複数個のデコーダを有してお
り、該複数個の命令をデコードし且つ該命令のうちの何
れか一つが浮動小数点交換命令を包含する浮動小数点命
令を含んでいるか否かを決定するデコードユニット、該
参照テーブルへ結合されており且つ該デコードユニット
における該複数個のデコーダへ結合されている複数個の
論理装置を包含しており、該デコードユニットからの各
浮動小数点交換命令に対してアップデートしたテーブル
を発生し、該各浮動小数点交換命令に対する物理レジス
タが同一のまま残存する論理ユニット、該論理ユニット
からアップデートされたテーブルを受取り且つ該アップ
デートされたテーブルで該参照テーブルをアップデート
する制御ユニット、を有するシステムが提供される。
【０００９】本発明の別の側面によれば、スタック、仮
想レジスタ、該仮想レジスタのうちの一つに対してスタ
ックのトップとして指摘するスタックポインタ、物理レ
ジスタ、該仮想レジスタを該物理レジスタへマッピング
する参照テーブルであって該参照テーブルにおけるエン
トリが物理レジスタの位置を指摘する参照テーブル、を
使用して浮動小数点命令を処理する方法において、命令
ユニットから命令を発生し、該命令をデコードし且つ該
命令がデコードユニットにおける浮動小数点交換命令を
包含する浮動小数点命令を含むものであるか否かを決定
し、且つ該命令が浮動小数点交換命令である場合に該参
照テーブルをアップデートし且つ該物理テーブルの内容
を維持する、上記各ステップを有する方法が提供され
る。
想レジスタ、該仮想レジスタのうちの一つに対してスタ
ックのトップとして指摘するスタックポインタ、物理レ
ジスタ、該仮想レジスタを該物理レジスタへマッピング
する参照テーブルであって該参照テーブルにおけるエン
トリが物理レジスタの位置を指摘する参照テーブル、を
使用して浮動小数点命令を処理する方法において、命令
ユニットから命令を発生し、該命令をデコードし且つ該
命令がデコードユニットにおける浮動小数点交換命令を
包含する浮動小数点命令を含むものであるか否かを決定
し、且つ該命令が浮動小数点交換命令である場合に該参
照テーブルをアップデートし且つ該物理テーブルの内容
を維持する、上記各ステップを有する方法が提供され
る。
【００１０】本発明の別の側面によれば、スタック、仮
想レジスタ、スタックポインタ、物理レジスタ、該仮想
レジスタを該物理レジスタへ参照するマップであって該
マップ内のエントリが物理レジスタ位置を指摘するマッ
プ、を使用して浮動小数点命令を処理する方法におい
て、命令が浮動小数点交換命令であるか否かを決定し、
該命令が浮動小数点交換命令である場合には該物理レジ
スタの内容を維持しながら該スタック、仮想レジスタ、
マップをアップデートし、該命令がプッシュ命令である
か否かを決定し、該命令がプッシュ命令である場合には
該マップの内容を維持しながら、該スタック、スタック
ポインタ、仮想レジスタ、物理レジスタをアップデート
し、該命令がポップ命令であるか否かを決定し、該命令
がポップ命令である場合には該マップ、仮想レジスタ、
物理レジスタの内容を維持しながら、該スタック及びス
タックポインタをアップデートし、該命令が浮動小数点
交換命令、プッシュ命令、ポップ命令のうちの何れか一
つでない場合に該命令が浮動小数点レジスタ命令である
か否かを決定し、且つ該命令が浮動小数点レジスタ命令
である場合に該物理レジスタを参照するための該マップ
を使用して該命令を処理する、上記各ステップを有する
方法が提供される。
想レジスタ、スタックポインタ、物理レジスタ、該仮想
レジスタを該物理レジスタへ参照するマップであって該
マップ内のエントリが物理レジスタ位置を指摘するマッ
プ、を使用して浮動小数点命令を処理する方法におい
て、命令が浮動小数点交換命令であるか否かを決定し、
該命令が浮動小数点交換命令である場合には該物理レジ
スタの内容を維持しながら該スタック、仮想レジスタ、
マップをアップデートし、該命令がプッシュ命令である
か否かを決定し、該命令がプッシュ命令である場合には
該マップの内容を維持しながら、該スタック、スタック
ポインタ、仮想レジスタ、物理レジスタをアップデート
し、該命令がポップ命令であるか否かを決定し、該命令
がポップ命令である場合には該マップ、仮想レジスタ、
物理レジスタの内容を維持しながら、該スタック及びス
タックポインタをアップデートし、該命令が浮動小数点
交換命令、プッシュ命令、ポップ命令のうちの何れか一
つでない場合に該命令が浮動小数点レジスタ命令である
か否かを決定し、且つ該命令が浮動小数点レジスタ命令
である場合に該物理レジスタを参照するための該マップ
を使用して該命令を処理する、上記各ステップを有する
方法が提供される。
【００１１】本発明の別の側面によれば、スタック、仮
想レジスタ、スタックポインタ、物理レジスタ、該仮想
レジスタを該物理レジスタへ参照するマップであって該
マップ内のエントリが物理レジスタ位置を指摘するマッ
プを使用して、浮動小数点演算を実行するシステムにお
いて、命令が浮動小数点交換命令であるか否かを決定す
る手段、該命令が浮動小数点交換命令である場合に、該
物理レジスタの内容を維持しながら、該スタック、仮想
レジスタ、マップをアップデートする手段、該命令がプ
ッシュ命令であるか否かを決定する手段、該命令がプッ
シュ命令である場合に、該マップの内容を維持しなが
ら、該スタック、スタックポインタ、仮想レジスタ、物
理レジスタをアップデートする手段、該命令がポップ命
令であるか否かを決定する手段、該命令がポップ命令で
ある場合に、該マップ、仮想レジスタ、物理レジスタの
内容を維持しながら、該スタック及びスタックポインタ
をアップデートする手段、該命令が浮動小数点交換命
令、プッシュ命令、ポップ命令の何れか一つでない場合
に該命令が浮動小数点レジスタ命令であるか否かを決定
し、且つ該命令が浮動小数点レジスタ命令である場合に
該物理レジスタを参照する該マップを使用して該命令を
処理する、システムが提供される。
想レジスタ、スタックポインタ、物理レジスタ、該仮想
レジスタを該物理レジスタへ参照するマップであって該
マップ内のエントリが物理レジスタ位置を指摘するマッ
プを使用して、浮動小数点演算を実行するシステムにお
いて、命令が浮動小数点交換命令であるか否かを決定す
る手段、該命令が浮動小数点交換命令である場合に、該
物理レジスタの内容を維持しながら、該スタック、仮想
レジスタ、マップをアップデートする手段、該命令がプ
ッシュ命令であるか否かを決定する手段、該命令がプッ
シュ命令である場合に、該マップの内容を維持しなが
ら、該スタック、スタックポインタ、仮想レジスタ、物
理レジスタをアップデートする手段、該命令がポップ命
令であるか否かを決定する手段、該命令がポップ命令で
ある場合に、該マップ、仮想レジスタ、物理レジスタの
内容を維持しながら、該スタック及びスタックポインタ
をアップデートする手段、該命令が浮動小数点交換命
令、プッシュ命令、ポップ命令の何れか一つでない場合
に該命令が浮動小数点レジスタ命令であるか否かを決定
し、且つ該命令が浮動小数点レジスタ命令である場合に
該物理レジスタを参照する該マップを使用して該命令を
処理する、システムが提供される。
【００１２】本発明の別の側面によれば、スタック、仮
想レジスタ、該仮想レジスタのうちの一つをスタックの
トップとして指摘するスタックポインタ、物理レジス
タ、該仮想レジスタを該物理レジスタへマッピングする
参照テーブルであって該参照テーブルの内容が物理レジ
スタ番号を有している参照テーブル、を使用して、浮動
小数点命令を処理する方法において、参照テーブルエラ
ー信号が発生したか否かを決定し、該参照テーブルエラ
ー信号が発生しなかった場合に命令を解析してパーセル
を発生し、該パーセルが発行されたか否かを決定し、該
パーセルが発行されている場合にメモリ内の所定の位置
において該参照テーブルを保存し、該パーセルが浮動小
数点交換命令であるか否かを決定し、該パーセルが浮動
小数点交換命令である場合に、該参照テーブルをアップ
デートし且つ該物理レジスタを不変のまま維持する、上
記各ステップを有する方法が提供される。
想レジスタ、該仮想レジスタのうちの一つをスタックの
トップとして指摘するスタックポインタ、物理レジス
タ、該仮想レジスタを該物理レジスタへマッピングする
参照テーブルであって該参照テーブルの内容が物理レジ
スタ番号を有している参照テーブル、を使用して、浮動
小数点命令を処理する方法において、参照テーブルエラ
ー信号が発生したか否かを決定し、該参照テーブルエラ
ー信号が発生しなかった場合に命令を解析してパーセル
を発生し、該パーセルが発行されたか否かを決定し、該
パーセルが発行されている場合にメモリ内の所定の位置
において該参照テーブルを保存し、該パーセルが浮動小
数点交換命令であるか否かを決定し、該パーセルが浮動
小数点交換命令である場合に、該参照テーブルをアップ
デートし且つ該物理レジスタを不変のまま維持する、上
記各ステップを有する方法が提供される。
【００１３】本発明の更に別の側面によれば、仮想レジ
スタ、物理レジスタ、該仮想レジスタを該物理レジスタ
へマッピングする参照テーブルを有する、命令を処理す
るシステムにおいて、複数個の命令を発生する命令ユニ
ット、該命令ユニットからの複数個の命令を受取り、該
命令をデコードし且つ一つの命令がオペランドレジスタ
を一つの位置から別の位置へ移動させるか否かを決定す
るデコードユニット、該参照テーブル及び該デコードユ
ニットへ結合しており、該デコードユニットから受取っ
た各交換命令に対して該参照テーブルをアップデート
し、該物理レジスタが該各交換命令に対して同一の内容
を維持する論理ユニット、を有するシステムが提供され
る。
スタ、物理レジスタ、該仮想レジスタを該物理レジスタ
へマッピングする参照テーブルを有する、命令を処理す
るシステムにおいて、複数個の命令を発生する命令ユニ
ット、該命令ユニットからの複数個の命令を受取り、該
命令をデコードし且つ一つの命令がオペランドレジスタ
を一つの位置から別の位置へ移動させるか否かを決定す
るデコードユニット、該参照テーブル及び該デコードユ
ニットへ結合しており、該デコードユニットから受取っ
た各交換命令に対して該参照テーブルをアップデート
し、該物理レジスタが該各交換命令に対して同一の内容
を維持する論理ユニット、を有するシステムが提供され
る。
【００１４】
【発明の実施の形態】図１は一例として本発明に適用す
ることの可能なシステムアーキテクチャを示している。
図１のシステムアーキテクチャは、Ｌ１キャッシュ及び
Ｌ２キャッシュの両方へ接続しているバスインターフェ
ース１２へ接続している外部バスを有している。Ｌ１キ
ャッシュは、ブランチターゲットバッファ（ＲＴＢ）１
８へ接続している命令キャッシュ１６と、データキャッ
シュ２２の両方を有している。命令キャッシュ１６はフ
ェッチ／デコードユニット２０へ接続しており、該ユニ
ット２０はイッシュ（ｉｓｓｕｅ）即ち発行ユニット２
４へ接続している。発行ユニット２４はメモリ棚２６へ
接続すると共に演算論理ユニット（ＡＬＵ）（２８，３
０，３２）及び浮動小数点ユニット（ＦＰＵ）（３４，
３６）へ接続している。本発明は、就中、システムアー
キテクチャのフェッチ／デコードユニット２０及び発行
ユニット２４に焦点を当てるものである。
ることの可能なシステムアーキテクチャを示している。
図１のシステムアーキテクチャは、Ｌ１キャッシュ及び
Ｌ２キャッシュの両方へ接続しているバスインターフェ
ース１２へ接続している外部バスを有している。Ｌ１キ
ャッシュは、ブランチターゲットバッファ（ＲＴＢ）１
８へ接続している命令キャッシュ１６と、データキャッ
シュ２２の両方を有している。命令キャッシュ１６はフ
ェッチ／デコードユニット２０へ接続しており、該ユニ
ット２０はイッシュ（ｉｓｓｕｅ）即ち発行ユニット２
４へ接続している。発行ユニット２４はメモリ棚２６へ
接続すると共に演算論理ユニット（ＡＬＵ）（２８，３
０，３２）及び浮動小数点ユニット（ＦＰＵ）（３４，
３６）へ接続している。本発明は、就中、システムアー
キテクチャのフェッチ／デコードユニット２０及び発行
ユニット２４に焦点を当てるものである。
【００１５】本発明において、浮動小数点命令は、通
常、三つのフェーズ、即ちイッシュフェーズ（ｉｓｓｕ
ｅ ｐｈａｓｅ）即ち発行フェーズ、エクセキュートフ
ェーズ（ｅｘｅｃｕｔｅ ｐｈａｓｅ）即ち実行フェー
ズ、リタイヤフェーズ（ｒｅｔｉｒｅ ｐｈａｓｅ）即
ち回収フェーズで処理される。整数命令フローに類似し
ているこれらのフェーズを包含する浮動小数点命令のフ
ローを図２に示してある。発行フェーズは、命令を「順
番」に処理し且つフェッチ（ｆｅｔｃｈ）４２、パース
（ｐａｒｓｅ）４４、デコード（ｄｅｃｏｄｅ）４６、
スワップ（ｓｗａｐ）４８、発行（ｉｓｓｕｅ）５０を
包含している。実行フェーズは、命令を「順番外」に処
理し且つスケジュール（ｓｃｈｅｄｕｌｅ）５２、オペ
ランドフェッチ（ｏｐｅｒａｎｄ ｆｅｔｃｈ）５４、
実行（ｅｘｅｃｕｔｅ）５６、棚置き（ｓｈｅｌｖｅ）
５８を包含している。回収（ｒｅｔｉｒｅ）フェーズ
は、命令を「順番」に処理し且つ完了（ｃｏｍｐｌｅｔ
ｅ）６０、回収（ｒｅｔｉｒｅ）６４、検索（ｒｅｔｒ
ｉｅｖｅ）６６、書戻し（ｗｒｉｔｅｂａｃｋ）６８を
包含している。これら三つのフェーズの段はパイプライ
ンで処理される。
常、三つのフェーズ、即ちイッシュフェーズ（ｉｓｓｕ
ｅ ｐｈａｓｅ）即ち発行フェーズ、エクセキュートフ
ェーズ（ｅｘｅｃｕｔｅ ｐｈａｓｅ）即ち実行フェー
ズ、リタイヤフェーズ（ｒｅｔｉｒｅ ｐｈａｓｅ）即
ち回収フェーズで処理される。整数命令フローに類似し
ているこれらのフェーズを包含する浮動小数点命令のフ
ローを図２に示してある。発行フェーズは、命令を「順
番」に処理し且つフェッチ（ｆｅｔｃｈ）４２、パース
（ｐａｒｓｅ）４４、デコード（ｄｅｃｏｄｅ）４６、
スワップ（ｓｗａｐ）４８、発行（ｉｓｓｕｅ）５０を
包含している。実行フェーズは、命令を「順番外」に処
理し且つスケジュール（ｓｃｈｅｄｕｌｅ）５２、オペ
ランドフェッチ（ｏｐｅｒａｎｄ ｆｅｔｃｈ）５４、
実行（ｅｘｅｃｕｔｅ）５６、棚置き（ｓｈｅｌｖｅ）
５８を包含している。回収（ｒｅｔｉｒｅ）フェーズ
は、命令を「順番」に処理し且つ完了（ｃｏｍｐｌｅｔ
ｅ）６０、回収（ｒｅｔｉｒｅ）６４、検索（ｒｅｔｒ
ｉｅｖｅ）６６、書戻し（ｗｒｉｔｅｂａｃｋ）６８を
包含している。これら三つのフェーズの段はパイプライ
ンで処理される。
【００１６】順番外実行手法及びその他の本発明の関連
性のある部分については以下の三つの文献に詳細に記載
されており、これらの文献を引用により本明細書に取込
む。 （１）Ｐｏｐｅｓｃｕ ｅｔ ａｌ．米国特許第５，４
８７，１５６号「逐次的に割り当てられ且つフェッチし
た順番で格納される命令の独立的にフェッチし、発行し
且つアップデートする演算を有するプロセサアーキテク
チャ（ＰＲＯＣＥＳＳＯＲ ＡＲＣＨＩＴＥＣＴＵＲＥ
ＨＩＶＩＮＧ ＩＮＤＥＰＥＮＤＥＮＴＬＹ ＦＥＴ
ＣＨＩＮＧ ＩＳＳＵＩＮＧ ＡＮＤ ＵＰＤＡＴＩＮ
Ｇ ＯＰＥＲＡＴＩＯＮＳ ＯＦ ＩＮＳＴＲＵＣＴＩ
ＯＮＳ ＷＨＩＣＨ ＡＲＥ ＳＥＱＵＥＮＴＩＡＬＬ
Ｙ ＡＳＳＩＧＮＥＤ ＡＮＤ ＳＴＯＲＥＤ ＩＮ
ＯＲＤＥＲ ＦＥＴＣＨＥＤ）」、１９９０年１２月５
日、（２）Ｖａｌ Ｐｏｐｅｓｃｕ ｅｔ ａｌ．「メ
タフローアーキテクチャ（Ｔｈｅ ＭｅｔａｆｌｏｗＡ
ｒｃｈｉｔｅｃｔｕｒｅ）」、ＩＥＥＥマイクロ、１９
９１年６月、（３）Ｇｕｒｉｎｄａｒ Ｓ． Ｓｏｈｉ
「高性能インタラプト可能マルチ機能ユニットパイプラ
イン型コンピュータ用命令発行論理（Ｉｎｓｔｒｕｃｔ
ｉｏｎ Ｉｓｓｕｅ Ｌｏｇｉｃ ｆｏｒ Ｈｉｇｈ−
Ｐｅｒｆｏｒｍａｎｃｅ， Ｉｎｔｅｒｒｕｐｔｉｂｌ
ｅ， Ｍｕｌｔｉｐｌｅ Ｆｕｎｃｔｉｏｎａｌ Ｕｎ
ｉｔ，Ｐｉｐｅｌｉｎｅｄ Ｃｏｍｐｕｔｅｒｓ）」、
ＩＥＥＥ・トランズアクションズ・オン・コンピュータ
ズ、Ｖｏｌ．３９、Ｎｏ．３、１９９０年３月。
性のある部分については以下の三つの文献に詳細に記載
されており、これらの文献を引用により本明細書に取込
む。 （１）Ｐｏｐｅｓｃｕ ｅｔ ａｌ．米国特許第５，４
８７，１５６号「逐次的に割り当てられ且つフェッチし
た順番で格納される命令の独立的にフェッチし、発行し
且つアップデートする演算を有するプロセサアーキテク
チャ（ＰＲＯＣＥＳＳＯＲ ＡＲＣＨＩＴＥＣＴＵＲＥ
ＨＩＶＩＮＧ ＩＮＤＥＰＥＮＤＥＮＴＬＹ ＦＥＴ
ＣＨＩＮＧ ＩＳＳＵＩＮＧ ＡＮＤ ＵＰＤＡＴＩＮ
Ｇ ＯＰＥＲＡＴＩＯＮＳ ＯＦ ＩＮＳＴＲＵＣＴＩ
ＯＮＳ ＷＨＩＣＨ ＡＲＥ ＳＥＱＵＥＮＴＩＡＬＬ
Ｙ ＡＳＳＩＧＮＥＤ ＡＮＤ ＳＴＯＲＥＤ ＩＮ
ＯＲＤＥＲ ＦＥＴＣＨＥＤ）」、１９９０年１２月５
日、（２）Ｖａｌ Ｐｏｐｅｓｃｕ ｅｔ ａｌ．「メ
タフローアーキテクチャ（Ｔｈｅ ＭｅｔａｆｌｏｗＡ
ｒｃｈｉｔｅｃｔｕｒｅ）」、ＩＥＥＥマイクロ、１９
９１年６月、（３）Ｇｕｒｉｎｄａｒ Ｓ． Ｓｏｈｉ
「高性能インタラプト可能マルチ機能ユニットパイプラ
イン型コンピュータ用命令発行論理（Ｉｎｓｔｒｕｃｔ
ｉｏｎ Ｉｓｓｕｅ Ｌｏｇｉｃ ｆｏｒ Ｈｉｇｈ−
Ｐｅｒｆｏｒｍａｎｃｅ， Ｉｎｔｅｒｒｕｐｔｉｂｌ
ｅ， Ｍｕｌｔｉｐｌｅ Ｆｕｎｃｔｉｏｎａｌ Ｕｎ
ｉｔ，Ｐｉｐｅｌｉｎｅｄ Ｃｏｍｐｕｔｅｒｓ）」、
ＩＥＥＥ・トランズアクションズ・オン・コンピュータ
ズ、Ｖｏｌ．３９、Ｎｏ．３、１９９０年３月。
【００１７】次に、図２を参照すると、発行フェーズの
命令フェッチステージ（段階）期間中に、キャッシュラ
インが命令キャッシュから命令フェッチバッファ内に読
込まれる。命令フェッチ段階はブランチターゲットキャ
ッシュと関連して動作し、それは命令キャッシュからの
次のフェッチアドレスを予測する。発行フェーズの命令
パース（解析）段階４４は命令のタイプ及びその境界を
検知し且つ適宜の命令バイトを命令デコード段階へパス
する。命令デコード段階４６において、パース（解析）
段階４４からの命令バイトが、例えば、マイクロコント
ロールＲＯＭに加えて、４個のデコードへ並列的に供給
される。これらのデコーダは、例えば、ｘ８６命令バイ
トを「パーセル（ｐａｒｃｅｌ）」と呼ばれるＲＩＳＣ
演算へ翻訳する。次いで、これらのパーセルは命令発行
段階へ供給される。しかしながら、パーセルが命令発行
段階へ供給される前に、本発明の浮動小数点命令フロー
が、浮動小数点交換（ＦＸＣＨ）命令をサポートするス
ワップ段階４８を包含しており、それはデェスティネー
ション（宛先）の内容をスタックトップレジスタとスワ
ップする。命令発行段階５０は、それがロード／ストア
命令である場合には、メモリ棚と並列している命令棚内
にその命令を棚置きする。
命令フェッチステージ（段階）期間中に、キャッシュラ
インが命令キャッシュから命令フェッチバッファ内に読
込まれる。命令フェッチ段階はブランチターゲットキャ
ッシュと関連して動作し、それは命令キャッシュからの
次のフェッチアドレスを予測する。発行フェーズの命令
パース（解析）段階４４は命令のタイプ及びその境界を
検知し且つ適宜の命令バイトを命令デコード段階へパス
する。命令デコード段階４６において、パース（解析）
段階４４からの命令バイトが、例えば、マイクロコント
ロールＲＯＭに加えて、４個のデコードへ並列的に供給
される。これらのデコーダは、例えば、ｘ８６命令バイ
トを「パーセル（ｐａｒｃｅｌ）」と呼ばれるＲＩＳＣ
演算へ翻訳する。次いで、これらのパーセルは命令発行
段階へ供給される。しかしながら、パーセルが命令発行
段階へ供給される前に、本発明の浮動小数点命令フロー
が、浮動小数点交換（ＦＸＣＨ）命令をサポートするス
ワップ段階４８を包含しており、それはデェスティネー
ション（宛先）の内容をスタックトップレジスタとスワ
ップする。命令発行段階５０は、それがロード／ストア
命令である場合には、メモリ棚と並列している命令棚内
にその命令を棚置きする。
【００１８】実行フェーズのスケジュール段階５２にお
いて、ＡＬＵ又はＦＰＵがオペランドの入手可能性及び
その年代に基づいて命令を選択する。全てのオペランド
が使用可能である最も古い命令が最初に選択される。命
令が実行のためにスケジュールされた後に、そのオペラ
ンドが結果棚か又はセイン（ｓａｎｅ）レジスタファイ
ルの何れかからフェッチされる。結果棚は、その命令を
リタイヤ即ち回収させる前に、命令の結果を一時的に格
納するメモリ構造である。セインレジスタファイルは、
プログラマに対して見ることの可能な物理的レジスタフ
ァイルである。図１の例示的なシステムアーキテクチャ
において示したように、３個のＡＬＵと２個のＦＰＵを
包含する５個の実行ユニットが存在している。ＡＬＵ１
は全ての演算処理を行うことが可能であり且つＡＬＵ２
は乗算及び除算を除く全ての演算処理を行うことが可能
である。ＡＬＵ３はメモリ操作に対する間接的処置を解
決するために使用され、即ちそれはメモリ操作に対する
全てのアドレス計算を行う。ＦＰＵ１は加算、整数から
浮動小数点への変換及びその逆、整数への丸め、減算及
びマルチメディア命令を扱うことが可能である。ＦＰＵ
２は除算、平方根、乗算及び超越関数を扱うことが可能
である。従って、クロック毎に、浮動小数点ユニットに
対して、最大で２個の浮動小数点命令を発行することが
可能である。実行フェーズの最後の段階は棚置き（ｓｈ
ｅｌｖｅ）段階５８である。実行フェーズは順番外で実
行されるが、次のフェーズである回収フェーズは順番通
りに実行される。従って、棚置き段階５８において、コ
ミットされていない順番外に実行された命令の結果は結
果棚内に格納される。結果棚からのデータは従属命令に
よって使用することが可能である。
いて、ＡＬＵ又はＦＰＵがオペランドの入手可能性及び
その年代に基づいて命令を選択する。全てのオペランド
が使用可能である最も古い命令が最初に選択される。命
令が実行のためにスケジュールされた後に、そのオペラ
ンドが結果棚か又はセイン（ｓａｎｅ）レジスタファイ
ルの何れかからフェッチされる。結果棚は、その命令を
リタイヤ即ち回収させる前に、命令の結果を一時的に格
納するメモリ構造である。セインレジスタファイルは、
プログラマに対して見ることの可能な物理的レジスタフ
ァイルである。図１の例示的なシステムアーキテクチャ
において示したように、３個のＡＬＵと２個のＦＰＵを
包含する５個の実行ユニットが存在している。ＡＬＵ１
は全ての演算処理を行うことが可能であり且つＡＬＵ２
は乗算及び除算を除く全ての演算処理を行うことが可能
である。ＡＬＵ３はメモリ操作に対する間接的処置を解
決するために使用され、即ちそれはメモリ操作に対する
全てのアドレス計算を行う。ＦＰＵ１は加算、整数から
浮動小数点への変換及びその逆、整数への丸め、減算及
びマルチメディア命令を扱うことが可能である。ＦＰＵ
２は除算、平方根、乗算及び超越関数を扱うことが可能
である。従って、クロック毎に、浮動小数点ユニットに
対して、最大で２個の浮動小数点命令を発行することが
可能である。実行フェーズの最後の段階は棚置き（ｓｈ
ｅｌｖｅ）段階５８である。実行フェーズは順番外で実
行されるが、次のフェーズである回収フェーズは順番通
りに実行される。従って、棚置き段階５８において、コ
ミットされていない順番外に実行された命令の結果は結
果棚内に格納される。結果棚からのデータは従属命令に
よって使用することが可能である。
【００１９】回収フェーズは四つの段階、完了（ｃｏｍ
ｐｌｅｔｉｏｎ）、回収（ｒｅｔｉｒｅ）、検索（ｒｅ
ｔｒｉｅｖｅ）、書戻し（ｗｒｉｔｅｂａｃｋ）を包含
している。完了フェーズ６０において、命令の完了が検
知され且つ回収段階６４がクロックサイクル当たりに回
収されるべき命令の数を決定する。命令が回収される
と、結果が検索段階６６において結果棚から読取られ
る。次いで、結果棚からの結果は書戻し段階６８におい
てプログラマが見ることの可能なレジスタファイルへコ
ミットされる。
ｐｌｅｔｉｏｎ）、回収（ｒｅｔｉｒｅ）、検索（ｒｅ
ｔｒｉｅｖｅ）、書戻し（ｗｒｉｔｅｂａｃｋ）を包含
している。完了フェーズ６０において、命令の完了が検
知され且つ回収段階６４がクロックサイクル当たりに回
収されるべき命令の数を決定する。命令が回収される
と、結果が検索段階６６において結果棚から読取られ
る。次いで、結果棚からの結果は書戻し段階６８におい
てプログラマが見ることの可能なレジスタファイルへコ
ミットされる。
【００２０】本発明は、上述した三つのフェーズのうち
で発行フェーズに焦点を当てたものであり、本発明の浮
動小数点演算システムについて更に詳細に説明する。
で発行フェーズに焦点を当てたものであり、本発明の浮
動小数点演算システムについて更に詳細に説明する。
【００２１】前述した従来技術の箇所において説明した
ように、従来技術において浮動小数点交換命令が実行さ
れる毎に、物理レジスタの実際のデータビットが動き回
され、多数のデータ線（ワイヤ）及びクロックを必要と
している。この問題を解消するために、本発明は、物理
レジスタの位置に対してポイント即ち指摘する浮動小数
点交換（ＦＸＣＨ）マップを使用している。従って、多
数のデータビットを動かす代わりに、ＦＸＣＨマップの
みをシャッフル即ちあちこちと動かすものであり、それ
は著しく少ない数のクロック及びワイヤを必要とするに
過ぎないものである。一例を図６Ａ−６Ｄに示してあ
る。
ように、従来技術において浮動小数点交換命令が実行さ
れる毎に、物理レジスタの実際のデータビットが動き回
され、多数のデータ線（ワイヤ）及びクロックを必要と
している。この問題を解消するために、本発明は、物理
レジスタの位置に対してポイント即ち指摘する浮動小数
点交換（ＦＸＣＨ）マップを使用している。従って、多
数のデータビットを動かす代わりに、ＦＸＣＨマップの
みをシャッフル即ちあちこちと動かすものであり、それ
は著しく少ない数のクロック及びワイヤを必要とするに
過ぎないものである。一例を図６Ａ−６Ｄに示してあ
る。
【００２２】図６Ａ−６Ｄは８個のエントリを有するス
タック、各々がデータを示す８個のエントリを有する仮
想レジスタ、番号０乃至７によってアドレスされる８個
のデータ格納位置を有する物理レジスタを具備するレジ
スタファイル、及び各々が物理レジスタ番号を表わす３
ビットデータを有する８個のエントリを具備するＦＸＣ
Ｈマップを示している。スタックポインタが仮想レジス
タのうちの一つに対してトップオブスタック（ＴＯＳ）
即ちスタックのトップ（上部）としてポイント即ち指摘
する。スタック及び仮想レジスタは物理レジスタではな
く、物理レジスタ内のデータの順番を異なる態様で示す
ものに過ぎない。実際の物理データはＦＸＣＨマップ及
び物理レジスタにおいてのみ格納されている。ＦＸＣＨ
マップは、物理レジスタの８個のレジスタを表わすため
に３ビットデータを格納している。レジスタ当たり８０
ビットより大きなデータを格納することの可能な物理レ
ジスタは、例えばレジスタ、メモリなどの任意の適宜の
格納装置とすることが可能である。従来技術では、単
に、スタック、物理レジスタ、物理レジスタのうちの一
つをトップオブスタック（ＴＯＳ）即ちスタックのトッ
プ（上部）としてポイント即ち指摘するスタックポイン
タを有するに過ぎず、それを図９Ａ及び９Ｂに示してあ
る。
タック、各々がデータを示す８個のエントリを有する仮
想レジスタ、番号０乃至７によってアドレスされる８個
のデータ格納位置を有する物理レジスタを具備するレジ
スタファイル、及び各々が物理レジスタ番号を表わす３
ビットデータを有する８個のエントリを具備するＦＸＣ
Ｈマップを示している。スタックポインタが仮想レジス
タのうちの一つに対してトップオブスタック（ＴＯＳ）
即ちスタックのトップ（上部）としてポイント即ち指摘
する。スタック及び仮想レジスタは物理レジスタではな
く、物理レジスタ内のデータの順番を異なる態様で示す
ものに過ぎない。実際の物理データはＦＸＣＨマップ及
び物理レジスタにおいてのみ格納されている。ＦＸＣＨ
マップは、物理レジスタの８個のレジスタを表わすため
に３ビットデータを格納している。レジスタ当たり８０
ビットより大きなデータを格納することの可能な物理レ
ジスタは、例えばレジスタ、メモリなどの任意の適宜の
格納装置とすることが可能である。従来技術では、単
に、スタック、物理レジスタ、物理レジスタのうちの一
つをトップオブスタック（ＴＯＳ）即ちスタックのトッ
プ（上部）としてポイント即ち指摘するスタックポイン
タを有するに過ぎず、それを図９Ａ及び９Ｂに示してあ
る。
【００２３】図６Ａを参照すると、それはレジスタの初
期状態を示しており、８個のスタック要素（３００Ａ）
が左側においてＳＴ（０）乃至ＳＴ（７）として示して
あり、それぞれデータエントリＤ０乃至Ｄ７を有してい
る。８個の仮想レジスタ３０２Ａは、それぞれデータエ
ントリＤ０乃至Ｄ７で示してある。トップオブスタック
（ＴＯＳ）３０１は、仮想レジスタのうちの一つをポイ
ント即ち指摘している。この場合には、ＴＯＳ３０１は
初期的に仮想レジスタ「０」をポイントしている。８個
の物理レジスタ３０６ＡがデータエントリＤ０乃至Ｄ７
で示してある。ＦＸＣＨマップ３０４Ａは、仮想レジス
タ３０２Ａと物理レジスタ３０６Ａとの間に示されてい
る。ＦＸＣＨマップ３０４Ａは８個のエントリ０−７を
有しており、それは仮想レジスタを物理レジスタ位置に
対してマッピングしている。従って、初期的には、上述
したエントリが仮定される。
期状態を示しており、８個のスタック要素（３００Ａ）
が左側においてＳＴ（０）乃至ＳＴ（７）として示して
あり、それぞれデータエントリＤ０乃至Ｄ７を有してい
る。８個の仮想レジスタ３０２Ａは、それぞれデータエ
ントリＤ０乃至Ｄ７で示してある。トップオブスタック
（ＴＯＳ）３０１は、仮想レジスタのうちの一つをポイ
ント即ち指摘している。この場合には、ＴＯＳ３０１は
初期的に仮想レジスタ「０」をポイントしている。８個
の物理レジスタ３０６ＡがデータエントリＤ０乃至Ｄ７
で示してある。ＦＸＣＨマップ３０４Ａは、仮想レジス
タ３０２Ａと物理レジスタ３０６Ａとの間に示されてい
る。ＦＸＣＨマップ３０４Ａは８個のエントリ０−７を
有しており、それは仮想レジスタを物理レジスタ位置に
対してマッピングしている。従って、初期的には、上述
したエントリが仮定される。
【００２４】浮動小数点交換命令が実行されて、例え
ば、ＳＴ（０）とＳＴ（３）とを交換即ちスワップする
場合には、本発明に従って、レジスタは図６Ｂに示した
ように変更される。特に、スタック３００Ｂ及び仮想レ
ジスタ３０２Ｂにおいて、Ｄ３とＤ０とがスワップされ
る。従って、トップオブスタック（ＴＯＳ）３０１は未
だに仮想レジスタ「０」をポイントしており、それは今
の状態ではＤ０を収容している。物理レジスタ位置
「３」をＦＸＣＨマップエントリ番号０に配置させ且つ
物理レジスタ位置「０」をＦＸＣＨマップエントリ番号
３に配置させることによって、ＦＸＣＨマップ３０４Ｂ
がアップデート即ち更新される。物理レジスタ３０６Ｂ
の内容は不変のままである。従って、スタック３００
Ｂ、仮想レジスタ３０２Ｂ、ＦＸＣＨマップは変化した
が、物理レジスタ３０６Ｂは同一のままである。従っ
て、この命令の後に、トップオブスタックの内容を検索
するために、ＦＸＣＨマップを最初にチェックして、ど
の物理レジスタがアクセスされるべきであるかを決定す
る。この場合には、ＴＯＳ３０１はＤ３を収容する仮想
レジスタ「０」に対してポイント即ち指摘しており且つ
ＦＸＣＨマップの対応するエントリ「０」はＤ３を有す
るものとして物理レジスタ「３」に対してポイント即ち
指摘している。
ば、ＳＴ（０）とＳＴ（３）とを交換即ちスワップする
場合には、本発明に従って、レジスタは図６Ｂに示した
ように変更される。特に、スタック３００Ｂ及び仮想レ
ジスタ３０２Ｂにおいて、Ｄ３とＤ０とがスワップされ
る。従って、トップオブスタック（ＴＯＳ）３０１は未
だに仮想レジスタ「０」をポイントしており、それは今
の状態ではＤ０を収容している。物理レジスタ位置
「３」をＦＸＣＨマップエントリ番号０に配置させ且つ
物理レジスタ位置「０」をＦＸＣＨマップエントリ番号
３に配置させることによって、ＦＸＣＨマップ３０４Ｂ
がアップデート即ち更新される。物理レジスタ３０６Ｂ
の内容は不変のままである。従って、スタック３００
Ｂ、仮想レジスタ３０２Ｂ、ＦＸＣＨマップは変化した
が、物理レジスタ３０６Ｂは同一のままである。従っ
て、この命令の後に、トップオブスタックの内容を検索
するために、ＦＸＣＨマップを最初にチェックして、ど
の物理レジスタがアクセスされるべきであるかを決定す
る。この場合には、ＴＯＳ３０１はＤ３を収容する仮想
レジスタ「０」に対してポイント即ち指摘しており且つ
ＦＸＣＨマップの対応するエントリ「０」はＤ３を有す
るものとして物理レジスタ「３」に対してポイント即ち
指摘している。
【００２５】図６における本発明の実施例を図９Ｂに示
した従来技術における例と比較する。図６Ｂ及び９Ｂ
は、両方共、同一の初期状態（図６Ａ及び９Ａ）から開
始した同一の浮動小数点交換命令からの結果を示してい
る。この場合に、図９Ｂの物理レジスタ６０２Ｂ内のデ
ータの順番は図６Ｂの仮想レジスタ３０２Ｂ内のデータ
の順番と同一であり、且つ両方の例のスタックポインタ
は同一のレジスタ番号をポイントしている。しかしなが
ら、両者の差は、本発明の仮想レジスタは実際のレジス
タではなく、それらは単に物理レジスタの中のデータを
観察する一つの態様であり、本発明においては物理レジ
スタは変化していない。本発明において変化している唯
一の物理的なデータはＦＸＣＨマップにおけるものであ
り、それらは、エントリ当たり単に３個のビットを有す
るに過ぎず、物理レジスタ内のレジスタ当たり８０個を
超えるビットと対比される。本発明の利点は、８０個を
超えるビットの代わりに単に３個のビットが移動される
に過ぎないというにおいて明らかである。
した従来技術における例と比較する。図６Ｂ及び９Ｂ
は、両方共、同一の初期状態（図６Ａ及び９Ａ）から開
始した同一の浮動小数点交換命令からの結果を示してい
る。この場合に、図９Ｂの物理レジスタ６０２Ｂ内のデ
ータの順番は図６Ｂの仮想レジスタ３０２Ｂ内のデータ
の順番と同一であり、且つ両方の例のスタックポインタ
は同一のレジスタ番号をポイントしている。しかしなが
ら、両者の差は、本発明の仮想レジスタは実際のレジス
タではなく、それらは単に物理レジスタの中のデータを
観察する一つの態様であり、本発明においては物理レジ
スタは変化していない。本発明において変化している唯
一の物理的なデータはＦＸＣＨマップにおけるものであ
り、それらは、エントリ当たり単に３個のビットを有す
るに過ぎず、物理レジスタ内のレジスタ当たり８０個を
超えるビットと対比される。本発明の利点は、８０個を
超えるビットの代わりに単に３個のビットが移動される
に過ぎないというにおいて明らかである。
【００２６】図６Ｃは別の浮動小数点交換命令を例示し
ている。この場合には、ＳＴ（０）がＳＴ（６）と交換
される。従って、図６Ｂに示したレジスタ状態から継続
して、図６Ｃにおけるスタック３００Ｃは、ＳＴ（０）
がＤ６を収容し且つＳＴ（６）がＤ３を収容するように
変化される。その他のスタックエントリは図６Ｂにおけ
るものと同一のままである。仮想レジスタ３０２Ｃはス
タック３００Ｃと同じに変化され、ＴＯＳ３０１はその
内容としてＤ６を有する仮想レジスタ「０」に対してポ
イントしている。ＦＸＣＨマップ３０４Ｃが再度アップ
デート即ち更新される。この場合には、ＦＸＣＨマップ
の０番目の位置（エントリ番号０）がアップデートされ
て物理レジスタ位置６に対してポイントし且つＦＸＣＨ
マップの６番目の位置が物理レジスタ位置３に対してポ
イントすべくアップデートされる。この場合にも、物理
レジスタは不変のままである。
ている。この場合には、ＳＴ（０）がＳＴ（６）と交換
される。従って、図６Ｂに示したレジスタ状態から継続
して、図６Ｃにおけるスタック３００Ｃは、ＳＴ（０）
がＤ６を収容し且つＳＴ（６）がＤ３を収容するように
変化される。その他のスタックエントリは図６Ｂにおけ
るものと同一のままである。仮想レジスタ３０２Ｃはス
タック３００Ｃと同じに変化され、ＴＯＳ３０１はその
内容としてＤ６を有する仮想レジスタ「０」に対してポ
イントしている。ＦＸＣＨマップ３０４Ｃが再度アップ
デート即ち更新される。この場合には、ＦＸＣＨマップ
の０番目の位置（エントリ番号０）がアップデートされ
て物理レジスタ位置６に対してポイントし且つＦＸＣＨ
マップの６番目の位置が物理レジスタ位置３に対してポ
イントすべくアップデートされる。この場合にも、物理
レジスタは不変のままである。
【００２７】図６Ｄは浮動小数点交換命令の更に別の例
を示している。この場合には、ＳＴ（０）がＳＴ（１）
と交換される。上述した二つのＦＸＣＨの例と同一のス
テップに従って、スタック３００Ｄ、仮想レジスタ３０
２Ｄ、ＦＸＣＨマップ３０４Ｄにおける変化を図６Ｄに
示してある。
を示している。この場合には、ＳＴ（０）がＳＴ（１）
と交換される。上述した二つのＦＸＣＨの例と同一のス
テップに従って、スタック３００Ｄ、仮想レジスタ３０
２Ｄ、ＦＸＣＨマップ３０４Ｄにおける変化を図６Ｄに
示してある。
【００２８】従って、図６Ａ−６Ｄにおける例に示した
ように、唯一の物理データの移動はＦＸＣＨマップにお
いて発生し、該マップは、本実施例においては、エント
リ当たり３個のビットを有するに過ぎず、それはレジス
タ当たり８０を超えるビットを移動させることと対比さ
れる（少なくとも二つの物理レジスタ又は一時レジスタ
が使用される場合には３個の物理レジスタを交換を行う
場合に必要とされるので１６０を超えるビットの移動が
必要となる）。さらなる例については後に説明する。
ように、唯一の物理データの移動はＦＸＣＨマップにお
いて発生し、該マップは、本実施例においては、エント
リ当たり３個のビットを有するに過ぎず、それはレジス
タ当たり８０を超えるビットを移動させることと対比さ
れる（少なくとも二つの物理レジスタ又は一時レジスタ
が使用される場合には３個の物理レジスタを交換を行う
場合に必要とされるので１６０を超えるビットの移動が
必要となる）。さらなる例については後に説明する。
【００２９】次に、本発明の具体例について詳細に説明
する。図３は、本発明の一実施例を示した概略ブロック
図である。図３を参照すると、命令パーサ（ｐａｒｓｅ
ｒ）１０６が命令キャッシュ１０４から一つ又はそれ以
上の命令を検索する。命令パーサ１０６は該命令を「パ
ーセル（ｐａｒｃｅｌ）」と呼ばれる４個の個別的なＲ
ＩＳＣ演算（ＲＩＳＣ ＯＰＳ）に分解する。これら４
個のパーセルはパーセルレジスタ（１０８Ａ，１０８
Ｂ，１０８Ｃ，１０８Ｄ）内に格納される。各パーセル
レジスタはそのパーセルを対応するデコーダ（１１０
Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄ）へ送り、そこで、
該パーセルはデコードされて、そのパーセルが浮動小数
点交換命令を有するものであるか否かを決定し、更に、
そのオペランドレジスタを決定する。次いで、デコード
された命令は対応する論理ユニット（１１２Ａ，１１２
Ｂ，１１２Ｃ，１１２Ｄ）へ送られる。
する。図３は、本発明の一実施例を示した概略ブロック
図である。図３を参照すると、命令パーサ（ｐａｒｓｅ
ｒ）１０６が命令キャッシュ１０４から一つ又はそれ以
上の命令を検索する。命令パーサ１０６は該命令を「パ
ーセル（ｐａｒｃｅｌ）」と呼ばれる４個の個別的なＲ
ＩＳＣ演算（ＲＩＳＣ ＯＰＳ）に分解する。これら４
個のパーセルはパーセルレジスタ（１０８Ａ，１０８
Ｂ，１０８Ｃ，１０８Ｄ）内に格納される。各パーセル
レジスタはそのパーセルを対応するデコーダ（１１０
Ａ，１１０Ｂ，１１０Ｃ，１１０Ｄ）へ送り、そこで、
該パーセルはデコードされて、そのパーセルが浮動小数
点交換命令を有するものであるか否かを決定し、更に、
そのオペランドレジスタを決定する。次いで、デコード
された命令は対応する論理ユニット（１１２Ａ，１１２
Ｂ，１１２Ｃ，１１２Ｄ）へ送られる。
【００３０】該論理ユニットは、更に、トップオブスタ
ック情報を受取り且つ浮動小数点交換命令が処理される
たびにアップデートされる現在又は既存のＦＸＣＨマッ
プを受取る。ＦＸＣＨマップは、命令が浮動小数点レジ
スタを使用することを使用たびにルックアップテーブル
として使用される。なぜならば、ＦＸＣＨマップは、上
述した例において説明したように、どこに物理データが
存在するかのキーを保持しているからである。論理ユニ
ットがＦＸＣＨ命令を受取ると、論理ユニットは、単
に、ＦＸＣＨマップをアップデートし且つ物理レジスタ
は変化されることはない。各アップデートされたＦＸＣ
Ｈマップは次のパーセルを処理するために次の論理ユニ
ットへ送られる。注意すべきことであるが、論理ユニッ
ト１（１１２Ａ）から開始して論理ユニット４（１１２
Ｄ）までを全て１クロックにおいて順番に、パーセルレ
ジスタ１−４からの最大４個のパーセルを処理すること
が可能である。論理ユニット（１１２Ａ，１１２Ｂ，１
１２Ｃ，１１２Ｄ）は、更に、浮動小数点交換マップを
使用することにより浮動小数点レジスタを具備する命令
に対して、正しいオペランドＳＴ（Ｙ）を獲得する。該
オペランドは、図３に示したように発行段階である次の
段階へ送られる。
ック情報を受取り且つ浮動小数点交換命令が処理される
たびにアップデートされる現在又は既存のＦＸＣＨマッ
プを受取る。ＦＸＣＨマップは、命令が浮動小数点レジ
スタを使用することを使用たびにルックアップテーブル
として使用される。なぜならば、ＦＸＣＨマップは、上
述した例において説明したように、どこに物理データが
存在するかのキーを保持しているからである。論理ユニ
ットがＦＸＣＨ命令を受取ると、論理ユニットは、単
に、ＦＸＣＨマップをアップデートし且つ物理レジスタ
は変化されることはない。各アップデートされたＦＸＣ
Ｈマップは次のパーセルを処理するために次の論理ユニ
ットへ送られる。注意すべきことであるが、論理ユニッ
ト１（１１２Ａ）から開始して論理ユニット４（１１２
Ｄ）までを全て１クロックにおいて順番に、パーセルレ
ジスタ１−４からの最大４個のパーセルを処理すること
が可能である。論理ユニット（１１２Ａ，１１２Ｂ，１
１２Ｃ，１１２Ｄ）は、更に、浮動小数点交換マップを
使用することにより浮動小数点レジスタを具備する命令
に対して、正しいオペランドＳＴ（Ｙ）を獲得する。該
オペランドは、図３に示したように発行段階である次の
段階へ送られる。
【００３１】論理ユニットの各々からのアップデートさ
れたＦＸＣＨマップ即ち「新しいマップ」及び論理ユニ
ット１（１１２Ａ）前の現在のＦＸＣＨマップがマルチ
プレクサ１１４へ入力される。マルチプレクサ１１４は
マルチプレクサ１１４のセレクタとして作用する発行信
号に従って発行された最後のパーセルを処理した論理ユ
ニットの新しいマップを出力する。例えば、パーセルが
発行されない場合には、「古いマップ」（論理ユニット
１の既存のマップ）が選択され、１個のパーセルのみが
発行される場合には、論理ユニット１の新しいマップが
選択され、二つのパーセルが発行される場合には、論理
ユニット２の新しいマップが選択される、等々である。
注意すべきことであるが、例えば、二つのパーセルが発
行され且つ論理ユニット１が浮動小数点交換命令を処理
したが論理ユニット２は処理しなかった場合には、論理
ユニット２の新しいマップはマルチプレクサ１１４にお
いて未だに選択されている。なぜならば、この場合にお
ける論理ユニット２の新しいマップは論理ユニット１の
新しいマップと同一だからであり、即ち、ＦＸＣＨマッ
プは論理ユニット２内において既存のマップから新しい
マップへ変化させていなかったからである。従って、ど
の論理ユニットも浮動小数点交換命令を受取らなかった
場合には、「古い」マップ（論理ユニット１の前）が４
個の論理ユニットのうちの各々から出力され且つどの一
つ又は複数個のパーセルが発行されたかに拘らずに、該
マルチプレクサから出力される。マルチプレクサ１１４
が新しいマップを選択すると、それは浮動小数点交換Ｆ
ＸＣＨマップレジスタ１０２へ出力され且つ別のマルチ
プレクサ１２２を介して物理的にアップデートされる。
マルチプレクサ１２２は、推測（ｓｐｅｃｕｌａｔｉｖ
ｅ）ユニット１２４からの「フラッシュ信号」に従っ
て、マルチプレクサ１１４からの出力（新しいマップ）
とバックアップ状態ＲＡＭ１１６の出力（修復値）との
間で選択を行う。
れたＦＸＣＨマップ即ち「新しいマップ」及び論理ユニ
ット１（１１２Ａ）前の現在のＦＸＣＨマップがマルチ
プレクサ１１４へ入力される。マルチプレクサ１１４は
マルチプレクサ１１４のセレクタとして作用する発行信
号に従って発行された最後のパーセルを処理した論理ユ
ニットの新しいマップを出力する。例えば、パーセルが
発行されない場合には、「古いマップ」（論理ユニット
１の既存のマップ）が選択され、１個のパーセルのみが
発行される場合には、論理ユニット１の新しいマップが
選択され、二つのパーセルが発行される場合には、論理
ユニット２の新しいマップが選択される、等々である。
注意すべきことであるが、例えば、二つのパーセルが発
行され且つ論理ユニット１が浮動小数点交換命令を処理
したが論理ユニット２は処理しなかった場合には、論理
ユニット２の新しいマップはマルチプレクサ１１４にお
いて未だに選択されている。なぜならば、この場合にお
ける論理ユニット２の新しいマップは論理ユニット１の
新しいマップと同一だからであり、即ち、ＦＸＣＨマッ
プは論理ユニット２内において既存のマップから新しい
マップへ変化させていなかったからである。従って、ど
の論理ユニットも浮動小数点交換命令を受取らなかった
場合には、「古い」マップ（論理ユニット１の前）が４
個の論理ユニットのうちの各々から出力され且つどの一
つ又は複数個のパーセルが発行されたかに拘らずに、該
マルチプレクサから出力される。マルチプレクサ１１４
が新しいマップを選択すると、それは浮動小数点交換Ｆ
ＸＣＨマップレジスタ１０２へ出力され且つ別のマルチ
プレクサ１２２を介して物理的にアップデートされる。
マルチプレクサ１２２は、推測（ｓｐｅｃｕｌａｔｉｖ
ｅ）ユニット１２４からの「フラッシュ信号」に従っ
て、マルチプレクサ１１４からの出力（新しいマップ）
とバックアップ状態ＲＡＭ１１６の出力（修復値）との
間で選択を行う。
【００３２】バックアップ状態ＲＡＭ１１６は４個の論
理ユニット（１１２Ａ，１１２Ｂ，１１２Ｃ，１１２
Ｄ）の各々から既存のＦＸＣＨマップ入力を受取る。こ
れらはマルチプレクサ１１４を参照して上述したのと同
様に発行される命令（パーセル）の数に従ってＲＡＭ１
１６内に保存される。この場合に、発行用信号は、更
に、バックアップ状態ＲＡＭ１１６に対する書込みイネ
ーブル信号としても作用し、従って、どの一つ又はそれ
以上のパーセルが発行されるかに依存して、論理ユニッ
トからの対応する既存の一つ又はそれ以上のマップが保
存される。バックアップ状態ＲＡＭ内に既存のマップを
保存する理由は、「推測実行（ｓｐｅｃｕｌａｔｉｖｅ
ｅｘｅｃｕｔｉｏｎ）」と呼ばれるもののためであ
り、それは、例えば、上掲した米国特許第５，４８７，
１５６号及び「メタフローアーキテクチャ」の文献の両
方に詳細に記載されている。
理ユニット（１１２Ａ，１１２Ｂ，１１２Ｃ，１１２
Ｄ）の各々から既存のＦＸＣＨマップ入力を受取る。こ
れらはマルチプレクサ１１４を参照して上述したのと同
様に発行される命令（パーセル）の数に従ってＲＡＭ１
１６内に保存される。この場合に、発行用信号は、更
に、バックアップ状態ＲＡＭ１１６に対する書込みイネ
ーブル信号としても作用し、従って、どの一つ又はそれ
以上のパーセルが発行されるかに依存して、論理ユニッ
トからの対応する既存の一つ又はそれ以上のマップが保
存される。バックアップ状態ＲＡＭ内に既存のマップを
保存する理由は、「推測実行（ｓｐｅｃｕｌａｔｉｖｅ
ｅｘｅｃｕｔｉｏｎ）」と呼ばれるもののためであ
り、それは、例えば、上掲した米国特許第５，４８７，
１５６号及び「メタフローアーキテクチャ」の文献の両
方に詳細に記載されている。
【００３３】推測実行においては、例えば条件付き分岐
命令などの制御依存性に起因するストールをできるだけ
多く回避し、候補命令の安定な供給を可能とすることに
よりパイプラインを満杯状態に維持するものである。こ
れを行うために、ブランチ即ち分岐がＢＴＢ１８（図１
参照）によって推測され且つ分岐後の命令が、実際の分
岐が行われる前に処理されて、候補命令の安定なプール
即ち蓄えを維持する。そうでない場合には、該処理は、
分岐命令が処理されるまでストールし、貴重な時間を浪
費することとなる。しかしながら、分岐予測を有する発
行は、分岐予測が不正確な場合の状態である。従って、
誤った分岐後に処理された命令は使用不可能なものとな
る。この状態を矯正するために、バックアップ状態ＲＡ
Ｍが論理ユニットからの既存のマップを格納し、各既存
のマップは該マップを適用することの可能なパーセルの
識別（ＩＤ）に対応している。
命令などの制御依存性に起因するストールをできるだけ
多く回避し、候補命令の安定な供給を可能とすることに
よりパイプラインを満杯状態に維持するものである。こ
れを行うために、ブランチ即ち分岐がＢＴＢ１８（図１
参照）によって推測され且つ分岐後の命令が、実際の分
岐が行われる前に処理されて、候補命令の安定なプール
即ち蓄えを維持する。そうでない場合には、該処理は、
分岐命令が処理されるまでストールし、貴重な時間を浪
費することとなる。しかしながら、分岐予測を有する発
行は、分岐予測が不正確な場合の状態である。従って、
誤った分岐後に処理された命令は使用不可能なものとな
る。この状態を矯正するために、バックアップ状態ＲＡ
Ｍが論理ユニットからの既存のマップを格納し、各既存
のマップは該マップを適用することの可能なパーセルの
識別（ＩＤ）に対応している。
【００３４】推測実行からのエラーを解消するための矯
正は、好適には、本発明においては、推測ユニット１２
４から読取りアドレス（Ｒ）をバックアップ状態ＲＡＭ
１１６へ送り且つＩＤ発生器１１８からの書込みアドレ
ス（Ｗ）を送ることによって実行される。ＩＤ発生器
は、各パーセルに対して独特のＩＤを発生する。この場
合には、ＩＤ発生器１１８は、発行用信号を受取り且つ
バックアップ状態ＲＡＭ１１６へ書込みアドレスを出力
し、それは新しいマップがそのアドレスから開始して連
続的に書込まれる箇所の参照アドレスである。ＩＤ発生
器については、例えば、上掲した米国特許第５，４８
７，１５６号及び「メタフローアーキテクチャ」の文献
に詳細に記載されている。
正は、好適には、本発明においては、推測ユニット１２
４から読取りアドレス（Ｒ）をバックアップ状態ＲＡＭ
１１６へ送り且つＩＤ発生器１１８からの書込みアドレ
ス（Ｗ）を送ることによって実行される。ＩＤ発生器
は、各パーセルに対して独特のＩＤを発生する。この場
合には、ＩＤ発生器１１８は、発行用信号を受取り且つ
バックアップ状態ＲＡＭ１１６へ書込みアドレスを出力
し、それは新しいマップがそのアドレスから開始して連
続的に書込まれる箇所の参照アドレスである。ＩＤ発生
器については、例えば、上掲した米国特許第５，４８
７，１５６号及び「メタフローアーキテクチャ」の文献
に詳細に記載されている。
【００３５】従って、推測ユニット１２４においてエラ
ーが検知される場合には、読取りアドレスがバックアッ
プ状態ＲＡＭ１１６へ送られて、最後に有効なＦＸＣＨ
マップ即ち「修復値」を探し出し且つフラッシュ信号が
マルチプレクサ１２２へ送られる。バックアップ状態Ｒ
ＡＭ１１６は該修復値をマルチプレクサ１２２へ出力
し、マルチプレクサ１２２はその修復値を浮動小数点交
換マップレジスタ１０２へ出力する。
ーが検知される場合には、読取りアドレスがバックアッ
プ状態ＲＡＭ１１６へ送られて、最後に有効なＦＸＣＨ
マップ即ち「修復値」を探し出し且つフラッシュ信号が
マルチプレクサ１２２へ送られる。バックアップ状態Ｒ
ＡＭ１１６は該修復値をマルチプレクサ１２２へ出力
し、マルチプレクサ１２２はその修復値を浮動小数点交
換マップレジスタ１０２へ出力する。
【００３６】図３における実施例における動作を図４Ａ
及び４Ｂのフローチャートを参照して説明する。図４Ａ
を参照すると、初期化ステップ２０２の後に、フラッシ
ュ信号がステップ２０４において受取られたか否かを決
定する。フラッシュ信号が受取られていない場合には、
次の命令がステップ２０８においてパース即ち解析され
る。注意すべきことであるが、ステップ２０６は１クロ
ックにおいて最大で４個のパーセルまで考慮する。ステ
ップ２１０は、問題の命令が２個のパーセルを発生する
命令であるか否かを決定する。例えば、命令がオペラン
ドとしてメモリ位置に対する一つの参照とレジスタに対
する一つの参照とを有する場合には、同一の命令が二つ
のパーセルレジスタ内にコピーされる。一つのコピーが
該メモリからのロードを取扱い且つ２番目のコピーがロ
ードされた値及び該レジスタに関して動作する。従っ
て、その命令が２個のパーセルを発生するような種類の
ものでない場合には、その命令はパーサから除去され且
つレジスタｉ（ｉ番目の繰返しに依存）をデコードする
ためにコピーされる（ステップ２１０及び２１６）。し
かしながら、その命令が２個のパーセルを発生する場合
には、第一のパーセルに対して、その命令はそれをパー
サから除去することなしにデコードレジスタｉへコピー
する（ステップ２１０，２１２，２１４）。第二パーセ
ルに対しては、その命令はパーサから除去され且つデコ
ードレジスタｉへコピーされる（ステップ２１０，２１
２，２１６）。
及び４Ｂのフローチャートを参照して説明する。図４Ａ
を参照すると、初期化ステップ２０２の後に、フラッシ
ュ信号がステップ２０４において受取られたか否かを決
定する。フラッシュ信号が受取られていない場合には、
次の命令がステップ２０８においてパース即ち解析され
る。注意すべきことであるが、ステップ２０６は１クロ
ックにおいて最大で４個のパーセルまで考慮する。ステ
ップ２１０は、問題の命令が２個のパーセルを発生する
命令であるか否かを決定する。例えば、命令がオペラン
ドとしてメモリ位置に対する一つの参照とレジスタに対
する一つの参照とを有する場合には、同一の命令が二つ
のパーセルレジスタ内にコピーされる。一つのコピーが
該メモリからのロードを取扱い且つ２番目のコピーがロ
ードされた値及び該レジスタに関して動作する。従っ
て、その命令が２個のパーセルを発生するような種類の
ものでない場合には、その命令はパーサから除去され且
つレジスタｉ（ｉ番目の繰返しに依存）をデコードする
ためにコピーされる（ステップ２１０及び２１６）。し
かしながら、その命令が２個のパーセルを発生する場合
には、第一のパーセルに対して、その命令はそれをパー
サから除去することなしにデコードレジスタｉへコピー
する（ステップ２１０，２１２，２１４）。第二パーセ
ルに対しては、その命令はパーサから除去され且つデコ
ードレジスタｉへコピーされる（ステップ２１０，２１
２，２１６）。
【００３７】その命令が適宜のレジスタへコピーされる
と、一つ又はそれ以上のパーセルがステップ２１８にお
いて発行されたか否かが決定される。そうでない場合に
は、本プロセスは終了する（ステップ２３２）。少なく
とも１個のパーセルが発生される場合には、対応する論
理ユニットへ入力された既存のマップが位置ＩＤにおい
てバックアップ状態ＲＡＭ内に書込まれる（ステップ２
１８及び２２０）。
と、一つ又はそれ以上のパーセルがステップ２１８にお
いて発行されたか否かが決定される。そうでない場合に
は、本プロセスは終了する（ステップ２３２）。少なく
とも１個のパーセルが発生される場合には、対応する論
理ユニットへ入力された既存のマップが位置ＩＤにおい
てバックアップ状態ＲＡＭ内に書込まれる（ステップ２
１８及び２２０）。
【００３８】問題のパーセルが２個のレジスタを交換す
るための交換命令であり且つ好適には、トップオブスタ
ック即ちスタックの上部ＳＴ（０）をＳＴ（ｊ）と交換
するための浮動小数点交換命令である場合には、ＦＸＣ
Ｈマップがアップデートされる（ステップ２２２及び２
２４）。問題のパーセルが浮動小数点交換命令ではない
場合には、ＦＸＣＨマップはアップデートされない。し
かしながら、問題のパーセルが浮動小数点レジスタを有
している場合には、ＦＸＣＨマップを使用して、各オペ
ランドの適宜の物理レジスタ番号を決定する（ステップ
２２６及び２２８）。ステップ２２４及び２２８の各々
の後に、次のＩＤを使用して次のパーセルが検索される
（ステップ２３０）。
るための交換命令であり且つ好適には、トップオブスタ
ック即ちスタックの上部ＳＴ（０）をＳＴ（ｊ）と交換
するための浮動小数点交換命令である場合には、ＦＸＣ
Ｈマップがアップデートされる（ステップ２２２及び２
２４）。問題のパーセルが浮動小数点交換命令ではない
場合には、ＦＸＣＨマップはアップデートされない。し
かしながら、問題のパーセルが浮動小数点レジスタを有
している場合には、ＦＸＣＨマップを使用して、各オペ
ランドの適宜の物理レジスタ番号を決定する（ステップ
２２６及び２２８）。ステップ２２４及び２２８の各々
の後に、次のＩＤを使用して次のパーセルが検索される
（ステップ２３０）。
【００３９】ステップ２０４において、フラッシュ信号
が発生すると、パーセルＫ（それは、推測ユニットにお
けるエラーから発生する第一パーセルである）及び爾後
のパーセルがフラッシュ即ち廃棄される（図４Ｂにおけ
るステップ２３４）。次いで、修復値が位置Ｋにおいて
バックアップ状態ＲＡＭから読出され、ＦＸＣＨマップ
を修復値の内容、即ち、エラーが発生する前のＦＸＣＨ
マップの内容へ設定する（ステップ２３６及び２３
８）。
が発生すると、パーセルＫ（それは、推測ユニットにお
けるエラーから発生する第一パーセルである）及び爾後
のパーセルがフラッシュ即ち廃棄される（図４Ｂにおけ
るステップ２３４）。次いで、修復値が位置Ｋにおいて
バックアップ状態ＲＡＭから読出され、ＦＸＣＨマップ
を修復値の内容、即ち、エラーが発生する前のＦＸＣＨ
マップの内容へ設定する（ステップ２３６及び２３
８）。
【００４０】付加的なサンプル命令を検討する前に、浮
動小数点命令におけるレジスタをアップデートする別の
プロセスについて図５を参照して説明する。図５は、Ｆ
ＸＣＨ，ＰＵＳＨ，ＰＯＰ命令を含む異なるタイプの命
令を取扱うためのフローチャートを示している。この場
合には、図５のフローチャートは、図４Ａのステップ２
２２，２２４，２２６，２２８を置換することが可能で
ある。従って、図４Ａのステップ２２０はステップ２５
２へ接続され且つ図５のステップ２７０は図４Ａのステ
ップ２３０へ接続される。
動小数点命令におけるレジスタをアップデートする別の
プロセスについて図５を参照して説明する。図５は、Ｆ
ＸＣＨ，ＰＵＳＨ，ＰＯＰ命令を含む異なるタイプの命
令を取扱うためのフローチャートを示している。この場
合には、図５のフローチャートは、図４Ａのステップ２
２２，２２４，２２６，２２８を置換することが可能で
ある。従って、図４Ａのステップ２２０はステップ２５
２へ接続され且つ図５のステップ２７０は図４Ａのステ
ップ２３０へ接続される。
【００４１】浮動小数点命令のみを考慮すると、問題の
命令がＦＸＣＨ命令である場合には、スタック、仮想レ
ジスタ、ＦＸＣＨマップがアップデートされるが、物理
レジスタは不変のまま止まる（例えば、図６Ｂ−６Ｄ，
７Ｂ，８Ｂ，８Ｅ，８Ｈ参照）（ステップ２５０，２５
２，２５４，２５６）。問題の命令がプッシュ（ＰＵＳ
Ｈ）命令である場合には、スタック、仮想レジスタ、ス
タックポインタ、物理レジスタがアップデートされる
が、ＦＸＣＨマップは不変のまま止まる（例えば、図７
Ａ，８Ｃ，８Ｄ参照）（ステップ２５８及び２６０）。
問題の命令がポップ（ＰＯＰ）命令である場合には、ス
タック及びスタックポインタがアップデートされるが、
仮想レジスタ、物理レジスタ、ＦＸＣＨマップは不変の
まま止まる（例えば、図７Ｄ及び８Ｆ参照）（ステップ
２６２及び２６４）。問題の命令が上述したものの何れ
でもないが、それが浮動小数点レジスタを包含する場合
には、ＦＸＣＨマップを使用して、正しい物理レジスタ
からオペランドを獲得する（例えば、図７Ｃ及び８Ｇ参
照）（ステップ２６６及び２６８）。
命令がＦＸＣＨ命令である場合には、スタック、仮想レ
ジスタ、ＦＸＣＨマップがアップデートされるが、物理
レジスタは不変のまま止まる（例えば、図６Ｂ−６Ｄ，
７Ｂ，８Ｂ，８Ｅ，８Ｈ参照）（ステップ２５０，２５
２，２５４，２５６）。問題の命令がプッシュ（ＰＵＳ
Ｈ）命令である場合には、スタック、仮想レジスタ、ス
タックポインタ、物理レジスタがアップデートされる
が、ＦＸＣＨマップは不変のまま止まる（例えば、図７
Ａ，８Ｃ，８Ｄ参照）（ステップ２５８及び２６０）。
問題の命令がポップ（ＰＯＰ）命令である場合には、ス
タック及びスタックポインタがアップデートされるが、
仮想レジスタ、物理レジスタ、ＦＸＣＨマップは不変の
まま止まる（例えば、図７Ｄ及び８Ｆ参照）（ステップ
２６２及び２６４）。問題の命令が上述したものの何れ
でもないが、それが浮動小数点レジスタを包含する場合
には、ＦＸＣＨマップを使用して、正しい物理レジスタ
からオペランドを獲得する（例えば、図７Ｃ及び８Ｇ参
照）（ステップ２６６及び２６８）。
【００４２】次に、本発明に基づく幾つかのさらなるサ
ンプル命令について検討する。図７Ａ−７ＤはＰＵＳ
Ｈ，ＦＸＣＨ，ＡＤＤ，ＰＯＰ命令を示しており、且つ
図６Ｄに示したレジスタ状態から継続している。図６Ｄ
のレジスタ状態から開始して、図７Ａは、Ｄ８をスタッ
クのトップ即ち上部へ挿入するためのプッシュ即ちＰＵ
ＳＨ命令に対してアップデートしたレジスタを示してい
る。スタック４００ＡはＳＴ（７）からＤ７を除去し、
Ｄ８に対して場所を開ける。スタックポインタはデクリ
メントし且つ現在はＤ８を収容している仮想レジスタ
「７」に対してポイントしている。ＦＸＣＨマップ４０
４Ａは変化していないが、物理レジスタ「７」はＤ８へ
上書きされている。
ンプル命令について検討する。図７Ａ−７ＤはＰＵＳ
Ｈ，ＦＸＣＨ，ＡＤＤ，ＰＯＰ命令を示しており、且つ
図６Ｄに示したレジスタ状態から継続している。図６Ｄ
のレジスタ状態から開始して、図７Ａは、Ｄ８をスタッ
クのトップ即ち上部へ挿入するためのプッシュ即ちＰＵ
ＳＨ命令に対してアップデートしたレジスタを示してい
る。スタック４００ＡはＳＴ（７）からＤ７を除去し、
Ｄ８に対して場所を開ける。スタックポインタはデクリ
メントし且つ現在はＤ８を収容している仮想レジスタ
「７」に対してポイントしている。ＦＸＣＨマップ４０
４Ａは変化していないが、物理レジスタ「７」はＤ８へ
上書きされている。
【００４３】図７Ｂはトップオブスタック即ちＳＴ
（０）をＳＴ（５）と交換するためのＦＸＣＨ命令に対
してアップデートしたレジスタを示している。この命令
は、スタック４００Ｂにおいて反映されているように、
ＳＴ（０）とＳＴ（５）の内容をスワップする。仮想レ
ジスタ４０２Ｂ内において、仮想レジスタ「７」（ＴＯ
Ｓ）と仮想レジスタ「４」（ＳＴ（５））の内容がスワ
ップされている。ＦＸＣＨマップ４０４Ｂもアップデー
トされており、従ってエントリ４及び７がスワップされ
て、仮想レジスタ「７」を物理レジスタ「４」へマップ
し且つ仮想レジスタ「４」を物理レジスタ「７」へマッ
プし、一方物理レジスタ４０６Ｂは不変のまま維持して
いる。
（０）をＳＴ（５）と交換するためのＦＸＣＨ命令に対
してアップデートしたレジスタを示している。この命令
は、スタック４００Ｂにおいて反映されているように、
ＳＴ（０）とＳＴ（５）の内容をスワップする。仮想レ
ジスタ４０２Ｂ内において、仮想レジスタ「７」（ＴＯ
Ｓ）と仮想レジスタ「４」（ＳＴ（５））の内容がスワ
ップされている。ＦＸＣＨマップ４０４Ｂもアップデー
トされており、従ってエントリ４及び７がスワップされ
て、仮想レジスタ「７」を物理レジスタ「４」へマップ
し且つ仮想レジスタ「４」を物理レジスタ「７」へマッ
プし、一方物理レジスタ４０６Ｂは不変のまま維持して
いる。
【００４４】次に、図７Ｃは、トップオブスタック即ち
ＳＴ（０）の内容をＳＴ（７）の内容と加算させるＡＤ
Ｄ命令を示している。ＳＴ（０）の内容はスタック４０
０Ｃにおいて（Ｄ４＋Ｄ３）へ変化しており且つ仮想レ
ジスタ「７」（ＴＯＳ）の内容も（Ｄ４＋Ｄ３）へ変化
している。ＦＸＣＨマップ４０４Ｃは変化していない
が、物理レジスタ「４」はこの加算を反映して変化して
いる。図７Ｄは図７ＣにおけるＡＤＤ演算からの加算結
果を除去するためのＰＯＰ即ちポップ命令を示してい
る。この場合には、スタック４００Ｄは、ＴＯＳから
（Ｄ４＋Ｄ３）を除去することによりＳＴ（７）におい
て空のスロットが形成されていることを示している。ス
タックポインタ（ＴＯＳ）は仮想レジスタ「７」から仮
想レジスタ「０」へ１だけインクリメントされている
が、仮想レジスタ４０２Ｄは変化していない。ＰＯＰ命
令は、ＦＸＣＨマップ４０４Ｄ又は物理レジスタ４０６
Ｄを変化させていない。
ＳＴ（０）の内容をＳＴ（７）の内容と加算させるＡＤ
Ｄ命令を示している。ＳＴ（０）の内容はスタック４０
０Ｃにおいて（Ｄ４＋Ｄ３）へ変化しており且つ仮想レ
ジスタ「７」（ＴＯＳ）の内容も（Ｄ４＋Ｄ３）へ変化
している。ＦＸＣＨマップ４０４Ｃは変化していない
が、物理レジスタ「４」はこの加算を反映して変化して
いる。図７Ｄは図７ＣにおけるＡＤＤ演算からの加算結
果を除去するためのＰＯＰ即ちポップ命令を示してい
る。この場合には、スタック４００Ｄは、ＴＯＳから
（Ｄ４＋Ｄ３）を除去することによりＳＴ（７）におい
て空のスロットが形成されていることを示している。ス
タックポインタ（ＴＯＳ）は仮想レジスタ「７」から仮
想レジスタ「０」へ１だけインクリメントされている
が、仮想レジスタ４０２Ｄは変化していない。ＰＯＰ命
令は、ＦＸＣＨマップ４０４Ｄ又は物理レジスタ４０６
Ｄを変化させていない。
【００４５】従って、図７Ａ−７Ｄの例においては、物
理レジスタを変化させた命令は図７Ａ及び７Ｃにおける
プッシュ（ｐｕｓｈ）及び加算（ａｄｄ）命令のみであ
る。ＦＸＣＨもポップ（ＰＯＰ）も何れの命令も物理レ
ジスタを変化させていない。図８Ａ−８ＨはＰＯＰ及び
ＡＤＤ命令を含むより多様なサンプルを示している。図
８Ａは図６Ａ及び７Ａと同様の初期状態を示している。
図８ＢはＳＴ（０）とＳＴ（６）とを交換するための別
のＦＸＣＨ命令を示している。従って、スタック５００
Ｂ、仮想レジスタ５０２Ｂ、ＦＸＣＨマップ５０４Ｂは
アップデートされる。図８Ｃ及び８Ｄは図７Ｃ及び７Ｄ
に類似したＰＵＳＨ命令を示しており、且つその結果が
示されている。次に、図８ＥはＳＴ（０）とＳＴ（７）
とを交換するためのＦＸＣＨ命令を示している（図８Ｄ
のＰＵＳＨ命令の後）。この場合には、ＴＯＳ５０１は
仮想レジスタ「６」にあるので、ＳＴ（７）は仮想レジ
スタ「５」に位置されている。従って、図８Ｄの仮想レ
ジスタにおけるＤ５及びＤ９は図８Ｅにおいてスワップ
される。又、ＦＸＣＨマップ５０４は５と０とをスワッ
ピングすることによって変化される。
理レジスタを変化させた命令は図７Ａ及び７Ｃにおける
プッシュ（ｐｕｓｈ）及び加算（ａｄｄ）命令のみであ
る。ＦＸＣＨもポップ（ＰＯＰ）も何れの命令も物理レ
ジスタを変化させていない。図８Ａ−８ＨはＰＯＰ及び
ＡＤＤ命令を含むより多様なサンプルを示している。図
８Ａは図６Ａ及び７Ａと同様の初期状態を示している。
図８ＢはＳＴ（０）とＳＴ（６）とを交換するための別
のＦＸＣＨ命令を示している。従って、スタック５００
Ｂ、仮想レジスタ５０２Ｂ、ＦＸＣＨマップ５０４Ｂは
アップデートされる。図８Ｃ及び８Ｄは図７Ｃ及び７Ｄ
に類似したＰＵＳＨ命令を示しており、且つその結果が
示されている。次に、図８ＥはＳＴ（０）とＳＴ（７）
とを交換するためのＦＸＣＨ命令を示している（図８Ｄ
のＰＵＳＨ命令の後）。この場合には、ＴＯＳ５０１は
仮想レジスタ「６」にあるので、ＳＴ（７）は仮想レジ
スタ「５」に位置されている。従って、図８Ｄの仮想レ
ジスタにおけるＤ５及びＤ９は図８Ｅにおいてスワップ
される。又、ＦＸＣＨマップ５０４は５と０とをスワッ
ピングすることによって変化される。
【００４６】図８Ｆは図８Ｅにおけるサンプルから継続
するＰＯＰ命令を示している。スタックにおいて、ＰＯ
Ｐ命令はトップオブスタック即ちスタックの上部におけ
るデータを除去し且つ空のスロットが形成される。仮想
レジスタにおいては、スタックポインタが仮想レジスタ
「６」から「７」へポイントするために１だけインクリ
メントするが、エントリＤ５は除去されない。又、ＦＸ
ＣＨマップ５０４Ｆ及び物理レジスタ５０６Ｆは変化し
ない。
するＰＯＰ命令を示している。スタックにおいて、ＰＯ
Ｐ命令はトップオブスタック即ちスタックの上部におけ
るデータを除去し且つ空のスロットが形成される。仮想
レジスタにおいては、スタックポインタが仮想レジスタ
「６」から「７」へポイントするために１だけインクリ
メントするが、エントリＤ５は除去されない。又、ＦＸ
ＣＨマップ５０４Ｆ及び物理レジスタ５０６Ｆは変化し
ない。
【００４７】図８ＧはＳＴ（２）がトップオブスタック
へ加算される場合のＡＤＤ命令を示している。図８Ｆを
参照すると、ＳＴ（２）はＤ１の値を有しており且つト
ップオブスタックはＤ８の値を有している。従って、ト
ップオブスタックは、現在、（Ｄ１＋Ｄ８）を有してお
り且つＳＴ（２）は同一のまま止まる。このことは、仮
想レジスタ５０２Ｆにおいても反映されている。ＦＸＣ
Ｈマップ５０４Ｇは変化することがないが、物理レジス
タ「７」は新しい番号がエンタされるので（Ｄ１＋Ｄ
８）へ変化する。
へ加算される場合のＡＤＤ命令を示している。図８Ｆを
参照すると、ＳＴ（２）はＤ１の値を有しており且つト
ップオブスタックはＤ８の値を有している。従って、ト
ップオブスタックは、現在、（Ｄ１＋Ｄ８）を有してお
り且つＳＴ（２）は同一のまま止まる。このことは、仮
想レジスタ５０２Ｆにおいても反映されている。ＦＸＣ
Ｈマップ５０４Ｇは変化することがないが、物理レジス
タ「７」は新しい番号がエンタされるので（Ｄ１＋Ｄ
８）へ変化する。
【００４８】図８Ｈは、この命令の前に、（Ｄ１＋Ｄ
８）を収容するトップオブスタックとＤ９を収容するＳ
Ｔ（６）とを交換するための別のＦＸＣＨ命令を示して
いる（図８Ｇ参照）。この命令は、トップオブスタック
である仮想レジスタ「７」とトップオブスタックから六
つ下側である仮想レジスタ「５」とをスワップさせる。
ＦＸＣＨマップ５０４Ｈは、０と７とをスワッピングす
ることによってアップデートされ、一方物理レジスタは
同一のまま止まる。従って、例えば、浮動小数点レジス
タＳＴ（６）を必要とする何らかのその後の命令は、正
しいオペランドに対し仮想レジスタ「５」を物理レジス
タ「７」へマップするＦＸＣＨマップ５０４Ｈを参照す
る。
８）を収容するトップオブスタックとＤ９を収容するＳ
Ｔ（６）とを交換するための別のＦＸＣＨ命令を示して
いる（図８Ｇ参照）。この命令は、トップオブスタック
である仮想レジスタ「７」とトップオブスタックから六
つ下側である仮想レジスタ「５」とをスワップさせる。
ＦＸＣＨマップ５０４Ｈは、０と７とをスワッピングす
ることによってアップデートされ、一方物理レジスタは
同一のまま止まる。従って、例えば、浮動小数点レジス
タＳＴ（６）を必要とする何らかのその後の命令は、正
しいオペランドに対し仮想レジスタ「５」を物理レジス
タ「７」へマップするＦＸＣＨマップ５０４Ｈを参照す
る。
【００４９】従って、本発明によれば、浮動小数点交換
演算のために必要とされるクロック数は、仮想レジスタ
及び、例えば、アップデートされる８個の物理レジスタ
番号を表わす３ビットを含むＦＸＣＨマップ又はルック
アップテーブルを使用することによって著しく減少され
ている。仮想レジスタ（プログラマによって見られる）
はＦＸＣＨマップによって物理レジスタに対してマッピ
ングされているので、物理レジスタの実際のデータビッ
トはあちこちと動かす必要はなく、それにより時間が節
約され且つ複雑なハードウエア配線は節約される。
演算のために必要とされるクロック数は、仮想レジスタ
及び、例えば、アップデートされる８個の物理レジスタ
番号を表わす３ビットを含むＦＸＣＨマップ又はルック
アップテーブルを使用することによって著しく減少され
ている。仮想レジスタ（プログラマによって見られる）
はＦＸＣＨマップによって物理レジスタに対してマッピ
ングされているので、物理レジスタの実際のデータビッ
トはあちこちと動かす必要はなく、それにより時間が節
約され且つ複雑なハードウエア配線は節約される。
【００５０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本発明は、整数交換演算（操作）などのそ
の他の演算即ち処理へ適用することも可能である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本発明は、整数交換演算（操作）などのそ
の他の演算即ち処理へ適用することも可能である。
【図１】 本発明において使用するプロセサのシステム
アーキテクチャを示した概略ブロック図。
アーキテクチャを示した概略ブロック図。
【図２】 浮動小数点演算（操作）の命令の流れを示し
た概略図。
た概略図。
【図３】 本発明に基づく浮動小数点演算システムの一
実施例を示した概略ブロック図。
実施例を示した概略ブロック図。
【図４Ａ】 本発明に基づく浮動小数点演算システムを
実施する処理の流れを示したフローチャート。
実施する処理の流れを示したフローチャート。
【図４Ｂ】 本発明に基づく浮動小数点演算システムを
実施する処理の流れを示したフローチャート。
実施する処理の流れを示したフローチャート。
【図５】 本発明に基づく浮動小数点演算システムを実
施する処理の流れを示したフローチャート。
施する処理の流れを示したフローチャート。
【図６Ａ】 本発明に基づく浮動小数点演算の一例を示
した概略図。
した概略図。
【図６Ｂ】 本発明に基づく浮動小数点演算の一例を示
した概略図。
した概略図。
【図６Ｃ】 本発明に基づく浮動小数点演算の一例を示
した概略図。
した概略図。
【図６Ｄ】 本発明に基づく浮動小数点演算の一例を示
した概略図。
した概略図。
【図７Ａ】 本発明に基づく浮動小数点演算の一例を示
した概略図。
した概略図。
【図７Ｂ】 本発明に基づく浮動小数点演算の一例を示
した概略図。
した概略図。
【図７Ｃ】 本発明に基づく浮動小数点演算の一例を示
した概略図。
した概略図。
【図７Ｄ】 本発明に基づく浮動小数点演算の一例を示
した概略図。
した概略図。
【図８Ａ】 本発明に基づく浮動小数点演算の一例を示
した概略図。
した概略図。
【図８Ｂ】 本発明に基づく浮動小数点演算の一例を示
した概略図。
した概略図。
【図８Ｃ】 本発明に基づく浮動小数点演算の一例を示
した概略図。
した概略図。
【図８Ｄ】 本発明に基づく浮動小数点演算の一例を示
した概略図。
した概略図。
【図８Ｅ】 本発明に基づく浮動小数点演算の一例を示
した概略図。
した概略図。
【図８Ｆ】 本発明に基づく浮動小数点演算の一例を示
した概略図。
した概略図。
【図８Ｇ】 本発明に基づく浮動小数点演算の一例を示
した概略図。
した概略図。
【図８Ｈ】 本発明に基づく浮動小数点演算の一例を示
した概略図。
した概略図。
【図９Ａ】 従来の浮動小数点演算の一例を示した概略
図。
図。
【図９Ｂ】 従来の浮動小数点演算の一例を示した概略
図。
図。
１０ システムアーキテクチャ １２ バスインターフェース １６ 命令キャッシュ １８ 分岐ターゲットバッファ（ＢＴＢ） ２０ フェッチ／デコードユニット ２２ データキャッシュ ２４ 発行ユニット ２６ メモリ棚 ２８，３０，３２ 演算論理ユニット（ＡＬＵ） ３４，３６ 浮動小数点ユニット（ＦＰＵ） １０２ 浮動小数点交換（ＦＸＣＨ）マップレジスタ １０４ 命令キャッシュ １０６ 命令パーサ １０８ パーセルレジスタ １１０ デコーダ １１２ 論理ユニット １１４ マルチプレクサ １１６ バックアップ状態ＲＡＭ １２２ マルチプレクサ １２４ 推測ユニット
Claims (29)
- 【請求項１】 スタック、仮想レジスタ、前記仮想レジ
スタのうちの一つをスタックのトップとして指し示すス
タックポインタ、物理レジスタ、前記仮想レジスタを前
記物理レジスタへマッピングする参照テーブルを有して
おり、命令を処理するシステムにおいて、 命令を発生する命令ユニット、 前記命令ユニットから命令を受取り、前記命令をデコー
ドし且つ交換命令を含む命令のタイプを決定するデコー
ドユニット、 前記参照テーブル及びデコードユニットへ結合されてお
り、前記デコードユニットから受取った各交換命令に対
して前記参照テーブルをアップデートする論理ユニッ
ト、を有しており、前記物理レジスタが前記各交換命令
に対して同一の内容を維持することを特徴とするシステ
ム。 - 【請求項２】 請求項１において、前記命令ユニット
が、 命令キャッシュ、 前記キャッシュへ結合している命令パーサ、 前記命令パーサへ結合されており且つ解析した命令を受
取る複数個のパーセルレジスタ、を有することを特徴と
するシステム。 - 【請求項３】 請求項１において、前記命令が浮動小数
点命令を包含しており且つ前記論理ユニットが前記命令
の何れかのオペランドを得るために前記参照テーブルを
参照することを特徴とするシステム。 - 【請求項４】 請求項１において、前記命令が浮動小数
点交換命令を包含していることを特徴とするシステム。 - 【請求項５】 請求項１において、前記命令が整数命令
を包含していることを特徴とするシステム。 - 【請求項６】 スタック、仮想レジスタ、前記仮想レジ
スタのうちの一つをスタックのトップとして指摘するス
タックポインタ、物理レジスタ、前記仮想レジスタを前
記物理レジスタへマッピングする参照テーブルを有して
おり、浮動小数点命令を処理するシステムにおいて、 複数個の命令を発生する命令ユニット、 前記命令ユニットから前記複数個の命令をそれぞれ受取
る複数個のデコーダを有しており、前記複数個の命令を
デコードし且つ前記命令のうちの何れか一つが浮動小数
点交換命令を包含する浮動小数点命令を含むものである
か否かを決定するデコードユニット、 前記参照テーブルへ結合しており且つ前記デコードユニ
ットにおける前記複数個のデコーダへそれぞれ結合して
いる複数個の論理装置を有しており、前記デコードユニ
ットから受取った各浮動小数点交換命令に対してアップ
デートしたテーブルを発生させ、前記物理レジスタが前
記各交換命令に対して同一の内容を維持する論理ユニッ
ト、 前記論理ユニットからアップデートされたテーブルを受
取り且つ前記アップデートされたテーブルで前記参照テ
ーブルをアップデートさせる制御ユニット、を有するこ
とを特徴とするシステム。 - 【請求項７】 請求項６において、更に、前記論理ユニ
ット及び前記制御ユニットへ結合されているメモリを有
しており、前記メモリは、前記制御ユニットからの制御
信号に従って優先度参照テーブルで前記参照テーブルを
アップデートさせることを特徴とするシステム。 - 【請求項８】 請求項７において、更に、前記制御ユニ
ット及び前記メモリへ結合しているマルチプレクサを有
しており、前記マルチプレクサは、前記制御ユニットか
らの制御信号に従って、前記メモリからの前記優先度参
照テーブル及び前記論理ユニットからのアップデートさ
れたテーブルのうちの一つで前記参照テーブルをアップ
デートさせることを特徴とするシステム。 - 【請求項９】 請求項６において、前記命令ユニット
が、 命令キャッシュ、 前記キャッシュへ結合している命令パーサ、 前記命令パーサへ結合しており且つ解析された命令を受
取る複数個のパーセルレジスタ、を有していることを特
徴とするシステム。 - 【請求項１０】 請求項６において、前記論理ユニット
が浮動小数点交換命令以外の浮動小数点命令に対して前
記参照テーブルを参照することを特徴とするシステム。 - 【請求項１１】 スタック、仮想レジスタ、前記仮想レ
ジスタのうちの一つに対してスタックのトップとして指
摘するスタックポインタ、物理レジスタ、前記仮想レジ
スタを前記物理レジスタに対してマッピングする参照テ
ーブルを使用して命令を処理する方法において、 命令ユニットから命令を発生し、 前記命令をデコードし且つ前記命令がデコードユニット
における交換命令を含むものであるか否かを決定し、 前記命令が交換命令である場合に、前記参照テーブルを
アップデートし且つ前記物理レジスタの内容を不変に維
持する、上記各ステップを有することを特徴とする方
法。 - 【請求項１２】 請求項１１において、前記命令を発生
するステップが、前記命令を解析するステップを有して
いることを特徴とする方法。 - 【請求項１３】 請求項１１において、更に、前記参照
テーブルを使用して浮動小数点命令を実行するステップ
を有していることを特徴とする方法。 - 【請求項１４】 請求項１１において、前記命令が浮動
小数点交換命令を包含していることを特徴とする方法。 - 【請求項１５】 請求項１１において、前記命令が整数
命令を包含していることを特徴とする方法。 - 【請求項１６】 請求項１１において、前記参照テーブ
ルをアップデートするステップが、 各浮動小数点交換命令に対して、アップデートしたテー
ブルを発生し且つ前記物理レジスタの内容を維持し、 前記アップデートしたテーブルで前記参照テーブルをア
ップデートする、上記各ステップを有することを特徴と
する方法。 - 【請求項１７】 請求項１１において、更に、制御信号
に従って優先度参照テーブルで前記参照テーブルをアッ
プデートするステップを有することを特徴とする方法。 - 【請求項１８】 請求項１７において、前記優先度参照
テーブルで前記参照テーブルをアップデートするステッ
プが、 前記参照テーブルを前記アップデートしたテーブルか又
は前記優先度参照テーブルの何れかでアップデートする
かを決定し、 前記決定するステップに従って前記参照テーブルをアッ
プデートする、上記各ステップを有することを特徴とす
る方法。 - 【請求項１９】 スタック、仮想レジスタ、スタックポ
インタ、物理レジスタ、前記仮想レジスタを前記物理レ
ジスタへ参照させるマップを使用して浮動小数点命令を
処理する方法において、 命令が浮動小数点交換命令であるか否かを決定し、 前記命令が浮動小数点交換命令である場合には、前記物
理レジスタの内容を不変のまま維持しながら、前記スタ
ック、仮想レジスタ及びマップをアップデートさせる、
上記各ステップを有することを特徴とする方法。 - 【請求項２０】 請求項１９において、更に、 前記命令がプッシュ命令であるか否かを決定し、 前記命令がプッシュ命令である場合には、前記マップの
内容を維持しながら、前記スタック、スタックポイン
タ、仮想レジスタ、物理レジスタをアップデートし、 前記命令がポップ命令であるか否かを決定し、 前記命令がポップ命令である場合には前記マップの内
容、仮想レジスタ、物理レジスタを維持しながら、前記
スタック及びスタックポインタをアップデートし、 前記命令が浮動小数点交換命令、プッシュ命令、ポップ
命令のうちの何れでもない場合に前記命令が浮動小数点
レジスタ命令であるか否かを決定し、 前記命令が浮動小数点レジスタ命令である場合に前記物
理レジスタを参照するために前記マップを使用して前記
命令を処理する、上記各ステップを有することを特徴と
する方法。 - 【請求項２１】 スタック、仮想レジスタ、スタックポ
インタ、物理レジスタ、前記仮想レジスタを前記物理レ
ジスタへ参照するマップを使用して浮動小数点演算を実
行するシステムにおいて、 命令が浮動小数点交換命令であるか否かを決定する手
段、 前記命令が浮動小数点交換命令である場合に、前記物理
レジスタの内容を不変のまま維持しながら前記スタッ
ク、仮想レジスタ、マップをアップデートする手段、を
有することを特徴とするシステム。 - 【請求項２２】 請求項２１において、更に、 前記命令がプッシュ命令であるか否かを決定する手段、 前記命令がプッシュ命令である場合に、前記マップの内
容を維持しながら、前記スタック、スタックポインタ、
仮想レジスタ、物理レジスタをアップデートする手段、 前記命令がポップ命令であるか否かを決定する手段、 前記命令がポップ命令である場合には、前記マップ、仮
想レジスタ、物理レジスタの内容を維持しながら、前記
スタック及びスタックポインタをアップデートする手
段、 前記命令が浮動小数点交換命令、プッシュ命令、ポップ
命令の何れか一つでない場合に前記命令が浮動小数点レ
ジスタ命令であるか否かを決定する手段、 前記命令が浮動小数点レジスタ命令である場合に前記物
理レジスタを参照するために前記マップを使用して前記
命令を処理する手段、を有することを特徴とするシステ
ム。 - 【請求項２３】 スタック、仮想レジスタ、前記仮想レ
ジスタのうちの一つをスタックのトップとして指摘する
スタックポインタ、物理レジスタ、前記仮想レジスタを
前記物理レジスタへマッピングする参照テーブルであっ
てその内容が物理レジスタ番号を有している参照テーブ
ルを使用して、浮動小数点命令を処理する方法におい
て、 参照テーブルエラー信号が発生したか否かを決定し、 命令を解析して前記参照テーブルエラー信号が発生しな
かった場合にパーセルを発生し、 前記パーセルが発行されているか否かを決定し、 前記パーセルが発行されている場合に前記参照テーブル
をメモリ内の所定の位置に保存し、 前記パーセルが浮動小数点交換命令であるか否かを決定
し、 前記パーセルが浮動小数点交換命令である場合に前記参
照テーブルをアップデートし且つ前記物理レジスタを不
変に維持する、上記各ステップを有することを特徴とす
る方法。 - 【請求項２４】 請求項２３において、前記参照テーブ
ルをアップデートするステップが、前記浮動小数点交換
命令のオペランドに従って前記参照テーブル内の物理レ
ジスタ番号をスワッピングするステップを包含している
ことを特徴とする方法。 - 【請求項２５】 請求項２３において、更に、 前記パーセルが浮動小数点交換命令でない場合に前記パ
ーセルが浮動小数点レジスタを有しているか否かを決定
し、 前記アップデートステップをスキップし且つ前記参照テ
ーブルを使用して命令オペランドを獲得する、上記各ス
テップを有することを特徴とする方法。 - 【請求項２６】 仮想レジスタ、物理レジスタ、前記仮
想レジスタを前記物理レジスタへマッピングする参照テ
ーブルを包含する命令を処理するシステムにおいて、 複数個の命令を発生する命令ユニット、 前記命令ユニットから前記複数個の命令を受取り、前記
命令をデコードし且つ命令が二つのオペランドレジスタ
の内容をスワップするか否かを決定するデコードユニッ
ト、 前記参照テーブル及びデコードユニットへ結合されてお
り、前記デコードユニットから受取った各交換命令に対
して前記参照テーブルをアップデートし、前記物理レジ
スタが各交換命令に対して同一の内容を維持する論理ユ
ニット、を有することを特徴とするシステム。 - 【請求項２７】 請求項２６において、更に、前記物理
レジスタの内容を観察する一つの態様を示すスタック及
び前記仮想レジスタのうちの一つに対してスタックのト
ップとして指摘するスタックポインタを有しており、前
記仮想レジスタが前記物理レジスタの内容を観察する別
の態様を示していることを特徴とするシステム。 - 【請求項２８】 請求項２６において、前記命令が浮動
小数点交換命令を包含していることを特徴とするシステ
ム。 - 【請求項２９】 請求項２７において、前記命令が整数
交換命令を包含していることを特徴とするシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US77558396A | 1996-12-31 | 1996-12-31 | |
| US08/775583 | 1996-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10254699A true JPH10254699A (ja) | 1998-09-25 |
| JP3841131B2 JP3841131B2 (ja) | 2006-11-01 |
Family
ID=25104852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35647097A Expired - Lifetime JP3841131B2 (ja) | 1996-12-31 | 1997-12-25 | 浮動小数点演算システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6035391A (ja) |
| EP (1) | EP0851343B1 (ja) |
| JP (1) | JP3841131B2 (ja) |
| DE (1) | DE69734093D1 (ja) |
Families Citing this family (43)
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1997
- 1997-12-12 EP EP97310050A patent/EP0851343B1/en not_active Expired - Lifetime
- 1997-12-12 DE DE69734093T patent/DE69734093D1/de not_active Expired - Lifetime
- 1997-12-25 JP JP35647097A patent/JP3841131B2/ja not_active Expired - Lifetime
-
1999
- 1999-02-23 US US09/255,353 patent/US6035391A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69734093D1 (de) | 2005-10-06 |
| EP0851343B1 (en) | 2005-08-31 |
| EP0851343A3 (en) | 2000-03-22 |
| US6035391A (en) | 2000-03-07 |
| EP0851343A2 (en) | 1998-07-01 |
| JP3841131B2 (ja) | 2006-11-01 |
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Legal Events
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| A521 | Request for written amendment filed |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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