JPH10229195A - Non-photosensitive vertical redundant two channel thin film transistor and manufacture thereof - Google Patents
Non-photosensitive vertical redundant two channel thin film transistor and manufacture thereofInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、デュアル薄膜トラ
ンジスタ構造及び該構造の製造方法に関する。The present invention relates to a dual thin film transistor structure and a method for manufacturing the structure.
【０００２】[0002]
【従来の技術】アモルファス・シリコン（ａ−Ｓｉ：
Ｈ）薄膜トランジスタ（ＴＦＴ）は、高品質、大面積液
晶ディスプレイ（ＬＣＤ）における優れた装置である。
ＴＦＴはまた、固体撮像素子（imager）、検出器、セン
サ及び電気的消去可能プログラマブル読取り専用メモリ
（ＥＥＰＲＯＭ）にも使われている。これらの大半の応
用例では、基板は多くの画素アレイに分割される。一つ
の画素に一つのＴＦＴがつけられる。これらのＴＦＴ
は、導電性金属線でｘ方向またはｙ方向に接続される。
ＴＦＴは画素面積の一部分を占めるため、画素の一部分
しか、光透過などの機能に利用できない。画素中のＴＦ
Ｔが占めていない面積の百分率は開口率と呼ばれる。実
用上、ＴＦＴ占有面積は、出来る限り小さく、つまりこ
の開口率を最大にすべきである。用途によっては不透明
基板を用いることもできるが、基板は、通常透明ガラス
である。ガラス・サイズは、５５０ｍｍ×６５０ｍｍと
非常に大きくすることもできるし、小さくすることもで
きる。ａ−Ｓｉ：Ｈ ＴＦＴには、電界効果移動度（μ
eff）が低く、感光性が高いという２つの本質的な欠点
がある。移動度は通常１．５ｃｍ2／Ｖｓ未満に限定さ
れている。この移動度を改善するためには、ａ−Ｓｉ：
Ｈ層をポリシリコンやセレン化カドミウム（ＣｄＳｅ）
などの他の材料で置き換える必要がある。感光性の問題
は、次に挙げるいくつかの方法で解決することができ
る。１）適切な上部チャネル・パッシベーション層を含
む３層構造にする、２）ａ−Ｓｉ：Ｈ層の厚さを薄くす
る、３）ａ−Ｓｉ：Ｈ層に欠陥中心を導入する、４）遮
光層を加える。最初の２つの方法は光漏電流を減少させ
るのには効果があるが、感光性を完全に除去することは
できない。第３の方法は、移動度など他のトランジスタ
特性を損なうため、ほとんど実用とされていない。遮光
層は、ポリマーまたは金属材料を用いることができ、最
も一般的にＴＦＴ ＬＣＤ製品に用いられている。有機
ポリマーを用いるときは、光学密度が低いため、厚い層
が必要である。金属層を用いるときは、通常、ＴＦＴ板
の反対側の板に堆積させる。バックライト源からの光が
金属パターンからＴＦＴ上部へ反射してしまい、光が漏
れる可能性がある。さらに、これらの遮光層は、受動装
置であり、ＴＦＴ性能を向上させない。2. Description of the Related Art Amorphous silicon (a-Si:
H) Thin film transistors (TFTs) are excellent devices in high quality, large area liquid crystal displays (LCDs).
TFTs are also used in solid state imagers (imagers), detectors, sensors and electrically erasable programmable read only memories (EEPROMs). In most of these applications, the substrate is divided into many pixel arrays. One TFT is provided for one pixel. These TFTs
Are connected in the x direction or the y direction by a conductive metal wire.
Since a TFT occupies a part of the pixel area, only a part of the pixel can be used for functions such as light transmission. TF in pixel
The percentage of the area not occupied by T is called the aperture ratio. In practice, the area occupied by the TFT should be as small as possible, that is, the aperture ratio should be maximized. Although an opaque substrate can be used for some applications, the substrate is usually transparent glass. The glass size can be very large, 550 mm x 650 mm, or it can be small. The a-Si: H TFT has a field effect mobility (μ
eff) is low and photosensitivity is high. Mobility is usually limited to less than 1.5 cm 2 / Vs. To improve this mobility, a-Si:
H layer is made of polysilicon or cadmium selenide (CdSe)
It needs to be replaced with other materials. The problem of photosensitivity can be solved in several ways: 1) A three-layer structure including an appropriate upper channel passivation layer is used. 2) The thickness of the a-Si: H layer is reduced. Add layers. Although the first two methods are effective in reducing light leakage current, they cannot completely eliminate photosensitivity. The third method is hardly practical because it impairs other transistor characteristics such as mobility. The light-shielding layer can be made of a polymer or a metal material, and is most commonly used in TFT LCD products. When an organic polymer is used, a thick layer is required because of its low optical density. When a metal layer is used, it is usually deposited on a plate opposite the TFT plate. Light from the backlight source may be reflected from the metal pattern to the upper portion of the TFT, and light may leak. Furthermore, these light blocking layers are passive devices and do not improve TFT performance.
【０００３】大面積ＴＦＴアレイ製造における最も重大
な問題は、歩留まりが低いことである。生産歩留まりを
高めるために、たとえば誘電体層や金属線に多くの冗長
構造が用いられている。これらは、上下金属線間の短絡
や金属線の開路など特定のタイプの欠陥を防ぐのには効
果がある。ランダム欠陥に対して決定打となる冗長ＴＦ
Ｔを供給できる構造はほとんどない。一つの画素に２つ
のＴＦＴをつけるという報告がなされている。一つのＴ
ＦＴの倍の面積を占めるため、画素の開口率が低下す
る。ＬＣＤ応用例では、開口率はディスプレイ性能及び
電力消費に直接影響する。そのため、一つのＴＦＴと同
じ面積を占める冗長ＴＦＴ構造が望ましい。[0003] The most significant problem in large area TFT array fabrication is low yield. In order to increase the production yield, for example, many redundant structures are used for dielectric layers and metal lines. These are effective in preventing certain types of defects, such as short circuits between upper and lower metal wires and open circuits of metal wires. Redundant TF to be determined for random defects
There is almost no structure that can supply T. It has been reported that two TFTs are provided for one pixel. One T
Since it occupies twice the area of the FT, the aperture ratio of the pixel decreases. In LCD applications, aperture ratio has a direct effect on display performance and power consumption. Therefore, a redundant TFT structure occupying the same area as one TFT is desirable.
【０００４】[0004]
【発明が解決しようとする課題】本発明の一目的は、縦
型冗長薄膜トランジスタを提供することである。SUMMARY OF THE INVENTION It is an object of the present invention to provide a vertical redundant thin film transistor.
【０００５】本発明の他の目的は、非感光性の縦型冗長
薄膜トランジスタを提供することである。Another object of the present invention is to provide a non-photosensitive vertical redundant thin film transistor.
【０００６】本発明の他の目的は、基板上に占める表面
積を最小にした縦型冗長薄膜トランジスタを提供するこ
とである。It is another object of the present invention to provide a vertical redundant thin film transistor which occupies a minimum surface area on a substrate.
【０００７】本発明の他の目的は、Ion/Ioff比を最大に
することである。Another object of the present invention is to maximize the Ion / Ioff ratio.
【０００８】本発明の他の目的は、マスキング段階の数
を最小にした縦型冗長薄膜トランジスタを製造すること
である。It is another object of the present invention to produce a vertical redundant thin film transistor with a minimum number of masking steps.
【０００９】本発明の他の目的は、ソース／ドレイン−
ゲート寄生容量を最小にした自己整合型薄膜トランジス
タ構造を提供することである。この構造は、液晶ディス
プレイ及び２次元撮像素子の応用例に有用である。Another object of the present invention is to provide a source / drain
An object of the present invention is to provide a self-aligned thin film transistor structure with a minimum gate parasitic capacitance. This structure is useful for applications of liquid crystal displays and two-dimensional imaging devices.
【００１０】本発明の他の目的は、冗長薄膜トランジス
タを使用する際の液晶ディプレイの開口面積を減らすこ
とである。Another object of the present invention is to reduce the opening area of a liquid crystal display when using a redundant thin film transistor.
【００１１】[0011]
【課題を解決するための手段】本発明は、半導体チャネ
ルが２つのゲート間に挟まれ、ソース／ドレインが下部
ゲートに自己整合する縦型冗長積層チャネル及びデュア
ル・ゲート構造を持つ薄膜トランジスタを教示する。SUMMARY OF THE INVENTION The present invention teaches a thin film transistor having a vertical redundant stacked channel and a dual gate structure in which a semiconductor channel is sandwiched between two gates and a source / drain is self-aligned to a lower gate. .
【００１２】本発明の一実施例では、単純な３マスク・
プロセスを用いた縦型冗長薄膜トランジスタの製造方法
を記載している。In one embodiment of the present invention, a simple three mask
A method for manufacturing a vertical redundant thin film transistor using a process is described.
【００１３】本発明では、新しいタイプのＴＦＴが開示
される。このＴＦＴは、図１に示すような縦型冗長デュ
アル・チャネル構造を有する。言い換えると、２つのＴ
ＦＴ、つまり上部ゲート及び下部ゲートＴＦＴを互いの
上部に作成する。そのため、ＴＦＴは全体で、従来のＴ
ＦＴ１個と同じ面積を占める。さらに、シリコン・チャ
ネルは、２つのＴＦＴの不透明ゲートで完全に囲まれて
いる。そのため、新しいＴＦＴは非感光性である。オン
電流などのＴＦＴ特性は、従来のＴＦＴより良い。縦型
冗長ＴＦＴのいくつかの製造方法が本発明で開示され
る。In the present invention, a new type of TFT is disclosed. This TFT has a vertical redundant dual channel structure as shown in FIG. In other words, two T
FT, ie, upper gate and lower gate TFT are formed on top of each other. Therefore, the TFT as a whole is a conventional T
It occupies the same area as one FT. In addition, the silicon channel is completely surrounded by the opaque gates of the two TFTs. Therefore, the new TFT is non-photosensitive. TFT characteristics such as ON current are better than conventional TFTs. Several methods of manufacturing a vertical redundant TFT are disclosed in the present invention.
【００１４】[0014]
【発明の実施の形態】図１及び図２に、２つの垂直に積
層した薄膜トランジスタ（ＴＦＴ）を示す。上部ＴＦＴ
は、下部ＴＦＴの真上に位置しており、これら２つのト
ランジスタは、同一のソース９及びドレイン１０、そし
てソース・ドレイン金属下の同一のｎ+半導体層８及び
１８を共有している。下部ＴＦＴは、下部ゲート２、窒
化シリコンなどの第１の誘電体層３、アモルファス・シ
リコンなどの第１の半導体層４、窒化シリコンなどの第
２の誘電体層５、高濃度にドープされたｎ+半導体層８
及び１８、そしてソース用の第２の導電金属層９及びド
レイン用の導電金属層１０から構成される。上部ＴＦＴ
は、窒化シリコンなどの第２の誘電体層５、アモルファ
ス・シリコンなどの第２の半導体層６、窒化シリコンな
どの第３の誘電体層７、窒化シリコンなどの第４の誘電
体層１１、金属層などの第３の導電層１２、上記ソース
９及びドレイン１０である第２の金属層、そして上述の
ｎ+半導体層８から構成される。1 and 2 show two vertically stacked thin film transistors (TFTs). Upper TFT
Are located directly above the lower TFT, and these two transistors share the same source 9 and drain 10 and the same n + semiconductor layers 8 and 18 under the source-drain metal. The lower TFT includes a lower gate 2, a first dielectric layer 3 such as silicon nitride, a first semiconductor layer 4 such as amorphous silicon, a second dielectric layer 5 such as silicon nitride, and highly doped. n + semiconductor layer 8
And 18, and a second conductive metal layer 9 for the source and a conductive metal layer 10 for the drain. Upper TFT
Are a second dielectric layer 5 such as silicon nitride, a second semiconductor layer 6 such as amorphous silicon, a third dielectric layer 7 such as silicon nitride, a fourth dielectric layer 11 such as silicon nitride, It is composed of a third conductive layer 12 such as a metal layer, a second metal layer serving as the source 9 and the drain 10 and the n + semiconductor layer 8 described above.
【００１５】第１の半導体層４及び第２の半導体層６に
は、アモルファス・シリコン、ポリシリコン、セレン化
カドミウムその他等価の半導体材料を用いることができ
る。第３の金属層としては、高導電性の金属が好まし
く、例えば、モリブデン、タンタルなどの高融点金属及
び高融点金属の合金が好ましい。銅やアルミニウムなど
その他の金属も使用してよいが、おそらく、高融点金属
より扱いにくい。第４の誘電体層には、例えば、窒化シ
リコン、酸化シリコン、酸窒化シリコン、酸化タンタ
ル、酸化アルミニウムまたはこれらの材料の任意の組み
合わせが使用できる。For the first semiconductor layer 4 and the second semiconductor layer 6, amorphous silicon, polysilicon, cadmium selenide and other equivalent semiconductor materials can be used. As the third metal layer, a highly conductive metal is preferable, and for example, a high melting point metal such as molybdenum and tantalum and an alloy of a high melting point metal are preferable. Other metals, such as copper and aluminum, may be used, but are probably more cumbersome than refractory metals. For the fourth dielectric layer, for example, silicon nitride, silicon oxide, silicon oxynitride, tantalum oxide, aluminum oxide, or any combination of these materials can be used.
【００１６】図１及び図２に記載された構造の製造方法
について次に述べる。Next, a method of manufacturing the structure shown in FIGS. 1 and 2 will be described.
【００１７】図３を参照すると、まず、コーニング７０
５９などのガラス基板１を用意し、その表面に、第１の
マスクを用いて第１の導電層を堆積させ、従来の手順に
従って下部ゲート２を画定する。下部ゲート２が完成し
た後、層３から７を順に下部ゲートに堆積させる。図４
のように一回で押し出すことが好ましい。上記の膜を堆
積した後、図５に示すように、フォトレジスト層１００
をスピン・コーティングし、層３−７上でソフト・ベー
クする。その後、水銀灯を用いて、図５に示すように下
部ゲートの下から層３−７及びフォトレジスト層を通し
てバックライト露光を行う。露光後、フォトレジスト層
を現像して、コンタクト・パターン１００−１を形成す
る。これは下部ゲートに自己整合する。その後、コンタ
クト・パターンをマスクとして用いて、第３の誘電体層
７をエッチング溶液でエッチングする。緩衝フッ化水素
酸などのエッチング溶液がプラズマ強化化学的気相付着
（ＰＥＣＶＤ）窒化シリコンに使用することができる。
エッチング溶液でエッチングした後、コンタクト・パタ
ーン１００−１を用いて層４−６をプラズマ・エッチン
グする。使用できるプラズマ・エッチングの一例とし
て、反応性イオン・エッチング（ＲＩＥ）が好ましい。
上述した２つのエッチング段階の後、フォトレジスト層
を図６のように剥がす。その後、図８及び図９の通り、
高濃度にドープされたｎ+半導体層を堆積させる。ｎ+半
導体層の堆積は、ＰＥＣＶＤを用いて行う。その後、ス
パッタ堆積法により金属層を堆積させる。その後、第２
の導電層にパターンを形成し、マスクでエッチングす
る。これによって、薄膜トランジスタのソース金属９及
びドレイン金属１９の領域が画定される。同じマスクを
用いてｎ+半導体層をエッチングし、ｎ+ソース領域８及
びｎ+ドレイン領域１８を形成する。この時点で、残り
のフォトレジスト・パターンを剥がすと、下部ＴＦＴは
完成する。Referring to FIG. 3, first, Corning 70
A glass substrate 1 such as 59 is prepared, a first conductive layer is deposited on the surface thereof using a first mask, and a lower gate 2 is defined according to a conventional procedure. After the lower gate 2 is completed, layers 3 to 7 are sequentially deposited on the lower gate. FIG.
It is preferable to extrude at once like this. After depositing the above film, as shown in FIG.
Is spin coated and soft baked on layers 3-7. Thereafter, backlight exposure is performed using a mercury lamp through the layer 3-7 and the photoresist layer from under the lower gate as shown in FIG. After exposure, the photoresist layer is developed to form a contact pattern 100-1. This is self-aligned to the lower gate. Thereafter, the third dielectric layer 7 is etched with an etching solution using the contact pattern as a mask. An etching solution such as buffered hydrofluoric acid can be used for plasma enhanced chemical vapor deposition (PECVD) silicon nitride.
After etching with the etching solution, layer 4-6 is plasma etched using contact pattern 100-1. As an example of a plasma etch that can be used, reactive ion etching (RIE) is preferred.
After the two etching steps described above, the photoresist layer is stripped off as shown in FIG. Then, as shown in FIG. 8 and FIG.
Deposit a heavily doped n + semiconductor layer. The deposition of the n + semiconductor layer is performed by using PECVD. Thereafter, a metal layer is deposited by a sputter deposition method. Then the second
A pattern is formed on the conductive layer and etched with a mask. As a result, regions of the source metal 9 and the drain metal 19 of the thin film transistor are defined. The n + semiconductor layer is etched using the same mask to form an n + source region 8 and an n + drain region 18. At this point, if the remaining photoresist pattern is stripped, the lower TFT is completed.
【００１８】残りの部分、上部ＴＦＴの形成について次
に説明する。前の段落で述べた手順に続いて、第４の誘
電体層を堆積させた後、この第４の誘電体層の上に第３
の導電層を堆積させる。マスク１００−２を用いて第３
の導電層にパターンを形成して、上部ＴＦＴの上部ゲー
ト領域を画定する。このマスクを用いて第３の導電層を
エッチングし、上部ＴＦＴの上部ゲート１２を形成す
る。この時点で、互いの上部に垂直に位置し、共通のソ
ース及びドレインを共有する２つのＴＦＴが形成され
る。しかし、直前に説明したとおり、第３の導電層のエ
ッチングの後、第４の誘電体層をエッチングして、ソー
ス金属層９及びドレイン金属層１０を露出させてもかま
わない。図１及び図２を参照のこと。The remaining part, the formation of the upper TFT, will now be described. Following the procedure described in the previous paragraph, after depositing a fourth dielectric layer, a third dielectric layer is deposited over the fourth dielectric layer.
Is deposited. Third using mask 100-2
A pattern is formed on the conductive layer to define an upper gate region of the upper TFT. Using this mask, the third conductive layer is etched to form the upper gate 12 of the upper TFT. At this point, two TFTs are formed that lie vertically on top of each other and share a common source and drain. However, as described immediately above, after the etching of the third conductive layer, the fourth dielectric layer may be etched to expose the source metal layer 9 and the drain metal layer 10. See FIG. 1 and FIG.
【００１９】任意選択で、第２の半導体層、第２の誘電
層及び第１の半導体層をコンタクト・パターンを用いて
プラズマ・エッチングせずに、第２の半導体層及び第２
の誘電体層のみをコンタクト・パターンを用いてエッチ
ングしてもよい。これを選択した場合には、第２の導電
層、ｎ+半導体層及び第１の半導体層をマスクを用いて
エッチングして、ソース領域及びドレイン領域からソー
ス及びドレインを形成することが必要になる。Optionally, the second semiconductor layer, the second dielectric layer and the first semiconductor layer are not plasma etched using the contact pattern, and the second semiconductor layer and the second
Only the dielectric layer may be etched using the contact pattern. When this is selected, it is necessary to form the source and the drain from the source region and the drain region by etching the second conductive layer, the n + semiconductor layer, and the first semiconductor layer using a mask. .
【００２０】ソース及びドレイン・コンタクト領域を画
定するための代替バックライト露光として、これらの領
域を画定するために下部ゲートに位置合せさせたマスク
を塗布し露光することもできる。上述した基本プロセス
のさらに別の代替方法として、基本プロセス中の３つの
段階を次のように変えることができる。第１に、ソース
・ドレイン領域を画定するためにバックライト露光を行
う代わりに、下部ゲートに整列させるためにマスクを使
って、ソース・ドレイン領域を画定することができる。
基本プロセスで、３つの層をプラズマ・エッチングする
段階の代りに、２つの層だけをプラズマ・エッチングし
て、第１の半導体層はプラズマ・エッチングしないこと
も可能である。後者の段階ではさらに、２つでなく３つ
の層をエッチングする段階が必要となる。この３つの層
は、第２の導電層、ｎ+半導体層及び第１の半導体層で
ある。これら３つの層をマスクを用いてエッチングし
て、ソース領域及びドレイン領域からソース及びドレイ
ンを形成する。As an alternative backlight exposure for defining the source and drain contact regions, a mask aligned with the lower gate can be applied and exposed to define these regions. As yet another alternative to the basic process described above, the three steps in the basic process can be changed as follows. First, instead of performing a backlight exposure to define the source / drain regions, the source / drain regions can be defined using a mask to align with the lower gate.
Instead of plasma etching three layers in the basic process, it is also possible to plasma etch only two layers and not to plasma etch the first semiconductor layer. The latter step also requires a step of etching three layers instead of two. These three layers are a second conductive layer, an n + semiconductor layer, and a first semiconductor layer. These three layers are etched using a mask to form a source and a drain from the source region and the drain region.
【００２１】基本プロセスのさらに別の代替方法とし
て、基本プロセスでプラズマ・エッチングされる３つの
層の代わりに２つの層をプラズマ・エッチングすること
ができる。第１の半導体層は、基本プロセスでは行うプ
ラズマ・エッチングを行わない。さらに、フォトレジス
ト層を剥がした後、高濃度にドープされたｎ+半導体層
を堆積する代わりに、イオン注入または非質量分離イオ
ン・シャワー注入を用いる。最後に、この代替方法と基
本プロセスの第３の相違点は、２つの層をエッチングし
て薄膜トランジスタの共通ソース／ドレインを形成する
代わりに、３つの層をエッチングしてこれらの領域を形
成することである。３つの層とは、第２の導電層、ｎ+
半導体層及び第１の半導体層である。この代替手段で
は、バックライト露光を用いる代わりに、ソース及びド
レイン・コンタクト領域に下部ゲートに位置合せさせた
マスクを用いることができる。As yet another alternative to the basic process, two layers can be plasma etched instead of the three plasma etched in the basic process. The first semiconductor layer is not subjected to the plasma etching performed in the basic process. Further, after stripping the photoresist layer, ion implantation or non-mass-separated ion shower implantation is used instead of depositing a heavily doped n + semiconductor layer. Finally, a third difference between this alternative and the basic process is that instead of etching the two layers to form the common source / drain of the thin film transistor, the three layers are etched to form these regions. It is. The three layers are a second conductive layer, n +
A semiconductor layer and a first semiconductor layer; In this alternative, instead of using backlight exposure, a mask aligned with the lower gate in the source and drain contact regions can be used.
【００２２】まとめとして、本発明の構成に関して以下
事項を開示する。In summary, the following is disclosed regarding the configuration of the present invention.
【００２３】（１）ａ）透明基板と、 ｂ）前記基板上の第１の導電層である下部ゲートと、 ｃ）前記ゲート及び前記基板上の第１の誘電体層と、 ｄ）前記第１の誘電体層上の第１の半導体層と、 ｅ）前記第１の半導体層上の第２の誘電体層と、 ｆ）前記第２の誘電体層上の第２の半導体層と、 ｇ）前記第２の半導体層上の第３の誘電体層と、 ｈ）前記第１の半導体層及び前記第２の半導体層の両方
に接触する、金属層及び強くドープされたｎ+層からな
る第２の導電層と、 ｉ）少なくとも前記第２の導電層及び前記第３の誘電体
層と接触する第４の誘電体層と、 ｊ）前記第４の誘電体層上の第３の導電層とを備え、そ
れによって、互いの上部に垂直に位置し、共通のソース
及びドレインを共有する２つの薄膜トランジスタを形成
することを特徴とする、縦型冗長デュアル薄膜トランジ
スタ。 （２）下部薄膜トランジスタが、前記下部ゲート、前記
第１の誘電体層、前記第１の半導体層、前記第２の誘電
体層及び前記第２の導電層の組み合わせにより形成さ
れ、上部薄膜トランジスタが、前記第２の誘電体層、前
記第２の半導体層、前記第３の誘電体層、前記第２の導
電層、前記第４の誘電体層及び前記第３の導電層の組み
合わせにより形成され、前記上部薄膜トランジスタが前
記下部薄膜トランジスタの上部に位置することを特徴と
する、上記（１）に記載のトランジスタ。 （３）前記第１及び第２の半導体層がアモルファス・シ
リコン材料を含むことを特徴とする、上記（１）に記載
のトランジスタ。 （４）前記第１及び第２の半導体層がポリシリコン材料
を含むことを特徴とする、上記（１）に記載のトランジ
スタ。 （５）前記第１及び第２の半導体層がセレン化カドミウ
ム材料を含むことを特徴とする、上記（１）に記載のト
ランジスタ。 （６）ａ）第１の導電層となるゲートである下部ゲート
・パターンを基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、第１の誘電体層、前記第１の誘電体
層上に第１の半導体層、前記第１の半導体層上に第２の
誘電体層、前記第２の誘電体層上に第２の半導体層、前
記第２の半導体層上に第３の誘電体層の各層を前記の順
序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートの下から、段階ｂの前記層を介し
て、前記フォトレジスト層上にバックライト露光を行う
段階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、前記下部ゲートに自己整合するコンタクト・パ
ターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、第２の誘電体層及び第１の半導体層をプラズマ・
エッチングする段階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）前記フォトレジスト層を剥がした後、高濃度にドー
プされたｎ+半導体層を堆積する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第２の導電層にパタ
ーンを形成する段階と、 ｌ）前記マスクを用いて第２の導電層及び前記ｎ+半導
体層をエッチングして、前記ソース領域及びドレイン領
域からソース及びドレインを形成する段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする、縦型冗長デュ
アル薄膜トランジスタを構築する方法。 （７）前記マスクを用いて前記第４の誘電体層をエッチ
ングして、前記ソース及び前記ドレインを露光する段階
を含むことを特徴とする、上記（６）に記載の方法。 （８）ａ）第１の導電層である下部ゲート・パターンを
基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、第１の誘電体層、前記第１の誘電体
層上に第１の半導体層、前記第１の半導体層上に第２の
誘電体層、前記第２の誘電体層上に第２の半導体層、前
記第２の半導体層上に第３の誘電体層の各層を前記の順
序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートの下から、段階ｂの前記層を介し
て、前記フォトレジスト層上にバックライト露光を行う
段階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、前記下部ゲートに自己整合するコンタクト・パ
ターンを形成する段階と、 ｆ）前記コンタクトパターンを用いて前記第３の誘電体
層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層及び第２の誘電体層をプラズマ・エッチングする段
階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）前記フォトレジスト層を剥がした後、高濃度にドー
プされたｎ+半導体層を堆積する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第２の導電層にパタ
ーンを形成する段階と、 ｌ）前記マスクを用いて、前記第２の導電層、前記ｎ+
半導体層及び前記第１の半導体層をエッチングして、前
記ソース領域及びドレイン領域からソース及びドレイン
を形成する段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする縦型冗長デュア
ル薄膜トランジスタを構築する方法。 （９）前記マスクを用いて前記第４の誘電体層をエッチ
ングして、前記ソース及び前記ドレインを露光する段階
を含むことを特徴とする、上記（８）に記載の方法。 （１０）ａ）第１の導電層である下部ゲート・パターン
を基板上に堆積しエッチングする段階と、 ｂ）前記基板上に第１の誘電体層、前記第１の誘電体層
上に第１の半導体層、前記第１の半導体層上に第２の誘
電体層、前記第２の誘電体層上に第２の半導体層、前記
第２の半導体層上に第３の誘電体層の各層を前記の順序
で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートに整合したマスクを塗布及び露光し
て、ソース及びドレイン・コンタクト領域を画定する段
階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、コンタクト・パターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、第２の誘電体層及び第１の半導体層をプラズマ・
エッチングする段階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）前記フォトレジスト層を剥がした後、高濃度にドー
プされたｎ+半導体層を堆積する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第２の導電層にパタ
ーンを形成する段階と、 ｌ）前記マスクを用いて第２の導電層及び前記ｎ+半導
体層をエッチングして、前記ソース領域及びドレイン領
域からソース及びドレインを形成する段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする縦型冗長デュア
ル薄膜トランジスタを構築する方法。 （１１）前記マスクを用いて前記第４の誘電体層をエッ
チングして、前記ソース及び前記ドレインを露光する段
階を含むことを特徴とする、上記（１０）に記載の方
法。 （１２）ａ）第１の導電層である下部ゲート・パターン
を基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、第１の誘電体層、前記第１の誘電体
層上に第１の半導体層、前記第１の半導体層上に第２の
誘電体層、前記第２の誘電体層上に第２の半導体層、前
記第２の半導体層上に第３の誘電体層の各層を前記の順
序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートに配列するマスクを塗布及び露光し
て、ソース及びドレイン・コンタクト領域を画定する段
階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、コンタクト・パターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、及び第２の誘電体層をプラズマ・エッチングする
段階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）前記フォトレジスト層を剥がした後、高濃度にドー
プされたｎ+半導体層を堆積する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記金属第２の導電層に
パターンを形成する段階と、 ｌ）前記マスクを用いて第２の導電層、前記ｎ+半導体
層及び前記第１の半導体層をエッチングして、前記ソー
ス領域及びドレイン領域からソース及びドレインを形成
する段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含むことを特徴とする縦型冗長デュアル薄膜トラ
ンジスタを構築する方法。 （１３）前記マスクを用いて前記第４の誘電体層をエッ
チングして、前記ソース及び前記ドレインを露光する段
階を含むことを特徴とする、上記（１２）に記載の方
法。 （１４）ａ）第１の導電層である下部ゲート・パターン
を基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、第１の誘電体層、前記第１の誘電体
層上に第１の半導体層、前記第１の半導体層上に第２の
誘電体層、前記第２の誘電体層上に第２の半導体層、前
記第２の半導体層上に第３の誘電体層の各層を前記の順
序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートの下から、段階ｂの前記層を介し
て、前記フォトレジスト層上にバックライト露光を行う
段階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、前記下部ゲートに自己整合するコンタクト・パ
ターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、第２の誘電体層をプラズマ・エッチングする段階
と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）高濃度にドープされたｎ+半導体コンタクト領域
を、イオン注入または非質量分離イオン・シャワー注入
により調製する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第１の金属にパター
ンを形成する段階と、 ｌ）第２の導電層、及び前記第１の半導体層をエッチン
グする段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする、縦型冗長デュ
アル薄膜トランジスタを構築する方法。 （１５）前記マスクを用いて前記第４の誘電体層をエッ
チングして、前記ソース及び前記ドレインを露光する段
階を含むことを特徴とする、上記（１４）に記載の方
法。 （１６）ａ）第１の導電層である下部ゲート・パターン
を基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、第１の誘電体層、前記第１の誘電体
層上に第１の半導体層、前記第１の半導体層上に第２の
誘電体層、前記第２の誘電体層上に第２の半導体層、前
記第２の半導体層上に第３の誘電体層の各層を前記の順
序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートに整合したマスクを塗布及び露光し
て、ソース及びドレイン・コンタクト領域を画定する段
階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、コンタクト・パターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、第２の誘電体層及び第１の半導体層をプラズマ・
エッチングする段階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）高濃度にドープされたｎ+半導体コンタクト領域
を、イオン注入または非質量分離イオン・シャワー注入
により調製する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第２の導電層にパタ
ーンを形成する段階と、 ｌ）第２の導電層、及び前記第１の半導体層をエッチン
グする段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階と、を含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする縦型冗長デュア
ル薄膜トランジスタを構築する方法。 （１７）前記マスクを用いて前記第４の誘電体層をエッ
チングして、前記ソース及び前記ドレインを露光する段
階を含むことを特徴とする、上記（１６）に記載の方
法。(1) a) a transparent substrate; b) a lower gate that is a first conductive layer on the substrate; c) a first dielectric layer on the gate and the substrate; A first semiconductor layer on the first dielectric layer; e) a second dielectric layer on the first semiconductor layer; f) a second semiconductor layer on the second dielectric layer; g) a third dielectric layer on the second semiconductor layer; and h) a metal layer and a heavily doped n + layer in contact with both the first semiconductor layer and the second semiconductor layer. A) a fourth dielectric layer in contact with at least the second conductive layer and the third dielectric layer; and j) a third dielectric layer on the fourth dielectric layer. Conductive layers, thereby forming two thin-film transistors vertically positioned on top of each other and sharing a common source and drain. And wherein a vertical redundant dual thin film transistor. (2) a lower thin film transistor is formed by a combination of the lower gate, the first dielectric layer, the first semiconductor layer, the second dielectric layer, and the second conductive layer; Formed by a combination of the second dielectric layer, the second semiconductor layer, the third dielectric layer, the second conductive layer, the fourth dielectric layer and the third conductive layer, The transistor according to (1), wherein the upper thin film transistor is located above the lower thin film transistor. (3) The transistor according to (1), wherein the first and second semiconductor layers include an amorphous silicon material. (4) The transistor according to (1), wherein the first and second semiconductor layers include a polysilicon material. (5) The transistor according to (1), wherein the first and second semiconductor layers include a cadmium selenide material. (6) a) depositing and etching a lower gate pattern, which is a gate to be a first conductive layer, on a substrate; and b) a first dielectric layer, the first dielectric on the substrate. A first semiconductor layer on the layer, a second dielectric layer on the first semiconductor layer, a second semiconductor layer on the second dielectric layer, and a third dielectric layer on the second semiconductor layer. Depositing each layer of the dielectric layer in the above order; c) depositing a positive photoresist layer on top of the layer of step b; d) below the lower gate, from below the layer of step b. E) performing a backlight exposure on said photoresist layer through: e) after said exposing in step d, developing said photoresist layer to form a contact pattern that is self-aligned with said lower gate. And f) the third invitation using the contact pattern. And etching the material layer by etching solution, g) the second semiconductor layer using the contact pattern, plasma a second dielectric layer and the first semiconductor layer
Etching; h) stripping the photoresist layer after the etching of steps f) and g); i) depositing a heavily doped n + semiconductor layer after stripping the photoresist layer J) depositing a second conductive layer after step i); and k) forming a pattern in the second conductive layer using a mask defining source and drain regions of the thin film transistor. 1) etching the second conductive layer and the n + semiconductor layer using the mask to form a source and a drain from the source region and the drain region; and m) after the step 1). Depositing a fourth dielectric layer; n) depositing a third conductive layer on the fourth dielectric layer; and o) using a mask defining an upper gate region of the thin film transistor. Forming a pattern in said third conductive layer, and p) etching said third conductive layer using said mask to form an upper gate from said upper gate region. Forming two thin film transistors vertically positioned on top of each other and sharing a common source and drain. (7) The method according to (6), further comprising: exposing the source and the drain by exposing the fourth dielectric layer using the mask. (8) a) depositing and etching a lower gate pattern that is a first conductive layer on a substrate; b) a first dielectric layer on the substrate, and a first dielectric layer on the first dielectric layer. A first semiconductor layer, a second dielectric layer on the first semiconductor layer, a second semiconductor layer on the second dielectric layer, and a third dielectric layer on the second semiconductor layer C) depositing a positive photoresist layer on top of said layer of step b; and d) from under said lower gate through said layer of step b. Performing a backlight exposure on the photoresist layer; e) developing the photoresist layer after the exposure of step d to form a contact pattern that is self-aligned with the lower gate; f) etching the third dielectric layer using the contact pattern; G) plasma etching the second semiconductor layer and the second dielectric layer using the contact pattern; and h) after the etching of steps f) and g). Stripping said photoresist layer; i) stripping said photoresist layer followed by depositing a heavily doped n + semiconductor layer; j) removing said second conductive layer after step i). Depositing; k) forming a pattern in the second conductive layer using a mask defining source and drain regions of the thin film transistor; and 1) forming the second conductive layer using the mask. Layer, the n +
Etching a semiconductor layer and said first semiconductor layer to form a source and a drain from said source and drain regions; m) depositing a fourth dielectric layer after step l); n) depositing a third conductive layer on the fourth dielectric layer; and o) forming a pattern in the third conductive layer using a mask defining an upper gate region of the thin film transistor. P) etching the third conductive layer using the mask to form an upper gate from the upper gate region, whereby the common source is positioned vertically on top of each other. And forming two redundant thin film transistors sharing a drain. (9) The method according to (8), further comprising exposing the source and the drain by etching the fourth dielectric layer using the mask. (10) a) depositing and etching a lower gate pattern that is a first conductive layer on a substrate; and b) depositing a first dielectric layer on the substrate and a first dielectric layer on the first dielectric layer. One semiconductor layer, a second dielectric layer on the first semiconductor layer, a second semiconductor layer on the second dielectric layer, and a third dielectric layer on the second semiconductor layer. Depositing each layer in the above order; c) depositing a positive photoresist layer on top of the layer in step b; d) applying and exposing a mask aligned with the lower gate to form the source and Defining a drain contact region; e) developing the photoresist layer after the exposure of step d to form a contact pattern; f) using the contact pattern to form the third For etching the dielectric layer of the substrate with an etching solution When, g) the second semiconductor layer using the contact pattern, plasma a second dielectric layer and the first semiconductor layer
Etching; h) stripping the photoresist layer after the etching of steps f) and g); i) depositing a heavily doped n + semiconductor layer after stripping the photoresist layer J) depositing a second conductive layer after step i); and k) forming a pattern in the second conductive layer using a mask defining source and drain regions of the thin film transistor. 1) etching the second conductive layer and the n + semiconductor layer using the mask to form a source and a drain from the source region and the drain region; and m) after the step 1). Depositing a fourth dielectric layer; n) depositing a third conductive layer on the fourth dielectric layer; and o) using a mask defining an upper gate region of the thin film transistor. Forming a pattern in said third conductive layer, and p) etching said third conductive layer using said mask to form an upper gate from said upper gate region. Forming two vertical thin-film transistors vertically positioned on top of each other and sharing a common source and drain. (11) The method according to (10), further comprising: exposing the source and the drain by etching the fourth dielectric layer using the mask. (12) a) depositing and etching a lower gate pattern, which is a first conductive layer, on a substrate; and b) a first dielectric layer on the substrate, and a first dielectric layer on the first dielectric layer. A first semiconductor layer, a second dielectric layer on the first semiconductor layer, a second semiconductor layer on the second dielectric layer, and a third dielectric layer on the second semiconductor layer C) depositing a positive photoresist layer on top of said layer in step b), d) applying and exposing a mask arranged on said lower gate, And e) developing the photoresist layer after the exposure in step d to form a contact pattern; and f) forming the contact pattern using the contact pattern. Etch the dielectric layer 3 with an etching solution G) plasma etching the second semiconductor layer and the second dielectric layer using the contact pattern; and h) after the etching of steps f) and g), the photoresist Stripping a layer; i) depositing a heavily doped n + semiconductor layer after stripping said photoresist layer; and j) depositing a second conductive layer after step i). K) forming a pattern in the metal second conductive layer using a mask defining a source region and a drain region of the thin film transistor; 1) using the mask to form a second conductive layer, the n + Etching a semiconductor layer and said first semiconductor layer to form a source and a drain from said source and drain regions; m) depositing a fourth dielectric layer after step l); n) depositing a third conductive layer on the fourth dielectric layer; and o) forming a pattern in the third conductive layer using a mask defining an upper gate region of the thin film transistor. And p) etching the third conductive layer using the mask to form an upper gate from the upper gate region. (13) The method according to (12), further comprising: exposing the source and the drain by etching the fourth dielectric layer using the mask. (14) a) depositing and etching a lower gate pattern, which is a first conductive layer, on a substrate; and b) a first dielectric layer on the substrate, and a first dielectric layer on the first dielectric layer. A first semiconductor layer, a second dielectric layer on the first semiconductor layer, a second semiconductor layer on the second dielectric layer, and a third dielectric layer on the second semiconductor layer C) depositing a positive photoresist layer on top of said layer of step b; and d) from under said lower gate through said layer of step b. Performing a backlight exposure on the photoresist layer; e) developing the photoresist layer after the exposure of step d to form a contact pattern that is self-aligned with the lower gate; f) etching the third dielectric layer using the contact pattern; G) etching the second semiconductor layer and the second dielectric layer using the contact pattern, and h) after the etching of steps f) and g). Stripping said photoresist layer; i) preparing a heavily doped n + semiconductor contact region by ion implantation or non-mass-separated ion shower implantation; j) a second after step i) Depositing a conductive layer of: k) forming a pattern in the first metal using a mask defining source and drain regions of the thin film transistor; 1) forming a second conductive layer; and Etching a first semiconductor layer; m) depositing a fourth dielectric layer after step l); and n) depositing a third conductive layer on said fourth dielectric layer. And o) forming a pattern in the third conductive layer using a mask defining an upper gate region of the thin film transistor; and p) etching the third conductive layer using the mask. Forming an upper gate from the upper gate region, thereby forming two thin film transistors vertically positioned on top of each other and sharing a common source and drain. How to build redundant dual thin film transistors. (15) The method according to (14), further comprising etching the fourth dielectric layer using the mask to expose the source and the drain. (16) a) depositing and etching a lower gate pattern, which is a first conductive layer, on a substrate; and b) a first dielectric layer on the substrate, and a first dielectric layer on the first dielectric layer. A first semiconductor layer, a second dielectric layer on the first semiconductor layer, a second semiconductor layer on the second dielectric layer, and a third dielectric layer on the second semiconductor layer C) depositing a positive photoresist layer on top of said layer in step b), d) applying and exposing a mask aligned with said lower gate, And e) developing the photoresist layer after the exposure in step d to form a contact pattern; and f) forming the contact pattern using the contact pattern. Etch the dielectric layer 3 with an etching solution And floor, g) the second semiconductor layer using the contact pattern, plasma a second dielectric layer and the first semiconductor layer
Etching; h) stripping the photoresist layer after the etching of steps f) and g); i) removing the heavily doped n + semiconductor contact region by ion implantation or non-mass separating ions. Preparing by shower injection; j) depositing a second conductive layer after step i); k) using a mask defining source and drain regions of the thin film transistor; Forming a pattern on: l) etching the second conductive layer and the first semiconductor layer; m) depositing a fourth dielectric layer after step l); n A) depositing a third conductive layer on the fourth dielectric layer; and o) forming a pattern in the third conductive layer using a mask defining an upper gate region of the thin film transistor. P) etching the third conductive layer using the mask to form an upper gate from the upper gate region, whereby the third conductive layer is positioned vertically on top of each other, and A method for constructing a vertical redundant dual thin film transistor, comprising forming two thin film transistors sharing a source and a drain. (17) The method according to (16), further comprising: exposing the source and the drain by exposing the fourth dielectric layer using the mask.
【図１】ソース・ドレインを露出させた本発明の縦型冗
長薄膜トランジスタ構造の概略図である。FIG. 1 is a schematic view of a vertical redundant thin film transistor structure of the present invention in which a source and a drain are exposed.
【図２】第４の誘電体層１１でソース・ドレインを覆っ
た本発明の縦型冗長薄膜トランジスタ構造の概略図であ
る。FIG. 2 is a schematic diagram of a vertical redundant thin film transistor structure of the present invention in which a source and a drain are covered by a fourth dielectric layer 11;
【図３】ガラス基板上の導電層である下部ゲートの概略
図である。FIG. 3 is a schematic diagram of a lower gate which is a conductive layer on a glass substrate.
【図４】図３の構造上に３枚の誘電体層及び２枚の半導
体層を交互に堆積させたものの概略図である。FIG. 4 is a schematic view of a structure in which three dielectric layers and two semiconductor layers are alternately deposited on the structure of FIG. 3;
【図５】ソース及びドレイン・コンタクト領域を画定す
るために構造上部にポジ型フォトレジスト層を堆積させ
た、下部ゲートの下からのバックライト露光の概略図で
ある。FIG. 5 is a schematic illustration of a backlight exposure from below the lower gate with a positive photoresist layer deposited on top of the structure to define source and drain contact regions.
【図６】露光済みフォトレジスト領域を除去した後の図
５の構造の概略図である。未露光のフォトレジスト層
は、図６に示す層４−７をエッチングで除去するための
マスクとして用いる。FIG. 6 is a schematic diagram of the structure of FIG. 5 after removing the exposed photoresist areas. The unexposed photoresist layer is used as a mask for etching away layer 4-7 shown in FIG.
【図７】層４をエッチングせずに、層５−７をエッチン
グした点以外は図６と同じ図である。FIG. 7 is the same as FIG. 6, except that layer 5-7 was etched without etching layer 4;
【図８】本発明のプロセスではじめて画定されたソース
とドレインを有する構造を示す図である。FIG. 8 illustrates a structure having a source and a drain defined for the first time in the process of the present invention.
【図９】第１の半導体層がｎ+半導体層と同じマスクを
用いてエッチングされる点以外は図８と同じ図である。FIG. 9 is the same as FIG. 8, except that the first semiconductor layer is etched using the same mask as the n + semiconductor layer.
１ ガラス基板 ３ 誘電体層 ４ 半導体層 ５ 誘電体層 ６ 半導体層 ７ 誘電体層 DESCRIPTION OF SYMBOLS 1 Glass substrate 3 Dielectric layer 4 Semiconductor layer 5 Dielectric layer 6 Semiconductor layer 7 Dielectric layer
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１９Ａ Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 29/78 619A
Claims (17)
に接触する、金属層及び強くドープされたｎ+層からな
る第２の導電層と、 ｉ）少なくとも前記第２の導電層及び前記第３の誘電体
層と接触する第４の誘電体層と、 ｊ）前記第４の誘電体層上の第３の導電層とを備え、そ
れによって、互いの上部に垂直に位置し、共通のソース
及びドレインを共有する２つの薄膜トランジスタを形成
することを特徴とする、縦型冗長デュアル薄膜トランジ
スタ。A) a transparent substrate; b) a lower gate that is a first conductive layer on the substrate; c) a first dielectric layer on the gate and the substrate; d) the first dielectric layer on the substrate. A) a first semiconductor layer on said dielectric layer; e) a second dielectric layer on said first semiconductor layer; f) a second semiconductor layer on said second dielectric layer; A) a third dielectric layer on the second semiconductor layer; and h) a metal layer and a heavily doped n + layer in contact with both the first semiconductor layer and the second semiconductor layer. A second conductive layer; i) a fourth dielectric layer in contact with at least the second conductive layer and the third dielectric layer; j) a third conductive layer on the fourth dielectric layer. Layers, thereby forming two thin film transistors that lie vertically on top of each other and share a common source and drain. To, vertical redundant dual thin film transistor.
ト、前記第１の誘電体層、前記第１の半導体層、前記第
２の誘電体層及び前記第２の導電層の組み合わせにより
形成され、上部薄膜トランジスタが、前記第２の誘電体
層、前記第２の半導体層、前記第３の誘電体層、前記第
２の導電層、前記第４の誘電体層及び前記第３の導電層
の組み合わせにより形成され、前記上部薄膜トランジス
タが前記下部薄膜トランジスタの上部に位置することを
特徴とする、請求項１に記載のトランジスタ。2. A lower thin film transistor is formed by a combination of the lower gate, the first dielectric layer, the first semiconductor layer, the second dielectric layer, and the second conductive layer. Is formed by a combination of the second dielectric layer, the second semiconductor layer, the third dielectric layer, the second conductive layer, the fourth dielectric layer, and the third conductive layer. The transistor of claim 1, wherein the upper thin film transistor is located above the lower thin film transistor.
ス・シリコン材料を含むことを特徴とする、請求項１に
記載のトランジスタ。3. The transistor of claim 1, wherein said first and second semiconductor layers comprise an amorphous silicon material.
ン材料を含むことを特徴とする、請求項１に記載のトラ
ンジスタ。4. The transistor according to claim 1, wherein said first and second semiconductor layers comprise a polysilicon material.
ドミウム材料を含むことを特徴とする、請求項１に記載
のトランジスタ。5. The transistor according to claim 1, wherein said first and second semiconductor layers comprise a cadmium selenide material.
ゲート・パターンを基板上に堆積しエッチングする段階
と、 ｂ）前記基板上に、 第１の誘電体層、 前記第１の誘電体層上に第１の半導体層、 前記第１の半導体層上に第２の誘電体層、 前記第２の誘電体層上に第２の半導体層、 前記第２の半導体層上に第３の誘電体層の各層を前記の
順序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートの下から、段階ｂの前記層を介し
て、前記フォトレジスト層上にバックライト露光を行う
段階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、前記下部ゲートに自己整合するコンタクト・パ
ターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、第２の誘電体層及び第１の半導体層をプラズマ・
エッチングする段階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）前記フォトレジスト層を剥がした後、高濃度にドー
プされたｎ+半導体層を堆積する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第２の導電層にパタ
ーンを形成する段階と、 ｌ）前記マスクを用いて第２の導電層及び前記ｎ+半導
体層をエッチングして、前記ソース領域及びドレイン領
域からソース及びドレインを形成する段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする、縦型冗長デュ
アル薄膜トランジスタを構築する方法。6. A method comprising: a) depositing and etching a lower gate pattern which is a gate to be a first conductive layer on a substrate; b) forming a first dielectric layer on the substrate; A first semiconductor layer on the dielectric layer, a second dielectric layer on the first semiconductor layer, a second semiconductor layer on the second dielectric layer, a second semiconductor layer on the second semiconductor layer; 3) depositing each layer of the dielectric layer in the above order; c) depositing a positive photoresist layer on top of said layer of step b; d) from under said lower gate; Performing a backlight exposure on said photoresist layer through said layer; e) after said exposure in step d, developing said photoresist layer to form a contact pattern self-aligned with said lower gate; Forming; f) using the contact pattern to form Etching a third dielectric layer with an etching solution; and g) using the contact pattern to plasma-etch the second semiconductor layer, the second dielectric layer and the first semiconductor layer.
Etching; h) stripping the photoresist layer after the etching of steps f) and g); i) depositing a heavily doped n + semiconductor layer after stripping the photoresist layer J) depositing a second conductive layer after step i); and k) forming a pattern in the second conductive layer using a mask defining source and drain regions of the thin film transistor. 1) etching the second conductive layer and the n + semiconductor layer using the mask to form a source and a drain from the source region and the drain region; and m) after the step 1). Depositing a fourth dielectric layer; n) depositing a third conductive layer on the fourth dielectric layer; and o) using a mask defining an upper gate region of the thin film transistor. Forming a pattern in said third conductive layer, and p) etching said third conductive layer using said mask to form an upper gate from said upper gate region. Forming two thin film transistors vertically positioned on top of each other and sharing a common source and drain.
エッチングして、前記ソース及び前記ドレインを露光す
る段階を含むことを特徴とする、請求項６に記載の方
法。7. The method of claim 6, comprising etching the fourth dielectric layer using the mask to expose the source and the drain.
ーンを基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、 第１の誘電体層、 前記第１の誘電体層上に第１の半導体層、 前記第１の半導体層上に第２の誘電体層、 前記第２の誘電体層上に第２の半導体層、 前記第２の半導体層上に第３の誘電体層の各層を前記の
順序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートの下から、段階ｂの前記層を介し
て、前記フォトレジスト層上にバックライト露光を行う
段階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、前記下部ゲートに自己整合するコンタクト・パ
ターンを形成する段階と、 ｆ）前記コンタクトパターンを用いて前記第３の誘電体
層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層及び第２の誘電体層をプラズマ・エッチングする段
階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）前記フォトレジスト層を剥がした後、高濃度にドー
プされたｎ+半導体層を堆積する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第２の導電層にパタ
ーンを形成する段階と、 ｌ）前記マスクを用いて、前記第２の導電層、前記ｎ+
半導体層及び前記第１の半導体層をエッチングして、前
記ソース領域及びドレイン領域からソース及びドレイン
を形成する段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする縦型冗長デュア
ル薄膜トランジスタを構築する方法。8. A method comprising: a) depositing and etching a first conductive layer, a lower gate pattern, on a substrate; and b) forming a first dielectric layer on the substrate, the first dielectric layer. A first semiconductor layer on the first semiconductor layer, a second dielectric layer on the first semiconductor layer, a second semiconductor layer on the second dielectric layer, a third dielectric layer on the second semiconductor layer Depositing each layer of a body layer in the above order; c) depositing a positive photoresist layer on top of the layer of step b; d) removing the layer of step b from below the lower gate; E) performing a backlight exposure on the photoresist layer, and e) developing the photoresist layer after the exposure of step d to form a contact pattern that is self-aligned with the lower gate. And f) the third dielectric layer using the contact pattern. G) etching said second semiconductor layer and said second dielectric layer using said contact pattern; and h) etching of steps f) and g). Removing the photoresist layer; i) depositing a heavily doped n + semiconductor layer after removing the photoresist layer; and j) a second conductive layer after step i). And k) forming a pattern in the second conductive layer using a mask defining source and drain regions of the thin film transistor; and 1) forming a pattern in the second conductive layer using the mask. A conductive layer, the n +
Etching a semiconductor layer and said first semiconductor layer to form a source and a drain from said source and drain regions; m) depositing a fourth dielectric layer after step l); n) depositing a third conductive layer on the fourth dielectric layer; and o) forming a pattern in the third conductive layer using a mask defining an upper gate region of the thin film transistor. P) etching the third conductive layer using the mask to form an upper gate from the upper gate region, whereby the common source is positioned vertically on top of each other. And forming two redundant thin film transistors sharing a drain.
エッチングして、前記ソース及び前記ドレインを露光す
る段階を含むことを特徴とする、請求項８に記載の方
法。9. The method of claim 8, including etching the fourth dielectric layer using the mask to expose the source and the drain.
ターンを基板上に堆積しエッチングする段階と、 ｂ）前記基板上に第１の誘電体層、 前記第１の誘電体層上に第１の半導体層、 前記第１の半導体層上に第２の誘電体層、 前記第２の誘電体層上に第２の半導体層、 前記第２の半導体層上に第３の誘電体層の各層を前記の
順序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートに整合したマスクを塗布及び露光し
て、ソース及びドレイン・コンタクト領域を画定する段
階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、コンタクト・パターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、第２の誘電体層及び第１の半導体層をプラズマ・
エッチングする段階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）前記フォトレジスト層を剥がした後、高濃度にドー
プされたｎ+半導体層を堆積する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第２の導電層にパタ
ーンを形成する段階と、 ｌ）前記マスクを用いて第２の導電層及び前記ｎ+半導
体層をエッチングして、前記ソース領域及びドレイン領
域からソース及びドレインを形成する段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする縦型冗長デュア
ル薄膜トランジスタを構築する方法。10. A method comprising: a) depositing and etching a lower gate pattern, which is a first conductive layer, on a substrate; b) a first dielectric layer on the substrate, on the first dielectric layer. A first semiconductor layer, a second dielectric layer on the first semiconductor layer, a second semiconductor layer on the second dielectric layer, and a third dielectric layer on the second semiconductor layer. Depositing each layer of the layers in the order described above; c) depositing a positive photoresist layer on top of the layer in step b; d) applying and exposing a mask aligned with the lower gate; Defining source and drain contact regions; e) developing the photoresist layer after the exposure of step d to form a contact pattern; f) using the contact pattern to form the contact pattern. Etch third dielectric layer with etching solution The method comprising, g) the second semiconductor layer using the contact pattern, plasma a second dielectric layer and the first semiconductor layer
Etching; h) stripping the photoresist layer after the etching of steps f) and g); i) depositing a heavily doped n + semiconductor layer after stripping the photoresist layer J) depositing a second conductive layer after step i); and k) forming a pattern in the second conductive layer using a mask defining source and drain regions of the thin film transistor. 1) etching the second conductive layer and the n + semiconductor layer using the mask to form a source and a drain from the source region and the drain region; and m) after the step 1). Depositing a fourth dielectric layer; n) depositing a third conductive layer on the fourth dielectric layer; and o) using a mask defining an upper gate region of the thin film transistor. Forming a pattern in said third conductive layer, and p) etching said third conductive layer using said mask to form an upper gate from said upper gate region. Forming two vertical thin-film transistors vertically positioned on top of each other and sharing a common source and drain.
をエッチングして、前記ソース及び前記ドレインを露光
する段階を含むことを特徴とする、請求項１０に記載の
方法。11. The method of claim 10, comprising etching the fourth dielectric layer using the mask to expose the source and the drain.
ターンを基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、 第１の誘電体層、 前記第１の誘電体層上に第１の半導体層、 前記第１の半導体層上に第２の誘電体層、 前記第２の誘電体層上に第２の半導体層、 前記第２の半導体層上に第３の誘電体層の各層を前記の
順序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートに配列するマスクを塗布及び露光し
て、ソース及びドレイン・コンタクト領域を画定する段
階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、コンタクト・パターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、及び第２の誘電体層をプラズマ・エッチングする
段階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）前記フォトレジスト層を剥がした後、高濃度にドー
プされたｎ+半導体層を堆積する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記金属第２の導電層に
パターンを形成する段階と、 ｌ）前記マスクを用いて第２の導電層、前記ｎ+半導体
層及び前記第１の半導体層をエッチングして、前記ソー
ス領域及びドレイン領域からソース及びドレインを形成
する段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含むことを特徴とする縦型冗長デュアル薄膜トラ
ンジスタを構築する方法。12. A substrate comprising: a) depositing and etching a first conductive layer, a lower gate pattern, on a substrate; b) a first dielectric layer on the substrate; A first semiconductor layer on the first semiconductor layer, a second dielectric layer on the first semiconductor layer, a second semiconductor layer on the second dielectric layer, a third dielectric layer on the second semiconductor layer Depositing each layer of the body layer in the above order; c) depositing a positive photoresist layer on top of the layer in step b; d) applying and exposing a mask arranged on the lower gate Defining source and drain contact areas; e) developing the photoresist layer after the exposure of step d to form a contact pattern; f) using the contact pattern. Etching the third dielectric layer with an etching solution G) plasma etching the second semiconductor layer and the second dielectric layer using the contact pattern; and h) after the etching of steps f) and g), Stripping a photoresist layer; i) depositing a heavily doped n + semiconductor layer after stripping said photoresist layer; and j) depositing a second conductive layer after step i). K) forming a pattern in the metal second conductive layer using a mask defining source and drain regions of the thin film transistor; and 1) forming a pattern in the second conductive layer using the mask. n + semiconductor layer and by etching the first semiconductor layer, forming source and drain from the source region and the drain region, m) step l) after, to deposit a fourth dielectric layer And n) depositing a third conductive layer on the fourth dielectric layer; and o) patterning the third conductive layer using a mask defining an upper gate region of the thin film transistor. Forming a vertical redundant dual thin film transistor, comprising: p) etching the third conductive layer using the mask to form an upper gate from the upper gate region. Method.
をエッチングして、前記ソース及び前記ドレインを露光
する段階を含むことを特徴とする、請求項１２に記載の
方法。13. The method according to claim 12, comprising etching the fourth dielectric layer using the mask to expose the source and the drain.
ターンを基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、 第１の誘電体層、 前記第１の誘電体層上に第１の半導体層、 前記第１の半導体層上に第２の誘電体層、 前記第２の誘電体層上に第２の半導体層、 前記第２の半導体層上に第３の誘電体層の各層を前記の
順序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートの下から、段階ｂの前記層を介し
て、前記フォトレジスト層上にバックライト露光を行う
段階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、前記下部ゲートに自己整合するコンタクト・パ
ターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、第２の誘電体層をプラズマ・エッチングする段階
と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）高濃度にドープされたｎ+半導体コンタクト領域
を、イオン注入または非質量分離イオン・シャワー注入
により調製する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第１の金属にパター
ンを形成する段階と、 ｌ）第２の導電層、及び前記第１の半導体層をエッチン
グする段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階とを含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする、縦型冗長デュ
アル薄膜トランジスタを構築する方法。14. A method comprising: a) depositing and etching a first conductive layer, a lower gate pattern, on a substrate; and b) forming a first dielectric layer on the substrate, the first dielectric layer. A first semiconductor layer on the first semiconductor layer, a second dielectric layer on the first semiconductor layer, a second semiconductor layer on the second dielectric layer, a third dielectric layer on the second semiconductor layer Depositing each layer of a body layer in the above order; c) depositing a positive photoresist layer on top of the layer of step b; d) removing the layer of step b from below the lower gate; E) performing a backlight exposure on the photoresist layer, and e) developing the photoresist layer after the exposure of step d to form a contact pattern that is self-aligned with the lower gate. And f) using the contact pattern to form the third dielectric. Etching the body layer with an etching solution; g) plasma etching the second semiconductor layer and the second dielectric layer using the contact pattern; and h) the steps f) and g). Stripping the photoresist layer after etching; i) preparing a heavily doped n + semiconductor contact region by ion implantation or non-mass-separated ion shower implantation; j) performing step i) Later depositing a second conductive layer; k) forming a pattern in the first metal using a mask defining source and drain regions of the thin film transistor; and 1) second conductive layer. And etching the first semiconductor layer; m) depositing a fourth dielectric layer after step l); n) a third conductive layer on the fourth dielectric layer O) forming a pattern in the third conductive layer using a mask defining an upper gate region of the thin film transistor; and p) forming the third conductive layer using the mask. Etching to form an upper gate from the upper gate region, thereby forming two thin film transistors vertically positioned on top of each other and sharing a common source and drain. To build a vertical redundant dual thin film transistor.
をエッチングして、前記ソース及び前記ドレインを露光
する段階を含むことを特徴とする、請求項１４に記載の
方法。15. The method according to claim 14, comprising etching the fourth dielectric layer using the mask to expose the source and the drain.
ターンを基板上に堆積しエッチングする段階と、 ｂ）前記基板上に、 第１の誘電体層、 前記第１の誘電体層上に第１の半導体層、 前記第１の半導体層上に第２の誘電体層、 前記第２の誘電体層上に第２の半導体層、 前記第２の半導体層上に第３の誘電体層の各層を前記の
順序で堆積する段階と、 ｃ）段階ｂの前記層の上部にポジ型フォトレジスト層を
堆積する段階と、 ｄ）前記下部ゲートに整合したマスクを塗布及び露光し
て、ソース及びドレイン・コンタクト領域を画定する段
階と、 ｅ）段階ｄの前記露光の後、前記フォトレジスト層を現
像して、コンタクト・パターンを形成する段階と、 ｆ）前記コンタクト・パターンを用いて前記第３の誘電
体層をエッチング溶液でエッチングする段階と、 ｇ）前記コンタクト・パターンを用いて前記第２の半導
体層、第２の誘電体層及び第１の半導体層をプラズマ・
エッチングする段階と、 ｈ）段階ｆ）及びｇ）のエッチングの後、前記フォトレ
ジスト層を剥がす段階と、 ｉ）高濃度にドープされたｎ+半導体コンタクト領域
を、イオン注入または非質量分離イオン・シャワー注入
により調製する段階と、 ｊ）段階ｉ）の後に第２の導電層を堆積する段階と、 ｋ）前記薄膜トランジスタのソース領域及びドレイン領
域を画定するマスクを用いて、前記第２の導電層にパタ
ーンを形成する段階と、 ｌ）第２の導電層、及び前記第１の半導体層をエッチン
グする段階と、 ｍ）段階ｌ）の後、第４の誘電体層を堆積する段階と、 ｎ）前記第４の誘電体層上に第３の導電層を堆積する段
階と、 ｏ）前記薄膜トランジスタの上部ゲート領域を画定する
マスクを用いて、前記第３の導電層にパターンを形成す
る段階と、 ｐ）前記マスクを用いて前記第３の導電層をエッチング
して、前記上部ゲート領域から上部ゲートを形成する段
階と、を含み、それによって、互いの上部に垂直に位置
し、共通のソース及びドレインを共有する２つの薄膜ト
ランジスタを形成することを特徴とする縦型冗長デュア
ル薄膜トランジスタを構築する方法。16. A method comprising: a) depositing and etching a first conductive layer, a lower gate pattern, on a substrate; b) forming a first dielectric layer on the substrate, the first dielectric layer. A first semiconductor layer on the first semiconductor layer, a second dielectric layer on the first semiconductor layer, a second semiconductor layer on the second dielectric layer, a third dielectric layer on the second semiconductor layer Depositing each of the body layers in the above order; c) depositing a positive photoresist layer on top of the layer in step b; d) applying and exposing a mask aligned with the lower gate Defining source and drain contact areas; e) developing the photoresist layer after the exposure of step d to form a contact pattern; f) using the contact pattern. Etching the third dielectric layer with an etching solution G) plasma contacting the second semiconductor layer, the second dielectric layer and the first semiconductor layer using the contact pattern.
Etching; h) removing the photoresist layer after the etching of steps f) and g); and i) removing the heavily doped n + semiconductor contact region by ion implantation or non-mass separating ions. Preparing by shower injection; j) depositing a second conductive layer after step i); k) using a mask defining source and drain regions of the thin film transistor; Forming a pattern on: l) etching the second conductive layer and the first semiconductor layer; m) depositing a fourth dielectric layer after step l); n A) depositing a third conductive layer on the fourth dielectric layer; and o) forming a pattern in the third conductive layer using a mask defining an upper gate region of the thin film transistor. And p) etching the third conductive layer using the mask to form an upper gate from the upper gate region, whereby the upper gate region is positioned vertically on top of each other, and A method for constructing a vertical redundant dual thin film transistor, comprising forming two thin film transistors sharing a source and a drain.
をエッチングして、前記ソース及び前記ドレインを露光
する段階を含むことを特徴とする、請求項１６に記載の
方法。17. The method of claim 16, including etching the fourth dielectric layer using the mask to expose the source and the drain.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2748497A JPH10229195A (en) | 1997-02-12 | 1997-02-12 | Non-photosensitive vertical redundant two channel thin film transistor and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2748497A JPH10229195A (en) | 1997-02-12 | 1997-02-12 | Non-photosensitive vertical redundant two channel thin film transistor and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10229195A true JPH10229195A (en) | 1998-08-25 |
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ID=12222414
Family Applications (1)
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|---|---|---|---|
| JP2748497A Pending JPH10229195A (en) | 1997-02-12 | 1997-02-12 | Non-photosensitive vertical redundant two channel thin film transistor and manufacture thereof |
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| JP (1) | JPH10229195A (en) |
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