JPH10224379A - Ａｔｍ再構成コントローラおよび再構成方法 - Google Patents

Ａｔｍ再構成コントローラおよび再構成方法

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JPH10224379A
JPH10224379A JP30132497A JP30132497A JPH10224379A JP H10224379 A JPH10224379 A JP H10224379A JP 30132497 A JP30132497 A JP 30132497A JP 30132497 A JP30132497 A JP 30132497A JP H10224379 A JPH10224379 A JP H10224379A
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atm
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cell
buffer
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JP30132497A
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Derek A Thompson
エー．トンプソン デレク
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Abstract

(57)【要約】 【課題】 受信ＡＴＭセルをＰＤＵに再構成し、セーブ
したホスト・メモリのような状況に従って、ＰＤＵをパ
ックするための手段を提供する。 【解決手段】 特にホスト・メモリ空間およびＩ／Ｏバ
ス帯域幅、ホスト・メモリ帯域幅、メモリ・システム帯
域幅のようなハードウェア・リソースおよびＣＰＵリソ
ースの利用を最適化するＡＴＭ再編成コントローラの開
示。上記システムは、できる場合には、ＰＤＵ状況、Ｐ
ＤＵデータおよびホスト・メモリ・データ・バッファへ
のポインタを結合して、状況待ち行列への長いバースト
書き込みとする。さらに、複数の状況バンドルは、メモ
リを効率的に使用するために、ホスト・メモリ・バッフ
ァにパックされる。情報を結合し、パックすることによ
るもう一つの利点は、ＣＰＵが隣接するメモリ領域にア
クセスしなければならない情報を結合したことによっ
て、ＣＰＵリソースを節約することができることであ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、概して、ＡＴＭセ
ルを再構成するための装置に関し、特にホスト・メモリ
空間およびＩ／Ｏバス帯域幅、ホスト・メモリ帯域幅、
メモリ・システム帯域幅のようなハードウェア・リソー
スおよびＣＰＵリソースの利用を最適化するＡＴＭ再構
成コントローラに関する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】Ａ
ＴＭは「非同期転送モード」を意味する。ＡＴＭは、Ｂ
−ＩＳＤＮ（広帯域サービス総合ディジタル網）プロト
コル・スタック用の移送技術として選択される。ＡＴＭ
技術はセルをベースとし、ＡＴＭネットワークは接続指
向である。さらに、接続は仮想的なもので、接続識別装
置は、イーサネット、トークン・リングのような他のネ
ットワーク形成技術と比較すると世界的な重要性を持っ
ていない。
【０００３】ＡＴＭネットワークの内容は、フレーム・
リレー・ネットワークの内容とほとんど同じである。加
入者は、フレーム・リレー委託情報速度（ＣＩＲ）に相
当するアクセスおよびポート速度および持続情報速度
（ＳＩＲ）を選択する。例えば、加入者トラヒックは、
１０メガビット／秒のＳＩＲつきの４５メガビット／秒
の速度で、キャリヤのＡＴＭネットワークにアクセスす
ることができる。上記トラヒックは、１０メガビット／
秒の速度でネットワークを伝播し、ネットワーク容量が
十分ある場合には、もっと速いビット速度にバーストす
ることができる。
【０００４】ＡＴＭは交換機コストが理想的であり、音
声、データおよびビデオを伝送するように設計されてい
るので、ＡＴＭはすぐにローカル・エリア・ネットワ−
ク（ＬＡＮ）として広く使用されるようになった。その
結果、多くの会社が、現在、ＡＴＭをベースとし、イー
サネット、トークン・リングおよびＴ１のような他のＬ
ＡＮ技術に変換できるＡＴＭ交換機を出荷している。さ
らに、ＡＴＭネットワークは、すでに大部分の他のＷＡ
Ｎ（広域ネットワーク）、ＭＡＮ（メトロポリタン・エ
リア・ネットワーク）およびＬＡＮ（ローカル・エリア
・ネットワ−ク）にとってかわりつつある。ＡＴＭは、
また事務所へのＡＴＭをベースとするリンクに、定期事
務所電話通信機能を付与するための小さな追加装置でも
ある。
【０００５】ＡＴＭの重要な特徴の一つは、ローカル・
エリアと広域エリアをカバーすることである。この技術
は、音声、データおよびビデオで始まり、それを５３バ
イトのセルに分割する。その後、この５３バイトのセル
は、高速回線を通して伝送される。インテリジェント端
末装置が、分割および再構成（ＳＡＲ）を行う。
【０００６】ＡＴＭセル再構成は、複数の５３バイトの
ＡＴＭセルを受信し、通常は４８バイトであるペイロー
ドを抽出し、ソースから伝送されたプロトコル・データ
単位（ＰＤＵ）を再構成するために、複数のセルからな
るペイロードを結合する。通常は、サンプル周期に受信
したＡＴＭセルは、多くの異なる仮想チャネルからのも
のである。それ故、ＡＴＭ再構成コントローラは、並列
の多重チャネル用のＰＤＵを再構成することができなけ
ればならない。全部のＰＤＵの転送が完了したあとで、
再構成コントローラは、適当なＰＤＵ記述子と一緒に事
象をホスト・コンピュータに報告しなければならない。
【０００７】ＡＴＭのＰＤＵは、１−６５、５３５バイ
トの範囲内であればどの長さのものでもよい。ＡＡＬ−
５フォーマットの場合には、再構成コントローラは、そ
のセルがＰＤＵの最後のセルであることを示す、ペイロ
ード・タイプ・インジケータ（ＰＴＩ）ビット・セット
を持つ最後のセルを受信するまでは、ＰＤＵの長さを知
ることができない。通常のメモリ・バッファの長さは、
普通、４０９６バイトである。
【０００８】ＡＴＭ再構成は、短時間の間に数千の小さ
なＰＤＵを含んでいるので、以前の再構成コントローラ
の設計は、１２８バイトのようなもっと小さなメモリ・
バッファ・サイズの定義を使用する。再構成は、小さな
バッファに４８バイトのペイロードを書き込むことによ
り開始する。ＰＤＵがかなりの長さを持っていると、こ
の小さなバッファはオーバーフロを起こす。このような
場合には、再構成コントローラは、容量の大きなバッフ
ァに書き込みを開始することによって、再構成を継続し
て行う。しかし、ＰＤＵの長さは変動し、小容量および
大容量のバッファに未使用の領域が頻繁に生じる。
【０００９】さらに、別の問題としては、Ｉ／Ｏバス、
ホスト・メモリ・バス、メモリ・システム・リソースお
よびＣＰＵリソースの効率的な使用がある。長さ４８バ
イトのＡＴＭセル・ペイロードでは、ホスト・メモリの
効率的な転送を行うには容量が小さすぎる。ＰＤＵの状
況情報はさらに小さい。データが記憶されているバッフ
ァへのポインタも、アプリケーションに伝送しなければ
ならないし、これらのポインタは、通常４８バイトより
短い。このような小さな伝送は、もちろん、バスおよび
ホスト・リソースを結合する。
【００１０】それ故、本発明の目的は、受信ＡＴＭセル
をＰＤＵに再構成し、セーブしたホスト・メモリのよう
な状況に従って、ＰＤＵをパックするための手段を提供
することである。
【００１１】本発明のもう一つの目的は、システム・リ
ソースを効率的に使用するために、ホスト・メモリの書
き込み動作を少なくすることである。
【００１２】
【課題を解決するための手段】本発明のメイン・メモリ
・バッファ、および再構成記述子リストを含むメイン・
メモリに記憶するためのプロトコル・データ単位に、Ａ
ＴＭセルを再構成するためのＡＴＭ再構成コントローラ
は、ＡＴＭセルを受信するための入力ポートと、ＡＴＭ
セルに対する仮想チャネルを識別し、識別した仮想チャ
ネルに関連するＡＴＭセルからペイロードを取り出し、
ＡＴＭセルからのペイロードと一緒に組立られた、再構
成プロトコル・データ単位に対する、プロトコル・デー
タ単位記述子ヘッダを組立るために、動作できるように
入力ポートに接続しているプロセッサと、ペイロードお
よびプロトコル・データ単位記述子ヘッダとを記憶する
ために、上記プロセッサに接続しているローカル・メモ
リ・バッファと、ローカル・メモリ・バッファにポイン
タを割当て、ローカル・メモリ・バッファが満杯になっ
た時にそれを判断するために、上記プロセッサに動作で
きるうように接続しているメモリ・マネージャと、ロー
カル・メモリ・バッファが満杯であるとの判断に従っ
て、アプリケーションによってアクセスするためのホス
ト・メモリに、一回のバーストで、ローカル・メモリ・
バッファの内容を書き込むために、ローカル・メモリ・
バッファに動作できるように接続しているメモリ・アク
セス・コントローラとを特徴としている。
【００１３】本発明は、できる場合には、ＰＤＵ状況、
ＰＤＵデータおよびホスト・メモリ・データ・バッファ
へのポインタを、状況待ち行列への大きなバースト書き
込みに組み合わせることにより上記問題を解決する。さ
らに、複数の状況バンドルは、メモリを効率的に使用す
るために、ホスト・メモリ・バッファにパックされる。
情報を結合し、パックすることによるもう一つの利点
は、ＣＰＵが隣接するメモリ領域にアクセスしなければ
ならない情報を結合したことによって、ＣＰＵリソース
を節約することができることである。
【００１４】本発明の原理によるシステムは、ＡＴＭセ
ルを受信するための手段と、仮想チャネルを識別するた
めの手段と、識別した仮想チャネルに関連するＡＴＭセ
ルからペイロードを取り出すための手段と、再構成した
プロトコル・データ単位のためのプロトコル・データ単
位記述子ヘッダを組立てるための手段と、ペイロードお
よびプロトコル・データ単位記述子ヘッダを記憶するた
めの複数のローカル・メモリ・バッファと、ローカル・
メモリ・バッファにポインタを割当て、ローカル・メモ
リ・バッファが満杯になった時を判断するためのメモリ
管理手段と、一回のバーストの間に、ローカル・メモリ
・バッファの内容を、アプリケーションによってアクセ
スするためのホスト・メモリに書き込むための転送手段
とを含む。
【００１５】ある態様によれば、本発明は、さらに、仮
想チャネルの状況を判断するための手段を含むＡＴＭ再
構成コントローラである。
【００１６】他の態様によれば、本発明は、さらにメイ
ン・メモリ・バッファ・ポインタを、再構成記述子リス
トの最後に設置するためのポインタ手段と、そのセル
が、プロトコル・データ単位の最後のセルであるかどう
かを判断するための判断手段と、そのセルが、プロトコ
ル・データ単位の最後のセルであるとの判断に従って、
再構成記述子リストに、ＰＤＵ記述子ヘッダを書き込む
ための第二の書き込み手段とを含むことができるＡＴＭ
再構成コントローラである。
【００１７】さらに他の態様によれば、本発明は、さら
に、コントローラが受信中であるか、アイドル状態であ
るかを判断するための手段を含む、仮想チャネルの状態
を判断するための手段である。
【００１８】さらに他の態様によれば、本発明は、さら
に、仮想チャネルがアイドル状態にあると判断された場
合にその判断に応じて、受信セルを第一のセルであると
識別するための手段を含む、コントローラが受信状態に
あるか、アイドル状態にあるかを判断するための手段で
ある。
【００１９】さらに他の態様によれば、本発明は、さら
に、そのセル内の一つのビットの読み取りに従って、受
信セルを最後のセルとして識別するための手段を含む、
コントローラが受信状態にあるか、アイドル状態にある
かを判断するための手段である。
【００２０】さらに他の態様によれば、本発明は、さら
に、ローカル・メモリ・バッファに対して、ローカル・
メモリ・バッファ・ポインタを割り当てるための手段を
含む、ローカル・メモリ・バッファに割当てを行うため
の手段である。
【００２１】さらに他の態様によれば、本発明は、さら
に、上記ポインタを、再構成接続テーブル入力のローカ
ル・メモリ再構成アドレス・フィールドに設置するため
の手段を含み、上記ポインタの設置により仮想チャネル
の状態がアイドル状態から受信状態に変化する、ローカ
ル・メモリ・バッファを割り当てるための手段である。
【００２２】さらに他の態様によれば、本発明は、さら
に、すべてのペイロードがローカル・メモリ・バッファ
に適合しているかどうかを判断するための容量判断手段
を含む、第一の書き込み手段である。
【００２３】本発明のＡＴＭセルを再構成するための方
法は、セルを受信するステップと、上記受信セルに関連
する仮想チャネル番号を判断するステップと、仮想チャ
ネルの状態を判断するステップと、上記仮想チャネルに
関連する受信セルから、取り出したペイロードを記憶す
るために、ローカル・メモリ・バッファを割り当てるス
テップと、ローカル・メモリ・バッファに、ペイロード
を記憶するステップと、メイン・メモリ・バッファを割
り当てるステップと、単一バースト書き込み動作中に、
ローカル・メモリ・バッファの内容を、メイン・メモリ
・バッファに書き込むステップとを特徴とする。
【００２４】図面について説明するが、全図面中、対応
する部材には類似の参照番号がつけてある。
【００２５】
【発明の実施の形態】本発明は、ホスト・メモリ空間お
よびＩ／Ｏバス帯域幅、ホスト・メモリ帯域幅、メモリ
・システム帯域幅のようなハードウェア・リソースおよ
びＣＰＵリソースの利用を最適化するＡＴＭ再編成コン
トローラを提供する。上記目的は、できる場合には、Ｐ
ＤＵ状況、ＰＤＵデータおよびホスト・メモリ・データ
・バッファへのポインタを、状況待ち行列への大きなバ
ースト書き込みに結合することにより上記問題を解決す
る。複数の状況バンドルは、メモリを効率的に使用する
ために、ホスト・メモリ・バッファにパックされる。情
報を結合し、パックすることによるもう一つの利点は、
ＣＰＵが隣接するメモリ領域にアクセスしなければなら
ない情報を結合したことによって、ＣＰＵリソースを節
約することができることである。
【００２６】図１は、可変ビット速度（すなわち、パケ
ットをベースとする）ＡＴＭ適応レイア（ＡＡＬ）に対
するプロトコル・モデル１００である。本発明は、ＡＴ
Ｍネットワークを通して、パケット送信を行うために必
要な再構成機能をサポートする。ＡＡＬ１０２は、サブ
レイヤーに分割される。サービス特定収束サブレイヤー
（ＳＳＣＳ）１０４は、保証転送（送信によるエラー修
正）のような追加サービス機能を追加するのに使用され
る。サービス特定収束サブレイヤー（ＳＳＣＳ）１０４
は、保証されない転送（すなわち、エラーは検出する
が、修正は行わない転送）用のゼロ・サブレイヤーであ
ってもよい。共通部分収束サブレイヤー（ＣＰＣＳ）１
０６は、フレーム・レベルでエラー検出および制御機能
を行う。第三のサブレイヤーは、フレームをＡＴＭセル
に分割し、ＡＴＭセルの多重化ストリームを、その元の
フレームに再構成するのに必要な機能を実行する分割再
構成サブレイヤー（ＳＡＲ）１０８である。
【００２７】ＡＡＬ３／４共通部分１１０のような種々
のＡＡＬタイプは、ＣＰＣＳ１０６およびＳＡＲ１０８
サブレイヤーの機能を実行するためにすでに指定されて
いる。ＡＴＭは音声、ビデオおよびデータを含むすべて
の種類のサービスをサポートするように設計されている
ので、異なるサービスは異なるＡＡＬを必要とするよう
に考えられていた。それ故、四つのＡＴＭ適応レイヤー
１０２が、元来定義されていた。ＡＡＬ１およびＡＡＬ
２は、保証されたビット速度を必要とする音声のような
アプリケーションをサポートし、ＡＡＬ３およびＡＡＬ
４は、ＡＴＭで送られるパケット・データをサポートす
ることを目的としていた。そのアイデアというのは、Ａ
ＡＬ３を（Ｘ．２５のような）接続指向パケット・サー
ビスにより使用し、ＡＡＬ４を（ＩＰのような）接続の
ないサービスにより使用しようとするものである。最終
的には、このような二つのタイプのサービスに、異なる
ＡＡＬを使用しても、不十分であることが分かり、ＡＡ
Ｌは、ＡＡＬ３／４と呼ばれているものに併合された
が、使い勝手はよくない。一方、ＡＡＬ３／４は、いく
つかのすでに分かっている欠点を持っているので、ＡＡ
Ｌ５と呼ばれる第五のＡＡＬが提案された。それ故、四
つのＡＡＬ、すなわち、ＡＡＬ１、２、３／４および５
が現在使用されている。
【００２８】ＡＡＬ３／４は、接続を行わない可変ビッ
ト速度サービスと、接続指向の可変ビット速度サービス
の両方を目的としている。ＡＡＬ３／４の主要な機能
は、一連の固定長セルとして、ＡＴＭネットワークを通
して、可変長パケットを伝送することができるのに十分
な情報を提供することである。すなわち、ＡＡＬは分割
および再構成プロセスをサポートする。
【００２９】図２は、ＣＰＣＳ−ＰＤＵ２００の構造で
ある。ＣＰＣＳ−ＰＤＵ２００は、可変長ＰＤＵを分割
する前に、セルに収容する方法を定義する。ＡＡＬレイ
ヤーまで送られたＰＤＵは、ヘッダ２０２およびトレー
ラ２０４を追加することによりカプセルに入れられ、そ
の結果得られたＣＰＣＳ−ＰＤＵ２００は、ＡＴＭセル
に分割される。ＣＰＣＳ−ＰＤＵフォーマットは、「８
ビットの共通部分インジケータ（ＣＰＩ）」で始まる
が、このＣＰＩはバージョン・フィールドのように、Ｃ
Ｓ−ＰＤＵフォーマットのどのバージョンが現在使用さ
れているのかを示す。次の８ビットは「開始タグ」（Ｂ
タグ）２１２を含み、特定のＰＤＵの「終了タグ」（Ｅ
タグ）２１４と一致すると考えられている。これによ
り、あるＰＤＵの最後のセルおよび他の第一のセルの喪
失により、二つのＰＤＵがうっかりして一つのＰＤＵに
結合され、プロトコル・スタックの次のレイヤーに送ら
れるのが防止される。ＢＡサイズのフィールド（バッフ
ァ割当サイズ）２１６は、必ずしも、（トレーラに含ま
れる）ＰＤＵ２１８の長さを持っているわけではない。
ＢＡサイズ２１６は、再構成にどのくらいのスペースが
割り当てられるのかについての、再構成プロセスへの示
唆であると考えられる。実際の長さを含んでいないの
は、送信側のホストは、ヘッダを送信したとき、ＣＳ−
ＰＤＵの長さを知らなかったからである。ＣＰＣＳ−Ｐ
ＤＵトレーラ２０４は、Ｅタグ２１４、ＰＤＵ２１８の
本当の長さ、およびＡＬ整合オクテット２２０を含む。
【００３０】図３は、ＡＡＬ３／４に対する分割／再構
成プロセス３００である。ＣＰＣＳ−ＰＤＵ３０２は、
４４バイトのセグメント３０４に分割される。各セグメ
ント３０４は、ＳＡＲ−ＰＤＵ３０８のペイロード３０
６を形成する。その後、各ＳＡＲ−ＰＤＵ３０８は、Ａ
ＴＭセル３１２の４８バイトのセル・ペイロード３１０
を形成する。各ＡＴＭセル３１２は、４バイトのセル・
ヘッダ３１４を含む。
【００３１】図４は、ＡＡＬ３／４に対するＳＡＲ−Ｐ
ＤＵ４００の構造である。ＳＡＲ−ＰＵＤ４００は、Ｓ
ＡＲヘッダ４０２およびＳＡＲトレーラ４０４を含む。
ＳＡＲヘッダ４０２は、ＳＴ４１０、ＳＮ４１２および
ＭＩＤ４１４フィールドを含む。ＳＡＲトレーラ４０４
は、長さインジケータ（ＬＩ）４２０および循環冗長チ
ェック（ＣＲＣ）４２２を含む。セグメント・タイプ
（ＳＴ）フィールド４１０は、そのセルがメッセージで
始まっているか（ＢＯＭ）、メッセージの連続で始まっ
ているか（ＣＯＭ）、またはメッセージ終了（ＥＯＭ）
セルで始まっているか、または上記フィールドが完全な
ＣＰＣＳ−ＰＤＵ（ＳＳＭ）を含んでいるかを示す。図
５は、メッセージの始まり（ＢＯＭ）５０４用のＳＴフ
ィールドの数値５０２、メッセージの連続（ＣＯＭ）５
０６、メッセージの終わり（ＥＯＭ）５０８セルまたは
完全なＣＰＣＳ−ＰＤＵ（ＳＳＭ）５１０を含むテーブ
ル５００である。
【００３２】図４について説明すると、連続番号（Ｓ
Ｎ）４１２は、（パケットの境界には無関係に）同じ仮
想接続上の連続ＳＡＲ−ＰＤＵに対して、モジュロ−１
６分だけ増分する。メッセージ識別（ＭＩＤ）フィール
ド４１４は、同じＣＰＣＳ−ＰＤＵからのすべてのＳＡ
Ｒ−ＰＤＵに対して同じ数値を持つ。メッセージ識別フ
ィールド４１４は、多重インターリーブしたパケットか
らのセルを、多重化から解放し、再構成するために、再
構成識別子の一部を形成するために使用することができ
る。長さインジケータ（ＬＩ）４２０は、ＳＡＲ−ＰＤ
Ｕペイロードの長さをバイト単位で示す。ＣＲＣ４２２
は、全ＳＡＲ−ＰＤＵにわたって計算した循環冗長チェ
ックであり、エラー検出に使用される。
【００３３】上記説明から、ＡＡＬ３／４が多数のフィ
ールドを必要とし、それ故、分割および再構成の概念上
簡単な機能を実行するために、多くのオーバヘッドを必
要とすることは明かである。実際、この観察は、ＡＴＭ
の初期の時代に何人もの人により行われ、ＡＡＬ５の標
準化が行われた。
【００３４】ＡＡＬ５は、接続指向可変ビット速度デー
タ・サービスをサポートする。ＡＡＬ５は、エラー回復
を犠牲にしたＡＡＬ３／４と比較すると、スリムなＡＡ
Ｌであり、再送信の中に組み込まれる。このように折り
合いをつけたことにより、帯域幅オーバヘッドはより少
なくなり、処理要件はさらに簡単になり、実行が簡単に
なる。いくつかの組織では、接続指向および接続を行わ
ないサービスの両方にＡＡＬ５を使用するように提案し
ている。
【００３５】ＡＡＬ５は、またパケットを分割、再構成
するための機構である。すなわち、送信側および受信側
が長いパケットを使用し、それをセルに分割することに
同意するためのルールブックである。送信側の作業は、
パケットを分割し、送信用のセルのグループに組み立て
ることである。受信側の作業は、エラーのない状態で無
傷で受信したパケットを確認し、再びもとの状態に組み
立てることである。図１に示す通り、ＡＡＬ５は、他の
任意のＡＡＬ１０２のように、共通の部分（ＣＰＣＳ）
１２０と、サービス特定部分（ＳＳＣＳ）１０４からな
る。上記共通部分は、さらに収束サブレイヤー（ＣＳ）
１０６および分割および再構成（ＳＡＲ）サブレイヤー
１０８からなる。ＳＡＲサブレイヤー１０８は、ＣＰＣ
Ｓ−ＰＤＵを、（同じＶＣＩで運ばれる）５３バイトの
セルを発生するために、ＡＴＭレイヤーに送られる４８
バイトのチャンク（ｃｈｕｎｋ）に分割する。
【００３６】図６は、ＡＡＬ５に対するＣＰＣＳ−ＰＤ
Ｕの構造６００である。ＣＰＣＳ−ＰＤＵペイロード６
０２は、０−６５、５３５バイトのＣＰＣＳユーザ情報
を含む可変長フィールドである。ＰＡＤフィールド６０
４は、ＣＰＣＳ−ＰＤＵを４８バイトの境界に整合する
ために使用される。上記ＰＡＤフィールド６０４は、任
意の数値を含むことができ、ＣＰＣＳトレーラ６２０の
ＣＲＣ−３２計算に含まれる。ＣＰＣＳ−００フィール
ド６０８は、ユーザ・ペイロードを識別するために使用
される。共通部分インジケータ（ＣＰＩ）６１０は、完
全には定義されていない。長さフィールド６１２は、フ
ァイルされたペイロードの長さをバイト単位で表示す
る。
【００３７】図７は、ＡＡＬ５に対する分割／再構成プ
ロセス７００である。ＣＰＣＳ−ＰＤＵ７０２は、４８
バイトのセグメント７０４に分割され、各セグメント７
０４はＳＡＲ−ＰＤＵ７０６を形成する。ＳＡＲ−ＰＤ
Ｕ７０６は部分的に満たされていない、何故なら、ＣＰ
ＣＳ−ＰＤＵ７０２は、４８バイト境界に割り当てられ
るからである。ＳＡＲ−ＰＤＵ７０６上には、ヘッダま
たはトレーラは存在しない。各ＳＡＲ−ＰＤＵ７０６
は、ＡＴＭセルの４８バイトのペイロード７１０を形成
する。各ＡＴＭセルは、５バイトのヘッダ７１２を持
つ。ＡＴＭユーザ間表示は、ＡＴＭセル・ヘッダ７１２
のペイロード・タイプ・フィールドで利用することがで
きる。ＡＡＬ５は、ＣＰＣＳ−ＰＤＵ７０２の最後のＳ
ＡＲ−ＰＤＵ７０６を表示するために、「１」のＡＴＭ
ユーザ間表示を使用する。他のすべてのＳＡＲ−ＰＵＤ
７０６は、「０」のＡＴＭユーザ間表示と一緒に、ＡＴ
Ｍセルにより運ばれる。
【００３８】図８は、ＡＴＭネットワークのユーザ・ネ
ットワーク・インターフェースのところの、ＡＴＭセル
８００のフォーマットである。一般フロー制御フィール
ド（ＧＦＣ）８０２は、一つのユーザ・ネットワーク・
インターフェースを共有する複数の装置間で、公平で効
率的なアクセスを確実に行うために使用される。２４ビ
ットのラベル・スペース８０４が供給され、二つのフィ
ールド、すなわち、８ビットの仮想パス識別子（ＶＰ
Ｉ）８０６と、１６ビットの仮想チャネル識別子（ＶＣ
Ｉ）８０８に分割される。ＶＰＩ８０６により、仮想パ
スを呼んだ仮想接続のあるグループを識別することがで
き、ＶＣＩ８０８により、各仮想パスの個々の仮想接続
を識別する。ペイロード・タイプ（ＰＴ）フィールド８
１０は、ユーザ情報およびネットワーク情報を区別する
ために使用される。ユーザ情報セルの場合には、ペイロ
ード・タイプ・フィールド８１０は、単一ビットのＡＴ
Ｍユーザ間識別を運ぶ。ネットワーク情報を示すペイロ
ード・タイプ・フィールド８１０を含むＡＴＭセルは、
分割エンティティにより挿入することができ、再構成エ
ンティティによりろ過することができる。セル損失優先
（ＣＬＰ）ビット８１２により、セルの二つの優先権を
定義することができ、この場合ネットワークは、混雑し
ている場合には低い方の優先権を捨てることができる。
ヘッダ・エラー・チェック（ＨＥＣ）フィールド８１４
は、セル・ヘッダ８２０の内容に対する８ビットの循環
冗長チェックを行う。
【００３９】図９は、共通に使用されるＡＴＭセルの、
実行および再構成を行うためのシステムの、ブロック図
９００である。従来の再構成コントローラ設計は、１２
８バイトのようなもっと容量の小さなバッファを使用し
ていた。上記バッファはパケット・メモリ９０２に含ま
れている。再構成は、パケット・メモリ９０２の、容量
の少ないバッファへのＳＡＲ書き込み用の４８バイトの
ペイロードにより始まる。小容量バッファがオーバーフ
ロした場合には、再構成コントローラは、大容量バッフ
ァへの書き込みを開始して処理を継続する。しかし、Ｐ
ＤＵの長さが変化するので、小容量バッファおよび大容
量バッファに未使用の領域が頻繁にできる。
【００４０】さらに、別の問題として、バス９０６、メ
モリ・システム・リソース９０２およびＣＰＵリソース
９１０の効率的な使用がある。４８バイトのＡＴＭセル
・ペイロードは、メモリ９０２に効率的に転送するには
容量が小さすぎる。ＰＤＵに対する状況情報は、さらに
小さい。データが記憶されているバッファへのポインタ
も、アプリケーションへ送る必要があり、これらポイン
タは、通常４８バイトより短い。もちろん、上記小規模
の転送はバス９０６とホスト・リソースとを結び付け
る。
【００４１】図１０は、本発明の再構成装置のブロック
図１０００である。ＡＴＭセルは、ＰＨＹ１００２を通
して受信され、ＳＡＲ１００４に転送される。ＰＤＵの
再構成は、ローカル・メモリ・バッファ１００６で行わ
れる。ローカル・メモリ・バッファの大きさは、バッフ
ァが満杯になったとき、バッファがホストＣＰＵ１０１
０ようなメイン・メモリ１００８に、一回のバースト書
き込み用のデータの再適量を保持するようなサイズに選
ばれる。通常のバッファの大きさは５１２バイトであ
る。本発明は、全ＰＤＵに（２０バイト程度の）ＰＤＵ
状態情報を加えたものが、５１２バイト（５１２−２０
＝４９２バイト）より小さい場合には、その状態はＰＤ
Ｕバッファに追加され、ローカル・メモリ・バッファ１
００６の内容は、メイン・メモリ１００８の状態待ち行
列に、一回のバースト書き込みで書き込まれる。
【００４２】効率的な転送を行うためには、バースト書
き込みを使用する必要がある。この場合、第一のバス・
サイクルがアドレスを供給し、その後の１２８のバス・
サイクルはデータ（４バイト幅のデータ・バス）であ
る。受信メモリは、データの記憶場所を決定するため
に、アドレスを増分に従って増大する。
【００４３】もう一つの特徴は、メイン・メモリの状態
待ち行列が、大容量メモリ・バッファ（通常４０９６バ
イト）の無限リンク・リストであることである。上記特
徴はいくつかの利点を持つ。状態および小さなＰＤＵを
結合すると、二つの書き込みが、ホスト・メモリ１００
８に対する一つの大きなバースト書き込みに結合され
る。メモリを効率的に使用するために、複数の小さなＰ
ＤＵの状態およびＰＤＵは、状態待ち行列の４０９６バ
イトのバッファにパックされる。このパッキングは重要
である。何故なら、動作および保守（ＯＡＭ）セルおよ
び生のセルＰＤＵは、４８バイトしかなく、ローカル・
エリア・ネットワ−ク・エミュレーション（ＬＡＮＥ）
用のアドレス解像度プロトコル（ＡＲＰ）ＰＤＵは、通
常、９６バイトであり、ＬＡＮＥに対するコマンドは通
常２００バイトであるからである。もう一つの利点は、
ソフトウェアがＰＤＵにすぐにアクセスし、ＣＰＵアド
レス変換参照バッファにページミスがあった場合には、
かなりのＣＰＵリソースを必要とする異なるメモリ・バ
ッファ・アドレスにジャンプする必要がないことであ
る。
【００４４】大型メモリ・バッファの無限リンク・リス
トにより、状態待ち行列用にリングを使用した過去の設
計の際に必要とした、ＣＰＵと再構成コントローラとの
間のメッセージが必要なくなる。リングは、有用な情報
への重ね書きを防止するための通信に、ホストおよび再
構成コントローラを必要とする。
【００４５】ＰＤＵが、一つのメモリ・バッファ（４０
９６＋４９２バイト）より少し大きい場合には、状態
は、ローカル・バッファ・メモリ１００６で、ローカル
・メモリ・バッファプラス残りのデータ・バイトへのポ
インタと結合され、この結合されたものは、一回のバー
ストで、メイン・メモリ１００８の状態待ち行列に書き
込まれる。このことは重要である。何故なら、大部分の
ＰＤＵ転送は、メモリ・ページの大きさに小さなＴＣＰ
／ＩＰまたはＵＤＰ／ＩＰヘッダを加えたものに等し
く、通常、第二のホスト・メモリ・バッファの小さな部
分しか使用しない。この機能は、また状態書き込みとオ
ーバーフロ・データの書き込みを結合して、ローカル・
メモリ１００６からホスト・メモリ１００８への一回の
大きなバースト書き込みにする。
【００４６】さらに、複数のホスト・メモリ・バッファ
全体を必要とする非常に大きなＰＤＵの場合には、再構
成コントローラは、これらホスト・メモリ・バッファへ
のポインタを局部的１００６に管理し、ＰＤＵを完全に
受信したとき、状態およびすべてのポインタを結合し
て、ホスト・メモリ１００８の状況待ち行列への一回の
バースト書き込みにする。従来の設計では、一回に一つ
のポインタを転送していた。状態およびすべてのポイン
タを、一つの隣接メモリ書き込みに集めることにより、
複数の小さな書き込みが一つの大きなバースト書き込み
に結合され、ＣＰＵリソースはポインタおよび状況を集
めなくてもすむようになる。
【００４７】図１１は、本発明の詳細なブロック図１１
００である。一つのセル１１０２がＰＨＹ１１０６を通
してＳＡＲ１１０４で受信される。受信されたセル１１
０２は、セルＦＩＦＯ１１０８に収容される。受信セル
１１０２を使用し、またＶＰＩ１１１２およびＶＣＩ１
１１４を使用して、仮想チャネル番号１１１０が決定さ
れる。この仮想チャネル番号１１１０は、再構成接続テ
ーブル１１１６および再構成接続テーブル入力１１１８
を索引するのに使用される。何故なら、ＶＣ１１１０
は、ＲＣＴ１１１６から取り出されたものであり、ＳＡ
Ｒ１１０４のＲＣＴＥ１１２０に収容されているからで
ある。ＶＣ１１１０に対するＲＣＴＥ１１１８は、アイ
ドル状態（状態０）、ローカル・メモリ・ポインタが有
効（状態１）、またはローカルおよびメイン・メモリ・
ポインタが有効（状態２）の中のいずれかの状態にあ
る、ＶＣ１１１０の現在の状況を決定する。ローカル・
メモリ・ポインタが有効である場合（状態１または２）
には、ＶＣ１１１０は受信状態にある。ＶＣ１１１０が
アイドル状態にある場合には、受信セル１１０２はＰＤ
Ｕの第一のセルであると判断される。ＰＴＩビット０が
１（ＳＤＵタイプ１）にセットされた場合には、セル１
１０２はＰＤＵの最後のセルであると判断される。
【００４８】ＶＣ１１１０がアイドル状態にある場合に
は、ローカル・メモリ・バッファ１１２２は、ＬＭＢＱ
レジスタ１１２４によって示される、ローカル・メモリ
のローカル・メモリ・バッファポインタ待ち行列（ＬＭ
ＢＱ）１１２６の頭から、ポインタを取り除くことによ
り、ローカル・バッファ・プール１１２３から割り当て
られる。上記ポインタは、再構成接続テーブル入力１１
２０のローカル・メモリ再構成アドレス（ＬＭＲＡ）１
１２８に収容される。これにより、ＶＣ１１１０の状態
は状態１に更新される。
【００４９】ＶＣ１１１０がアイドル状態でない場合
で、ローカル・メモリ・バッファ１１２２に残っている
バイト数が、４８より大きくなく、または等しい場合に
は、ローカル・メモリ・バッファ１１２２に収容するこ
とができるペイロード１１３０のその部分は、その中に
収容される。ＶＣ１１１０の状態が、（すでにメイン・
メモリ・バッファ・ポインタを持っている）状態２でな
い場合、またはローカル・メモリ・バッファ１１２２が
満杯の場合には、メイン・メモリ・バッファ１１４０
は、ＭＭＢＱレジスタ１１４４によって示される、ロー
カル・メモリのメイン・メモリ・バッファ・ポインタ待
ち行列（ＭＭＢＱ）１１４４の頭から、ポインタを取り
除くことにより、メイン・メモリ・バッファ・プール１
１４１から割り当てられる。上記ポインタは、再構成接
続テーブル入力１１２０の、メイン・メモリ再構成アド
レス（ＭＭＲＡ）１１４６に収容される。ＶＣ１１１０
の状態は、状態２に更新される。
【００５０】ＶＣが（すでにメイン・メモリ・バッファ
・ポインタを持っている）状態２であり、メイン・メモ
リ・バッファ１１４０が満杯でない場合には、ローカル
・メモリ・バッファ１１２２の全内容を、ＭＭＲＡ１１
４６によりアドレスされた、メイン・メモリ・バッファ
１１４０に転送するために、ＤＭＡが実行される。新し
いローカル・メモリ・バッファ１１２２は、ＬＭＢプー
ル１１２３から割り当てられる。メイン・メモリ・バッ
ファ１１４０が、完全に満杯になっている場合には、メ
イン・メモリ・バッファ・ポインタを、再構成記述子リ
スト（ＲＤＬ）１１５０の終わりの部分に置くために、
ＤＭＡが実行される。
【００５１】ローカル・メモリ・バッファ１１２２に残
っているバイト数が、４８より大きいかまたは等しい場
合には、ペイロード１１３０からの残りのバイトは、ロ
ーカル・メモリ・バッファ１１２２に記憶される。それ
がＰＤＵの最後のセルでない場合には、再構成コントロ
ーラ１１００は、単に次のセルを待つことになる。ＶＣ
１１１０が状態１である場合には、メイン・メモリ・バ
ッファ１１４０が割り当てられる。その後、ローカル・
メモリ・バッファ１１２２の内容が、ＭＭＲＡ１１４６
によりアドレスされたメイン・メモリ・バッファ１１４
０に転送される。新しいローカル・メモリ・バッファ１
１２２が、ＬＭＢプール１１２３から割り当てられる。
【００５２】ＶＣが状態１であり、ＰＤＵ記述子ヘッダ
１１６０が、ローカル・メモリ・バッファ１１２２に収
容できる場合には、ＰＤＵ記述子は、ローカル・メモリ
・バッファ１１２２に記憶され、ＰＤＵ記述子１１６０
を、ＲＤＬ１１５０の終わりの部分に置くために、ＤＭ
Ａが実行される。さらに、ＶＣ１１１０が状態２であ
り、メイン・メモリ・バッファ１１４０が満杯であり、
記述子ヘッド１１６０を、ローカル・メモリ・バッファ
１１２２に収容できる場合には、ＰＤＵ記述子ヘッド１
１６０は、ローカル・メモリ・バッファ１１２２に記憶
され、ローカル・メモリ・バッファ１１２２のＰＤＵ記
述子１１６０を、ＲＤＬ１１５０の終わりの部分に置く
ために、ＤＭＡが実行される。どちらの場合も、ＶＣ１
１１０の状態は状態０（アイドル）に更新される。その
後、再構成コントローラは再スタートする前に、次のセ
ルの待ち状態になる。
【００５３】再構成コントローラの動作を、図１２−図
１３のフローチャート１２００を参照しながら以下に説
明する。セルを受信すると１２０２、仮想チャネル番号
は最初１２０４で決定される：ＶＣＮ＝ｆ（ＶＰＩ、Ｖ
ＣＩ）。次に、ＶＣに対する再構成接続テーブル入力１
２０６が取り出される：ＲＣＴＥ＝ＲＣＴ［ＶＣＮ］。
ＶＣに対するＲＣＴＥは、アイドル状態（状態０）１２
０８、ローカル・メモリ・ポインタが有効（状態１）１
２１０、またはローカルおよびメイン・メモリ・ポイン
タが有効（状態２）１２１２の中のいずれかの状態にあ
る、ＶＣの現在の状況を決定する。ローカル・メモリ・
ポインタが有効である場合（状態１、１２１０または
２、１２１２）には、ＶＣは、受信状態１２１４、１２
１６にある。ＶＣが、アイドル状態１２０８にある場合
には、受信セルは、ＰＤＵ１２１８の第一のセルである
と判断される。ＰＴＩビット０が１（ＳＤＵタイプ１）
にセットされた場合には、そのセルはＰＤＵ１２２０の
最後のセルであると判断される。
【００５４】ＶＣが状態０（アイドル）１２２２でない
場合には、ステップ２、１２３０が実行される。そうで
ない場合、１２２４の場合には、ローカル・メモリ・バ
ッファ・ポインタ待ち行列（ＬＭＢＱ）の頭からポイン
タを取り除くことにより、ローカル・メモリ・バッファ
が割り当てられ、ポインタがＲＣＴＥのローカル・メモ
リ再構成アドレス（ＬＭＲＡ）フィールドに収容され、
ＶＣの状態が状態１、１２２６に更新される。ステップ
２、１２３０が実行される。
【００５５】ステップ２、１２３０においては、ローカ
ル・メモリ・バッファに残っているバイト数が４８、１
２３２より大きいか等しい場合には、ステップ４が実行
される。そうでない場合、１２３４の場合には、ペイロ
ードの匹敵する部分がローカル・メモリ・バッファ１２
３６に記憶される。ＶＣが（すでにメイン・メモリ・バ
ッファ・ポインタを持っている）状態２である場合で、
上記バッファが満杯でない場合、１２３８である場合に
は、ステップ３が実行される、１２４４。そうでない場
合、１２４０の場合には、メイン・メモリ・バッファ・
ポインタ待ち行列（ＭＭＢＱ）の頭からポインタを取り
除くことにより、メイン・メモリ・バッファが割り当て
られ、ポインタがＲＣＴＥのメイン・メモリ再構成アド
レス（ＭＭＲＡ）フィールドに収容され、ＶＣの状態が
状態２、１２４２に更新される。
【００５６】ステップ３、１２４４においては、ローカ
ル・メモリ・バッファの全内容をＭＭＲＡによりアドレ
スされた、メイン・メモリ・バッファに転送するために
ＤＭＡが実行され、新しいローカル・メモリ・バッファ
が、ＬＭＢＱから割り当てられる。メイン・メモリ・バ
ッファが完全に満杯になっていない場合、１２４６の場
合には、ステップ４、１２５２が実行される。そうでな
い場合、１２４８の場合には、メイン・メモリ・バッフ
ァ・ポインタを、再構成記述子リスト（ＲＤＬ）１２５
０の終わりの部分に置くためにＤＭＡが実行される。
【００５７】ステップ４、１２５２においては、ペイロ
ードからの残りのバイトがローカル・メモリ・バッファ
に記憶される。それがＰＤＵ１２５４の最後のセルでな
い場合には、ステップ６、１２６６が実行される。ＶＣ
が状態１であり、ＰＤＵ記述子ヘッダを、ローカル・メ
モリ・バッファ１２５８に収容できる場合には、ステッ
プ５、１２６４が実行される。ＶＣが状態２である場合
には、メイン・メモリ・バッファは満杯であり、記述子
ヘッドを、ローカル・メモリ・バッファ１２６０に収容
することができ、ステップ５、１２６４が実行される。
ＶＣが状態１である場合には、メイン・メモリ・バッフ
ァが割り当てられ、ローカル・メモリ・バッファの内容
を、ＭＭＲＡでアドレスされた、メイン・メモリ・バッ
ファに転送するために、ＤＭＡが実行され、ＬＭＢＱ１
２６２から新しいローカル・メモリ・バッファが割り当
てられる。その後、ステップ５、１２６４が実行され
る。
【００５８】ステップ５、１２６４においては、ＰＤＵ
記述子ヘッドがローカル・メモリ・バッファに記憶さ
れ、ローカル・メモリ・バッファで組み立てられたＰＤ
Ｕ記述子を、ＲＤＬの終わりの部分に置くためにＤＭＡ
が実行され、ＶＣの状態が状態０（アイドル）に更新さ
れる。その後、ステップ６、１２６６が実行される。
【００５９】ステップ６、１２６６においては、再構成
コントローラは、ステップ１において再スタートする前
に、次のセルの待ち状態なる。
【００６０】従って、ＡＴＭ再構成コントローラは、可
能な場合には、ＰＤＵ状態、ＰＤＵデータおよびホスト
・メモリ・データ・バッファへのポインタを、状態待ち
行列への長いバースト書き込みに結合することにより、
ホスト・メモリ空間およびＩ／Ｏバス帯域幅、ホスト・
メモリ帯域幅、メモリ・システム帯域幅のようなハード
ウェア・リソースおよびＣＰＵリソースの利用を最適化
する。さらに、複数の状態バンドルが、メモリを効率的
に使用するために、ホスト・メモリ・バッファにパック
される。情報を結合し、パックするもう一つの利点は、
ＣＰＵが隣接メモリ領域にアクセスしなければならない
情報を結合したことによって、ＣＰＵリソースを節約す
ることができることである。
【図面の簡単な説明】
【図１】可変ビット速度（すなわち、パケットをベース
とする）ＡＴＭ適応レイヤー（ＡＡＬ）に対するプロト
コル・モデルである。
【図２】ＡＡＬ３／４用のＣＰＣＳ−ＰＤＵの構造であ
る。
【図３】ＡＡＬ３／４用の分割／再構成プロセスであ
る。
【図４】ＡＡＬ３／４用のＳＡＲ−ＰＤＵの構造であ
る。
【図５】ＳＴフィールドの数値を示すテーブルである。
【図６】ＡＡＬ５用のＣＰＣＳ−ＰＤＵの構造である。
【図７】ＡＡＬ５用の分割／再構成プロセスである。
【図８】ＡＴＭネットワークのユーザ・ネットワーク・
インターフェースのところの、ＡＴＭセルのフォーマッ
トである。
【図９】従来技術の分割および再構成（ＳＡＲ）のブロ
ック図である。
【図１０】本発明の再構成装置のブロック図である。
【図１１】本発明の詳細なブロック図である。
【図１２】上記再構成コントローラの動作を示すフロー
チャートである。
【図１３】上記再構成コントローラの動作を示すフロー
チャートである。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ＡＴＭセルを、メイン・メモリ・バッフ
    ァおよび再構成記述子リストを含むメイン・メモリに記
    憶するための、プロトコル・データ単位に再構成するた
    めのＡＴＭ再構成コントローラであって、 ＡＴＭセルを受信するための入力ポートと、 ＡＴＭセルに対する仮想チャネルを識別し、識別した仮
    想チャネルに関連するＡＴＭセルから、ペイロードを取
    り出し、ＡＴＭセルからのペイロードと一緒に組立られ
    た、再構成したプロトコル・データ単位に対する、プロ
    トコル・データ単位記述子ヘッダを組立るために、動作
    できるように上記入力ポートに接続しているプロセッサ
    と、 ペイロードおよびプロトコル・データ単位記述子ヘッダ
    を記憶するために、上記プロセッサに接続しているロー
    カル・メモリ・バッファと、 ローカル・メモリ・バッファにポインタを割当て、ロー
    カル・メモリ・バッファが満杯になった時にそれを判断
    するために、上記プロセッサに動作できるうように接続
    しているメモリ・マネージャと、 ローカル・メモリ・バッファが満杯であるとの判断に従
    って、アプリケーションによってアクセスするためのホ
    スト・メモリに、一回のバーストで、上記ローカル・メ
    モリ・バッファの内容を書き込むために、上記ローカル
    ・メモリ・バッファに動作できるように接続しているメ
    モリ・アクセス・コントローラとを特徴とするコントロ
    ーラ。
  2. 【請求項２】 ＡＴＭセルを再構成するための方法であ
    って、 セルを受信するステップ（１２０２）と、 上記受信セルに関連する仮想チャネル番号を判断するス
    テップ（１２０４）と、 仮想チャネルの状態を判断するステップ（１２０６−１
    ２１６）と、 上記仮想チャネルに関連する受信セルから取り出したペ
    イロードを記憶するために、ローカル・メモリ・バッフ
    ァを割り当てるステップ（１２２６）と、 ローカル・メモリ・バッファにペイロードを記憶するス
    テップ（１２３６）と、 メイン・メモリ・バッファを割り当てるステップ（１２
    ４２）と、 単一バースト書き込み動作中に、ローカル・メモリ・バ
    ッファの内容を、メイン・メモリ・バッファに書き込む
    ステップ（１２４４）とを特徴とする方法。
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Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6430191B1 (en) 1997-06-30 2002-08-06 Cisco Technology, Inc. Multi-stage queuing discipline
US6487202B1 (en) 1997-06-30 2002-11-26 Cisco Technology, Inc. Method and apparatus for maximizing memory throughput
US6201813B1 (en) * 1997-06-30 2001-03-13 Cisco Technology, Inc. Method and apparatus for using ATM queues for segmentation and reassembly of data frames
JP3008899B2 (ja) * 1997-07-14 2000-02-14 日本電気株式会社 Ａｔｍ網におけるｉｐパケットのルーズソースルーティング方式
US6757746B2 (en) 1997-10-14 2004-06-29 Alacritech, Inc. Obtaining a destination address so that a network interface device can write network data without headers directly into host memory
US8621101B1 (en) 2000-09-29 2013-12-31 Alacritech, Inc. Intelligent network storage interface device
US8782199B2 (en) 1997-10-14 2014-07-15 A-Tech Llc Parsing a packet header
US8539112B2 (en) 1997-10-14 2013-09-17 Alacritech, Inc. TCP/IP offload device
US6226680B1 (en) 1997-10-14 2001-05-01 Alacritech, Inc. Intelligent network interface system method for protocol processing
US6434620B1 (en) 1998-08-27 2002-08-13 Alacritech, Inc. TCP/IP offload network interface device
US6324669B1 (en) * 1997-11-17 2001-11-27 Seagate Technology Llc Method and apparatus for using CRC for data integrity in on-chip memory
US6526060B1 (en) 1997-12-05 2003-02-25 Cisco Technology, Inc. Dynamic rate-based, weighted fair scheduler with explicit rate feedback option
GB2332333B (en) * 1997-12-09 2003-01-15 Sony Uk Ltd An ATM re-assembly circuit and method
JP3152293B2 (ja) * 1997-12-17 2001-04-03 日本電気株式会社 Ｉｐレイヤ処理装置
US6438137B1 (en) * 1997-12-22 2002-08-20 Nms Communications Corporation Packet-based trunking
US7872969B2 (en) * 1997-12-23 2011-01-18 Ciena Corporation Method and apparatus for auto detection of AAL5 type frames for VCC and VPC switches
US6535487B1 (en) * 1998-02-12 2003-03-18 Nec Usa, Inc. Connection splitting: an efficient way of reducing call blocking in ATM
US6151644A (en) * 1998-04-17 2000-11-21 I-Cube, Inc. Dynamically configurable buffer for a computer network
JPH11331207A (ja) * 1998-05-15 1999-11-30 Nec Corp Ａｔｍセル組立分解装置
US6667978B1 (en) * 1998-07-09 2003-12-23 International Business Machines Corporation Apparatus and method for reassembling frame data into stream data
US6438131B1 (en) * 1998-07-28 2002-08-20 Lucent Technologies Inc. Low-overhead service specific convergence layer for voice and telephony over packet-based systems
KR100532328B1 (ko) * 1998-08-29 2006-03-23 삼성전자주식회사 부호분할다중접속통신시스템의피.엔시퀀스식별장치
US7058027B1 (en) 1998-09-16 2006-06-06 Scientific Research Corporation Systems and methods for asynchronous transfer mode and internet protocol
WO2000016511A1 (en) * 1998-09-16 2000-03-23 Scientific Research Corporation Systems and methods for asynchronous transfer mode and internet protocol
GB9821792D0 (en) 1998-10-06 1998-12-02 Sgs Thomson Microelectronics Data transfer
GB9821763D0 (en) * 1998-10-06 1998-12-02 Sgs Thomson Microelectronics Data transfer
GB9821766D0 (en) 1998-10-06 1998-12-02 Sgs Thomson Microelectronics Data transfer
GB9821789D0 (en) 1998-10-06 1998-12-02 Sgs Thomson Microelectronics Jitter handling
GB9821770D0 (en) 1998-10-06 1998-12-02 Sgs Thomson Microelectronics Data transfer
GB9821791D0 (en) 1998-10-06 1998-12-02 Sgs Thomson Microelectronics Data transfer
GB9821800D0 (en) 1998-10-06 1998-12-02 Sgs Thomson Microelectronics Data transfer
FI106504B (fi) * 1998-10-06 2001-02-15 Nokia Networks Oy Datan segmentointimenetelmä tietoliikennejärjestelmässä
GB9821768D0 (en) * 1998-10-06 1998-12-02 Sgs Thomson Microelectronics Data transfer
JP2000151609A (ja) * 1998-11-10 2000-05-30 Fujitsu Ltd Ａｔｍアダプテーションレイヤ終端装置
US6480489B1 (en) * 1999-03-01 2002-11-12 Sun Microsystems, Inc. Method and apparatus for data re-assembly with a high performance network interface
US6331978B1 (en) * 1999-03-09 2001-12-18 Nokia Telecommunications, Oy Generic label encapsulation protocol for carrying label switched packets over serial links
US6850946B1 (en) * 1999-05-26 2005-02-01 Wireless Valley Communications, Inc. Method and system for a building database manipulator
US6285657B1 (en) * 1999-09-28 2001-09-04 Conexant Systems, Inc. System and method of scheduling data cells based upon sustainable cell rate and peak cell rate over a variable bandwidth channel
US6480977B1 (en) 1999-10-29 2002-11-12 Worldcom, Inc. Multi-protocol monitor
US6839322B1 (en) * 2000-02-09 2005-01-04 Nortel Networks Limited Method and system for optical routing of variable-length packet data
US6850516B2 (en) * 2000-03-02 2005-02-01 Agere Systems Inc. Virtual reassembly system and method of operation thereof
US7000034B2 (en) * 2000-03-02 2006-02-14 Agere Systems Inc. Function interface system and method of processing issued functions between co-processors
US7286565B1 (en) * 2000-06-28 2007-10-23 Alcatel-Lucent Canada Inc. Method and apparatus for packet reassembly in a communication switch
AU2001286692A1 (en) * 2000-08-24 2002-03-04 Ocular Networks Unified data packet for encapsulating data packets having diverse formats
US8019901B2 (en) 2000-09-29 2011-09-13 Alacritech, Inc. Intelligent network storage interface system
US7342942B1 (en) 2001-02-07 2008-03-11 Cortina Systems, Inc. Multi-service segmentation and reassembly device that maintains only one reassembly context per active output port
US7085266B2 (en) * 2001-03-21 2006-08-01 International Business Machines Corporation Apparatus, method and limited set of messages to transmit data between components of a network processor
US7327760B1 (en) 2001-05-08 2008-02-05 Cortina Systems, Inc. Multi-service segmentation and reassembly device operable with either a cell-based or a packet-based switch fabric
TW548915B (en) * 2001-09-11 2003-08-21 Macronix Int Co Ltd Transmission convergence layer circuit of receiver for asynchronous transmission and its operation method
US7543087B2 (en) 2002-04-22 2009-06-02 Alacritech, Inc. Freeing transmit memory on a network interface device prior to receiving an acknowledgement that transmit data has been received by a remote device
FR2840482B1 (fr) * 2002-05-28 2004-10-15 Thales Sa Procede de reconstitution de messages achemines par un ou plusieurs reseaux de transmission par paquets
WO2004107800A1 (en) * 2003-05-29 2004-12-09 Endace Technology Limited A method of recombining data units
US7586920B2 (en) * 2003-05-30 2009-09-08 Calix Networks, Inc. Merging multiple data flows in a passive optical network
EP1526701A1 (en) * 2003-10-22 2005-04-27 Mitsubishi Denki Kabushiki Kaisha Methods and devices for transferring and for recovering data packets
US8248939B1 (en) 2004-10-08 2012-08-21 Alacritech, Inc. Transferring control of TCP connections between hierarchy of processing mechanisms
US8903760B2 (en) * 2004-11-12 2014-12-02 International Business Machines Corporation Method and system for information workflows
US7885263B2 (en) * 2006-08-16 2011-02-08 Lg Electronics Inc. Multi-link RLP enhancements
US20080263171A1 (en) * 2007-04-19 2008-10-23 Alacritech, Inc. Peripheral device that DMAS the same data to different locations in a computer
US7984448B2 (en) * 2007-06-26 2011-07-19 International Business Machines Corporation Mechanism to support generic collective communication across a variety of programming models
US7738443B2 (en) * 2007-06-26 2010-06-15 International Business Machines Corporation Asynchronous broadcast for ordered delivery between compute nodes in a parallel computing system where packet header space is limited
US8140925B2 (en) 2007-06-26 2012-03-20 International Business Machines Corporation Method and apparatus to debug an integrated circuit chip via synchronous clock stop and scan
US8032892B2 (en) * 2007-06-26 2011-10-04 International Business Machines Corporation Message passing with a limited number of DMA byte counters
US7877551B2 (en) * 2007-06-26 2011-01-25 International Business Machines Corporation Programmable partitioning for high-performance coherence domains in a multiprocessor system
US8230433B2 (en) 2007-06-26 2012-07-24 International Business Machines Corporation Shared performance monitor in a multiprocessor system
US7802025B2 (en) 2007-06-26 2010-09-21 International Business Machines Corporation DMA engine for repeating communication patterns
US8103832B2 (en) * 2007-06-26 2012-01-24 International Business Machines Corporation Method and apparatus of prefetching streams of varying prefetch depth
US8509255B2 (en) 2007-06-26 2013-08-13 International Business Machines Corporation Hardware packet pacing using a DMA in a parallel computer
US7886084B2 (en) 2007-06-26 2011-02-08 International Business Machines Corporation Optimized collectives using a DMA on a parallel computer
US7793038B2 (en) 2007-06-26 2010-09-07 International Business Machines Corporation System and method for programmable bank selection for banked memory subsystems
US8010875B2 (en) 2007-06-26 2011-08-30 International Business Machines Corporation Error correcting code with chip kill capability and power saving enhancement
US8756350B2 (en) 2007-06-26 2014-06-17 International Business Machines Corporation Method and apparatus for efficiently tracking queue entries relative to a timestamp
US8108738B2 (en) 2007-06-26 2012-01-31 International Business Machines Corporation Data eye monitor method and apparatus
US7827391B2 (en) 2007-06-26 2010-11-02 International Business Machines Corporation Method and apparatus for single-stepping coherence events in a multiprocessor system under software control
US8468416B2 (en) 2007-06-26 2013-06-18 International Business Machines Corporation Combined group ECC protection and subgroup parity protection
US8458282B2 (en) 2007-06-26 2013-06-04 International Business Machines Corporation Extended write combining using a write continuation hint flag
KR101535182B1 (ko) * 2007-09-18 2015-07-09 삼성전자주식회사 이동통신 시스템의 메시지 전송 장치 및 방법
US9044542B2 (en) 2007-12-21 2015-06-02 Carticept Medical, Inc. Imaging-guided anesthesia injection systems and methods
WO2009086182A1 (en) 2007-12-21 2009-07-09 Carticept Medical, Inc. Articular injection system
US8545440B2 (en) 2007-12-21 2013-10-01 Carticept Medical, Inc. Injection system for delivering multiple fluids within the anatomy
US8539513B1 (en) 2008-04-01 2013-09-17 Alacritech, Inc. Accelerating data transfer in a virtual computer system with tightly coupled TCP connections
US8341286B1 (en) 2008-07-31 2012-12-25 Alacritech, Inc. TCP offload send optimization
US9306793B1 (en) 2008-10-22 2016-04-05 Alacritech, Inc. TCP offload device that batches session layer headers to reduce interrupts as well as CPU copies
JP2010271874A (ja) * 2009-05-20 2010-12-02 Kyocera Mita Corp 情報処理装置および画像形成装置
CN102217251B (zh) * 2009-09-21 2013-09-11 华为技术有限公司 一种数据转发方法、数据处理方法、系统以及相关设备
US9398117B2 (en) * 2013-09-26 2016-07-19 Netapp, Inc. Protocol data unit interface
US10296612B2 (en) 2015-09-29 2019-05-21 At&T Mobility Ii Llc Sorting system
US10416959B2 (en) 2015-10-27 2019-09-17 At&T Mobility Ii Llc Analog sorter
US10261832B2 (en) 2015-12-02 2019-04-16 At&T Mobility Ii Llc Sorting apparatus
US10496370B2 (en) 2015-12-02 2019-12-03 At&T Intellectual Property I, L.P. Adaptive alphanumeric sorting apparatus

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5303302A (en) * 1992-06-18 1994-04-12 Digital Equipment Corporation Network packet receiver with buffer logic for reassembling interleaved data packets
FR2716278B1 (fr) * 1994-02-14 1996-05-03 Guigner Marc Le Procédé de traitement de données issues d'une couche d'adaptation à la transmission selon un mode de transfert asynchrone de type ATM.
US5633867A (en) * 1994-07-01 1997-05-27 Digital Equipment Corporation Local memory buffers management for an ATM adapter implementing credit based flow control
US5751698A (en) * 1996-03-15 1998-05-12 Network General Technology Corporation System and method for automatically identifying and analyzing active channels in an ATM network

Also Published As

Publication number Publication date
US5917828A (en) 1999-06-29
EP0852450A3 (en) 2000-07-19
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