JPH1022385A - Semiconductor device and manufacture thereof - Google Patents
Semiconductor device and manufacture thereofInfo
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- JPH1022385A JPH1022385A JP8174659A JP17465996A JPH1022385A JP H1022385 A JPH1022385 A JP H1022385A JP 8174659 A JP8174659 A JP 8174659A JP 17465996 A JP17465996 A JP 17465996A JP H1022385 A JPH1022385 A JP H1022385A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は上下層間を接続す
るコンタクトを備えた半導体装置およびその製造方法に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a contact connecting upper and lower layers and a method of manufacturing the same.
【0002】[0002]
【従来の技術】近年、例えば半導体記憶装置は、コンピ
ュータなどの情報機器のめざましい発展、普及によりそ
の需要が急速に拡大している。機能的には、大きな記憶
容量を有するものが要求されている。これに伴って半導
体記憶装置の高集積化および高信頼化に関する技術開発
が進められている。半導体記憶装置の中では、記憶情報
のランダムな入出力が可能なものとして、DRAMがよ
く知られている。一般に、DRAMは、多数の記憶情報
を蓄積する記憶領域であるメモリセルアレイと、外部と
の入出力に必要な周辺回路とから構成されている。2. Description of the Related Art In recent years, for example, demand for semiconductor storage devices has been rapidly expanding due to remarkable development and spread of information devices such as computers. Functionally, a device having a large storage capacity is required. Along with this, technology development for higher integration and higher reliability of semiconductor memory devices is being promoted. Among semiconductor memory devices, a DRAM is well known as a device capable of randomly inputting and outputting stored information. Generally, a DRAM includes a memory cell array, which is a storage area for storing a large amount of storage information, and peripheral circuits necessary for input and output with the outside.
【0003】図10は一般的なDRAMの構成を示すブ
ロック図である。図において、DRAM1は、記憶情報
のデータ信号を蓄積するためのメモリセルアレイ2と、
記憶回路を構成するメモリセルを選択するためのアドレ
ス信号を外部から受けるロウアンドカラムアドレスバッ
ファ3とそのアドレス信号を解読することによってメモ
リセルを指定するためのロウデコーダ4およびカラムデ
コーダ5と、指定されたメモリセルに蓄積された信号を
増幅して読み出すセンスリフレッシュアンプ6と、デー
タ入出力のためのデータインバッファ7およびデータア
ウトバッファ8、およびクロック信号を発生するクロッ
クジェネレータ9を含んでいる。FIG. 10 is a block diagram showing a configuration of a general DRAM. In FIG. 1, a DRAM 1 includes a memory cell array 2 for storing data signals of storage information,
A row and column address buffer 3 externally receiving an address signal for selecting a memory cell constituting a storage circuit; a row decoder 4 and a column decoder 5 for specifying a memory cell by decoding the address signal; A sense refresh amplifier 6 for amplifying and reading the signal accumulated in the memory cell, a data-in buffer 7 and a data-out buffer 8 for inputting / outputting data, and a clock generator 9 for generating a clock signal.
【0004】半導体チップ上で大きな面積を占めるメモ
リセルアレイ2の中では、記憶情報を蓄積するためのメ
モリセルが、マトリクス状に複数個配列して設けられて
いる。図11は、メモリセルアレイを構成するメモリセ
ルの4ビット分を示す等価回路図である。図示されたメ
モリセルは、1個のMOSトランジスタ11と、これに
接続された1個のキャパシタ12とから1ビット分が構
成される、いわゆる1トランジスタ1キャパシタ型のメ
モリセルである。MOSトランジスタ11のゲートはワ
ード線13に接続され、ソース・ドレインの一方はビッ
ト線14に、そして他方はキャパシタ12に接続されて
いる。このタイプのメモリセルは、構造が簡単なため、
メモリセルアレイの集積度を向上させることが容易であ
り、大容量を必要とするDRAMによく用いられてい
る。In a memory cell array 2 occupying a large area on a semiconductor chip, a plurality of memory cells for storing stored information are arranged in a matrix. FIG. 11 is an equivalent circuit diagram showing four bits of the memory cells constituting the memory cell array. The illustrated memory cell is a so-called one-transistor one-capacitor type memory cell in which one MOS transistor 11 and one capacitor 12 connected thereto constitute one bit. The gate of the MOS transistor 11 is connected to a word line 13, one of a source and a drain is connected to a bit line 14, and the other is connected to a capacitor 12. This type of memory cell has a simple structure,
It is easy to improve the degree of integration of the memory cell array, and is often used in DRAMs requiring a large capacity.
【0005】図12〜図15は従来の典型的なスタック
トキャパシタを有するメモリセルの製造工程を示す断面
図であり、2ビット分を示す。まず、図12を参照し
て、シリコン基板21上に分離酸化膜22を形成した
後、ゲート酸化絶縁膜23、リン等をドープしたポリシ
リコン膜24、シリコン酸化膜25を形成し、ポリシリ
コン膜24、シリコン酸化膜25にワード線13のパタ
ーニングを施す。そしてリン等の不純物をイオン注入し
て、ソース・ドレイン領域26を形成する。トランスフ
ァーゲートトランジスタ(TG)はシリコン基板21上
にゲート酸化絶縁膜23を介して形成されたワード線1
3と、その両側でシリコン基板21上に形成された一対
のソース・ドレイン領域26を備える。FIGS. 12 to 15 are cross-sectional views showing steps of manufacturing a conventional typical memory cell having a stacked capacitor, showing two bits. First, referring to FIG. 12, after forming an isolation oxide film 22 on a silicon substrate 21, a gate oxide insulating film 23, a polysilicon film 24 doped with phosphorus and the like, and a silicon oxide film 25 are formed. 24, the word line 13 is patterned on the silicon oxide film 25. Then, an impurity such as phosphorus is ion-implanted to form the source / drain region 26. The transfer gate transistor (TG) is a word line 1 formed on a silicon substrate 21 with a gate oxide insulating film 23 interposed therebetween.
3 and a pair of source / drain regions 26 formed on the silicon substrate 21 on both sides thereof.
【0006】次に、シリコン基板21上全面にシリコン
酸化膜を堆積して、異方性エッチングを行い、ワード線
13の側壁にサイドウォール27を形成する。そして、
シリコン基板21上にシリコン酸化膜28を堆積し、さ
らにその上にフォトレジスト29を塗布した後、ビット
線とソース・ドレイン領域26を接続するための第1の
コンタクトホール30用のパターニングをフォトレジス
ト29に対して行い、続いてこのフォトレジスト29を
マスクにして異方性ドライエッチングを行い、第1のコ
ンタクトホール30を形成して図12に示したようにな
り、フォトレジスト29を除去する。Next, a silicon oxide film is deposited on the entire surface of the silicon substrate 21 and anisotropically etched to form side walls 27 on the side walls of the word lines 13. And
After depositing a silicon oxide film 28 on the silicon substrate 21 and further applying a photoresist 29 thereon, patterning for the first contact hole 30 for connecting the bit line and the source / drain region 26 is performed by the photoresist. Then, anisotropic dry etching is performed using the photoresist 29 as a mask to form a first contact hole 30 as shown in FIG. 12, and the photoresist 29 is removed.
【0007】次に、図13を参照して、リン等をドープ
したポリシリコン膜を堆積して第1のコンタクト31を
形成した後、これをパターニングしてビット線14を形
成する。次に、図14を参照して、シリコン酸化膜32
を堆積した後、ストレージノードとソース・ドレイン領
域26を接続するための第2のコンタクトホール33
を、第1のコンタクトホール30と同様にして形成す
る。次に、図15を参照して、ポリシリコン膜を堆積し
て第2のコンタクト34を形成し、パターニングしてス
トレージノード15を形成する。続いてキャパシタ絶縁
膜35、セルプレート電極16を形成し、これらでキャ
パシタ12を構成する。Next, referring to FIG. 13, a polysilicon film doped with phosphorus or the like is deposited to form a first contact 31, which is then patterned to form a bit line 14. Next, referring to FIG.
Is deposited, a second contact hole 33 for connecting the storage node to the source / drain region 26 is formed.
Is formed in the same manner as the first contact hole 30. Next, referring to FIG. 15, a second contact 34 is formed by depositing a polysilicon film, and is patterned to form storage node 15. Subsequently, a capacitor insulating film 35 and a cell plate electrode 16 are formed, and the capacitor 12 is constituted by these.
【0008】[0008]
【発明が解決しようとする課題】今後もDRAMの更な
る高集積化、大容量化のために、メモリセルの微細化を
行わなくてはならない。したがって、従来技術をそのま
ま採用していては第1のコンタクト31とワード線13
とのマージン、第2のコンタクト34とワード線13お
よびビット線14とのマージンが厳しくならざるを得な
い。そのため、第1、第2のコンタクト31、34とワ
ード線13とビット線14とのショートによる不良が発
生する。これを防止するためにコンタクトホール径を縮
小すれば、レジスト解像が厳しくなって、コンタクトホ
ールの開口不良が発生する。In the future, in order to further increase the integration and capacity of the DRAM, the size of the memory cell must be reduced. Therefore, if the prior art is employed as it is, the first contact 31 and the word line 13
And the margin between the second contact 34 and the word line 13 and bit line 14 must be strict. Therefore, a defect occurs due to a short circuit between the first and second contacts 31 and 34, the word line 13 and the bit line 14. If the diameter of the contact hole is reduced in order to prevent this, the resolution of the resist becomes severe, and a defective opening of the contact hole occurs.
【0009】以上の問題を解決するために、例えば、特
開平3−183162号公報に示された製造方法がある
が、そこでは層間膜にシリコン窒化膜を用いている。シ
リコン窒化膜は応力が大きいため層間膜に割れ(クラッ
ク)や隙間(ボイド)が発生しやすく、製造工程におい
て支障をきたす。また、コンタクトホールのドライエッ
チングにおいては、シリコン酸化膜/窒化膜の選択比
が、膜の傾斜部も含めると、10以下であり、制御性が
厳しく、配線のショートを起こしやすい。In order to solve the above problems, for example, there is a manufacturing method disclosed in Japanese Patent Application Laid-Open No. 3-183162, in which a silicon nitride film is used as an interlayer film. Since the silicon nitride film has a large stress, cracks and gaps are apt to occur in the interlayer film, which hinders the manufacturing process. In the dry etching of the contact hole, the selectivity of the silicon oxide film / nitride film including the inclined portion of the film is 10 or less, the controllability is severe, and the wiring is likely to be short-circuited.
【0010】この発明は上記のような問題を解決するた
めになされたもので、コンタクト部分でのショートなど
の配線不良を防止できる半導体装置およびその製造方法
を得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor device capable of preventing a wiring defect such as a short circuit at a contact portion and a method of manufacturing the same.
【0011】[0011]
【課題を解決するための手段】この発明に係る半導体装
置の製造方法においては、コンタクト形成部に不純物を
ドープしたシリコン酸化膜を形成する工程と、それ以外
の部分に、不純物をドープしないシリコン酸化膜を形成
する工程と、上記不純物をドープしたシリコン酸化膜を
気相HF処理により除去してコンタクトホールを形成す
る工程と、このコンタクトホールに導電性材料を埋め込
んでコンタクトを形成する工程とを含むものである。In a method of manufacturing a semiconductor device according to the present invention, a step of forming a silicon oxide film doped with an impurity in a contact formation portion and a step of forming a silicon oxide film not doped with an impurity in other portions are performed. A step of forming a film, a step of forming a contact hole by removing the impurity-doped silicon oxide film by a gas phase HF treatment, and a step of forming a contact by burying a conductive material in the contact hole. It is a thing.
【0012】さらに、シリコン基板上にゲート酸化膜、
第1の導電膜、不純物をドープしない第1のシリコン酸
化膜を順次形成してワード線のパターニングを行い、こ
のワード線の両側にソース・ドレイン領域を形成すると
ともに、ワード線の側壁に不純物をドープしないシリコ
ン酸化膜で第1のサイドウォールを形成する工程と、不
純物をドープした第2のシリコン酸化膜を堆積し、第
1、第2のコンタクト形成部以外の部分の第2のシリコ
ン酸化膜を除去する工程と、不純物をドープしない第3
のシリコン酸化膜を堆積した後、第2のシリコン酸化膜
が露出するまでエッチバックする工程と、フォトレジス
トを塗布し、第1のコンタクト形成部上のフォトレジス
トを除去する工程と、第1のコンタクト形成部の第2の
シリコン酸化膜を気相HF処理により除去して第1のコ
ンタクトホールを形成し、フォトレジストを除去する工
程と、第2の導電膜を堆積し、第1のコンタクトホール
を埋め込んで第1のコンタクトを形成し、その上に不純
物をドープしない第4のシリコン酸化膜を堆積した後、
ビット線のパターニングを行い、側壁に不純物をドープ
しないシリコン酸化膜で第2のサイドウォールを形成す
る工程と、第2のコンタクト形成部の第2のシリコン酸
化膜を気相HF処理により除去して第2のコンタクトホ
ールを形成する工程と、第3の導電膜を堆積し、第2の
コンタクトホールを埋め込んで、第2のコンタクトを形
成する工程とを含むものである。Further, a gate oxide film on a silicon substrate,
A first conductive film and a first silicon oxide film not doped with an impurity are sequentially formed to pattern a word line, and a source / drain region is formed on both sides of the word line, and an impurity is formed on a side wall of the word line. Forming a first sidewall with an undoped silicon oxide film, depositing a second silicon oxide film doped with an impurity, and forming a second silicon oxide film in a portion other than the first and second contact formation portions And a third step of not doping impurities.
After depositing the silicon oxide film, etching back until the second silicon oxide film is exposed, applying a photoresist, and removing the photoresist on the first contact formation portion; Removing the second silicon oxide film in the contact formation portion by vapor phase HF processing to form a first contact hole, removing the photoresist, and depositing a second conductive film to form the first contact hole Is formed, a first contact is formed, and a fourth silicon oxide film not doped with impurities is deposited thereon,
Patterning a bit line to form a second sidewall with a silicon oxide film not doped with an impurity on a side wall; and removing the second silicon oxide film in a second contact formation portion by a gas phase HF process. The method includes a step of forming a second contact hole and a step of depositing a third conductive film and filling the second contact hole to form a second contact.
【0013】さらに、第1、第2のシリコン酸化膜およ
び第1のサイドウォールを、ともに同一特性を有する同
一膜種としたものである。Further, the first and second silicon oxide films and the first sidewall are of the same film type having the same characteristics.
【0014】また、この発明に係る半導体装置は、第1
の導電膜、その上に形成された絶縁膜、その上に形成さ
れた第2の導電膜、第1の導電膜の側壁に形成されたサ
イドウォール、および、上記第1の導電膜の側方にサイ
ドウォールを介して形成されて、第2の導電膜と下方の
導電部とを接続するコンタクトを備えた半導体装置にお
いて、絶縁膜およびサイドウォールは不純物をドープし
ないシリコン酸化膜で形成され、かつ、絶縁膜が第2の
導電膜と接する部分に段部が形成されたものである。Further, the semiconductor device according to the present invention has the first
Conductive film, an insulating film formed thereon, a second conductive film formed thereon, a sidewall formed on a side wall of the first conductive film, and a side surface of the first conductive film A semiconductor device having a contact formed between the second conductive film and the lower conductive portion through a sidewall, the insulating film and the sidewall are formed of a silicon oxide film not doped with impurities, and And a step formed in a portion where the insulating film is in contact with the second conductive film.
【0015】さらに、絶縁膜とサイドウォールがともに
同一特性を持つ同一膜種としたものである。さらに、第
1の導電膜はワード線であり、第2の導電膜はビット線
であり、導電部はソース・ドレイン領域であるDRAM
としたものである。また、第1の導電膜はワード線であ
り、第2の導電膜は互いに絶縁されたビット線とストレ
ージノードであり、導電部は2つのソース・ドレイン領
域であるDRAMとしたものである。Further, the insulating film and the side wall are of the same film type having the same characteristics. Further, the first conductive film is a word line, the second conductive film is a bit line, and the conductive portion is a source / drain region DRAM.
It is what it was. The first conductive film is a word line, the second conductive film is a bit line and a storage node insulated from each other, and the conductive portion is a DRAM which is two source / drain regions.
【0016】[0016]
実施の形態1.図1〜図6はこの発明の実施の形態1で
ある半導体装置の製造方法を示す断面図であり、DRA
Mのメモリセルに適用した場合について示す。図は2ビ
ット分を示す。まず、図1を参照して、シリコン基板2
1上に不純物をドープしない分離酸化膜41を選択的酸
化により形成した後、ゲート酸化絶縁膜23、第1の導
電膜としてのリン等をドープした第1のポリシリコン膜
24、不純物をドープしない第1のシリコン酸化膜42
を順次形成する。不純物をドープしない第1のシリコン
酸化膜42は減圧TEOS CVDにより形成する(後
述の第3、第4のシリコン酸化膜、第1、第2のサイド
ウォールも同様方法で形成する)。第1のポリシリコン
膜24、第1のシリコン酸化膜42にワード線13(図
11参照)のパターニングを施す。そしてリン等の不純
物をイオン注入して、ソース・ドレイン領域26をワー
ド線13の両側(図ではワード線13が2本あるので、
その中間と両端側)に形成する。次にシリコン基板21
のこれらの上全面に不純物をドープしないシリコン酸化
膜を堆積した後、異方性エッチングを行い、ワード線1
3の側壁に第1のサイドウォール43を形成する。Embodiment 1 FIG. 1 to 6 are sectional views showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention.
The case where the present invention is applied to M memory cells will be described. The figure shows two bits. First, referring to FIG.
After an isolation oxide film 41 not doped with impurities is formed on 1 by selective oxidation, a gate oxide insulating film 23, a first polysilicon film 24 doped with phosphorus or the like as a first conductive film, and no impurities are doped. First silicon oxide film 42
Are sequentially formed. The first silicon oxide film 42 not doped with impurities is formed by low-pressure TEOS CVD (third and fourth silicon oxide films, and first and second sidewalls described later are also formed by the same method). The word line 13 (see FIG. 11) is patterned on the first polysilicon film 24 and the first silicon oxide film 42. Then, an impurity such as phosphorus is ion-implanted, and the source / drain region 26 is formed on both sides of the word line 13 (in the figure, since there are two word lines 13,
(The middle and both ends). Next, the silicon substrate 21
After a silicon oxide film not doped with impurities is deposited on the entire surface of these, anisotropic etching is performed to
A first side wall 43 is formed on the side wall of No. 3.
【0017】続いて、図2を参照して、シリコン基板2
1のこれらの上全面に不純物をドープした第2のシリコ
ン酸化膜44を堆積し、後述の第1、第2のコンタクト
形成部以外の部分の第2のシリコン酸化膜44を、写真
製版とエッチングにより除去する。不純物をドープした
第2のシリコン酸化膜44の堆積は常圧BPSG CV
Dで行う。この工程のエッチングでは、下地の第1のシ
リコン酸化膜42との界面で止める必要がなく、十分に
オーバーエッチングをかけ、第1のポリシリコン膜24
をストッパーとして用いればよい。第2のシリコン酸化
膜44にドライエッチングを行う場合、第1のポリシリ
コン膜24との選択比は40以上確保することができ
る。また、ここではゲート電極を第1のポリシリコン膜
24単層としたが、これに代えてW、WSi等の高融点
金属、シリサイド、ポリサイドを用いれば、選択比はポ
リシリコン膜単層のとき以上の値を確保することができ
る。この工程では、各コンタクト形成部に残る第2のシ
リコン酸化膜44が互いに分離、孤立するまで、オーバ
ーエッチングをかけることが重要である。このとき、分
離酸化膜41が削られてもよく、また、シリコン基板2
1が露出しても構わない。Subsequently, referring to FIG.
A second silicon oxide film 44 doped with impurities is deposited on the entire upper surface of the first silicon oxide film 1, and the second silicon oxide film 44 other than the first and second contact formation portions described later is subjected to photolithography and etching. To remove. The second silicon oxide film 44 doped with impurities is deposited at normal pressure BPSG CV
Perform at D. In the etching in this step, it is not necessary to stop at the interface with the underlying first silicon oxide film 42, and the first polysilicon film 24 is sufficiently over-etched.
May be used as a stopper. When dry etching is performed on the second silicon oxide film 44, a selectivity with respect to the first polysilicon film 24 of 40 or more can be secured. In this case, the gate electrode is a single layer of the first polysilicon film 24. However, if a high melting point metal such as W or WSi, silicide, or polycide is used in place of the gate electrode, the selectivity becomes equal to that of the single layer of the polysilicon film. The above values can be secured. In this step, it is important to perform over-etching until the second silicon oxide film 44 remaining in each contact formation portion is separated and isolated from each other. At this time, the isolation oxide film 41 may be shaved and the silicon substrate 2
1 may be exposed.
【0018】次に、図3を参照して、不純物を含まない
第3のシリコン酸化膜45を堆積した後、孤立した第2
のシリコン酸化膜44の島の上面がすべて露出するまで
エッチバックする。このとき、異方性ドライエッチング
によりエッチバックしてもよいし、CMP(Chemical M
echanical Polishing)法を使ってエッチバックしても
よい。Next, referring to FIG. 3, after depositing a third silicon oxide film 45 containing no impurity, an isolated second silicon oxide film 45 is formed.
Etch back until the entire upper surface of the island of silicon oxide film 44 is exposed. At this time, etch back may be performed by anisotropic dry etching, or CMP (Chemical M
Etchback may be performed using an echanical polishing method.
【0019】次に、図4を参照して、フォトレジスト4
6を塗布した後、ビット線14(図11参照)とソース
・ドレイン領域26を接続するための第1のコンタクト
47(図5参照)形成部上のフォトレジスト46を除去
する。このときのマスク、マスク合わせは、第1のコン
タクト47形成部以外の第2のシリコン酸化膜44が露
出しなければよいので、精度は特に必要ない。そして、
フォトレジスト46除去部の第2のシリコン酸化膜44
を、気相HF処理により除去して第1のコンタクトホー
ル48を形成し、図4に示すようになり、残りのフォト
レジスト46を除去する。特開平6−196649号公
報にも記載されているが、気相HF処理では、不純物を
ドープしたシリコン酸化膜のエッチング速度が、不純物
をドープしない酸化膜に対して1000倍程速いので、
選択的に第1のコンタクト47形成部の第2のシリコン
酸化膜44を除去することができ、第1のコンタクトホ
ール48が形成される。Next, referring to FIG.
After applying 6, the photoresist 46 on the formation portion of the first contact 47 (see FIG. 5) for connecting the bit line 14 (see FIG. 11) and the source / drain region 26 is removed. At this time, the mask and the mask alignment are not particularly required since the second silicon oxide film 44 other than the portion where the first contact 47 is formed is not exposed. And
Second silicon oxide film 44 at the portion where photoresist 46 is removed
Is removed by a gas phase HF process to form a first contact hole 48, as shown in FIG. 4, and the remaining photoresist 46 is removed. As described in JP-A-6-196649, in the gas phase HF treatment, the etching rate of the silicon oxide film doped with impurities is about 1000 times faster than the oxide film not doped with impurities.
The second silicon oxide film 44 in the first contact 47 forming portion can be selectively removed, and the first contact hole 48 is formed.
【0020】次に、図5を参照して、第2の導電膜とし
ての第2のポリシリコン膜49、および不純物をドープ
しない第4のシリコン酸化膜50を堆積した後、ビット
線14のパターニングを行う。第2のポリシリコン膜4
9は第1のコンタクトホール48を埋め込み、第1のコ
ンタクト47を形成する。この第1のコンタクト47に
よりビット線14がソース・ドレイン領域26と接続さ
れる。続いて、これら全面上に不純物をドープしないシ
リコン酸化膜を堆積し、異方性ドライエッチングによ
り、第2のシリコン酸化膜44が露出するまで全面エッ
チバックし、第2のサイドウォール51を形成して、図
5のようになる。以上のようにして、第1、第3のシリ
コン酸化膜42、45を形成すれば段部Aができる。換
言すれば、第1のポリシリコン膜24上の絶縁膜が第2
のポリシリコン膜と接する部分に段部Aが形成された構
造を採用することにより、上述の工程を適用することが
できる。Next, referring to FIG. 5, after depositing a second polysilicon film 49 as a second conductive film and a fourth silicon oxide film 50 not doped with impurities, patterning of bit lines 14 is performed. I do. Second polysilicon film 4
9 fills the first contact hole 48 to form a first contact 47. The bit line 14 is connected to the source / drain region 26 by the first contact 47. Subsequently, a silicon oxide film not doped with impurities is deposited on these entire surfaces, and the entire surface is etched back by anisotropic dry etching until the second silicon oxide film 44 is exposed, thereby forming a second sidewall 51. As shown in FIG. As described above, when the first and third silicon oxide films 42 and 45 are formed, the step A is formed. In other words, the insulating film on the first polysilicon film 24 is
By adopting a structure in which the step portion A is formed in a portion in contact with the polysilicon film, the above-described steps can be applied.
【0021】次に、図6を参照して、気相HF処理によ
り、第2のシリコン酸化膜44を選択的に除去して、第
2のコンタクトホール52を形成する。このときは、図
4に示すときと異なり、フォトレジストは必要ない。続
いて、ポリシリコン膜を堆積し、第2のコンタクトホー
ル52を埋め込んで第2のコンタクト53を形成すると
ともに、パターニングを行ってストレージノード15
(図11参照)を形成する。このときも、第1のポリシ
リコン膜24上の第1、第3のシリコン酸化膜42、4
5により段部Bが形成される。第2のコンタクト53は
ストレージノード15とソース・ドレイン領域26を接
続する。ストレージノード15上にキャパシタ絶縁膜5
4を形成し、さらにその上にセルプレート電極16(図
11参照)を形成する。ストレージノード15、キャパ
シタ絶縁膜54、セルプレート電極16によりキャパシ
タ12(図11参照)を構成する。Next, referring to FIG. 6, a second contact hole 52 is formed by selectively removing second silicon oxide film 44 by vapor phase HF treatment. At this time, unlike the case shown in FIG. 4, no photoresist is required. Subsequently, a polysilicon film is deposited, the second contact hole 52 is buried to form a second contact 53, and the storage node 15 is patterned by performing patterning.
(See FIG. 11). At this time, the first and third silicon oxide films 42 and 4 on the first polysilicon film 24 are also formed.
5 forms a step B. The second contact 53 connects the storage node 15 and the source / drain region 26. Capacitor insulating film 5 on storage node 15
4 and a cell plate electrode 16 (see FIG. 11) is further formed thereon. The storage node 15, the capacitor insulating film 54, and the cell plate electrode 16 form the capacitor 12 (see FIG. 11).
【0022】以上のように、第1、第2のコンタクトホ
ール48、52が自己整合的に形成されるので、精度良
く、簡単に形成することができ、写真製版技術を用いた
工程では工程が容易になる。また、コンタクトホール径
を縮小することなく、コンタクトと他の配線の間でショ
ートする不良を防止できる。なお、この実施の形態にお
いては、第1、第3のシリコン酸化膜および第1のサイ
ドウォールを同一特性の同一膜種で構成したので、後工
程でのドライエッチング、ウェットエッチングまたは熱
処理においても、エッチレートや、リフロー温度の違い
による形状変化をひき起こすことがなく、また、エッチ
ング量の制御がしやすい。As described above, since the first and second contact holes 48 and 52 are formed in a self-aligning manner, the first and second contact holes 48 and 52 can be formed accurately and easily. It will be easier. In addition, it is possible to prevent a short circuit between the contact and another wiring without reducing the diameter of the contact hole. In this embodiment, since the first and third silicon oxide films and the first side wall are made of the same film type having the same characteristics, the dry etching, the wet etching or the heat treatment in the later step can be performed. It does not cause a change in shape due to a difference in etch rate or reflow temperature, and the amount of etching is easily controlled.
【0023】実施の形態2.実施の形態1ではビット線
コンタクトホール(第1のコンタクトホール48)とス
トレージノードコンタクトホール(第2のコンタクトホ
ール52)の両方に気相HF処理によるコンタクトホー
ル形成を適用したが、実施の形態2ではビット線コンタ
クトホールのみに適用した例を示す。図7〜図9は実施
の形態2の半導体装置の製造方法を示す断面図であり、
DRAMのメモリセルの場合を示す。Embodiment 2 FIG. In the first embodiment, the contact hole formation by the gas phase HF process is applied to both the bit line contact hole (the first contact hole 48) and the storage node contact hole (the second contact hole 52). Here, an example in which the present invention is applied to only the bit line contact hole is shown. 7 to 9 are cross-sectional views illustrating a method of manufacturing the semiconductor device according to the second embodiment.
The case of a DRAM memory cell is shown.
【0024】まず、図7を参照して、実施の形態1で説
明したのと同様にして、シリコン基板21上に分離酸化
膜41、ゲート酸化絶縁膜23、第1の導電膜としての
第1のポリシリコン膜24、第1のシリコン酸化膜4
2、ソース・ドレイン領域26、第1のサイドウォール
43を形成する。これらの上全面に、常圧BPSG C
VDにより不純物をドープした第2のシリコン酸化膜6
1を堆積する(この後、700〜1000℃のN2アニ
ールを行い、この第2のシリコン酸化膜61をリフロー
して平坦化してもよい)。続いて、第1のコンタクトホ
ール64(図8参照)を形成するために、フォトレジス
ト62を塗布した後、写真製版を行い、第1のコンタク
トホール64形成部以外のフォトレジスト62を除去し
て、図7に示したようになる。First, referring to FIG. 7, an isolation oxide film 41, a gate oxide insulating film 23, and a first conductive film as a first conductive film are formed on a silicon substrate 21 in the same manner as described in the first embodiment. Polysilicon film 24, first silicon oxide film 4
2. The source / drain region 26 and the first sidewall 43 are formed. Normal pressure BPSG C
Second silicon oxide film 6 doped with impurities by VD
Then, N 2 annealing at 700 to 1000 ° C. is performed to flatten the second silicon oxide film 61 by reflow. Subsequently, in order to form a first contact hole 64 (see FIG. 8), a photoresist 62 is applied, photolithography is performed, and the photoresist 62 other than the portion where the first contact hole 64 is formed is removed. , As shown in FIG.
【0025】次に、図8を参照して、フォトレジスト6
2をマスクにして第2の酸化膜61をエッチングした
後、フォトレジスト62を除去する。続いて、不純物を
ドープしない第3のシリコン酸化膜63を、減圧TEO
S CVDにより堆積後、エッチバックして図8に示し
たようになる。続いて、気相HF処理を行い、選択的に
第2のシリコン酸化膜61を除去して第1のコンタクト
ホール64を形成する。Next, referring to FIG.
After etching the second oxide film 61 using the mask 2 as a mask, the photoresist 62 is removed. Subsequently, the third silicon oxide film 63 not doped with an impurity is removed by a reduced pressure TEO.
After the deposition by SCVD, the film is etched back and becomes as shown in FIG. Subsequently, a gas phase HF process is performed to selectively remove the second silicon oxide film 61 to form a first contact hole 64.
【0026】次に、図9を参照して、第2の導電膜とし
ての第2のポリシリコン膜65を堆積して第1のコンタ
クトホール64を埋め込み第1のコンタクト66を形成
するとともに、パターニングを行ってビット線14を形
成する。このとき、第1のポリシリコン膜24上で第
1、第3のシリコン酸化膜42,63が第2のポリシリ
コン膜と接する部分に段部Cが形成される。第1のコン
タクト66はビット線14とソース・ドレイン領域26
を接続する。Next, referring to FIG. 9, a second polysilicon film 65 as a second conductive film is deposited to fill the first contact hole 64 to form a first contact 66 and to pattern the same. To form the bit line 14. At this time, a step portion C is formed on the first polysilicon film 24 at a portion where the first and third silicon oxide films 42 and 63 are in contact with the second polysilicon film. The first contact 66 is formed between the bit line 14 and the source / drain region 26.
Connect.
【0027】続いて、これらの上全面に第4のシリコン
酸化膜67を堆積した後、ストレージノード15とソー
ス・ドレイン領域26を接続するための第2のコンタク
トホール68を、写真製版と異方性ドライエッチングに
より形成する。その上にポリシリコン膜を堆積して第2
のコンタクトホール68を埋め込み第2のコンタクト6
9を形成するとともに、パターニングを行ってストレー
ジノード15を形成する。以下、実施の形態1と同様に
キャパシタ絶縁54セルプレート電極16を形成し、キ
ャパシタ12(図11参照)を構成する。以上のよう
に、第1のコンタクトホール64が実施の形態1の場合
と同様に自己整合的に形成される。Subsequently, after a fourth silicon oxide film 67 is deposited on the entire upper surface, a second contact hole 68 for connecting the storage node 15 to the source / drain region 26 is formed in an anisotropic manner with photolithography. It is formed by reactive dry etching. A polysilicon film is deposited thereon to form a second
Of the second contact 6
9 and patterning is performed to form a storage node 15. Thereafter, the capacitor insulation 54 cell plate electrode 16 is formed in the same manner as in the first embodiment to configure the capacitor 12 (see FIG. 11). As described above, the first contact hole 64 is formed in a self-aligned manner as in the first embodiment.
【0028】なお、以上の実施の形態では第1のシリコ
ン酸化膜42、第3のシリコン酸化膜45,63、第4
のシリコン酸化膜50、第1のサイドウォール43、第
2のサイドウォール51をTEOS酸化膜で構成した
が、不純物をドープしないシリコン酸化膜であれば、他
の酸化膜を用いてもよい。また、上記ではDRAMに適
用した例を説明したが、SRAM、EPROM、EEP
ROM、ロジックデバイス等、他のデバイスにも適用す
ることができ、同様の効果を奏する。In the above embodiment, the first silicon oxide film 42, the third silicon oxide films 45 and 63,
Although the silicon oxide film 50, the first side wall 43, and the second side wall 51 are formed of a TEOS oxide film, any other oxide film may be used as long as the silicon oxide film is not doped with impurities. In the above, an example in which the present invention is applied to a DRAM has been described, but an SRAM, an EPROM, an EEP
The present invention can be applied to other devices such as a ROM and a logic device, and achieves the same effect.
【0029】[0029]
【発明の効果】この発明による半導体装置の製造方法は
コンタクトホール形成部に不純物をドープしたシリコン
酸化膜を形成した後、気相HF処理によりこの不純物を
ドープしたシリコン酸化膜を除去することによりコンタ
クトホールを形成するので、自己整合的にコンタクトホ
ールを形成することができる。したがって、コンタクト
ホールが精度良く、容易に形成でき、コンタクトと他の
配線との間のショートを防止でき、高集積化が容易とな
る。さらに、不純物をドープしないシリコン酸化膜とし
て用いる酸化膜を、同一特性の同一膜種とすることによ
り、後工程でのエッチングや熱処理における形状変化が
防止され、エッチング量の制御が容易となる。According to the method of manufacturing a semiconductor device according to the present invention, a silicon oxide film doped with an impurity is formed in a contact hole forming portion, and then the silicon oxide film doped with the impurity is removed by a gas phase HF treatment to make contact. Since the holes are formed, the contact holes can be formed in a self-aligned manner. Therefore, a contact hole can be formed accurately and easily, a short circuit between a contact and another wiring can be prevented, and high integration can be facilitated. Further, by using an oxide film used as a silicon oxide film not doped with an impurity with the same film type having the same characteristics, a change in shape in etching or heat treatment in a later step is prevented, and the control of the etching amount is facilitated.
【0030】また、この発明による半導体装置は、第1
の導電膜上の絶縁膜とサイドウォールを、不純物をドー
プしないシリコン酸化膜で形成するとともに、この絶縁
膜に段部を形成したので、製造工程中において不純物を
ドープしたシリコン酸化膜を用いてこれに気相HF処理
を行うことにより、コンタクトホールを自己整合的に形
成することができ、したがって、コンタクトホールが精
度良く、容易に形成できて、コンタクトと他の配線間の
ショートが防止できる。さらに、上記絶縁膜とサイドウ
ォールを同一特性の同一膜種とすることにより、後工程
での形状変化が防止でき、エッチング量の制御が容易と
なる。さらに、DRAMに適用することにより、DRA
Mの高集積化ができる。The semiconductor device according to the present invention has a first
The insulating film and the sidewalls on the conductive film are formed of a silicon oxide film not doped with impurities, and a step is formed in the insulating film. By performing the gas phase HF treatment on the substrate, the contact hole can be formed in a self-aligned manner, and therefore, the contact hole can be formed accurately and easily, and a short circuit between the contact and another wiring can be prevented. Further, by using the same film type having the same characteristics for the insulating film and the side wall, a shape change in a later step can be prevented, and the control of the etching amount can be easily performed. Furthermore, by applying to DRAM, DRA
M can be highly integrated.
【図1】 この発明の実施の形態1における半導体装置
の製造方法を示す断面図である。FIG. 1 is a sectional view illustrating a method for manufacturing a semiconductor device according to a first embodiment of the present invention;
【図2】 この発明の実施の形態1における半導体装置
の製造方法を示す断面図である。FIG. 2 is a cross-sectional view illustrating the method for manufacturing the semiconductor device in the first embodiment of the present invention.
【図3】 この発明の実施の形態1における半導体装置
の製造方法を示す断面図である。FIG. 3 is a sectional view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention;
【図4】 この発明の実施の形態1における半導体装置
の製造方法を示す断面図である。FIG. 4 is a sectional view illustrating the method for manufacturing the semiconductor device in the first embodiment of the present invention.
【図5】 この発明の実施の形態1における半導体装置
の製造方法を示す断面図である。FIG. 5 is a sectional view illustrating the method of manufacturing the semiconductor device in the first embodiment of the present invention.
【図6】 この発明の実施の形態1における半導体装置
の製造方法を示す断面図である。FIG. 6 is a sectional view illustrating the method of manufacturing the semiconductor device in the first embodiment of the present invention.
【図7】 この発明の実施の形態2における半導体装置
の製造方法を示す断面図である。FIG. 7 is a sectional view illustrating a method of manufacturing a semiconductor device according to a second embodiment of the present invention.
【図8】 この発明の実施の形態2における半導体装置
の製造方法を示す断面図である。FIG. 8 is a sectional view illustrating a method for manufacturing a semiconductor device according to a second embodiment of the present invention;
【図9】 この発明の実施の形態2における半導体装置
の製造方法を示す断面図である。FIG. 9 is a sectional view illustrating the method for manufacturing the semiconductor device in the second embodiment of the present invention.
【図10】 DRAMの構成を示すブロック図である。FIG. 10 is a block diagram showing a configuration of a DRAM.
【図11】 メモリセルの等価回路図である。FIG. 11 is an equivalent circuit diagram of a memory cell.
【図12】 従来の半導体装置の製造方法を示す断面図
である。FIG. 12 is a cross-sectional view illustrating a method for manufacturing a conventional semiconductor device.
【図13】 従来の半導体装置の製造方法を示す断面図
である。FIG. 13 is a cross-sectional view illustrating a method for manufacturing a conventional semiconductor device.
【図14】 従来の半導体装置の製造方法を示す断面図
である。FIG. 14 is a cross-sectional view illustrating a method for manufacturing a conventional semiconductor device.
【図15】 従来の半導体装置の製造方法を示す断面図
である。FIG. 15 is a cross-sectional view showing a conventional method for manufacturing a semiconductor device.
13 ワード線、14 ビット線、24 第1のポリシ
リコン膜、42 第1のシリコン酸化膜、43 第1の
サイドウォール、44 第2のシリコン酸化膜、45
第3のシリコン酸化膜、46 フォトレジスト、47
第1のコンタクト、48 第1のコンタクトホール、4
9 第2のポリシリコン膜、50 第4のシリコン酸化
膜、51 第2のサイドウォール、52 第2のコンタ
クトホール、53 第2のコンタクト、61 第2のシ
リコン酸化膜、63 第3のシリコン酸化膜、64 第
1のコンタクトホール、65 第2のポリシリコン膜、
66 第1のコンタクト。13 word lines, 14 bit lines, 24 first polysilicon film, 42 first silicon oxide film, 43 first sidewall, 44 second silicon oxide film, 45
Third silicon oxide film, 46 photoresist, 47
First contact, 48 first contact hole, 4
9 second polysilicon film, 50 fourth silicon oxide film, 51 second sidewall, 52 second contact hole, 53 second contact, 61 second silicon oxide film, 63 third silicon oxide Film, 64 first contact holes, 65 second polysilicon film,
66 First contact.
Claims (7)
半導体装置の製造方法において、コンタクト形成部に不
純物をドープしたシリコン酸化膜を形成する工程と、上
記不純物をドープしたシリコン酸化膜を形成した部分以
外の部分に、不純物をドープしないシリコン酸化膜を形
成する工程と、上記不純物をドープしたシリコン酸化膜
を気相HF処理により除去してコンタクトホールを形成
する工程と、このコンタクトホールに導電性材料を埋め
込んでコンタクトを形成する工程とを含むことを特徴と
する半導体装置の製造方法。In a method of manufacturing a semiconductor device having a contact connecting upper and lower layers, a step of forming a silicon oxide film doped with an impurity in a contact formation portion, and a portion where the silicon oxide film doped with the impurity is formed Forming a silicon oxide film not doped with an impurity in portions other than the above, forming a contact hole by removing the silicon oxide film doped with the impurity by vapor phase HF treatment, and forming a conductive material in the contact hole. Forming a contact by embedding the semiconductor device.
とを接続する第1のコンタクト、およびストレージノー
ドと上記ソース・ドレイン領域の他方とを接続する第2
のコンタクトを備えた半導体装置の製造方法において、
シリコン基板上にゲート酸化膜、第1の導電膜、不純物
をドープしない第1のシリコン酸化膜を順次形成してワ
ード線のパターニングを行い、このワード線の両側の上
記シリコン基板に不純物を注入して上記ソース・ドレイ
ン領域を形成し、上記ワード線の側壁に不純物をドープ
しないシリコン酸化膜で第1のサイドウォールを形成す
る工程と、その後、不純物をドープした第2のシリコン
酸化膜を堆積し、上記第1、第2のコンタクト形成部以
外の部分の上記第2のシリコン酸化膜を除去する工程
と、その後、不純物をドープしない第3のシリコン酸化
膜を堆積した後、上記第2のシリコン酸化膜が露出する
までエッチバックする工程と、その後、フォトレジスト
を塗布し、上記第1のコンタクト形成部上の上記フォト
レジストを除去する工程と、その後、上記第1のコンタ
クト形成部の上記第2のシリコン酸化膜を気相HF処理
により除去して第1のコンタクトホールを形成した後、
上記フォトレジストを除去する工程と、その後、第2の
導電膜を堆積し、上記第1のコンタクトホールを埋め込
んで第1のコンタクトを形成し、その上に不純物をドー
プしない第4のシリコン酸化膜を堆積した後、ビット線
のパターニングを行い、側壁に不純物をドープしないシ
リコン酸化膜で第2のサイドウォールを形成する工程
と、その後、上記第2のコンタクト形成部の第2のシリ
コン酸化膜を気相HF処理により除去して第2のコンタ
クトホールを形成する工程と、その後、第3の導電膜を
堆積し、上記第2のコンタクトホールを埋め込んで第2
のコンタクトを形成する工程とを含むことを特徴とする
請求項1記載の半導体装置の製造方法。2. A first contact for connecting a bit line to one of the source / drain regions, and a second contact for connecting a storage node to the other of the source / drain regions.
In a method of manufacturing a semiconductor device having a contact of
A gate oxide film, a first conductive film, and a first silicon oxide film not doped with impurities are sequentially formed on a silicon substrate to pattern a word line, and impurities are implanted into the silicon substrate on both sides of the word line. Forming a source / drain region and forming a first sidewall with a silicon oxide film not doped with an impurity on a side wall of the word line, and thereafter, depositing a second silicon oxide film doped with an impurity. Removing the second silicon oxide film in portions other than the first and second contact formation portions, and then depositing a third silicon oxide film not doped with impurities, and then removing the second silicon oxide film. A step of etching back until the oxide film is exposed, and then applying a photoresist and removing the photoresist on the first contact formation portion Extent and, then, after the second silicon oxide film of the first contact forming portion to form a first contact hole is removed by gas-phase HF treatment,
Removing the photoresist, and then depositing a second conductive film, filling the first contact hole to form a first contact, and a fourth silicon oxide film not doped with impurities thereon And then forming a second sidewall with a silicon oxide film not doped with impurities on the side wall, and then forming a second silicon oxide film of the second contact formation portion on the side wall. A step of forming a second contact hole by removing by a gas phase HF treatment, and then depositing a third conductive film and filling the second contact hole to form a second contact hole;
Forming a contact according to claim 1. The method for manufacturing a semiconductor device according to claim 1, further comprising:
のサイドウォールは、ともに同一特性を有する同一膜種
であることを特徴とする請求項2記載の半導体装置の製
造方法。3. The first and third silicon oxide films and the first and third silicon oxide films.
3. The method according to claim 2, wherein the sidewalls are of the same film type having the same characteristics.
成された絶縁膜、この絶縁膜上に形成された第2の導電
膜、上記第1の導電膜の側壁に形成されたサイドウォー
ル、および、上記第1の導電膜の側方に上記サイドウォ
ールを介して形成されて、上記第2の導電膜と下方に形
成された導電部とを接続するコンタクトを備えた半導体
装置において、上記絶縁膜およびサイドウォールは不純
物をドープしないシリコン酸化膜で形成され、かつ、上
記絶縁膜が上記第2の導電膜と接する部分に段部が形成
されたことを特徴とする半導体装置。4. A first conductive film, an insulating film formed on the first conductive film, a second conductive film formed on the insulating film, and formed on a side wall of the first conductive film. And a contact formed on the side of the first conductive film via the side wall and connecting the second conductive film to a conductive portion formed below. 2. The semiconductor device according to claim 1, wherein the insulating film and the side wall are formed of a silicon oxide film not doped with an impurity, and a step is formed at a portion where the insulating film is in contact with the second conductive film.
性を持つ同一膜種であることを特徴とする請求項4記載
の半導体装置。5. The semiconductor device according to claim 4, wherein both the insulating film and the sidewall are of the same film type having the same characteristics.
導電膜はビット線であり、導電部はソース・ドレイン領
域であるメモリセルを備えたDRAMであることを特徴
とする請求項4または5記載の半導体装置。6. The semiconductor device according to claim 1, wherein the first conductive film is a word line, the second conductive film is a bit line, and the conductive portion is a DRAM having memory cells as source / drain regions. Item 6. The semiconductor device according to item 4 or 5.
導電膜は互いに絶縁されたビット線とストレージノード
であり、導電部は2つのソース・ドレイン領域であり、
2つのコンタクトによりそれぞれ上記ビット線とソース
・ドレイン領域の一方、および上記ストレージノードと
ソース・ドレイン領域の他方を接続するとともに、絶縁
膜がビット線と接する部分、およびストレージノードと
接する部分にそれぞれ段部が形成されたことを特徴とす
る請求項4または5記載の半導体装置。7. The first conductive film is a word line, the second conductive film is a bit line and a storage node insulated from each other, the conductive portion is two source / drain regions,
Two contacts connect the bit line and one of the source / drain regions, and the storage node and the other of the source / drain region, respectively, and have an insulating film in contact with the bit line and with the storage node. 6. The semiconductor device according to claim 4, wherein a portion is formed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8174659A JPH1022385A (en) | 1996-07-04 | 1996-07-04 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8174659A JPH1022385A (en) | 1996-07-04 | 1996-07-04 | Semiconductor device and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1022385A true JPH1022385A (en) | 1998-01-23 |
Family
ID=15982459
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8174659A Pending JPH1022385A (en) | 1996-07-04 | 1996-07-04 | Semiconductor device and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1022385A (en) |
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- 1996-07-04 JP JP8174659A patent/JPH1022385A/en active Pending
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