JPH10223765A - 配線処理方法及び配線処理装置並びに配線処理プログラム用記録媒体 - Google Patents

配線処理方法及び配線処理装置並びに配線処理プログラム用記録媒体

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JPH10223765A
JPH10223765A JP9264022A JP26402297A JPH10223765A JP H10223765 A JPH10223765 A JP H10223765A JP 9264022 A JP9264022 A JP 9264022A JP 26402297 A JP26402297 A JP 26402297A JP H10223765 A JPH10223765 A JP H10223765A
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delay
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則之 伊藤
Tomoyuki Isomura
知之 磯村
Hiroshi Ikeda
弘 池田
Toshihiko Tada
敏彦 多田
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Abstract

(57)【要約】 【課題】 例えば大規模集積回路の設計を行なう際に用
いられる配線処理方法において、正確に等ディレイ分岐
点を決定することによりクロック同期式回路におけるク
ロック分配回路のクロックスキューを低減できるように
する。 【解決手段】 クロックネットにおける２つのレシーバ
間を接続する配線を３個以上のセグメントに分割するス
テップＳ１と、セグメントの一端に位置する一分岐点か
ら一方のレシーバへの第１ディレイ時間と一分岐点から
他方のレシーバへの第２ディレイ時間とを比較するとと
もに、セグメントの他端に位置する他分岐点から一方の
レシーバへの第３ディレイ時間と他分岐点から他方のレ
シーバへの第４ディレイ時間とを比較し、第１ディレイ
時間と第２ディレイ時間との大小関係と第３ディレイ時
間と第４ディレイ時間との大小関係とが反転するセグメ
ントを等ディレイ分岐セグメントとして決定するステッ
プＳ２と、等ディレイ分岐セグメント中で等ディレイ分
岐点を求めるステップＳ３とをそなえるように構成す
る。

Description

【発明の詳細な説明】
【０００１】（目次） 発明の属する技術分野 従来の技術（図３２〜図３６） 発明が解決しようとする課題（図３４） 課題を解決するための手段 発明の実施の形態 （ａ）本発明の一実施形態にかかる会話型回路設計装置
の構成の説明（図１，図２） （ｂ）本発明の一実施形態にかかる会話型回路設計装置
による配線処理方法の説明 （ｂ１）クロックスキューを低減させるための配線処理
方法の第１の態様の説明（図３〜図８） （ｂ２）クロックスキューを低減させるための配線処理
方法の第２の態様の説明（図９〜図１４） （ｂ３）クロックスキューを低減させるための配線処理
方法の第３の態様の説明（図１５，図１６） （ｂ４）配線経路を決定するための配線処理方法の第１
の態様の説明（図１７〜図２４） （ｂ５）配線経路を決定するための配線処理方法の第２
の態様の説明（図２５〜図２８） （ｂ６）配線経路を決定するための配線処理方法の第３
の態様の説明（図２９〜図３１） 発明の効果
【０００２】
【発明の属する技術分野】本発明は、計算機支援設計シ
ステム（ＣＡＤ；computer aided design ）において、
大規模集積回路（ＬＳＩ；large scale integration)の
設計の際に用いて好適な、配線処理方法及び配線処理装
置並びに配線処理プログラム用記録媒体に関する。
【０００３】例えばクロック同期式回路におけるクロッ
ク分配回路上の各クロックネットにおいては、クロック
発生回路（ドライバ）から各クロック受信回路（レシー
バ）へのディレイ時間（クロックの伝搬遅延時間）を等
しくする、即ち、クロックの伝搬遅延時間の差分である
クロックスキューを小さくすることは、クロック分配回
路の動作を安定させるために非常に重要な技術である。
即ち、クロックスキューが大きいと、各クロックネット
においては各レシーバが同期動作を行なうことができな
くなるため、クロック分配回路のクロックスキューを低
減する必要がある。
【０００４】また、ＬＳＩにおいては、処理の高速化を
図るために、ＬＳＩ上の各回路を接続する配線長の最小
化及び配線性を向上させる必要もある。この際に、配線
を行なう前段階で配線可能性を見積もり、この配線可能
性により各回路の配置の改善や配線領域の最適化を行な
うことも考えられる。特に、現在では、配線対象が巨大
化しているため、早い段階での配線可能性の算出及び評
価が必要とされている。
【０００５】
【従来の技術】クロック同期式回路におけるクロックの
伝搬遅延時間（ディレイ時間）の差分であるクロックス
キューを低減させるための配線処理方法は、これまでに
数多く報告されている。以下では、クロックスキューを
低減させるための配線処理方法のうちで、代表的な方法
であるＩＢＭによる方法について説明する。なお、この
方法は、「Ren-Song Tsay,"Exact zero skew",Proc.IEE
E Int.Conference on CAD,pp336-339,1991」に詳細に記
載されている。
【０００６】ここで、このクロックスキューを低減させ
るための配線処理方法を説明するにあたり、まず、クロ
ック同期式回路におけるクロック分配回路上のクロック
ネットにおけるクロック・トリーの構成を図３４に示
す。クロック・トリー１３０は、図３４に示すように、
レシーバ（クロック受信回路）１１２とワイヤ１１８か
らなるサブ・クロック・トリーと、レシーバ（クロック
受信回路）１１５とワイヤ１２１からなるサブ・クロッ
ク・トリーとが、等ディレイ分岐点（タッピングポイン
ト：tapping point ）ｘを介して接続されることにより
構成されている。
【０００７】即ち、クロック・トリー１３０において
は、図３４においては図示しないドライバ（クロック発
生回路）からのクロックが、等ディレイ分岐点ｘを介し
てレシーバ１１２，１１５に供給されるようになってい
る。ここで、レシーバ１１２は、フリップフロップ回路
（時定数ｔ1 ）１１３とコンデンサ（容量Ｃ1 ）１１４
とをそなえて構成され、レシーバ１１５は、フリップフ
ロップ回路（時定数ｔ2 ）１１６とコンデンサ（容量Ｃ
2 ）１１７とをそなえて構成されている。
【０００８】また、ワイヤ１１８は、１つの抵抗（抵抗
値ｒ1 ）１１９と２つのコンデンサ（容量ｃ1 ／２）１
２０からなるΠ型ＲＣ回路により構成されている。さら
に、ワイヤ１２１も、ワイヤ１１８と同様に１つの抵抗
（抵抗値ｒ2 ）１２２と２つのコンデンサ（容量ｃ2 ／
２）１２３からなるΠ型ＲＣ回路により構成されてい
る。
【０００９】ここで、図３４において、レシーバ１１
２，１１５間を接続する配線を１つのΠ型ＲＣ回路で表
す理由について説明する。まず、１つのサブ・クロック
・トリーについて着目して考える。図３２は、バッファ
付きクロック・トリーをモデル化して示したものであ
り、バッファ付きクロック・トリー１００は、図３２に
示すように、ドライバとしてのクロック発生回路（クロ
ックソース；clock source）１０１と、レシーバとして
のクロック受信回路（ラッチ；latch ）１０３とがバッ
ファ（buffer）１０２を介して接続されることにより構
成されたものである。
【００１０】ここで、クロックソース１０１とバッファ
１０２とはワイヤ（wire）１０４により接続され、バッ
ファ１０２とラッチ１０３とはワイヤ（wire）１０５に
より接続されている。このバッファ付きクロック・トリ
ー１００は、詳細には、図３３に示すような構成を有し
ている。
【００１１】クロックソース１０１は抵抗（抵抗値
ｒs ）１０６をそなえており、バッファ１０２はディレ
イ回路（内部ディレイ時間ｄb ）１１１，抵抗（抵抗値
ｒb ）１０７及びコンデンサ（容量ｃb ）１０９をそな
えており、ラッチ１０３はコンデンサ（容量ｃ1 ）１１
０をそなえている。ここで、クロックソース１０１から
ラッチ１０３までのディレイ時間としては、バッファ１
０２のディレイ回路１１１による内部ディレイ時間ｄb
のほか、ワイヤ１０４，１０５の配線抵抗によるディレ
イ時間等が考えられる。
【００１２】このうち、配線抵抗については、近年の半
導体微細加工技術の進歩によるトランジスタサイズ及び
配線断面積の減少ため、無視することができなくなって
いる。そこで、ディレイ時間の予測精度上、ワイヤ１０
４，１０５を、分布定数回路として扱うことが必要とな
っており、この分布定数回路を模式化した集中定数回路
として、ワイヤ１０４，１０５を、図３３に示すよう
に、それぞれ１つの抵抗（抵抗値ｒs ）１０６と２つの
コンデンサ（容量ｃ1 ／２）１０８からなるΠ型ＲＣ回
路で評価する考え方が一般的となっている。
【００１３】ところで、等ディレイ分岐点ｘは、前述し
たように、図３４においては図示しないドライバ（クロ
ック発生回路）からのクロックが入力される点である。
この図３４に示すクロック・トリー１３０においては、
等ディレイ分岐点ｘの位置により、クロック・トリー１
３０の２つのサブ・クロック・トリーにおけるクロック
スキューが変化するため、クロック・トリー１３０にお
けるクロックスキューを低減させるには、等ディレイ分
岐点ｘの位置の設定を正確に行なうことが必要となる。
【００１４】ここで、２つのサブ・クロック・トリー間
の配線における等ディレイ分岐点ｘの決定方法（zero-s
kew-merge ) について説明すると、この等ディレイ分岐
点ｘは、次式を満たすことが知られている。 ｒ1 （ｃ1 ／２＋Ｃ1 ）＋ｔ1 ＝ｒ2 （ｃ2 ／２＋
Ｃ2 ）＋ｔ2 このとき、 Ｌ：２つのサブ・クロック・トリー間の線長 α：線路の単位長当たりの抵抗 β：線路の単位長当たりの容量 とすると、等ディレイ分岐点ｘは、 ｘ＝〔（ｔ2 −ｔ1 ）＋αＬ（Ｃ2 ＋βＬ／２）〕／
〔αＬ（βＬ＋Ｃ1 ＋Ｃ2 ）〕 により決定することができる。
【００１５】ところで、ＬＳＩ上の各回路は、自動配線
において探索された最適な配線経路により接続される。
自動配線において配線経路を探索する方法は、これまで
数多く報告されているが、以下では、線分探索法の一種
である三上・田淵による方法（三上・田淵法）について
説明する。
【００１６】ここで、線分探索法とは、垂直又は水平の
探針を次々に発生することにより配線経路を探索する方
法であり、少ない記憶容量で高速処理できる利点があ
る。三上・田淵法では、図３５に示すように、まず探索
の開始点Ｓ及び探索の終了点Ｔからレベル０の仮線分を
水平方向に発生し、これらの仮線分が重複しない場合に
は、続いてレベル０の仮線分に垂直に交わるレベル１の
仮線分を発生する。
【００１７】そして、これらのステップを繰り返し、両
側からの仮線分が交差したときには、交差した仮線分を
逆探索することにより、例えば図３６に示すような配線
経路を見つけることができる。この三上・田淵法では、
配線経路が存在する場合は必ずその配線経路を見つける
ことができるが、レベルが増すに伴って加速度的に仮線
分数が増すことから、最悪の場合は格子点の数に等しい
仮線分を調べることになる。このため、通常は仮線分の
レベル数を例えば２又は３に限定して用いている。
【００１８】
【発明が解決しようとする課題】しかしながら、図３４
に示すようなクロック・トリー１３０においては、前述
したようにワイヤ１１８，１２１を、それぞれシングル
Π型ＲＣ回路（Π型ＲＣモデル）で評価している。これ
は、等ディレイ分岐点ｘを決定する際に、等ディレイ分
岐点ｘの両側の配線における単位グリッド当たりの抵抗
及び容量が場所によらず等しいと仮定しているからであ
る。
【００１９】ところが、現実には、単位グリッド当たり
の抵抗及び容量が場所によらず等しいということはあり
えないため、ワイヤ１１８，１２１を複数のセグメント
に分割することにより直列Π型ＲＣ回路（直列Π型ＲＣ
モデル）で評価して、等ディレイ分岐点ｘを決定する必
要があるという課題がある。また、図３４に示すような
クロック・トリー１３０においては、等ディレイ分岐点
ｘを決定する際に、より現実に即したものとするため
に、図示しないクロック発生回路に負荷がつくことによ
り増加するゲートディレイ（外部クロックディレイ時
間；extra-source gate delay ）を考慮しながら、クロ
ック発生回路から各クロック受信回路までのディレイ時
間を目的値に設定する必要があるという課題もある。
【００２０】さらに、前述したような、自動配線におい
て配線経路を探索する方法の１つである三上・田淵法に
おいては、同レベルの各仮線分（探索線分）の処理は相
互に影響を及ぼさないため、各探索線分の処理を並列に
実行することができれば探索処理の高速化が可能であ
る。また、この三上・田淵法では、一度探索された点は
再度探索されることはないため、最適な配線経路が探索
される前に最適でない配線経路が探索された場合には、
最適ではない配線経路が選択されてしまうという課題が
ある。
【００２１】このため、複数の配線経路を探索できるよ
うにして、その中から最適な配線経路を選択する方法が
必要である。さらに、前述したように、ＬＳＩにおいて
は、配線を行なう前段階で配線可能性を見積もることが
できれば、この配線可能性により各回路の配置の改善や
配線領域の最適化を行なうことも考えられる。
【００２２】しかしながら、各回路の配置終了時に配線
対象の配線可能性を知ることは困難であるため、配線を
行なうまでは配線可能性を知ることができないという課
題がある。本発明は、このような課題に鑑み創案された
もので、ＣＡＤにおいて、ＬＳＩの設計の際に用いて好
適な配線処理方法であって、具体的には、正確に等ディ
レイ分岐点を決定したり外部クロックディレイ時間を考
慮することによりクロック分配回路のクロックスキュー
を低減させ、配線経路の探索における各探索線分の処理
を並列に実行できるようにして処理の高速化を図り、最
適な配線経路を選択できるようにしてＬＳＩ上の各回路
を接続する配線長の最小化及び配線性を向上させ、配線
を行なう前段階で配線可能性を見積もることにより各回
路の配置の改善や配線領域の最適化を行なえるようにし
た、配線処理方法及び配線処理装置を提供することを目
的とするとともに、更にはこのような配線処理を行なう
ための手順をコンピュータに実行させるための配線処理
プログラムを記録した配線処理プログラム用記録媒体を
提供することを目的とする。
【００２３】
【課題を解決するための手段】このため、本発明の配線
処理方法は、クロック同期式回路におけるクロック分配
回路上のクロックネットにおける２つのレシーバ間を接
続する配線について、２個以上の分岐点を設定すること
により、３個以上のセグメントに分割するセグメント分
割ステップと、該セグメント分割ステップで得られたセ
グメントについて、該セグメントの一端に位置する一分
岐点から上記２つのレシーバのうちの一方のレシーバへ
の第１ディレイ時間と、該一分岐点から上記２つのレシ
ーバのうちの他方のレシーバへの第２ディレイ時間とを
比較するとともに、該セグメントの他端に位置する他分
岐点から上記２つのレシーバのうちの一方のレシーバへ
の第３ディレイ時間と、該他分岐点から上記２つのレシ
ーバのうちの他方のレシーバへの第４ディレイ時間とを
比較し、上記の第１ディレイ時間と第２ディレイ時間と
の大小関係と上記の第３ディレイ時間と第４ディレイ時
間との大小関係とが反転するセグメントを等ディレイ分
岐点が存在する等ディレイ分岐セグメントとして決定す
る等ディレイ分岐セグメント決定ステップと、該等ディ
レイ分岐セグメント決定ステップで求められた該等ディ
レイ分岐セグメント中で等ディレイ分岐点を求める等デ
ィレイ分岐点決定ステップとをそなえて構成されたこと
を特徴としている（請求項１）。
【００２４】ここで、該セグメント分割ステップにおい
て設定される該分岐点は、該配線上の物理的な分岐点で
あってもよく（請求項２）、該セグメント分割ステップ
において設定される該分岐点は、該配線の単位長当たり
のインピーダンスが変化する点であってもよい（請求項
３）。また、該セグメント分割ステップにおいて求めら
れる該セグメントはシングルΠ型回路で評価することが
できる（請求項４）。
【００２５】さらに、該等ディレイ分岐セグメント決定
ステップにおける上記の第１〜第４ディレイ時間は、
【００２６】
【数３】 により求めることができる（請求項５）。また、該等デ
ィレイ分岐点決定ステップにおける該等ディレイ分岐点
は、
【００２７】
【数４】 により求めることができる（請求項６）。さらに、本発
明の配線処理方法は、クロック同期式回路におけるクロ
ック分配回路上の配線について、２個以上の分岐点を設
定することにより、３個以上のセグメントに分割するセ
グメント分割ステップと、該セグメント分割ステップで
得られた各セグメント毎のディレイ時間を考慮した該配
線のプロパゲーションディレイ時間を求めるプロパゲー
ションディレイ時間決定ステップと、該プロパゲーショ
ンディレイ時間決定ステップで求められた該配線のプロ
パゲーションディレイ時間と設定時間とを比較して、こ
の比較結果に基づいて、該セグメント単位で配線長を調
整する配線長調整ステップとをそなえて構成されたこと
を特徴としている（請求項７）。
【００２８】ここで、該セグメント分割ステップにおい
て設定される該分岐点は、該配線の単位長当たりのイン
ピーダンスが変化する点であってもよい（請求項８）。
また、該セグメント分割ステップにおいて求められる該
セグメントはシングルΠ型回路で評価することができる
（請求項９）。さらに、本発明の配線処理方法は、クロ
ック同期式回路におけるクロック分配回路上のクロック
ネットにおける２つのレシーバ間を接続する配線につい
て、２個以上の分岐点を設定することにより、３個以上
のセグメントに分割する第１セグメント分割ステップ
と、該第１セグメント分割ステップで得られたセグメン
トについて、該セグメントの一端に位置する一分岐点か
ら上記２つのレシーバのうちの一方のレシーバへの第１
ディレイ時間と、該一分岐点から上記２つのレシーバの
うちの他方のレシーバへの第２ディレイ時間とを比較す
るとともに、該セグメントの他端に位置する他分岐点か
ら上記２つのレシーバのうちの一方のレシーバへの第３
ディレイ時間と、該他分岐点から上記２つのレシーバの
うちの他方のレシーバへの第４ディレイ時間とを比較
し、上記の第１ディレイ時間と第２ディレイ時間との大
小関係と上記の第３ディレイ時間と第４ディレイ時間と
の大小関係とが反転するセグメントを等ディレイ分岐点
が存在する等ディレイ分岐セグメントとして決定する等
ディレイ分岐セグメント決定ステップと、該等ディレイ
分岐セグメント決定ステップで求められた該等ディレイ
分岐セグメント中で等ディレイ分岐点を求める等ディレ
イ分岐点決定ステップと、該等ディレイ分岐点決定ステ
ップで求められた該等ディレイ分岐点から各レシーバへ
の第５ディレイ時間を求めるディレイ時間決定ステップ
と、該等ディレイ分岐点から外部クロック源取込み部へ
至る配線について、２個以上の分岐点を設定することに
より、３個以上のセグメントに分割する第２セグメント
分割ステップと、該第２セグメント分割ステップで得ら
れた各セグメント毎のディレイ時間を考慮した該配線の
プロパゲーションディレイ時間を求めるプロパゲーショ
ンディレイ時間決定ステップと、該ディレイ時間決定ス
テップで求められた該等ディレイ分岐点から各レシーバ
への該第５ディレイ時間と該プロパゲーションディレイ
時間決定ステップで求められた該配線のプロパゲーショ
ンディレイ時間とを加算した時間と、設定時間とを比較
して、この比較結果に基づいて、セグメント単位で配線
長を調整する配線長調整ステップとをそなえて構成され
たことを特徴としている（請求項１０）。
【００２９】ここで、該配線長調整ステップにて、該第
５ディレイ時間と該プロパゲーションディレイ時間と該
外部クロック源取込み部での外部クロックディレイ時間
とを加算した時間と、設定時間とを比較した比較結果に
基づいて、セグメント単位で配線長を調整してもよい
（請求項１１）。また、本発明の配線処理方法は、回路
基板上の配線についての配線経路を決定するに際し、予
め、該配線の最小ピッチを単位として、配線領域を格子
状に分割し、格子点が該配線に使用可能であるかどうか
を示す使用可能フラグと、格子点に探索線分が到着した
ことを示す到着状況フラグと、格子点に探索線分が到着
した方向を示す到着方向フラグとを用意した状態で、該
到着状況フラグが探索線分到着を示している格子点に隣
接する隣接格子点について、該使用可能フラグが使用可
能状態を示しており、且つ、該到着状況フラグが探索線
分未到着を示している場合に、該隣接格子点の該到着状
況フラグを探索線分到着を示す状態にするともに、該隣
接格子点の該到着方向フラグにその探索方向を表示させ
る隣接格子点フラグ処理手順を並列的に実行し、更に該
隣接格子点フラグ処理手順を、各探索線分について、該
到着状況フラグを探索線分到着を示す状態にするような
格子点がなくなるまで、繰り返して実行する前方探索処
理ステップと、該前方探索処理ステップの後に、所望の
格子点から該到着方向フラグに従って、配線経路をさか
のぼっていくことにより、配線経路を検索する後方探索
処理ステップとをそなえて構成されていることを特徴と
している（請求項１２）。
【００３０】さらに、本発明の配線処理方法は、回路基
板上の配線についての配線経路を決定するに際し、予
め、該配線の最小ピッチを単位として、配線領域を格子
状に分割し、格子点に探索線分が到着した方向を示す到
着方向フラグを用意した状態で、各格子点について、該
到着方向フラグにその探索方向を複数表示させながら、
前方探索を行なっていく前方探索処理ステップと、該前
方探索処理ステップの後に、所望の格子点から該到着方
向フラグに従って、配線経路をさかのぼっていくことに
より、複数の配線経路を検索する後方探索処理ステップ
と、該後方探索処理ステップで得られた複数の配線経路
から最適な配線経路を決定する最適配線経路決定ステッ
プとをそなえて構成されていることを特徴としている
（請求項１３）。
【００３１】また、本発明の配線処理方法は、回路基板
上の回路についての配置を決定する回路配置決定ステッ
プと、該回路配置決定ステップにて、該回路についての
配置を決定した後に、該回路を接続する配線の総配線長
をＬとし、該配線に使用される点の数をＧとして、（Ｌ
−Ｇ）／Ｌを該配線についての配線混雑度として評価す
る配線混雑度評価ステップとそなえて構成されているこ
とを特徴としている（請求項１４）。
【００３２】さらに、本発明の配線処理装置は、クロッ
ク同期式回路におけるクロック分配回路上のクロックネ
ットにおける２つのレシーバ間を接続する配線につい
て、２個以上の分岐点を設定することにより、３個以上
のセグメントに分割するセグメント分割処理部と、該セ
グメント分割処理部で得られたセグメントについて、該
セグメントの一端に位置する一分岐点から上記２つのレ
シーバのうちの一方のレシーバへの第１ディレイ時間
と、該一分岐点から上記２つのレシーバのうちの他方の
レシーバへの第２ディレイ時間とを比較するとともに、
該セグメントの他端に位置する他分岐点から上記２つの
レシーバのうちの一方のレシーバへの第３ディレイ時間
と、該他分岐点から上記２つのレシーバのうちの他方の
レシーバへの第４ディレイ時間とを比較し、上記の第１
ディレイ時間と第２ディレイ時間との大小関係と上記の
第３ディレイ時間と第４ディレイ時間との大小関係とが
反転するセグメントを等ディレイ分岐点が存在する等デ
ィレイ分岐セグメントとして決定する等ディレイ分岐セ
グメント決定処理部と、該等ディレイ分岐セグメント決
定処理部で求められた該等ディレイ分岐セグメント中で
等ディレイ分岐点を求める等ディレイ分岐点決定処理部
とをそなえて構成されたことを特徴としている（請求項
１５）。
【００３３】また、本発明の配線処理装置は、クロック
同期式回路におけるクロック分配回路上の配線につい
て、２個以上の分岐点を設定することにより、３個以上
のセグメントに分割するセグメント分割処理部と、該セ
グメント分割処理部で得られた各セグメント毎のディレ
イ時間を考慮した該配線のプロパゲーションディレイ時
間を求めるプロパゲーションディレイ時間決定処理部
と、該プロパゲーションディレイ時間決定処理部で求め
られた該配線のプロパゲーションディレイ時間と設定時
間とを比較して、この比較結果に基づいて、該セグメン
ト単位で配線長を調整する配線長調整処理部とをそなえ
て構成されたことを特徴としている（請求項１６）。
【００３４】さらに、本発明の配線処理装置は、クロッ
ク同期式回路におけるクロック分配回路上のクロックネ
ットにおける２つのレシーバ間を接続する配線につい
て、２個以上の分岐点を設定することにより、３個以上
のセグメントに分割する第１セグメント分割処理部と、
該第１セグメント分割処理部で得られたセグメントにつ
いて、該セグメントの一端に位置する一分岐点から上記
２つのレシーバのうちの一方のレシーバへの第１ディレ
イ時間と、該一分岐点から上記２つのレシーバのうちの
他方のレシーバへの第２ディレイ時間とを比較するとと
もに、該セグメントの他端に位置する他分岐点から上記
２つのレシーバのうちの一方のレシーバへの第３ディレ
イ時間と、該他分岐点から上記２つのレシーバのうちの
他方のレシーバへの第４ディレイ時間とを比較し、上記
の第１ディレイ時間と第２ディレイ時間との大小関係と
上記の第３ディレイ時間と第４ディレイ時間との大小関
係とが反転するセグメントを等ディレイ分岐点が存在す
る等ディレイ分岐セグメントとして決定する等ディレイ
分岐セグメント決定処理部と、該等ディレイ分岐セグメ
ント決定処理部で求められた該等ディレイ分岐セグメン
ト中で等ディレイ分岐点を求める等ディレイ分岐点決定
処理部と、該等ディレイ分岐点決定処理部で求められた
該等ディレイ分岐点から各レシーバへの第５ディレイ時
間を求めるディレイ時間決定処理部と、該等ディレイ分
岐点から外部クロック源取込み部へ至る配線について、
２個以上の分岐点を設定することにより、３個以上のセ
グメントに分割する第２セグメント分割処理部と、該第
２セグメント分割処理部で得られた各セグメント毎のデ
ィレイ時間を考慮した該配線のプロパゲーションディレ
イ時間を求めるプロパゲーションディレイ時間決定処理
部と、該ディレイ時間決定処理部で求められた該等ディ
レイ分岐点から各レシーバへの該第５ディレイ時間と該
プロパゲーションディレイ時間決定処理部で求められた
該配線のプロパゲーションディレイ時間とを加算した時
間と、設定時間とを比較して、この比較結果に基づい
て、セグメント単位で配線長を調整する配線長調整処理
部とをそなえて構成されたことを特徴としている（請求
項１７）。
【００３５】また、本発明の配線処理装置は、回路基板
上の配線の最小ピッチを単位とし配線領域を格子状に分
割して得られた格子点に探索線分が到着したことを示す
到着状況フラグが探索線分到着を示している格子点に隣
接する隣接格子点について、格子点が該配線に使用可能
であるかどうかを示す使用可能フラグが使用可能状態を
示しており、且つ、該到着状況フラグが探索線分未到着
を示している場合に、該隣接格子点の該到着状況フラグ
を探索線分到着を示す状態にするともに、該隣接格子点
において、該隣接格子点に探索線分が到着した方向を示
す到着方向フラグにその探索方向を表示させる隣接格子
点フラグ処理手順を並列的に実行し、更に該隣接格子点
フラグ処理手順を、各探索線分について、該到着状況フ
ラグを探索線分到着を示す状態にするような格子点がな
くなるまで、繰り返して実行する前方探索処理を行なう
前方探索処理部と、該前方探索処理部における該前方探
索処理の後に、所望の格子点から該到着方向フラグに従
って、配線経路をさかのぼっていくことにより、配線経
路を検索する後方探索処理を行なう後方探索処理部とを
そなえて構成されたことを特徴としている（請求項１
８）。
【００３６】さらに、本発明の配線処理装置は、回路基
板上の配線の最小ピッチを単位とし配線領域を格子状に
分割して得られた各格子点について、該格子点に探索線
分が到着した方向を示す到着方向フラグにその探索方向
を複数表示させながら、前方探索を行なっていく前方探
索処理部と、該前方探索処理部における該前方探索の後
に、所望の格子点から該到着方向フラグに従って、配線
経路をさかのぼっていくことにより、複数の配線経路を
検索する後方探索処理部と、該後方探索処理部で得られ
た複数の配線経路から最適な配線経路を決定する最適配
線経路決定処理部とをそなえて構成されたことを特徴と
している（請求項１９）。
【００３７】また、本発明の配線処理装置は、回路基板
上の回路についての配置を決定する回路配置決定処理部
と、該回路配置決定処理部にて、該回路についての配置
を決定した後に、該回路を接続する配線の総配線長をＬ
とし、該配線に使用される点の数をＧとして、（Ｌ−
Ｇ）／Ｌを該配線についての配線混雑度として評価する
配線混雑度評価処理部とをそなえて構成されたことを特
徴としている（請求項２０）。
【００３８】さらに、本発明の配線処理プログラム用記
録媒体は、クロック同期式回路におけるクロック分配回
路上のクロックネットにおける２つのレシーバ間を接続
する配線について、２個以上の分岐点を設定することに
より、３個以上のセグメントに分割するセグメント分割
手順と、該セグメント分割手順で得られたセグメントに
ついて、該セグメントの一端に位置する一分岐点から上
記２つのレシーバのうちの一方のレシーバへの第１ディ
レイ時間と、該一分岐点から上記２つのレシーバのうち
の他方のレシーバへの第２ディレイ時間とを比較すると
ともに、該セグメントの他端に位置する他分岐点から上
記２つのレシーバのうちの一方のレシーバへの第３ディ
レイ時間と、該他分岐点から上記２つのレシーバのうち
の他方のレシーバへの第４ディレイ時間とを比較し、上
記の第１ディレイ時間と第２ディレイ時間との大小関係
と上記の第３ディレイ時間と第４ディレイ時間との大小
関係とが反転するセグメントを等ディレイ分岐点が存在
する等ディレイ分岐セグメントとして決定する等ディレ
イ分岐セグメント決定手順と、該等ディレイ分岐セグメ
ント決定手順で求められた該等ディレイ分岐セグメント
中で等ディレイ分岐点を求める等ディレイ分岐点決定手
順とを、コンピュータに実行させるための配線処理プロ
グラムを記録したことを特徴としている（請求項２
１）。
【００３９】また、本発明の配線処理プログラム用記録
媒体は、クロック同期式回路におけるクロック分配回路
上の配線について、２個以上の分岐点を設定することに
より、３個以上のセグメントに分割するセグメント分割
手順と、該セグメント分割手順で得られた各セグメント
毎のディレイ時間を考慮した該配線のプロパゲーション
ディレイ時間を求めるプロパゲーションディレイ時間決
定手順と、該プロパゲーションディレイ時間決定手順で
求められた該配線のプロパゲーションディレイ時間と設
定時間とを比較して、この比較結果に基づいて、該セグ
メント単位で配線長を調整する配線長調整手順とを、コ
ンピュータに実行させるための配線処理プログラムを記
録したことを特徴としている（請求項２２）。
【００４０】さらに、本発明の配線処理プログラム用記
録媒体は、クロック同期式回路におけるクロック分配回
路上のクロックネットにおける２つのレシーバ間を接続
する配線について、２個以上の分岐点を設定することに
より、３個以上のセグメントに分割する第１セグメント
分割手順と、該第１セグメント分割手順で得られたセグ
メントについて、該セグメントの一端に位置する一分岐
点から上記２つのレシーバのうちの一方のレシーバへの
第１ディレイ時間と、該一分岐点から上記２つのレシー
バのうちの他方のレシーバへの第２ディレイ時間とを比
較するとともに、該セグメントの他端に位置する他分岐
点から上記２つのレシーバのうちの一方のレシーバへの
第３ディレイ時間と、該他分岐点から上記２つのレシー
バのうちの他方のレシーバへの第４ディレイ時間とを比
較し、上記の第１ディレイ時間と第２ディレイ時間との
大小関係と上記の第３ディレイ時間と第４ディレイ時間
との大小関係とが反転するセグメントを等ディレイ分岐
点が存在する等ディレイ分岐セグメントとして決定する
等ディレイ分岐セグメント決定手順と、該等ディレイ分
岐セグメント決定手順で求められた該等ディレイ分岐セ
グメント中で等ディレイ分岐点を求める等ディレイ分岐
点決定手順と、該等ディレイ分岐点決定手順で求められ
た該等ディレイ分岐点から各レシーバへの第５ディレイ
時間を求めるディレイ時間決定手順と、該等ディレイ分
岐点から外部クロック源取込み部へ至る配線について、
２個以上の分岐点を設定することにより、３個以上のセ
グメントに分割する第２セグメント分割手順と、該第２
セグメント分割手順で得られた各セグメント毎のディレ
イ時間を考慮した該配線のプロパゲーションディレイ時
間を求めるプロパゲーションディレイ時間決定手順と、
該ディレイ時間決定手順で求められた該等ディレイ分岐
点から各レシーバへの該第５ディレイ時間と該プロパゲ
ーションディレイ時間決定手順で求められた該配線のプ
ロパゲーションディレイ時間とを加算した時間と、設定
時間とを比較して、この比較結果に基づいて、セグメン
ト単位で配線長を調整する配線長調整手順とを、コンピ
ュータに実行させるための配線処理プログラムを記録し
たことを特徴としている（請求項２３）。
【００４１】また、本発明の配線処理プログラム用記録
媒体は、回路基板上の配線の最小ピッチを単位とし配線
領域を格子状に分割して得られた格子点に探索線分が到
着したことを示す到着状況フラグが探索線分到着を示し
ている格子点に隣接する隣接格子点について、格子点が
該配線に使用可能であるかどうかを示す使用可能フラグ
が使用可能状態を示しており、且つ、該到着状況フラグ
が探索線分未到着を示している場合に、該隣接格子点の
該到着状況フラグを探索線分到着を示す状態にするとも
に、該隣接格子点において、該隣接格子点に探索線分が
到着した方向を示す到着方向フラグにその探索方向を表
示させる隣接格子点フラグ処理手順を並列的に実行し、
更に該隣接格子点フラグ処理手順を、各探索線分につい
て、該到着状況フラグを探索線分到着を示す状態にする
ような格子点がなくなるまで、繰り返して実行する前方
探索処理手順と、該前方探索処理手順の後に、所望の格
子点から該到着方向フラグに従って、配線経路をさかの
ぼっていくことにより、配線経路を検索する後方探索処
理手順とを、コンピュータに実行させるための配線処理
プログラムを記録したことを特徴としている（請求項２
４）。
【００４２】さらに、本発明の配線処理プログラム用記
録媒体は、回路基板上の配線の最小ピッチを単位とし配
線領域を格子状に分割して得られた各格子点について、
該格子点に探索線分が到着した方向を示す到着方向フラ
グにその探索方向を複数表示させながら、前方探索を行
なっていく前方探索処理手順と、該前方探索処理手順の
後に、所望の格子点から該到着方向フラグに従って、配
線経路をさかのぼっていくことにより、複数の配線経路
を検索する後方探索処理手順と、該後方探索処理手順で
得られた複数の配線経路から最適な配線経路を決定する
最適配線経路決定手順とを、コンピュータに実行させる
ための配線処理プログラムを記録したことを特徴として
いる（請求項２５）。
【００４３】また、本発明の配線処理プログラム用記録
媒体は、回路基板上の配線の総配線長をＬとし、該配線
に使用される点の数をＧとして、（Ｌ−Ｇ）／Ｌを該配
線についての配線混雑度として評価する配線混雑度評価
手順をコンピュータに実行させるための配線処理プログ
ラムを記録したことを特徴としている（請求項２６）。
【００４４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。 （ａ）本発明の一実施形態にかかる会話型回路設計装置
の構成の説明 図１は本発明の一実施形態にかかる配線処理装置として
の会話型回路設計装置の構成を示すブロック図である。
【００４５】この図１に示す会話型回路設計装置１にお
いて、３は各種回路設計過程や各回路を接続する配線経
路等を表示する表示部、４はこの表示部３上における表
示状態を制御する表示制御部、７は表示部３上の表示デ
ータを参照し設計者がその表示データに対する応答情報
を入力するキーボード，マウス等の入力部である。５は
外部ファイル書込部で、この外部ファイル書込部５は、
入力部７からの指示に応じて、表示制御部４により表示
部３に表示された配線経路図等を外部ファイル５Ａに書
き込むものである。
【００４６】また、６は印字部で、この印字部６は、入
力部７からの指示に応じて、表示制御部４により表示部
３に表示された配線経路図等を所定の記録用紙に印字出
力するものである。さらに、８はハードディスクで、こ
のハードディスク８は、会話型回路設計装置１が各種回
路設計の際に用いる一切の情報（論理回路情報やレイア
ウト情報等）を記録するものであるとともに、後述する
（ｂ）において詳細に説明するような各種の配線処理方
法を実現するための手順を会話型回路設計装置１に実行
させるための配線処理プログラム（配線処理ソフトウエ
ア）を記録するものであり、本実施形態においては配線
処理プログラム用記録媒体として機能するものである。
【００４７】また、２は会話型回路設計装置１を構成す
る各部を統括的に管理するためのＣＰＵである。なお、
表示制御部４の機能は、具体的には、ＣＰＵ２がハード
ディスク８に格納されたプログラム（ソフトウエア）を
実行することにより実現されるものであるが、図１にお
いては、その機能を明確にすべく、表示制御部４をブロ
ック化して示している。
【００４８】従って、本実施形態にかかる会話型回路設
計装置１は、ＣＰＵ２，表示部３，外部ファイル書込部
５，印字部６，入力部７，ハードディスク８等を有する
一般的な計算機システム（コンピュータ；図２参照）を
用いて実現することが可能である。なお、図２におい
て、９はコンピュータ本体である。 （ｂ）本発明の一実施形態にかかる会話型回路設計装置
による配線処理方法の説明 （ｂ１）クロックスキューを低減させるための配線処理
方法の第１の態様の説明 本発明の一実施形態にかかる会話型回路設計装置１にお
ける配線処理方法として、クロック同期式回路における
クロックの伝搬遅延時間（ディレイ時間）の差分である
クロックスキューを低減させるための配線処理方法の第
１の態様について説明する。
【００４９】ここで、本態様を説明するにあたり、ま
ず、クロック同期式回路におけるクロック分配回路上の
クロックネットのクロック・トリーの構成を図５及び図
６に示す。クロック・トリー３０は、図６に示すよう
に、レシーバ（クロック受信回路）３１とワイヤ３７か
らなるサブ・クロック・トリーと、レシーバ（クロック
受信回路）３４とワイヤ４０からなるサブ・クロック・
トリーとが、等ディレイ分岐点（タッピングポイント：
tapping point ）ｘを介して接続されることにより構成
されている。
【００５０】即ち、クロック・トリー３０においては、
図６においては図示しないドライバ（クロック発生回
路）からのクロックが、等ディレイ分岐点ｘを介してレ
シーバ３１，３４に供給されるようになっている。ここ
で、レシーバ３１は、フリップフロップ回路（時定数ｔ
A ）３２とコンデンサ（容量ＣA ）３３とをそなえて構
成され、レシーバ３４は、フリップフロップ回路（時定
数ｔB ）３５とコンデンサ（容量ＣB ）３６とをそなえ
て構成されている。
【００５１】また、ワイヤ３７は、後述するような理由
から、１つの抵抗（抵抗値ｒ1 ）３８と２つのコンデン
サ（容量ｃ1 ／２）３９からなるΠ型ＲＣ回路（即ちセ
グメント４３）を複数そなえて構成されている。さら
に、ワイヤ４０も、ワイヤ３７と同様に、後述するよう
な理由から、１つの抵抗（抵抗値ｒ2 ）４１と２つのコ
ンデンサ（容量ｃ2 ／２）４２からなるΠ型ＲＣ回路
（即ちセグメント４３）を複数そなえて構成されてい
る。
【００５２】なお、この図６では、ワイヤ３７，４０に
おけるΠ型ＲＣ回路（セグメント４３）をそれぞれ１つ
しか図示しておらず、その他のセグメント４３について
は図示を省略している。また、図５では、ワイヤ３７，
４０の図示を省略しているが、レシーバ３１，３４間の
配線における複数のセグメントを符号４３で示している
（図５の網かけ部）。
【００５３】ところで、図６に示す等ディレイ分岐点ｘ
は、前述したように、図６では図示しないドライバ（ク
ロック発生回路）からのクロックが入力される点であ
る。この図６に示すクロック・トリー３０においては、
等ディレイ分岐点ｘの位置により、クロック・トリー３
０の２つのサブ・クロック・トリーにおけるクロックス
キューが変化するため、クロック・トリー３０における
クロックスキューを低減させるには、等ディレイ分岐点
ｘの位置の設定を正確に行なうことが必要となる。
【００５４】ここで、２つのサブ・クロック・トリー間
の配線における等ディレイ分岐点ｘの決定方法（zero-s
kew-merge ) について説明する。本態様における等ディ
レイ分岐点ｘを決定するための配線処理方法は、図７に
示すように、セグメント分割ステップ（ステップＳ
１），等ディレイ分岐セグメント決定ステップ（ステッ
プＳ２）及び等ディレイ分岐点決定ステップ（ステップ
Ｓ３）をそなえて構成されている。
【００５５】セグメント分割ステップ（ステップＳ１）
は、例えば図５に示すように、レシーバ３１，３４間を
接続する配線について、少なくとも２個以上の分割点
（分岐点）Ｐ1 ，…，Ｐn+1 を設定することにより、少
なくとも３個以上のセグメント４３に分割するステップ
である。ここで、レシーバ３１，３４間を接続する配線
（図６に示すワイヤ３７，４０）を複数のセグメント４
３に分割する理由について説明する。
【００５６】まず、１つのサブ・クロック・トリーにつ
いて着目して考える。図３は、バッファ付きクロック・
トリーをモデル化して示したものであり、バッファ付き
クロック・トリー１０は、図３に示すように、ドライバ
としてのクロック発生回路（クロックソース；clock so
urce）１１と、レシーバとしてのクロック受信回路（ラ
ッチ；latch ）１３とがバッファ（buffer）１２を介し
て接続されることにより構成されたものである。
【００５７】ここで、クロックソース１１とバッファ１
２とはワイヤ（wire）１４により接続され、バッファ１
２とラッチ１３とはワイヤ（wire）１５により接続され
ている。このバッファ付きクロック・トリー１０は、詳
細には、図４に示すような構成を有している。
【００５８】クロックソース１１は抵抗（抵抗値ｒs ）
１６をそなえており、バッファ１２はディレイ回路（内
部ディレイ時間ｄb ）１９，抵抗（抵抗値ｒb ）１７及
びコンデンサ（容量ｃb ）１８をそなえており、ラッチ
１３はコンデンサ（容量ｃ1）２０をそなえている。こ
こで、クロックソース１１からラッチ１３までのディレ
イ時間としては、図３３を用いて前述したように、バッ
ファ１２のディレイ回路１９による内部ディレイ時間ｄ
b のほか、ワイヤ１４，１５の配線抵抗によるディレイ
時間等が考えられる。
【００５９】このうち、配線抵抗については、近年の半
導体微細加工技術の進歩によるトランジスタサイズ及び
配線断面積の減少ため、無視することができなくなって
いるため、ディレイ時間の予測精度上、ワイヤ１４，１
５を、分布定数回路として扱うことが必要となってい
る。前述した図３３に示すようなバッファ付きクロック
・トリー１００においては、この分布定数回路を模式化
した集中定数回路として、ワイヤ１０４，１０５を、そ
れぞれ１つのΠ型ＲＣ回路（シングルΠ型ＲＣモデル）
で評価しているが、本態様においては、配線（ワイヤ１
４，１５）における単位グリッド当たりの抵抗及び容量
が場所によらず等しくないことを考慮するために、ワイ
ヤ１４，１５を複数のセグメント４３に分割することに
より複数のΠ型ＲＣ回路で評価しているのである。
【００６０】なお、ワイヤ１４は、図４に示すように、
１つの抵抗（抵抗値ｒ1 …ｒk ）２１Ａと２つのコンデ
ンサ〔容量（ｃ1 ／２）…（ｃk ／２）〕２１Ｂからな
るΠ型ＲＣ回路（即ちセグメント）２１を複数そなえて
構成され、ワイヤ１５は、図４に示すように、１つの抵
抗（抵抗値ｒm …ｒn ）２２Ａと２つのコンデンサ〔容
量（ｃm ／２）…（ｃn ／２）〕２２ＢからなるΠ型Ｒ
Ｃ回路（即ちセグメント）２２を複数そなえて構成され
ている。
【００６１】ここで、このセグメント分割ステップ（ス
テップＳ１）においては、図５に示すレシーバ３１，３
４間を接続する配線は、具体的には以下のような条件の
分割点Ｐ1 ，…，Ｐn+1 でセグメント４３に分割され
る。 （１）レシーバ３１，３４間を接続する配線上の物理的
な分岐点。ここで、物理的な分岐点とは配線の層が変わ
る点であり、例えば図５では分割点Ｐ4 ，Ｐ7 がこの点
に当たる。
【００６２】（２）レシーバ３１，３４間を接続する配
線の単位長当たりのインピーダンスが変化する点。ここ
で、配線の単位長当たりのインピーダンスは、配線の層
が変わると変化するが、配線の層が変わらなくても変化
することがあるため（配線の下層に電源が配置される場
合等）、配線の単位長当たりのインピーダンスが変化す
る点を分割点とすることが有効となる。なお、インピー
ダンスは抵抗または容量である。
【００６３】（３）セグメント４３の長さがある決めら
れた長さｓ（任意の定数）を超える点。ここで、セグメ
ント長ｓは、経験的に求められる長さである。上述した
（１）〜（３）のいずれかに該当する分割点Ｐ1 ，…，
Ｐn+1 において分割された各セグメント４３は、上述し
たように、それぞれ１つのΠ型ＲＣモデルで評価され
る。
【００６４】また、等ディレイ分岐セグメント決定ステ
ップ（ステップＳ２）は、セグメント分割ステップ（ス
テップＳ１）で得られたセグメント４３について、等デ
ィレイ分岐点ｘが存在するセグメント４３を、等ディレ
イ分岐セグメントとして決定するステップである。具体
的には、この等ディレイ分岐セグメント決定ステップ
（ステップＳ２）においては、セグメント４３の一端に
位置する一分割点Ｐk から上記２つのレシーバ３１，３
４のうちの一方のレシーバ（図５では次段のゲートＡと
接続されるレシーバ３１）へのディレイ時間が、第１デ
ィレイ時間〔Delay （Ｐk →Ａ）〕として求められると
ともに、一分割点Ｐk から上記２つのレシーバ３１，３
４のうちの他方のレシーバ（図５では次段のゲートＢと
接続されるレシーバ３４）へのディレイ時間が、第２デ
ィレイ時間〔Delay （Ｐk →Ｂ）〕として求められる。
【００６５】そして、これらの第１ディレイ時間〔Dela
y （Ｐk →Ａ）〕と第２ディレイ時間〔Delay （Ｐk →
Ｂ）〕とが比較される。さらに、セグメント４３の他端
に位置する他分割点Ｐk+1 から上記２つのレシーバ３
１，３４のうちの一方のレシーバへのディレイ時間が、
第３ディレイ時間〔Delay （Ｐk+1 →Ａ）〕として求め
られるとともに、他分割点Ｐk+1 から上記２つのレシー
バ３１，３４のうちの他方のレシーバへのディレイ時間
が、第４ディレイ時間〔Delay （Ｐk+1 →Ｂ）〕として
求められる。
【００６６】そして、これらの第３ディレイ時間〔Dela
y （Ｐk+1 →Ａ）〕と第４ディレイ時間〔Delay （Ｐ
k+1 →Ｂ）〕とが比較される。さらに、上記の第１ディ
レイ時間〔Delay （Ｐk →Ａ）〕と第２ディレイ時間
〔Delay （Ｐk →Ｂ）〕との大小関係と、上記の第３デ
ィレイ時間〔Delay （Ｐ k+1 →Ａ）〕と第４ディレイ時
間〔Delay （Ｐk+1 →Ｂ）〕との大小関係とが反転する
セグメント４３が、等ディレイ分岐点ｘが存在する等デ
ィレイ分岐セグメントとして決定される。
【００６７】即ち、この等ディレイ分岐セグメント決定
ステップ（ステップＳ２）は、分割点Ｐ1 〜Ｐn+1 の中
から２分法により、 Delay （Ｐk →Ａ） ≦ Delay （Ｐk →Ｂ） Delay （Ｐk+1 →Ａ） ≧ Delay （Ｐk+1 →Ｂ） となる条件を満たす分割点Ｐk ，Ｐk+1 を求めるステッ
プであり、等ディレイ分岐セグメントは、分割点Ｐk ，
Ｐk+1 間のセグメント（セグメントＰk Ｐk+1 ）とな
る。
【００６８】ここで、上記の第１ディレイ時間〔Delay
（Ｐk →Ａ）〕，第２ディレイ時間〔Delay （Ｐk →
Ｂ）〕，第３ディレイ時間〔Delay （Ｐk+1 →Ａ）〕，
第４ディレイ時間〔Delay （Ｐk+1 →Ｂ）〕は、等ディ
レイ分岐セグメントにおける抵抗の抵抗値をｒk , 等デ
ィレイ分岐セグメントにおけるコンデンサの容量をｃk
とすると、次式により求めることができる。
【００６９】
【数５】 さらに、等ディレイ分岐点決定ステップ（ステップＳ
３）は、等ディレイ分岐セグメント決定ステップ（ステ
ップＳ２）で求められた等ディレイ分岐セグメント中で
等ディレイ分岐点ｘを求めるステップである。この等デ
ィレイ分岐点決定ステップ（ステップＳ３）において
は、図６に示すように、分割点Ｐk からゲートＡまでを
サブ・クロック・トリーＡとしてｔA とＣA が計算され
るとともに、分割点Ｐk+1 からゲートＢまでをサブ・ク
ロック・トリーＢとしてｔB とＣB が計算される。
【００７０】ここで、 ＣA ：分割点Ｐk からゲートＡまでの容量の合計 ＣB ：分割点Ｐk+1 からゲートＢまでの容量の合計 ｔA ：分割点Ｐk からゲートＡまでの配線ディレイ ｔB ：分割点Ｐk+1 からゲートＢまでの配線ディレイ である。
【００７１】そして、分割点Ｐk から分割点Ｐk+1 まで
は単位長当たりの容量及び抵抗が同じ区間であるので、
従来技術であるＩＢＭによる方法と同様に、等ディレイ
分岐点ｘは、次式により決定することができる。
【００７２】
【数６】 ここで、上述したような各ステップ（ステップＳ１〜Ｓ
３）からなる配線処理方法は、会話型回路設計装置１の
ＣＰＵ２（図１参照）が、図８に示すようなセグメント
分割処理部Ａ１，等ディレイ分岐セグメント決定処理部
Ａ２及び等ディレイ分岐点決定処理部Ａ３に相当する機
能を有することにより実行される。
【００７３】セグメント分割処理部Ａ１は、クロック同
期式回路におけるクロック分配回路上のクロックネット
における２つのレシーバ３１，３４間を接続する配線に
ついて、少なくとも２個以上の分割点Ｐ1 ，…，Ｐn+1
を設定することにより、少なくとも３個以上のセグメン
ト４３に分割する処理を行なうものである。また、等デ
ィレイ分岐セグメント決定処理部Ａ２は、セグメント分
割処理部Ａ１で得られたセグメント４３について、等デ
ィレイ分岐点ｘが存在するセグメント４３を、等ディレ
イ分岐セグメントとして決定する処理を行なうものであ
る。
【００７４】具体的には、この等ディレイ分岐セグメン
ト決定処理部Ａ２は、セグメント４３の一端に位置する
一分割点Ｐk から上記２つのレシーバ３１，３４のうち
の一方のレシーバ（図５では次段のゲートＡと接続され
るレシーバ３１）への第１ディレイ時間〔Delay （Ｐk
→Ａ）〕と、一分割点Ｐk から上記２つのレシーバ３
１，３４のうちの他方のレシーバ（図５では次段のゲー
トＢと接続されるレシーバ３４）への第２ディレイ時間
〔Delay （Ｐk →Ｂ）〕とを比較するとともに、セグメ
ントの他端に位置する他分割点Ｐk+1 から上記２つのレ
シーバ３１，３４のうちの一方のレシーバへの第３ディ
レイ時間〔Delay （Ｐk+1 →Ａ）〕と、他分割点Ｐk+1
から上記２つのレシーバ３１，３４のうちの他方のレシ
ーバへの第４ディレイ時間〔Delay （Ｐk+1 →Ｂ）〕と
を比較し、上記の第１ディレイ時間〔Delay （Ｐk →
Ａ）〕と第２ディレイ時間〔Delay （Ｐk →Ｂ）〕との
大小関係と上記の第３ディレイ時間〔Delay （Ｐk+1 →
Ａ）〕と第４ディレイ時間〔Delay （Ｐk+1 →Ｂ）〕と
の大小関係とが反転するセグメント４３を等ディレイ分
岐点が存在する等ディレイ分岐セグメントとして決定す
る処理を行なうものである。
【００７５】さらに、等ディレイ分岐点決定処理部Ａ３
は、等ディレイ分岐セグメント決定処理部Ａ２で求めら
れた等ディレイ分岐セグメント中で等ディレイ分岐点ｘ
を求める処理を行なうものである。そして、実際には、
このような各処理部Ａ１〜Ａ３に相当する機能は、後述
するような各手順を、会話型回路設計装置１のＣＰＵ２
に実行させるための配線処理プログラムをハードディス
ク８に格納することにより実現することができる。
【００７６】ここで、本態様における配線処理プログラ
ムは、セグメント分割手順，等ディレイ分岐セグメント
決定手順及び等ディレイ分岐点決定手順を、会話型回路
設計装置１に実行させるためのソフトウェアである。セ
グメント分割手順は、クロック同期式回路におけるクロ
ック分配回路上のクロックネットにおける２つのレシー
バ３１，３４間を接続する配線について、少なくとも２
個以上の分割点Ｐ1 ，…，Ｐn+1 を設定することによ
り、少なくとも３個以上のセグメント４３に分割する手
順である。
【００７７】また、等ディレイ分岐セグメント決定手順
は、セグメント分割手順で得られたセグメント４３につ
いて、等ディレイ分岐点ｘが存在するセグメント４３
を、等ディレイ分岐セグメントとして決定する手順であ
る。具体的には、この等ディレイ分岐セグメント決定手
順は、セグメント４３の一端に位置する一分割点Ｐk か
ら上記２つのレシーバ３１，３４のうちの一方のレシー
バ（図５では次段のゲートＡと接続されるレシーバ３
１）への第１ディレイ時間〔Delay （Ｐk →Ａ）〕と、
一分割点Ｐk から上記２つのレシーバ３１，３４のうち
の他方のレシーバ（図５では次段のゲートＢと接続され
るレシーバ３４）への第２ディレイ時間〔Delay （Ｐk
→Ｂ）〕とを比較するとともに、セグメントの他端に位
置する他分割点Ｐk+1 から上記２つのレシーバ３１，３
４のうちの一方のレシーバへの第３ディレイ時間〔Dela
y （Ｐk+1 →Ａ）〕と、他分割点Ｐk+1 から上記２つの
レシーバ３１，３４のうちの他方のレシーバへの第４デ
ィレイ時間〔Delay （Ｐk+1 →Ｂ）〕とを比較し、上記
の第１ディレイ時間〔Delay （Ｐk →Ａ）〕と第２ディ
レイ時間〔Delay （Ｐk →Ｂ）〕との大小関係と上記の
第３ディレイ時間〔Delay （Ｐk+1 →Ａ）〕と第４ディ
レイ時間〔Delay （Ｐk+1 →Ｂ）〕との大小関係とが反
転するセグメント４３を等ディレイ分岐点が存在する等
ディレイ分岐セグメントとして決定する手順である。
【００７８】さらに、等ディレイ分岐点決定手順は、等
ディレイ分岐セグメント決定手順で求められた等ディレ
イ分岐セグメント中で等ディレイ分岐点ｘを求める手順
である。上述の構成により、本発明の一実施形態にかか
る会話型回路設計装置１においては、以下のように動作
することにより、２つのサブ・クロック・トリー間の配
線における等ディレイ分岐点ｘが決定される。
【００７９】即ち、会話型回路設計装置１においては、
セグメント分割ステップ（ステップＳ１）により、レシ
ーバ３１，３４間を接続する配線が、少なくとも２個以
上の分割点Ｐ1 ，…，Ｐn+1 が設定されることにより、
少なくとも３個以上のセグメント４３に分割される。続
いて、等ディレイ分岐セグメント決定ステップ（ステッ
プＳ２）により、セグメント分割ステップ（ステップＳ
１）で得られたセグメント４３について、前述したよう
に第１〜第４ディレイ時間〔それぞれDelay （Ｐk →
Ａ），〔Delay（Ｐk →Ｂ），Delay （Ｐk+1 →Ａ），D
elay （Ｐk+1 →Ｂ）〕が求められ、第１ディレイ時間
〔Delay （Ｐk →Ａ）〕と第２ディレイ時間〔Delay
（Ｐk →Ｂ）〕とが比較されるとともに、第３ディレイ
時間〔Delay （Ｐk+1 →Ａ）〕と第４ディレイ時間〔De
lay （Ｐk+1 →Ｂ）〕とが比較される。
【００８０】そして、第１ディレイ時間〔Delay （Ｐk
→Ａ）〕と第２ディレイ時間〔Delay （Ｐk →Ｂ）〕と
の大小関係と、上記の第３ディレイ時間〔Delay （Ｐ
k+1 →Ａ）〕と第４ディレイ時間〔Delay （Ｐk+1 →
Ｂ）〕との大小関係とが反転するセグメント４３が、等
ディレイ分岐点ｘが存在する等ディレイ分岐セグメント
として決定される。
【００８１】さらに、等ディレイ分岐点決定ステップ
（ステップＳ３）により、等ディレイ分岐セグメント決
定ステップ（ステップＳ２）で求められた等ディレイ分
岐セグメント中で等ディレイ分岐点ｘが決定される。こ
のように、本発明の一実施形態にかかる会話型回路設計
装置１におけるクロックスキューを低減させるための配
線処理方法の第１の態様によれば、クロック同期式回路
におけるクロック分配回路上の各クロックネットにおい
て、レシーバ３１，３４間を接続する配線を複数のセグ
メント４３に分割して複数のシングルΠ型ＲＣ回路で評
価することにより、配線における単位グリッド当たりの
抵抗及び容量が場所によらず等しくないことを考慮する
ことができるため、レシーバ３１，３４間を接続する配
線における等ディレイ分岐点ｘを正確に決定することが
できる。
【００８２】また、分割点Ｐ1 ，…，Ｐn+1 を、（１）
レシーバ３１，３４間を接続する配線上の物理的な分岐
点，（２）レシーバ３１，３４間を接続する配線の単位
長当たりのインピーダンスが変化する点，（３）セグメ
ント４３の長さがある決められた長さｓ（任意の定数）
を超える点，のいずれかとすることにより、各クロック
ネットの状態に応じた分割点Ｐ1 ，…，Ｐn+1 を設定す
ることができ、等ディレイ分岐点ｘをより正確に決定す
ることができる。
【００８３】そして、このように等ディレイ分岐点ｘを
正確に決定することができることにより、ドライバ（図
６では図示せず）からレシーバ３１，３４までのディレ
イ時間を等しくすることができ、これにより、各クロッ
クネットのクロック・トリー３０におけるクロックスキ
ューを低減させることができる。 （ｂ２）クロックスキューを低減させるための配線処理
方法の第２の態様の説明さらに、本発明の一実施形態に
かかる会話型回路設計装置１における配線処理方法とし
て、クロック同期式回路におけるクロックの伝搬遅延時
間（ディレイ時間）の差分であるクロックスキューを低
減させるための配線処理方法の第２の態様について説明
する。
【００８４】クロックスキューを低減させるための配線
処理方法の第２の態様においては、各レシーバ間を接続
する配線における等ディレイ分岐点を決定する際に、ク
ロック発生回路であるドライバに負荷がつくことにより
増加するゲートディレイ（外部クロックディレイ時間；
extra-source gate delay ）を考慮するために、この等
ディレイ分岐点とドライバ出力点（外部クロック源取込
み部）との間の配線長を調整して、ドライバから各レシ
ーバまでのディレイ時間を目的値に設定することによ
り、効果的に各クロックネットにおけるクロックスキュ
ーを低減させる方法について説明する。
【００８５】図９は、ドライバ（クロック発生回路）４
５Ａ及びクロック・トリー４５Ｂからなるクロックネッ
ト４４の構成を模式的に示す図である。ここで、クロッ
クネット４４は、クロック同期式回路におけるクロック
分配回路上にあり、クロック・トリー４５Ｂは、複数の
クロック・トリー（図５及び図６の符号３０参照）をそ
なえて構成されている。
【００８６】即ち、この図９は、複数のレシーバ（図５
及び図６の符号３１，３４参照）間の配線を完了してク
ロック・トリーを形成し、更にこのように形成された複
数のクロック・トリー間の配線を完了してクロック・ト
リー４５Ｂを形成した後、このクロック・トリー４５Ｂ
の等ディレイ分岐点（レシーバ間の配線の最終の等ディ
レイ分岐点）Ｑとドライバ出力点（外部クロック源取込
み部）Ｐとの間を最短配線により接続した様子を示して
いる。
【００８７】本態様においては、クロック・トリー４５
Ｂにおいて正確に等ディレイ分岐点Ｑを決定した後に、
前述のごとくドライバ出力点Ｐからクロック・トリー４
５Ｂにおける各レシーバまでのディレイ時間が予め設定
した時間となるようにするために、等ディレイ分岐点Ｑ
とドライバ出力点Ｐとの間の配線の長さを調整するよう
になっている。
【００８８】ここで、本態様における配線処理方法は、
図１３に示すように、第１セグメント分割ステップ（ス
テップＳ４），等ディレイ分岐セグメント決定ステップ
（ステップＳ５），等ディレイ分岐点決定ステップ（ス
テップＳ６），ディレイ時間決定ステップ（ステップＳ
７），第２セグメント分割ステップ（ステップＳ８），
プロパゲーションディレイ時間決定ステップ（ステップ
Ｓ９）及び配線長調整ステップ（ステップＳ１０）をそ
なえて構成されている。
【００８９】第１セグメント分割ステップ（ステップＳ
４）は、クロックネット４４のクロック・トリー４５Ｂ
における２つのレシーバ間を接続する配線（これは前述
の図５に示すものと同様である）について、少なくとも
２個以上の分割点（分岐点）を設定することにより、少
なくとも３個以上のセグメントに分割するステップであ
る。
【００９０】本態様においても、前述の場合と同様に、
配線における単位グリッド当たりの抵抗及び容量が場所
によらず等しくないことを考慮するために、クロックネ
ット４４における２つのレシーバ間を接続する配線を複
数のセグメントに分割して、複数のΠ型ＲＣ回路（図６
の符号４３参照）で評価している。なお、図９において
は、クロック・トリー４５Ｂにおける分割点及びセグメ
ントの図示は省略している。
【００９１】また、分割点は、前述の場合と同様に、
（１）レシーバ間を接続する配線上の物理的な分岐点，
（２）レシーバ間を接続する配線の単位長当たりのイン
ピーダンスが変化する点，（３）セグメントの長さがあ
る決められた長さｓ（任意の定数）を超える点，のいず
れかである。さらに、等ディレイ分岐セグメント決定ス
テップ（ステップＳ５）は、第１セグメント分割ステッ
プ（ステップＳ４）で得られたセグメントについて、等
ディレイ分岐点Ｑが存在するセグメントを、等ディレイ
分岐セグメントとして決定するステップである。
【００９２】具体的には、この等ディレイ分岐セグメン
ト決定ステップ（ステップＳ５）は、前述の場合と同様
に、セグメントの一端に位置する一分割点から上記２つ
のレシーバのうちの一方のレシーバへの第１ディレイ時
間と、一分割点から上記２つのレシーバのうちの他方の
レシーバへの第２ディレイ時間とを比較するとともに、
セグメントの他端に位置する他分割点から上記２つのレ
シーバのうちの一方のレシーバへの第３ディレイ時間
と、他分割点から上記２つのレシーバのうちの他方のレ
シーバへの第４ディレイ時間とを比較し、上記の第１デ
ィレイ時間と第２ディレイ時間との大小関係と上記の第
３ディレイ時間と第４ディレイ時間との大小関係とが反
転するセグメントを等ディレイ分岐点Ｑが存在する等デ
ィレイ分岐セグメントとして決定するステップである。
【００９３】なお、上記の第１〜第４ディレイ時間につ
いても、（ｂ１）にて前述した場合と同様にして求める
ことができる〔それぞれ前述の、Delay （Ｐk →Ａ），
Delay （Ｐk →Ｂ），Delay （Ｐk+1 →Ａ），Delay
（Ｐk+1 →Ｂ）参照〕。また、等ディレイ分岐点決定ス
テップ（ステップＳ６）は、等ディレイ分岐セグメント
決定ステップ（ステップＳ５）で求められた等ディレイ
分岐セグメント中で等ディレイ分岐点Ｑを求めるステッ
プである。
【００９４】なお、この等ディレイ分岐点Ｑについて
も、（ｂ１）にて前述した場合と同様にして求めること
ができる。さらに、ディレイ時間決定ステップ（ステッ
プＳ７）は、等ディレイ分岐点決定ステップ（ステップ
Ｓ６）で求められた等ディレイ分岐点Ｑから各レシーバ
への第５ディレイ時間ｔR を求めるステップである。
【００９５】即ち、この第５ディレイ時間ｔR は、図１
０に示すように、クロック・トリー４５Ｂにおける等デ
ィレイ分岐点Ｑから各レシーバへのディレイ時間であ
る。ここで、第５ディレイ時間ｔR は、 ｔR ＝ｒ1 （ｃ1 ／２＋ＣA ）＋ｔA ＝αＬＱ（βＬＱ＋ＣA ）＋ｔA Ｌ：各レシーバ間を接続する配線長 α：配線の単位長当たりの抵抗 β：配線の単位長当たりの容量 により求めることができる。
【００９６】また、第２セグメント分割ステップ（ステ
ップＳ８）は、図９に示すように、等ディレイ分岐点Ｑ
からドライバ出力点Ｐへ至る配線について、少なくとも
２個以上の分割点（分岐点）Ｐ1 ，…，Ｐn+1 を設定す
ることにより、少なくとも３個以上のセグメント４６に
分割するステップである。本態様においても、前述の場
合と同様に、配線における単位グリッド当たりの抵抗及
び容量が場所によらず等しくないことを考慮するため
に、等ディレイ分岐点Ｑ，ドライバ出力点Ｐ間を接続す
る配線を複数のセグメント４６に分割して、複数のΠ型
ＲＣ回路（図１０参照）で評価している。
【００９７】この第２セグメント分割ステップ（ステッ
プＳ８）においては、等ディレイ分岐点Ｑとドライバ出
力点Ｐとの間の配線は、具体的には以下のような条件の
分割点Ｐ1 ，…，Ｐn+1 でセグメント４６に分割され
る。 （１）等ディレイ分岐点Ｑとドライバ出力点Ｐとの間の
配線の単位長当たりのインピーダンスが変化する点。
【００９８】ここで、配線の単位長当たりのインピーダ
ンスは、前述したように、配線の層が変わると変化する
が、配線の層が変わらなくても変化することがあるた
め、配線の単位長当たりのインピーダンスが変化する点
を分割点とすることが有効となる。なお、インピーダン
スは抵抗または容量である。 （２）セグメント４６の長さがある決められた長さｓ
（任意の定数）を超える点。
【００９９】ここで、セグメント長ｓは、経験的に求め
られる長さである。上述した（１），（２）のいずれか
に該当する分割点Ｐ1 ，…，Ｐn+1 において分割された
各セグメント４６は、図１０に示すように、１つの抵抗
（抵抗値Ｒａ1 …Ｒａn ）４８と２つのコンデンサ〔容
量（Ｃａ1 ／２）…（Ｃａn ／２）〕４７からなるΠ型
ＲＣ回路（Π型ＲＣモデル）で評価される。
【０１００】さらに、プロパゲーションディレイ時間決
定ステップ（ステップＳ９）は、第２セグメント分割ス
テップ（ステップＳ８）で得られた各セグメント４６毎
のディレイ時間を考慮した配線のプロパゲーションディ
レイ時間（propagation delay ）ｔPQを求めるステップ
である。ここで、プロパゲーションディレイ時間ｔ
PQは、
【０１０１】
【数７】 により求めることができる。また、配線長調整ステップ
（ステップＳ１０）は、ドライバ出力点Ｐから各レシー
バまでのディレイ時間〔Delay （Ｐ→各レシーバ）〕
と、設定時間とを比較して、この比較結果に基づいて、
セグメント単位で配線長を調整するステップである。
【０１０２】ここで、ドライバ出力点Ｐから各レシーバ
までのディレイ時間〔Delay （Ｐ→各レシーバ）〕は、
ディレイ時間決定ステップ（ステップＳ７）で求められ
た等ディレイ分岐点Ｑから各レシーバへの第５ディレイ
時間ｔR ，プロパゲーションディレイ時間決定ステップ
（ステップＳ９）で求められた配線のプロパゲーション
ディレイ時間ｔPQ及びドライバ出力点Ｐでの外部クロッ
クディレイ時間（extra-source gate delay ）ｔLOADを
加算した時間である。
【０１０３】即ち、図１０に示すように、クロック・ト
リー４５Ｂにおける等ディレイ分岐点Ｑから各レシーバ
までのディレイ時間（第５ディレイ時間）をｔR ，等デ
ィレイ分岐点Ｑから各レシーバまでの容量の合計をＣR
とすると、ドライバ出力点Ｐから各レシーバまでのディ
レイ時間〔Delay （Ｐ→各レシーバ）〕は次式により求
められる。
【０１０４】Delay （Ｐ→各レシーバ） ≒ ｔLOAD＋
ｔ PQ ＋ｔ R ここで、外部クロックディレイ時間（extra source gat
e delay ）ｔLOADについて、図１２を用いて説明する
と、ドライバ（SOURCE）とレシーバ（LOAD）との間の配
線におけるディレイ時間ＴINTERCONNECT delayは、 ＴINTERCONNECT delay≒ＴAC−ＴAB（０） ＝〔ＴAB（Ｌ）−ＴAB（０）〕＋ＴBC である。
【０１０５】なお、 ＴAB（０）：アンローデッド・ソース・ゲートからのデ
ィレイ時間（delay through an unloaded source gate
） ＴAB（Ｌ）：長さＬのインターコネクト・ネットにより
ロードされた同一ソース・ゲートからのディレイ時間
（delay through the same source gate loadedby an i
nterconnect net of length L） である。
【０１０６】そして、上記の式における〔ＴAB（Ｌ）−
ＴAB（０）〕が、外部クロックディレイ時間ｔLOADを表
わしている。ここで、配線長調整ステップ（ステップＳ
１０）においては、図９，図１０に示す分割点Ｐ1 での
ｔLOADを求めるために、分割点Ｐ1 から見たアドミッタ
ンス算出用のｙ１，ｙ２，ｙ３が計算される。
【０１０７】即ち、分割点Ｐ1 でのｔLOADは、分割点Ｐ
1 から見たアドミッタンス算出用のｙ１，ｙ２，ｙ３と
いう式を計算し、これら３つの式を用いて所定の計算
（この内容の詳細は本態様とは特に関係しない）を行な
うことにより求めることができる。即ち、ｔLOADは、 ｔLOAD＝Ｆ（ｙ１，ｙ２，ｙ３） である。
【０１０８】本実施形態において、アドミッタンス算出
用のｙ１，ｙ２，ｙ３の計算は、「P.R.O'Brien and T.
L.Savarino,"Modeling the Driving-Point Characteris
ticsof Resistive Interconnect for Accurate Delay E
stimation,IEEE Intl.Conference on CAD,pp512-515,19
89 」に記載された方法に基づいて行なわれる。ここ
で、ｙ１，ｙ２，ｙ３を求めるための、一般的な配線モ
デルの一例を図１１に示す。
【０１０９】図１１において、４９はコンデンサ，５０
は抵抗，５１はドライバ又はレシーバの出力ピンであ
り、Ｐ1 〜Ｐ9 は分割点である。以下に、分割点Ｐ1 か
ら見たアドミッタンス算出用のｙ１，ｙ２，ｙ３の算出
方法を示す。まず、ラプラス変換式をｙi （ｓ）で示
し、レシーバ側からドライバ側へラプラス変換式を求め
ると、 ｙ8 （ｓ） ＝ ＣA ・ｓ ⇒ ｙ6 （ｓ） ⇒ ｙ4 （ｓ） ｙ9 （ｓ） ＝ ＣB ・ｓ ⇒ ｙ7 （ｓ） ⇒ ｙ5 （ｓ） ｙ3 （ｓ） ＝ ｙ4 （ｓ）＋ｙ5 （ｓ） ⇒ ｙ2 （ｓ） ⇒ ｙ1 （ｓ） となる。
【０１１０】そして、このｙ1 （ｓ）を、ラプラス表現
の３次近似を行なうと、 ｙ1 （ｓ） ＝ ｙ１・ｓ＋ｙ２・ｓ2 ＋ｙ３・ｓ3 となるため、この式の係数ｙ１，ｙ２，ｙ３が求められ
る。このようにして、配線長調整ステップ（ステップＳ
１０）においては、前述の式により計算されたドライバ
出力点Ｐから各レシーバまでのディレイ時間〔Delay
（Ｐ→各レシーバ）〕と、予め設定された時間γとを比
較して、この比較結果に基づいて、セグメント単位で等
ディレイ分岐点Ｑとドライバ出力点Ｐとの間の配線長が
調整されるのである。
【０１１１】なお、ドライバ出力点Ｐから各レシーバま
でのディレイ時間〔Delay （Ｐ→各レシーバ）〕が、初
めから予め設定された時間γを超えている場合には、ド
ライバ４５Ａやクロック・トリー４５Ｂ（図９，図１０
参照）の配置変更を行なった後に、再度等ディレイ分岐
点Ｑとドライバ出力点Ｐとの間の配線長が調整される。
【０１１２】具体的には、以下のように配置変更や配線
長調整が行なわれる。 Delay （Ｐ→各レシーバ） ＞ γ ならば配置変更 Delay （Ｐ→各レシーバ） ＝ γ ならば終了 Delay （Ｐ→各レシーバ） ＜ γ ならば配線長調整 なお、配線長の調整は、分割点Ｐ1 と分割点Ｐ2 との間
で行なう必要がある。
【０１１３】ここで、分割点Ｐ1 と分割点Ｐ2 との間の
最短の実配線長をＬLOWER とすると、分割点Ｐ1 と分割
点Ｐ2 での配線の単位長当たりの抵抗α及び容量βは、
以下のようになる。 α＝Ｒａ1 ／ＬLOWER β＝Ｃａ1 ／ＬLOWER そして、分割点Ｐ1 と分割点Ｐ2 との間で配線長の調整
により新たに引かれる配線においては、上記のα，βを
使用して、 Delay （Ｐ→各レシーバ） ＝ γ となるための分割点Ｐ1 と分割点Ｐ2 との間の配線長Ｌ
は、 ＬLOWER ＜ Ｌ ＜ ＬUPPER の範囲にある。
【０１１４】ここで、ＬUPPER は、許容される最長の実
配線長であり、ＬUPPER を求めるためには、図１１に示
すドライバの出力ピン５１と分割点Ｐ1 との間に長さｓ
〔これはラプラス変換式ｙi （ｓ）のｓとは無関係であ
る〕のセグメントをひとつずつ挿入していき、その度毎
に新たなｙ１，ｙ２，ｙ３を求めて、ｔLOADを求めてい
くことになる。
【０１１５】ＬUPPER は、以下のような再帰的計算によ
り求めることができる。 ｔ0 ＝ｔPQ＋ｔR
【０１１６】
【数８】 Ｌ0 ＝ＬLOWER ｙ１0 ＝ｙ１ ｙ２0 ＝ｙ２ ｙ３0 ＝ｙ３ ｔi ＝ｔi-1 ＋αｓ（βｓ／２＋Ｃi-1 ） Ｃi ＝Ｃi-1 ＋βｓ Ｌi ＝Ｌi-1 ＋ｓ ここで、P.R.O'Brien and T.L.Savarinoの文献を参照す
ると、 ｙ１i ＝ｆ（ｙ１i-1 ） ｙ２i ＝ｇ（ｙ１i-1 ，ｙ２i-1 ） ｙ３i ＝ｈ（ｙ１i-1 ，ｙ２i-1 ，ｙ３i-1 ） これにより、 ｔLOAD＝Ｆ（ｙ１i ，ｙ２i ，ｙ３i ） ここで、 ｔi ＋ｔLOAD＞γ とはじめてなったときのｓ・ｉ＋ＬLOWER の値をＬ
UPPER とし、Ｌi-1 値を新たにＬLOWER とする。なお、
ｓは自然数であるが、５０くらいが適当であると考えら
れる。
【０１１７】さらに、ｓ・（ｉ−１）＋ＬLOWER とＬ
UPPER との間で２分法により、分割点Ｐ1 と分割点Ｐ2
との間の配線長Ｌを決定しながら、ドライバ出力点Ｐか
ら各レシーバまでのディレイ時間〔Delay （Ｐ→各レシ
ーバ）〕が計算され、これにより、ディレイ時間が設定
時間γとなる配線長Ｌが決定される。即ち、ドライバの
出力ピン５１と分割点Ｐ1 との間に長さｓのセグメント
を順次挿入したと仮定し、ドライバ出力点Ｐ（図９，図
１０参照）から各レシーバまでのディレイ時間が設定値
γを超えるまで計算を続けると、この設定値γを超えた
ときは、全体としてはｓ・ｉ（ｉは繰り返し回数）の長
さのセグメントを挿入したことになる。
【０１１８】そこで、ディレイ時間が設定値γとなる配
線長Ｌは、 〔ｓ・（ｉ−１）＋ＬUPPER 〕 ＜ Ｌ ＜ （ｓ・ｉ
＋ＬUPPER ） となるため、２分法により設定値γとなる配線長Ｌを求
めることができる。そして、分割点Ｐ1 と分割点Ｐ2 と
の間の配線を削除して、配線長Ｌで再配線を行なう。
【０１１９】ここで、上述したような各ステップ（ステ
ップＳ４〜Ｓ１０）からなる配線処理方法は、会話型回
路設計装置１のＣＰＵ２（図１参照）が、図１４に示す
ような第１セグメント分割処理部Ａ４，等ディレイ分岐
セグメント決定処理部Ａ５，等ディレイ分岐点決定処理
部Ａ６，ディレイ時間決定処理部Ａ７，第２セグメント
分割処理部Ａ８，プロパゲーションディレイ時間決定処
理部Ａ９及び配線長調整処理部Ａ１０に相当する機能を
有することにより実行される。
【０１２０】第１セグメント分割処理部Ａ４は、クロッ
ク同期式回路におけるクロック分配回路上のクロックネ
ット４４における２つのレシーバ間を接続する配線につ
いて、少なくとも２個以上の分岐点を設定することによ
り、少なくとも３個以上のセグメントに分割する処理を
行なうものである。また、等ディレイ分岐セグメント決
定処理部Ａ５は、第１セグメント分割処理部Ａ４で得ら
れたセグメントについて、セグメントの一端に位置する
一分割点から上記２つのレシーバのうちの一方のレシー
バへの第１ディレイ時間と、一分割点から上記２つのレ
シーバのうちの他方のレシーバへの第２ディレイ時間と
を比較するとともに、セグメントの他端に位置する他分
割点から上記２つのレシーバのうちの一方のレシーバへ
の第３ディレイ時間と、他分割点から上記２つのレシー
バのうちの他方のレシーバへの第４ディレイ時間とを比
較し、上記の第１ディレイ時間と第２ディレイ時間との
大小関係と上記の第３ディレイ時間と第４ディレイ時間
との大小関係とが反転するセグメントを等ディレイ分岐
点が存在する等ディレイ分岐セグメントとして決定する
処理を行なうものである。
【０１２１】さらに、等ディレイ分岐点決定処理部Ａ６
は、等ディレイ分岐セグメント決定処理部Ａ５で求めら
れた等ディレイ分岐セグメント中で等ディレイ分岐点Ｑ
を求める処理を行なうものである。また、ディレイ時間
決定処理部Ａ７は、等ディレイ分岐点決定処理部Ａ６で
求められた等ディレイ分岐点Ｑから各レシーバへの第５
ディレイ時間ｔR を求める処理を行なうものである。
【０１２２】さらに、第２セグメント分割処理部Ａ８
は、等ディレイ分岐点Ｑからドライバ出力点Ｐへ至る配
線について、少なくとも２個以上の分割点Ｐ1 ，…，Ｐ
n+1 を設定することにより、少なくとも３個以上のセグ
メント４６に分割する処理を行なうものである。また、
プロパゲーションディレイ時間決定処理部Ａ９は、第２
セグメント分割処理部Ａ８で得られた各セグメント４６
毎のディレイ時間を考慮した配線のプロパゲーションデ
ィレイ時間ｔPQを求める処理を行なうものである。
【０１２３】さらに、配線長調整処理部Ａ１０は、ドラ
イバ出力点Ｐから各レシーバまでのディレイ時間〔Dela
y （Ｐ→各レシーバ）〕、即ち、ディレイ時間決定処理
部Ａ７で求められた等ディレイ分岐点Ｑから各レシーバ
への第５ディレイ時間ｔR ，プロパゲーションディレイ
時間決定処理部Ａ９で求められた配線のプロパゲーショ
ンディレイ時間ｔPQ及びドライバ出力点Ｐでの外部クロ
ックディレイ時間ｔLO ADを加算した時間と、設定時間γ
とを比較して、この比較結果に基づいて、セグメント単
位で配線長を調整する処理を行なうものである。
【０１２４】そして、実際には、このような各処理部Ａ
４〜Ａ１０に相当する機能は、後述するような各手順
を、会話型回路設計装置１のＣＰＵ２に実行させるため
の配線処理プログラムをハードディスク８に格納するこ
とにより実現することができる。ここで、本態様におけ
る配線処理プログラムは、第１セグメント分割手順，等
ディレイ分岐セグメント決定手順，等ディレイ分岐点決
定手順，ディレイ時間決定手順，第２セグメント分割手
順，プロパゲーションディレイ時間決定手順及び配線長
調整手順を、会話型回路設計装置１に実行させるための
ソフトウェアである。
【０１２５】第１セグメント分割手順は、クロック同期
式回路におけるクロック分配回路上のクロックネット４
４における２つのレシーバ間を接続する配線について、
少なくとも２個以上の分岐点を設定することにより、少
なくとも３個以上のセグメントに分割する手順である。
また、等ディレイ分岐セグメント決定手順は、第１セグ
メント分割手順で得られたセグメントについて、セグメ
ントの一端に位置する一分割点から上記２つのレシーバ
のうちの一方のレシーバへの第１ディレイ時間と、一分
割点から上記２つのレシーバのうちの他方のレシーバへ
の第２ディレイ時間とを比較するとともに、セグメント
の他端に位置する他分割点から上記２つのレシーバのう
ちの一方のレシーバへの第３ディレイ時間と、他分割点
から上記２つのレシーバのうちの他方のレシーバへの第
４ディレイ時間とを比較し、上記の第１ディレイ時間と
第２ディレイ時間との大小関係と上記の第３ディレイ時
間と第４ディレイ時間との大小関係とが反転するセグメ
ントを等ディレイ分岐点が存在する等ディレイ分岐セグ
メントとして決定する手順である。
【０１２６】さらに、等ディレイ分岐点決定手順は、等
ディレイ分岐セグメント決定手順で求められた等ディレ
イ分岐セグメント中で等ディレイ分岐点Ｑを求める手順
である。また、ディレイ時間決定手順は、等ディレイ分
岐点決定手順で求められた等ディレイ分岐点Ｑから各レ
シーバへの第５ディレイ時間ｔR を求める手順である。
【０１２７】さらに、第２セグメント分割手順は、等デ
ィレイ分岐点Ｑからドライバ出力点Ｐへ至る配線につい
て、少なくとも２個以上の分割点Ｐ1 ，…，Ｐn+1 を設
定することにより、少なくとも３個以上のセグメント４
６に分割する手順である。また、プロパゲーションディ
レイ時間決定手順は、第２セグメント分割手順で得られ
た各セグメント４６毎のディレイ時間を考慮した配線の
プロパゲーションディレイ時間ｔPQを求める手順であ
る。
【０１２８】さらに、配線長調整手順は、ドライバ出力
点Ｐから各レシーバまでのディレイ時間〔Delay （Ｐ→
各レシーバ）〕、即ち、ディレイ時間決定手順で求めら
れた等ディレイ分岐点Ｑから各レシーバへの第５ディレ
イ時間ｔR ，プロパゲーションディレイ時間決定手順で
求められた配線のプロパゲーションディレイ時間ｔPQ及
びドライバ出力点Ｐでの外部クロックディレイ時間ｔ
LOADを加算した時間と、設定時間γとを比較して、この
比較結果に基づいて、セグメント単位で配線長を調整す
る手順である。
【０１２９】上述の構成により、本発明の一実施形態に
かかる会話型回路設計装置１においては、以下のように
動作することにより、等ディレイ分岐点Ｑが決定され、
等ディレイ分岐点Ｑとドライバ出力点Ｐとの間の配線長
が調整される。即ち、会話型回路設計装置１において
は、第１セグメント分割ステップ（ステップＳ４）によ
り、クロックネット４４における２つのレシーバ間を接
続する配線が、少なくとも２個以上の分割点が設定され
ることにより、少なくとも３個以上のセグメントに分割
される。
【０１３０】続いて、等ディレイ分岐セグメント決定ス
テップ（ステップＳ５）により、第１セグメント分割ス
テップ（ステップＳ４）で得られたセグメントについ
て、等ディレイ分岐点Ｑが存在するセグメントが、等デ
ィレイ分岐セグメントとして決定され、等ディレイ分岐
点決定ステップ（ステップＳ６）により、等ディレイ分
岐セグメント決定ステップ（ステップＳ５）で求められ
た等ディレイ分岐セグメント中で等ディレイ分岐点Ｑが
決定される。
【０１３１】また、ディレイ時間決定ステップ（ステッ
プＳ７）により、等ディレイ分岐点決定ステップ（ステ
ップＳ６）で求められた等ディレイ分岐点Ｑから各レシ
ーバへの第５ディレイ時間ｔR が求められる。さらに、
第２セグメント分割ステップ（ステップＳ８）により、
図９に示すように、等ディレイ分岐点Ｑからドライバ出
力点Ｐへ至る配線が、少なくとも２個以上の分割点（分
岐点）Ｐ1 ，…，Ｐn+1 が設定されることにより、少な
くとも３個以上のセグメント４６に分割される。
【０１３２】続いて、プロパゲーションディレイ時間決
定ステップ（ステップＳ９）により、第２セグメント分
割ステップ（ステップＳ８）で得られた各セグメント４
６毎のディレイ時間を考慮した配線のプロパゲーション
ディレイ時間ｔPQが求められる。さらに、配線長調整ス
テップ（ステップＳ１０）により、ドライバ出力点Ｐ
（図９，図１０参照）から各レシーバまでのディレイ時
間〔Delay （Ｐ→各レシーバ）〕と、設定時間γとが比
較される。
【０１３３】例えば、ドライバ出力点Ｐから各レシーバ
までのディレイ時間〔Delay （Ｐ→各レシーバ）〕が、
初めから予め設定された時間γを超えている場合〔即
ち、Delay （Ｐ→各レシーバ） ＞ γ 〕には、ドラ
イバ４５Ａやクロック・トリー４５Ｂ（図９，図１０参
照）の配置変更が行なわれる。また、ドライバ出力点Ｐ
から各レシーバまでのディレイ時間〔Delay （Ｐ→各レ
シーバ）〕が、予め設定された時間γ未満である場合
〔即ち、Delay （Ｐ→各レシーバ） ＜ γ 〕には、
分割点Ｐ1 と分割点Ｐ2 との間に長さｓのセグメントを
順次挿入したと仮定しその都度ドライバ出力点Ｐから各
レシーバまでのディレイ時間〔Delay （Ｐ→各レシー
バ）〕が計算される。
【０１３４】このドライバ出力点Ｐから各レシーバまで
のディレイ時間〔Delay （Ｐ→各レシーバ）〕の計算
は、当該ディレイ時間が設定値γを超えるまで継続さ
れ、その結果、２分法により設定値γとなる分割点
Ｐ1 ，Ｐ2 間の配線長Ｌが求められ、これにより等ディ
レイ分岐点Ｑとドライバ出力点Ｐとの間の配線長が調整
される。
【０１３５】このように、本発明の一実施形態にかかる
会話型回路設計装置１におけるクロックスキューを低減
させるための配線処理方法の第２の態様によれば、クロ
ック同期式回路におけるクロック分配回路上の各クロッ
クネット４４において、クロック・トリー４５Ｂにおけ
るレシーバ間を接続する配線を複数のセグメントに分割
して複数のシングルΠ型ＲＣ回路で評価することによ
り、配線における単位グリッド当たりの抵抗及び容量が
場所によらず等しくないことを考慮することができるた
め、レシーバ間を接続する配線における等ディレイ分岐
点Ｑを正確に決定することができる。
【０１３６】また、このとき、分割点を、（１）レシー
バ間を接続する配線上の物理的な分岐点，（２）レシー
バ間を接続する配線の単位長当たりのインピーダンスが
変化する点，（３）セグメントの長さがある決められた
長さｓ（任意の定数）を超える点，のいずれかとするこ
とにより、各クロックネット４４の状態に応じた分割点
を設定することができ、等ディレイ分岐点Ｑをより正確
に決定することができる。
【０１３７】さらに、図９に示すように、等ディレイ分
岐点Ｑからドライバ出力点Ｐへ至る配線を、複数のセグ
メント４６に分割して複数のシングルΠ型ＲＣ回路で評
価することにより、配線における単位グリッド当たりの
抵抗及び容量が場所によらず等しくないことを考慮する
ことができ、このとき、分割点Ｐ1 ，…，Ｐn+1 を、
（１）等ディレイ分岐点Ｑとドライバ出力点Ｐとの間の
配線の単位長当たりのインピーダンスが変化する点，
（２）セグメント４６の長さがある決められた長さｓ
（任意の定数）を超える点のいずれかとすることによ
り、各クロックネット４４の状態に応じた分割点Ｐ1 ，
…，Ｐn+1 を設定することができる。
【０１３８】また、クロックネット４４において、ドラ
イバ出力点Ｐからクロック・トリー４５Ｂにおける各レ
シーバまでのディレイ時間〔Delay （Ｐ→各レシー
バ）〕と、設定時間とを比較して、この比較結果に基づ
いて、等ディレイ分岐点Ｑからドライバ出力点Ｐへ至る
配線についてセグメント単位で配線長を調整することに
より、ドライバ４５Ａに負荷がつくことにより増加する
外部クロックディレイ時間を考慮しながら、クロックネ
ット４４におけるドライバ４５Ａからクロック・トリー
４５Ｂにおける各レシーバまでのディレイ時間を等しく
することができ、これにより、クロックネット４４のク
ロック・トリー４５Ｂにおけるクロックスキューを更に
効果的に低減させることができる。 （ｂ３）クロックスキューを低減させるための配線処理
方法の第３の態様の説明 また、本発明の一実施形態にかかる会話型回路設計装置
１における配線処理方法として、クロック同期式回路に
おけるクロックの伝搬遅延時間（ディレイ時間）の差分
であるクロックスキューを低減させるための配線処理方
法の第３の態様について説明する。
【０１３９】クロックスキューを低減させるための配線
処理方法の第３の態様においては、クロック同期式回路
におけるクロック分配回路上の各クロックネットにおい
て、各レシーバ間を接続する配線における等ディレイ分
岐点が予め正確に決定されている場合には、この等ディ
レイ分岐点とドライバ出力点（外部クロック源取込み
部）との間の配線長を調整するだけで、ドライバに負荷
がつくことにより増加する外部クロックディレイ時間を
考慮しながら、クロックネットにおけるクロックスキュ
ーを低減させることができる。
【０１４０】本態様における配線処理方法は、図１５に
示すように、セグメント分割ステップ（ステップＳ１
１），プロパゲーションディレイ時間決定ステップ（ス
テップＳ１２）及び配線長調整ステップ（ステップＳ１
３）をそなえて構成されている。ここで、セグメント分
割ステップ（ステップＳ１１）は、等ディレイ分岐点と
ドライバ出力点との間の配線について、少なくとも２個
以上の分割点を設定することにより、少なくとも３個以
上のセグメントに分割するステップである。
【０１４１】このセグメント分割ステップ（ステップＳ
１１）は、前述の図１３における第２セグメント分割ス
テップ（ステップＳ８）と同様のステップである。ま
た、プロパゲーションディレイ時間決定ステップ（ステ
ップＳ１２）は、セグメント分割ステップ（ステップＳ
１１）で得られた各セグメント毎のディレイ時間を考慮
した配線のプロパゲーションディレイ時間を求めるステ
ップである。
【０１４２】このプロパゲーションディレイ時間決定ス
テップ（ステップＳ１２）は、前述の図１３におけるプ
ロパゲーションディレイ時間決定ステップ（ステップＳ
９）と同様のステップである。さらに、配線長調整ステ
ップ（ステップＳ１３）は、プロパゲーションディレイ
時間決定ステップ（ステップＳ１２）で求められた配線
のプロパゲーションディレイ時間と設定時間とを比較し
て、この比較結果に基づいて、セグメント単位で配線長
を調整するステップである。
【０１４３】この配線長調整ステップ（ステップＳ１
３）は、前述の図１３における配線長調整ステップ（ス
テップＳ１０）と同様のステップである。ここで、上述
したような各ステップ（ステップＳ１１〜Ｓ１３）から
なる配線処理方法は、会話型回路設計装置１のＣＰＵ２
（図１参照）が、図１６に示すようなセグメント分割処
理部Ａ１１，プロパゲーションディレイ時間決定処理部
Ａ１２及び配線長調整処理部Ａ１３に相当する機能を有
することにより実行される。
【０１４４】セグメント分割処理部Ａ１１は、クロック
同期式回路におけるクロック分配回路上の配線につい
て、少なくとも２個以上の分岐点を設定することによ
り、少なくとも３個以上のセグメントに分割する処理を
行なうものである。また、プロパゲーションディレイ時
間決定処理部Ａ１２は、セグメント分割処理部Ａ１１で
得られた各セグメント毎のディレイ時間を考慮した配線
のプロパゲーションディレイ時間を求める処理を行なう
ものである。
【０１４５】さらに、配線長調整処理部Ａ１３は、プロ
パゲーションディレイ時間決定処理部Ａ１２で求められ
た配線のプロパゲーションディレイ時間と設定時間とを
比較して、この比較結果に基づいて、セグメント単位で
配線長を調整する処理を行なうものである。そして、実
際には、このような各処理部Ａ１１〜Ａ１３に相当する
機能は、後述するような各手順を、会話型回路設計装置
１のＣＰＵ２に実行させるための配線処理プログラムを
ハードディスク８に格納することにより実現することが
できる。
【０１４６】ここで、本態様における配線処理プログラ
ムは、セグメント分割手順，プロパゲーションディレイ
時間決定手順及び配線長調整手順を、会話型回路設計装
置１に実行させるためのソフトウェアである。セグメン
ト分割手順は、クロック同期式回路におけるクロック分
配回路上の配線について、少なくとも２個以上の分岐点
を設定することにより、少なくとも３個以上のセグメン
トに分割する手順である。
【０１４７】また、プロパゲーションディレイ時間決定
手順は、セグメント分割手順で得られた各セグメント毎
のディレイ時間を考慮した配線のプロパゲーションディ
レイ時間を求める手順である。さらに、配線長調整手順
は、プロパゲーションディレイ時間決定手順で求められ
た配線のプロパゲーションディレイ時間と設定時間とを
比較して、この比較結果に基づいて、セグメント単位で
配線長を調整する手順である。
【０１４８】上述の構成により、本発明の一実施形態に
かかる会話型回路設計装置１においても、図１５に示す
各ステップ（ステップＳ１１〜Ｓ１３）により、図１３
に示す各ステップ（ステップＳ８〜Ｓ１０）と同様の動
作が行なわれることにより、等ディレイ分岐点とドライ
バ出力点との間の配線長が調整される。このようにして
も、クロックネットにおけるドライバから各レシーバま
でのディレイ時間を等しくすることができ、ドライバに
負荷がつくことにより増加する外部クロックディレイ時
間を考慮しながら、クロックネットのクロック・トリー
におけるクロックスキューを効果的に低減させることが
できる。
【０１４９】（ｂ４）配線経路を決定するための配線処
理方法の第１の態様の説明 さらに、本発明の一実施形態にかかる会話型回路設計装
置１における配線処理方法として、ＬＳＩ上の各回路を
接続する際に最適な配線経路を決定するための配線処理
方法の第１の態様について説明する。前述のごとく、Ｌ
ＳＩ上の各回路は、自動配線において探索された最適な
配線経路により接続される。
【０１５０】ここで、本態様における配線経路の決定方
法について説明する。本態様における配線経路を決定す
るための配線処理方法は、図２３に示すように、前方探
索処理ステップ（ステップＳ１４）及び後方探索処理ス
テップ（ステップＳ１６）をそなえて構成されている。
まず、本態様においては、回路基板上の配線についての
配線経路を決定するに際し、予め、図１，図２に示す会
話型回路計算装置１のハードディスク８か、又は図示し
ないメモリに、使用可能フラグ，到着状況フラグ及び到
着方向フラグが用意される。
【０１５１】ここで、使用可能フラグは、配線の最小ピ
ッチを単位として、配線領域を格子状に分割し、格子点
が配線に使用可能であるかどうかを示すフラグであり、
例えば図１８（ｂ）に示すように、格子点が配線に使用
可能である場合には“１”が設定され、格子点が配線に
使用不可である場合には“０”が設定される。また、到
着状況フラグは、格子点に探索線分が到着したことを示
すフラグであり、例えば図１８（ｃ）に示すように、格
子点に探索線分が到着した場合には到着済を示す“１”
が設定され、格子点に探索線分が到着していない場合に
は未到着を示す“０”が設定される。
【０１５２】なお、使用可能フラグ及び到達状況フラグ
は、配線層毎に各１ビットずつ用意される。さらに、到
着方向フラグは、格子点に探索線分が到着した方向を示
すフラグであり、配線層に毎に数ビット用意される。例
えば、１層配線においては、使用可能フラグ及び到達状
況フラグが各１ビット用意される。
【０１５３】また、Ｘ軸を水平方向，Ｙ軸を垂直方向と
定義すると、到着方向フラグとしては、到達方向がＸ軸
方向かＹ軸方向かを示すＸＹ方向フラグ〔例えば図１８
（ｄ）参照〕が１ビット用意されるとともに、到達方向
が正方向が負方向かを示す正負方向フラグ〔例えば図１
８（ｅ）参照〕が１ビット用意される。なお、ＸＹ方向
フラグは、例えば図１８（ｄ）に示すように、到達方向
がＸ軸方向である場合には“１”が設定され、到達方向
がＹ軸方向である場合には“０”が設定される。
【０１５４】また、正負方向フラグは、例えば図１８
（ｅ）に示すように、到達方向が正方向である場合には
“１”が設定され、到達方向が負方向である場合には
“０”が設定される。ここで、上述した使用可能フラ
グ，到着状況フラグ及び到着方向フラグは、後述にて詳
述する前方探索処理ステップ（ステップＳ１４）におけ
る線分探索のための演算を並列処理にて行なうために、
例えば図１７に示すように、メモリ等におけるバイトア
ドレス及びビット数がそのまま格子点の座標を表すよう
なテーブル形式により構成されている。
【０１５５】即ち、本態様においては、前方探索処理ス
テップ（ステップＳ１４）における線分探索のための演
算を並列的に行なえるようにするために、各格子点を１
ビットで表わし、各フラグを図１７に示すような形式に
て構成している。ここで、図１７に示すテーブル５２
は、当該演算をＹ軸方向に対して１ワードずつ並列処理
（図１７に示す例では並列度８）にて行なえるように構
成されている。
【０１５６】なお、図１７に示すテーブル５２をＸ軸と
Ｙ軸とを入れ換えた形式により構成して、このようなテ
ーブルにより各フラグを保持すれば、当該演算をＸ軸方
向に対して１ワードずつ並列処理にて行なえるようにす
ることもできる。本態様における配線処理方法について
説明すると、前方探索処理ステップ（ステップＳ１４）
は、隣接格子点フラグ処理手順Ｓ１５を並列的に実行す
るステップである。
【０１５７】ここで、隣接格子点フラグ処理手順Ｓ１５
は、到着状況フラグが“１”である格子点に隣接する隣
接格子点について、使用可能フラグが“１”であり、且
つ、到着状況フラグが“０”である場合に、隣接格子点
の到着状況フラグを“１”にするような演算を行なうと
もに、隣接格子点の到着方向フラグにその探索方向を表
示させる（即ち、その探索方向に応じて、ＸＹ方向フラ
グ及び正負方向フラグを“１”又は“０”に設定する）
ような処理手順である。
【０１５８】さらに、この前方探索処理ステップ（ステ
ップＳ１４）は、この隣接格子点フラグ処理手順Ｓ１５
を、各探索線分について、到着状況フラグが“１”であ
る格子点がなくなるまで、繰り返して実行することによ
り、順次線分を発生させていくステップである。また、
後方探索処理ステップ（ステップＳ１６）は、前方探索
処理ステップ（ステップＳ１４）において、探索の終了
点を示す格子点の到着状況フラグが“１”となった後に
（即ち探索線分が終了点まで到達した後に）、探索の終
了点を示す格子点から探索の開始点を示す格子点まで、
到着方向フラグに従って配線経路をさかのぼって逆探索
することにより、最適な配線経路を検索するステップで
ある。
【０１５９】ここで、上述したような各ステップ（ステ
ップＳ１４，Ｓ１６）からなる配線処理方法は、会話型
回路設計装置１のＣＰＵ２（図１参照）が、図２４に示
すような前方探索処理部Ａ１４及び後方探索処理部Ａ１
６に相当する機能を有することにより実行される。前方
探索処理部Ａ１４は、隣接格子点フラグ処理部Ａ１５を
そなえ、この隣接格子点フラグ処理部Ａ１５により、前
述した隣接格子点フラグ処理手順Ｓ１５を並列的に実行
するものであり、更に、この隣接格子点フラグ処理手順
Ｓ１５を、各探索線分について、到着状況フラグが
“１”である格子点がなくなるまで、繰り返して実行す
ることにより、順次線分を発生させていく前方探索処理
を行なうものである。
【０１６０】また、後方探索処理部Ａ１６は、前方探索
処理部Ａ１４において探索の終了点を示す格子点の到着
状況フラグが“１”となった後に（即ち探索線分が終了
点まで到達した後に）、探索の終了点を示す格子点から
探索の開始点を示す格子点まで、到着方向フラグに従っ
て配線経路をさかのぼって逆探索することにより、最適
な配線経路を検索する後方探索処理を行なうものであ
る。
【０１６１】そして、実際には、このような各処理部Ａ
１４，Ａ１６に相当する機能は、後述するような各手順
を、会話型回路設計装置１のＣＰＵ２に実行させるため
の配線処理プログラムをハードディスク８に格納するこ
とにより実現することができる。ここで、本態様におけ
る配線処理プログラムは、前方探索処理手順及び後方探
索処理手順を、会話型回路設計装置１に実行させるため
のソフトウェアである。
【０１６２】前方探索処理手順は、回路基板上の配線の
最小ピッチを単位とし配線領域を格子状に分割して得ら
れた格子点に探索線分が到着したことを示す到着状況フ
ラグが“１”である格子点に隣接する隣接格子点につい
て、格子点が配線に使用可能であるかどうかを示す使用
可能フラグが“１”であり、且つ、到着状況フラグが
“０”である場合に、隣接格子点の到着状況フラグを
“１”にするような演算を行なうともに、隣接格子点に
おいて、隣接格子点に探索線分が到着した方向を示す到
着方向フラグにその探索方向を表示させる（即ち、その
探索方向に応じて、ＸＹ方向フラグ及び正負方向フラグ
を“１”又は“０”に設定する）隣接格子点フラグ処理
手順Ｓ１５（図２３参照）を並列的に実行する手順であ
り、更にこの隣接格子点フラグ処理手順を、各探索線分
について、到着状況フラグが“１”である格子点がなく
なるまで、繰り返して実行することにより、順次線分を
発生させていく手順である。
【０１６３】また、後方探索処理手順は、前方探索処理
手順において探索の終了点を示す格子点の到着状況フラ
グが“１”となった後に（即ち探索線分が終了点まで到
達した後に）、探索の終了点を示す格子点から探索の開
始点を示す格子点まで、到着方向フラグに従って配線経
路をさかのぼって逆探索することにより、最適な配線経
路を検索する手順である。
【０１６４】上述の構成により、本発明の一実施形態に
かかる会話型回路設計装置１においては、以下のように
動作することにより、配線経路が検索され、最適な配線
経路が決定される。以下では、図１８（ａ）に示すよう
な回路基板上の配線についての配線経路を決定する場合
について説明する。
【０１６５】ここで、図１８（ａ）は、回路基板の初期
状態（配線経路の決定前の状態）を示す図であり、この
図１８（ａ）においては、探索の開始点をＳで示すとと
もに、探索の終了点をＴで示している。なお、図１８
（ａ）においては、各回路の存在等による回路基板上の
配線禁止領域を実線で示している。この図１８（ａ）に
示す回路基板の初期状態時の使用可能フラグ，到達状況
フラグ，ＸＹ方向フラグ及び正負方向フラグを、それぞ
れ図１８（ｂ）〜図１８（ｅ）に示す。
【０１６６】なお、図１８（ｂ）〜図１８（ｅ）におい
ては、フラグが“１”である格子点を網かけで示す。図
１８（ｂ）に示すように、初期状態時には、開始点Ｓの
到達状況フラグが“１”にされている。会話型回路設計
装置１においては、まず、前方探索処理ステップ（ステ
ップＳ１４）により、到達状況フラグが“１”である格
子点に対し、その格子点の探索方向に隣接する格子点の
使用可能フラグが“１”であり到達状況フラグが“０”
である場合には、隣接格子点の到達状況フラグが“１”
に設定されるとともに探索方向が到達方向フラグに記録
される。
【０１６７】前方探索処理ステップ（ステップＳ１４）
においては、上述の動作が、各探索線分について到達状
況フラグが“１”になる格子点がなくなるまで行なわれ
る。即ち、図１８（ａ）に示すような回路基板上の配線
についての配線経路を決定する際には、図１９（ａ）に
示すように、まず、演算により開始点ＳからＸ軸方向に
検索線分を発生する（検索レベル１）。なお、このとき
の使用可能フラグ，到達状況フラグ，ＸＹ方向フラグ及
び正負方向フラグは、それぞれ図１９（ｂ）〜図１９
（ｅ）に示すようになる。
【０１６８】続いて、図２０（ａ）に示すように、上述
の検索レベル１で発生した検索線分から、Ｙ軸方向に検
索線分を発生する（検索レベル２）。この検索レベル２
や以下の検索レベル（検索レベル３，４）において、各
検索線分の発生を並列的に行なうようにすれば、処理速
度を向上させることができる。なお、このときの使用可
能フラグ，到達状況フラグ，ＸＹ方向フラグ及び正負方
向フラグは、それぞれ図２０（ｂ）〜図２０（ｅ）に示
すようになる。
【０１６９】さらに、図２１（ａ）に示すように、上述
の検索レベル２で発生した検索線分から、Ｘ軸方向に検
索線分を発生する（検索レベル３）。なお、このときの
使用可能フラグ，到達状況フラグ，ＸＹ方向フラグ及び
正負方向フラグは、それぞれ図２１（ｂ）〜図２１
（ｅ）に示すようになる。また、図２２（ａ）に示すよ
うに、上述の検索レベル３で発生した検索線分から、Ｙ
軸方向に検索線分を発生する（検索レベル４）。なお、
このときの使用可能フラグ，到達状況フラグ，ＸＹ方向
フラグ及び正負方向フラグは、それぞれ図２２（ｂ）〜
図２２（ｅ）に示すようになる。
【０１７０】そして、検索線分が終了点Ｔに到達した
後、後方探索処理ステップ（ステップＳ１６）により、
図２２（ｆ）に示すように、終了点Ｔから開始点Ｓま
で、到着方向フラグに従って配線経路をさかのぼって逆
探索することにより、最適な配線経路を決定することが
できる。このように、本発明の一実施形態にかかる会話
型回路設計装置１における配線経路を決定するための配
線処理方法の第１の態様によれば、各格子点の使用可能
フラグ，到着状況フラグ及び到着方向フラグを、例えば
図１７に示すように、メモリ等におけるバイトアドレス
及びビット数がそのまま格子点の座標を表すように構成
することにより、前方探索処理ステップ（ステップＳ１
４）における演算を並列処理にて高速に行なうことがで
きるようになるため、配線経路の探索に要する時間を大
幅に短縮することができる。
【０１７１】（ｂ５）配線経路を決定するための配線処
理方法の第２の態様の説明 続いて、本発明の一実施形態にかかる会話型回路設計装
置１における配線処理方法として、ＬＳＩ上の各回路を
接続する際に最適な配線経路を決定するための配線処理
方法の第２の態様について説明する。ここで、本態様に
おける配線経路を決定するための配線処理方法は、図２
７に示すように、前方探索処理ステップ（ステップＳ１
７），後方探索処理ステップ（ステップＳ１８）及び最
適配線経路決定ステップ（ステップＳ１９）をそなえて
構成されている。
【０１７２】まず、本態様においては、回路基板上の配
線についての配線経路を決定するに際し、予め、図１，
図２に示す会話型回路計算装置１のハードディスク８
か、又は図示しないメモリに、到着方向フラグが用意さ
れる。ここで、到着方向フラグは、配線の最小ピッチを
単位として、配線領域を格子状に分割し、格子点に探索
線分が到着した方向を示すフラグである。
【０１７３】この到着方向フラグとしては、各方向毎
に、各格子点について探索線分が到達したことを“１”
で示すフラグが１ビットずつ用意される。例えば、１層
配線においては、Ｘ軸を水平方向にＹ軸を垂直方向に定
義し、Ｘ軸の正方向，Ｘ軸の負方向，Ｙ軸の正方向，Ｙ
軸の負方向の各々についてフラグが用意される。
【０１７４】ここで、複数の配線経路の探索が許されな
い場合には、配線経路として、先に検索された配線経路
〔例えば図２５（ａ）に示す例では、終了点Ｔの左側か
ら到達した配線経路〕が選択されるため、図２５（ｂ）
に示すように、最適ではない配線経路が選択される可能
性がある。このため、本実施形態においては、配線経路
として、例えば図２６（ａ）に示すように複数の配線経
路を探索して、複数の配線経路の中から最適な配線経路
〔例えば図２６（ｂ）に示す例では、配線長が最短とな
る配線経路〕を選択できるようにするために、到着方向
フラグを、各方向から探索線分が到達したことを示す４
種類のフラグにより構成している。
【０１７５】ここで、前方探索処理ステップ（ステップ
Ｓ１７）は、例えば図２６（ａ）に示すような回路基板
上の配線についての配線経路を決定する際に、各格子点
について、到着方向フラグにその探索方向を複数表示さ
せながら、前方探索を行なっていくステップである。即
ち、前方探索処理ステップ（ステップＳ１７）において
は、各格子点について、複数の方向から探索線分が到達
した場合には、その方向に対応する到着方向フラグが
“１”に設定される。
【０１７６】また、後方探索処理ステップ（ステップＳ
１８）は、前方探索処理ステップ（ステップＳ１７）に
おいて探索の終了点を示す格子点の到着方向フラグが
“１”となった後に（即ち探索線分が終了点まで到達し
た後に）、例えば図２６（ａ）に示すように、探索の終
了点Ｔを示す格子点から探索の開始点Ｓを示す格子点ま
で、到着方向フラグに従って配線経路をさかのぼって逆
探索することにより、複数の配線経路〔図２６（ａ）で
は４通りの配線経路〕を検索するステップである。
【０１７７】さらに、最適配線経路決定ステップ（ステ
ップＳ１９）は、後方探索処理ステップ（ステップＳ１
８）で得られた複数の配線経路の配線長又は配線コスト
を求めることにより、例えば図２６（ｂ）に示すよう
に、最適な配線経路を決定するステップである。具体的
には、この最適配線経路決定ステップ（ステップＳ１
９）においては、配線長又は配線コストが最小である配
線経路が最適な配線経路であると決定される。
【０１７８】ここで、上述したような各ステップ（ステ
ップＳ１７〜Ｓ１９）からなる配線処理方法は、会話型
回路設計装置１のＣＰＵ２（図１参照）が、図２８に示
すような前方探索処理部Ａ１７，後方探索処理部Ａ１８
及び最適配線経路決定処理部Ａ１９に相当する機能を有
することにより実行される。前方探索処理部Ａ１７は、
例えば図２６（ａ）に示すような回路基板上の配線につ
いての配線経路を決定する際に、回路基板上の配線の最
小ピッチを単位とし配線領域を格子状に分割して得られ
た各格子点について、格子点に探索線分が到着した方向
を示す到着方向フラグにその探索方向を複数表示させな
がら、前方探索を行なうものである。
【０１７９】また、後方探索処理部Ａ１８は、前方探索
処理部Ａ１７において探索の終了点を示す格子点の到着
方向フラグが“１”となった後に（即ち探索線分が終了
点まで到達した後に）、例えば図２６（ａ）に示すよう
に、探索の終了点Ｔを示す格子点から探索の開始点Ｓを
示す格子点まで、到着方向フラグに従って配線経路をさ
かのぼって逆探索することにより、複数の配線経路〔図
２６（ａ）では４通りの配線経路〕を検索する処理を行
なうものである。
【０１８０】さらに、最適配線経路決定処理部Ａ１９
は、後方探索処理部Ａ１８で得られた複数の配線経路の
配線長又は配線コストを求めることにより、例えば図２
６（ｂ）に示すように、配線長又は配線コストが最小で
ある配線経路を最適な配線経路として決定する処理を行
なうものである。そして、実際には、このような各処理
部Ａ１７〜Ａ１９に相当する機能は、後述するような各
手順を、会話型回路設計装置１のＣＰＵ２に実行させる
ための配線処理プログラムをハードディスク８に格納す
ることにより実現することができる。
【０１８１】ここで、本態様における配線処理プログラ
ムは、前方探索処理手順，後方探索処理手順及び最適配
線経路決定手順を、会話型回路設計装置１に実行させる
ためのソフトウェアである。前方探索処理手順は、例え
ば図２６（ａ）に示すような回路基板上の配線について
の配線経路を決定する際に、回路基板上の配線の最小ピ
ッチを単位とし配線領域を格子状に分割して得られた各
格子点について、格子点に探索線分が到着した方向を示
す到着方向フラグにその探索方向を複数表示させなが
ら、前方探索を行なっていく手順である。
【０１８２】また、後方探索処理手順は、前方探索処理
手順において探索の終了点を示す格子点の到着方向フラ
グが“１”となった後に（即ち探索線分が終了点まで到
達した後に）、例えば図２６（ａ）に示すように、探索
の終了点Ｔを示す格子点から探索の開始点Ｓを示す格子
点まで、到着方向フラグに従って配線経路をさかのぼっ
て逆探索することにより、複数の配線経路〔図２６
（ａ）では４通りの配線経路〕を検索する手順である。
【０１８３】さらに、最適配線経路決定手順は、後方探
索処理手順で得られた複数の配線経路の配線長又は配線
コストを求めることにより、例えば図２６（ｂ）に示す
ように、配線長又は配線コストが最小である配線経路を
最適な配線経路として決定する手順である。上述の構成
により、本発明の一実施形態にかかる会話型回路設計装
置１においては、以下のように動作することにより、配
線経路が検索され、最適な配線経路が決定される。
【０１８４】会話型回路設計装置１においては、まず、
前方探索処理ステップ（ステップＳ１７）により、各格
子点について、複数の方向から探索線分が到達した場合
には、その方向に対応する到着方向フラグが“１”に設
定されながら、前方探索が行なわれる。そして、前方探
索処理ステップ（ステップＳ１７）において探索の終了
点を示す格子点の到着方向フラグが“１”となった後に
（即ち探索線分が終了点まで到達した後に）、後方探索
処理ステップ（ステップＳ１８）により、例えば図２６
（ａ）に示すように、探索の終了点Ｔを示す格子点から
探索の開始点Ｓを示す格子点まで、到着方向フラグに従
って配線経路をさかのぼって逆探索することにより、複
数の配線経路が検索される。
【０１８５】例えば、図２６（ａ）に示すような回路基
板上の配線についての配線経路を決定する際には、後方
探索処理ステップ（ステップＳ１８）においては、到着
方向フラグに従って配線経路を逆探索することにより、
４通りの配線経路が検索される。さらに、後方探索処理
ステップ（ステップＳ１８）において、複数の配線経路
が検索されると、最適配線経路決定ステップ（ステップ
Ｓ１９）により、この複数の配線経路から、例えば図２
６（ｂ）に示すように、最適な配線経路が決定される。
【０１８６】例えば、図２６（ａ）に示すような回路基
板上の配線についての配線経路を決定する際には、最適
配線経路決定ステップ（ステップＳ１９）においては、
後方探索処理ステップ（ステップＳ１８）で得られた各
々の配線経路について、配線長を求めることにより配線
長が最短である配線経路が決定される。このように、本
発明の一実施形態にかかる会話型回路設計装置１におけ
る配線経路を決定するための配線処理方法の第２の態様
によれば、到着方向フラグが、格子点に探索線分が到着
した方向を示すように構成される（具体的には、到着方
向フラグが格子点に対して各方向から探索線分が到達し
たことを示す４種類のフラグにより構成される）ことに
より、配線経路として複数の配線経路を探索してその中
から最適な配線経路を選択することができるため、配線
長を最小化して配線性を向上させることが可能となる。
【０１８７】なお、配線領域を小領域に分割した場合の
各分割領域の配線混雑度，複数の配線層をもつ場合の各
配線層のディレイ値等に基づいて、各格子点毎に配線コ
ストを設定すれば、上述した最適配線経路決定ステップ
（ステップＳ１９）において、配線性や回路の性能まで
考慮した最適の経路を決定することができる。 （ｂ６）配線経路を決定するための配線処理方法の第３
の態様の説明 さらに、本発明の一実施形態にかかる会話型回路設計装
置１における配線処理方法として、ＬＳＩ上の各回路を
接続する際に最適な配線経路を決定するための配線処理
方法の第３の態様について説明する。
【０１８８】ここで、本態様においては、最適な配線経
路を決定するために、各回路の配置終了段階において、
配線を行なう前に配線可能性として配線混雑度を見積も
り、この配線混雑度による評価に応じて、回路配置の修
正を適宜行なう方法について説明する。本態様における
配線経路を決定するための配線処理方法は、図３０に示
すように、回路配置決定ステップ（ステップＳ２０），
配線混雑度評価ステップ（ステップＳ２１）及び回路配
置修正ステップ（ステップＳ２２）をそなえて構成され
ている。
【０１８９】ここで、回路配置決定ステップ（ステップ
Ｓ２０）は、回路基板上の回路についての配置を決定す
るステップである。この回路配置決定ステップ（ステッ
プＳ２０）においては、従来よりの方法等により回路基
板上の回路についての配置が決定される。また、配線混
雑度評価ステップ（ステップＳ２１）は、回路配置決定
ステップ（ステップＳ２０）にて、回路についての配置
を決定した後に、回路を接続する配線についての配線混
雑度を求めることにより、回路配置決定ステップ（ステ
ップＳ２０）にて決定された回路配置についての評価を
行なうステップである。
【０１９０】ここで、配線混雑度評価ステップ（ステッ
プＳ２１）における配線混雑度評価方法について説明す
る。まず、図２９に示すような配線により構成されるネ
ットが、配線領域における点を占有する確率について考
える。ネットが配線領域における点を占有する確率は、
配線されるネットの端子（図２９では端子を●で示す）
を包含する最小矩形の面積Ｓ，ネットの論長ｌを用いて
表現することができる。
【０１９１】即ち、面積Ｓi の矩形内の点を、論長ｌi
のネットｉが占める確率ｐi は、 ｐi ＝ｌi ／Ｓi であると仮定する。ここで、各ネットの論長ｌi を合計
したものを総配線長Ｌとすると、総配線長Ｌは次式のよ
うに定義される。
【０１９２】
【数９】 一方で、各ネットの重複（重なり）を許した場合の配線
に使用される点の数Ｇは、「１つのネットだけが点を使
用する確率」＋「２つのネットだけが点を使用する確
率」＋「３つのネットだけが点を使用する確率」＋…＋
「全ネットが点を使用する確率」を、全配線領域に包含
される点について合計することで計算できる。
【０１９３】ここで、「１つのネットだけが点を使用す
る確率」は、次式により求めることができる。
【０１９４】
【数１０】 また、「２つのネットだけが点を使用する確率」は、次
式により求めることができる。
【０１９５】
【数１１】 以下、同様にして、「ｎのネットだけが点を使用する確
率」は、
【０１９６】
【数１２】 により求めることができる。ここで、論長ｌi のネット
ｉが占める確率ｐi は、１と比較して小さい値であると
考えられ、ｎが大きくなるに従って「ｎのネットだけが
点を使用する確率」は急速に収束するものと考えられ
る。
【０１９７】このため、適当なネット数までの値を用い
ることにより、使用される点の数Ｇを近似することがで
きる。ところで、総配線長Ｌが等しければ、使用される
点の数Ｇが少ない方が配線混雑度が大きいと考えること
ができることから、配線混雑度の評価値として、 （Ｌ−Ｇ）／Ｌ を考える。
【０１９８】また、総配線長Ｌは、 Ｌ＝１×「１つのネットだけが点を使用する確率」＋…
＋「全ネット数」×「全ネットが点を使用する確率」 とも表現することができるため、上記の式を使用して、
論長ｌi のネットｉが占める確率ｐi が４つ以上積算さ
れる項を無視して計算すると、 Ｌ−Ｇ＝Σ〔（１／２）Ｔ1 2＋（１／２）Ｔ1 Ｔ2 −
（１／２）Ｔ2−（１／６）Ｔ1 3−（１／３）Ｔ3 〕 （Σは配線領域の全点における和） 但し、Ｔ1 ＝Σｐi ，Ｔ2 ＝Σ（ｐi 2 ），Ｔ3 ＝Σ
（ｐi 3 ） となる。
【０１９９】これにより、各ネットのある点を占める確
率の積の和を用いて、（Ｌ−Ｇ）を計算することができ
る。以上より、配線可能性をはかる配線混雑度を評価す
る値として、（Ｌ−Ｇ）／Ｌが計算される。このよう
に、配線混雑度評価ステップ（ステップＳ２１）におい
ては、回路配置決定ステップ（ステップＳ２０）にて回
路についての配置を決定した後に、回路を接続する配線
の総配線長をＬとし、配線に使用される点の数をＧとし
て、（Ｌ−Ｇ）／Ｌを配線についての配線混雑度として
評価することにより、回路配置決定ステップ（ステップ
Ｓ２０）にて決定された回路配置についての評価が行な
われるのである。
【０２００】ところで、回路配置修正ステップ（ステッ
プＳ２２）は、配線混雑度評価ステップ（ステップＳ２
１）にて配線混雑度を求めて回路配置についての評価を
行なった後に、配線混雑度による評価に応じて回路配置
を修正することにより、各回路の配置の改善や配線領域
の最適化を行なうステップである。この回路配置修正ス
テップ（ステップＳ２２）においては、従来よりの方法
等により各回路の配置の改善や配線領域の最適化が行な
われる。
【０２０１】なお、会話型回路設計装置１においては、
回路配置修正ステップ（ステップＳ２２）により、回路
配置が適宜修正された後に、最適な配線経路での配線処
理が行なわれるようになっている。ここで、上述したよ
うな各ステップ（ステップＳ２０〜Ｓ２２）からなる配
線処理方法は、会話型回路設計装置１のＣＰＵ２（図１
参照）が、図３１に示すような回路配置決定処理部Ａ２
０，配線混雑度評価処理部Ａ２１及び回路配置修正処理
部Ａ２２に相当する機能を有することにより実行され
る。
【０２０２】回路配置決定処理部Ａ２０は、回路基板上
の回路についての配置を決定する処理を行なうものであ
る。また、配線混雑度評価処理部Ａ２１は、回路配置決
定処理部Ａ２０にて回路についての配置を決定した後
に、回路を接続する配線の総配線長をＬとし、配線に使
用される点の数をＧとして、（Ｌ−Ｇ）／Ｌを配線につ
いての配線混雑度として評価することにより、回路配置
決定処理部Ａ２０にて決定された回路配置についての評
価する処理を行なうものである。
【０２０３】さらに、回路配置修正処理部Ａ２２は、配
線混雑度評価処理部Ａ２１にて配線混雑度を求めて回路
配置についての評価を行なった後に、配線混雑度による
評価に応じて回路配置を修正することにより、各回路の
配置の改善や配線領域の最適化を行なうものである。そ
して、実際には、このような各処理部Ａ２０〜Ａ２２に
相当する機能は、後述するような各手順を、会話型回路
設計装置１のＣＰＵ２に実行させるための配線処理プロ
グラムをハードディスク８に格納することにより実現す
ることができる。
【０２０４】ここで、本態様における配線処理プログラ
ムは、回路配置決定手順，配線混雑度評価手順及び回路
配置修正手順を、会話型回路設計装置１に実行させるた
めのソフトウェアである。回路配置決定手順は、回路基
板上の回路についての配置を決定する手順である。
【０２０５】また、配線混雑度評価手順は、回路配置決
定手順にて回路についての配置を決定した後に、回路を
接続する配線の総配線長をＬとし、配線に使用される点
の数をＧとして、（Ｌ−Ｇ）／Ｌを配線についての配線
混雑度として評価することにより、回路配置決定手順に
て決定された回路配置についての評価を行なう手順であ
る。
【０２０６】さらに、回路配置修正手順は、配線混雑度
評価手順にて配線混雑度を求めて回路配置についての評
価を行なった後に、配線混雑度による評価に応じて回路
配置を修正することにより、各回路の配置の改善や配線
領域の最適化を行なう手順である。上述の構成により、
本発明の一実施形態にかかる会話型回路設計装置１にお
いては、以下のように動作することにより、回路配置が
決定され、その決定された回路配置が配線混雑度により
評価され、配線混雑度による評価に応じて回路配置が修
正される。
【０２０７】会話型回路設計装置１においては、まず、
回路配置決定ステップ（ステップＳ２０）により、回路
基板上の回路についての配置が決定される。続いて、回
路配置決定ステップ（ステップＳ２０）にて、回路につ
いての配置が決定されると、配線混雑度評価ステップ
（ステップＳ２１）により、回路を接続する配線につい
ての配線混雑度が求められ、この配線混雑度に基づい
て、回路配置決定ステップ（ステップＳ２０）にて決定
された回路配置についての評価が行なわれる。
【０２０８】さらに、配線混雑度評価ステップ（ステッ
プＳ２１）での配線混雑度による評価に応じて、回路配
置修正ステップ（ステップＳ２２）により、回路配置の
修正が適宜行なわれる。そして、会話型回路設計装置１
においては、回路配置修正ステップ（ステップＳ２２）
により、回路配置が適宜修正された後に、最適な配線経
路での配線処理が行なわれる。
【０２０９】このように、本発明の一実施形態にかかる
会話型回路設計装置１における配線経路を決定するため
の配線処理方法の第３の態様によれば、各回路の配置終
了段階において、配線を行なう前に配線可能性として配
線混雑度を見積もり、この配線混雑度による評価に応じ
て回路配置の修正を適宜行なうことにより、最適な配線
経路を決定することができる。
【０２１０】また、この配線混雑度を評価する値（Ｌ−
Ｇ）／Ｌを算出することにより、各回路の配置終了段階
において、配線を行なう前に配線可能性を見積もること
ができるため、配線対象の巨大化に伴い要求されている
早い段階での配線可能性の算出及び評価が可能となる。
さらに、この配線混雑度を評価する値（Ｌ−Ｇ）／Ｌに
基づいて、回路配置の修正を行なうことにより、配線領
域の最適化を適切に行なうことができる。
【０２１１】
【発明の効果】以上詳述したように、本発明の配線処理
方法によれば、クロック同期式回路におけるクロック分
配回路上のクロックネットにおける２つのレシーバ間を
接続する配線について、３個以上のセグメントに分割し
て等ディレイ分岐点を求めることにより、配線における
単位グリッド当たりの抵抗及び容量が場所によらず等し
くないことを考慮して等ディレイ分岐点を正確に決定す
ることができ、これにより、クロック同期式回路におけ
るクロックの伝搬遅延時間（ディレイ時間）の差分であ
るクロックスキューを低減させることができる利点があ
る（請求項１〜６）。
【０２１２】また、本発明の配線処理方法によれば、ク
ロック同期式回路におけるクロック分配回路上の配線に
ついて、３個以上のセグメントに分割してセグメント単
位で配線長を調整することにより、外部クロックディレ
イ時間を考慮して各レシーバまでのディレイ時間を等し
くすることができ、これにより、クロック同期式回路に
おけるクロックの伝搬遅延時間（ディレイ時間）の差分
であるクロックスキューを低減させることができる利点
がある（請求項７〜９）。
【０２１３】さらに、本発明の配線処理方法によれば、
クロック同期式回路におけるクロック分配回路上のクロ
ックネットにおける２つのレシーバ間を接続する配線に
ついて、３個以上のセグメントに分割して等ディレイ分
岐点を求めるとともに、この等ディレイ分岐点から外部
クロック源取込み部へ至る配線について、３個以上のセ
グメントに分割してセグメント単位で配線長を調整する
ことにより、配線における単位グリッド当たりの抵抗及
び容量が場所によらず等しくないことを考慮して等ディ
レイ分岐点を正確に決定することができるとともに、外
部クロックディレイ時間を考慮して各レシーバまでのデ
ィレイ時間を等しくすることができ、これにより、クロ
ック同期式回路におけるクロックの伝搬遅延時間（ディ
レイ時間）の差分であるクロックスキューを効果的に低
減させることができる利点がある（請求項１０，１
１）。
【０２１４】また、本発明の配線処理方法によれば、回
路基板上の配線についての配線経路を決定するに際し、
予め使用可能フラグ，到着状況フラグ及び到着方向フラ
グを用意した状態で、到着状況フラグが探索線分到着を
示している格子点に隣接する隣接格子点について、使用
可能フラグが使用可能状態を示しており、且つ、到着状
況フラグが探索線分未到着を示している場合に、隣接格
子点の到着状況フラグを探索線分到着を示す状態にする
ともに、隣接格子点の到着方向フラグにその探索方向を
表示させる隣接格子点フラグ処理手順を並列的に実行す
ることにより、前方探索処理ステップにおける演算を並
列処理にて高速に行なうことができるため、配線経路の
探索に要する時間を大幅に短縮することができる利点が
ある（請求項１２）。
【０２１５】さらに、本発明の配線処理方法によれば、
回路基板上の配線についての配線経路を決定するに際
し、予め到着方向フラグを用意した状態で、各格子点に
ついて、到着方向フラグにその探索方向を複数表示させ
ることにより、配線経路として複数の配線経路を探索し
てその中から最適な配線経路を選択することができるた
め、配線長を最小化して配線性を向上させることができ
る利点がある（請求項１３）。
【０２１６】また、本発明の配線処理方法によれば、回
路についての配置を決定した後に、回路を接続する配線
の総配線長をＬとし、配線に使用される点の数をＧとし
て、（Ｌ−Ｇ）／Ｌを配線についての配線混雑度として
評価する配線混雑度評価ステップとそなえて構成される
ことにより、各回路の配置終了段階において、配線を行
なう前に配線可能性として配線混雑度を見積もることが
できるため、配線対象の巨大化に伴い要求されている早
い段階での配線可能性の算出及び評価が可能となる利点
がある（請求項１４）。
【０２１７】さらに、本発明の配線処理装置によれば、
クロック同期式回路におけるクロック分配回路上のクロ
ックネットにおける２つのレシーバ間を接続する配線に
ついて、２個以上の分岐点を設定することにより、３個
以上のセグメントに分割するセグメント分割処理部と、
等ディレイ分岐点が存在する等ディレイ分岐セグメント
を決定する等ディレイ分岐セグメント決定処理部と、等
ディレイ分岐セグメント中で等ディレイ分岐点を求める
等ディレイ分岐点決定処理部とをそなえて構成されるこ
とにより、配線における単位グリッド当たりの抵抗及び
容量が場所によらず等しくないことを考慮して等ディレ
イ分岐点を正確に決定することができ、これにより、ク
ロック同期式回路におけるクロックの伝搬遅延時間（デ
ィレイ時間）の差分であるクロックスキューを低減させ
ることができる利点がある（請求項１５）。
【０２１８】また、本発明の配線処理装置によれば、ク
ロック同期式回路におけるクロック分配回路上の配線に
ついて、２個以上の分岐点を設定することにより、３個
以上のセグメントに分割するセグメント分割処理部と、
各セグメント毎のディレイ時間を考慮した該配線のプロ
パゲーションディレイ時間を求めるプロパゲーションデ
ィレイ時間決定処理部と、配線のプロパゲーションディ
レイ時間と設定時間とを比較して、この比較結果に基づ
いて、セグメント単位で配線長を調整する配線長調整処
理部とをそなえて構成されることにより、外部クロック
ディレイ時間を考慮して各レシーバまでのディレイ時間
を等しくすることができ、これにより、クロック同期式
回路におけるクロックの伝搬遅延時間（ディレイ時間）
の差分であるクロックスキューを低減させることができ
る利点がある（請求項１６）。
【０２１９】さらに、本発明の配線処理装置によれば、
クロック同期式回路におけるクロック分配回路上のクロ
ックネットにおける２つのレシーバ間を接続する配線に
ついて、２個以上の分岐点を設定することにより、３個
以上のセグメントに分割する第１セグメント分割処理部
と、等ディレイ分岐点が存在する等ディレイ分岐セグメ
ントを決定する等ディレイ分岐セグメント決定処理部
と、等ディレイ分岐セグメント中で等ディレイ分岐点を
求める等ディレイ分岐点決定処理部と、等ディレイ分岐
点から各レシーバへの第５ディレイ時間を求めるディレ
イ時間決定処理部と、等ディレイ分岐点から外部クロッ
ク源取込み部へ至る配線について、２個以上の分岐点を
設定することにより、３個以上のセグメントに分割する
第２セグメント分割処理部と、各セグメント毎のディレ
イ時間を考慮した配線のプロパゲーションディレイ時間
を求めるプロパゲーションディレイ時間決定処理部と、
等ディレイ分岐点から各レシーバへの第５ディレイ時間
と配線のプロパゲーションディレイ時間とを加算した時
間と、設定時間とを比較して、この比較結果に基づい
て、セグメント単位で配線長を調整する配線長調整処理
部とをそなえて構成されることにより、配線における単
位グリッド当たりの抵抗及び容量が場所によらず等しく
ないことを考慮して等ディレイ分岐点を正確に決定する
ことができるとともに、外部クロックディレイ時間を考
慮して各レシーバまでのディレイ時間を等しくすること
ができ、これにより、クロック同期式回路におけるクロ
ックの伝搬遅延時間（ディレイ時間）の差分であるクロ
ックスキューを効果的に低減させることができる利点が
ある（請求項１７）。
【０２２０】また、本発明の配線処理装置によれば、回
路基板上の配線の最小ピッチを単位とし配線領域を格子
状に分割して得られた格子点に探索線分が到着したこと
を示す到着状況フラグが探索線分到着を示している格子
点に隣接する隣接格子点について、格子点が配線に使用
可能であるかどうかを示す使用可能フラグが使用可能状
態を示しており、且つ、到着状況フラグが探索線分未到
着を示している場合に、隣接格子点の到着状況フラグを
探索線分到着を示す状態にするともに、隣接格子点にお
いて、隣接格子点に探索線分が到着した方向を示す到着
方向フラグにその探索方向を表示させる隣接格子点フラ
グ処理手順を並列的に実行し、更に隣接格子点フラグ処
理手順を、各探索線分について、到着状況フラグを探索
線分到着を示す状態にするような格子点がなくなるま
で、繰り返して実行する前方探索処理を行なう前方探索
処理部と、前方探索処理の後に、所望の格子点から到着
方向フラグに従って、配線経路をさかのぼっていくこと
により、配線経路を検索する後方探索処理を行なう後方
探索処理部とをそなえて構成されることにより、前方探
索処理における演算を並列処理にて高速に行なうことが
できるため、配線経路の探索に要する時間を大幅に短縮
することができる利点がある（請求項１８）。
【０２２１】さらに、本発明の配線処理装置によれば、
回路基板上の配線の最小ピッチを単位とし配線領域を格
子状に分割して得られた各格子点について、格子点に探
索線分が到着した方向を示す到着方向フラグにその探索
方向を複数表示させながら、前方探索を行なっていく前
方探索処理部と、前方探索の後に、所望の格子点から該
到着方向フラグに従って、配線経路をさかのぼっていく
ことにより、複数の配線経路を検索する後方探索処理部
と、複数の配線経路から最適な配線経路を決定する最適
配線経路決定処理部とをそなえて構成されることによ
り、配線経路として複数の配線経路を探索してその中か
ら最適な配線経路を選択することができるため、配線長
を最小化して配線性を向上させることができる利点があ
る（請求項１９）。
【０２２２】また、本発明の配線処理装置によれば、回
路基板上の回路についての配置を決定する回路配置決定
処理部と、回路についての配置を決定した後に、回路を
接続する配線の総配線長をＬとし、配線に使用される点
の数をＧとして、（Ｌ−Ｇ）／Ｌを配線についての配線
混雑度として評価する配線混雑度評価処理部とをそなえ
て構成されることにより、各回路の配置終了段階におい
て、配線を行なう前に配線可能性として配線混雑度を見
積もることができるため、配線対象の巨大化に伴い要求
されている早い段階での配線可能性の算出及び評価が可
能となる利点がある（請求項２０）。
【０２２３】さらに、本発明の配線処理プログラム用記
録媒体によれば、クロック同期式回路におけるクロック
分配回路上のクロックネットにおける２つのレシーバ間
を接続する配線について、３個以上のセグメントに分割
するセグメント分割手順と、等ディレイ分岐点が存在す
る等ディレイ分岐セグメントを決定する等ディレイ分岐
セグメント決定手順と、等ディレイ分岐セグメント中で
等ディレイ分岐点を求める等ディレイ分岐点決定手順と
を、コンピュータに実行させるための配線処理プログラ
ムを記録することにより、配線における単位グリッド当
たりの抵抗及び容量が場所によらず等しくないことを考
慮して等ディレイ分岐点を正確に決定することができ、
これにより、クロック同期式回路におけるクロックの伝
搬遅延時間（ディレイ時間）の差分であるクロックスキ
ューを低減させることができる利点がある（請求項２
１）。
【０２２４】また、本発明の配線処理プログラム用記録
媒体によれば、クロック同期式回路におけるクロック分
配回路上の配線について、３個以上のセグメントに分割
するセグメント分割手順と、各セグメント毎のディレイ
時間を考慮した配線のプロパゲーションディレイ時間を
求めるプロパゲーションディレイ時間決定手順と、配線
のプロパゲーションディレイ時間と設定時間とを比較し
て、この比較結果に基づいて、セグメント単位で配線長
を調整する配線長調整手順とを、コンピュータに実行さ
せるための配線処理プログラムを記録することにより、
外部クロックディレイ時間を考慮して各レシーバまでの
ディレイ時間を等しくすることができ、これにより、ク
ロック同期式回路におけるクロックの伝搬遅延時間（デ
ィレイ時間）の差分であるクロックスキューを低減させ
ることができる利点がある（請求項２２）。
【０２２５】さらに、本発明の配線処理プログラム用記
録媒体によれば、クロック同期式回路におけるクロック
分配回路上のクロックネットにおける２つのレシーバ間
を接続する配線について、３個以上のセグメントに分割
する第１セグメント分割手順と、等ディレイ分岐点が存
在する等ディレイ分岐セグメントを決定する等ディレイ
分岐セグメント決定手順と、等ディレイ分岐セグメント
中で等ディレイ分岐点を求める等ディレイ分岐点決定手
順と、等ディレイ分岐点から各レシーバへの第５ディレ
イ時間を求めるディレイ時間決定手順と、等ディレイ分
岐点から外部クロック源取込み部へ至る配線について、
３個以上のセグメントに分割する第２セグメント分割手
順と、各セグメント毎のディレイ時間を考慮した配線の
プロパゲーションディレイ時間を求めるプロパゲーショ
ンディレイ時間決定手順と、等ディレイ分岐点から各レ
シーバへの第５ディレイ時間と配線のプロパゲーション
ディレイ時間とを加算した時間と、設定時間とを比較し
て、この比較結果に基づいて、セグメント単位で配線長
を調整する配線長調整手順とを、コンピュータに実行さ
せるための配線処理プログラムを記録することにより、
配線における単位グリッド当たりの抵抗及び容量が場所
によらず等しくないことを考慮して等ディレイ分岐点を
正確に決定することができるとともに、外部クロックデ
ィレイ時間を考慮して各レシーバまでのディレイ時間を
等しくすることができ、これにより、クロック同期式回
路におけるクロックの伝搬遅延時間（ディレイ時間）の
差分であるクロックスキューを効果的に低減させること
ができる利点がある（請求項２３）。
【０２２６】また、本発明の配線処理プログラム用記録
媒体によれば、回路基板上の配線の最小ピッチを単位と
し配線領域を格子状に分割して得られた格子点に探索線
分が到着したことを示す到着状況フラグが探索線分到着
を示している格子点に隣接する隣接格子点について、格
子点が配線に使用可能であるかどうかを示す使用可能フ
ラグが使用可能状態を示しており、且つ、到着状況フラ
グが探索線分未到着を示している場合に、隣接格子点の
到着状況フラグを探索線分到着を示す状態にするとも
に、隣接格子点において、隣接格子点に探索線分が到着
した方向を示す到着方向フラグにその探索方向を表示さ
せる隣接格子点フラグ処理手順を並列的に実行し、更に
隣接格子点フラグ処理手順を、各探索線分について、到
着状況フラグを探索線分到着を示す状態にするような格
子点がなくなるまで、繰り返して実行する前方探索処理
手順と、前方探索処理手順の後に、所望の格子点から到
着方向フラグに従って、配線経路をさかのぼっていくこ
とにより、配線経路を検索する後方探索処理手順とを、
コンピュータに実行させるための配線処理プログラムを
記録することにより、前方探索処理手順における演算を
並列処理にて高速に行なうことができるため、配線経路
の探索に要する時間を大幅に短縮することができる利点
がある（請求項２４）。
【０２２７】さらに、本発明の配線処理プログラム用記
録媒体によれば、回路基板上の配線の最小ピッチを単位
とし配線領域を格子状に分割して得られた各格子点につ
いて、格子点に探索線分が到着した方向を示す到着方向
フラグにその探索方向を複数表示させながら、前方探索
を行なっていく前方探索処理手順と、前方探索処理手順
の後に、所望の格子点から到着方向フラグに従って、配
線経路をさかのぼっていくことにより、複数の配線経路
を検索する後方探索処理手順と、後方探索処理手順で得
られた複数の配線経路から最適な配線経路を決定する最
適配線経路決定手順とを、コンピュータに実行させるた
めの配線処理プログラムを記録することにより、配線経
路として複数の配線経路を探索してその中から最適な配
線経路を選択することができるため、配線長を最小化し
て配線性を向上させることができる利点がある（請求項
２５）。
【０２２８】また、本発明の配線処理プログラム用記録
媒体によれば、回路基板上の配線の総配線長をＬとし、
配線に使用される点の数をＧとして、（Ｌ−Ｇ）／Ｌを
配線についての配線混雑度として評価する配線混雑度評
価手順をコンピュータに実行させるための配線処理プロ
グラムを記録することにより、各回路の配置終了段階に
おいて、配線を行なう前に配線可能性として配線混雑度
を見積もることができるため、配線対象の巨大化に伴い
要求されている早い段階での配線可能性の算出及び評価
が可能となる利点がある（請求項２６）。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかる会話型回路設計装
置の構成を示すブロック図である。
【図２】本発明の一実施形態にかかる会話型回路設計装
置の全体構成を示す図である。
【図３】本発明のクロックスキューを低減させるための
配線処理方法の第１の態様におけるバッファ付きクロッ
ク・トリーをモデル化して示す図である。
【図４】本発明のクロックスキューを低減させるための
配線処理方法の第１の態様におけるバッファ付きクロッ
ク・トリーの要部構成を示す図である。
【図５】本発明のクロックスキューを低減させるための
配線処理方法の第１の態様におけるクロック分配回路上
のクロックネットのクロック・トリーの構成を模式的に
示す図である。
【図６】本発明のクロックスキューを低減させるための
配線処理方法の第１の態様におけるクロック分配回路上
のクロックネットのクロック・トリーの構成を模式的に
示す図である。
【図７】本発明のクロックスキューを低減させるための
配線処理方法の第１の態様を説明するためのフローチャ
ートである。
【図８】本発明のクロックスキューを低減させるための
配線処理装置の第１の態様を説明するための機能ブロッ
ク図である。
【図９】本発明のクロックスキューを低減させるための
配線処理方法の第２の態様におけるクロック分配回路上
のクロックネットの構成を模式的に示す図である。
【図１０】本発明のクロックスキューを低減させるため
の配線処理方法の第２の態様におけるクロック分配回路
上のクロックネットの構成を模式的に示す図である。
【図１１】アドミッタンス算出用のｙ１，ｙ２，ｙ３の
算出方法を説明するための図である。
【図１２】外部クロックディレイ時間を説明するための
図である。
【図１３】本発明のクロックスキューを低減させるため
の配線処理方法の第２の態様を説明するためのフローチ
ャートである。
【図１４】本発明のクロックスキューを低減させるため
の配線処理装置の第２の態様を説明するための機能ブロ
ック図である。
【図１５】本発明のクロックスキューを低減させるため
の配線処理方法の第３の態様を説明するためのフローチ
ャートである。
【図１６】本発明のクロックスキューを低減させるため
の配線処理装置の第３の態様を説明するための機能ブロ
ック図である。
【図１７】使用可能フラグ，到着状況フラグ及び到着方
向フラグの構成を説明するための図である。
【図１８】（ａ）〜（ｅ）はそれぞれ、本発明の配線経
路を決定するための配線処理方法の第１の態様を説明す
るための図である。
【図１９】（ａ）〜（ｅ）はそれぞれ、本発明の配線経
路を決定するための配線処理方法の第１の態様を説明す
るための図である。
【図２０】（ａ）〜（ｅ）はそれぞれ、本発明の配線経
路を決定するための配線処理方法の第１の態様を説明す
るための図である。
【図２１】（ａ）〜（ｅ）はそれぞれ、本発明の配線経
路を決定するための配線処理方法の第１の態様を説明す
るための図である。
【図２２】（ａ）〜（ｆ）はそれぞれ、本発明の配線経
路を決定するための配線処理方法の第１の態様を説明す
るための図である。
【図２３】本発明の配線経路を決定するための配線処理
方法の第１の態様を説明するためのフローチャートであ
る。
【図２４】本発明の配線経路を決定するための配線処理
装置の第１の態様を説明するための機能ブロック図であ
る。
【図２５】（ａ），（ｂ）はそれぞれ、本発明の配線経
路を決定するための配線処理方法の第２の態様を説明す
るための図である。
【図２６】（ａ），（ｂ）はそれぞれ、本発明の配線経
路を決定するための配線処理方法の第２の態様を説明す
るための図である。
【図２７】本発明の配線経路を決定するための配線処理
方法の第２の態様を説明するためのフローチャートであ
る。
【図２８】本発明の配線経路を決定するための配線処理
装置の第２の態様を説明するための機能ブロック図であ
る。
【図２９】本発明の配線経路を決定するための配線処理
方法の第３の態様を説明するための図である。
【図３０】本発明の配線経路を決定するための配線処理
方法の第３の態様を説明するためのフローチャートであ
る。
【図３１】本発明の配線経路を決定するための配線処理
装置の第３の態様を説明するための機能ブロック図であ
る。
【図３２】バッファ付きクロック・トリーをモデル化し
て示す図である。
【図３３】バッファ付きクロック・トリーの要部構成を
示す図である。
【図３４】２つのサブ・クロック・トリーからなるクロ
ック・トリーの構成を示す図である。
【図３５】自動配線において配線経路を探索する方法を
説明するための図である。
【図３６】自動配線において配線経路を探索する方法を
説明するための図である。
【符号の説明】
１ 会話型回路設計装置（配線処理装置） ２ ＣＰＵ ３ 表示部 ４ 表示制御部 ５ 外部ファイル書込部 ５Ａ 外部ファイル ６ 印字部 ７ 入力部 ８ ハードディスク（配線処理プログラム用記録媒体） ９ コンピュータ本体 １０ バッファ付きクロック・トリー １１ クロック発生回路（クロックソース） １２ バッファ １３ クロック受信回路（ラッチ） １４，１５ ワイヤ １６，１７ 抵抗 １８，２０ コンデンサ １９ ディレイ回路 ２１，２２ Π型ＲＣ回路（セグメント） ２１Ａ，２２Ａ 抵抗 ２１Ｂ，２２Ｂ コンデンサ ３０ クロック・トリー ３１，３４ レシーバ（クロック受信回路） ３２，３５ フリップフロップ回路 ３３，３６ コンデンサ ３７，４０ ワイヤ ３８，４１ 抵抗 ３９，４２ コンデンサ ４３ セグメント ４４ クロックネット ４５Ａ ドライバ（クロック発生回路） ４５Ｂ クロック・トリー ４６ セグメント ４７，４９ コンデンサ ４８，５０ 抵抗 ５１ 出力ピン ５２ テーブル １００ バッファ付きクロック・トリー １０１ クロック発生回路（クロックソース） １０２ バッファ １０３ クロック受信回路（ラッチ） １０４，１０５ ワイヤ １０６，１０７ 抵抗 １０８，１０９，１１０ コンデンサ １１１ ディレイ回路 １１２，１１５ レシーバ（クロック受信回路） １１３，１１６ フリップフロップ回路 １１４，１１７ コンデンサ １１８，１２１ ワイヤ １１９，１２２ 抵抗 １２０，１２３ コンデンサ Ａ１ セグメント分割処理部 Ａ２ 等ディレイ分岐セグメント決定処理部 Ａ３ 等ディレイ分岐点決定処理部 Ａ４ 第１セグメント分割処理部 Ａ５ 等ディレイ分岐セグメント決定処理部 Ａ６ 等ディレイ分岐点決定処理部 Ａ７ ディレイ時間決定処理部 Ａ８ 第２セグメント分割処理部 Ａ９ プロパゲーションディレイ時間決定処理部 Ａ１０ 配線長調整処理部 Ａ１１ セグメント分割処理部 Ａ１２ プロパゲーションディレイ時間決定処理部 Ａ１３ 配線長調整処理部 Ａ１４ 前方探索処理部 Ａ１５ 隣接格子点フラグ処理部 Ａ１６ 後方探索処理部 Ａ１７ 前方探索処理部 Ａ１８ 後方探索処理部 Ａ１９ 最適配線経路決定処理部 Ａ２０ 回路配置決定処理部 Ａ２１ 配線混雑度評価処理部 Ａ２２ 回路配置修正処理部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 池田 弘 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 多田 敏彦 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】 クロック同期式回路におけるクロック分
    配回路上のクロックネットにおける２つのレシーバ間を
    接続する配線について、２個以上の分岐点を設定するこ
    とにより、３個以上のセグメントに分割するセグメント
    分割ステップと、 該セグメント分割ステップで得られたセグメントについ
    て、該セグメントの一端に位置する一分岐点から上記２
    つのレシーバのうちの一方のレシーバへの第１ディレイ
    時間と、該一分岐点から上記２つのレシーバのうちの他
    方のレシーバへの第２ディレイ時間とを比較するととも
    に、該セグメントの他端に位置する他分岐点から上記２
    つのレシーバのうちの一方のレシーバへの第３ディレイ
    時間と、該他分岐点から上記２つのレシーバのうちの他
    方のレシーバへの第４ディレイ時間とを比較し、上記の
    第１ディレイ時間と第２ディレイ時間との大小関係と上
    記の第３ディレイ時間と第４ディレイ時間との大小関係
    とが反転するセグメントを等ディレイ分岐点が存在する
    等ディレイ分岐セグメントとして決定する等ディレイ分
    岐セグメント決定ステップと、 該等ディレイ分岐セグメント決定ステップで求められた
    該等ディレイ分岐セグメント中で等ディレイ分岐点を求
    める等ディレイ分岐点決定ステップとをそなえて構成さ
    れたことを特徴とする、配線処理方法。
  2. 【請求項２】 該セグメント分割ステップにおいて設定
    される該分岐点が、該配線上の物理的な分岐点であるこ
    とを特徴とする、請求項１記載の配線処理方法。
  3. 【請求項３】 該セグメント分割ステップにおいて設定
    される該分岐点が、該配線の単位長当たりのインピーダ
    ンスが変化する点であることを特徴とする、請求項１記
    載の配線処理方法。
  4. 【請求項４】 該セグメント分割ステップにおいて求め
    られる該セグメントがシングルΠ型回路で評価されるこ
    とを特徴とする、請求項１記載の配線処理方法。
  5. 【請求項５】 該等ディレイ分岐セグメント決定ステッ
    プにおける上記の第１〜第４ディレイ時間が、 【数１】 により求められることを特徴とする、請求項１記載の配
    線処理方法。
  6. 【請求項６】 該等ディレイ分岐点決定ステップにおけ
    る該等ディレイ分岐点が、 【数２】 により求められることを特徴とする、請求項１記載の配
    線処理方法。
  7. 【請求項７】 クロック同期式回路におけるクロック分
    配回路上の配線について、２個以上の分岐点を設定する
    ことにより、３個以上のセグメントに分割するセグメン
    ト分割ステップと、 該セグメント分割ステップで得られた各セグメント毎の
    ディレイ時間を考慮した該配線のプロパゲーションディ
    レイ時間を求めるプロパゲーションディレイ時間決定ス
    テップと、 該プロパゲーションディレイ時間決定ステップで求めら
    れた該配線のプロパゲーションディレイ時間と設定時間
    とを比較して、この比較結果に基づいて、該セグメント
    単位で配線長を調整する配線長調整ステップとをそなえ
    て構成されたことを特徴とする、配線処理方法。
  8. 【請求項８】 該セグメント分割ステップにおいて設定
    される該分岐点が、該配線の単位長当たりのインピーダ
    ンスが変化する点であることを特徴とする、請求項７記
    載の配線処理方法。
  9. 【請求項９】 該セグメント分割ステップにおいて求め
    られる該セグメントがシングルΠ型回路で評価されるこ
    とを特徴とする、請求項７記載の配線処理方法。
  10. 【請求項１０】 クロック同期式回路におけるクロック
    分配回路上のクロックネットにおける２つのレシーバ間
    を接続する配線について、２個以上の分岐点を設定する
    ことにより、３個以上のセグメントに分割する第１セグ
    メント分割ステップと、 該第１セグメント分割ステップで得られたセグメントに
    ついて、該セグメントの一端に位置する一分岐点から上
    記２つのレシーバのうちの一方のレシーバへの第１ディ
    レイ時間と、該一分岐点から上記２つのレシーバのうち
    の他方のレシーバへの第２ディレイ時間とを比較すると
    ともに、該セグメントの他端に位置する他分岐点から上
    記２つのレシーバのうちの一方のレシーバへの第３ディ
    レイ時間と、該他分岐点から上記２つのレシーバのうち
    の他方のレシーバへの第４ディレイ時間とを比較し、上
    記の第１ディレイ時間と第２ディレイ時間との大小関係
    と上記の第３ディレイ時間と第４ディレイ時間との大小
    関係とが反転するセグメントを等ディレイ分岐点が存在
    する等ディレイ分岐セグメントとして決定する等ディレ
    イ分岐セグメント決定ステップと、 該等ディレイ分岐セグメント決定ステップで求められた
    該等ディレイ分岐セグメント中で等ディレイ分岐点を求
    める等ディレイ分岐点決定ステップと、 該等ディレイ分岐点決定ステップで求められた該等ディ
    レイ分岐点から各レシーバへの第５ディレイ時間を求め
    るディレイ時間決定ステップと、 該等ディレイ分岐点から外部クロック源取込み部へ至る
    配線について、２個以上の分岐点を設定することによ
    り、３個以上のセグメントに分割する第２セグメント分
    割ステップと、 該第２セグメント分割ステップで得られた各セグメント
    毎のディレイ時間を考慮した該配線のプロパゲーション
    ディレイ時間を求めるプロパゲーションディレイ時間決
    定ステップと、 該ディレイ時間決定ステップで求められた該等ディレイ
    分岐点から各レシーバへの該第５ディレイ時間と該プロ
    パゲーションディレイ時間決定ステップで求められた該
    配線のプロパゲーションディレイ時間とを加算した時間
    と、設定時間とを比較して、この比較結果に基づいて、
    セグメント単位で配線長を調整する配線長調整ステップ
    とをそなえて構成されたことを特徴とする、配線処理方
    法。
  11. 【請求項１１】 該配線長調整ステップにて、該第５デ
    ィレイ時間と該プロパゲーションディレイ時間と該外部
    クロック源取込み部での外部クロックディレイ時間とを
    加算した時間と、設定時間とを比較した比較結果に基づ
    いて、セグメント単位で配線長が調整されることを特徴
    とする、請求項１０記載の配線処理方法。
  12. 【請求項１２】 回路基板上の配線についての配線経路
    を決定するに際し、 予め、該配線の最小ピッチを単位として、配線領域を格
    子状に分割し、格子点が該配線に使用可能であるかどう
    かを示す使用可能フラグと、格子点に探索線分が到着し
    たことを示す到着状況フラグと、格子点に探索線分が到
    着した方向を示す到着方向フラグとを用意した状態で、 該到着状況フラグが探索線分到着を示している格子点に
    隣接する隣接格子点について、該使用可能フラグが使用
    可能状態を示しており、且つ、該到着状況フラグが探索
    線分未到着を示している場合に、該隣接格子点の該到着
    状況フラグを探索線分到着を示す状態にするともに、該
    隣接格子点の該到着方向フラグにその探索方向を表示さ
    せる隣接格子点フラグ処理手順を並列的に実行し、更に
    該隣接格子点フラグ処理手順を、各探索線分について、
    該到着状況フラグを探索線分到着を示す状態にするよう
    な格子点がなくなるまで、繰り返して実行する前方探索
    処理ステップと、 該前方探索処理ステップの後に、所望の格子点から該到
    着方向フラグに従って、配線経路をさかのぼっていくこ
    とにより、配線経路を検索する後方探索処理ステップと
    をそなえて構成されていることを特徴とする、配線処理
    方法。
  13. 【請求項１３】 回路基板上の配線についての配線経路
    を決定するに際し、 予め、該配線の最小ピッチを単位として、配線領域を格
    子状に分割し、格子点に探索線分が到着した方向を示す
    到着方向フラグを用意した状態で、 各格子点について、該到着方向フラグにその探索方向を
    複数表示させながら、前方探索を行なっていく前方探索
    処理ステップと、 該前方探索処理ステップの後に、所望の格子点から該到
    着方向フラグに従って、配線経路をさかのぼっていくこ
    とにより、複数の配線経路を検索する後方探索処理ステ
    ップと、 該後方探索処理ステップで得られた複数の配線経路から
    最適な配線経路を決定する最適配線経路決定ステップと
    をそなえて構成されていることを特徴とする、配線処理
    方法。
  14. 【請求項１４】 回路基板上の回路についての配置を決
    定する回路配置決定ステップと、 該回路配置決定ステップにて、該回路についての配置を
    決定した後に、該回路を接続する配線の総配線長をＬと
    し、該配線に使用される点の数をＧとして、（Ｌ−Ｇ）
    ／Ｌを該配線についての配線混雑度として評価する配線
    混雑度評価ステップとそなえて構成されていることを特
    徴とする、配線処理方法。
  15. 【請求項１５】 クロック同期式回路におけるクロック
    分配回路上のクロックネットにおける２つのレシーバ間
    を接続する配線について、２個以上の分岐点を設定する
    ことにより、３個以上のセグメントに分割するセグメン
    ト分割処理部と、 該セグメント分割処理部で得られたセグメントについ
    て、該セグメントの一端に位置する一分岐点から上記２
    つのレシーバのうちの一方のレシーバへの第１ディレイ
    時間と、該一分岐点から上記２つのレシーバのうちの他
    方のレシーバへの第２ディレイ時間とを比較するととも
    に、該セグメントの他端に位置する他分岐点から上記２
    つのレシーバのうちの一方のレシーバへの第３ディレイ
    時間と、該他分岐点から上記２つのレシーバのうちの他
    方のレシーバへの第４ディレイ時間とを比較し、上記の
    第１ディレイ時間と第２ディレイ時間との大小関係と上
    記の第３ディレイ時間と第４ディレイ時間との大小関係
    とが反転するセグメントを等ディレイ分岐点が存在する
    等ディレイ分岐セグメントとして決定する等ディレイ分
    岐セグメント決定処理部と、 該等ディレイ分岐セグメント決定処理部で求められた該
    等ディレイ分岐セグメント中で等ディレイ分岐点を求め
    る等ディレイ分岐点決定処理部とをそなえて構成された
    ことを特徴とする、配線処理装置。
  16. 【請求項１６】 クロック同期式回路におけるクロック
    分配回路上の配線について、２個以上の分岐点を設定す
    ることにより、３個以上のセグメントに分割するセグメ
    ント分割処理部と、 該セグメント分割処理部で得られた各セグメント毎のデ
    ィレイ時間を考慮した該配線のプロパゲーションディレ
    イ時間を求めるプロパゲーションディレイ時間決定処理
    部と、 該プロパゲーションディレイ時間決定処理部で求められ
    た該配線のプロパゲーションディレイ時間と設定時間と
    を比較して、この比較結果に基づいて、該セグメント単
    位で配線長を調整する配線長調整処理部とをそなえて構
    成されたことを特徴とする、配線処理装置。
  17. 【請求項１７】 クロック同期式回路におけるクロック
    分配回路上のクロックネットにおける２つのレシーバ間
    を接続する配線について、２個以上の分岐点を設定する
    ことにより、３個以上のセグメントに分割する第１セグ
    メント分割処理部と、 該第１セグメント分割処理部で得られたセグメントにつ
    いて、該セグメントの一端に位置する一分岐点から上記
    ２つのレシーバのうちの一方のレシーバへの第１ディレ
    イ時間と、該一分岐点から上記２つのレシーバのうちの
    他方のレシーバへの第２ディレイ時間とを比較するとと
    もに、該セグメントの他端に位置する他分岐点から上記
    ２つのレシーバのうちの一方のレシーバへの第３ディレ
    イ時間と、該他分岐点から上記２つのレシーバのうちの
    他方のレシーバへの第４ディレイ時間とを比較し、上記
    の第１ディレイ時間と第２ディレイ時間との大小関係と
    上記の第３ディレイ時間と第４ディレイ時間との大小関
    係とが反転するセグメントを等ディレイ分岐点が存在す
    る等ディレイ分岐セグメントとして決定する等ディレイ
    分岐セグメント決定処理部と、 該等ディレイ分岐セグメント決定処理部で求められた該
    等ディレイ分岐セグメント中で等ディレイ分岐点を求め
    る等ディレイ分岐点決定処理部と、 該等ディレイ分岐点決定処理部で求められた該等ディレ
    イ分岐点から各レシーバへの第５ディレイ時間を求める
    ディレイ時間決定処理部と、 該等ディレイ分岐点から外部クロック源取込み部へ至る
    配線について、２個以上の分岐点を設定することによ
    り、３個以上のセグメントに分割する第２セグメント分
    割処理部と、 該第２セグメント分割処理部で得られた各セグメント毎
    のディレイ時間を考慮した該配線のプロパゲーションデ
    ィレイ時間を求めるプロパゲーションディレイ時間決定
    処理部と、 該ディレイ時間決定処理部で求められた該等ディレイ分
    岐点から各レシーバへの該第５ディレイ時間と該プロパ
    ゲーションディレイ時間決定処理部で求められた該配線
    のプロパゲーションディレイ時間とを加算した時間と、
    設定時間とを比較して、この比較結果に基づいて、セグ
    メント単位で配線長を調整する配線長調整処理部とをそ
    なえて構成されたことを特徴とする、配線処理装置。
  18. 【請求項１８】 回路基板上の配線の最小ピッチを単位
    とし配線領域を格子状に分割して得られた格子点に探索
    線分が到着したことを示す到着状況フラグが探索線分到
    着を示している格子点に隣接する隣接格子点について、
    格子点が該配線に使用可能であるかどうかを示す使用可
    能フラグが使用可能状態を示しており、且つ、該到着状
    況フラグが探索線分未到着を示している場合に、該隣接
    格子点の該到着状況フラグを探索線分到着を示す状態に
    するともに、該隣接格子点において、該隣接格子点に探
    索線分が到着した方向を示す到着方向フラグにその探索
    方向を表示させる隣接格子点フラグ処理手順を並列的に
    実行し、更に該隣接格子点フラグ処理手順を、各探索線
    分について、該到着状況フラグを探索線分到着を示す状
    態にするような格子点がなくなるまで、繰り返して実行
    する前方探索処理を行なう前方探索処理部と、 該前方探索処理部における該前方探索処理の後に、所望
    の格子点から該到着方向フラグに従って、配線経路をさ
    かのぼっていくことにより、配線経路を検索する後方探
    索処理を行なう後方探索処理部とをそなえて構成された
    ことを特徴とする、配線処理装置。
  19. 【請求項１９】 回路基板上の配線の最小ピッチを単位
    とし配線領域を格子状に分割して得られた各格子点につ
    いて、該格子点に探索線分が到着した方向を示す到着方
    向フラグにその探索方向を複数表示させながら、前方探
    索を行なっていく前方探索処理部と、 該前方探索処理部における該前方探索の後に、所望の格
    子点から該到着方向フラグに従って、配線経路をさかの
    ぼっていくことにより、複数の配線経路を検索する後方
    探索処理部と、 該後方探索処理部で得られた複数の配線経路から最適な
    配線経路を決定する最適配線経路決定処理部とをそなえ
    て構成されたことを特徴とする、配線処理装置。
  20. 【請求項２０】 回路基板上の回路についての配置を決
    定する回路配置決定処理部と、 該回路配置決定処理部にて、該回路についての配置を決
    定した後に、該回路を接続する配線の総配線長をＬと
    し、該配線に使用される点の数をＧとして、（Ｌ−Ｇ）
    ／Ｌを該配線についての配線混雑度として評価する配線
    混雑度評価処理部とをそなえて構成されたことを特徴と
    する、配線処理装置。
  21. 【請求項２１】 クロック同期式回路におけるクロック
    分配回路上のクロックネットにおける２つのレシーバ間
    を接続する配線について、２個以上の分岐点を設定する
    ことにより、３個以上のセグメントに分割するセグメン
    ト分割手順と、 該セグメント分割手順で得られたセグメントについて、
    該セグメントの一端に位置する一分岐点から上記２つの
    レシーバのうちの一方のレシーバへの第１ディレイ時間
    と、該一分岐点から上記２つのレシーバのうちの他方の
    レシーバへの第２ディレイ時間とを比較するとともに、
    該セグメントの他端に位置する他分岐点から上記２つの
    レシーバのうちの一方のレシーバへの第３ディレイ時間
    と、該他分岐点から上記２つのレシーバのうちの他方の
    レシーバへの第４ディレイ時間とを比較し、上記の第１
    ディレイ時間と第２ディレイ時間との大小関係と上記の
    第３ディレイ時間と第４ディレイ時間との大小関係とが
    反転するセグメントを等ディレイ分岐点が存在する等デ
    ィレイ分岐セグメントとして決定する等ディレイ分岐セ
    グメント決定手順と、 該等ディレイ分岐セグメント決定手順で求められた該等
    ディレイ分岐セグメント中で等ディレイ分岐点を求める
    等ディレイ分岐点決定手順とを、コンピュータに実行さ
    せるための配線処理プログラムを記録したことを特徴と
    する、配線処理プログラム用記録媒体。
  22. 【請求項２２】 クロック同期式回路におけるクロック
    分配回路上の配線について、２個以上の分岐点を設定す
    ることにより、３個以上のセグメントに分割するセグメ
    ント分割手順と、 該セグメント分割手順で得られた各セグメント毎のディ
    レイ時間を考慮した該配線のプロパゲーションディレイ
    時間を求めるプロパゲーションディレイ時間決定手順
    と、 該プロパゲーションディレイ時間決定手順で求められた
    該配線のプロパゲーションディレイ時間と設定時間とを
    比較して、この比較結果に基づいて、該セグメント単位
    で配線長を調整する配線長調整手順とを、コンピュータ
    に実行させるための配線処理プログラムを記録したこと
    を特徴とする、配線処理プログラム用記録媒体。
  23. 【請求項２３】 クロック同期式回路におけるクロック
    分配回路上のクロックネットにおける２つのレシーバ間
    を接続する配線について、２個以上の分岐点を設定する
    ことにより、３個以上のセグメントに分割する第１セグ
    メント分割手順と、 該第１セグメント分割手順で得られたセグメントについ
    て、該セグメントの一端に位置する一分岐点から上記２
    つのレシーバのうちの一方のレシーバへの第１ディレイ
    時間と、該一分岐点から上記２つのレシーバのうちの他
    方のレシーバへの第２ディレイ時間とを比較するととも
    に、該セグメントの他端に位置する他分岐点から上記２
    つのレシーバのうちの一方のレシーバへの第３ディレイ
    時間と、該他分岐点から上記２つのレシーバのうちの他
    方のレシーバへの第４ディレイ時間とを比較し、上記の
    第１ディレイ時間と第２ディレイ時間との大小関係と上
    記の第３ディレイ時間と第４ディレイ時間との大小関係
    とが反転するセグメントを等ディレイ分岐点が存在する
    等ディレイ分岐セグメントとして決定する等ディレイ分
    岐セグメント決定手順と、 該等ディレイ分岐セグメント決定手順で求められた該等
    ディレイ分岐セグメント中で等ディレイ分岐点を求める
    等ディレイ分岐点決定手順と、 該等ディレイ分岐点決定手順で求められた該等ディレイ
    分岐点から各レシーバへの第５ディレイ時間を求めるデ
    ィレイ時間決定手順と、 該等ディレイ分岐点から外部クロック源取込み部へ至る
    配線について、２個以上の分岐点を設定することによ
    り、３個以上のセグメントに分割する第２セグメント分
    割手順と、 該第２セグメント分割手順で得られた各セグメント毎の
    ディレイ時間を考慮した該配線のプロパゲーションディ
    レイ時間を求めるプロパゲーションディレイ時間決定手
    順と、 該ディレイ時間決定手順で求められた該等ディレイ分岐
    点から各レシーバへの該第５ディレイ時間と該プロパゲ
    ーションディレイ時間決定手順で求められた該配線のプ
    ロパゲーションディレイ時間とを加算した時間と、設定
    時間とを比較して、この比較結果に基づいて、セグメン
    ト単位で配線長を調整する配線長調整手順とを、コンピ
    ュータに実行させるための配線処理プログラムを記録し
    たことを特徴とする、配線処理プログラム用記録媒体。
  24. 【請求項２４】 回路基板上の配線の最小ピッチを単位
    とし配線領域を格子状に分割して得られた格子点に探索
    線分が到着したことを示す到着状況フラグが探索線分到
    着を示している格子点に隣接する隣接格子点について、
    格子点が該配線に使用可能であるかどうかを示す使用可
    能フラグが使用可能状態を示しており、且つ、該到着状
    況フラグが探索線分未到着を示している場合に、該隣接
    格子点の該到着状況フラグを探索線分到着を示す状態に
    するともに、該隣接格子点において、該隣接格子点に探
    索線分が到着した方向を示す到着方向フラグにその探索
    方向を表示させる隣接格子点フラグ処理手順を並列的に
    実行し、更に該隣接格子点フラグ処理手順を、各探索線
    分について、該到着状況フラグを探索線分到着を示す状
    態にするような格子点がなくなるまで、繰り返して実行
    する前方探索処理手順と、 該前方探索処理手順の後に、所望の格子点から該到着方
    向フラグに従って、配線経路をさかのぼっていくことに
    より、配線経路を検索する後方探索処理手順とを、コン
    ピュータに実行させるための配線処理プログラムを記録
    したことを特徴とする、配線処理プログラム用記録媒
    体。
  25. 【請求項２５】 回路基板上の配線の最小ピッチを単位
    とし配線領域を格子状に分割して得られた各格子点につ
    いて、該格子点に探索線分が到着した方向を示す到着方
    向フラグにその探索方向を複数表示させながら、前方探
    索を行なっていく前方探索処理手順と、 該前方探索処理手順の後に、所望の格子点から該到着方
    向フラグに従って、配線経路をさかのぼっていくことに
    より、複数の配線経路を検索する後方探索処理手順と、 該後方探索処理手順で得られた複数の配線経路から最適
    な配線経路を決定する最適配線経路決定手順とを、コン
    ピュータに実行させるための配線処理プログラムを記録
    したことを特徴とする、配線処理プログラム用記録媒
    体。
  26. 【請求項２６】 回路基板上の配線の総配線長をＬと
    し、該配線に使用される点の数をＧとして、（Ｌ−Ｇ）
    ／Ｌを該配線についての配線混雑度として評価する配線
    混雑度評価手順をコンピュータに実行させるための配線
    処理プログラムを記録したことを特徴とする、配線処理
    プログラム用記録媒体。
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