JPH10222988A

JPH10222988A - ページ単位メモリに記憶したデータを処理する装置および方法

Info

Publication number: JPH10222988A
Application number: JP9355974A
Authority: JP
Inventors: Scott Patrick Campbell; パトリックキャンベルスコット; Kevin Richard Curtis; リチャードカーティスケヴィン
Original assignee: Lucent Technologies Inc
Current assignee: Nokia of America Corp
Priority date: 1996-12-26
Filing date: 1997-12-25
Publication date: 1998-08-21
Also published as: US5838469A; EP0855717A3; EP0855717A2

Abstract

(57)【要約】【課題】本発明は、ページ単位メモリ・デバイスに記
憶したデータの検索および処理に関する。【解決手段】本発明の実施形態は、ホログラフィック
・メモリ・システムもしくは他ののページ単位メモリ・
システムの記憶媒体から読み取った情報を処理するため
の、そのメモリ・システムのデータ受信装置（４０）お
よび方法とを含む。データ装置は画素検出器（４６）と
対応する画素回路（４８）とから成る画素（４２）で構
成する多次元アレイを含む。画素検出器はメモリ・シス
テムに記憶したデータを表す光情報のような情報を検出
する。画素回路は個々の画素検出器によって検出された
情報を表す数値を決定する。さらに、装置にはアナログ
画素間処理を含む付加的な「チップ上」処理機能を提供
するため画素回路と共に有利に製作した能動処理回路
（５４）が含まれる。付加的処理の有利な構成は処理時
間を改善し、装置からの未処理データの流出を減少さ
せ、回路設計のスペースとコストを低減させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はページ単位メモリ・
デバイスに関する。さらに詳細には、本発明はホログラ
フィック・メモリ・デバイスおよび他のページ単位メモ
リ・デバイスに記憶したデータの検索および処理に関す
る。

【０００２】

【従来の技術】情報記憶装置および方法の発展は利用可
能な情報記憶容量を増大し続ける。この発展の一部とし
てページ単位メモリ・システムが従来の記憶装置に代わ
るものとして導入された。ページ単位メモリ・システム
はページ全体の情報を一度に記憶し、かつまた読み取る
ことを特徴とする。即ち、データをストリングまたはビ
ットで記憶する従来の記憶装置とは異なり、ページ単位
メモリはデータを表す多次元配列パターンの形でページ
にデータを記憶し、ページに存在するデータを検索す
る。本明細書での解説のため、ページ単位メモリ・シス
テムは多次元アレイの形でデータを記憶し、検索するこ
とのできるメモリ・システムとなっている。

【０００３】ページ単位メモリの一つのタイプにホログ
ラフィック・メモリ・デバイスがある。一般にホログラ
フィック・メモリ・システムには変化する屈折率のパタ
ーンとしてのデータ要素のホログラフィ表現（ホログラ
ム）の三次元記憶および／またはニオブ酸塩リチウムの
結晶のような記憶媒体に記憶させる吸着とが含まれる。
ホログラフィック・メモリ・システムはその高密度の記
憶電位と、記憶したデータへのランダム・アクセスとラ
ンダム転送が行われる電位速度とを特徴とする。

【０００４】ページ単位メモリ・システムの利点は情報
がメモリ・システムの内部と外部に転送される速度にあ
る。ページ単位メモリ・システムは１ページ毎を基準に
データの操作をするため、ページ単位システムにデ−タ
が記憶され、検索が行われる速度は１ビット毎を基準に
して、あるいはビットの一次元ストリングで情報を記憶
し、検索する従来の磁気ディスクまたはコンパクト・デ
ィスク（ＣＤ）に比べて優るとも劣らない。

【０００５】ページ単位メモリ・システムの他の利点は
記憶容量にある。例えば、ホログラフィック・メモリ・
システムでは、各ホログラフィック・イメージまたはホ
ログラフィック・ページには数千または数百万ものデー
タ要素が含まれる。理論的には現時点で最大１０¹⁴ビッ
トの情報は約１．０ｃｍ³ のホログラフィ記憶媒体に記
憶できると考えられている。

【０００６】

【発明が解決しようとする課題】しかし、このような記
憶データの再生はホログラフィック・メモリ・システム
にしばしば固有な効果のために決して理想なものではな
い。例えば、記憶媒体に記憶した画像の数またはデータ
・ページ数の自乗は通常回折効率に、それ故、読み取り
直後に再生される記憶媒体に記憶したホログラムの信頼
度に逆比例する。記憶したデータの品質にしばしば影響
をおよぼす他の要素には記憶媒体全域にわたる光強度に
おける時間従属変動と、システム構成要素間の機械的関
係の物理的および工学的外乱と、システム全体にわたる
熱膨張と他の温度依存変動と、システムに導入される他
のノイズとが含まれる。

【０００７】このようなデータの検索または再生におけ
るしばしば劣る品質のため、データの状態は通常、多数
のデータ要素を比較することによって表される。例え
ば、検索しようとする特定なデータ状態が１データ要素
と他要素との比較から生じるある種の差分符号化方式を
用いることができる。他の方法としては、データ要素の
数値が既知の基準データ要素値と比較される基準符号化
方式を利用することができる。

【０００８】記憶したデータ情報を呼び出そうとすると
き、メモリ・ページから出現する情報を読み取るために
検出器アレイが使用される。通常、呼び出されたホログ
ラフィ情報は出現する光情報に感応する電荷結合装置
（ＣＣＤ）のようなイメージング・ユニット上に投射さ
れる。電荷結合装置に接続した復号化ユニットは次いで
最初に符号化され、ホログラフィ手法で記憶されたデー
タの対応するニ進ビット値を確定する。この指定作業は
例えばＡ／Ｄ変換を介して実行される。採用したコーデ
ィング方式に従って行われる一度はディジタルの形式を
とったデータの処理はオリジナル情報のデータ状態を確
定するために実行される。

【０００９】しかし、電荷結合装置は高度に特殊化した
製作工程を必要とし、そのために大規模製造にとっては
比較的高コストなものになる。さらに、電荷結合装置は
付加的な回路を必要とし、電気的に非効率的な受動素子
である。同様に、電位のＡ／Ｄ変換回数はこのような処
理を非効率にする。

【００１０】ページ単位メモリに電荷結合装置を使用す
ることに代わるものとして相補形金属酸化膜半導体（Ｃ
ＭＯＳ）検出器アレイのような検出器アレイが目下研究
されている。メモリ・ページから出現する呼び出しデー
タを検出するアクティブ・ピクセル・センサ（ＡＰＳ）
のようなＣＭＯＳ検出器アレイを使用すると電荷結合装
置の採用に比べ数々の利点が得られる。例えば、電荷結
合装置とは異なり、ＣＭＯＳアクティブ・ピクセル・セ
ンサはランダム・アドレス指定ができる。その上、電荷
結合装置に比べＣＭＯＳアクティブ・ピクセル・センサ
は通常、電気的効率が一層高く、経費が少なく、製作が
より簡単である。詳細には、アクティブ・ピクセル・セ
ンサは従来のＣＭＯＳ製作工程を用いて製造ができる。
ページ単位メモリ・デバイスおよび方法に用いられるア
クティブ・ピクセル・センサと他のＣＭＯＳ検出器アレ
イの有利な品質をうまく活用することが望ましい。

【００１１】

【課題を解決するための手段】本発明は特許請求の範囲
によって明らかにされる通りである。本発明はホログラ
フィック・メモリ・システムまたは他のページ単位メモ
リ・システムの記憶媒体から読み取られる情報を処理す
るメモリ・システムのデータ受信装置および方法におい
て実施される。特に、データ装置には画素検出器および
対応する画素回路より構成される画素エレメントから成
る多次元アレイが含まれる。画素検出器はメモリ・シス
テムに記憶したデータを表す光情報のような情報を検出
し、画素回路は個々の画素検出器によって検出された情
報を表す数値を決定する。さらに、装置にはアナログ領
域における画素間処理を含む付加的な「チップ上」処理
機能を供与するため、画素回路と組み合わせて有利に製
作される能動処理回路が含まれる。付加的処理の有利な
構成は処理時間を改善し、受信機の未処理データの流出
を減少させ、回路設計のスペースとコストを削減する。

【００１２】

【発明の実施の形態】以下の説明では図面の理解を平易
にするため、類似する構成要素は同一の参照番号で参照
される。主として特定な実施形態、即ちホログラフィッ
ク・メモリ・システムでデータ処理をするホログラフィ
ック・メモリ・システムおよび方法に関し本発明を解説
する。しかし、本発明は当該技術に精通した人には理解
されるようにこのようなメモリ・システムのみに限定は
されない。従って、本発明の実施形態は他のページ単位
メモリ・システムに適していることを理解されたい。

【００１３】図１は一つのタイプのページ単位メモリ・
システムであるホログラフィック・メモリ・システム１
０の従来の構成を示す。図に示すメモリ・システム１０
は対応するデータ符号化ユニット１６を備えた変調装置
１４と、記憶媒体２２と、対応する復号ユニット２６を
有するセンサまたは検出器２４とを備える。

【００１４】変調装置１４は個々のデータ部材から成る
多次元アレイ（二次元ページ）を光学的に表現できる何
らかの装置である。例えば、変調装置１４は液晶表示装
置（ＬＣＤ）のような表示装置上で透明および不透明な
方形の形で二次元アレイのデータ部材を対応的に表す画
素のアレイ（２８として示される）を有する空間光変調
器（ＳＬＭ）である。各方形は対応するデータ画素を表
し、表示装置上の透明および不透明な方形の特定な配列
は符号化したデータから成る二次元ページを所与のタイ
ミングで確定する。

【００１５】符号化したデータはチャネル・データとユ
ーザ・データの双方からなることを理解されたい。ユー
ザ・データは記憶のために続いて符号化され、記憶装置
からの検索直後に復号化される実データである。チャネ
ル・データは符号化と、エラー訂正および／または制御
の情報データのような非ユーザ・データを伴うユーザ・
データから成る。従って、１ビット以上のチャネル・デ
ータは通常、１ビットのユーザ・データの符号化に必要
とされる。

【００１６】従来は、符号化ユニット１６はユーザ・デ
ータをチャネル・データに変換し、それに応じて、画素
２８を符号化する。その符号化した画素２８に基づき、
ＳＬＭ１４は所与のチャネル・データ・ページの値に対
応する方法でその内部を通過する信号ビーム３２の必要
部分を選択的に通過させるか、遮断する。従って、変調
装置１４から出力されてくる信号ビーム３２は符号化し
たチャネル・データのページ画像を表す。

【００１７】一般に、符号化したチャネル・データのペ
ージ画像を表す信号ビームの一部を記憶媒体２２内部の
多重化空間内のある位置における基準ビーム３４に干渉
させることによって符号化したチャネル・データのペー
ジ画像は記憶される。符号化した信号ビームと基準ビー
ム３４とを交差させることによって変化する屈折率およ
び／または吸着（ホログラムの厳密なコピー）のパター
ンとして記憶媒体２２の内部に捕捉または記憶される干
渉パターン（ホログラムとしても知られている）が形成
される。符号化した信号ビームは記憶媒体２２の内部で
基準ビーム３４（レンズ３８によって伝播する）に複合
する前にレンズ３６によって伝播される。記憶媒体２２
は、例えば、ニオブ酸塩リチウムの結晶、写真用フィル
ム、感光性重合体または他の感光記録媒体から成る。

【００１８】チャネル・データのページ画像の記憶直
後、符号化ユニット１６によりＳＬＭ１４上に新たなチ
ャネル・データのページ画像が形成される。次いで、新
チャネル・データのページ画像は記憶媒体２２内部の多
重化空間内の異なる「位置」に上述した方法で記憶され
る。例えば、記憶媒体２２の内部における異なる物理的
な位置での新データのページ画像の記憶（空間多重
化）、または同じ物理的位置ではあるが基準ビーム３４
と符号化した信号ビーム相互間の異なる角度段での重畳
（角度多重化）、あるいは採用した光ビームの異なる波
長で重畳（波長多重化）ができる。付加的なユーザ・デ
ータは必要に応じて符号化され、この方法で１ページ毎
を基準にチャネル・データとして記憶される。

【００１９】一度、記憶媒体２２に記憶されると、それ
ぞれ記憶したチャネル・データのページ画像はその各基
準ビーム３４を記憶媒体２２の内部に（記憶時にそれが
入射する角度から）方向設定することにより検索され、
特定の記憶したチャネル・データのページ画像が再生さ
れる。再生されたチャネル・データのページ画像は伝播
してレンズ３７を通過し、次いで、記憶したチャネル・
データ・ページから再生される総てのデータ要素を検出
ができるセンサ２４を用いることによって検出される。
例えば、センサ２４は電荷結合装置（ＣＣＤ）、アクテ
ィブ・ピクセル・センサ（ＡＰＳ）またはページ単位の
データ情報を読み取りまたは検出ができる他の適切な装
置である。通常、センサ２４は変調装置１４のものに対
応し、記憶媒体２２から発せられる光ビームに感応する
画素検出器２９から成る受動アレイを有する。他の方法
としては、センサ２４はＳＬＭ１４よりも多くの画素を
有し、従来の過剰サンプリング技法を採用し、それによ
り、画素の４ｘ４個または３ｘ３個グループのような画
素のグループを用いＳＬＭ１４から各符号化した画素２
８を検出する。いずれかの場合、センサ２４の画素検出
器２９によって捕捉される光情報はユーザ・データに復
号化され（復号化ユニット２６によって）、あるいは従
来の方法でさらに記憶、転送、アクセスあるいは操作さ
れる。

【００２０】本発明の実施形態によれば、センサ２４に
は受動画素検出器２９に接続した能動回路も含まれ、こ
うして能動装置（データ受信機）を形成する。例えば、
図２に示すように、受信機４０は画素検出器４６と、そ
れに接続した関連する画素回路４８とを含む能動画素エ
レメント４２から成るアレイで構成する。画素検出器４
６は光情報のような情報を検出し、関連する画素回路４
８はその特定な回路構成に従って情報を処理する。

【００２１】本解説における議論を目的に、画素化した
情報に関連する用語「プロセス」は一つまたはそれ以上
の画素検出器４６によって生成される電気信号のような
情報信号の読み取り、記憶、変更、スケーリング、転
送、発信、情報信号への数値の指定および／または別途
操作するような機能だけに限定されないが、それらを含
むことを理解されたい。

【００２２】画素検出器４６にはホトダイオード、ホト
ゲート、ホトトランジスタまたは他の適切な装置のよう
な光電装置が含まれる。このような装置は光を検出し、
それにより検出された光の量に対し電気または他の適切
な信号を生成する。

【００２３】画素回路４８は一つまたはそれ以上の画素
検出器４６へ接続できる何らかの製作された回路が含ま
れる。本発明の実施形態は、通常、画素検出器４６の製
作と画素回路４８の製作における類似点故に、ＣＭＯＳ
集積回路（ＩＣ）チップのような同一装置上に画素検出
器４６と、その対応する画素回路４８を製作するので有
利である。この方法で、本発明の実施形態は全体装置の
サイズ効果とコスト効果を増大させる。しかし、必要に
応じて例えば単独装置上に一つまたはそれ以上の画素検
出器４６と、それらの対応する画素回路４８を別々に製
作することは本発明の範囲内にある。

【００２４】画素エレメント４２は画素エレメント４２
における情報を読み取る出力部５２を有する。出力部５
２は画素エレメント４２からの読み取りに先立ち、画素
検出器４６によって検出される情報が画素回路４８で処
理されるように画素回路４８に接続される。

【００２５】一例として、画素回路４８は画素検出器４
６によって生成される電気信号を取り込み、対応するア
ナログ値をそれに指定する回路構成である。このように
して、画素エレメント４２は画素検出器４６によって検
出される光または他の情報を表すアナログ値（電圧また
は電流）を出力する。他の方法としては、画素回路４８
には画素エレメント４２からの読み取りが行われる前に
指定されたアナログ値をそのディジタル対応値に変換す
る適切なＡ／Ｄ変換回路（図示せず）が含まれる。従っ
て、画素エレメント４２は画素検出器４６によって検出
される光または他の情報を表すディジタル値を出力す
る。

【００２６】また図３ａに示すように、付加的な処理回
路５４、あるいは回路は画素回路４８を介し画素エレメ
ント４２に接続される。従って、画素回路４８によって
処理され、次いで画素エレメント４２から読み取られる
情報は処理回路５４によってさらに処理される。データ
読み取り装置５３は従来の方法で処理回路５４によって
処理される情報を読み取るため、処理回路５４に光学的
に接続される。

【００２７】制御器５６は処理回路５４の動作を制御す
るため処理回路５４に動作自在に接続される。例えば、
処理回路５４は操作用制御器５６によって、一つまたは
幾つかの構成が選択されるに従って、多くの機能の内の
どれでも実行するかなりの実施可能な構成を有する。従
ってある意味で、制御器５６は処理回路５４を操作する
プログラムを作成し、通常、個別にハードワイヤード結
線が必要とされると思われる多数の回路構成は現在、単
一の処理回路５４から実施ができるため、制御器５６を
使用することによって処理回路５４にとり実際上動的ハ
ードワイヤ結線機能なるものが付加される。処理回路５
４の動作は従来の方法で適切なハードウェアおよび／ま
たはソフトウェアを介し制御器５６によって決められ
る。

【００２８】処理回路５４のような付加的な処理回路が
あれば、画素回路４８によって実行される処理は、処理
回路５４により後に行われる処理に備え画素検出器４６
が生成する情報信号の例えば予備処理または「前処理」
として観察される。こうして、処理回路５４は受信機４
０から読み取られる前に必要に応じて何らかのデータと
総ての画素データの読み取りおよび処理を本発明の実施
形態に行い得るようにする。

【００２９】図３ｂに示すように、画素エレメント４２
ａ、４２ｂは、それぞれ、それらに関連する独自の処理
回路５４ａ、５４ｂを有する。単一の制御器５６は上述
したものに似た方法で処理回路５４ａ、５４ｂを制御す
るが、しかし、各処理回路は独自の制御器を備えること
ができる。同様に、処理回路５４によって処理される情
報を読み取るため一つまたはそれ以上のデータ読み取り
装置（データ読み取り装置５３として示す）が処理回路
５４ａ、５４ｂの各出力部に任意に接続される。

【００３０】図３ａ〜ｂに示す処理回路は本発明の実施
形態にとって有利ではあるが、付加的な処理回路は、単
一の処理回路５４が一つ以上の画素エレメント（例え
ば、４２ａ、４２ｂ、４２ｃ）に接続される、例えば、
図３ｃに示すような本発明の実施形態において特に有利
である。従来の画素エレメント装置とは異なるこのよう
な構成は任意の画素エレメントおよび総ての画素エレメ
ント４２により、しかもその間で行われる適切な処理を
含み、任意の画素エレメントおよび総ての画素エレメン
ト４２により、しかもその間で行われる直接の比較処理
を含む画素間処理を許容する。

【００３１】例えば、一タイプの画素間処理には内部に
差分符号化したデータ要素を有するページのデータ状態
を決定することが含まれる。代表的な形の差分符号化で
は、個々のデータ状態は第二データ要素に対する第一デ
ータ要素の比較によって表される。従って、画素間処理
はいずれの二つのデータ要素を比較すべきであるかの決
定に際し、さらに比較結果を決定する上で有利である。

【００３２】例えば、１データ・ビット（論理「０」ま
たは「１」）が一組のデータ部材によって表される従来
の差分符号化方式を図４ａ〜ｂに解説する。この符号化
方式によれば、決定されたデータの状態（「０」または
「１」）は第二データ部材６８に対する第一データ部材
６６の値に基づく。このようにして、１データ・ビット
を表すために二つのデータ部材が必要とされ、従って、
この符号化方式による理論上の最大データ記憶効率はほ
ぼ５０％に近似する。

【００３３】図４ａに示すようにこの特定の符号化方式
によれば、斜線で陰影をつけた第一データ部材６６と無
陰影の第二データ部材６８は論理的に低い（「０」）と
いうような第一論理状態であると決定される。同様に、
図４ｂに示すように、無陰影の第一データ部材６６と斜
線陰影をつけた第二データ部材６８は論理的に高い
（「１」）というような第二論理状態であると決定され
る。

【００３４】別形式の差分符号化では、一つまたはそれ
以上のデータ要素が指定された基準データ要素と比較さ
れる。通常、局部基準符号化として参照されるこの符号
化方式に関連し、画素間処理は基準データ要素の識別
と、基準データ要素と比較するのはいずれのデータ要素
であるかの決定と、比較結果の決定とを行う上で有利で
ある。

【００３５】例えば、図４ｃに示すように、３ｘ３個デ
ータのサブアレイの内部では、８個のデータ・ビットの
データ状態を決定するために八つの別データ部材６８₁
〜６８₈ との比較に一つの基準データ部材６６_r が用い
られる。即ち、データ部材６８₁に対する基準データ部
材６６_r の比較は第一データ状態（論理「０」または
「１」）を表し、データ部材６８₂ に対する基準データ
部材６６_r の比較は第二データ状態（論理「０」または
「１」）等を表す。

【００３６】この局部基準符号化方式にあっては、わず
かに９個のデータ部材（８個のデータ部材６８₁ 〜６８
₈ および基準データ要素６６_r）を用いて８個のデータ
・ビットを表すことができる。このような方式の符号化
効率は８個のデータ・ビットをすために１６個のデータ
部材（１データ・ビットにつき２個のデータ部材）を必
要とする図４ａ〜ｂに示す符号化方式に比べて優るとも
劣らない。

【００３７】上述のごとく、制御器５６は一つまたはそ
れ以上の画素エレメント間で動的な相互接続が行われる
範囲までの動作に処理回路５４からの何れの処理機能を
選択するかを決める。その上、従来の構成と比べこの拡
大された画素相互接続機能は、「チップ上」画素エレメ
ント４２相互間で行われる付加的な処理が、即ち画素間
処理に先立ち各画素情報を読み取る（そして恐らくはデ
ィジタル値への変換も）必要なく行なえるようにする。
また、処理回路５４によって処理される情報を読み取る
ため、一つまたはそれ以上のデータ読み取り装置（デー
タ読み取り装置５３として示す）が任意に処理回路５４
に接続される。

【００３８】さらに、いくつかのまたは全数の処理回路
５４の製作は画素エレメント（画素検出器４６と画素回
路４８）の製作に似たものであり、そのため、処理回路
５４は画素エレメント同様、同一装置上での製作に適し
ている。その上、これら製作条件は類似しているため、
上述したもので、例えば、図３ｃに示す画素間処理構成
は全体システムの正規の製作とサイズ上の拘束条件に不
当に拡大された負担をかけずに達成される。しかし、処
理回路５４は必要であれば単独装置上での製作に適した
ものにし、従来の方法で画素エレメント４２に動作自在
に接続される。

【００３９】本明細書に解説したように、「チップ上」
処理回路５４を製作することによって得られる効率では
程度の変化する並列処理ができるようになり、かくして
本発明の実施形態によるページ単位メモリ・システムの
性能が一層の応答性を備えるようになり、複雑性が少な
くなり、かくして効率が一層大きくなる。こうしたもの
は、例えばラスタ・スキャン手段を介したアレイにおけ
る画素エレメントの連続読み取り速度と、画素のストリ
ーキング現象（水平縞）と画素のブルーミング現象（焦
点ぼけ）の被害を受けるこのような読み取り技法の精度
とによって制約を受けるＣＣＤ検出器アレイを採用した
システムのような従来のメモリ・システムと比較され
る。同様に、アクティブ・ピクセル・センサを用いた従
来のメモリ・システムはディジタル画素間処理に先行し
て行われるＡ／Ｄ変換と、このような変換を実行するた
めに必要な処理時間との制約を受ける。

【００４０】本発明の実施形態を採用し有利に満たされ
る「チップ上」処理機能の例には従来の方法により符号
化したデータ画素間での例えばアナログ比較と、ページ
正規化コードの実行と、エラー補正コードの実行と、ペ
ージ単位または画素グループ単位の利得調整と、冗長な
コラム単位または画素単位のＡ／Ｄ変換と、相関および
／または高速フーリエ変換（ＦＦＴ）機能と、「ウィナ
ー・テーク・オール（ｗｉｎｎｅｒ−ｔａｋｅ−ａｌ
ｌ）」処理と、マルチ画素比較と、ベクトル符号化信号
の処理と、画素露光時間と信号対雑音比の最適化とが含
まれる。

【００４１】例えば、図５ａ〜ｂに示すように、差分的
に符号化したデータ画素６６と６８相互間でのアナログ
比較にアナログ比較器７２が使用される。また図５ｃに
示すように、比較する二つのデータ画素は個別判読率に
関し決して望ましくはないのだが、データ状態を求める
ことができる。

【００４２】さらに、図５ｄ〜ｅに示すように、アナロ
グ比較器７２は局部基準符号化環境内でのアナログ比較
を行う上で役に立つ。例えば、図５ｄでは既知の数値を
有する基準デ−タ画素６６_r と、図示のように比較器７
２の反転入力部に接続した分圧器７４を使用し、データ
画素６８₁ 〜６８₈ のアナログ値は比較器７２の非反転
入力部を介し行われる基準データ画素６６_r との個別比
較によって決定し得る。

【００４３】しかし、ホログラフィック・メモリ・シス
テムのような適用に際し、第一データ状態と第二データ
状態のデータ画素間のコントラストはしばしば識別が困
難である。かくして、局部基準符号化方式内のデータ画
素のアナログ差分比較をする上で別な比較器構成（図５
ｅに示す）が役に立つ。この構成では付加的な回路（７
６として示す）を用いて、第一データ状態を有する第一
既知基準データ画素６６_r1と第二データ状態の第二既知
基準データ画素６６_r2の平均値の設定が行われる。平均
値は比較器７２の反転入力部に接続され、図示のごと
く、比較器７２の非反転入力部に個々の接続されるデー
タ画素６８₁ 〜６８₇ のデータ状態を決定する際のしき
い値として用いる。

【００４４】このような構成を使用すると、わずかに９
個のデータ部材（７個のデータ部材６８₁ 〜６８₇ と２
個の基準データ部材６６_r1および６６_r2）を用いて７個
のデータ・ビットを表すことができる。符号化効率は図
５ｄに示す構成のものよりもわずかに劣るだけである
が、データ画素の各データ状態を決定する精度はデータ
状態識別率が望ましい値よりも劣る適用の範囲内で改善
される。

【００４５】図５ａ〜ｅに示す構成では、適正なデータ
比較のために適切である特定のデータ画素に比較器７２
への入力が接続されるよう、比較器７２は処理回路５４
内の「チップ上」で製作される。データ画素６６および
６８は図３ｃにそれぞれ示す画素検出器４２ａおよび４
２ｂに対応する。

【００４６】図５ａ〜ｂに示す構成を用いると、処理回
路５４の内部に組み立てた適正数の比較器は処理回路５
４からデータが読み取られる前にアナログ領域における
複数の符号化したデータ画素の符号化したデータ状態を
同時に決定することができる。このようにして、処理回
路５４から読み取られるデータの量は通常約５０％だけ
減少する。

【００４７】アナログ比較器による「チップ上」処理に
ついての他の例には従来の「ファジィ論理」構成が含ま
れる。図６ａに示すように、比較器７２ａ、７２ｂ、７
２ｃおよび７２ｄは処理回路５４内部の「チップ上」に
製作され、画素検出器４２ａ〜ｄのような一列の画素検
出器の一部に接続される。このような構成では、結果と
して得られるデータが処理回路５４から読み取られる前
に処理回路５４の内部のアナログ領域で従来のファジィ
論理処理が実行される。

【００４８】本発明の他の実施形態では、「チップ上」
処理では受信機４０の画素エレメントによって受信され
る情報のＡ／Ｄ変換が行われる。こうした処理は処理回
路５４内部における適正数のＡ／Ｄ変換器の使用によっ
て達成される。例えば、図７ａに示すアナログ比較器７
２は図７ｂ〜ｃに示す入力プロットと出力プロットに従
って、ディジタルの高または低データ状態に対し非反転
入力部に接続されるアナログ信号を変換する。

【００４９】図示のように、比較器７２のディジタル出
力は比較器７２の非反転入力電圧のアナログ値が比較器
７２のディジタル出力が状態を論理ハイに変化させるタ
イミングのしきい値以上になるまで論理ローに維持され
る。立ち上がり電圧Ｖ’の値は前記説明したように一つ
またはそれ以上のデータ画素間の関係で決まるか、ある
いはまたデータ画素値とは無関係に設定される。

【００５０】図８ａ〜ｃに示すように、Ａ／Ｄ変換器６
４を各画素エレメント４２（図８ａ）の出力部または各
コラムの検出器画素（図８ｂ〜ｃ）に接続することがで
きる。こうした構成では処理時間が短縮され、装置のデ
ータ読み取り速度が増大することになる。

【００５１】しかし、Ａ／Ｄ変換器の数を増加させると
処理速度が速くなるばかりでなく、「チップ上」回路の
複雑性も増大することを理解されたい。しかし数が増加
したＡ／Ｄ変換器に比べ、拡大した「チップ上」、アナ
ログ「前処理」回路を使用することによって「チップ
上」回路の複雑性を適度に増大させるだけで処理速度が
速くなる。

【００５２】隣接する画素エレメントだけの間での比較
を暗示することがある方法で画素エレメントは本明細書
に描かれているが、そのような条件は不必要であること
に留意されたい。処理回路５４は何らかの必要とされる
構成で、しかも画素エレメント４２と画素回路４８に関
する何らかの必要な機能のために製作ができ、および／
あるいは制御器５６を介し操作することができる。した
がって、例えば、画素エレメント４２と、その対応する
画素値はランダム・アドレス指定ができ、同様に、ラン
ダム比較ができる。このようなフレキシビリティは従来
のメモリ・システム内部でのデータの操作と処理に比較
し有利である。

【００５３】ただ今解説したように、本発明の実施形態
はエラー補正および／または自動利得制御（ＡＧＣ）操
作のような適用上、特に有利である。このような適用に
必要なしばしば集約的処理のために、製作上の視点から
これまで実際的でなかった高分解能のディジタル回路
（少なくとも１０ビット）または他のアナログ回路が望
まれる。従って、アナログ領域での処理操作を実行する
本発明の実施形態の機能はＡＧＣ適用に十分適してい
る。

【００５４】例えば、ホログラフィ記憶媒体全域にわた
り記憶したデータの値を正規化することに関し、ホログ
ラフィック・メモリ・システムのようなページ単位メモ
リ・システム内にＡＧＣ操作を組み込むことができる。
既に述べたように、ホログラフィ記憶媒体内におけるデ
ータの記憶は若干数におよぶ固有の内部、外部要素によ
り決して一貫性のあるものではない。このような非一貫
性はしばしば１データ・ページの画像から他ページの画
像にかけて記憶媒体内で、さらに同一データ・ページの
画像内においてさえもデータ強度に変動をもたらすこと
になる。しかし、本発明の実施形態は「チップ上」アナ
ログ処理回路を実用に供し得るものにするので、データ
画像全域にわたるデータ強度の傾向を検出し、それ故
に、記憶媒体２２からデータ値が読み取られる前に、あ
るいはまた、データ値が記憶媒体２２から読み取られる
ときに各データ値を正規化するＡＧＣ回路を含むことが
できる。

【００５５】データ画像全域にわたるデータ値を正規化
することはＡＧＣの有利な適用の一例であるが、本発明
の実施形態による「チップ上」アナログ処理の実用性故
に他の多くの有利なＡＧＣの適用が見込めるようになる
ことは当該技術に精通した者にとっては明らかであろ
う。さらに、添付される特許請求の範囲によって明確に
される本発明の精神と範囲と、それに相当するものの全
範囲から逸脱することなく、本明細書に解説したページ
単位メモリ用データ処理装置および方法の実施形態に対
し多くの変更と変換ができることは当該技術に精通した
者にとっては明らかであろう。

【図面の簡単な説明】

【図１】従来のホログラフィック・メモリ・システムの
概略斜視図である。

【図２】本発明の実施形態による画素エレメントから成
るアレイの概略図である。

【図３ａ】本発明の実施形態による画素情報処理を解説
する概略図である。

【図３ｂ】本発明の実施形態による画素情報処理を解説
する概略図である。

【図３ｃ】本発明の実施形態による画素情報処理を解説
する概略図である。

【図４ａ】本発明の実施形態による一組のデータ要素の
差分符号化を解説する概略図である。

【図４ｂ】本発明の実施形態による一組のデータ要素の
差分符号化を解説する概略図である。

【図４ｃ】本発明の実施形態によるデータ部材から成る
サブアレイ内での局部基準差分符号化を解説する概略図
である。

【図５ａ】本発明の実施形態によるアナログ比較器を使
用し、一組のデータ要素の差分符号化を解説する概略図
である。

【図５ｂ】本発明の実施形態によるアナログ比較器を使
用し、一組のデータ要素の差分符号化を解説する概略図
である。

【図５ｃ】本発明の実施形態によるアナログ比較器を使
用し、一組のデータ要素の差分符号化を解説する概略図
である。

【図５ｄ】本発明の実施形態によるアナログ比較器を用
い、データ部材から成るサブアレイ内での局部基準差分
符号化を解説する概略図である。

【図５ｅ】本発明の実施形態によるアナログ比較器を用
い、データ部材から成るサブアレイ内での局部基準差分
符号化を解説する概略図である。

【図６】本発明の実施形態による一列のデータ要素の一
部のファジー論理構成を解説する概略図である。

【図７ａ】本発明の実施形態によるアナログ・コンバー
タを用いたＡ／Ｄ変換構成を解説する概略図である。

【図７ｂ】本発明の実施形態によるアナログ・コンバー
タを用いたＡ／Ｄ変換構成を解説する概略図である。

【図７ｃ】本発明の実施形態によるアナログ・コンバー
タを用いたＡ／Ｄ変換構成を解説する概略図である。

【図８ａ】本発明の他の実施形態による各種のＡ／Ｄ変
換構成を解説する概略図である。

【図８ｂ】本発明の他の実施形態による各種のＡ／Ｄ変
換構成を解説する概略図である。

【図８ｃ】本発明の他の実施形態による各種のＡ／Ｄ変
換構成を解説する概略図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ケヴィンリチャードカーティスアメリカ合衆国 07901 ニュージャーシィ，サミット，ナンバー８，モリスアヴェニュー 417

Claims

【特許請求の範囲】

【請求項１】ホログラフィック・メモリ・デバイスに
記憶したデータを受信するための装置（４０）におい
て、前記装置が前記ホログラフィック・メモリ・デバイ
スに記憶したデータの少なくとも一部のデータ値を読み
取るための画素エレメント（４２）から成る多次元アレ
イを含み、前記画素エレメントの少なくとも一つが、前記ホログラフィック・メモリ・デバイスからの投射を
受け、前記ホログラフィック・メモリ・デバイスに記憶
した少なくとも一つの投射されたデータ要素を検出する
画素検出器（４６）と、前記画素検出器によって検出される画素の画素値を出力
するため前記画素検出器に接続した画素回路（４８）と
を有し、前記装置がさらに前記画素値の比較に基づいて
前記画素値を処理するため前記画素回路に接続し、前記
装置から前記画素値が読み取られる前に前記画素値を処
理する処理回路（５４）を含む装置。
【請求項２】請求項１に記載の装置において、前記画
素値のいずれを処理するかを決めるため前記処理回路に
接続した制御器をさらに含む装置。
【請求項３】請求項１に記載の装置において、前記処
理回路が前記処理回路からの画素値を読み取る出力部を
有し、前記処理回路が前記処理回路からの読み取り前に
前記画素値を対応するディジタル値に変換する少なくと
も一つのＡ／Ｄ変換器を含む装置。
【請求項４】請求項１に記載の装置において、前記ホ
ログラフィック・メモリ・デバイスに記憶したデータの
少なくとも一部が差分的に符号化され、前記処理回路が
少なくとも一つの第一画素値を少なくとも一つの第二画
素値と比較し、画素値の比較に基づいて差分的に符号化
したデータの状態を表す信号を生成する少なくとも一つ
のアナログ比較器を含む装置。
【請求項５】請求項１に記載の装置において、前記ペ
ージ単位メモリ・デバイスに記憶したデータの少なくと
も一部は局部基準で符号化され、前記処理回路が第一画
素値によって表される基準値を一つまたはそれ以上の画
素値と比較し、比較に基づいた局部基準符号化方式に従
って、データ状態を表す複数の信号を生成する少なくと
も一つのアナログ比較器を含む装置。
【請求項６】請求項１に記載の装置において、画素か
ら成る前記アレイはアクティブ・ピクセル・センサから
成るアレイである装置。
【請求項７】ホログラフィック・メモリ・デバイスに
記憶したデータを処理するための方法であって、該方法
が、前記ホログラフィック・メモリ・デバイスに記憶した前
記データの少なくとも一部の投射を検出するステップ
と、検出されたデータを表す画素値を出力するステップと、前記画素値のＡ／Ｄ変換前に少なくとも一つの画素値を
少なくとも一つの他の画素値と比較するステップと、画素値の比較を表す少なくとも一つの信号を生成するス
テップとを含む方法。
【請求項８】請求項７に記載の方法において、前記ホ
ログラフィック・メモリ・デバイスに記憶したデータの
少なくとも一部は差分的に符号化され、前記比較するス
テップが、少なくとも一つの第一画素値をアナログ領域
における少なくとも一つの第二画素値と比較するステッ
プをさらに含み、前記生成するステップが、差分符号化
方式に従ってデータ状態を表す信号を生成するステップ
をさらに含む方法。
【請求項９】請求項７に記載の方法において、前記ホ
ログラフィック・メモリ・デバイスに記憶したデータの
少なくとも一部は局部基準符号化方式に従って符号化さ
れ、前記比較するスッテプが、基準画素値をアナログ領
域における一つまたはそれ以上の画素値と比較するステ
ップをさらに含み、前記生成するステップが、局部基準
符号化方式に従ってデータ状態を表す少なくとも一つの
信号を生成するステップをさらに含む方法。
【請求項１０】請求項７に記載の方法において、前記
ホログラフィック・メモリ・デバイスに記憶したデータ
の少なくとも一部は正規化基準データであり、前記比較
するステップが複数の画素値の内の少なくとも一つと前
記正規化基準データを表す少なくとも一つの画素値との
比較を行い、前記生成するステップが比較に基づいて正
規化信号の生成を行う方法。