JPH1021384A - Rendering processor - Google Patents

Rendering processor

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JPH1021384A
JPH1021384A JP9057358A JP5735897A JPH1021384A JP H1021384 A JPH1021384 A JP H1021384A JP 9057358 A JP9057358 A JP 9057358A JP 5735897 A JP5735897 A JP 5735897A JP H1021384 A JPH1021384 A JP H1021384A
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rendering
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良 藤田
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勲 保田
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猛 加藤
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Abstract

PROBLEM TO BE SOLVED: To provide a rendering processor in which the rendering processing of an image or a graphic can be operated at a high speed. SOLUTION: A rendering processor 4 is composed of a processor group in which processors which can process picture elements by plural bit units are arranged in parallel, and each processor is connected with a memory 5 through a bus 2. Each processor has each role, and processors 4-8, 4-9, 4-10, and 4-11 operate Z plane control, and output a mask signal to the other processors. Processors 4-2, 4-3, 4-4, 4-5, 4-6, and 4-7 which receive this mask signal generate picture data based on this mask signal.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は主にCRTディスプ
レイのような表示制御装置に表示するデータを生成する
レンダリングプロセッサに係り、特にイメージや3次元
データを高速に生成するレンダリングプロセッサに関す
る。
The present invention relates to a rendering processor for generating data to be displayed on a display control device such as a CRT display, and more particularly to a rendering processor for generating images and three-dimensional data at high speed.

【0002】[0002]

【従来の技術】従来、表示制御、特に描画処理を実行す
る装置については、数多くの処理系が提案されている。
2. Description of the Related Art Conventionally, a number of processing systems have been proposed for a device that executes display control, especially drawing processing.

【0003】たとえば、特開昭59−229669号公報に記載
された例は、イメージの回転処理を行っている例であ
り、ソース画像の格子点座標に対応するディスティネー
ション画像の座標値を求める方式を採用している。この
方式では、直線展開のDDA回路をディスティネーショ
ンの(X,Y)座標に対してのみ有していれば良いが、
生成元の画像のサイズによって処理性能が決まること、
及び、ディスティネーションの1個の格子点に何度も異
なった格子点の画素が書き込まれたり、反対にかかれな
かったりする問題を有している。
[0003] For example, an example described in Japanese Patent Application Laid-Open No. 59-229669 is an example in which image rotation processing is performed, and a method for obtaining coordinate values of a destination image corresponding to grid point coordinates of a source image. Is adopted. In this method, it is only necessary to have a linearly developed DDA circuit only for the (X, Y) coordinates of the destination,
Processing performance is determined by the size of the source image,
In addition, there is a problem that pixels of different grid points are written to one grid point of the destination many times, and conversely, pixels are not written.

【0004】特公昭57−57715 号公報は、頂点の濃度値
が与えられた三角形内部の各画素の濃淡を求める方式を
示したものである。本方式は、面図形のシェデイングを
ハードウエアで実現する形態を述べたものであるが、1
画素生成ごとにメモリアクセスを行うため、特にシェデ
ィング処理のように、ラスタに平行に画素を生成する場
合の処理性能に問題を残している。
Japanese Patent Publication No. 57-57715 discloses a method for obtaining the shading of each pixel inside a triangle to which a vertex density value is given. This method describes an embodiment in which the shading of a plane figure is realized by hardware.
Since memory access is performed every time a pixel is generated, there remains a problem in processing performance when a pixel is generated in parallel with a raster, such as a shedding process.

【0005】特開昭60−252394号公報は、カラー画素、
特にメモリプレーンを可変構成にしたカラー画像表示装
置を示している。これは、CPUとのバス構成をプレー
ン数によらず一定にできるような方式を示したものであ
るが、各プレーン独立の演算回路を設けておらず、イメ
ージ処理を始めとするオペレーションの性能に問題を残
している。
Japanese Patent Application Laid-Open No. 60-252394 discloses color pixels,
In particular, it shows a color image display device in which a memory plane has a variable configuration. This shows a method in which the bus configuration with the CPU can be constant regardless of the number of planes. However, since there is no arithmetic circuit independent for each plane, the performance of operations such as image processing is reduced. The problem remains.

【0006】[0006]

【発明が解決しようとする課題】上記従来技術は、それ
ぞれグラフィックスやイメージの一部処理に対し高速に
処理することを考慮したものであるが、それらを統合化
して処理するには不十分な点がある。
The above prior arts are designed to process graphics and images partially at high speed, but are not sufficient to integrate and process them. There is a point.

【0007】本発明の目的は、グラフイックスの直線展
開を中心とするDDA制御回路とイメージのラスタオペ
レーションハードウエアを接続することで、高速にイメ
ージや図形のレンダリング処理を行えるレンダリングプ
ロセッサを提供することにある。
An object of the present invention is to provide a rendering processor capable of performing high-speed image and graphic rendering processing by connecting a DDA control circuit centering on linear development of graphics and hardware for raster operation of an image. It is in.

【0008】[0008]

【課題を解決するための手段】上記目的は複数のプロセ
ッサと、複数のプロセッサの各々にバスを介して結合す
る複数のフレームメモリとを有するレンダリングプロセ
ッサであって、複数のプロセッサの少なくとも1つのプ
ロセッサは、マスク信号を生成するプロセッサであっ
て、生成されたマスク信号を他のプロセッサに出力し、
マスク信号を受けたプロセッサは、マスク信号に基づい
てソース画像からディスティネーション画像を生成する
ことを特徴とすることにより達成することができる。
SUMMARY OF THE INVENTION The object is a rendering processor having a plurality of processors and a plurality of frame memories coupled to each of the plurality of processors via a bus, wherein at least one of the plurality of processors is a processor. Is a processor that generates a mask signal, outputs the generated mask signal to another processor,
This can be achieved by the processor receiving the mask signal generating a destination image from the source image based on the mask signal.

【0009】また、上記目的は表示制御プロセッサから
の信号を処理し、複数のプレーンから構成されるフレー
ムメモリに対し、少なくとも画素データの読み出し及び
書き込みを行う並列に設置された複数のプロセッサエレ
メントよりなるレンダリングプロセッサであって、複数
のプロセッサエレメントのうち少なくとも1つのプロセ
ッサは、マスク信号を生成するプロセッサであって、生
成されたマスク信号を他のプロセッサに出力し、マスク
信号を受けたプロセッサは、上記マスク信号に基づいて
画像データを生成することを特徴とすることにより達成
することができる。
Further, the above object comprises a plurality of processor elements arranged in parallel for processing a signal from a display control processor and reading and writing at least pixel data in a frame memory composed of a plurality of planes. The rendering processor, wherein at least one of the plurality of processor elements is a processor that generates a mask signal, and outputs the generated mask signal to another processor, and the processor that receives the mask signal includes the processor described above. This can be achieved by generating image data based on a mask signal.

【0010】[0010]

【発明の実施の形態】以下、本発明の一実施例を図1な
いし図12により説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIGS.

【0011】図1は本発明の中心となるハードウエア構
成を示した図、図2は、本発明の中心となる機能の代表
例を示した図、図3は全体のシステム構成を示した図、
図4は、同一ハードウエアを繰り返し使用したレンダリ
ング処理部の構成図、図5以降は、図1の各ブロックの
構成を詳細に説明した図である。
FIG. 1 is a diagram showing a hardware configuration at the center of the present invention, FIG. 2 is a diagram showing a typical example of functions at the center of the present invention, and FIG. 3 is a diagram showing an overall system configuration. ,
FIG. 4 is a configuration diagram of a rendering processing unit that repeatedly uses the same hardware, and FIGS. 5 and subsequent drawings illustrate the configuration of each block in FIG. 1 in detail.

【0012】まず本発明の中心となるハードウエア構成
を説明する前に、全システムにおける本発明の位置付け
を説明する。
Before describing the hardware configuration that is the main component of the present invention, the position of the present invention in all systems will be described.

【0013】図3は、本発明を活用した表示システムの
全体構成を示した図である。図3においてバス16のま
わりに主プロセッサ10,主プロセッサ10と表示系ハ
ードウエアのコミュニケーション手段となる共有メモリ
11,表示制御プロセッサ12,画素展開を行うレンダ
リングプロセッサ4,フレームメモリ5、及びCRT1
5がそれぞれ図に示すような形で接続されている。
FIG. 3 is a diagram showing the overall configuration of a display system utilizing the present invention. 3, a main processor 10, a shared memory 11, a display control processor 12, a rendering processor 4, which performs pixel development, a frame memory 5, and a CRT 1 around a bus 16 as communication means of the main processor 10 and display hardware.
5 are connected as shown in the figure.

【0014】主プロセッサ10がCRT15に絵を表示
したい場合は、以下に示すような動作フローで実行され
る。
When the main processor 10 wants to display a picture on the CRT 15, the operation is performed according to the following operation flow.

【0015】まず、主プロセッサ10が表示したい絵の
コマンドを共有メモリ11上に書き込む。その後、表示
制御プロセッサ12にバス16を介して主プロセッサ1
0が起動をかける。
First, the main processor 10 writes a picture command to be displayed on the shared memory 11. Thereafter, the main processor 1 is sent to the display control processor 12 via the bus 16.
0 activates.

【0016】表示制御プロセッサ12は共有メモリ11
よりコマンドを読み込み、解釈後、レンダリングプロセ
ッサ4に、より細かいコマンドに分解して送出する。レ
ンダリングプロセッサ4は画素単位にデータを分解し、
フレームメモリ5へ書き込む制御を行う。フレームメモ
リ5の内容は常にCRT15へ読み出されているため、
書き込まれた内容が即座にCRT上に表示される。
The display control processor 12 has a shared memory 11
After the command is read and interpreted, the command is decomposed into smaller commands and sent to the rendering processor 4. The rendering processor 4 decomposes the data in pixel units,
The writing to the frame memory 5 is controlled. Since the contents of the frame memory 5 are always read out to the CRT 15,
The written contents are immediately displayed on the CRT.

【0017】本発明の中心となるところは、この画素を
展開するレンダリング処理プロセッサ4であるため、以
下では、この部分の詳細構成について記述する。
Since the central part of the present invention is the rendering processor 4 for developing the pixel, the detailed configuration of this part will be described below.

【0018】図2は、レンダリングプロセッサの主なフ
ァンクションを図で示したものであり、(S)がソース
画素,(D)がディスティネーション画像を示す。
FIG. 2 schematically shows the main functions of the rendering processor, in which (S) shows a source pixel and (D) shows a destination image.

【0019】画像部に奥行を有するものは、幅を有した
画像で示している。
Those having a depth in the image portion are indicated by images having a width.

【0020】まず、ラスタオペレーションは、ソース,
ディスティネーションともに方向が同一で、サイズも同
一であるオペレーションで、このため複数画素が一度に
処理できる。
First, the raster operation is performed on the source,
An operation in which the directions are the same and the size is the same for both destinations, so that a plurality of pixels can be processed at one time.

【0021】回転は、ソースは水平方向であるが、ディ
スティネーションは、図のような傾き、また画素数もN
/M倍されている。
In the rotation, the source is in the horizontal direction, but the destination is inclined as shown in FIG.
/ M times.

【0022】ぬりつぶしは、ディスティネーションに書
かれたわく情報により、からの間をソースのパター
ン情報を1倍して書き込む処理である。
The paint-out process is a process of writing the pattern information of the source by multiplying the source information by the frame information written in the destination.

【0023】破線の展開は、ぬりつぶしににているが、
ディスティネーションが傾きを有していることが異なっ
ている。
[0023] The development of the broken line is painted out,
The difference is that the destination has a slope.

【0024】以上のような処理を、各レンダリングプロ
セッサは1画素4ビットをうけもって行うことができ、
特に、以下のようなことが可能である。
The above-described processing can be performed by each rendering processor with 4 bits per pixel.
In particular, the following is possible.

【0025】1)ラスタオペレーションについては、1
6画素を一度に読み出し、また書き込むことができる。
1) For the raster operation, 1
Six pixels can be read and written at once.

【0026】2)回転については、ソースは16画素ず
つ読み出し、ディスティネーションについては、水平方
向に最大16画素まで連続な画素分だけ演算して求め、
最後に書き込む処理を行える。
2) For the rotation, the source reads out 16 pixels at a time, and for the destination, it calculates and calculates only the continuous pixels up to a maximum of 16 pixels in the horizontal direction.
Finally, the writing process can be performed.

【0027】3)ぬりつぶしについては、16画素分の
ぬりつぶしデータを生成してフレームメモリに書き込
む。
3) With respect to the painting, painting data for 16 pixels is generated and written into the frame memory.

【0028】4)破線展開は、2)と同様に、ディステ
ィネーションの水平方向に最大16画素までの連続な画
素を生成した後、フレームメモリに書き込む処理を行え
る。以下、1つ1つのレンダリングプロセッサの構成を
説明する。
4) In the same manner as in 2), the process of generating continuous pixels up to a maximum of 16 pixels in the horizontal direction of the destination can be performed by writing the data into the frame memory. Hereinafter, the configuration of each rendering processor will be described.

【0029】レンダリングプロセッサ4は、画素の4bi
t 単位に処理できるプロセッサを図4に示すように並列
に設置されたプロセッサ群により構成されている。
The rendering processor 4 has a pixel 4bi.
Processors capable of processing in units of t are constituted by a group of processors installed in parallel as shown in FIG.

【0030】各プロセッサは、フレームメモリ5とバス
2で接続され、かつ全プロセッサは、表示制御プロセッ
サ12とバス1のみで接続されている。
Each processor is connected to the frame memory 5 by the bus 2, and all the processors are connected to the display control processor 12 only by the bus 1.

【0031】レンダリングプロセッサ4は、各々同一の
プロセッサ4−i(i=1−…11)に分解され、それぞ
れの役割分担は以下のようになる。
The rendering processors 4 are decomposed into the same processors 4-i (i = 1-... 11), and their roles are divided as follows.

【0032】 ワークプレーン制御(ぬりつぶし用):4−1 赤プレーン制御:4−2,4−3 緑プレーン制御:4−4,4−5 青プレーン制御:4−6,4−7 Zプレーン制御:4−8,4−9,4−10,4−11 各レンダリングプロセッサには、それぞれがどのプレー
ンに対応しているかを示す信号41と、各プロセッサへ
のバス1を介してのデータセット、あるいはリードが同
期して動作できるようにするための信号42が設けられ
ており、1個のマスタプロセッサのコントロール部より
信号42が出力される構造となっている。
Work plane control (for painting): 4-1 Red plane control: 4-2, 4-3 Green plane control: 4-4, 4-5 Blue plane control: 4-6, 4-7 Z plane control : 4-8, 4-9, 4-10, 4-11 Each rendering processor has a signal 41 indicating which plane each corresponds to, a data set via the bus 1 to each processor, Alternatively, a signal 42 for enabling the read to operate in synchronization is provided, and the signal 42 is output from the control unit of one master processor.

【0033】次に、各レンダリングプロセッサの内部構
成を図1を用いて説明する。
Next, the internal configuration of each rendering processor will be described with reference to FIG.

【0034】プロセッサは、制御部21と、各画素のア
ドレスや濃淡情報を計算するDDA演算部(アドレス用
DDA22,濃度・Z値DDA23)、及びフレームメ
モリの1ラスタの16画素分のデータを演算するデータ
制御部27(4プレーンを1プロセッサで制御するた
め、DCU0〜DCU3の4個が並列に置かれてい
る)、Z値を比較するZ比較器26,16画素の中のど
の画素を書き込むかのマスタを生成するマスタ制御部2
5,16画素単位のフレームメモリのアドレスを生成す
るフレームメモリアドレス制御部24により構成されて
いる。
The processor calculates a control unit 21, a DDA calculation unit (address DDA 22, density / Z value DDA 23) for calculating the address and density information of each pixel, and calculates data for 16 pixels of one raster in the frame memory. Data control unit 27 (four DCU0 to DCU3 are placed in parallel in order to control four planes by one processor), a Z comparator 26 for comparing Z values, and which of the 16 pixels is written Master control unit 2 that generates a master
It is configured by a frame memory address control unit 24 that generates a frame memory address in units of 5, 16 pixels.

【0035】レンダリングプロセッサの動作の概要は下
記のようになっている。
The outline of the operation of the rendering processor is as follows.

【0036】表示制御プロセッサ12からのコマンドや
データはバス1を介して、各レンダリングプロセッサ4
内のレジスタにセットされる。プロセッサ4内はレジス
タがパイプライン制御用に2段で構成されており、動作
中であっても次のコマンドやデータがセットできるよう
になっている。
Commands and data from the display control processor 12 are transmitted to each rendering processor 4 via the bus 1.
Is set to the register inside. The processor 4 has two stages of registers for pipeline control, so that the next command or data can be set even during operation.

【0037】表示制御プロセッサ12はまず必要となる
データをレジスタにセットした後、コマンドをコマンド
用レジスタにセットする。
The display control processor 12 first sets necessary data in a register, and then sets a command in a command register.

【0038】たとえば、コンスタントな色の直線の展開
を行う場合には、下記のデータをセットした後、直線展
開コマンドのセットを行う。
For example, when developing a straight line of a constant color, the following data is set, and then a straight line developing command is set.

【0039】(1)直線展開の開始座標値(Xs,Ys)
をアドレス用DDA内レジスタにセットする。
(1) Starting coordinate value of straight line development (Xs, Ys)
Is set in the register in the address DDA.

【0040】(2)(Xs,Ys)の増分値(DX,D
Y)も同様にアドレス用DDA内レジスタにセットす
る。
(2) The increment value (DX, Ds) of (Xs, Ys)
Y) is similarly set in the address DDA register.

【0041】(3)直線展開のドット数nを制御部21内
レジスタにセットする。
(3) The number n of dots for linear development is set in a register in the control unit 21.

【0042】(4)直線の色情報Iを濃度,Z値DDA2
3内レジスタにセットする。
(4) Color information I of a straight line is expressed as density and Z value DDA2.
Set in the register in 3.

【0043】以上のデータセット後、直線展開のコマン
ドが送られるとレンダリングプロセッサは大旨以下のよ
うな動作を行う。
After the above data set, when a command for linear development is sent, the rendering processor performs the following operation.

【0044】(1)(Xs,Ys)の座標値の中で、Xs
の下位4ビット(1ラスタの16画素内のアドレスに対
応する)をデコードし、対応するマスクビットのオフを
マスク制御部で行い、また対応する画素の色情報Iをデ
ータ制御部内のレジスタにセットする。
(1) Among the coordinate values of (Xs, Ys), Xs
The lower 4 bits (corresponding to the address in 16 pixels of one raster) are decoded, the corresponding mask bit is turned off by the mask controller, and the color information I of the corresponding pixel is set in the register in the data controller. I do.

【0045】(2)Xs=Xs+DX Ys=Ys+DY の演算を行う。Xsが、1ラスタの16画素の境界を越
えたか、Ysの整数成分の値が変化した場合は、1で作
成した画素情報,マスク情報により、フレームメモリの
16画素単位のラスタへの書き込みを行う。上記の条件
に合致しない場合は、新しい(Xs,Ys)の座標に従
い1の処理を行う。また直線展開のドット数nを1減算
し、0になった状態で処理を完了する。
(2) An operation of Xs = Xs + DX Ys = Ys + DY is performed. When Xs exceeds the boundary of 16 pixels of one raster or the value of the integer component of Ys changes, writing to the raster of 16 pixel units of the frame memory is performed by the pixel information and mask information created in 1. . If the above condition is not met, the process 1 is performed according to the new (Xs, Ys) coordinates. Also, the process is completed when the number of dots n of the linear development is reduced by 1 and becomes 0.

【0046】以上の制御を行うことにより、最大16画
素のラスタのデータをデータ制御部内のレジスタに生成
し、フレームメモリに書き込むことができる。
By performing the above control, raster data of a maximum of 16 pixels can be generated in the register in the data control unit and written to the frame memory.

【0047】フレームメモリのアドレスは、上記16画
素の中では同一であるため、(Xs,Ys)のXsの下
位4ビットを除いた値がフレームメモリアドレス制御部
24に送出され、更にバス2−1−1によってフレーム
メモリに送られる。
Since the address of the frame memory is the same among the 16 pixels, the value of (Xs, Ys) excluding the lower 4 bits of Xs is sent to the frame memory address control unit 24, and furthermore, the bus 2- 1-1 and sent to the frame memory.

【0048】直線展開の時に濃度を変化させる場合は、
濃度DDA23に、更に色情報の変化分DIが表示制御
プロセッサによってセットされるため(Xs,Ys)の
座標演算にあわせて、 I=I+DI の計算が行われる。
To change the density during linear development,
Since the change DI of the color information is further set in the density DDA 23 by the display control processor, the calculation of I = I + DI is performed in accordance with the coordinate calculation of (Xs, Ys).

【0049】更に、Zプレーンを制御するレンダリング
プロセッサの場合は、Iの値がZ値として使用されるた
め、あらかじめ読み出されているフレームメモリのZ値
との比較がZ比較器26によって行われ、フレームメモ
リ側のZ値が大きい場合は、対応する画素のマスクをオ
ンとする制御をマスク制御部25で行う。
Further, in the case of a rendering processor that controls the Z plane, the value of I is used as the Z value, and the Z comparator 26 compares the value of I with the Z value of the frame memory that has been read in advance. If the Z value on the frame memory side is large, the mask control unit 25 controls to turn on the mask of the corresponding pixel.

【0050】以上がレンダリングプロセッサの動作の概
要であり、以下、各ブロック単位の動作について詳細に
説明する。
The above is the outline of the operation of the rendering processor. Hereinafter, the operation of each block will be described in detail.

【0051】図5はアドレス用DDA22の内部構成を
示した図である。
FIG. 5 is a diagram showing the internal configuration of the address DDA 22. As shown in FIG.

【0052】ディスティネーションの(X,Y)座標に
ついては、良く知られているプレゼンハムのDDAアル
ゴリズムにより、X,Yの中で、長い方の軸、長軸を基
準として座標を求めていくと、短軸の小数点以下の桁上
りを計算するDXYF部33と、桁上りからの信号10
3により整数部を演算するDXI部32,DYI部34
によって順次計算されていく。長軸となったDXI部,
DYI部については常に+1ずつされていく。
For the (X, Y) coordinates of the destination, if the coordinates are determined based on the longer axis and the longer axis in X and Y by the well-known Presentham DDA algorithm. , A DXYF section 33 for calculating the carry of the minor axis below the decimal point, and a signal 10 from the carry.
DXI unit 32 and DYI unit 34 for calculating the integer part by 3
Is calculated sequentially. DXI part which became the major axis,
The DYI portion is always incremented by +1.

【0053】一方、ソースの(X,Y)座標について
は、ソース画像はラスタ方向にしか移動しないため、X
座標値のみの演算器30,31を有する。ディスティネ
ーションの長軸を規準とするため、整数部を演算するS
I部30と、小数部を演算するSF部31によって構成
され、小数部から整数部へのキャリー伝ぱん信号104
によって演算が制御される。
On the other hand, regarding the (X, Y) coordinates of the source, since the source image moves only in the raster direction,
Operation units 30 and 31 for only coordinate values are provided. In order to use the long axis of the destination as a reference, an integer part S is calculated.
An I part 30 and an SF part 31 for calculating a decimal part, and a carry propagation signal 104 from the decimal part to the integer part.
Controls the operation.

【0054】DDAのアルゴリズムは長軸長SL_BA
SEを基準に一般化すると下記の式であらわされる。
The algorithm of DDA is a long axis length SL_BA
When generalized based on SE, it is expressed by the following equation.

【0055】A=A0 B=B0 SL_INT=(B1−B0)DIV SL_BASE SL_MOD=(B1−B0)MOD SL_BASE IN_ERR=0 IN_ERR=IN_ERR+2*SL_MOD−SL
_BASE N=SL_BASE WHILE N≠0 DO BEGIN A=A+1 IN_ERR=IN_ERR+2*SL_MOD−2*
SL_BASE B=B+SL_INT+carry−from−IN_ERR N=N−1 END; これらは、ディスティネーションの(X,Y)座標につ
いては、整数部の加算値SL_INTがないだけで、全
てに共通であり、小数部,整数部のDDA回路は図7,
図8で示される構成となる。
A = A 0 B = B 0 SL_INT = (B 1 −B 0 ) DIV SL_BASE SL_MOD = (B 1 −B 0 ) MOD SL_BASE IN_ERR = 0 IN_ERR = IN_ERR + 2 * SL_MOD-SL
_BASE N = SL_BASE WHILE N ≠ 0 DO BEGIN A = A + 1 IN_ERR = IN_ERR + 2 * SL_MOD-2 *
SL_BASE B = B + SL_INT + carry-from-IN_ERR N = N-1 END; These are common to all (X, Y) coordinates of the destination, except that there is no added value SL_INT of the integer part. The DDA circuit of the integer part is shown in FIG.
The configuration is as shown in FIG.

【0056】まず、小数部について説明すると、初期値
は、長軸長SL_BASE、及び他の軸Modulo部SL_
MOD、更にエラー項の初期値IN_ERRが、バス1
を介して、表示制御プロセッサ12より与えられる。そ
れぞれのパラメータに対応したレジスタ112,111,
110は、動作時に使用するレジスタ114,113,
121と異なった専用のレジスタが設けられているた
め、前のコマンドの動作中に各レジスタの値のセットが
可能であり、各セット信号は、制御部21からの制御信
号100によって与えられる。
First, the decimal part will be described. Initial values are a major axis length SL_BASE and other axis modulo parts SL_BASE.
MOD and the initial value IN_ERR of the error term are stored in the bus 1
From the display control processor 12 via Registers 112, 111,
110 is a register 114, 113,
Since a dedicated register different from 121 is provided, the value of each register can be set during the operation of the previous command, and each set signal is given by the control signal 100 from the control unit 21.

【0057】IN_ERRについては、上記DDA回路
の式では0となっているが、クリッピング制御により、
直線が途中で切断された時は、直線の格子点を始点とす
る訳ではなく、ある程度のずれが発生するため、その時
の補正値をセットするためのレジスタである。
The value of IN_ERR is 0 in the above equation of the DDA circuit.
When a straight line is cut in the middle, it is not a starting point at the grid point of the straight line but a certain amount of shift occurs. Therefore, this register is used to set a correction value at that time.

【0058】さて、現在実行中のDDA演算が終了し、
かつ、コマンドレジスタへコマンドのセットを表示制御
プロセッサ12が行うと、制御部21は、バス100を
介して、全ての初期値レジスタ110,111,112
の内容を、カレントなレジスタ121,113,114
にセットする信号を出力する。
Now, the DDA operation currently being executed is completed.
When the display control processor 12 sets a command in the command register, the control unit 21 transmits all the initial value registers 110, 111, and 112 via the bus 100.
Of the current registers 121, 113, 114
Output the signal to be set.

【0059】その後、CERR 121の内容のイニシャル値セ
ットを行った後、上記DDA演算式を実行するように、
CERRレジスタ121からのキャリー信号103を受
けて、制御部21は、バス100を使いながら処理を続
行する。
Then, after setting the initial value of the contents of CERR 121, the above DDA operation formula is executed.
Upon receiving the carry signal 103 from the CERR register 121, the control unit 21 continues processing while using the bus 100.

【0060】一方、整数部についても、開始点座標、及
び、次点へのバイアス値の整数部をそれぞれSTART
_ADRレジスタ130,SL_INTレジスタ131
にセット後起動をかけることにより、各レジスタの値は
カレントなレジスタCADRレジスタ135,CSL_
INTレジスタ132にセットされる。その後、小数部
の動作に同期して、キャリーの信号103により、下記
の演算を行う。
On the other hand, for the integer part, the start point coordinates and the integer part of the bias value to the next point are respectively START.
_ADR register 130, SL_INT register 131
, And after starting, the value of each register becomes the current register CADR register 135 and CSL_
It is set in the INT register 132. Thereafter, the following calculation is performed by the carry signal 103 in synchronization with the operation of the decimal part.

【0061】 CADR=CADR±CSL_INT+CIN 加,減算のいずれを行うかは、増加方向が減少方向かに
より信号100によって制御される。
CADR = CADR ± CSL_INT + CIN Whether to perform addition or subtraction is controlled by the signal 100 depending on whether the increasing direction is the decreasing direction.

【0062】ディスティネーション座標(X,Y)につ
いては、必ず長軸を規準にするためCSL_INTは0
であるが、基本的な動作は同一となる。
Regarding the destination coordinates (X, Y), CSL_INT is set to 0 in order to always use the long axis as a reference.
However, the basic operation is the same.

【0063】以上がアドレス用DDA回路22の詳細な
説明である。
The above is a detailed description of the address DDA circuit 22.

【0064】濃度,Z値DDA23についても基本的に
同一であり、図6に示すように整数部 41,小数部4
2によって構成され、アドレス用DDA22で説明した
のと同一のハードウエアで、濃度値、又はZ値の演算を
行う。
The density and the Z value DDA 23 are basically the same, and, as shown in FIG.
2 to calculate the density value or the Z value with the same hardware as described in the address DDA 22.

【0065】次にデータ制御部27の構成について説明
する。一個のプロセッサ内に4プレーンを制御するため
4個のデータ制御部27−1,27−2,27−3,2
7−4を有するが、基本的な構成は同一であるため、そ
の中の1つについて図9により説明する。
Next, the configuration of the data control unit 27 will be described. Four data control units 27-1, 27-2, 27-3, and 2 for controlling four planes in one processor
7-4, since the basic configuration is the same, one of them will be described with reference to FIG.

【0066】イメージのアフィン変換等で、フレームメ
モリよりソース画像が必要な場合は、バス2−1−2を
介してフレームメモリの読み出しが行われ、16画素分
のデータがSBUFレジスタ141にセットされる。バ
ス1は、データが、表示制御プロセッサ12から与えら
れる場合に使用され、この場合は1画素分のデータがS
BUFレジスタ141にセットされる。
When a source image is required from the frame memory for affine transformation of an image or the like, the frame memory is read out via the bus 2-1-2, and data for 16 pixels is set in the SBUF register 141. You. The bus 1 is used when data is supplied from the display control processor 12, and in this case, data for one pixel is
This is set in the BUF register 141.

【0067】セットされたデータは、アドレス用DDA
で生成されたソースのX座標の下位4ビットと、ディス
ティネーションのX座標の下位4ビットを減算器143
で引き算した値だけ、パレルシフタ142でシフトされ
る。これは、ソース画像の16画素単位の位置とディス
ティネーション画像の16画素単位の位置をあわせ、同
一の16ビットバスにデータを置くための処理である。
The set data is the address DDA
The lower 4 bits of the X coordinate of the source and the lower 4 bits of the X coordinate of the destination generated by the subtractor 143
Is shifted by the barrel shifter 142 by the value subtracted by This is a process for aligning the position of the source image in units of 16 pixels with the position of the destination image in units of 16 pixels, and placing data on the same 16-bit bus.

【0068】シフトされた結果は選択器144を介し
て、DBUFレジスタ145にセットされる。DBUF
レジスタのセット信号については、以下のような制御が
行われる。
The shifted result is set in the DBUF register 145 via the selector 144. DBUF
The following control is performed on the set signal of the register.

【0069】(1)1画素ずつデータを生成する場合は、
ディスティネーションのX座標の下位4ビットをデコー
ドしたビットのみフリッププロップへのセット信号が出
力される。
(1) When generating data one pixel at a time,
Only a bit obtained by decoding the lower 4 bits of the X coordinate of the destination outputs a set signal to the flip prop.

【0070】(2)ラスタオペレーションのように一度に
n画素生成する場合は、X座標の下位4ビットをデコー
ドしたビットから左、又は右側すべてのフリップフロッ
プへのセット信号が出力される。左,右のいずれになる
かは、ソース画像をディスティネーション画像の相対位
置関係によって求められる。
(2) When n pixels are generated at one time as in the raster operation, a set signal to all the left or right flip-flops is output from the decoded bits of the lower 4 bits of the X coordinate. Which of the left and the right is determined by the relative positional relationship between the source image and the destination image.

【0071】すなわち、ソース画素がディスティネーシ
ョン画像の左にある場合は、画像の重なりで絵がこわれ
ないよう右から順次処理されるため、右側がセットさ
れ、反対の場合は左側がセットされる。
That is, when the source pixel is on the left side of the destination image, the images are sequentially processed from the right so as not to break the picture due to the overlapping of the images. Therefore, the right side is set.

【0072】1画素ずつ画像を生成するオペレーション
については、 a)SXの下位4bit から上位への桁上りがあるまで、
同一のSBUFの内容が使用される。
Operations for generating an image one pixel at a time are as follows: a) Until there is a carry from the lower 4 bits of SX to the upper
The same SBUF content is used.

【0073】b)DXの下位4bit から上位への桁上り
があるか、又は、DYの内容が変更されるまで、同一の
DBUFへ、画素の書き込みが行われる。
B) Pixels are written to the same DBUF until there is a carry from the lower 4 bits of DX to the upper bits or the contents of DY are changed.

【0074】以上のような制御をアドレスDDA回路か
らの信号により、制御部21で行うことにより、フレー
ムメモリへのアクセス回数を最小にしながら処理を行う
ことが可能で高速化を図ることができる。
By performing the above-described control in the control unit 21 in accordance with a signal from the address DDA circuit, it is possible to perform processing while minimizing the number of accesses to the frame memory, and to increase the speed.

【0075】DBUFに生成された画像データは、上記
b)の条件でRBUFレジスタ146にセットされ、この
時のディスティネーション画像をFMDBUFレジスタ151
に読み込んだ後、ALU152で演算を行い、さらにマスク制
御部で生成したマスクデータ106とを選択器153で
選択し、フレームメモリへの書き込みデータ2−1−2
とする。マスクデータとの選択は、最近のデュアルポー
トメモリが、マスクデータと通常のデータをタイムシェ
アして受け付ける構造になっているためである。
The image data generated in the DBUF is set in the RBUF register 146 under the condition b), and the destination image at this time is stored in the FMDBUF register 151.
After that, the operation is performed by the ALU 152, and the mask data 106 generated by the mask control unit is selected by the selector 153, and the write data to the frame memory 2-1-2 is selected.
And The selection of the mask data is because the recent dual-port memory has a structure in which the mask data and the normal data are received in a time-sharing manner.

【0076】一方、背景色をたくわえているレジスタ1
47やプレーク単位のマスクを制御するレジスタ149
については、各プレーン単位に1ビットずつ有し、前者
は直線展開等で0に対応するデータとしてDBUF145 にセ
ットされ、後者は、ALU152からの出力データにかかわら
ず、該プレーンへの書き込みを全てマスクするようにそ
れぞれ選択器SEL1 144,SEL3 153の制御信号となる。
On the other hand, the register 1 storing the background color
47 and a register 149 for controlling a mask for each rake
Has one bit for each plane unit, the former is set in the DBUF 145 as data corresponding to 0 by linear expansion or the like, and the latter masks all writing to the plane regardless of the output data from the ALU 152. Control signals for the selectors SEL1 144 and SEL3 153, respectively.

【0077】一方、濃度DDAよりの濃淡情報107
は、直線展開等の1に対応するデータとしてDBUF 145に
セットするように制御する。
On the other hand, the density information 107 based on the density DDA
Is controlled to be set in the DBUF 145 as data corresponding to 1 such as linear development.

【0078】以上がデータ制御部27の動作である。こ
のようにDBUFへの画像データの生成と、RBUF 146以
下のフレームメモリへのアクセスがパイプライン処理さ
れるため、フレームメモリアクセス中に、次の画素情報
をDBUFレジスタにセットする処理を16画素のラス
タ分まで繰り返して行えるため、処理の高速化が図れ
る。
The above is the operation of the data control unit 27. As described above, since the generation of the image data to the DBUF and the access to the frame memory below the RBUF 146 are pipelined, the process of setting the next pixel information in the DBUF register during the frame memory access is performed for 16 pixels. Since the processing can be repeated up to the raster, the processing can be speeded up.

【0079】次にマスク制御部25の動作について図1
0を用いて説明する。
Next, the operation of the mask control unit 25 will be described with reference to FIG.
Explanation will be made using 0.

【0080】マスクデータについては、下記のような条
件による生成を考える必要がある。 1)Z比較器の結果、フレームメモリ内のZ値の方が大
きい時は、書き込みを禁止するため、マスクデータを生
成する必要がある。このための信号がZ比較マスク43
である。
It is necessary to consider generation of mask data under the following conditions. 1) As a result of the Z comparator, when the Z value in the frame memory is larger, mask data must be generated to inhibit writing. The signal for this is the Z comparison mask 43
It is.

【0081】2)破線の直線展開や、ハッチデータのぬ
りつぶし時のパターン0に対応するところは、書き込み
を禁止する必要がある。このための信号がパターンマス
ク184である。
2) It is necessary to prohibit the writing corresponding to the pattern 0 at the time of hatching data development or the straight line development of the broken line. The signal for this is the pattern mask 184.

【0082】3)ラスタオペレーションのように開始点
まで、あるいは終了点以降を書き込み禁止する必要があ
る。このための信号が、矩形マスク185である。
3) It is necessary to prohibit writing up to the start point or beyond the end point as in the raster operation. The signal for this is the rectangular mask 185.

【0083】4)ぬりつぶし時に、ぬりつぶしワークに
書き込んだデータの中で、偶数番目の1から、奇数番目
の1までは、ぬりつぶさないため、書き込みを禁止する
必要がある。このためのマスク信号が186である。
4) In the data written to the work to be painted at the time of painting, even-numbered 1 to odd-numbered 1 must not be painted because they are not painted. The mask signal for this is 186.

【0084】以上4つの場合それぞれ生成されたマスク
信号を、MASKG183で合成し、全体のマスク信号106が
生成される。
In the above four cases, the generated mask signals are combined by MASKG 183, and the entire mask signal 106 is generated.

【0085】以下では、各個別のマスク信号を生成方法
について述べる。
Hereinafter, a method for generating each individual mask signal will be described.

【0086】1)Zマスク信号 Zマスク信号についてはレンダリングプロセッサのZプ
レーン制御プロセッサ4−8,4−9,4−10,4−
11によってフレームメモリとの比較を行ったキャリー
信号(図4の信号44が各プレート間の渡り、信号43
が全体の比較結果)を、各レンダリングプロセッサのZ
マスク入力信号とすることで、マスク信号とすることが
できる。キャリー信号の生成方法については、ZCOMP26
の内容を説明する部分で述べる。
1) Z Mask Signal For the Z mask signal, Z plane control processors 4-8, 4-9, 4-10, 4-
11 is a carry signal compared with the frame memory (signal 44 in FIG.
Is the overall comparison result), Z of each rendering processor
By using a mask input signal, a mask signal can be obtained. See ZCOMP26 for how to generate carry signals.
Will be described in the part that explains the contents of the above.

【0087】2)パターンマスク信号 バス1を介して与えられたパターン情報は、レジスタ1
71に一度セットされる。レジスタ171と172はパ
イプライン制御を行うための2段構成になっており、レ
ジスタ171にセットされた内容は実行時にレジスタ1
72にセットされる。
2) Pattern mask signal The pattern information given via the bus 1 is stored in the register 1
It is set to 71 once. The registers 171 and 172 have a two-stage configuration for performing pipeline control, and the contents set in the register 171 are stored in the register 1 at the time of execution.
Set to 72.

【0088】レジスタ172にセットされた内容から、
レジスタ177へのセット方法は、データ制御部27の
構成のところで述べたソース画像の生成方法と類似して
おり、以下のような動作を行う。
From the contents set in the register 172,
The method of setting to the register 177 is similar to the method of generating a source image described in the configuration of the data control unit 27, and performs the following operation.

【0089】まず、アドレスDDA部で生成されたソー
ス,ディスティネーションのX座標の下位4ビットの差
を減算器175で生成し、その結果でパレルシフタ17
3を制御することで、パターンレジスタ172の内容が
複数ビットシフトされ、バス187へ出力される。
First, a difference between the lower 4 bits of the X coordinate of the source and destination generated by the address DDA unit is generated by the subtractor 175, and the result is used by the parallel shifter 17.
By controlling 3, the contents of the pattern register 172 are shifted by a plurality of bits and output to the bus 187.

【0090】選択器176は、バス187の中で有効な
ビット位置のみは、バス187側を出力し、それ以外は
MDBUFレジスタ177の出力を選択することで、MD
BUFには、パレルシフトした結果の中の有効画素マスク
データのみがセットされていく。
The selector 176 outputs the bus 187 side only for the valid bit position in the bus 187, and selects the output of the MDBUF register 177 for the other bits.
In BUF, only the effective pixel mask data in the result of the barrel shift is set.

【0091】上記処理を繰り返すことで、MDBUFレ
ジスタ177には、1ラスタ16画素までのマスクデー
タが生成される。
By repeating the above processing, mask data of up to 16 pixels per raster is generated in the MDBUF register 177.

【0092】生成されたマスクデータは、データ制御部
27でDBUFレジスタ145から、RBUFレジスタ
146にセットするのと同じタイミングで、MRBUF
レジスタ178にセットされる。
The generated mask data is transferred from the DBUF register 145 to the RBUF register 146 by the data control unit 27 at the same timing as the MRBUF.
Set in register 178.

【0093】以上の動作により、フレームメモリの1回
のアクセスに対応するパターンマスクデータ184が生
成できる。
By the above operation, pattern mask data 184 corresponding to one access to the frame memory can be generated.

【0094】3)矩形マスク信号 ラスタオペレーションの矩形マスク信号は下記条件で生
成する必要がある。
3) Rectangular mask signal A rectangular mask signal for raster operation must be generated under the following conditions.

【0095】i)ラスタオペレーションの開始時には、
ディスティネーションアドレスの下位4ビットより、
左、または右の各画素に対して書き込まない制御を行う
ため、マスクしなければならない。左,右については、
ソース画像とディスティネーション画像の位置関係によ
って決まる。
I) At the start of the raster operation,
From the lower 4 bits of the destination address,
In order to control not to write to each of the left and right pixels, masking must be performed. For left and right,
It is determined by the positional relationship between the source image and the destination image.

【0096】ii)ラスタオペレーションの終了時には、
ディスティネーションアドレスの下位4ビットに、更
に、残り画素数を加算、又は減算した値より、右また
は、左の各画素に対して書き込まない制御を行うため、
マスクしなければならない。加,減算,左,右について
は、ソース画像とディスティネーション画像の位置関係
によって決まる。
Ii) At the end of the raster operation,
In order to perform control not to write to each pixel on the right or left from the value obtained by adding or subtracting the number of remaining pixels to the lower 4 bits of the destination address,
Must mask. The addition, subtraction, left, and right are determined by the positional relationship between the source image and the destination image.

【0097】iii)ラスタオペレーションの画素数が少な
い場合は、i)ii)の条件が同時に発生するため、両者
で生成したマスクデータをオアして、矩形マスクデータ
とする必要がある。
Iii) When the number of pixels in the raster operation is small, the conditions i) and ii) occur at the same time. Therefore, it is necessary to OR the mask data generated by both to obtain rectangular mask data.

【0098】以上の制御をディスティネーションアドレ
スの下位4ビット102と、制御部からの信号1によっ
て行うのが、矩形マスク生成部179である。
The rectangular mask generator 179 performs the above control based on the lower 4 bits 102 of the destination address and the signal 1 from the controller.

【0099】4)ぬりつぶしマスク信号 ぬりつぶしマスク信号については、ワークプレーンを制
御するレンダリングプロセッサで以下のように生成され
る。
4) Paint Mask Signal The paint mask signal is generated by the rendering processor controlling the work plane as follows.

【0100】ぬりつぶしを描画したプレーンの情報2−
1,2を読み出し、1となっているビットを捜し出し
て、CFILL MODEレジスタ181の内容によって、左側画
素から上記1のビットまでをマスクする。又はマスクし
ないようにデータを生成する。これを繰り返すことで、
16画素分のマスクデータを生成し、バス45へ出力す
る。
Information of plane on which paint is drawn 2-
The bits 1 and 2 are read out, the bit set to 1 is searched for, and the contents from the left pixel to the 1 bit are masked by the contents of the CFILL MODE register 181. Alternatively, data is generated so as not to be masked. By repeating this,
The mask data for 16 pixels is generated and output to the bus 45.

【0101】一方、他のプレーンのレンダリングプロセ
ッサは、バス45を入力信号として使用し、マスク信号
45をそのまま、バス186へ出力する。
On the other hand, the rendering processor of another plane uses the bus 45 as an input signal and outputs the mask signal 45 to the bus 186 as it is.

【0102】以上の動作によって、ぬりつぶしマスク信
号を生成することができる。
By the above operation, the masking signal for the squeezing can be generated.

【0103】次に図11によりZ比較器26の内容につ
いて説明する。
Next, the contents of the Z comparator 26 will be described with reference to FIG.

【0104】データ制御部27のALU152より出力された
キャリー伝ぱん用信号112と、別レンダリングプロセ
ッサからのキャリー入力信号44により、各プレーン単
位にキャリー信号を生成し、1プロセッサ内4プレーン
分のキャリー信号を生成して出力するため、図に示すよ
うにキャリー生成部200を4つシリアルに接続する。
なおキャリー生成部内部の構成は公知であるため、ここ
では詳しく説明しないが、16画素の比較を一度に行う
ため、全入出力信号は16ビットで構成されている。
A carry signal is generated for each plane by the carry propagation signal 112 output from the ALU 152 of the data control unit 27 and the carry input signal 44 from another rendering processor. In order to generate and output a signal, four carry generation units 200 are serially connected as shown in the figure.
Since the configuration inside the carry generation unit is publicly known, it will not be described in detail here. However, in order to compare 16 pixels at a time, all input / output signals are configured with 16 bits.

【0105】最後にフレームメモリアドレス制御部24
の構成について図12を用いて説明する。
Finally, the frame memory address control unit 24
Will be described with reference to FIG.

【0106】ダブルバッファ他の制御モードを指定する
ためDBUFレジスタ212を有する。
A DBUF register 212 is provided for designating a control mode other than double buffering.

【0107】実行時には今までのレジスタと同様に、C
DBUFレジスタ213にコピーされる。
At the time of execution, like the conventional register, C
Copied to DBUF register 213.

【0108】まず、ソース画像の読み出しについては、
バス102−1によって指示されたソースアドレスを選
択器215を介してFMADRBUFレジスタ216にセットす
る。この時、レジスタ213からの信号211によっ
て、ダブルバッファのいずれかを選択することが可能で
ある。
First, regarding reading of the source image,
The source address specified by the bus 102-1 is set in the FMADRBUF register 216 via the selector 215. At this time, one of the double buffers can be selected by the signal 211 from the register 213.

【0109】レジスタ216にセットされたアドレス
は、ダイナミックRAMを制御するため、さらに、行ア
ドレスと列アドレスに選択器217でマルチプレクスさ
れ、バス2−1−1を介してフレームメモリに送られ
る。
The address set in the register 216 is further multiplexed by a selector 217 into a row address and a column address to control the dynamic RAM, and sent to the frame memory via the bus 2-1-1.

【0110】一方、ディスティネーションアドレスにつ
いては、DDA回路と、ラスタオペレーション回路のパ
イプライン処理を行うため、一度、DADRBUF レジスタ2
14に、アドレスをセットする。その後の動作は、ソー
スアドレスによるアクセスと同様である。
On the other hand, for the destination address, the DADRBUF register 2 is used once to perform pipeline processing of the DDA circuit and the raster operation circuit.
The address is set in 14. Subsequent operations are the same as the access by the source address.

【0111】以上、レンダリングプロセッサ内部の各部
の構成、及び動作について説明した。本実施例によれ
ば、1メモリアクセスの間に複数の水平16画素までの
ドットの生成を行うことができる。
The configuration and operation of each unit in the rendering processor have been described above. According to the present embodiment, it is possible to generate a plurality of dots of up to 16 horizontal pixels during one memory access.

【0112】[0112]

【発明の効果】本発明によれば、DDA制御回路と、ラ
スタオペレーションを組み合わせた処理が高速に行える
ため、イメージの拡大・縮小等のアフィン変換や、スム
ースなぬりつぶし処理を、1画素1マシンサイクル(約
数10ns)で実行可能となり、103×103程度の画
面を、約0.1 秒で描画することが可能となる。
According to the present invention, since the processing combining the DDA control circuit and the raster operation can be performed at high speed, the affine transformation such as enlargement / reduction of an image and the smooth filling processing can be performed for one pixel per machine cycle. (Approximately several ns), and a screen of about 10 3 × 10 3 can be drawn in about 0.1 second.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施例の1個のレンダリングプロセ
ッサの構成図。
FIG. 1 is a configuration diagram of one rendering processor according to an embodiment of the present invention.

【図2】レンダリング処理機能を示した図。FIG. 2 is a diagram showing a rendering processing function.

【図3】全体構成図。FIG. 3 is an overall configuration diagram.

【図4】レンダリングプロセッサの接続関係を示した
図。
FIG. 4 is a diagram showing a connection relationship of a rendering processor.

【図5】図1の各ブロックについてその詳細を示した
図。
FIG. 5 is a diagram showing details of each block in FIG. 1;

【図6】図1の各ブロックについてその詳細を示した
図。
FIG. 6 is a diagram showing details of each block in FIG. 1;

【図7】図1の各ブロックについてその詳細を示した
図。
FIG. 7 is a diagram showing details of each block in FIG. 1;

【図8】図1の各ブロックについてその詳細を示した
図。
FIG. 8 is a diagram showing details of each block in FIG. 1;

【図9】図1の各ブロックについてその詳細を示した
図。
FIG. 9 is a diagram showing details of each block in FIG. 1;

【図10】図1の各ブロックについてその詳細を示した
図。
FIG. 10 is a diagram showing details of each block in FIG. 1;

【図11】図1の各ブロックについてその詳細を示した
図。
FIG. 11 is a diagram showing details of each block in FIG. 1;

【図12】図1の各ブロックについてその詳細を示した
図。
FIG. 12 is a diagram showing details of each block in FIG. 1;

【符号の説明】 22…アドレス用DDA、23…濃度,Z値DDA、2
5…マスク制御部、27…データ制御部。
[Description of Signs] 22: DDA for address, 23: DDA for density, Z value, 2
5: mask control unit, 27: data control unit.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 保田 勲 茨城県日立市大みか町五丁目2番1号 株 式会社日立製作所大みか工場内 (72)発明者 加藤 猛 茨城県日立市大みか町五丁目2番1号 株 式会社日立製作所大みか工場内 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Isao Yasuda 5-2-1 Omika-cho, Hitachi City, Ibaraki Prefecture Inside the Omika Plant, Hitachi, Ltd. (72) Inventor Takeshi Takeshi 5-5-2 Omika-cho, Hitachi City, Ibaraki Prefecture No. 1 Inside the Omika Plant of Hitachi, Ltd.

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】複数のプロセッサと、 上記複数のプロセッサの各々にバスを介して結合する複
数のフレームメモリとを有するレンダリングプロセッサ
であって、 上記複数のプロセッサの少なくとも1つのプロセッサ
は、マスク信号を生成するプロセッサであって、生成さ
れたマスク信号を他のプロセッサに出力し、 上記マスク信号を受けたプロセッサは、上記マスク信号
に基づいてソース画像からディスティネーション画像を
生成することを特徴とするレンダリングプロセッサ。
1. A rendering processor comprising: a plurality of processors; and a plurality of frame memories coupled to each of the plurality of processors via a bus, wherein at least one of the plurality of processors outputs a mask signal. A rendering processor that outputs the generated mask signal to another processor, wherein the processor that receives the mask signal generates a destination image from a source image based on the mask signal. Processor.
【請求項2】請求項1のレンダリングプロセッサにおい
て、 上記複数のプロセッサの内少なくとも赤,緑,青の表示
色に対応するディスティネーション画像を生成するそれ
ぞれのプロセッサを有することを特徴とするレンダリン
グプロセッサ。
2. The rendering processor according to claim 1, further comprising a processor for generating a destination image corresponding to at least red, green, and blue display colors among said plurality of processors.
【請求項3】表示制御プロセッサからの信号を処理し、
複数のプレーンから構成されるフレームメモリに対し、
少なくとも画素データの読み出し及び書き込みを行う並
列に設置された複数のプロセッサエレメントよりなるレ
ンダリングプロセッサであって、 上記複数のプロセッサエレメントのうち少なくとも1つ
のプロセッサは、マスク信号を生成するプロセッサであ
って、生成されたマスク信号を他のプロセッサに出力
し、 上記マスク信号を受けたプロセッサは、上記マスク信号
に基づいて画像データを生成することを特徴とするレン
ダリングプロセッサ。
3. Processing signals from a display control processor,
For a frame memory composed of multiple planes,
A rendering processor comprising a plurality of processor elements arranged in parallel for reading and writing at least pixel data, wherein at least one processor among the plurality of processor elements is a processor for generating a mask signal, A rendering processor that outputs the mask signal thus obtained to another processor, and the processor that receives the mask signal generates image data based on the mask signal.
【請求項4】請求項3のレンダリングプロセッサにおい
て、 上記複数のプロセッサの各々に接続する複数のフレーム
メモリを有することを特徴とするレンダリングプロセッ
サ。
4. The rendering processor according to claim 3, further comprising a plurality of frame memories connected to each of said plurality of processors.
【請求項5】請求項3または4のレンダリングプロセッ
サにおいて、 上記複数のプロセッサは、それぞれ赤プレーンの制御,
緑プレーンの制御,青プレーンの制御を行うプロセッサ
であることを特徴とするレンダリングプロセッサ。
5. The rendering processor according to claim 3, wherein said plurality of processors each control a red plane.
A rendering processor, which controls a green plane and a blue plane.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100380909B1 (en) * 2000-04-28 2003-04-18 엔이씨 일렉트로닉스 코포레이션 Appearance inspection apparatus and appearance inspection method

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