JPH10207870A - ベクトルプロセッサプログラミング、及びベクトルプロセッサとｒｉｓｃプロセッサを備える非対称二重プロセッサの並列プログラミングにおけるコンピュータプログラム生成方法 - Google Patents

ベクトルプロセッサプログラミング、及びベクトルプロセッサとｒｉｓｃプロセッサを備える非対称二重プロセッサの並列プログラミングにおけるコンピュータプログラム生成方法

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JPH10207870A
JPH10207870A JP9285854A JP28585497A JPH10207870A JP H10207870 A JPH10207870 A JP H10207870A JP 9285854 A JP9285854 A JP 9285854A JP 28585497 A JP28585497 A JP 28585497A JP H10207870 A JPH10207870 A JP H10207870A
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Abstract

(57)【要約】 【課題】 本発明はＭＳＰ媒体プロセッサ上にベクトル
二重スレッドプログラムを記録するに一番適したＣ＋＋
言語の母集合の新しいプログラム要素を提供し、且つ効
率的なプログラミングと最適のＭＳＰ対象コード発生を
容易にするコンピュータプログラムの生成方法に関す
る。 【解決手段】 ＭＳＰプログラミングモデルによれば、
ＡＲＭ７プロセッサはＶＰを制御し得るが、ＶＰはＡＲ
Ｍ７プロセッサを制御することができない。ＡＲＭ７プ
ログラムはＶＰに課題をスケジューリングし、この課題
と同期を保持する役割を果たす。この目的のために２つ
の構成がＶＩＶＩＤに提供される。また、ＭＳＰのフォ
ーク／ジョインモデルをＶＩＶＩＤプログラマに示すこ
とにより、Ｃ＋＋要素拡張を通じた二重スレッド実行を
容易にするとともに、ベクトル演算から多数の回帰結果
を容易に獲得する構文または意味論を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高級プログラミング
言語で記録されたプログラムから実行可能なコードを生
成するもので、より詳しくは高級言語で作成されたプロ
グラムからベクトルプロセッサの実行可能コードを生成
するコンピュータプログラム生成方法に関する。また、
本発明は高級言語で作成されたプログラムから並列実行
可能コードを発生するものである。
【０００２】
【従来の技術】ＡＮＳＩやＣ＋＋などの高級言語はベク
トル演算ではごく限られた機能を提供できるに過ぎな
い。Ｃ言語はBrian W. KernighanとDennis M. Ritchie
の“Theprogramming language”(Englewod Cliffs,N.
J.:Prentice-Hall,Inc.1978) に記述されており、Ｃ＋
＋言語はStephen C. Dewhurst Kathy とT. Starkの“Pr
ogramming in C++”(Englewod Cliffs,N.J.:Prentice-H
all,Inc.1989) に記述されており、これらの内容は本発
明で参照として引用される。例えば、Ｃ／Ｃ＋＋言語と
してのベクトルはそれぞれの要素レベルで接近可能であ
る。即ち、vector aをvector b に加算してその結果
をvector c に格納するためには、vector aとvector
b の各要素を通じて繰り返してその結果をvector c
の対応要素に格納するループを作成しなければならな
い。このような演算のＣ／Ｃ＋＋コードは下記のように
表現されることができる。
【０００３】 int i, vector a[10], vector b[10]. vector c[10]; for(i=0, i<10, i++) ｛vector c[i] = vector a[i] + vector b[i]; ｝ この法則において、例外は静的(static)ベクトル配列が
下記のように宣言文で単一指定演算によって初期化され
得ることである。 ｉｎｔ ｖｅｃｔｏｒ ａ［１０］ ＝ ［１０， ８， ３， ５，
７， ２３， １２， １， ０， ９］；
【０００４】
【発明が解決しようとする課題】一方、ベクトルプロセ
ッサは要素の集合としてよりは単一要素としてベクトル
全体に作用するいろいろの命令文を支援する。このよう
な命令文を生成するにはベクトル演算を行うプログラム
コンパイラがvector a とvector b の加算の場合に与
えられた上記例のようなコードからベクトル演算を認識
すべきである。従って、コンパイラによるベクトル演算
の認識を容易にする高級言語が必要である。これと共
に、プログラマが２つのプロセッサ間の疎通を制御する
ようにする高級インタフェースを設けることが好まし
い。
【０００５】本発明の目的は、高級プログラミング言語
で作成され、ベクトルオペランド(operand) をもってお
り且つ文章を具現する一つ以上の第２命令語を含む実行
可能プログラムを生成する一つ以上の文章を含むプログ
ラムを読み出すことにより、ベクトルプロセッサによっ
て実行されるように構成されたコンピュータプログラム
の生成方法を提供することにある。
【０００６】本発明の他の目的は、ベクトルプロセッサ
とＲＩＳＣプロセッサを備える二重プロセッサのための
二重スレッド(thread)されたコンピュータプログラムの
生成方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、ベクトルプロセッサで実行するコ
ンピュータ判読可能媒体にコンピュータプログラムを生
成するコンピュータプログラム生成方法は、ベクトルプ
ロセッサで処理されるどの種類の演算をも指定しない高
級言語で記述されたコンピュータプログラムを読み取る
コンピュータシステムである。このプログラムは、ベク
トル型の値を含み、オペランドとして前記ベクトル型値
を含む第１演算を備え、この第１演算はベクトルオペラ
ンドを持つことが可能なベクトルプロセッサ命令ＶＰＩ
１に対応する。そして、コンピュータシステムは、第１
演算で処理される１以上のベクトルプロセッサ命令を生
成し、１以上の命令は１以上のＶＰＩ１命令を含む。
【０００８】また、本発明はＭＳＰ媒体プロセッサ上に
ベクトル二重スレッドプログラムを記録するに適したＣ
＋＋言語の母集合の新しいプログラム要素を提供し、且
つ効率的なプログラミングと最適のＭＳＰ対象コード発
生を容易にする構文論または意味論的に新しい言語構成
を開始する。ＶＩＶＩＤ状態でＶＥＣＴＯＲ及びＧＭＡ
ＳＫのような新しいデータ型とともに＠ｓｈｆｌ、＠ａ
ｖｇのようにＭＳＰ命令語に直接マッピングされる演算
子集合を開発し、ＭＳＰのフォーク／ジョインモデルを
ＶＩＶＩＤプログラマに露出させることにより、Ｃ＋＋
要素拡張を通じた二重スレッド実行を容易にする。これ
と共に、本発明はＶＤ＠＠ＶＣ＝ＶＡ＠ｓｈｆｌＶＢの
ようにベクトル演算から多数の回帰結果を容易に獲得す
る構文または意味論を含む。
【０００９】一実施例はＣ＋＋の母集合であるプログラ
ミング言語を取り扱う。この実施例では、新しい言語構
成としてベクトルプロセッサの命令語集合をプログラマ
に露出させる一方、プログラムがベクトルプロセッサの
プログラミングモデルに応じて高級Ｃ＋＋コードを作成
し得るようにする。前記言語はデータ型と前記新言語構
成を含んでＡＮＳＩ及びＣ／Ｃ＋＋言語へのベクトル拡
張を規定する。また、前記言語は低級(low-level) ハー
ドウェア特徴を高級プログラマに露出させるために拡張
言語としてインタフェースを提供することにより、最適
のベクトル命令を発生するに当たってコンパイラを支援
する。
【００１０】本発明の実施例によれば、高級言語は高級
インタフェースを提供して、プログラマが前記２つのプ
ロセッサ間の疎通を制御するようにする。前記言語はこ
のような疎通を制御する命令を露出させる。従って、実
施例によれば、前記高級言語は補助プロセッサを活性化
するように主プロセッサを指導するフォーク(fork)命令
を露出させる。また、前記言語は前記補助プロセッサが
活性化されて行った課題を完了したという事実を主プロ
セッサに信号するように補助プロセッサを指導するジョ
イン(join)命令を露出させる。
【００１１】
【発明の実施の形態】ＶＩＶＩＤはマルチメディア信号
プロセッサＭＳＰ（登録商標）上にプログラムを記録す
るためのＣ＋＋に基づいたベクトル化プログラミング言
語を意味する略字である。ＭＳＰ（登録商標）はカリフ
ォルニア州サンホセに位置する三星半導体によって開発
されたベクトルプロセッサである。このプロセッサは
“Single-Instruction-Multiple-DataProcessing in a
Multimedia Signal ”という発明の名称をもってルツロ
ングヌエンを出願人にして１９９６月８月１９日付けで
出願された米国特許出願第０８／６９９，５９７号の出
願明細書に記載されている。この米国特許出願明細書の
内容は本発明で参照として引用される。図３を参照する
と、ＭＳＰ（登録商標）３００はキャッシュメモリ３３
０によって結合された、本文ではベクトルコプロセッサ
(co-processor)ＶＣＰと命名されたベクトルプロセッサ
ＶＰ３２０と主プロセッサＡＲＭ７（３１０）を含む。
【００１２】ＶＩＶＩＤは特殊データ型と言語構成で標
準ＡＮＳＩＣ／Ｃ＋＋言語を拡張して二重スレッドベク
トル化様式におけるプログラミングを効率的で直観的に
し、且つ効率的で最適化したＭＳＰ命令コードの発生時
にコンパイラを支援する。これにより、ＶＩＶＩＤはベ
クトルプロセッサの高級言語インタフェースを提供す
る。高級言語インタフェースはベクトルプロセッサ３２
０の命令語集合を一般コンピュータを用いるソフトウェ
ア開発者に明示するものであり、付録Ａ〜ＦにＭＳＰプ
ロセッサに対する説明とＡＲＭ７及びＶＰ命令語集合を
提示した。本発明への使用に適したコンパイラはカリフ
ォルニア州サンタクルーズ所在のMetaware会社の製品で
ある。図２は高級言語で作成された実行可能なプログラ
ムを発生する過程を示す。まず、段階２００でＶＩＶＩ
Ｄコンパイラ（図示せず）が高級言語を読み出した後、
段階２１０で高級言語プログラムがＶＩＶＩＤ（即ち、
ベクトル）命令語を含むか否かを決定する。もし、プロ
グラムがベクトル命令を含まなければ、ＶＩＶＩＤコン
パイラによる以後の動作が不要になり、Ｃ／Ｃ＋＋コン
パイラは前記プログラムをコンパイル(compile) する。
もしこのプログラムがＶＩＶＩＤ命令を含むなら、この
命令は段階２２０でベクトルプロセッサによる実行可能
なプログラムで翻訳される。
【００１３】新しいデータ型 この言語は下記の新データ型をもってＡＮＳＩＣ／Ｃ＋
＋言語を拡張する。
【００１４】ベクトル VECTOR《要素データ型》、〈要素数〉vector identifi
er 前記宣言文はベクトル＿識別者が所定要素数のベクトル
であることを宣言する。ベクトルは一般に同一の《要素
データ型》の複数変数または定数である。一部の実施の
形態ではこのような変数或いは定数はコンピュータ記憶
装置の論理アドレス空間に連続的に格納される。ベクト
ルの〈要素数〉はＭＳＰハードウェアの処理系と関係が
ない。要素数は奇数或いは素数を含んだいずれの数も可
能である。ＶＩＶＩＤコンパイラはコードを発生する。
例えば、ＭＳＰの現在のハードウェアの処理系は３２９
−ビットバイト（各バイトの９番目のビットは下記に説
明された通りにバイト９データ型と関連のない演算では
無視される）を有するベクトルのそれぞれを支援する。
宣言文における要素数は２０，５０，１２８或いはこれ
より大きい場合もある。
【００１５】宣言文例 VECTOR <short int, 64> x; VECTOR <char, 32> C; この宣言文におけるベクトルサイズ（即ち〈要素数〉）
は１２８であり、ハードウェアの処理系は３２バイトベ
クトルを使用すると仮定し、且つＶＩＶＩＤプログラム
は下記の文章を含むと仮定する。
【００１６】 VECTOR <int,128> VA,VB,VC; VC = VA + VB; それから、ＶＩＶＩＤコンパイラはアセンブラ形態の下
記のコードを発生する。前述のアセンブラフォーマット
及びベクトルプロセッサ命令は付録Ｆに記述されてい
る。ＶＩＶＩＤ文章ＶＣ＝ＶＡ＋ＶＢは下記のＶＩＶＩ
Ｄ“関数構文”文章で置き換えることができる。
【００１７】 VC = vvadd(VA,VB); これらの２つのコードセグメントは全て下記のＶＰコー
ドを発生する。 VLI.w SR1, VA address// ベクトルＶＡのアドレスを
スカラレジスタＳＲ1にロードする。スカラレジスタは
付録Ｃに記述されている。 VL.w VR1,SR1, 0// ＶＡの一番目の８つの単語（３２
バイト）をベクトルレジスタＶＲ１にロードする。ベク
トルレジスタは付録Ｃに記述されている。
【００１８】VL.w VR2,SR1, 8// ２番目の３２バイト
をロードする。 VL.w VR3,SR1, 16//３番目の３２バイトをロードす
る。 VL.w VR4,SR1, 24//４番目の３２バイトをロードす
る。 //ＶＢデータをロードする。 VLI.w SR2,VB address VL.w VR11,SR2, 0 //一番目の３２をロードする。 VL.w VR12,SR2, 8// ２番目の３２をロードする。 VL.w VR13,SR2, 16//３番目の３２をロードする。 VL.w VR14,SR2, 24//４番目の３２をロードする。 //１２８バイトベクトル全体に対するベクトル加算を行
う。
【００１９】 VADD.w VR20,VR1,VR11 VADD.w VR21,VR2,VR12 VADD.w VR22,VR3,VR13 VADD.w VR23,VR4,VR14 ＶＡの格納されたロジックメモリのアドレスはスカラレ
ジスタＳＲ１にロードされる。その後、ＶＡの全ての要
素はそれぞれロジックメモリのそれぞれのロケーション
で３２バイト（ＶＡの８つの要素）を格納するベクトル
レジスタＶＲ１〜ＶＲ４にロードされる。ＶＬ命令は基
本スカラレジスタとこのレジスタに格納されているアド
レスに加算された即値(immediate) オフセット値を用い
てロジックメモリロケーションを参照する。所定の即値
(immediate value) はレジスタのアドレスとしてよりは
命令の一部としてＣＰＵに供給されるオペランドであ
る。明確性を期するために、ＶＰアセンブリコードにお
ける即値としてのオペランドは“＃”と前提される。そ
の後、ＶＢは類似の過程を経てベクトルレジスタＶＲ１
１〜ＶＲ１４にロードされる。最後に、ＶＲ１〜ＶＲ４
及びＶＲ１１〜ＶＲ１４は要素別に加算され、その結果
はベクトルレジスタＶ２０〜Ｖ２３に格納される。
【００２０】ベクトル- スカラ混合形では即ち、スカラ
値がベクトルの各要素に加算されるとしたら、下記のＶ
ＩＶＩＤ文章は加算を行う。 VECTOR <int,8>VC,VA; int,x VC = VA + x; VC = vsadd<VA,x>;//関数構文 ＶＩＶＩＤコンパイラのレジスタ割当器はコードの発生
に際して状況や発見的解決方法(heurisitics) に依存し
て互いに異なるベクトルレジスタを割り当てるか或いは
同一のレジスタを再使用することにより任意的に大きい
ベクトル具現する。レジスタ割当部が現在ＭＳＰの処理
系をもって効率的に行うためには＿ＶＥＣＴＯＲ宣言文
においてベクトル要素数の固定上限は２５６バイトであ
る。しかし、他の実施の形態ではベクトルの要素数に対
する限界が異なり、本発明は特定ベクトル要素数に限定
されない。
【００２１】＿ＶＥＣＴＯＲデータ型はＶＩＶＩＤＣ＋
＋言語の“第１市民”として取り扱われ、原始的なデー
タ型を期待するＣ＋＋のＳＴＲＵＣＴＳ，ＵＮＩＯＮＳ
及び他の構成内に現すことのできるものである。＿ＶＥ
ＣＴＯＲデータはパラメータとしてパスされて結果に帰
還する。
【００２２】例えば、ＳＴＲＵＣＴ内でベクトルは下記
のように示される。 コンパイラは宣言された＿ＶＥＣＴＯＲサイズに基づい
た構造に対してメモリを充分割り当てなければならな
い。この時、“第１市民”状態は＿ＶＥＣＴＯＲ型と他
のデータ型間の型キャスト及び変換が許容されることを
意味するのではない。
【００２３】一部の実施の形態において２つ以上の＿Ｖ
ＥＣＴＯＲオペランドを有するＶＩＶＩＤ文章は全ての
ベクトルオペランドが同一のデータ型及び同一の要素数
になるべきであり、＿ＶＥＣＴＯＲオペランドの要素デ
ータ型は符号のある量(signed quantity) でなければな
らない。
【００２４】マトリックス MATRIX <<element data type>>,< rows>,< cols>
matrix identifierこの構成は変数“matrix identifi
er”が所定要素数のマトリックスであることを宣言す
る。マトリックスは多次元ベクトルである。本発明は便
宜上２次元マトリックスを記述する。しかし、当業者に
は２次元以上のマトリックスを含むために本説明を拡張
する方法が明らかなものである。行または列当たり要素
数はＭＳＰハードウェアの処理系とは関係なく、奇数ま
たは素数を含んでいずれの数でも構わない。従来技術に
よれば、ＶＩＶＩＤにおいて全ての＿ＭＡＴＲＩＸ演算
は先行優先(row major) 方式で前記要素に作用する。即
ち、要素単位演算はまず第１行の全ての要素に作用し、
その後第２行の全ての要素に作用する。ＶＩＶＩＤコン
パイラはＶＰのベクトルレジスタに＿ＭＡＴＲＩＸを割
り当てるためにコードを発生する。各ベクトルレジスタ
は所定の行または所定の行の一部を含む。例えば、下記
のＶＩＶＩＤコードが在る。
【００２５】 MATRIX <int,8,8> MA,MB,MC; MC = MA + MB; 前記発生したＶＰコードは８ベクトルレジスタにマトリ
ックスのそれぞれを割り当て、各ベクトルレジスタは８
整数要素を含む。ここで、便宜上Ａマトリックスを含む
レジスタをＶＡ１〜ＶＡ８、Ｂマトリックスを含むレジ
スタをＶＢ１〜ＶＢ８、Ｃマトリックスを含むレジスタ
をＶＣ１〜ＶＣ８と称し、これらレジスタはＶＣ＝ＶＡ
＋ＶＢのための前記例においてベクトルＶＡ，ＶＢに使
われる同一の図式を用いるマトリックスＡ，Ｂ，Ｃの値
をロードすると仮定する。コンパイラによって発生する
ＭＳＰコードは下記の通りである。
【００２６】 VADD.w VC1,VA1,VB1 VADD.w VC2,VA2,VB2 VADD.w VC3,VA3,VB3 VADD.w VC4,VA4,VB4 VADD.w VC5,VA5,VB5 VADD.w VC6,VA6,VB6 VADD.w VC7,VA7,VB7 VADD.w VC8,VA8,VB8 ＿ＭＡＴＲＩＸＭＡの要素は＿ＭＡＴＲＩＸＭＢの対応
要素（同一の指数(index) を有する要素）に加算され、
その結果は＿ＭＡＴＲＩＸ ＭＣの対応要素に格納され
る。
【００２７】本実施の形態において＿ＭＡＴＲＩＸデー
タ型に定義された演算は加算、減算、乗算、平均に限定
される。加算、減算、乗算は＿ＭＡＴＲＩＸオペランド
の同一の指数値を有する要素上に要素単位で行われた従
来の算術演算である。平均は２分割による加算を含む。
しかし、他の実施の形態では＿ＭＡＴＲＩＸデータ型上
に他の命令を定義し、本発明は＿ＭＡＴＲＩＸデータ型
上に定義された演算の所定の集合に限定されない。
【００２８】ＢＹＴＥ- ９データ型 ＭＳＰはＭＰＥＧ適用例に使われるための特殊９- ビッ
トデータ型ｂｙｔｅ９を提供する。このデータ型は発生
する命令が全てｂｙｔｅ９モードの場合を除いては大部
分の場合に無効（ｃｈａｒ）として取り扱う新しいデー
タ型であってＶＩＶＩＤから支援される。例えば、ＶＩ
ＶＩＤにおける下記の文章は下記の命令文を生成する。
【００２９】ｂｙｔｅ９ｘ，ｙ，ｚ ｚ＝ｘ＋ｙ； はコード ＶＡＤＤ. ｂ９ ｘ，ｙ，ｚ；を発生する。同様に、 ＿ｖｅｃｔｏｒ〈ｂｙｔｅ９，３２〉ＶＡ，ＶＢ，Ｖ
Ｃ； ＶＣ＝ＶＡ ＠ｍａｄ ＶＢ； はコード ＶＭＡＤ. ｂ９ ＶＣ，ＶＡ，ＶＢ；を発生する。
【００３０】全域マスク また、ＶＩＶＩＤは要素マスク(element mask)及びメモ
リマスク(memory mask) と呼ばれる２つの特殊データ型
を定義することにより、Ｃ言語を拡張する。この要素マ
スクはベクトルＡＬＵ演算で作用する有効要素を定義す
る特殊目的の３２ビットスカラ値として取り扱われる
（要素マスクによって影響を受ける演算の全体目録は付
録Ｆを参照）。このマスクのビットはベクトルレジスタ
オペランドにおける対応バイトまたはｂｙｔｅ９（９ビ
ットバイト）がベクトルＡＬＵ演算で使用するものであ
れば指定される。例えば、マスク１１１１００００１１
１１００００１１１１００００１１１１００００はＡＬ
Ｕ演算用ベクトルオペランドのワード（４バイト）を交
互に（一つずつスキップしながら）選択する。残りの単
語は演算されない。もし要素マスクが定義されていない
なら、要素マスクによって影響を受ける演算はベクトル
の全ての要素に作用する（即ち、デフォールト(defaul
t) マスクはビットごとに論理値を有する）。下記のＶ
ＩＶＩＤコードは要素マスクを宣言する。
【００３１】 EMASK E; EMASK = <constant hex value>; EMASK = OxABCD120F;//hex value ABCD120F これと同様に、メモリマスクはメモリへ／からの全ての
ベクトルロード／格納動作に作用する有効要素を定義す
る特殊目的のスカラレジスタとして取り扱われる。メモ
リマスクが定義されていないなら、メモリマスクによっ
て影響を受ける演算はベクトルの全ての要素に作用する
（即ち、デフォールト(default) マスクはビットごとに
論理値を有する）。下記のＶＩＶＩＤコードはメモリマ
スクを宣言する。
【００３２】 MMASK M; MMASK = <constnat hex value>; MMASK = OxABCD120f;//hex value ABCD120F 例えば、下記の文章順序はベクトルＶＢとＶＣの毎奇数
要素が共に加算される。 VECTOR<int,8>VB:｛1,2,3,4,5,6,7,8 ｝; VECTOR<int,8>VC:｛11,12,13,14,15,16,17,18 ｝; VECTOR<int,8>Vd:｛1,1,1,1,1,1,1,1,｝； EMASK = OxFOFOFOFO;// このhex パターンは２進数 // 11110000111100001111000011110000 である。 VD = VB + VC; 従って、先行コードセグメント実行後には VD =｛12,1,16,1,20,1,24,1 ｝。
【００３３】ベクトル初期化 ＶＩＶＩＤはＣが配列や構造などに与えられるベクトル
の初期化の同一の形態を使用する。即ち、ベクトルまた
はマトリックスを初期化するためには下記のように宣言
文にデータを規定する。 VECTOR <int,8> A =｛100,27,28,29,30,31,32,33｝； MATRIX <int,2,2> M =｛4,5,6,7 ｝; マトリックスは先行優先方式で演算されるので、前記宣
言文は下記のように要素に値を割り当てる。
【００３４】 M[0,0] = 4; M[0,1] = 5; M[1,0] = 6; M[1,1] = 7; 式Ｍ［ｉ，ｊ］で、ｉは行番号、ｊは列番号である。ｉ
値は０から行番号−１まで変わり、ｊ値は０から列番号
−１まで変わる。
【００３５】新しい特殊ベクトル演算 ＭＳＰ特徴を効率的に用いるのに役に立ち、より優れた
コードを発生するコンパイラを支援するために、ＶＩＶ
ＩＤは特殊命令として利用可能な多数の特殊ベクトル演
算に高級プログラミングインタフェースを提供する。こ
のような演算は下記のように表すことができる。
【００３６】加算及び加算符号 VECTOR <int,8> VC,VA,VB; int s; VC = VA @aas3 VB; 関数構文 VC = vvaas3(VA,VB); ベクトル- スカラ混合モードでは VC = vsaa3(VA,s); この関数は指数ｉを有するベクトルＶＡの各要素を指数
ｉを有するＶＢの要素に加算して中間和を発生した後、
ＶＡのｉ番目の要素の符号（要素値が陽であれば１、陰
であれば−１、０であれば０）を中間結果に加算し、２
つのベクトル引数(augument)として呼び出されると、こ
の値をＶＣのｉ番目の要素に格納する。この関数はスカ
ラｓを指数ｉを有するベクトルＶＡの各要素に加算して
中間和を発生した後、ＶＡのｉ番目の要素の符号を中間
結果に加算し、一つのベクトルと一つのスカラ引数で呼
び出されると、この値をＶＣのｉ番目の要素に格納す
る。
【００３７】 VAAS3.w VR3,VR1,VR2// VR1,VR2,VR3 はそれぞれVA,VB,VCを //格納する。 VAAS3.w VR2,VR1,SR1// VR1,VR2,SR1 はそれぞれVA,VC,s を // 格納する。
【００３８】水平加算 VECTOR <int,8> VC,VA,VB; int s; VC = VA @addh VB; //水平加算 VC = VA @addh s; 関数構文 VC = vvaddh(VA,VB); VC = vsaddh(VA,s); この関数は図６を参照すると、指数ｉを有するベクトル
ＶＡの各要素を指数ｉ＋１を有する要素に加算し、その
和をベクトルＶＣの指数ｉを有する要素に格納する。も
し＠ａｄｄｈが２つのベクトルオペランドとして呼び出
されると、ベクトルＶＡの最終要素はベクトルＶＢの第
１要素に加算され、ベクトルＶＣの最終要素に格納され
る。もし＠ａｄｄが一つのベクトルと一つのスカラオペ
ランドとして呼び出されると、ＶＡの最終要素はスカラ
オペランドに加算され、その結果はＶＣの最終要素に格
納される。この内容は下記のＶＰコードを発生する。 VADDH.w VR3,VR1,VR2//VR1,VR2,VR3は //それぞれVA,VB,/VC を格納する。 VADDH.w VR2,VR1,SR1//VR1,VR2,SR1は //それぞれVA,VC,s を格納する。
【００３９】ベクトル論理積 VECTOR <int,8>VC,VA,VB; VC = VA & VB;//Vector AND 関数構文 VC = vvand(VA,VB); この関数はベクトルＶＡとＶＢの論理積を計算してベク
トルＶＣに格納する。ＶＡとＶＢの対応ビットの全てが
論理値である時のみがＶＣのビットは論理値であり、そ
うでなければＶＣビットは論理０である。この内容は下
記のＶＰコードを発生する。 VADN.w VR3,VR1,VR2//VR1,VR2,VR3 は //それぞれVA,VB,VCを格納する。
【００４０】ベクトル論理和 VECTOR <int,8>VC,VA,VB; VC = VA ｜VB;//Vector OR 関数構文 VC = vvor(VA,VB); この関数はベクトルＶＡとＶＢの論理和を計算してベク
トルＶＣに格納する。ＶＡとＶＢの対応ビットのうちい
ずれか一つが論理値である時のみがＶＣのビットは論理
値であり、そうでなければＶＣビットは論理０である。
この内容は下記のＶＰコードを発生する。 VOR.w VR3,VR1,VR2 // VR1,VR2,VR3はそれぞれVA,VB,VC
を格納する。
【００４１】ベクトル否定論理和 VECTOR <int,8> VC,VA,VB; VC = VA @NOR VB; 関数構文 VC = vvnor(VA,VB); この関数はベクトルＶＡとＶＢの否定論理和を計算して
ベクトルＶＣに格納する。ＶＡとＶＢの対応ビットのう
ち全てではないいずれか一つが論理値である時、ＶＣの
ビットは論理値であり、そうでなければ、ＶＣビットは
論理０である。この命令文は下記のＭＳＰコードを発生
する。 VNOR.w VR3,VR1,VR2 // VR1,VR2,VR3 はそれぞれVA,VB,
VCを格納する。
【００４２】ベクトル移動 VECTOR <int,8> VC,VA; int s; VC = VA >> s; //右への移動 VC = VA << s; //左への移動 関数構文 VC = vasr(VA,s); //右への移動 VC = vasl(VA,s); //左への移動 この関数はベクトルＶＡの各要素に対してｓビット単位
で右側に算術的移動を行う。算術移動は毎要素の符号が
保存される移動演算である。符号のある整数は２の補数
で表す。＿ｖａｓｒの場合、符号は移動によって空の最
上位ビットの位置に適当な数の０或いは１（０は負でな
い数に、１は負の数に）を挿入することにより保存され
る。＿ｖａｓｌの場合、空の最下位ビットは０で充填さ
れる。その符号はオーバフローの（即ち、符号ビットが
溢れた）場合、その値を最大陰数（最上位ビットで一つ
の１と全ての０）或いは最大陽数（最上位ビットで一つ
の０と全ての１）に飽和（代替）させることにより保存
される。例えば、ベクトルＶＡの要素が２進数０１
０．．．０，即ち２30と１ビット左に移動したベクトル
の要素を有するなら、この要素の値は１００．．．０，
即ち２31である。この要素に格納された値の符号がその
要素値を変えないようにするために、その要素値は予め
格納された値と同一の符号を有する最大正数或いは最小
負数、即ち２31−１に代替される。この内容は下記のＶ
Ｐコードを発生する。 VASR.w VR2,VR1,SR1 // 右への移動。VR1,VR2,SR1 は // それぞれVA,VC,s を格納する。 VASL.w VR2,VR1,SR1 // 左への移動。VR1,VR2,SR1 は // それぞれVA,VC,s を格納する。
【００４３】ベクトル絶対減算 VECTOR(int,8)VC,VA,VB; int s; VC = VA @asub VB; 関数構文 VC = vvasub(VA,VB) VC = vsasub(VA,s) この関数は指数ｉを有するベクトルＶＢの各要素の値を
指数ｉを有するベクトルＶＡの要素値から減算して、２
つのベクトル引数で呼び出されたなら、減算結果の絶対
値をベクトルＶＣのｉ番目の要素に格納する。この関数
はスカラｓ値をベクトルＶＡのｉ番目の要素値から減算
して、一つのベクトル及び一つのスカラ引数で呼び出さ
れたなら、この結果の絶対値をベクトルＶＣのｉ番目の
要素に格納する。この命令文はそれぞれ下記のＭＳＰコ
ードを発生する。 VASUB.w VR3,VR1,VR2 // VR1,VR2,VR3は //それぞれVA,VB,VCを格納する。 VASUB.w VR2,VR1,SR1 // VR1,VR2,SR1は //それぞれVA,VC,s を格納する。
【００４４】ベクトル平均 VECTOR <int,8> VC,VA,VB; int s; VC = VA ＠avg VB; 関数構文： VC = vvavg(VB,VA); VC = vsavg(VB,s); この関数はベクトルＶＡとＶＢの平均を計算して、２つ
のベクトル引数で呼び出されたなら、その結果をベクト
ルＶＣに格納する。この関数はスカラｓ値としてベクト
ルＶＡの各要素を平均して、一つのベクトル及び一つの
スカラ引数で呼び出されたなら、その結果をベクトルＶ
Ｃに格納する。この命令文はそれぞれ下記のＭＳＰコー
ドを発生する。 VAVG.w VR3,VR1,VR2 // VR1,VR2,VR3 は //それぞれVA,VB,VCを格納する。 VAVG.w VR2,VR1,SR1 // VR1,VR2,SR1 は //それぞれVA,VC,s を格納する。
【００４５】ベクトル水平平均 VECTOR <int,8> VC,VA,VB int s; VC = VA @avgh VB; 関数構文： VC = vvavgh(VB,VA); VC = vsavgh(VB,s); この関数は図７に示すように、指数ｉを有するベクトル
ＶＡの各要素と指数ｉ＋１を有する要素の平均を計算し
て、ベクトルＶＣの指数ｉを有する要素にその値を格納
する。ベクトルＶＡの最終要素はベクトルＶＢの第１要
素と平均して、２つのベクトル引数で呼び出されたな
ら、ベクトルＶＣの最終要素に格納される。ベクトルＶ
Ａの最終要素はスカラｓと平均して、一つのベクトル及
び一つのスカラ引数で呼び出されたなら、ベクトルＶＣ
の最終要素に格納される。この命令文はそれぞれ下記の
ＭＳＰコードを発生する。 VAVGH.w VR3,VR1,VR2 // VR1,VR2,VR3は //それぞれVA,VB,VCを格納する。 VAVGH.w VR2,VR1,SR1 // VR1,VR2,SR1は //それぞれVA,VC,s を格納する。
【００４６】４ベクトル平均 VECTOR <int,8> VC,VA,VB; VC = VA @avgq VB; 関数構文： VC = vvavq(VB,VA); この関数は図８に示すように、指数ｉを有するベクトル
ＶＡの各要素と指数ｉ＋１を有するＶＡの要素と指数ｉ
及びｉ＋１を有するベクトルＶＢの要素との平均を計算
して、指数ｉを有するベクトルＶＣの要素にその結果を
格納する。ベクトルＶＣの最終要素は定義されない。こ
の命令文はそれぞれ下記のＶＰコードを発生する。 VAVGQ.w VR3,VR1,VR2 。
【００４７】浮動ベクトルから固定ベクトルへの変換 VECTOR<float,8>VA; VECTOR<int,8>VC; int s; VC = VA @cvtff s; 関数構文： VC = vcvtff(VA,s) この関数はベクトルＶＡの各３２ビット浮動小数点要素
をベクトルＶＣの固定小数点要素に変換する。ＶＣの各
要素は整数部分と端数部分に分けられる浮動小数点数で
あるが、整数部分はｓ最上初ビットを占め、端数部分は
残りのビットを占める。この内容は下記のＶＰコードを
発生する。 VCVTFF VR3,VR1,SR1 // VR1,VR2,SR1 は //それぞれVA,VC,s を格納する。
【００４８】浮動変換のベクトル整数 VECTOR<int,8>VA; VECTOR<float,8>VC; VC = @cvtif VA; 関数構文： VC = vvcvtif(VA) この関数はベクトルＶＡの各３２ビット整数要素をベク
トルＶＣの浮動小数点要素に変換する。前記文章は下記
のＶＰコードを発生する。 VCVTIF VR2,VR1 // VR1,VR2 は //それぞれVA,VC を格納する。
【００４９】ベクトル比較及びマスク指定 VECTOR<int,8>VA,VB; MMASK M; Ｍ = VA "c op" VB; 関数構文 M = vcmpv(VA,VB,c op) ここで、"c op" は<,<=,>,>=,==, 或いは!=. この関数はベクトルＶＡとＶＢの要素単位比較を実行し
てその結果をマスクＭに格納する。マスクＭはベクトル
における各要素位置に対する所定のビット数を有する。
このビット数はデータサイズに左右される。一般に１ビ
ットはベクトルの各要素で各バイト或いはｂｙｔｅ９の
ためにある。例えば、ｉｎｔのサイズが４バイトである
ため、要素データ型ｉｎｔ４ビットはマスクに割り当て
られる。ｉ番目の要素位置に対応するマスクＭの〈要素
データ型〉に左右されるビット数は、ＶＡとＶＢのｉ番
目の要素に対するｃ−ｏｐ演算がＴＲＵＥ結果になれば
指定され、そうでなければリセットされる。マスクのビ
ットはベクトル要素と同一の位置に現れ、マスクＭはＥ
ＭＡＳＫ変数或いはＭＭＡＳＫ変数である可能性があ
る。
【００５０】ベクトルの先頭０カウント VECTOR<int,8>VC,VA; VC = @vcntlz VA; 関数構文 VC = vvcntlz(VA) この関数はベクトルＶＡの各要素における先頭０の数を
カウントしてその値をベクトルＶＣの対応要素に記録す
る。この関数は下記のＭＳＰコードを発生する。 VCNTLZ.w VR2,VR1２N ベクトル除算 VECTOR<int,8>VC,VA; int i; VC = VA @div2n i; 関数構文 VC = vdiv2n(VA,i) この関数は２i でベクトルＶＡを割ってその結果をベク
トルＶＣに格納する。前記文章は下記のＶＰコードを発
生する。 VDIV2N VR2,VR1,SR1 // VR1,VR2,SR1 は //それぞれVA,VC,i を格納する。
【００５１】ベクトル抽出 VECTOR<int,8>VA; int s,i; s = VA @extrt i; 関数構文： s = vextrt(VA,i) この関数はベクトルＶＡのｉ番目の要素を抽出してスカ
ラｓに格納する。この内容は下記のＶＰコードを発生す
る。
【００５２】ベクトル符号抽出 VECTOR<int,8>VA; VC = @extsgn2 VA; VC = @extsgn3 VA; 関数構文： VC = vextsgn2(VA); VC = vextsgn3(VA) この関数はベクトルＶＡの各要素の符号（−１，０，
１）を抽出し、ベクトルＶＣの対応要素に格納する。も
し、ＶＡ要素が正であればその符号は１である。ＶＡ要
素が負であればその符号は−１である。もし@extsgn2が
使われると、０要素の符号は０である。この命令文は下
記のＭＳＰをそれぞれ発生する。
【００５３】
【００５４】ベクトル要素１移動 VECTOR<int,8>VC,VA; int sa,sb; VC @@sa = VA @esr sb; VC @@sa = VA @esl sb; 関数構文： vesr(VC,sa,VA,sb) vesl(VC,sa,VA,sb) 関数@esrは図１０に示すように、１だけ右側にＶＡの要
素を移動し、その結果をＶＣに格納し、溢れた一番右側
要素はｓａに格納する。ＶＡの一番左側要素はｓｂが供
給する。同様に、関数＠ｅｓｌは図１０に示すように、
１だけ左側にＶＡの要素を移動し、その結果をＶＣに格
納し、溢れた一番左側要素はｓａに格納する。ＶＡの一
番右側要素はｓｂが供給する。この内容は下記のＶＰコ
ードを発生する。
【００５５】 VESR.w SR2.VR2.VR1.SR1 // VR1,VR2,SR1,SR2 は //それぞれVA,VC,sa,sb を格納する。 VESL.w SR2.VR2.VR1.SR1 // VR1,VR2,SR1,SR2 は //それぞれVA,VC,sa,sb を格納する。
【００５６】ベクトル挿入 VECTOR<int,8>VC,VA; int s; VC = VA @insrt s; 関数構文： VC = vinsrt(VA,s)ベクトル論理移動 VECTOR<int,8>VC,VA; int s; VC = VA @lsl s; //左への移動 VC = VA @lsr s; //右への移動 関数構文 VC = vlsl(VA,s);// 左への移動 VC = vlsr(VA,s);// 右への移動 この関数は特定方向にベクトルＶＡの各要素の論理移動
をｓ桁だけ行って０をもつ残りのビットを充填する。こ
の内容は下記のＶＰコードを発生する。 VLSL.w VR2,VR1,SR1 // VR1,VR2,SR1 は //それぞれVA,VC,s を格納する。 VLSL.w VR2,VR1,SR1 // VR1,VR2,SR1 は //それぞれVA,VC,s を格納する。
【００５７】ベクトル乗算 VECTOR<int,8>VC,VS,VA,VB; VECTOR<int,8>VD,VE; VD @@ VE = VA @mad(VB,VC); VS = VA @mad1(VB,VC) VC @@ VS = VA @mul VB; VD = VA @mulf VB; VC = VA @mulf VB; 関数構文 vmad(VD,VE,VA,VB,VC); vmadl(VS,VA,VB,VC); v*mul(VS,VA,VB,VC); v*mulf(VD,VA,VB); v*mull(VS,VA,VB); 関数＠ｍａｄは優先的にＶＢの対応要素だけＶＡの各要
素を乗じてＶＣの対応要素を前記乗算の倍精度(double
precision)結果に加算し、２倍精度ベクトルＶＤの対応
要素に前記加算の倍精度結果を格納する。関数＠ｍａｄ
ｌは結果の下位部分（最下位ビット）のみが単精度ベク
トルＶＳに格納されることを除いては同一の機能を行
う。関数＠ｍｕｌはＶＡの各要素をＶＢの対応要素に乗
じて倍精度結果の上位部分（最上位ビット）をＶＣの対
応要素に、結果の下位部分をＶＳの対応要素に格納す
る。命令語＠ｍｕｌｆはベクトルＶＡの各要素をＶＢの
対応要素に乗じ、倍精度結果を１ビット左に移動した後
その結果を倍精度ベクトルＶＤの対応要素に格納する。
命令語＠ｍｕｌｌはＶＡの各要素をＶＢの対応要素に乗
じて倍精度結果の下位部分（最下位ビット）をＶＳの対
応要素に格納する。前記関数は下記のＶＰコードを発生
する。
【００５８】 VMAD.w VR3,VR4,VR1,VR2 // VR1,VR2,VR3,VR4 は //それぞれVA,VB,VC,VD をそれぞれ格納する。 VMADL.w VR3,VR4,VR1,VR2 // VR1,VR2,VR3,VR4は //それぞれVA,VB,VC,VS をそれぞれ格納する。 VMUL.w VR3,VR4,VR1,VR2 // VR1,VR2,VR3,VR4 は //それぞれVA,VB,VC,VS をそれぞれ格納する。 VMULF.w VR3,VR1,VR2 // VR1,VR2,VR3は //それぞれVC,VA,VBをそれぞれ格納する。 VMULL.w VR3,VR1,VR2// 前記と同一。
【００５９】ベクトル最大値交換 VECTOR<int,8>VC,VA; VC = @maxe VA; 関数構文 VC = vmaxe(VA); この関数はベクトルＶＡの要素の偶数／奇数対（要素０
- １，２- ３，４- ５，・・・）のそれぞれを比較して
ベクトルＶＣの奇数位置（ＶＣ[ １] ，ＶＣ[３] ，Ｖ
Ｃ[ ５] ・・・）に要素の小さい部分を格納し、偶数位
置（ＶＣ[ ０]，ＶＣ[ ２] ，ＶＣ[ ４] ・・・）に大
きい部分を格納する。前記文章は下記のＶＰコードを発
生する。 VMAXE.w VR2,VR1//VR1,VR2はそれぞれVA，VCを格納す
る。
【００６０】ベクトル回転 VECTOR<int,8>VC,VA,VB; int i; VC = VA @rol i; VC = VA @rol i; 関数構文 VC = vrol(VA,i)//左への回転 VC = vrol(VA,i)//右への回転 この関数はベクトルＶＡの各要素をｉビット位置だけ回
転してその結果をベクトルＶＣに格納する。＠ｒｏｌで
はビットが左に（最下位ビットから最上位ビットへ）回
転し、＠ｒｏｒでは右に（最上位ビットから最下位ビッ
トへ）回転する。
【００６１】前記命令文は下記のＭＳＰコードを発生す
る。 VROL.w VR2,VR1,SR1 // VR1,VR2,SR1は //それぞれVA,VC,i を格納する。 VROR.w VR2,VR1,SR1 // VR1,VR2,SR1は //それぞれVA,VC,i を格納する。
【００６２】多数回帰結果演算 Ｃ＋＋には多数回帰結果を扱うのが直説的でない。しか
し、ＭＳＰ命令語集合は２つのベクトルレジスタまたは
２つのスカラレジスタにその結果を回帰させる構造的概
念を支援する。従って、ＶＩＶＩＤは多数対象のための
特殊構文を提供して標準Ｃ＋＋指定演算を拡張する。
【００６３】ベクトル論理移動 VECTOR(int,8)VC,VD,VA; int i; VC = VA @lsl i; VC = VA @lsr i; 関数構文 VC = vlsl(VA,i) VC = vlsr(VA,i) この関数はベクトルＶＡの各要素をｉビット数だけ論理
的に移動してその結果をベクトルＶＢの対応要素に格納
する。＠ｌｓｌの場合、ｉ最下位ビットが０で充填さ
れ、＠ｌｓｒの場合、ｉ最上位ビットが０で充填され
る。この関数は下記のＭＳＰコードを発生する。 VLSL.w VR2,VR1,SR1 // VR1,VR2,SR1 は //それぞれVA,VC,i を格納する。 VLSR.w VR2,VR1,SR1 // 前記と同一。
【００６４】シャフル VECTOR(int,8)VC,VD,VA,VB; VC @@ VD = VA @shfl VB; 関数構文 vshfl(VC,VD,VA,VB); この関数は図４に示すように、ベクトルＶＡとＶＢの要
素をシャフルしてその結果をベクトルＶＣとＶＤに格納
する。より詳しく説明すると、ＶＢはＶＣ：ＶＤ（Ｖ
Ｃ，ＶＤの連鎖）の偶数要素（ワード０，２，・・・）
に格納され、ＶＡは奇数要素に格納される。 VD[0] = VB[0],VD[2] = VB[1],...VD[14] = VB[7] VC[0] = VB[8],VC[2] = VB[9],...VC[14] = VB[15]; VD[1] = VA[0],VD[3] = VA[1],...VD[15] = VA[7] VC[1] = VA[8],VC[3] = VA[9],...VC[15] = VA[15]. この内容は下記のＶＰコードを発生する。 VSHFL.w VR3,VR4,VR1,VR2 // VR1,VR2,VR3,VR4は //それぞれVA,VB,VC,VD を格納する。
【００６５】アンシャフル VC @@ VD = VA @unshfl VB; 関数構文 vunshfl(VC,VD,VA,VB); この関数は図５に示すように、＠ｓｈｆｌの逆演算、即
ちベクトルＶＡとＶＢをアンシャフルしてその結果をベ
クトルＶＣとＶＤに格納する。より詳しく説明すると、
ＶＡ：ＶＢの偶数要素（ワード０，２，・・・）はＶＤ
に複写され、ＶＤ：ＶＡの奇数要素はＶＣに複写され
る。
【００６６】 VD[0] = VB[0],VD[1] = VB[2],...VD[7] = VB[14] VD[8] = VB[0],VD[9] = VA[2],...VC[15] = VA[14]; VC[0] = VB[1],VC[1] = VB[3],...VC[7] = VB[15] VD[8] = VA[1],VD[9] = VA[3],...VD[15] = VA[15]. 前記文章は下記のＶＰコードを発生する。 VUNSHFL.w VR3,VR4,VR1,VR2 // VR1,VR2,VR3,VR4は //それぞれVA,VB,VC,VD を格納する。
【００６７】ベクトルデータ型のための現Ｃ演算子のオ
ーバローディング ＿ＶＥＣＴＯＲ演算子がＣ及びＣ＋＋の標準データ型と
同一の構文を使用するようにするために、一部の演算子
はオーバロードされる。即ち、コンパイラがこの演算子
の一つを認識すると、適した機械語命令を発生するため
にオーバランドのデータ型を参照する。下記の事項は＿
ＶＥＣＴＯＲデータ型のためにオーバロードされた現Ｃ
／Ｃ＋＋演算子の目録である。
【００６８】ベクトル上の標準算術演算 標準算術演算全部はベクトルに作用するためにオーバロ
ードされる。これは加算、減算、乗算、除算などを含
む。 下記のＶＩＶＩＤコード： VECTOR<int,8>VC,VA,VB; VC = VA + VB； は下記のＭＳＰコードを発生する。 VADD.w = VR3,VR1,VR2 // VR1,VR2,VR3 は // それぞれVA,VB,VCを格納する。 同様に、 VC = VA * VB; は VMUL.w VR3,VR1,VR2 // 前記と同様なことを発生する。 VC = VA - VB; は VSUB.w VR3,VR1,VR2 // 前記と同様なことを発生する。 VC = VA && VB は VAND.w VR3,VR1,VR2//前記と同様なことを発生する。
【００６９】ベクトル要素の左／右論理移動 VECTOR<int,8>VC,VA; int s; VC = VA >> i; VC = VA << i; ＶＩＶＩＤのシフト演算子はオーバロードされて要素単
位移動を行う。前記式は最上位ビットに０が充填された
状態でベクトルＶＡの各要素がｉビットずつ左又は右に
それぞれ移動することを示す。前記命令文は下記のＭＳ
Ｐコードを発生する。 VLSR.w VR2,VR1,SR1 VLSL.w VR2,VR1,SR1。
【００７０】乗算及び加算 下記の乗算／加算構成はコンパイラによって認識され
る。 VECTOR<int,8>VC,VD,VA,VB; VD = VA * VB + VC; コンパイラは下記のＭＳＰコードを発生する。 VMAD.w VR3,VR4,VR1,VR2平均 下記の式もコンパイラによって認識される。 VECTOR<int,8>VC,VA,VB; VC = (VA + VB)/2; コンパイラは下記のＭＳＰコードを発生する。
【００７１】VAVG.w VR3,VR1,VR2。
【００７２】演算子優先権及び数式評価 @operatorsに対する優先方式は下記のようである。 １）単項演算子(unary operator)が一番優先的である。
即ち、 @extsgn VA @addh VB は下記のように解釈される： (@extsgn VA) @addh VB ２）@shufl @unshufｌのように多数の結果を回帰する演
算子は単一結果を回帰する演算子に対して一番最後の優
先権をもつ。これは多数の結果が一番最後に生産された
結果であって、より少ない数のソースオペランドを期待
する演算との意味論的な葛藤を引き起こすことを保障す
るためである。
【００７３】例えば、文章 VECTOR<int,8>VC,VD,VA,VB,VX,VY; VD @@ VC = VA @shfl VB @addh VX @avg VY; は下記のように解釈される。 VD @@ VC = VA @shfl((VB @addh VX)@avg VY); 言い換えれば、シャフルは最終演算である。同様に、 VD @@ VC = VA @addh VB @avg VY @shfl VZ; は下記のように解釈される。 VD @@ VC = ((VA @addh VB)@avg VY @shf1 VZ; は下記のように解釈される。 ３）いろいろ演算子が同一の優先権をもっていれば、左
／右優先権が適用される。
【００７４】ベクトルポインタ及び別名分析 ＶＩＶＩＤはベクトルにポインタを用いる便利さを提供
する。宣言文はポインタの指すベクトルのサイズを提供
しなければならない。言い換えれば、＿ＶＥＣＴＯＲの
サイズはデータ型の必須部分として取り扱われ、宣言文
の一部として必要である。結果的にベクトルのポインタ
宣言文は下記の通りである。 VECTOR<int,16> * VA; 先行コードはＶＡが１６３２- ビット整数のベクトルに
対するポインタであることを宣言する。ＡＮＳＩＣの標
準ポインタ算術はベクトルポインタによって支援され
る。従って、一例として、ベクトルポインタはベクトル
における特定要素を索引処理するのに用いるか、ベクト
ルアドレスを関数にパスするのに用いることができる。
ベクトルポインタの典型的な使用例は下記の通りであ
る。
【００７５】ベクトルポインタを通じた索引処理 ベクトルポインタを通じてベクトルから特定要素を選択
するためには、ポインタ値に要素の索引を単純に加算し
て下記のように＊演算子を用いる。 VECTOR<int,8> VA; int x; x = *(VA + 4); 前記コードはＶＡがスカラ変数ｘを指すベクトルで４番
目の要素を割り当てる。
【００７６】ベクトルポインタを引数として関数にパス
する 前記ＶＡ宣言文があると仮定すると、下記のようにポイ
ンタを関数にパスすることができる。 DCT fn(VA); 前記ＤＣＴ＿ｆ関数インタフェースは下記の構文を有す
る。 ＶＩＶＩＤの効率性を説明する一例をここで提示する。
２つのベクトルをシャフルするための下記のＣプログラ
ムを参照。
【００７７】 void shuffle(int,VA[],int VB[],int VC[],int VD[]) ｛ int i,j; d = 0: for(i=0; i<7;i+ = 2) ｛ VC[i] = VA[j]; VC[i+1] = VB[J]; j++; ｝ j = 4; for(i=0; i<7; i+ = 2) ｛ VD[i] = VA[j]; VD[i+1] = VB[j]; j++ ｝ ｝ ＶＩＶＩＤにおいて、このプログラムは単純に一つの命
令文として作成されることができる： VD @@ VC = VA @shfl VB;名前空間 全てのベクトルコプロセッサ（ＶＣＰ）関数はVCP::fn
nameのようなＶＣＰ名前空間にある。従って、これら
はＡＲＭ７プログラムから偶然呼び出されることができ
ない。また、Ｉ／ＯライブラリはＶＣＰ側の一つ及びＡ
ＲＭ７側の一つずつ２個の互いに異なるバージョンを有
する。ＶＣＰライブラリはＶＣＰ名前空間に属する。例
えば、ＶＣＰプログラムはVCP::fopen,VCP::fwriteなど
を使用し、ＡＲＭプログラムはfopen とfwriteを引き続
き用いてこれら関数のＡＲＭ７バージョンを呼び出す。
【００７８】ＶＩＶＩＤのＣ／Ｃ＋＋の並列プログラム
拡張 ＶＩＶＩＤはベクトルプロセッサＶＰとＡＲＭプロセッ
サの全てのための二重スレッドプログラムを便利に作成
するようにし、２つのプログラム間の同期化及びコーデ
ィネーションを便利に管理するようにする拡張機能を提
供する。本発明に適した二重プロセッサをコーディネー
トし同期化する方法としては、“Coordination and Syn
chronization of an Asymmetric,Single-Chip,Dual Mul
tiprocessor ”という発明の名称でモアタズエイ、モア
メド、ハンチョルバック及びルツロングヌエンを出願人
として１９９６年８月２６日付けで出願された米国特許
出願第０８/ ７０３，４３４号の出願明細書に開示され
ており、この米国特許出願書の内容は本明細書で参照と
して引用される。ＶＩＶＩＤの提供される主な特徴はフ
ォーク／ジョイン(fork/join) メカニズム、バリヤ(bar
rier) 同期化、ロック(locks) 、セマホア(semaphore)
を介したタスキング(tasking) である。
【００７９】フォーク／ジョインを通じた明示的な課題
遂行 ＭＳＰプログラミングモデルによれば、図１に示すよう
に、ＡＲＭ７プロセッサはＶＰを制御し得るが、ＶＰは
ＡＲＭ７プロセッサを制御することができない。ＡＲＭ
７プログラムはＶＰに課題をスケジューリングし、この
課題と同期を保持する役割を果たす。この目的のために
２つの構成がＶＩＶＩＤに提供される。
【００８０】 FORK<function identifier>; // FORKはＶＩＶＩＤプログラムのＡＲＭ７ // セグメントにのみ登場する。 JOIN; // Join はＶＩＶＩＤプログラムのＶＰセグメントにのみ登場する。 フォーク文の意味はＶＰがフォークに規定された関数を
実行し始め、ＡＲＭ７プログラムはフォークの次の文章
を実行することである。フォーク文は下記の命令語を発
生する。 STARTVP.cond // 付録Ａ参照 ジョイン文はＶＰが課題実行を終了したことをＡＲＭ７
に知らせることを意味する。ＶＩＶＩＤのジョイン文は
下記の命令語を発生する。 VCJOIN.cond Offset //付録Ａの参照。
【００８１】バリヤ同期化 並列処理プログラミングにおいて、プロセッサが同時に
実行するように保障されたプログラムのポイントが必要
であるが、このポイントはバリヤと呼ぶ。ＭＳＰの場
合、２つのプロセッサＶＰ，ＡＲＭ７がある。従って、
バリヤはバリヤに達しようとする第１プロセッサが他の
プロセッサを待つことを意味する。バリヤポイント以後
は両プロセッサが同時に実行する。バリヤ同期化はＶＳ
ＹＮＣＨ，ＶＰＴＥＳＴ，ＶＣＩＮＴ命令語を用いて具
現される。
【００８２】バリヤに対するＶＩＶＩＤ構文は
【００８３】ロック及びセマホア ＶＩＶＩＤはロック管理特徴を提供する。ＬｏｃｋＶａ
ｒは所定変数がｌｏｃｋ変数、即ちＶＰとＡＲＭ７プロ
グラムとも共有データ構造に対する独占的な接近を獲得
するか、危険地域(critical section)を具現するために
使用する共有メモリの変数であることを宣言する。ＶＩ
ＶＩＤプログラムはＬＯＣＫ構成を用いてロックに対す
る接近を要請する。この機能は基礎的なものであり、付
録Ａに記述されたＴＥＳＴＳＥＴ命令文を用いて具現さ
れる。もしロックが獲得されなければ、プログラムはロ
ック変数を待ちながら、ＬＯＣＫ文の次に実行しない。
ＶＩＶＩＤＵＮＬＯＣＫ文はロックを解除し、危険地
域、即ち相互排除を要求するコードの終わりを表示す
る。
【００８４】 LockVar x; //xがlock変数であることを宣言する。 LOCK(x); //危険地域 UNLOCK(x); ロック及びセマホアはTESTSET 文を用いて具現される。
【００８５】ＶＩＶＩＤプログラミング要素Ｃ→のため
のＢＮＦ文法 下記の文法はBackus-Naur Form(BNF) におけるＶＩＶＩ
Ｄベクトル拡張構文を規定する。ＢＮＦはプログラミン
グ言語構文を記述するために用いられた形式上の表示で
ある。典型的なＢＮＦは、終了シンボルとして知られた
トークン集合、非終了シンボル集合、分離子（：：＝）
と分離子の左側に非終了シンボル、分離子右側の一連の
トークン及び非終了シンボルを一つ以上含み、ＯＲの左
右シンボルがその代わりに用いられることを指すＯＲ
（ここでは’｜’）によって分離されるプロダクション
(production)集合、非終了開始シンボルの指定など４つ
の成分を含む。
【００８６】言語構文はＢＮＦにおいて、その一番目は
開始シンボルから開始され、最後は終了トークンで終わ
るプロダクション集合によって規定される。中間プロダ
クションは一番目のプロダクションにおける各非終了シ
ンボルを追加定義して結果的に各非終了シンボルが一連
の非終了シンボルで置き換えられるようにする。ＢＮＦ
で規定された言語において、各文章はこれを記述するト
ークン目録を発生するために、開始シンボルから開示さ
れ、追ってのプロダクションによって一番目のプロダク
ションで各要素を代置することにより発生する。ＶＩＶ
ＩＤＢＮＦはKernighan & Ritchie の付録Ａに提示され
たＡＮＳＩＣ要素の文法に基づき、ベクトル延長の全て
の構成及び変化は太い(bold)活字で表示される。
【００８７】
【表１】
【００８８】本発明の一部実施の形態はベクトルプロセ
ッサ構造をＣとＣ＋＋でない他の高級言語で現す。この
高級言語はアセンブリ言語よりは高い水準の言語であ
る。この高級言語は少なくとも一つの命令文を含むが、
この言語はその命令文が機械語で具現される正確な方式
を規定しない。例えば、Ｃ言語コード int a,b,c; a = b + c; を見よう。この命令文は下記の機械語で記述することが
できる。ここで、Ａ，Ｂ，Ｃは変数ａ，ｂ，ｃの論理メ
モリアドレスを表示する。
【００８９】 VL.w SR1,B, 0 VL.w SR2,C, 0 VADD.w SR3,SR1,SR2 VSTO.w SR3,A 本発明の高級言語はメモリ変数を含むが、この変数がベ
クトルプロセッサにどのように格納されるかを規定しな
い。例えば、Ｃ言語プログラムが int a; を定義すると、変数ａは主メモリまたはレジスタに格納
することができる。Ｃ言語プログラムがレジスタ利用可
能であってレジスタに変数を格納するように規定すると
しても、或いはレジスタに変数を実際格納するとして
も、具体的なレジスタはＣプログラムでないＣコンパイ
ラによって規定される。この高級言語の長所としては具
体的な機械語命令や変数格納方式などの詳細な具現方法
からプログラマの手数が省ける。
【００９０】また、ベクトルプロセッサの命令文の露出
とともに、変数が正確にどこに、即ち主メモリ、レジス
タ、或いはあるレジスタに格納するかを決定する必要が
ない。しかし、効率的な機械語コード（迅速に実行され
る小さいコード）を生成するのにプログラマがコンパイ
ラを支援するようにすることができる。これはプログラ
マがベクトルプロセッサ（２８８ビットベクトル、ｂｙ
ｔｅ９）の支援データ型を定義するようにすることによ
り達成される。ベクトルがベクトルプロセッサによって
支援されないサイズを有するとしても、＿ＶＥＣＴＯＲ
文に規定されたサイズのベクトルを含むベクトルプロセ
ッサでコンパイラがベクトルの組合せを割り当てること
は簡単である。
【００９１】これと共に、本発明のＣ言語拡張はベクト
ルプロセッサの命令語に対応する命令語を含む。もしＣ
命令文のオペランドが対応するベクトルプロセッサ命令
文を支援し得るデータ型を有するならば、コンパイラは
Ｃ命令文を対応するＶＰ命令文に容易に変換することが
できる。もし前記オペランドのデータ型がＶＰ命令文に
よって直接支援されないならば（例えば、オペランドが
６４バイトでなく、７０バイトのベクトル）コンパイラ
は対応するＶＰ命令文を容易に幾度も用いてＣ命令文を
具現することができる。なお、図９、図１１〜図１４は
それぞれ、本発明の一部実施の形態に用いられるベクト
ルプロセッサの演算を説明するためのブロック図であ
る。
【００９２】本発明を特定の好ましい実施の形態に関連
して説明したが、本発明は必ずしもこれに限定されるの
ではない。一部の実施の形態は他の演算集合を提供し、
２つ以上のプロセッサを備える。従って、特許請求範囲
によって示される本発明の精神や分野を離脱しない範囲
内での本発明の種々の改造または変形は本発明の範疇に
含まれる。
【００９３】付録Ａ 表Ａ．１はベクトルプロセッサ相互作用のためのＡＲＭ
７命令語集合の拡張を示す。
【００９４】
【表２】
【００９５】
【表３】
【００９６】表Ａ２は誤りのある命令語を実行する前に
検出されて報告されたＡＲＭ７の例外処理目録である。
例外処理ベクトルアドレスは１６進表記法で与えられ
る。
【００９７】
【表４】
【００９８】次に、ＡＲＭ７命令語集合の拡張構文を記
述する。命名法説明及び命令語フォーマットのためのＡ
ＲＭ構造文書またはＡＲＭ７データシート（１９９４年
に発行された文書番号ＡＲＭＤＤＩ００２０Ｃ）を参照
する。ＡＲＭ構造はコプロセッサインタフェースのため
の３つの命令語フォーマットを提供する： １．コプロセッサデータ演算（ＣＤＰ） ２．コプロセッサデータ移動（ＬＤＣ，ＳＴＣ） ３．コプロセッサレジスタ転送（ＭＲＣ，ＭＣＲ） ＭＳＰ構造的拡張は３つの形式をいずれも利用する。コ
プロセッサのデータ演算フォーマット（ＣＤＰ）はＡＲ
Ｍ７に回帰する必要のない演算に用いられる。
【００９９】
【表５】
【０１００】ＣＤＰフォーマットのフィールドは次の規
約をもつ：
【０１０１】
【表６】
【０１０２】コプロセッサデータ転送フォーマット（Ｌ
ＤＣ，ＳＴＣ）はベクトルプロセッサのレジスタの部分
集合をメモリに直接ロードするか格納することに用いら
れる。ＡＲＭ７プロセッサはワードアドレスを供給する
ものであり、ベクトルプロセッサはデータを供給又は収
容して、転送されたワードの数を制御する。より詳細な
ことはＡＲＭ７データシートを参照する。
【０１０３】
【表７】
【０１０４】このフォーマットのフィールドは次の規約
をもつ：
【０１０５】
【表８】
【０１０６】コプロセッサレジスタ転送フォーマット
（ＭＲＣ，ＭＣＲ）はＡＲＭ７とベクトルプロセッサと
の間に直接的な情報通信のために用いられる。このフォ
ーマットはＡＲＭ７レジスタとベクトルプロセッサスカ
ラまたは特殊レジスタとの間の移動に用いられる。
【０１０７】
【表９】
【０１０８】このフォーマットのフィールドは次の規約
を持つ：
【０１０９】
【表１０】
【０１１０】拡張ＡＲＭ命令語説明 拡張ＡＲＭ命令語はアルファベット順で記述される。
【０１１１】ＣＡＣＨＥ キャッシュ演算
【０１１２】
【表１１】
【０１１３】・アセンブラ構文 ＳＴＣ｛ｃｏｎｄ｝ ｐ１５，ｃＯｐｃ，〈Ａｄｄｒｅ
ｓｓ〉 ＣＡＣＨＥ｛ｃｏｎｄ｝Ｏｐｃ，〈Ａｄｄｒｅｓｓ〉 ここで、ｃｏｎｄ＝｛ｅｑ，ｈｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｖｓ，ｖｃ，ｈｉ，Ｉｓ，ｇｅ，Ｉｔ，ｇｔ，ｌ
ｅ，ａｉ，ｎｖ｝、Ｏｐｃ＝｛０，１，３｝。ＬＤＣ／
ＳＴＣフォーマットのＣＲｎフィールドがＯｐｃの規定
に用いられるので、ｏｐｃｏｄｅの十進数表記は必ず第
１構文で文字“ｃ”を先行しなければならない（即ち、
０の代わりにｃＯを使用する）。アドレスモード構文の
ＡＲＭ７データシートを参照する。
【０１１４】
【表１２】
【０１１５】・説明 この命令語はＣｏｎｄが真の時にのみ実行される。Ｏｐ
ｃ〈３：０〉は次の演算を規定する： ・演算 ＥＡの算出方法についてはＡＲＭ７データシートを参照
する。 ・例外処理 ＡＲＭ７保護違反。
【０１１６】ＩＮＴＶＰ インタラプトベクトルプロセッサ
【０１１７】
【表１３】
【０１１８】・アセンブラ構文 ＣＤＰ｛ｃｏｎｄ｝ｐ７，１，ｃ０，ｃ０，ｃｏ ＩＮＴＶＰ｛ｃｏｎｄ｝ ここで、ｃｏｎｄ＝｛ｅｑ，ｎｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｖｓ，ｖｃ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌ
ｅ，ａｉ，ｎｓ｝ ・説明 この命令語はＣｏｎｄが真の時にのみ実行される。この
命令語によってベクトルプロセッサは停止し、ＡＲＭ７
はベクトルプロセッサの停止を待たず、次の命令語実行
し続ける。ＭＦＥＲ作業中待機(busy-wait) ループはこ
の命令語実行後ベクトルプロセッサが停止したか否かを
チェックするのに用いられる。この命令語はベクトルプ
ロセッサが予めＶＰ＿ＩＤＬＥ状態にあれば、効力がな
い。 ビット１９：１２、７：１５、及び３：０は予約され
る。 ・例外処理 ベクトルプロセッサ使用不可。
【０１１９】ＭＦＥＲ 拡張レジスタからの移動
【０１２０】
【表１４】
【０１２１】・アセンブラ構文 ＭＲＣ｛ｃｏｎｄ｝ｐ７，２，Ｒｄ，ｃＰ，ｃＥＲ，０ ＭＦＥＲ｛ｃｏｎｄ｝Ｒｄ，ＲＮＡＭＥ ここで、ｃｏｎｄ＝｛ｅｑ，ｈｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｒｓ，ｖｃ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌ
ｅ，ａｌ，ｎｖ｝，Ｒｄ＝｛ｒ０，・・・ｒ１５｝，Ｐ
＝｛０，１｝，ＥＲ＝｛０，・・１５｝である。ＲＮＡ
ＭＥは構造的に特定レジスタニモニック（即ち、ＰＥＲ
０或いはＣＳＲ）を参照する。
【０１２２】
【表１５】
【０１２３】・説明 この命令語はＣｏｎｄが真の時にのみ実行される。ＡＲ
Ｍ７レジスタＲｄは下の表に示すように、Ｐ：ＥＲ
〈３：０〉に規定された拡張レジスタＥＲから移動す
る。拡張レジスタの説明のためのセクション１．２を参
照する。 ・例外処理 使用者モード時ＰＥＲｘアクセスを試みる時の保護違
反。
【０１２４】ＭＦＶＰ ベクトルレジスタからの移動
【０１２５】
【表１６】
【０１２６】・アセンブラ構文 ＭＲＣ｛ｃｏｎｄ｝ ｐ７，１，Ｒｄ，Ｃｒｎ，ＣＲ
ｍ，０ ＭＦＶＰ｛ｃｏｎｄ｝ Ｒｄ，ＲＮＡＭＥ ここで、ｃｏｎｄ＝｛ｅｑ，ｎｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｖｓ，ｖｃ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌ
ｅ，ａｌ，ｎｖ｝，Ｒｄ＝｛ｒ０，・・・・ｒ１５｝，
ＣＲｎ＝｛ｃ０，・・・ｃ１５｝，ＣＲｍ＝｛ｃ０，・
・ｃ１５｝である。ＲＮＡＭＥは構造的に特定レジスタ
ニモニック（即ち、ＳＰ０またはＶＣＳ）を参照する。
【０１２７】・説明 この命令はＣｏｎｄが真の時にのみ実行される。ＡＲＭ
７レジスタＲｄはベクトルプロセッサのスカラ／特殊レ
ジスタＣＲｎ〈１：０〉：ＣＲｍ〈３：０〉から移動す
る。レジスタ転送のためのベクトルプロセッサレジスタ
番号指定セクション３．２．３を参照する。ＣＲｎ
〈３：２〉と共にビット７．５は予約される。ベクトル
プロセッサレジスタマップは次の表に示される。ベクト
ルプロセッサ特殊レジスタ（ＳＰ０〜ＳＰ１５）のため
の表１５を参照する。
【０１２８】
【表１７】
【０１２９】ＳＲ０は常に３２ビット０と読み取り、そ
の書込は無視する。 ・例外処理 ベクトルプロセッサ使用不可。
【０１３０】ＭＴＥＲ 拡張レジスタからの移動
【０１３１】
【表１８】
【０１３２】・アセンブラ構文 ＭＲＣ｛ｃｏｎｄ｝ｐ７，２，Ｒｄ，ｃＰ，ｃＥＲ，０ ＭＦＥＲ｛ｃｏｎｄ｝Ｒｄ，ＲＮＡＭＥ ここで、ｃｏｎｄ＝｛ｅｑ，ｈｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｒｓ，ｖｃ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌ
ｅ，ａｌ，ｎｖ｝，Ｒｄ＝｛ｒ０，・・・ｒ１５｝，Ｐ
＝｛０，１｝，ＥＲ＝｛０，・・１５｝である。ＲＮＡ
ＭＥは構造的に特定レジスタニモニック（即ち、ＰＥＲ
０或いはＣＳＲ）を参照する。 ・説明 この命令語はＣｏｎｄが真の時にのみ実行される。ＡＲ
Ｍ７レジスタＲｄは下記の表に示すように、Ｐ：ＥＲ
〈３：０〉に規定された拡張レジスタＥＲから移動す
る。
【０１３３】
【表１９】
【０１３４】・例外処理 使用者モード時ＰＥＲｘアクセスを試みる時の保護違
反。
【０１３５】ＭＴＶＰ ベクトルレジスタへの移動
【０１３６】
【表２０】
【０１３７】・アセンブラ構文 ＭＲＣ｛ｃｏｎｄ｝ｐ７，１，Ｒｄ，Ｃｒｎ，ＣＲｍ，
０ ＭＦＶＰ｛ｃｏｎｄ｝Ｒｄ，ＲＮＡＭＥ ここで、ｃｏｎｄ＝｛ｅｑ，ｎｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｒｓ，ｖｃ，ｈｉ，ｌｓ，ｇｅ，ｌｔ，ｇｔ，ｌ
ｅ，ａｌ，ｎｖ｝，Ｒｄ＝｛ｒ０，・・・ｒ１５｝，Ｃ
Ｒｎ＝｛ｃ０，・・ｃ１５｝、ＣＲｍ＝｛ｃ０，・・・
ｃ１５｝である。ＲＮＡＭＥは構造的に特定レジスタニ
モニック（即ち、ＳＰ０或いはＶＣＳ）を参照する。
【０１３８】・説明 この命令語はＣｏｎｄが真の時にのみ実行される。ＡＲ
Ｍ７レジスタＲｄはベクトルプロセッサのスカラ／特殊
目的レジスタＣＲｎ〈１：０〉：ＣＲｍ〈３：０〉から
移動する。ＣＲｎ〈３：２〉とともにビット７：５は予
約される。ベクトルプロセッサレジスタマップは下記に
示される。
【０１３９】
【表２１】
【０１４０】・例外処理 ベクトルプロセッサ使用不可。
【０１４１】ＰＦＴＣＨ プリフェッチ
【０１４２】
【表２２】
【０１４３】・アセンブラ構文 ＬＤＣ｛ｃｏｎｄ｝ｐ１５，２，〈Ａｄｄｒｅｓｓ〉 ＰＦＴＣＨ｛ｃｏｎｄ｝〈Ａｄｄｒｅｓｓ〉 ここで、ｃｏｎｄ＝｛ｅｑ，ｈｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｒｓ，ｖｃ，ｈｉ，I ｓ，ｇｅ，ｌｔ，ｇｔ，ｌ
ｅ，ａｌ，ｎｖ｝、アドレスモード構文のＡＲＭ７デー
タシートを参照する。 ・説明 この命令はＣｏｎｄが真の時にのみ実行される。ＥＡに
よって規定されたキャッシュラインはＡＲＭ７データキ
ャッシュにプリフェッチされる。 ・演算 ＥＡの計算方式に関するＡＲＭ７データシートを参照す
る。 ・例外処理 なし。
【０１４４】ＳＴＡＲＴＶＰ ベクトルプロセッサ開始
【０１４５】
【表２３】
【０１４６】・アセンブラ構文 ＣＤＰ｛ｃｏｎｄ｝ｐ７，ｃ０，ｃ０，ｃ０ ＳＴＡＲＴＶＰ｛ｃｏｎｄ｝ ここで、ｃｏｎｄ＝｛ｅｑ，ｈｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｖｓ，ｖｃ，ｈｉ，Ｉｓ，ｇｅ，ｉｔ，ｇｔ，ｌ
ｅ，ａｌ，ｎｖ｝ ・説明 この命令はＣｏｎｄが真の時にのみ実行される。この命
令はベクトルプロセッサが実行を開始し、自動的にＶＩ
ＳＲＣ〈ｖｊｐ〉とＶＩＳＲＣ〈ｖｉｐ〉をクリアする
ようにする。ＡＲＭ７はベクトルプロセッサの実行開示
を待たず、次の命令を実行する。
【０１４７】ベクトルプロセッサの状態はこの命令が行
われる前に所定の状態に初期化されるべきである。この
命令は前記ベクトルプロセッサが予めＶＰ＿ＲＵＮ状態
にあれば、効力がない。ビット１９：１２、７：５、及
び３：０は予約される。 ・例外処理 ベクトルプロセッサ使用不可。
【０１４８】ＴＥＳＴＳＥＴ テスト及びセット
【０１４９】
【表２４】
【０１５０】・アセンブラ構文 ＭＲＣ｛ｃｏｎｄ｝ｐ７，０，Ｒｄ，ｃＯ，ｃＥＲ，０ ＴＥＳＴＳＥＴ｛ｃｏｎｄ｝Ｒｄ，ＲＮＡＭＥ ここで、ｃｏｎｄ＝｛ｅｑ，ｈｅ，ｃｓ，ｃｃ，ｍｉ，
ｐｌ，ｒｓ，ｒｅ，ｈｉ，ｌｓ，ｇｅ，Ｉｔ，ｇｔ，ｌ
ｅ，ａｌ，ｎｖ｝，Ｒｄ＝｛ｒ０，・・ｒ１５｝，ＥＲ
＝｛０，・・１５｝。ＲＡＮＡＭＥは構造的にレジスタ
ニモニック（即ち，ＵＥＲ１或いはＶＡＳＹＮＣ）を参
照する。
【０１５１】・説明 この命令はＣｏｎｄが真の時にのみ実行される。この命
令はＵＥＲｘの内容をＲＤに戻り、ＵＥＲｘ〈３０〉を
１にセットする。ＡＲＭ７レジスタ１５が目的地レジス
タとして規定されると、ＵＥＲｘ〈３０〉はＣＰＳＲの
Ｚビットに戻って小さい作業中待機ループが具現される
ことができる。現在ＵＥＲ１のみがこの命令と動作する
ように定義されている。ビット１９：１７と７：５は予
約される。 ・例外処理 なし。
【０１５２】付録Ｂ マルチメディアプロセッサ３００はプロセッサ３１０が
ＭＦＥＲとＭＴＥＲ命令語によってアクセスする拡張レ
ジスタを定義する構造からなっている。この拡張レジス
タは特権的な(privileged)拡張レジスタと使用者拡張レ
ジスタとを含む。特権的な拡張レジスタはマルチメディ
ア信号プロセッサの作動を制御するのに主に用いられる
もので、表Ｂ．１に示されている。
【０１５３】
【表２５】
【０１５４】制御レジスタはＭＳＰ３００の演算を制御
する。ＣＴＲの全てのビットはリセット時にクリアされ
る。前記レジスタ定義は表Ｂ．２に示されている。
【０１５５】
【表２６】
【０１５６】
【表２７】
【０１５７】状態レジスタはＭＳＰ３００の状態を示す
もので、ＳＴＲフィールドの全てのビットはリセット時
にクリアされる。このレジスタ定義は表Ｂ．３に示され
ている。
【０１５８】
【表２８】
【０１５９】プロセッサバージョンレジスタはプロセッ
サのマルチメディア信号プロセッサ群れの特定プロセッ
サの特定バージョンを確認する。ベクトルプロセッサイ
ンタラプトマスクレジスタＶＩＭＳＫは、プロセッサ３
１０へのベクトルプロセッサ例外処理報告を制御する。
ＶＩＭＳＫの各ビットは、ＶＩＳＲＣレジスタの対応ビ
ットと共にセットされる時、ＡＲＭ７インタラプト例外
処理例外を可能にする。しかし、これはベクトルプロセ
ッサ例外処理が検出される方式の影響されず、この例外
処理がＡＲＭ７をインタラプトするか否かにのみ影響さ
れる。ＶＩＭＳＫの全てのビットはリセット時にクリア
される。レジスタ定義は表Ｂ．４に示されている。
【０１６０】
【表２９】
【０１６１】ＡＲＭ７命令アドレス区切り点レジスタは
ＡＲＭ７プログラムデバッギング処理を支援する。その
レジスタ定義は表Ｂ．５に示されている。
【０１６２】
【表３０】
【０１６３】ＡＲＭ７データアドレス区切り点レジスタ
はＡＲＭ７プログラムデバッギング処理を支援する。こ
のレジスタ定義は表Ｂ．６に示されている。
【０１６４】
【表３１】
【０１６５】スクラッチパッドレジスタはキャッシュサ
ブシステム３３０のＳＲＡＭを用いて形成されたスクラ
ッチパッドのアドレスとサイズを構成する。このレジス
タ定義は表Ｂ．７に示されている。
【０１６６】
【表３２】
【０１６７】使用者拡張レジスタはプロセッサ３１０，
３２０の同期化のために主に用いられる。使用者拡張レ
ジスタはビット３０にマップされ、現在只１つのビット
をもつように定義されており、例えば“ＭＦＥＲＲ１
５，ＵＥＲｘ”のような命令語はビット値をＺフラグ側
に戻す。ＵＥＲｘ〈３１〉及びＵＥＲｘ〈２９：０〉は
常に０と読み取られる。この使用者拡張レジスタは表
Ｂ．８に記述されている。
【０１６８】
【表３３】
【０１６９】表Ｂ．９は電源供給リセット時の拡張レジ
スタの状態を示す。
【０１７０】
【表３４】
【０１７１】付録Ｃ ベクトルプロセッサ３２０の構造は３２個の３２ビット
スカラレジスタ；３２個の２８８ビットベクトルレジス
タの２バック：１対の５７６ビットベクトル累算器レジ
スタ；３２ビット特殊目的レジスタセットを含む。スカ
ラ、ベクトル、累算器レジスタは一般的なプログラミン
グのためのものであり、多くの多様なデータ型を支援す
る。
【０１７２】下記のような表記法は本節とその付属節に
用いられる。：ＶＲはベクトルレジスタを示す；ＶＲｉ
はｉ番目のベクトルレジスタ( ゼロオフセット) を示
す；ＶＲ［ｉ］はベクトルレジスタＶＲにおけるｉ番目
のデータ要素を示す；ＶＲ〈ａ：ｂ〉はベクトルレジス
タＶＲでａ，ｂビットを示す；ＶＲ［ｉ］〈ａ：ｂ〉は
ベクトルレジスタＶＲでｉ番目のデータ要素のａ，ｂビ
ットを示す。ベクトル構造は所定のベクトルレジスタ内
に多数の要素のためのデータ型とサイズの加算寸法を有
する。ベクトルレジスタが固定サイズであるため、デー
タ要素数は要素のサイズに左右される。ＭＳＰ構造は表
Ｃ．１に示すように５つの要素サイズを定義する。
【０１７３】
【表３５】
【０１７４】ＭＳＰ構造は命令語において特定データ型
とサイズによってベクトルデータを解釈する。現在２の
補数（整数）フォーマットは大部分の算術命令語でバイ
ト、バイト９、ハーフワード、及びワード要素サイズを
支援するる。また、ＩＥＥＥ７５４単精度フォーマット
は大部分の算術命令語のワード要素サイズで支援され
る。プログラマは命令語順序が意味のある結果を生む限
り、所定方式でデータを自由に解釈する。例えば、プロ
グラムが「間違った」オーバフロー結果を処理すること
ができるなら、プログラマは符号のない８ビット数を格
納するのにバイト９サイズを自由に使用することがで
き、同様にバイトサイズデータ要素において符号のない
８ビット数を格納し、これを２の補数算術命令語を用い
て演算することも自由である。
【０１７５】ＳＲ０からＳＲ３１として引用された３２
個のスカラレジスタがある。このスカラレジスタは３２
ビット幅であり、定義されたサイズの一つのデータ要素
を含むことができる。スカラレジスタＳＲ０は常に０の
３２ビットを読み取り、書込は無視するために特殊であ
る。バイト、バイト９、及びハーフワードデータ型は定
義されない値を有する最上位ビットをもつスカラレジス
タの最下位ビットに格納される。前記レジスタはデータ
型指示器を持っていないため、プログラマは各命令語に
用いられるレジスタのデータ型を知るべきである。これ
が３２ビットレジスタは３２ビット値を含むと仮定され
る他の構造とは違う相違点である。ＭＳＰ構造はデータ
型Ａの結果がデータ型Ａと定義されたビットのみを正確
に変更すると規定する。例えば、バイト９加算の結果は
３２ビット目的地スカラレジスタの下位９ビットのみを
変更する。上位２３ビットの値は命令語に言及されなか
ったなら、定義されない。
【０１７６】６４ベクトルレジスタはそれぞれ３２ビッ
トレジスタを有する２バンクから構成される。バンク０
は第１の３２レジスタを含み、バンク１は第２の３２レ
ジスタを含む。前記２つの列は一つの列が現在バンクと
して指定され、もう一つの列が交互バンクとして指定さ
れる方式で用いられる。全てのベクトル命令語は交互バ
ンクベクトルレジスタをアクセスできるロード／格納及
びレジスタ移動命令を除いては、現在バンクレジスタを
使用する。ベクトル制御／状態レジスタＶＣＳＲのＣＢ
ＡＮＫビットはバンク０またはバンク１が現在バンクと
して指定されるように用いられる。（他の列は交互バン
クになる。）現在バンクではベクトルレジスタはＶＲ０
〜ＶＲ３１として引用され、交互バンクではＶＲＡ０〜
ＶＲＡ３１と引用される。
【０１７７】選択的に前記２バンクは５７６ビットの３
２個のダブルサイズベクトルレジスタをそれぞれ提供す
るために合併される。制御レジスタＶＣＳＲのＶＥＣ６
４ビットはこのモードを規定する。ＶＥＣ６４モードに
おいて、現在バンクと交互バンクは無く、ベクトルレジ
スタ番号は前記２つのバンクから２８８ビットベクトル
ベクトル対を指す。即ち、 ＶＲｉ〈５７５：０〉＝ＶＲ1 ｉ〈２８７：０〉：ＶＲ
0 ｉ〈２８７：０〉 ここで、ＶＲ0 ｉ及びＶＲ1 ｉはそれぞれのバンク１及
びバンク０でレジスタ番号ＶＲｉを有するベクトルレジ
スタを指す。ダブルサイズベクトルレジスタはＶＲ０〜
ＶＲ３１として引用される。ベクトルレジスタは表Ｃ．
２に示すようにバイト、バイト９、ハーフワード、ワー
ドサイズの多数の要素を収容する。
【０１７８】
【表３６】
【０１７９】一つのベクトルレジスタ内で要素サイズを
混合することは支援されない。バイト９要素サイズを除
いては、２８８ビットの２５６のみが用いられる。特
に、毎９番目のビットは用いられない。バイト、ハーフ
ワード、及びワードサイズで用いられない３２ビットは
予約され、プログラマはそれらの値に対してどんな仮定
もしてはいけない。
【０１８０】ベクトル累算器レジスタは目的地レジスタ
の結果より高い精度を有する中間結果とを格納するため
のものである。このベクトル累算器レジスタはＶＡＣ１
Ｈ，ＶＡＣ１Ｌ，ＶＡＣ０Ｈ、ＶＡＣ０Ｌと命名される
４つの２８８ビットレジスタを有する。ＶＡＣ０Ｈ：Ｖ
ＡＣ０Ｌ対は３つのレジスタが用いられる。ＶＥＣ６４
モードでのみ、ＶＡＣ１Ｈ：ＶＡＣ１Ｌ対が６４個のバ
イト９ベクトル演算をエミュレートするのに用いられ
る。バンク１がＶＥＣ３モードで現在バンクとして指定
される時にも、ＶＡＣ０Ｈ：ＶＡＣ０Ｌ対が用いられ
る。ソースベクトルレジスタと同じ数の要素をもつ拡張
精度結果を発生するために表Ｃ．３に示すようにレジス
タ対にわたって拡張精度要素が保存されている。
【０１８１】
【表３７】
【０１８２】ＶＡＣ１Ｈ：ＶＡＣ１Ｌ対はバイト９（及
びバイト）、ハーフワード、及びワードに対してそれぞ
れの要素数が６４，３２，１６である可能性のあるＶＥ
Ｃ６４モードにのみ用いられる。メモリから直接ロード
されるか、或いはメモリに直接格納され得ない３３個の
特殊目的のレジスタがある。ＲＡＳＲ０〜ＲＡＳＲ１５
と引用された１６個の特殊レジスタは内部戻りアドレス
スタックを形成し、サブルーチン呼出及び戻り命令語に
よって用いられる。１７個の３２ビット特殊レジスタは
表Ｃ．４に示されている。
【０１８３】
【表３８】
【０１８４】ベクトル制御／状態レジスタＶＣＳＲ定義
は表Ｃ．５に示されている。
【０１８５】
【表３９】
【０１８６】
【表４０】
【０１８７】
【表４１】
【０１８８】ベクトルインタラプトソースレジスタＶＩ
ＳＲＣは、ＡＲＭ７プロセッサ３１０のインタラプトソ
ースを指す。適切なビットは例外処理検出時にハードウ
ェアによってセットされる。ソフトウェアはベクトルプ
ロセッサ３２０が実行を再開始する前にレジスタＶＩＳ
ＲＣをクリアしなければならない。レジスタＶＩＳＲＣ
にセットされたビットはベクトルプロセッサ３２０がＶ
Ｐ＿ＩＤＬＥ状態に進入するようにする。対応するイン
タラプトイネーブルビットがＶＩＭＳＫにセットされる
と、プロセッサ３１０のインタラプトが発生する。表
Ｃ．６はレジスタＶＩＳＲＣの内容を定義する。
【０１８９】
【表４２】
【０１９０】ベクトルインタラプト命令レジスタＶＩＩ
ＮＳは、ＶＣＩＮＴまたはＶＣＪＯＩＮ命令がＡＲＭ７
プロセッサ３１０をインタラプトするために実行される
時、ＶＣＩＮＴまたはＶＣＪＯＩＮ命令とともにアップ
デートされる。ベクトルカウントレジスタＶＣＲ１，Ｖ
ＣＲ２，ＶＣＲ３は、減少及び分岐(Decrement And Bra
nch)命令ＶＤ１ＣＢＲ，ＶＤ２ＣＢＲ，ＶＤ３ＣＢＲの
ためのものであり、実行されるループのカウントととも
に初期化する。命令ＶＤ１ＣＢＲが実行されると、レジ
スタＶＣＲ１は１だけ減少する。カウント値が０でな
く、命令に規定された条件がＶＦＬＡＧと整合すると、
分岐を取る。そうでない場合は、分岐を取らない。いず
れの場合でもレジスタＶＣＲ１は１だけ減少し、レジス
タＶＣＲ２及びＶＣＲ３は同一の方式で用いられる。
【０１９１】ベクトルグローバルマスクレジスタＶＧＭ
Ｒ０は、ＶＥＣ３２モードで影響を受ける目的地ベクト
ルレジスタの要素と、ＶＥＣ６４モードでＶＲ〈２８
７：０〉内の要素を指す。ＶＧＭＲ０の各ビットは目的
地ベクトルレジスタで９ビットのアップデートを制御す
る。具体的に、ＶＧＭＲ０〈ｉ〉は、ＶＥＣ３２モード
でＶＲｄ〈９ｉ＋８：９ｉ〉のアップデートを制御し、
ＶＥＣ６４モードでＶＲ0 ｄ〈９ｉ＋８：９ｉ〉のアッ
プデートを制御する。ＶＲ0 ｄはＶＥＣ６４モードのバ
ンク０で目的地レジスタを指し、ＶＲｄはＶＥＣ３２モ
ードでバンク０またはバンク１の現在バンクの目的地レ
ジスタを指す。ベクトルグローバルマスクレジスタＶＧ
ＭＲ０はＶＣＭＯＶＭ命令を除いた全ての命令の実行に
用いられる。
【０１９２】ベクトルグローバルマスクレジスタＶＧＭ
Ｒ１は、ＶＥＣ６４モードで影響を受けるＶＲ〈５７
５：２８８〉内の要素を指す。レジスタＶＧＭＲ１の各
ビットはバンク１の目的地ベクトルレジスタで９ビット
のアップデートを制御する。具体的に、ＶＧＭＲ１
〈ｉ〉はＶＲ1 ｄ〈９ｉ＋８：９ｉ〉のアップデートを
制御する。レジスタＶＧＲＭ１はＶＥＣ３２モードでな
いＶＥＣ６４モードで用いられ、ＶＣＭＯＶＭ命令を除
いた全ての命令の影響を与える。ベクトルオーバフロー
レジスタＶＯＲ０は、ベクトル算術演算後のオーバフロ
ー結果を含む、ＶＥＣ３２モードの要素とＶＥＣ６４モ
ードのＶＲ〈２８７：０〉内の要素を指し、このレジス
タはスカラ算術演算によって変更されない。セットされ
たビットＶＯＲ０〈ｉ〉はバイトまたはバイト９のｉ番
目の要素、ハーフワードのｉｉｄｉｖ２番目の要素、或
いはワードデータ型演算のｉｉｄｉｖ４番目の要素がオ
ーバフロー結果を含むことを指す。例えば、ビット１及
びビット３はそれぞれ１番目のハーフワード及びワード
要素のオーバフローを指すようにセットされる。ＶＯＲ
０のビットマッピングはＶＧＭＲ０またはＶＧＭＲ１の
ビットマッピングとは異なる。
【０１９３】ベクトルオーバフローレジスタＶＯＲ１
は、ベクトル算術演算後のオーバフロー結果を含むＶＥ
Ｃ６４モードのＶＲ〈５７５：２８８〉内の要素を指
し、このレジスタはＶＥＣ３２モードで使用されず、且
つスカラ算術演算によって変更されない。セットされた
ビットＶＯＲ１〈ｉ〉はバイトまたはバイト９のｉ番目
の要素、ハーフワードのｉｉｄｉｖ ２番目の要素、ワ
ードデータ型演算のｉｉｄｉｖ ４番目の要素がオーバ
フロー結果を含むことを指す。例えば、ビット１とビッ
ト３はそれぞれＶＲ〈５７５：２８８〉で１番目のハー
フワード及びワード要素のオーバフローを指すようにセ
ットされる。ＶＯＲ１のビットマッピングはＶＧＭＲ０
またはＶＧＭＲ１のビットマッピングとは異なる。ベク
トル命令アドレス区切り点レジスタＶＩＡＢＲは、ベク
トルプログラムのデバッギングに役に立つ。このレジス
タ定義は表Ｃ．７に示されている。
【０１９４】
【表４３】
【０１９５】ベクトルデータアドレス区切り点レジスタ
ＶＤＡＢＲは、ベクトルプログラムの誤り訂正を支援す
る。このレジスタ定義は表Ｃ．８に示されている。
【０１９６】
【表４４】
【０１９７】ベクトル移動マスクレジスタＶＭＭＲ０
は、全ての命令語でＶＣＳＲ〈ＳＭＭ〉＝１の時を含ん
で、常にＶＣＭＯＶＭ命令語によって用いられる。レジ
スタＶＭＭＲ０はＶＥＣ３２モードで影響を受ける目的
地ベクトルレジスタの要素と、ＶＥＣ６４モードのＶＲ
〈２８７：０〉内の要素を指す。ＶＭＭＲ０の各ビット
は目的地ベクトルレジスタで９ビットのアップデートを
制御する。具体的に、ＶＭＭＲ０〈ｉ〉はＶＥＣ３２モ
ードのＶＲｄ〈９ｉ＋８：９ｉ〉のアップデート及びＶ
ＥＣ６４モードのＶＲ0 ｄ〈９ｉ＋８：９ｉ〉のアップ
デートを制御する。ＶＲ0 ｄはＶＥＣ６４モードでバン
ク０の目的地レジスタを指し、ＶＲｄはＶＥＣ３２モー
ドでバンク０またはバンク１の現在バンクの目的地レジ
スタを指す。
【０１９８】ベクトル移動マスクレジスタＶＭＭＲ１
は、全ての命令語でＶＣＳＲ〈ＳＭＭ〉＝１の時を含ん
で、常にＶＣＭＯＶＭ命令語によって用いられる。レジ
スタＶＭＭＲ１はＶＥＣ６４モードで影響を受けるＶＲ
〈５７５：２８８〉内の要素を指す。ＶＭＭＲ１の各ビ
ットはバンク１の目的地ベクトルレジスタで９ビットの
アップデートを制御する。具体的に、ＶＭＭＲ１〈ｉ〉
はＶＲ1 ｄ〈９ｉ＋８：９ｉ〉のアップデートを制御す
る。レジスタＶＧＭＲ１はＶＥＣ３２モードで用いられ
ない。
【０１９９】ベクトル及びＡＲＭ７同期化レジスタＶＡ
ＳＹＮＣは、プロセッサ（３１０及び３２０）間の制作
者／消費者型同期化を提供する。現在ビット３０のみが
定義されている。ＡＲＭ７プロセスは命令語ＭＦＥＲ，
ＭＴＥＲ及びＴＥＳＴＳＥＴを用いてレジスタＶＡＳＹ
ＮＣをアクセスすることができる反面、ベクトルプロセ
ッサ３２０はＶＰ＿ＲＵＮまたはＶＰ＿ＩＤＬＥ状態で
ある。レジスタＶＡＳＹＮＣはＴＶＰ或いはＭＦＶＰ命
令語が第１の１６ベクトルプロセッサの特殊レジスタを
超過してアクセスできないために、これを通じてＡＲＭ
７プロセスにアクセスすることができない。ベクトルプ
ロセスはＶＭＯＶ命令語を通じてレジスタＶＡＳＹＮＣ
にアクセスすることができる。表Ｃ．９は電源供給リセ
ット時のベクトルプロセッサの状態を示す。
【０２００】
【表４５】
【０２０１】特殊目的レジスタはベクトルプロセッサが
命令を実行し得る前に、ＡＲＭ７プロセッサ３１０によ
って初期化される。
【０２０２】付録Ｄ 各命令語はソース及び目的地オベランドのデータ型(dat
a type) を暗示するか或いは規定する。一部の命令語は
一つ以上のデータ型と等しく適用される意味論(semanti
cs) を有する。また、一部の命令語はソースに対して所
定のデータ型を取り、その結果に対しては他のデータ型
を生成する意味論を有する。本付録は実施例の支援する
データ型を記述する。表１はｉｎｔ８，ｉｎｔ９，ｉｎ
ｔ１６，ｉｎｔ３２，浮動データ型を示し、符号のない
整数フォーマットは支援されず、符号のない整数は優先
的に使用前に２の補数に変換されるべきである。プログ
ラマとしてはオーバフローが適切に取り扱われる限り、
符号の無い整数或いはいずれか他のフォーマットを有す
る算術命令語を使用することは自由である。この構造は
２の補数整数及び３２ビット浮動小数点データ型のオー
バフローを定義し、符号のないオーバフローの検出に必
要な８，９，１６，または３２ビット演算の実行を検出
しない。表Ｄ．１はロード(load)演算によって支援され
るデータサイズを示す。
【０２０３】
【表４６】
【０２０４】前記構造はメモリアドレス指定をデータ型
境界上に規定する。即ち、バイトは指定要求がない。ハ
ーフワードは指定要求がハーフワード境界である。ワー
ドは指定要求がワード境界である。表Ｄ．２は格納(sto
re) 演算によって支援されるデータサイズを示す。
【０２０５】
【表４７】
【０２０６】スカラ或いはベクトルである一つ以上のデ
ータ型がレジスタにマッピングされるので、所定データ
型の結果を持たない目的地レジスタにビットが存在する
こともできる。実際に、ベクトル目的地レジスタ上のバ
イト９データサイズとスカラ目的地レジスタ上のワード
データサイズを除いては、その値が演算によって定義さ
れない目的地レジスタにはビットが存在する。このビッ
トはその値が定義されないように規定される。表Ｄ．３
はそれぞれのデータサイズに対して定義されないビット
を示す。
【０２０７】
【表４８】
【０２０８】プログラマは、プログラミング時ソース及
び目的地レジスタ或いはメモリのデータ型を必ず認知し
なければならない。所定の要素サイズから他のものへの
データ型変換はベクトルレジスタに格納される要素数を
異にすることもできる。例えば、ベクトルレジスタのハ
ーフワードからワードデータ型への変換は同一数の変換
された要素を格納することに２つのベクトルレジスタが
必要である。逆に、ベクトルレジスタに使用者定義フォ
ーマットを持つこともできるワードデータ型からハーフ
ワードフォーマットへの変換はベクトルレジスタの１／
２に同一数の要素を発生し、他の１／２に残りのビット
を発生する。いずれの場合でも、データ型変換はソース
要素とは異なるサイズの変換された要素の配列において
構造的な問題を引き起こす。
【０２０９】原則的に、ＭＳＰ構造は暗黙的に要素数の
変化をもたらす演算を提供しない。これに対して、プロ
グラマは目的地レジスタで要素数の変化を認知していな
ければならない。この構造は所定のデータ型から同一サ
イズの他のデータ型に変換する演算のみを提供し、所定
のデータ型から異なるサイズのデータ型に変換する時、
プログラマがデータサイズ上の変化に適応することを要
求する。
【０２１０】付録Ｅに記述されているＶＳＨＦＬＬとＶ
ＵＮＳＨＦＬＬのような特殊命令語は第１データサイズ
のベクトルから第２データサイズのベクトルへの変換を
単純化させる。小さい要素サイズ、例えばベクトルＶＲ
a でｉｎｔ８からより大きいサイズ、例えばｉｎｔ１６
への２の補数データ型の変換時に伴われる基本的な段階
は次の通りである： １．バイトデータ型を用いてＶＲa の要素とＶＲb の要
素を２つのベクトルＶＲc ：ＶＲd にシャフルする(shu
ffle) 。ＶＲa の要素はダブルサイズレジスタＶＲc ：
ＶＲd でｉｎｔ１６データ要素の下位バイトに移動す
る。これに関係の無い値であるＶＲb 要素はＶＲc ：Ｖ
Ｒd の上位バイトに移動する。結果的に、この演算はバ
イトからハーフワードに各要素のサイズを倍増させ、Ｖ
Ｒa 要素の１／２をＶＲc に移動させ、その１／２をＶ
Ｒd に移動させる。 ２．８ビットずつＶＲc ：ＶＲd の要素を算術けた送り
して符号拡張する。
【０２１１】大きい要素サイズ、例えばベクトルＶＲa
でｉｎｔ１６からより小さいサイズのｉｎｔ８への２の
補数データ型の変換時に伴われる基本的な段階は次の通
りである。
【０２１２】１．ｉｎｔ１６データ型の各要素はバイト
サイズで表現し得ることを確認しなければならない。場
合によって、小さいサイズに合うようにに両端の要素を
飽和させなければならない。 ２．ＶＲa の要素とＶＲb の要素を２つのベクトルＶＲ
c ：ＶＲd にアンシャフル(unshuffle) する。ＶＲa と
ＶＲb の上位１／２はＶＲc に移動し、下位１／２はＶ
Ｒd に移動する。結果的に、これはＶＲa 要素の下位１
／２をＶＲd の下位１／２に集める。 下記のデータ型変換に特殊命令語が与えられる：単精度
浮動小数点に対するｉｎｔ３２；固定小数点（Ｘ，Ｙ表
示）に対する単精度浮動小数点；ｉｎｔ３２に対する単
精度浮動小数点；Ｉｎｔ９に対するｉｎｔ８：ｉｎｔ１
６に対するｉｎｔ９：ｉｎｔ９に対するｉｎｔ１６。
【０２１３】ベクトルプログラミングに柔軟性を与える
ために、大部分のベクトル命令語は要素マスクを使用し
てベクトル内の選択された要素のみを演算する。ベクト
ルグローバルマスクレジスタ(Vector Global Mask Regi
ster) ＶＧＭＲ０及びＶＧＭＲ１は目的地レジスタとベ
クトル累算器でベクトル命令語によって変更された要素
を確認する。バイト及びバイト９データサイズ演算で
は、ＶＧＭＲ０（或いはＶＧＭＲ１）の３２ビットのそ
れぞれが演算される要素を確認する。指定されたビット
ＶＧＭＲ０〈ｉ〉はバイトサイズの要素ｉが影響を受け
ることを指す。ここで、ｉは０から３１までである。ハ
ーフワードデータサイズ演算ではＶＧＭＲ０（或いはＶ
ＧＭＲ１）の３２ビットの各対が演算される要素を確認
する。指定されたビットＶＧＭＲ０〈２ｉ：２ｉ＋１〉
は要素ｉが影響を受けることを指す。ここで、ｉは０か
ら１５までである。ＶＧＭＲ０で所定対の１ビットのみ
がハーフワードデータサイズ演算のために指定される
と、対応バイトのビットのみが変更される。ワードデー
タサイズ演算ではＶＧＭＲ０（或いはＶＧＭＲ１）の４
ビットの各セットが演算される要素を確認する。指定さ
れたビットＶＧＭＲ０〈４ｉ：４ｉ＋３〉は要素ｉが影
響を受けることを指す。ここで、ｉは０から７までであ
る。ＶＧＭＲ０で４ビットのセット中の全てのビットが
ワードデータサイズ演算のために指定されたものでなけ
れば、対応バイトのビットのみが変更される。
【０２１４】ＶＧＭＲ０及びＶＧＭＲ１はベクトルレジ
スタをベクトル或いはスカラレジスタと、或いはＶＣＭ
ＰＶ命令語を用いて即値と比較することにより指定す
る。この命令語は特定データサイズによってマスクを適
切に指定する。スカラレジスタは只一つのデータ要素を
含むように定義されるので、スカラ演算（即ち、目的地
レジスタはスカラである）は要素マスクによって影響を
受けない。ベクトルプログラミングにおける柔軟性のた
めに、大部分のＭＳＰ命令語は３つのベクトルとスカラ
演算形態を支援する。
【０２１５】１．vector = vector op vector ２．vector = vector op scalar ３．scalar = scalar op scalar スカラレジスタがＢオペランドとして規定される第２の
場合に、スカラレジスタの単一要素は必要な分だけ複写
されてベクトルＡオベランド内の要素の数と同じくな
る。前記複写された要素は特定スカラオペランド内の要
素と同等の値である。前記スカラオペランドは即値オペ
ランド形態でスカラレジスタ或いは命令語から獲得され
ることができる。即値オベランドの場合、特定データ型
が即値フィールドサイズで可能なものより大きいデータ
サイズを使用するなら、適宜に符号拡張が適用される。
【０２１６】多くのマルチメディア適用例では、ソー
ス、中間及び最終結果の精度に特別な注意が必要であ
る。また、整数乗算命令語は２つのベクトルレジスタに
格納されうる“倍精度”中間結果を生成する。ＭＳＰ構
造は現在８，９，１６，及び３２ビット要素のための２
の補数整数フォーマット及び３２ビット要素のためのＩ
ＥＥＥ７５４単精度フォーマットを支援する。オーバフ
ローは特定データ型で表現され得る最大陽数或いは最大
陰数を超過する結果に定義される。オーバフローが発生
すると、目的地レジスタに書込まれた値は有効数でな
い。アンダーフローは浮動小数点演算にのみ定義され
る。
【０２１７】全ての浮動小数点演算はビットＶＣＳＲ
〈ＲＭＯＤＥ〉で規定された４つの四捨五入モードのう
ち一つを用いる。一部の命令語はround away from zero
(roundeven)) 四捨五入モードを使用する。この命令語
は明示されている。飽和(Saturation)はマルチメディア
適用例で重要な機能である。ＭＳＰ構造は４つの整数の
全てと浮動小数点演算で飽和を支援する。レジスタＶＣ
ＳＲのビットＩＳＡＴは整数飽和モードを規定する。迅
速なＩＥＥＥモードとして知られた浮動小数点飽和モー
ドはＶＣＳＲでＦＳＡＴと規定されている。飽和モード
がイネーブルされると、最大陽数或いは最大陰数値を超
過する結果はそれぞれ最大陽数或いは最大陰数に指定さ
れる。この場合、オーバフローは発生することができな
く、よって、オーバフロービットは指定されることがで
きない。表Ｄ．４は誤りのある命令語が実行される前に
検出されて報告された正確な例外処理(Precise Excepti
on) 目録である。例外処理ベクトルアドレスは１６進表
記法で与えられる。
【０２１８】
【表４９】
【０２１９】表Ｄ．５は誤りのある命令より後にくる命
令語を実行した後、検出されて報告された不明確な例外
処理(Imprecise Exception) 目録である。
【０２２０】
【表５０】
【０２２１】付録Ｅ ベクトルプロセッサの命令語集合は表Ｅ．１に示すよう
に１１個の等級を含む。
【０２２２】
【表５１】
【０２２３】表Ｅ．２は流れ制御(Flow Control)命令を
示す。
【０２２４】
【表５２】
【０２２５】論理等級はブール(Boolean) データ型を支
援し、要素マスクによって影響を受ける。表Ｅ．３は流
れ制御命令語を示す。
【０２２６】
【表５３】
【０２２７】移動／回転(Shift/Rotate)等級命令語はｉ
ｎｔ８，ｉｎｔ９，ｉｎｔ１６及びｉｎｔ３２データ型
（浮動データ型除外）を演算し、要素マスクによって影
響を受ける。
【０２２８】
【表５４】
【０２２９】算術(Arithmetic)等級命令は一般にｉｎｔ
８，ｉｎｔ９，ｉｎｔ１６，ｉｎｔ３２、浮動データ型
を支援し、要素マスクによって影響を受ける。支援され
ないデータ型における制限事項は次の各命令語の説明を
参照する。ＶＣＭＰＶ命令は要素マスクを演算するため
に、要素マスクによって影響を受けない。表Ｅ．５は算
術等級命令を示す。
【０２３０】
【表５５】
【０２３１】ＭＰＥＧ命令はＭＰＥＧ符号化及び復号化
に特に適した命令語目録であるが、多様な方式で用いら
れることができる。ＭＰＥＧ命令はｉｎｔ８，ｉｎｔ
９，ｉｎｔ１６及びｉｎｔ３２データ型を支援し、要素
マスクによって影響を受ける。表Ｅ．６はＭＰＥＧ命令
語目録である。
【０２３２】
【表５６】
【０２３３】それぞれのデータ型変換(Data Type Conve
rsion)命令は特定データ型を支援し、この構造はレジス
タで１つ以上のデータ型を支援しないために、要素マス
クに影響を受けない。表Ｅ．７はデータ型変換命令語目
録である。
【０２３４】
【表５７】
【０２３５】要素間算術等級命令はｉｎｔ８，ｉｎｔ
９，ｉｎｔ１６，ｉｎｔ３２及び浮動データ型を支援す
る。表Ｅ．８は要素間算術等級命令目録である。
【０２３６】
【表５８】
【０２３７】要素間移動等級命令はバイト、バイト９、
ハーフワード及びワードデータサイズを支援する。表
Ｅ．９は要素間移動等級目録である。
【０２３８】
【表５９】
【０２３９】ロード／格納(Load/Store)命令語はバイ
ト、ハーフワード、及びワードデータサイズとともに特
殊バイト９関連データサイズ演算を支援し、要素マスク
によって影響を受けない。表Ｅ．１０はロード／格納等
級命令語目録である。
【０２４０】
【表６０】
【０２４１】レジスタ移動命令はｉｎｔ８，ｉｎｔ９，
ｉｎｔ１６，ｉｎｔ３２，及び浮動データ型を支援し、
要素マスクの影響を受けない。ＶＣＭＯＶＭ命令のみが
要素マスクの影響を受けない。表Ｅ．１１はレジスタ移
動等級命令語目録である。
【０２４２】
【表６１】
【０２４３】表Ｅ．１２はキャッシュサブシステム１３
０を制御するキャッシュ演算(CacheOperation) 等級命
令語目録である。
【０２４４】
【表６２】
【０２４５】命令語記述命名法 命令語集合の明細を簡潔にするために、付録全体にわた
って特殊用語が用いられる。例えば、命令オペランドは
バイト、バイト９、ハーフワード、ワードサイズの符号
のある２の補数整数である。“レジスタ”という用語は
一般（スカラ或いはベクトル）レジスタであり、他の類
型のレジスタは明示されている。アセンブリ言語構文(s
yntax)では接尾詞ｂ，ｂ９，ｈ，ｗはデータサイズ（バ
イト、バイト９、ハーフワード、ワード）と整数データ
型（ｉｎｔ８，ｉｎｔ９，ｉｎｔ１６，ｉｎｔ３２）を
指す。また、命令語オペランド、演算、アセンブリ言語
構文に記述するために用いられる用語及び記号は次の通
りである。
【０２４６】 Ｒｄ 目的地レジスタ（ベクトル、スカラ或いは特殊目的） Ｒａ，Ｒｂ ソースレジスタａ及びｂ（ベクトル、スカラ或いは特殊目的） Ｒｃ ソース或いは目的地レジスタｃ（ベクトル或いはスカラ） Ｒｓ データ格納ソースレジスタ（ベクトル或いはスカラ） Ｓ ３２ビットスカラ或いは特殊レジスタ ＶＲ 現在バンクベクトルレジスタ ＶＲＡ 交互バンクバベクトルレジスタ ＶＲ0 バンク０ベクトルレジスタ ＶＲ1 バンク１ベクトルレジスタ ＶＲｄ 目的地ベクトルレジスタ（ＶＲＡが規定されていないなら、 現在バンク省略時） ＶＲａ，ＶＲｂ ベクトルソースレジスタａ及びｂ ＶＲｃ ベクトルソース或いは目的地レジスタｃ ＶＲｓ ベクトルデータ格納ソースレジスタ ＶＡＣ０Ｈ 上位ベクトル累算器レジスタ０ ＶＡＣ０Ｌ 下位ベクトル累算器レジスタ０ ＶＡＣ１Ｈ 上位ベクトル累算器レジスタ１ ＶＡＣ１Ｌ 下位ベクトル累算器レジスタ１ ＳＲｄ スカラ目的地レジスタ ＳＲａ，ＳＲｂ スカラソースレジスタａ及びｂ ＳＲｂ＋ 有効アドレスへのベースレジスタのアップデート ＳＲｓ スカラデータ格納ソースレジスタ ＳＰ 特殊レジスタ ＶＲ[ ｉ] ベクトルレジスタＶＲのｉ番目の要素 ＶＲ[ ｉ] 〈ａ：ｂ〉 ベクトルレジスタＶＲのｉ番目の要素のビットａ及びｂ ＶＲ[ ｉ] 〈ｍｓｂ〉 ベクトルレジスタＶＲのｉ番目の要素の最上位ビット ＥＡ メモリアクセスのための有効アドレス ＭＥＭ メモリ ＢＹＴＥ[ ＥＡ] ＥＡアドレスのメモリ内の１バイト ＨＡＬＦ[ ＥＡ] ＥＡアドレスのメモリ内のハーフワード。 ビット〈１５：８〉はＥＡ＋１アドレス ＷＯＲＤ[ ＥＡ] ＥＡアドレスのメモリ内のワード。 ビット〈３１：２４〉はＥＡ＋３アドレス ＮｕｍＥｌｅｍ 特定データ型の要素数。ＶＥＣ３２モードでバイト、バイト９ 、ハーフワード、或いはワードデータサイズに対してそれぞれ ３２，１６，或いは８である。ＶＥＣ６４モードでバイト、バ イト９、ハーフワード、或いはワードデータサイズに対してそ れぞれ６４，３２，或いは１６である。スカラ演算の場合、Ｎ ｕｍＥｌｅｍは０である。
【０２４７】ＥＭＡＳＫ［ｉ］ ｉ番目の要素の要素マスク。バイト、バイト９、ハーフ
ワード、或いはワードデータサイズに対してＶＧＭＲ０
／１，〜ＶＧＭＲ０／１，ＶＭＭＲ０／１，〜ＶＭＭＲ
０／１でそれぞれ２或いは４ビットを示す。スカラ演算
でエレメントマスクはＥＭＡＳＫ［ｉ］＝０であっても
指定されると仮定する。 ＭＭＡＳＫ［ｉ］ ｉ番目の要素の要素マスク。バイト、バイト９、ハーフ
ワード、或いはワードデータサイズに対してＶＭＭＲ０
或いはＶＭＭＲ１でそれぞれ１，２，或いは４ビットを
示す。 ＶＣＳＲ ベクトル制御／状態レジスタ ＶＣＳＲ〈ｘ〉 ＶＣＳＲにおけるビットを示す。
“ｘ”ハーフィールド名である。 ＶＰＣ ベクトルプロセッサプログラムカウンタ ＶＥＣＳＩＺＥ ベクトルレジスタサイズはＶＥＣ３２モードで３２であ
り、ＶＥＣ６４モードで６４である。 ＳＰＡＤ スクラッチパッド。
【０２４８】Ｃプログラミング構造は演算の制御流れを
記述するために用いられる。例外は次の通りである。 ＝ 指定(assignment) ： 連結(consatenation) ｛ｘ‖ｙ｝ ｘとｙ間の選択（論理和ではない） ｓｅｘ 特定データサイズへの符号拡張 ｓｅｘ＿ｄｐ 倍精度の特定データサイズ符号拡張 ｓｉｇｎ 符号拡張された（算術的）右シフト ｚｅｘ 特定データサイズへのゼロ拡張 ｚｅｒｏ ゼロ拡張された（論理的）右シフト 左シフト（ゼロ充てん(fill in) ） ｔｒｎｃ７ 先頭７ビット（ハーフワードから）を打ち切る ｔｒａｃ１ （バイト９から）先頭１ビットを打ち切る ％ モジュロ(modulo)演算者 ｜expression｜式の絶対値 ／ 分割（浮動トデータ型は４つのＩＥＥＥ四捨五入モード使用） ／／ 分割（round away form zero四捨五入モード使用） 飽和（） 整数データ型はオーバフローを発生する代わりに、最大の陽数 或いは最大陰数に飽和する。浮動データ型は陽の無限大、陽の ゼロ、陰のゼロ、或いは陰の無限大に飽和することができる。
【０２４９】一般命令語フォーマットは図８に表示され
ており、下記に説明される。ＲＥＡＲフォーマットはロ
ード、格納、キャッシュ演算命令語が用いられ、ＲＥＡ
Ｒフォーマットのフィールドは表Ｅ．１３に提示された
ように次の意味をもつ。
【０２５０】
【表６３】
【０２５１】ビット１７：１５は予約され、この構造で
追っての拡張との互換性を保障しなければならない。
Ｂ：ＤとＴＴフィールドの所定符号化方式は定義されて
いない。この構造はこのような符号化方式が用いられる
時に期待される結果を規定しないために、プログラマは
この符号化方法を使用してはいけない。表Ｅ．１４はＶ
ＥＣ３２とＶＥＣ６４モードの両方から支援される（Ｌ
ＴとしてＴＴフィールドで符号化された）スカラロード
演算を示す。
【０２５２】
【表６４】
【０２５３】表Ｅ．１５はビットＶＣＳＲ〈０〉がクリ
アされる時、ＶＥＣ３２モードで支援される（ＬＴにＴ
Ｔフィールドで符号化された）ベクトルロード演算を示
す。
【０２５４】
【表６５】
【０２５５】Ｂビットは現在或いは交互バンクの指示に
用いられる。表Ｅ．１６はビットＶＣＳＲ〈０〉がクリ
アされる時、ＶＥＣ６４モードで支援される（ＬＴとし
てＴＴフィールドで符号化された）ベクトルロード演算
を示す。
【０２５６】
【表６６】
【０２５７】ＶＥＣビットモードでは現在及び交互バン
クの概念が存在しないために、ビットＢは６４バイトベ
クトル演算の指示に用いられる。表Ｅ．１７はＶＥＣ３
２及びＶＥＣ６４モードの両方から支援される（ＳＴと
してＴＴフィールドで符号化された）スカラ格納演算を
示す。
【０２５８】
【表６７】
【０２５９】表Ｅ．１８はビットＶＣＳＲ〈０〉がクリ
アされる時、ＶＥＣ３２モードで支援される（ＳＴとし
てフィールドＴＴで符号化された）ベクトル格納演算を
示す。
【０２６０】
【表６８】
【０２６１】表Ｅ．１９はビットＶＣＳＲ〈０〉が指定
される時、ＶＥＣ６４モードで支援される（ＬＴとして
ＴＴフィールドで符号化された）ベクトル格納演算目録
である。
【０２６２】
【表６９】
【０２６３】ＶＥＣ６４モードでは現在及び交互バンク
の概念が存在しないために、ビットＢは６４バイトベク
トル演算の指示に用いられる。ＲＥＡＩフォーマットは
ロード、格納、及びキャッシュ演算命令が用いられる。
表Ｅ．２０はＲＥＡＩフォーマットにおけるフィールド
の意味を示す。
【０２６４】
【表７０】
【０２６５】ＲＥＡＲＲＥＡＩフォーマットは転送型(t
ransfer type) としては同一の符号化方式を用いる。さ
らに詳細な符号化方式についてはＲＥＡＲフォーマット
を参照する。
【０２６６】ＲＲＲＭ５フォーマットは３つ或いは２つ
のレジスタ及び５ビット即値オペランドを提供する。表
Ｅ．２１はＲＲＲＭ５フォーマットフィールドを定義す
る。
【０２６７】
【表７１】
【０２６８】ビット１９：１５は予約され、この構造で
追っての拡張との互換性を保障するために０でなければ
ならない。全てのベクトルレジスタオペランドは現在バ
ンクを参照する。（バンク０或いはバンク１のいずれか
であることができる）表Ｅ．２２はＤＳ〈１：０〉が０
０，０１，１０の時、Ｄ：Ｓ：Ｍ符号化目録である。
【０２６９】
【表７２】
【０２７０】ＤＳ〈１：０〉が１１の時、Ｄ：Ｓ：Ｍは
次の意味をもつ。
【０２７１】
【表７３】
【０２７２】ＲＲＲＲフォーマットは４つのレジスタオ
ペランドを提供する。表Ｅ．２４はＲＲＲＲフォーマッ
トのフィールドを示す。
【０２７３】
【表７４】
【０２７４】別に言及されない限り、全てのベクトルレ
ジスタオペランドは現在バンクを参照する。（バンク０
またはバンク１のいずれかであることができる）Ｒ１フォーマット はロード即値命令語によってのみ用い
られる。表Ｅ．２５はＲＩフォーマットのフィールドを
示す。
【０２７５】
【表７５】
【０２７６】Ｆ：ＤＳ〈１：０〉フィールドの所定の符
号化は定義されない。このような符号化が用いられる
と、期待した結果を規定しないために、プログラマはこ
の符号化を使用してはいけない。Ｒｄにロードされた値
は表Ｅ．２６に示すようにデータ型に左右される。
【０２７７】
【表７６】
【０２７８】ＣＴフォーマットは表Ｅ．２７に示すフィ
ールドを含む。
【０２７９】
【表７７】
【０２８０】分岐条件はＶＣＳＲ[ ＧＴ：ＥＱ：ＬＴ]
フィールドを用いる。オーバフロー条件はＧＴ，ＥＱ，
及びＬＴビットに先行するＶＣＳＲ[ Ｓ０] ビットを用
いる。ＶＣＣＳとＶＣＢＡＲＲは前述とは異なり、Ｃｏ
ｎｄ〈２：０〉フィールドを解釈する。これに対する詳
細な命令語説明を参照する。ＲＲＲＭ９フォーマットは
３つまたは２つのレジスタ及び９ビット即値オペランド
を提供する。表Ｅ．２８はＲＲＲＭ９フォーマットフィ
ールドを定義する。
【０２８１】
【表７８】
【０２８２】ビット１９：１５はＤ：Ｓ：Ｍ符号化が即
値オペランドを規定しなければ予約され、追っての互換
性を保障するために０でなければならない。全てのベク
トルレジスタオペランドは現在バンク（バンク０或いは
バンク１のいずれかであることができる）を参照する。
Ｄ：Ｓ：Ｍ符号化は即値フィールドから抽出された即値
が表Ｅ．２９に示すようにＤＳ〈１：０〉符号化に左右
されることを除いてはＲＲＲＭ５フォーマットの表Ｅ．
２２及びＥ．２３に示されたものと同一である。
【０２８３】
【表７９】
【０２８４】即値フォーマットは浮動データ型には使用
することができない。下記にはＭＳＰベクトル命令語が
アルファベット順で示されている。注釈： １．別に定義されない限り、命令語は要素マスクの影響
を受ける。しかし、ＣＴフォーマット命令語は要素マス
クの影響されず、ロード、格納及びキャッシュ命令語を
含むＲＥＡＲとＲＥＡＩフォーマット命令も要素マスク
の影響を受けない。 ２．９ビット即値オペランドは浮動データ型には使用す
ることができない。 ３．演算(operation) の説明にはベクトル形態(form)の
みが与えられ、スカラ演算は０番目の一つの要素のみ定
義されると仮定する。 ４．ＲＲＲＭ５とＲＲＲＭ９フォーマットは次の符号化
が整数データ型（ｂ，ｂ９，ｈ，ｗ）に用いられる。
【０２８５】
【表８０】
【０２８６】５．ＲＲＲＭ５とＲＲＲＭ９フォーマット
は次の符号化が浮動データ型に用いられる。
【０２８７】
【表８１】
【０２８８】６．ＶＣＳＲ〈ＩＳＡＴ〉ビットが指定さ
れると、オーバフローを誘発する全ての命令語は、ｉｎ
ｔ８，ｉｎｔ９，ｉｎｔ６，ｉｎｔ３２最大或いは最小
限界飽和が適用される。従って、浮動小数点結果はＶＣ
ＳＲ〈ＦＳＡＴ〉ビットが指定されると、（−）無限
大，（−）０，（＋）０，或いは（＋）無限大に飽和す
る。 ７．構文的に、．ｎはバイト９サイズを示すために、．
ｂ９の代わりに用いられることができる。 ８．全ての命令語は目的地レジスタ或いはベクトル累算
器に戻る浮動小数点結果がＩＥＥＥ７５４単精度フォー
マットである。浮動小数点結果は累算器の下位に書き込
まれ、上位は変更されない。
【０２８９】付録Ｆ ＭＳＰベクトル命令語が次にアルファベット順で並べら
れる。注意： １．特別に定義されない限り、命令語は要素マスクの影
響を受ける。ＣＴフォーマット命令語が要素マスクに影
響を受けないことは明らかな事実である。ロード、格
納、及びキャッシュ命令語からなるＲＥＡＲとＲＥＡＩ
フォーマットの命令語も要素マスクの影響を受けない。 ２．９ビット即値オペランドは浮動データ型には使用す
ることができない。 ３．演算(operation) の説明ではベクトル形態(form)の
みが提示される。スカラ演算では０番目の一つの要素の
み定義する。 ４．ＲＲＲＭ５とＲＲＲＭ９フォーマットで次のような
符号化が整数データ型のために用いられる。 （ｂ，ｂ９，ｈ，ｗ）：
【０２９０】
【表８２】
【０２９１】５．ＲＲＲＭ５とＲＲＲＭ９フォーマット
は次の符号化が浮動データ型に用いられる。
【０２９２】
【表８３】
【０２９３】６．オーバフローを誘発する虞のある全て
の命令語に対して、ｉｎｔ８，ｉｎｔ９，ｉｎｔ６，ｉ
ｎｔ３２の飽和、即ち最大値と最小値はＶＣＳＲ〈ＩＳ
ＡＴ〉ビットが１の時に適用される。浮動小数点結果も
同様にＶＣＳＲ〈ＦＳＡＴ〉ビットが１の時に−無限
大，−０，＋０，或いは＋無限大になることができる。 ７．構文的に、バイト９サイズを定義するために、．ｂ
９の代わりにいずれも用いられることができる。 ８．目的地レジスタ或いはベクトル累算器に回帰する浮
動小数点結果はＩＥＥＥ７５４単精度フォーマットによ
る。浮動小数点結果は累算器の下位に記録され、上位は
修正されない。 ９．例外処理、オーバフロー及び飽和の詳細な内容は各
命令語の説明時に付加される。
【０２９４】ＶＡＡＳ３ 加算及び（−１，
０，１）加算符号 ・アセンブラ構文 ＶＡＡＳ３. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＡＳ３. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＡＳ３. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝
【０２９５】
【表８４】
【０２９６】・説明 ベクトル／スカラレジスタＲａの内容は中間結果を出す
ためにＲｂに加えられ、その後中間結果はＲａの符号と
ともに加えられる。最終結果はベクトル／スカラレジス
タＲｄに格納される。 ・例外処理 オーバフロー ・未解決：この構造はオペランドＲａとＲｂを同一に作
ることもできる。このような制約内ではＶＡＡＳ３. ｄ
ｔＶＲｄ，ＶＲａ，ＳＲｂフォーマットは支援されな
い。
【０２９７】ＶＡＤＡＣ 加算及び累積 ・アセンブラ構文 ＶＡＤＡＣ. ｄｔ ＶＲｃ，ＶＲＤ，ＶＲａ，ＳＲｂ ＶＡＤＡＣ. ｄｔ ＳＲｃ，ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝
【０２９８】
【表８５】
【０２９９】・説明 ベクトル累算器の倍精度要素とＲａ及びＲｂのオペラン
ドとを加算して倍精度で表現される各要素の和はベクト
ル累算器と目的地レジスタＲｃ、Ｒｄの両側に格納す
る。ＲａとＲｂは指定されたデータ型を使用するが、こ
こではＶＡＣが適当の倍精度データ型を使用するのと同
じである。（１６，１８，３２，６４ビットがそれぞれ
ｉｎｔ８，ｉｎｔ９，ｉｎｔ１６，ｉｎｔ３２用として
使用される）各倍精度要素の上位はＶＡＣＨとＲｃに格
納される。Ｒｃ＝Ｒｄであれば、Ｒｃにある結果は定義
されない。
【０３００】 ・例外処理 ＴＢＤ ・未解決：倍精度演算からのオーバフローは検出しなけ
ればならないか。（ＶＡＣが限界値に近い時）同様に、
倍精度フォーマットで飽和も適用しなければならない
か。
【０３０１】ＶＡＤＡＣＬ 加算及び下位累算 ・アセンブラ構文 ＶＡＤＡＣＬ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＤＡＣＬ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＤＡＣＬ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＡＤＡＣＬ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＤＡＣＬ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝
【０３０２】
【表８６】
【０３０３】・説明 ベクトル累算器の拡張倍精度要素としてＲａとＲｂ／即
値オペランドを加算して拡張倍精度の和はベクトル累算
器に格納する。目的地レジスタＥｄには下位の精密ｍを
回帰する。ＲａとＲｂ／即値オペランドは特定データ型
を使用するが、ここではＶＡＣが適切な倍精度データ型
を使用するのと同じである。（１６，１８，３２，６４
ビットがそれぞれｉｎｔ８，ｉｎｔ９，ｉｎｔ１６，ｉ
ｎｔ３２用として使用する）各拡張倍精度要素の上位は
ＶＡＣＨに格納される。
【０３０４】 ・演算 for(i = 0; i < NumElem && EMASK[i];i-H-) ｛ Bop[i] = ｛VRb[i] II SRb II Sex(IMM<8:0>)｝; VACH[i]:VACL[i] = sex[Ra[i] + Bop[i]) + VACH[i]:VACL[i]; Rd[i] = VACL[i]; ｝ ・例外処理 ＴＢＤ ・未解決：倍精度演算からのオーバフローは検出しなけ
ればならないか。（ＶＡＣが限界値に近い時）同様に、
ダブルサイズ／拡張精度フォーマットで飽和も適用しな
ければならないか。
【０３０５】ＶＡＤＤ 加算 ・アセンブラ構文 ＶＡＤＤ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＤＤ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＤＤ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＡＤＤ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＤＤ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝
【０３０６】
【表８７】
【０３０７】・説明 ＲａとＲｂ／即値オペランドを加算してその和を目的地
レジスタＲｄに回帰する。 ・例外処理 オーバフロー、浮動小数点無効オペランド。
【０３０８】ＶＡＤＤＨ ２つの隣接要素加
算 ・アセンブラ構文 ＶＡＤＤＨ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＤＤＨ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ, ｆ｝
【０３０９】
【表８８】
【０３１０】・説明 図６を参照する。 ・演算 for(i = 0; i < NumElem-1;i++) ｛ Rd[i] = Ra[i] + Ra[i+1]; ｝ Rd[NumElem-1] = Ra[NumElem-1] + (VRb[0] II SRb); ・例外処理 オーバフロー、浮動小数点無効オペランド ・プログラミング時注意 この命令語は要素マスクに影響を受けない。
【０３１１】ＶＡＮＤ 論理積 ・アセンブラ構文 ＶＡＮＤ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＮＤ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＮＤ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＡＮＤ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＮＤ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。．ｗと．ｆは同
一の演算を規定する。
【０３１２】
【表８９】
【０３１３】・説明 ＲａとＲｂ／即値オベランドを論理積してその結果を目
的地レジスタＲｄに回帰する。 ・演算 for( i = 0; i < NumElem && EMASK[i]; i++) ｛ Bop[i] = ｛VRb[i] II SRb II Sex(IMM<8:0>)｝； Rd[i]<k> = Ra[i]<k> & Bop[i]<k>,k -- 要素ｉの全てのビット ｝ ・例外処理 なし。
【０３１４】ＶＡＮＤＣ 論理積の逆 ・アセンブラ構文 ＶＡＮＤ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＮＤ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＮＤ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＡＮＤ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＮＤ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。．ｗと．ｆは同
一の演算を規定する。
【０３１５】
【表９０】
【０３１６】・説明 ＲａとＲｂ／即値オベランドを論理積してその結果を目
的地レジスタＲｄに回帰する。 ・演算 for(i = 0; i< NumElem &&; EMASK[i]; i++)｛ Bop[i] =｛VRb[i] II SRb II Sex(IMM<8:0>)｝； Rd[i]<k> = Ra[i]<k> & Bop[i]<k>,k --要素ｉの全てのビット ｝ ・例外処理 なし。
【０３１７】ＶＡＳＡ 算術的移動累算器 ・アセンブラ構文 ＶＡＳＡＬ. ｄｔ ＶＡＳＡＲ. ｄｔ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。そして、ＲとＬ
は移動方向、即ち左右を示す。
【０３１８】
【表９１】
【０３１９】・説明 ベクトル累算器の各データ要素は左側に１ビットずつ移
動し、右側ビットは０で充填する（Ｒ＝０の場合）。１
ビット右側への移動時には符号拡張になる（Ｒ＝１の場
合）。結果はベクトル累算器に格納する。 ・演算 for(i = 0; i < NumElem && EMASK[i]; i++)｛ if(R==1) VACOH[i]:VACOL[i] = VACOH[i]:VACOL[i]sign>>1; else VACOH[i]:VACOL[i] = VACOH[i]:VACOL[i]<<1; ｝ ・例外処理 オーバフロー。
【０３２０】ＶＡＳＬ 算術的左側移動 ・アセンブラ構文 ＶＡＳＬ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＳＬ. ｄｔ ＶＲｄ，ＶＲａ，＃I ＭＭ ＶＡＳＬ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＳＬ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０３２１】
【表９２】
【０３２２】・説明 ベクトル／スカラレジスタの各データ要素は左側に移動
し、右側は０で充填する。移動する量はスカラレジスタ
Ｒｂまたは即値ＩＭＭフィールドで決められ、結果はベ
クトル／スカラレジスタＲｄに格納される。オーバフロ
ーを生じさせる要素に対しては符号に応じて陽数または
陰数で飽和する値とする。移動量は符号のない整数であ
る。 ・例外処理 なし ・プログラミング時注意 shift ＿amountはＳＲｂまたは[]V[]V<4:0> から５ビッ
ト数と見なす。ｂｙｔ、ｂｙｔｅ９、ハーフワードデー
タ型の場合、プログラマはデータビットの数より小さい
か同じshift ＿amount値を正確に規定すべきである。値
が規定されたサイズより大きければ、要素は全て０で充
填される。
【０３２３】ＶＡＳＲ 算術的右側移動 ・アセンブラ構文 ＶＡＳＲ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＳＲ. ｄｔ ＶＲｄ，ＶＲａ，＃I ＭＭ ＶＡＳＲ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＳＲ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０３２４】
【表９３】
【０３２５】・説明 ベクトル／スカラレジスタの各データ要素は右側に移動
し、一番左側のビットは符号拡張がなされる。右側は０
で充填する。移動する量はスカラレジスタＲｂまたは即
値ＩＭＭフィールドで決められ、結果はベクトル／スカ
ラレジスタＲｄに格納される。オーバフローを生じさせ
る要素に対しては符号に応じて陽数または陰数で飽和す
る値とする。移動量は符号のない整数である。 ・例外処理 なし ・プログラミング時注意 shift ＿amountはＳＲｂまたはIMM<4:0>から５ビット数
と見なす。ｂｙｔｅ、ｂｙｔｅ９、ハーフワードデータ
型の場合、プログラマはデータビットの数より小さいか
同じshift ＿amount値を正確に規定すべきである。値が
規定されたサイズより大きければ、符号ビットで充填さ
れる。
【０３２６】ＶＡＳＳ３ 減算及び（−１，
０，１）符号減算 ・アセンブラ構文 ＶＡＳＳ３. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＳＳ３. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＳＳ３. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０３２７】
【表９４】
【０３２８】・説明 ベクトル／スカラレジスタＲａの内容は中間結果を出す
ためにＲｂに加えられ、その後中間結果からＲａの符号
を引く。最終結果はベクトル／スカラレジスタＲｄに格
納される。 ・例外処理 オーバフロー。
【０３２９】ＶＡＳＵＢ 減算絶対値 ・アセンブラ構文 ＶＡＳＵＢ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＳＵＢ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＳＵＢ. ｄｔ ＶＲｄ，ＶＲａ，＃I ＭＭ ＶＡＳＵＢ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＡＳＵＢ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝。
【０３３０】
【表９５】
【０３３１】・説明 ベクトル／スカラレジスタＲａからベクトル／スカラレ
ジスタＲｂまたはＩＭＭだけ減算し、それの絶対値をベ
クトル／スカラレジスタＲｄに格納する。 ・演算 for(i = 0; i < NumElem && EMASK[i]; i++)｛ Bop[i] = ｛Rb[i] II SRb II sex[IMM<8:0>] ｝； Rd[i] =｜Ra[i] - Bop[i]｜; ｝ ・例外処理 オーバフロー、浮動小数点無効オペランド ・プログラミング時注意 減算の結果が陰数の最大値である時、絶対値を取ると、
オーバフローが発生する。飽和方式が設置されていれ
ば、絶対演算の結果は最大陽数になる。
【０３３２】ＶＡＶＧ ２つの要素の平均 ・アセンブラ構文 ＶＡＶＧ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＶＧ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＶＧ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝。整数データ
型に対して四捨五入様式を用いて切捨てをするためには
ＶＡＶＧＴを使用する。
【０３３３】
【表９６】
【０３３４】・説明 ベクトル／スカラレジスタＲａの内容がベクトル／スカ
ラレジスタＲｂに加算されて中間結果を生成する。中間
結果は再び２で割ってベクトル／スカラレジスタＲｄに
格納する。整数データ型に対してＴ＝１であれば、四捨
五入が適用され、０であれば無条件切捨てが適用される
（デフォールト）。浮動データ型はＶＣＳＲ〈ＲＭＯＤ
Ｅ〉で四捨五入方式が指定される。 ・演算 for(i = 0; i < NumElem && EMASK[i]; i++) ｛ Bop[i] = ｛Rb[i] II SRb II sex[IMM<8:0>] ｝； Rd[i] =（Ra[i] - Bop[i]）II 2; ｝ ・例外処理 なし。
【０３３５】ＶＡＶＧＨ ２つの隣接要素の平均 ・アセンブラ構文 ＶＡＶＧＨ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＡＶＧＨ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＡＶＧＨ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝。整数データ
型に対して四捨五入様式を用いて切捨てをするためには
ＶＡＶＧＴを使用する。
【０３３６】
【表９７】
【０３３７】・説明 全ての要素に対して隣接した要素の平均を出す。整数デ
ータ型に対してＴ＝１であれば、四捨五入が適用され、
０であれば無条件切捨てが適用される（デフォール
ト）。浮動データ型はＶＣＳＲ〈ＲＭＯＤＥ〉で四捨五
入方式が指定される。 ・演算 for(i =0 ; i < NumElem-1; i++) ｛ Rd[i] = (Ra[i] - Bop[i+1]) II 2; ｝ Rd[NumElem-1 = (Ra[NumElem-1] + ｛VRb[0] II SRb ｝)II 2; ・例外処理 なし ・プログラミング時注意 この命令語は要素マスクに影響を受けない。
【０３３８】ＶＡＶＧＱ ４要素平均 ・アセンブラ構文 ＶＡＶＧＱ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。整数データ型に
対して四捨五入様式を用いて切捨てをするためにはＶＡ
ＶＧＱＴを使用する。
【０３３９】
【表９８】
【０３４０】・説明 この命令語はＶＥＣ６４モードでは支援されない。下記
の図のように４つの要素の平均を計算する。Ｔ＝１であ
れば、四捨五入が適用され、０であれば無条件切捨て(r
ound away form zero)が適用される。（デフォールト）
一番左側の要素は定義されない。図８を参照する。 ・例外処理 なし ・プログラミング時注意 この命令語は要素マスクに影響を受けない。
【０３４１】ＶＣＡＣＨＥ キャッシュ演算 ・アセンブラ構文 ＶＣＡＣＨＥ. ｆｃ ＳＲｂ，ＳＲｉ ＶＣＡＣＨＥ. ｆｃ ＳＲｂ，＃ＩＭＭ ＶＣＡＣＨＥ. ｆｃ ＳＲｂ＋，ＳＲｉ ＶＣＡＣＨＥ. ｆｃ ＳＲｂ＋，＃ＩＭＭ ここで、ｆｃ＝｛０，１｝
【０３４２】
【表９９】
【０３４３】・演算 ・例外処理 なし。
【０３４４】ＶＣＡＮＤ 逆論理積 ・アセンブラ構文 ＶＣＡＮＤ. ｄｔ ＶＥｄ，ＶＥａ，ＶＥｂ ＶＣＡＮＤ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＣＡＮＤ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＣＡＮＤ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＣＡＮＤ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。．ｗと．ｆは同
一の演算を規定する。
【０３４５】
【表１００】
【０３４６】・説明 ＲａとＲｂまたは即値オベランドを逆論理積してその結
果をＲｄに格納する。 ・演算 for(i = 0; i < NumElem && EMASK[i]; i++) ｛ Bop[i] =｛VP.b[i] II SRb II Sex(l]vlM<8:0>) ｝； Rd[i] <io = -Ra[i]<k> & Bop[i]<k>,k = 要素ｉに対する全てのビット] ・例外処理 なし。
【０３４７】ＶＣＢＡＲＲ 条件付きバリヤ ・アセンブラ構文 ＢＣＢＡＲＲ. ｃｏｎｄ ここで、ｃｏｎｄ＝｛０−７｝各条件は後部分にニモニ
ックで与えられる。 ・説明 条件が有効な限りこの命令語とこの命令語の後にくる命
令語実行を止める。ｃｏｎｄ〈２：０〉フィールドはＣ
Ｔフォーマットの他の条件文とは異に解釈される。次の
ような条件が現在定義されている。
【０３４８】
【表１０１】
【０３４９】・演算 ｗｈｉｌｅ（ｃｏｎｄ＝＝ｔｕｒｅ） 追っての全ての命令語を止める。 ・例外処理 なし ・プログラミング時注意 この命令語は命令実行の順次性を強化するために提供さ
れる。この命令語は不明確な例外処理の正確な報告を作
るのに用いられることができる。例えば、例外処理を生
じさせる算術文の後に用いられると、この命令語はアド
レスを知らせるプログラムカウンタとともに例外処理を
知ることができる。
【０３５０】ＶＣＢＲ 条件分岐 ・フォーマット ・アセンブラ構文 ＶＣＢＲ. ｃｏｎｄ ＃ｏｆｆｓｅｔ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。 ・説明 ｃｏｎｄが真であれば、分岐する。これは遅滞分岐でな
い。 ・例外処理 無効命令語アドレス。
【０３５１】ＶＣＢＲＩ 条件付き間接分岐 ・フォーマット ・アセンブラ構文 ＶＣＢＲＩ. ｃｏｎｄ ＳＲｂ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。 ・説明 ｃｏｎｄが真であれば、分岐する。これは遅滞分岐文で
はない。 ・例外処理 無効命令語アドレス。
【０３５２】ＶＣＣＳ 条件付き文脈切換 ・フォーマット ・アセンブラ構文 ＶＣＣＳ ＃ｏｆｆｓｅｔ ・説明 ＶＩＭＳ〈ｃｓｅ〉が真であれば、文脈切換サブルーチ
ンにジャンプする。これは遅滞分岐文ではない。ＶＩＭ
ＳＫ〈ＣＳＥ〉が真であれば、ＶＰＣ＋４（戻りアドレ
ス）が戻りアドレススタックに格納される。そうでなけ
れば、実行はＶＰＣ＋４から始まる。 ・例外処理 戻りアドレススタックのオーバフロー。
【０３５３】ＶＣＨＧＣＲ 制御レジスタの変化 ・フォーマット ・アセンブラ構文 ＶＣＨＧＣＲ Ｍｏｄｅ ・説明 この命令語はベクトルプロセッサの演算モードを変化さ
せる。モードで各ビットは下記の事項を規定する。 ・演算 ・例外処理 なし ・プログラミング時注意 ＶＭＯＶ命令語よりさらに効率的な方法でＶＣＳＲの制
御ビットを変化させるハードウェアのために提供され
る。
【０３５４】
【表１０２】
【０３５５】ＶＣＩＮＴ 条件付きインタラプトＡＲＭ７ ・フォーマット ・アセンブラ構文 ＶＣＩＮＳＴ. ｃｏｎｄ ＃ＩＣＯＤＥ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝ ・説明 ｃｏｎｄが真であれば、命令語実行を中止し、可能であ
れば、インタラプトＡＲ７をかける。 ・例外処理 ＶＣＩＮＴインタラプト。
【０３５６】ＶＣＪＯＩＮ ＡＲＭ７タスク条
件付きジョイン ・フォーマット ・アセンブラ構文 ＶＣＪＯＩＮ. ｃｏｎｄ ＃ｏｆｆｓｅｔ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝ ・説明 ｃｏｎｄが真であれば、命令語実行を中止し、可能であ
れば、ＡＲＭ７インタラプトをかける。 ・例外処理 ＶＣＪＯＩＮインタラプト。
【０３５７】ＶＣＪＳＲ サブルーチンへの
条件付きジャンプ ・フォーマット ・アセンブラ構文 ＶＣＪＳＲ. ｃｏｎｄ ＃ｏｆｆｓｅｔ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝ ・説明 ｃｏｎｄが真であれば、サブルーチンにジャンプする。
これは遅滞した分岐ではない。ｃｏｎｄが真であれば、
ＶＰＣ＋４（戻りアドレス）は戻りアドレススタックに
格納される。そうでなければ、実行はＶＰＣ＋４から始
まる。 ・例外処理 戻りアドレススタックオーバフロー。
【０３５８】ＶＣＪＳＲＩ サブルーチンへの
条件付き間接ジャンプ ・フォーマット ・アセンブラ構文 ＶＣＪＳＲＩ. ｃｏｎｄ ＳＲｂ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝ ・説明 ｃｏｎｄが真であれば、サブルーチンに間接ジャンプす
る。これは遅滞した分岐ではない。ｃｏｎｄが真であれ
ば、ＶＰＣ＋４（戻りアドレス）は戻りアドレススタッ
クに格納される。そうでなければ、実行はＶＰＣ＋４か
ら始まる。 ・例外処理 戻りアドレススタックオーバフロー。
【０３５９】ＶＣＭＯＶ 条件付き移動 ・フォーマット ・アセンブラ構文 ＶＣＭＯＶ. ｄｔ Ｒｄ. Ｒｂ ｃｏｎｄ ＶＣＭＯＶ. ｄｔ Ｒｄ. ＃ＩＭＭ、ｃｏｎｄ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、ｃｏｎｄ＝
｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，ｎｅ，ｇｅ，ｏ
ｖ｝。．ｆデータ型が８ビット即値オペランドを支援し
ないことを除いては．ｆと．ｗは同一の演算を指定す
る。
【０３６０】
【表１０３】
【０３６１】・説明 ｃｏｎｄが真であれば、レジスタＲｂは内容がレジスタ
Ｒｄに移る。ＩＤ〈１．０〉はソース及び目的地レジス
タを規定する。 ＶＲ 現在バンクベクトルレジスタ ＳＲ スカラレジスタ ＳＹ 同期化レジスタ ＶＡＣ ベクトル累算器レジスタ（ＶＡＣレジスタコー
ディングはＶＭＯＶ説明を参照する。）
【０３６２】
【表１０４】
【０３６３】 ・演算 IF((Cond == VCSR[SO,GT,EQ,LT]) I (Cond == un))｛ for(i = 0;i < NumElem; i++) Rd[i] = [Rb[i] II SRb II sex(IMM<8:0>)｝； ・例外処理 なし ・プログラミング時注意 この命令語は要素マスクに影響を受けない。−ＶＣＭＯ
ＶＭは影響を受ける。ベクトル累算器の拡張浮動小数点
精密表示は全て５７６ビットを８個の要素を表示するた
めに用いる。従って、累算器に関連したレジスタ移動は
ｂ９データサイズを指定すべきである。
【０３６４】ＶＣＭＯＶＭ 要素マスクととも
に条件付き移動 ・フォーマット ・アセンブラ構文 ＶＣＭＯＶＭ. ｄｔ Ｒｄ，Ｒｂ，ｃｏｎｄ ＶＣＭＯＶＭ. ｄｔ Ｒｄ，＃ＩＭＭ，ｃｏｎｄ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、ｃｏｎｄ＝
｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，ｎｅ，ｇｅ，ｏ
ｖ｝。．ｆデータ型が８ビット即値オペランドを支援し
ないことを除いては．ｆと．ｗは同一の演算を指定す
る。
【０３６５】
【表１０５】
【０３６６】・説明 ｃｏｎｄが真であれば、レジスタＲｂの内容がレジスタ
Ｒｄに移る。ＩＤ〈１．０〉はソース及び目的地レジス
タを指定する。 ＶＲ 現在バンクベクトルレジスタ ＳＲ スカラレジスタ ＶＡＣ ベクトル累算器レジスタ（ＶＡＣレジスタコー
ディングの説明はＶＭＯＶの説明を参照する。）
【０３６７】
【表１０６】
【０３６８】 ・演算 IF((cond == VCSR[SO,GT,EQ,LT]) I (cond == un)) for(i = 0;i < NumElem && MMASK[i]; i++) Rd[i] = ｛Rb[i] II SRb II sex(IMM<8:0>) ｝； ・例外処理 なし ・プログラミング時注意 この命令語は要素マスクに影響を受けない。−ＶＣＭＯ
ＶＭは影響を受ける。ベクトル累算器の拡張浮動小数点
精度表示は全て５７６ビットを８個の要素を表示するた
めに用いる。従って、累算器に関連したレジスタ移動は
ｂ９データサイズを指定すべきである。
【０３６９】ＶＣＭＰＶ 比較及びマスク指定 ・フォーマット ・アセンブラ構文 ＶＣＭＰＶ. ｄｔ ＶＲａ，ＶＲｂ，ｃｏｎｄ，ｍａｓ
ｋ ＶＣＭＰＶ. ｄｔ ＶＲａ，ＳＲｂ，ｃｏｎｄ，ｍａｓ
ｋ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝、ｃｏｎｄ＝
｛ｌｔ，ｅｑ，ｌｅ，ｇｔ，ｈｅ，ｇｅ｝。ｍａｓｋ＝
｛ＶＧＭＲ，ＶＭＭＲ｝ｍａｓｋが与えられなければ、
ＶＧＭＲを使用する。
【０３７０】
【表１０７】
【０３７１】・説明 ベクトルレジスタＶＲａとＶＲｂの内容を減算して（Ｖ
Ｒa ［ｉ］−ＶＲｂ［ｉ］）要素単位として比較し、比
較結果がＶＣＭＰＶ命令語のｃｏｎｄフィールドに合う
と、ＶＧＭＲ（Ｋ＝０の時）或いはＶＭＭＲ（Ｋ＝１の
時）レジスタの対応ビット＃ｉを設定する。例えば、ｃ
ｏｎｄフィールドが小さければ（ＬＴ）、ＶＧＭＲ
［ｉ］（またはＭＲ［ｉ］）ビットが設定される。
【０３７２】 ・例外処理 なし ・プログラミング時注意 この命令語は要素マスクに影響を受けない。
【０３７３】ＶＣＮＴＬＺ 先頭０カウント ・フォーマット ・アセンブラ構文 ＶＣＮＴＬＺ. ｄｔ ＶＲｄ，ＶＲｂ ＶＣＮＴＬＺ. ｄｔ ＳＲｄ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝
【０３７４】
【表１０８】
【０３７５】・説明 Ｒｂの各要素に対して先頭０の数を数えてＲｄに値を戻
す。 ・例外処理 なし ・プログラミング時注意 要素にある全てのビットが０であれば、結果は要素のサ
イズと同一である（ｂｙｔｅ，ｂｙｔｅ９，ｈａｌｆｗ
ｏｒｄ，ｗｏｒｄのそれぞれに対して８，９，１６，３
２）。この数は要素位置の索引と逆関係がある（ＶＣＭ
ＰＲ命令語の次に用いられるならば）。要素の上に変換
させるためにはＮｕｍＥｌｅｍからＶＣＮＴＬＺを減算
する。
【０３７６】ＶＣＯＲ 逆論理和 ・フォーマット ・アセンブラ構文 ＶＣＯＲ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＣＯＲ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＣＯＲ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＣＯＲ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＣＯＲ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。．ｗと．ｆは同
一の演算を指定する。
【０３７７】
【表１０９】
【０３７８】・説明 ＲａとＲｂ／即値オペランドを逆論理和してその結果を
目的地レジスタＲｄに回帰する。 ・演算 for(i = 0;i < NumElem && EMASK[i];i++)｛ Bop[i] =｛VRb[i] II SRb II Sex(IMM<8:0>)｝； Rd[i]<k> = -Ra[i]<k> I Bop[i]<k>, k --要素ｉの全てのビット ｝ ・例外処理 なし。
【０３７９】ＶＣＲＳＲ サブルーチンから
の条件付き回帰 ・フォーマット ・アセンブラ構文 ＶＣＲＳＲ. ｃｏｎｄ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝ ・説明 ｃｏｎｄが真であれば、サブルーチンから回帰する。こ
れは遅滞した分岐ではない。ｃｏｎｄが真であれば、Ｖ
ＰＣ＋４（戻りアドレス）は戻りアドレススタックに格
納される。そうでなければ、実行はＶＰＣ＋４から始ま
る。
【０３８０】 ・例外処理 無効命令語アドレス、アドレススタックアンダフロ
ー．．．．。
【０３８１】ＶＣＶＴＢ９ ｂｙｔｅ９データ型変換 フォーマット ・アセンブラ構文 ＶＣＶＴＢ９. ｍｄ ＶＲｄ，ＶＲｂ ＶＣＶＴＢ９. ｍｄ ＳＲｄ，ＳＲｂ ここで、ｍｄ＝｛ｂｂ９，ｂ９ｈ，ｈｂ９｝
【０３８２】
【表１１０】
【０３８３】・説明 Ｒｂの各要素はバイトからｂｙｔｅ９（ｂｂ９）へ、ｂ
ｙｔｅ９からハーフワード（ｂ９ｈ）へ、ハーフワード
からｂｙｔｅ９（ｈｂ９）へ変換する。 ・演算 if(md<1:0> = 0)[ //bb9はbyteからbyte9 へ変換 VRd = VRb; VRd<9i+8> = VRb<9i+7>,i=0 to 31（または６３、ＶＥＣ６４モードで）｝ else if(md<1:0> == 2)[ //bh9はbyte9 からハーフワードに変換 VRd = VRb; VRD<18i+16:18ｉ+9> = VRB<18i+8>,i = 0 to 15( または３１、ＶＥＣ６ ４モードで）｝ else if(md<1:0> == 3) //hb9 はハーフワードからバイト９へ転換 VRd<18i+8> = VRb<18i+9>,i = 0 to 15(または３１、ＶＥＣ６４モードで）｝ else VRd = undefined; ・例外処理 なし ・プログラミング時注意 ｂ９ｈモードを使用する前に、プログラマはシャフル演
算を通じてベクトルレジスタの要素数を減らすべきであ
る。ｈｂ９モードの使用後にはアンシャフル演算によっ
て目的地レジスタの要素数を減らすべきである。この命
令語は要素マスクの影響を受けない。
【０３８４】ＶＣＶＴＦＦ 浮動小数点の固定
小数点への変換 ・フォーマット ・アセンブラ構文 ＶＣＶＴＦＦ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＣＶＴＦＦ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＣＶＴＦＦ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＣＶＴＦＦ ＳＲｄ，ＳＲａ，＃ＩＭＭ
【０３８５】
【表１１１】
【０３８６】・説明 ベクトル／スカラレジスタＲａの内容が〈Ｘ，Ｙ〉とい
う表現の３２ビット固定小数点実数に変換されるが、Ｙ
の幅はＲｂまたはＩＭＭフィールドで、Ｘは３２−〈Ｙ
の幅〉と定義される。Ｘは整数部分であり、Ｙは端数で
ある。結果はベクトル／スカラレジスタのＲｄに格納さ
れる。 ・演算 Y-size =｛SRb % 32 II IMM<4:0>｝； for(i = 0;ｉ < NumElem;i++) ｛ Rd[i] = convert to (32-Y ＿size,Y＿size) format(Ra[i]);｝ ・例外処理 オーバフロー ・プログラミング時注意 この命令語はワードデータサイズのみ支援する。この構
造が多数のデータ型を支援しないために、これは要素マ
スクを使用しない。この命令語は整数データ型のために
無条件切捨て方式(round away from zero)を取る。
【０３８７】ＶＣＶＴＩＦ 整数の浮動小数点変換 ・フォーマット ・アセンブラ構文 ＶＣＶＴＩＦ ＶＲｄ，ＶＲｂ ＶＣＶＴＩＦ ＶＲｄ，ＳＲｂ ＶＣＶＴＩＦ ＳＲｄ，ＳＲｂ
【０３８８】
【表１１２】
【０３８９】・説明 ベクトル／スカラレジスタＲｂの内容がｉｎｔ３２から
浮動データ型に変換される。結果はベクトル／スカラレ
ジスタのＲｄに格納される。 ・演算 for(i = 0;ｉ < NumElem;i++) ｛ Rd[i] = convert to floating point format(Rb[i]); ｝ ・例外処理 なし ・プログラミング時注意 この命令語はワードデータサイズのみ支援する。この構
造が多数のデータ型を支援しないために、これは要素マ
スクを使用しない。
【０３９０】ＶＤ１ＣＢＲ ＶＣＲ１減少及び条件分岐 ・フォーマット ・アセンブラ構文 ＶＤ１ＣＢＲ. ｃｏｎｄ ＃ｏｆｆｓｅｔ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。 ・説明 ＶＣＲ１を減少し、ｃｏｎｄが真であれば分岐する。こ
れは遅滞した分岐ではない。 ・例外処理 無効命令語アドレス ・プログラミング時注意 分岐条件文が検査される前にＶＣＲ１を減少することを
注意されたい。ＶＣＲ１が０の時、この命令語を実行す
ると、ループ回数が２32−１になる。
【０３９１】ＶＤ２ＣＢＲ ＶＣＲ２減少及び条件付き分岐 ・フォーマット ・アセンブラ構文 ＶＤ２ＣＢＲ. ｃｏｎｄ ＃ｏｆｆｓｅｔ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。 ・説明 ＶＣＲ２を減少し、条件が真であれば分岐する。これは
遅滞した分岐ではない。 ・演算 VCR2 = VCR2 - 1; If((VCR2 > 0) & ((cond == VCSR[SO,GT,EQ,LT] I (Cond == un))) VPC = VPC + sex(Offset<22:0> * 4); else VPC = VPC + 4; ・例外処理 無効命令語アドレス ・プログラミング時注意 分岐条件文が検査される前にＶＣＲ２を減少することに
注意されたい。ＶＣＲ２が０の時、この命令語を実行す
ると、ループ回数２32−１になる。
【０３９２】ＶＤ３ＣＢＲ ＶＣＲ３減少及び条件付き分岐 ・フォーマット ・アセンブラ構文 ＶＤ３ＣＢＲ. ｃｏｎｄ ＃ｏｆｆｓｅｔ ここで、ｃｏｎｄ＝｛ｕｎ，ｌｔ，ｅｑ，ｌｅ，ｇｔ，
ｎｅ，ｇｅ，ｏｖ｝。 ・説明 ＶＣＲ３を減少し、条件が真であれば分岐する。これは
遅滞した分岐ではない。 ・例外処理 無効命令語アドレス ・プログラミング時注意 分岐条件文が検査される前にＶＣＲ３を減少することに
注意されたい。ＶＣＲ３が０の時、この命令語を実行す
ると、ループ回数２32−１になる。
【０３９３】ＶＤＩＶ２Ｎ ２n で割る ・フォーマット ・アセンブラ構文 ＶＤＩＶ２Ｎ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＤＩＶ２Ｎ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＤＩＶ２Ｎ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＤＩＶ２Ｎ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝
【０３９４】
【表１１３】
【０３９５】・説明 ベクトル／スカラレジスタＲａは２＾ｎで割る。ここ
で、ｎは陽数であり、スカラレジスタＲｂまたはＩＭＭ
になり、最終結果はベクトル／スカラレジスタＲｄに格
納する。この命令語は四捨五入方式で無条件切捨てを使
用する。 ・例外処理 なし ・プログラミング時注意 Ｎは５ビットの数字であるＳＲｂまたはＩＭＭ〈４：
０〉からきたことに注意されたい。バイト、ｂｙｔｅ
９、ハーフワードデータ型に対してプログラマはＮの値
がそのデータサイズの精度と同一か又は小さいものに指
定すべきことに注意されたい。もし大きくなると、要素
は符号ビットで充填される。この命令語の四捨五入方式
は無条件切捨てである。
【０３９６】ＶＤＩＶ２Ｎ. Ｆ 浮動小数点の２n 除算 ・フォーマット ・アセンブラ構文 ＶＤＩＶ２Ｎ. ｆ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＤＩＶ２Ｎ. ｆ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＤＩＶ２Ｎ. ｆ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＤＩＶ２Ｎ. ｆ ＳＲｄ，ＳＲａ，＃ＩＭＭ
【０３９７】
【表１１４】
【０３９８】・説明 ベクトル／スカラレジスタＲａは２n で割る。ここで、
ｎは陽数であり、スカラレジスタＲｂまたはＩＭＭにな
り、最終結果はベクトル／スカラレジスタＲｄに格納す
る。この命令語は四捨五入方式で無条件切捨てを使用す
る。 ・例外処理 なし ・プログラミング時注意 Ｎは５ビットの数字であるＳＲｂまたはＩＭＭ〈４：
０〉からきたことに注意する。
【０３９９】ＶＤＩＶＩ 除算初期化−不完全 ・フォーマット ・アセンブラ構文 ＶＤＩＶＩ. ｄｓ ＶＲｂ ＶＤＩＶＩ. ｄｓ ＳＲｂ ここで、ｄｓ＝｛ｂ，ｂ９，ｈ，ｗ｝
【０４００】
【表１１５】
【０４０１】・説明 非復旧され、符号のある整数の除算をするための初期化
段階を行う。被除数は累算器にある倍精度の符号のある
整数である。被除数が単精度であれば、倍精度に符号拡
張をしてＶＡＣＯＨとＶＡＣＯＬに格納されるべきであ
る。除数は単精度の符号のある整数であってＲｂにあ
る。被除数の符号が除数のものと同一であれば、上位累
算器からＲｂを減算し、異なれば上位累算器にＲｂを加
算する。
【０４０２】 ・例外処理 なし ・プログラミング時注意 プログラマは除算段階に先だって０で割って生じる問題
やオーバフローを検査する責任がある。
【０４０３】ＶＤＩＶＳ 除算段階−不完全 ・フォーマット ・アセンブラ構文 ＶＤＩＶＩＳ. ｄｓ ＶＲｂ ＶＤＩＶＩＳ. ｄｓ ＳＲｂ ここで、ｄｓ＝｛ｂ，ｂ９，ｈ，ｗ｝
【０４０４】
【表１１６】
【０４０５】・説明 非復旧される符号のある整数の除算で反復的な１段階を
行う。この命令語はデータのサイズだけ実行しなければ
ならない（即ち、ｉｎｔ８は８番、ｉｎｔ９は９番、ｉ
ｎｔ１６は１６番、ｉｎｔ３２は３２番）。除算段階が
初期の部分的な残りを累算器に置く前に、ＶＤＩＶＩ命
令語は一度行われなければならない。除数は単精度の符
号のあるＲｂである。各段階ごとに商のビットが抽出さ
れて累算器ＬＳＢに移動する。累算器にある部分的な残
りの符号がＲｂにある除数のものと同一であれば、上位
累算器からＲｂを引く。そうでなければ、上位累算器に
Ｒｂを加える。結果的な部分（余りの加算または減算の
結果）の符号が除数のものと同一であれば、商のビット
は１である。そうでなければ、商のビットは０である。
累算器は左側に一つ移動し、商のビットで充填される。
除算の最終段階において余りは上位累算器にあり、商は
下位累算器にある。商は逆になっている。
【０４０６】・演算 ・例外処理 ＴＢＤ ・プログラミング時注意。
【０４０７】ＶＥＳＬ 要素の左側１移動 ・フォーマット ・アセンブラ構文 ＶＥＳＬ. ｄｔ ＳＲＣ，ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝。．ｗと．ｆ
は同一の演算を指定する。
【０４０８】
【表１１７】
【０４０９】・説明 ベクトルレジスタＲａの全ての要素を左側に一つずつ移
動し、空いた所はレジスタＲｂの値で充填する。シフト
された一番左側の要素はスカラレジスタＲｃに移り、残
りの要素はベクトルレジスタＲｄに格納される。図９を
参照する。 ・例外処理 なし ・プログラミング時注意 この命令語は要素マスクに影響を受けない。
【０４１０】ＶＥＳＲ 要素の右側１移動 ・フォーマット ・アセンブラ構文 ＶＥＳＲ. ｄｔ ＳＲｃ，ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝。．ｗと．ｆ
は同じ演算を指定する。
【０４１１】
【表１１８】
【０４１２】・説明 ベクトルレジスタＲａの全ての要素を右側に一つずつ移
動し、空いた所はレジスタＲｂの値で充填する。シフト
された一番右側の要素はスカラレジスタＲｃに移り、残
りの要素はベクトルレジスタＲｄに格納される。図１０
を参照する。 ・例外処理 なし ・プログラミング時注意 この命令語は要素マスクに影響を受けない。
【０４１３】ＶＥＸＴＲＴ １要素抽出 ・フォーマット ・アセンブラ構文 ＶＥＸＴＲＴ. ｄｔ ＳＲｄ，ＶＲａ，ＳＲｂ ＶＥＸＴＲＴ. ｄｔ ＳＲｄ，ＶＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝．ｆと．ｗは
同じ演算を指定する。
【０４１４】
【表１１９】
【０４１５】・説明 ベクトルレジスタＲａからスカラレジスタＲｂまたはＩ
ＭＭの指定した要素を抽出してスカラレジスタＲｄに格
納する。 ・演算 index32 = ｛SRb % 32 II IMM<4:0)> ｝; index64 = ｛SRb % 64 II IMM<5:0>｝; index = (VCSR<vec64>)? index64:index32; SRd = VRa[index]; ・例外処理 なし ・プログラミング時注意 この命令語は要素マスクに影響を受けない。
【０４１６】ＶＥＸＴＳＧＮ２ （１，−１）符号抽出 ・フォーマット ・アセンブラ構文 ＶＥＸＴＳＧＮ２. ｄｔ ＶＲｄ，ＶＲａ ＶＥＸＴＳＧＮ２. ｄｔ ＳＲｄ，ＳＲａ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝
【０４１７】
【表１２０】
【０４１８】・説明 ベクトル／スカラレジスタＲａの内容で符号を計算して
その結果をベクトル／スカラレジスタＲｄに格納する。 ・例外処理 なし。
【０４１９】ＶＥＸＴＳＧＮ３ （１，０，−１）符号抽出 ・フォーマット ・アセンブラ構文 ＶＥＸＴＳＧＮ３. ｄｔ ＶＲｄ，ＶＲａ ＶＥＸＴＳＧＮ３. ｄｔ ＳＲｄ，ＳＲａ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝
【０４２０】
【表１２１】
【０４２１】・説明 ベクトル／スカラレジスタＲａの内容で符号を計算して
その結果をベクトル／スカラレジスタＲｄに格納する。 ・例外処理 なし。
【０４２２】ＶＩＮＳＲＴ １要素挿入 ・フォーマット ・アセンブラ構文 ＶＩＮＳＲＴ. ｄｔ ＶＲｄ，ＳＲａ，ＳＲｂ ＶＩＮＳＲＴ. ｄｔ ＶＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝．ｆと．ｗは
同じ演算を指定する。
【０４２３】
【表１２２】
【０４２４】・説明 ベクトルレジスタＲａからスカラレジスタＲｂまたはＩ
ＭＭの指定した要素を挿入してスカラレジスタＲｄに格
納する。 ・演算 index32 = ｛SRb % 32 II IMM<4:0>｝； index64 = ｛SRb % 64 II IMM<5:0>｝； index = (VCSR<vec64>)? index64:index32; VRd[index] = SRa; ・例外処理 なし ・プログラミング時注意 この命令語は要素マスクに影響を受けない。
【０４２５】ＶＬ ロード ・フォーマット ・アセンブラ構文 ＶＬ. ｉｔ Ｒｄ，ＳＲｂ，ＳＲｉ ＶＬ. ｉｔ Ｒｄ，ＳＲｂ，＃ＩＭＭ ＶＬ. ｉｔ Ｒｄ，ＳＲｂ＋，ＳＲｉ ＶＬ. ｉｔ Ｒｄ，ＳＲｂ＋，＃ＩＭＭ ここで、ｉｔ＝｛ｂ，ｂｚ９，ｂｓ９，ｈ，ｗ，４，
８，１６，３２，６４｝Ｒｄ＝｛ＶＲｄ，ＶＲＡｄ，Ｓ
Ｒｄ｝．ｂと．ｂｓ９は同一の演算を指定し、．６４と
ＶＲＡｄは共に指定され得ない。キャッシュオフロード
のためにはＶＬＯＦＦを使用する。
【０４２６】・説明 ベクトル現在または交互バンクのベクトルレジスタをロ
ードする。スカラレジスタも適用可能である。 ・演算 EA = SRb +｛SRi II sex(IMM<7:0>)｝； if(A==1) SRb = EA; RD =下記の表を参照する。
【０４２７】
【表１２３】
【０４２８】・例外処理 無効データアドレス、非整列アクセス ・プログラミング時注意 この命令語は要素マスクに影響を受けない。 ・未解決：ベクトルロードまたは格納にアドレス整列制
限が必要な理由は何か。
【０４２９】ＶＬＣＢ 円形バッファのロード ・フォーマット ・アセンブラ構文 ＶＬＣＢ. ｉｔ Ｒｄ，ＳＲｂ，ＳＲｉ ＶＬＣＢ. ｉｔ Ｒｄ，ＳＲｂ，＃ＩＭＭ ＶＬＣＢ. ｉｔ Ｒｄ，ＳＲｂ＋，ＳＲｉ ＶＬＣＢ. ｉｔ Ｒｄ，ＳＲｂ＋，＃ＩＭＭ ここで、ｉｔ＝｛ｂ，ｂｚ９，ｂｓ９，ｈ，ｗ，４，
８，１６，３２，６４｝Ｒｄ＝｛ＶＲｄ，ＶＲＡｄ，Ｓ
Ｒｄ｝．ｂと．ｂｓ９は同一の演算を指定し、．６４と
ＶＲＡｄは共に指定され得ない。キャッシュオフロード
のためにはＶＬＣＢＯＦＦを使用する。
【０４３０】・説明 ＳＲｂ＋１にある開始ポインタとＳＲｂ＋２にある終了
ポインタに区画された円形バッファでベクトルまたはス
カラレジスタをロードする。ロード前に有効なアドレス
が終了アドレスより大きければ、アドレス更新演算と同
様に調節されるべきである。しかも、．ｈと．ｗのスカ
ラロード時に円形バッファの区画はそれぞれハーフワー
ドとワード境界線に整列されるべきである。 ・演算 EA = SRb +｛SRi II sex(IMM<7:0>)｝； BEGIN = SRb+1; END = SRb+2; cbsize = END - BEGIN; if(EA > END)EA = BEGIN + (EA - END); if(A == 1) SRb = EA; Rd =下記の表を参照する。
【０４３１】
【表１２４】
【０４３２】・例外処理 無効データアドレス、非整列アクセス ・プログラミング時注意 この命令語は要素マスクに影響を受けない。プログラマ
はこの命令語が碌に実行されるためには次のような条件
が満足しなければならないことを銘ずるべきである。 BEGIN < EA <2*END - BEGIN これはEA - END<END - BEGINとEA > BEGINを合わせたも
のである。
【０４３３】ＶＬＤ 二重ロード ・フォーマット ・アセンブラ構文 ＶＬＤ. ｉｔ Ｒｄ，ＳＲｂ，ＳＲｉ ＶＬＤ. ｉｔ Ｒｄ，ＳＲｂ，＃ＩＭＭ ＶＬＤ. ｉｔ Ｒｄ，ＳＲｂ＋，ＳＲｉ ＶＬＤ. ｉｔ Ｒｄ，ＳＲｂ＋，＃ＩＭＭ ここで、ｉｔ＝｛ｂ，ｂｚ９，ｂｓ９，ｈ，ｗ，４，
８，１６，３２，６４｝Ｒｄ＝｛ＶＲｄ，ＶＲＡｄ，Ｓ
Ｒｄ｝．ｂと．ｂｓ９は同一の演算を指定し、．６４と
ＶＲＡｄは共に指定され得ない。キャッシュオフロード
のためにはＶＬＤＯＦＦを使用する。
【０４３４】・説明 現在または交互バンクのベクトルレジスタをロードす
る。スカラレジスタも適用することができる。 ・演算 EA = SRb +｛SRi II sex(IMM<7:0>)｝； if(A==1) SRb = EA; Rd:Rd+1 = 下記の表を参照する。
【０４３５】
【表１２５】
【０４３６】・例外処理 無効データアドレス、非整列アクセス ・プログラミング時注意 この命令語は要素マスクに影響を受けない。
【０４３７】ＶＬＩ 即値ロード ・フォーマット ・アセンブラ構文 ＶＬＩ. ｄｔ ＶＲｄ，＃ＩＭＭ ＶＬＩ. ｄｔ ＳＲｄ，＃ＩＭＭ ここで、d ｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝ ・説明 スカラレジスタまたはベクトルレジスタに即値をロード
する。スカラレジスタに対してバイト、ｂｙｔｅ９、ハ
ーフワードまたはワードはデータ型によってロードされ
る。バイト、ｂｙｔｅ９、ハーフワードのデータ型に対
して影響を受けないバイトは修正されない。 ・演算 Rd =下記の表を参照する。 ・例外処理 なし
【０４３８】
【表１２６】
【０４３９】ＶＬＱ ４重ロード ・フォーマット ・アセンブラ構文 ＶＬＱ. ｉｔ Ｒｄ，ＳＲｂ，ＳＲｉ ＶＬＱ. ｉｔ Ｒｄ、ＳＲｂ，＃ＩＭＭ ＶＬＱ. ｉｔ Ｒｄ，ＳＲｂ＋，ＳＲｉ ＶＬＱ. ｉｔ Ｒｄ、ＳＲｂ＋，＃ＩＭＭ ここで、ｉｔ＝｛ｂ，ｂｚ９，ｂｓ９，ｈ，ｗ，４，
８，１６，３２，６４｝、Ｒｄ＝｛ＶＲｄ，ＶＲＡｄ，
ＳＲｄ｝．ｂと．ｂｓ９は同一の演算を指定する。．６
４とＶＲＡｄは共に指定され得ない。キャッシュオフロ
ードのためにＶＬＱＯＦＦを使用する。
【０４４０】・説明 現在または交互バンクに４つのベクトルレジスタをロー
ドする。スカラレジスタも適用することができる。 ・演算 EA = SRb +｛SRi II Sex(IMM<7:0> ｝; if (A == 1) SRb = EA;; Rd:Rd+1:Rd+2:Rd+3 = 下記の表を参照する。
【０４４１】
【表１２７】
【０４４２】
【表１２８】
【０４４３】・例外処理 無効データアドレス、非整列アクセス ・プログラミング時注意 この命令語は要素マスクの影響を受けない。 ・未解決：８ビットの２の補数即値はＶＬＱがアドレス
更新関数とともに使用するには極めて小さい（最大値１
２７）。
【０４４４】ＶＬＲ 逆ロード ・フォーマット ・アセンブラ構文 ＶＬＲ. ｉｔ Ｒｄ，ＳＲｂ，ＳＲｉ ＶＬＲ. ｉｔ Ｒｄ，ＳＲｂ，＃ＩＭＭ ＶＬＲ. ｉｔ Ｒｄ，ＳＲｂ＋，ＳＲｉ ＶＬＲ. ｉｔ Ｒｄ，ＳＲｂ＋，＃ＩＭＭ ここで、ｉｔ＝｛４，８，１６，３２，６４｝，Ｒｄ＝
｛ＶＲｄ，ＶＲＡｄ，ＳＲｄ｝。．６４とＶＲＡｄは共
に指定され得ない。キャッシュオフロードのためにＶｌ
ＤＯＦＦを使用する。
【０４４５】・説明 ベクトルレジスタを要素の逆順でロードする。スカラレ
ジスタは支援しない。 ・演算 EA = SRb +｛SRi II Sex(IMM<7:0> ｝； if (A == 1) SRb = EA; Rd =下記の表を参照する。
【０４４６】
【表１２９】
【０４４７】・例外処理 無効データアドレス、非整列アクセス ・プログラミング時注意 この命令語は要素マスクの影響を受けない。
【０４４８】ＶＬＳＬ 左側論理移動 ・アセンブラ構文 ＶＬＳＬ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＬＳＬ. ｄｔ ＶＲｄ，ＶＲａ，＃I ＭＭ ＶＬＳＬ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＬＳＬ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０４４９】
【表１３０】
【０４５０】・説明 ベクトル／スカラレジスタＲａの各要素はビット論理移
動をし、最下位ビットには０を充填し、移動量はスカラ
レジスタＲｂまたはＩＭＭフィールドが決定する。結果
はベクトル／スカラレジスタＲｄに格納される。 ・演算 shift ＿amount = (SRb % 32 II IMM<4:0>); for(i = 0; i < NumElem && EMASK[i]; i++) Rd[i] = Ra[i] << shift＿amount; ｝ ・例外処理 なし ・プログラミング時注意 shift ＿amountはＳＲｂまたはＩＭＭ〈４：０〉から５
ビットで抽出されることを注意する。ｂｙｔｅ、ｂｙｔ
ｅ９、ハーフワードデータ型の場合、プログラマは移動
量がデータサイズを外れないようにすべきである。もし
移動量が指定されるデータサイズより大きければ、要素
を０のみで充填する。
【０４５１】ＶＬＳＲ 右側論理移動 ・フォーマット ・アセンブラ構文 ＶＬＳＲ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＬＳＲ. ｄｔ ＶＲｄ，ＶＲａ，＃I ＭＭ ＶＬＳＲ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＬＳＲ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０４５２】
【表１３１】
【０４５３】・説明 ベクトル／スカラレジスタＲａの各要素は右側にビット
論理移動をし、最上位ビットには０を充填し、移動量は
スカラレジスタＲｂまたはＩＭＭフィールドが決定す
る。結果はベクトル／スカラレジスタＲｄに格納され
る。 ・例外処理 なし ・プログラミング時注意 shift ＿amountはＳＲｂまたはＩＭＭ〈４：０〉から５
ビットで抽出されることに注意する。ｂｙｔｅ、ｂｙｔ
ｅ９、ハーフワードデータ型の場合、プログラマは移動
量がデータサイズを外れないようにすべきである。もし
移動量が指定されるデータサイズより大きければ、要素
を０のみで充填する。
【０４５４】ＶＬＷＳ ストライドロード ・フォーマット ・アセンブラ構文 ＶＬＷＳ. ｌｔ Ｒｄ，ＳＲｂ，ＳＲｉ ＶＬＷＳ. ｌｔ Ｒｄ，ＳＲｂ，＃ＩＭＭ ＶＬＷＳ. ｌｔ Ｒｄ，ＳＲｂ＋，ＳＲｉ ＶＬＷＳ. ｌｔ Ｒｄ，ＳＲｂ＋，＃ＩＭＭ ここで、ｌｔ＝｛４，８，１６，３２｝，Ｒｄ＝｛ＶＲ
ｄ，ＶＲＡｄ｝。．６４モードは支援されないので、そ
の代わりにＶＬを使用する。キャッシュオフロードのた
めにはＶＬＷＳＯＦＦを使用する。
【０４５５】・説明 有効アドレスから３２バイトをメモリからベクトルレジ
スタＶＲｄへロードするが、ＳＲｂ＋１はストライド調
節レジスタとして使用する。ＬＴはブロックのサイズを
指定するもので、各ブロックに対してロードされる連接
したバイトの数をいう。ＳＲｂ＋１はストライトで隣接
したブロックの開始を区別するためのバイトの数であ
る。ストライドはブロックのサイズが同じか又は大きけ
ればならない。ＥＡは整列されたデータサイズである。
ストライドとブロックのサイズはデータサイズの倍数で
ある。
【０４５６】 ・例外処理 無効データアドレス、非整列アクセス。
【０４５７】ＶＭＡＣ 乗算及び累算 ・フォーマット ・アセンブラ構文 ＶＭＡＣ. ｄｔ ＶＲａ，ＶＲｂ ＶＭＡＣ. ｄｔ ＶＲａ，ＳＲｂ ＶＭＡＣ. ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＡＣ. ｄｔ ＳＲａ，ＳＲｂ ＶＭＡＣ. ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝
【０４５８】
【表１３２】
【０４５９】・説明 Ｒａの各要素をＲｂの各要素に乗じて倍精度の中間結果
を作る。この中間結果はベクトル累算器の倍精度要素に
加えてベクトル累算器に格納する。ＲａとＲｂは指定さ
れたデータ型を使用するが、ＶＡＣが適当な倍精度デー
タ型を使用するのと同じである。各倍精度の要素の上位
はＶＡＣＨに格納する。浮動データ型に対して全てのオ
ペランドの結果は単精度である。
【０４６０】 ・例外処理 オーバフロー、浮動小数点無効オペランド ・プログラミング時注意 この命令語はｉｎｔ９データ型を支援しないので、その
代わりにｉｎｔ１６を使用する。
【０４６１】ＶＭＡＣＦ 乗算及び端数累算 ・フォーマット ・アセンブラ構文 ＶＭＡＣＦ. ｄｔ ＶＲａ，ＶＲｂ ＶＭＡＣＦ. ｄｔ ＶＲａ，ＳＲｂ ＶＭＡＣＦ. ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＡＣＦ. ｄｔ ＳＲａ，ＳＲｂ ＶＭＡＣＦ. ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ｝
【０４６２】
【表１３３】
【０４６３】・説明 Ｒａの各要素をＲｂの各要素に乗じて倍精度の中間結果
を作り、１ビット左側に移動した後、この中間結果はベ
クトル累算器の倍精度要素に加えてベクトル累算器に格
納する。ＲａとＲｂは指定されたデータ型を使用する
が、ＶＡＣが適当な倍精度データ型を使用するのと同じ
である（ｉｎｔ８，ｉｎｔ１６，ｉｎｔ３２に対してそ
れぞれ１６，３２，６４ビットを使用する）。各倍精度
の要素の上位はＶＡＣＨに格納する。
【０４６４】 ・例外処理 オーバフロー ・プログラミング時注意 この命令語はｉｎｔ９データ型を支援しないので、その
代わりにｉｎｔ１６を使用する。
【０４６５】ＶＭＡＣＬ 乗算及び下位累算 ・フォーマット ・アセンブラ構文 ＶＭＡＣＬ. ｄｔ ＶＲａ，ＶＲｂ，ＶＲｂ ＶＭＡＣＬ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＭＡＣＬ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＭＡＣＬ. ｄｔ ＳＲｄ，ＳＲｂ，ＳＲｂ ＶＭＡＣＬ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝
【０４６６】
【表１３４】
【０４６７】・説明 Ｒａの各要素をＲｂの各要素に乗じて倍精度の中間結果
を作る。この中間結果はベクトル累算器の倍精度要素に
加えてベクトル累算器に格納し、目的地レジスタＶＲｄ
の下位部分を戻す。ＲａとＲｂは指定されたデータ型を
使用するが、ＶＡＣが適当な倍精度データ型を使用する
のと同じである（ｉｎｔ８，ｉｎｔ１６，ｉｎｔ３２に
対してそれぞれ１６，３２，６４ビットを使用する）。
各倍精度の要素の上位はＶＡＣＨに格納する。浮動デー
タ型に対して全てのオペランドの結果は単精度である。
【０４６８】 ・演算 for(i=0;i < NumElem && EMASK[i]; i++) ｛ Bop[i] =｛VRb[i] II SRb ｝; if (dt = float) VACL[i] = VRa[i] * Bop[i] + VAC:[i]; else VACH[i]:VACL[i] = VRa[i] * Bop[i] + VACH[i]:VACL[i]; ｝ ・例外処理 オーバフロー、浮動小数点無効オペランド ・プログラミング時注意 この命令語はｉｎｔ９データ型を支援しないので、その
代わりにｉｎｔ１６を使用する。
【０４６９】ＶＭＡＤ 乗算及び加算 ・フォーマット ・アセンブラ構文 ＶＭＡＤ. ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＶＲｂ ＶＭＡＤ. ｄｔ ＳＲｃ，ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｈ，ｗ｝
【０４７０】
【表１３５】
【０４７１】・説明 Ｒａの各要素をＲｂの各要素に乗じて倍精度の中間結果
を作る。この中間結果はＲｃの倍精度要素に加えて目的
地レジスタＲｄ＋１：Ｒｄに格納する。 ・演算 for(i=0;i < NumElem && EMASK[i]; i++) ｛ Aop[i] =｛VRa[i] II SRa ｝; Bop[i] =｛VRb[i] II SRb ｝; Cop[i] =｛VRc[i] II SRc ｝; Rd +1[i]:Rd[i] = Aop[i] * Bop[i] + sex＿dp(Cop[i]); ｝ ・例外処理 なし。
【０４７２】ＶＭＡＤＬ 乗算及び下位加算 ・フォーマット ・アセンブラ構文 ＶＭＡＤＬ. ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＶＲｂ ＶＭＡＤＬ. ｄｔ ＳＲｃ，ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝
【０４７３】
【表１３６】
【０４７４】・説明 Ｒａの各要素をＲｂの各要素に乗じた後、１ビット左側
に移動する。倍精度の中間効果をＲｃの倍精度各要素に
加える。目的地レジスタＲｄに各要素の倍精度の和の中
から下位を戻す。 ・演算 for(i=0;i < NumElem && EMASK[i]; i++) ｛ Aop[i] =｛VRa[i] II SRa ｝; Bop[i] =｛VRb[i] II SRb ｝; Cop[i] =｛VRc[i] II SRc ｝; if(dt == float) Lo[i] = Aop[i] * Bop[i] + Cop[i]; else Hi[i]:Lo[i] = Aop[i] * Bop[i] + sex＿dp(Cop[i]); Rd[i] = Lo[i]; ｝ ・例外処理 オーバフロー、浮動小数点無効オペランド。
【０４７５】ＶＭＡＳ 乗算及び累算器減算 ・アセンブラ構文 ＶＭＡＳ. ｄｔ ＶＲａ，ＶＲｂ ＶＭＡＳ. ｄｔ ＶＲａ，ＳＲｂ ＶＭＡＳ. ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＡＳ. ｄｔ ＳＲａ，ＳＲｂ ＶＭＡＳ．ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝
【０４７６】
【表１３７】
【０４７７】・説明 Ｒａの各要素をＲｂの各要素に乗じて倍精度の中間結果
を作る。ベクトル累算器の倍精度要素から倍精度の中間
結果を引く。ベクトル累算器に各要素の倍精度の和を格
納する。ＲａとＲｂは指定されたデータ型を使用する
が、ＶＡＣが適当な倍精度データを使用するのと同一で
ある（ｉｎｔ８，ｉｎｔ１６，ｉｎｔ３２に対してそれ
ぞれ１６，３２，６４ビットを使用する）。各倍精度の
要素の上位はＶＡＣＨに格納する。浮動小数点データ型
に対して全てのオペランドと結果は単精度である。
【０４７８】 ・演算 for(i=0;i < NumElem && EMASK[i]; i++) ｛ Bop[i] =｛VRb[i] II SRb ｝; if(dt == float) VACL[i] = VACL[i] − VRa[i] ＊ Bop[i]; else VACH[i]:VACL[i] = VACH[i] :VACL[i] - VRa[i] * Bop[i] ; ｝ ・例外処理 オーバフロー、浮動小数点無効オペランド ・プログラミング時注意 この命令語はｉｎｔデータ型を支援しないので、その代
わりにｉｎｔ１６を使用する。
【０４７９】ＶＭＡＳＦ 乗算及び累算器端数減算 ・アセンブラ構文 ＶＭＡＳＦ. ｄｔ ＶＲａ，ＶＲｂ ＶＭＡＳＦ. ｄｔ ＶＲａ，ＳＲｂ ＶＭＡＳＦ. ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＡＳＦ. ｄｔ ＳＲａ，ＳＲｂ ＶＭＡＳＦ. ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ｝
【０４８０】
【表１３８】
【０４８１】・説明 ＶＲａの各要素をＲｂの各要素に乗じて倍精度の中間結
果を作る。倍精度の中間結果を左側に１ビット移動す
る。ベクトル累算器の倍精度要素から倍精度の中間結果
を引く。ベクトル累算器に各要素の倍精度の和を格納す
る。ＶＲａとＲｂは指定されたデータ型を使用するが、
ＶＡＣが適当な倍精度データを使用するのと同一である
（ｉｎｔ８，ｉｎｔ１６，ｉｎｔ３２に対してそれぞれ
１６，３２，６４ビットを使用する）。各倍精度の要素
の上位はＶＡＣＨに格納する。
【０４８２】 ・演算 for(i=0;i < NumElem && EMASK[i]; i++) ｛ Bop[i] =｛VRb[i] II SRb II sex(IMM<8:0>)｝； VACH[i]:VACL[i] = VACH[i] :VACL[i]＿ VRa[i] * Bop[i] ; ｝ ・例外処理 オーバフロー ・プログラミング時注意 この命令語はｉｎｔデータ型を支援しないので、その代
わりにｉｎｔ１６を使用する。
【０４８３】ＶＭＡＳＬ 乗算及び累算器下位減算 ・フォーマット ・アセンブラ構文 ＶＭＡＳＬ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＭＡＳＬ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＭＡＳＬ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＭＡＳＬ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＭＡＳＬ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝
【０４８４】
【表１３９】
【０４８５】・説明 ＶＲａの各要素をＲｂの各要素に乗じて倍精度の中間結
果を作る。ベクトル累算器の倍精度要素から倍精度の中
間結果を引く。ベクトル累算器に各要素の倍精度の和を
格納する。下位を目的地レジスタに戻す。ＶＲａとＲｂ
は指定されたデータ型を使用するが、ＶＡＣが適当な倍
精度データを使用するのと同一である（ｉｎｔ８，ｉｎ
ｔ１６，ｉｎｔ３２に対してそれぞれ１６，３２，６４
ビットを使用する）。各倍精度の要素の上位はＶＡＣＨ
に格納する。浮動小数点データ型に対して全てのオペラ
ンドと結果は単精度である。
【０４８６】 ・演算 for(i=0;i < NumElem && EMASK[i]; i++) ｛ Bop[i] =｛VRb[i] II SRb ｝; if(dt == float) VACL[i] = VACL[i] - VRa[i] * Bop[i]; else VACH[i]:VACL[i] = VACH[i] :VACL[i] - VRa[i] * Bop[i] ; VRd[i] = VACL[i] ｝ ・例外処理 オーバフロー、浮動小数点無効オペランド ・プログラミング時注意 この命令語はｉｎｔ９データ型を支援しないので、その
代わりにｉｎｔ１６を使用する。
【０４８７】ＶＭＡＳＦ 乗算及び累算器端数減算 ・フォーマット ・アセンブラ構文 ＶＭＡＳＦ. ｄｔ ＶＲａ，ＶＲｂ ＶＭＡＳＦ. ｄｔ ＶＲａ，ＳＲｂ ＶＭＡＳＦ. ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＡＳＦ. ｄｔ ＳＲａ，ＳＲｂ ＶＭＡＳＦ. ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ｝
【０４８８】
【表１４０】
【０４８９】・説明 ＶＲａの各要素をＲｂの各要素に乗じて倍精度の中間結
果を作る。倍精度の中間結果を左側に１ビットずつ移動
する。ベクトル累算器の倍精度要素から移動された倍精
度の中間結果を引く。ベクトル累算器に各要素の倍精度
の和を格納する。ＶＲａとＲｂは指定されたデータ型を
使用するが、ＶＡＣが適当な倍精度データを使用するの
と同一である（ｉｎｔ８，ｉｎｔ１６，ｉｎｔ３２に対
してそれぞれ１６，３２，６４ビットを使用する）。各
倍精度の要素の上位はＶＡＣＨに格納する。
【０４９０】 ・演算 for(i=0;i < NumElem && EMASK[i]; i++) ｛ Bop[i] =｛VRb[i] II SRb II sex(IMM<8:0>)｝； VACH[i]:VACL[i] = VACH[i] :VACL[i]＿VRa[i] * Bop[i] ; ｝ ・例外処理 オーバフロー ・プログラミング時注意 この命令語はｉｎｔ９データ型を支援しないので、その
代わりにｉｎｔ１６を使用する。
【０４９１】ＶＭＡＳＬ 乗算及び累算器下位減算 ・フォーマット ・アセンブラ構文 ＶＭＡＳＬ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＭＡＳＬ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＭＡＳＬ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＭＡＳＬ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＭＡＳＬ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝
【０４９２】
【表１４１】
【０４９３】・説明 ＶＲａの各要素をＲｂの各要素に乗じて倍精度の中間結
果を作る。ベクトル累算器の倍精度要素から倍精度の中
間結果を引く。ベクトル累算器に各要素の倍精度の和を
格納する。下位を目的地レジスタＶＲｄに戻す。Ｒａと
Ｒｂは指定されたデータ型を使用するが、ＶＡＣが適当
な倍精度データを使用するのと同一である（ｉｎｔ８，
ｉｎｔ１６，ｉｎｔ３２に対してそれぞれ１６，３２，
６４ビットを使用する）。各倍精度の要素の上位はＶＡ
ＣＨに格納する。浮動小数点データ型に対して全てのオ
ペランドと結果は単精度である。
【０４９４】 ・演算 for(i=0;i < NumElem && EMASK[i]; i++) ｛ Bop[i] =｛VRb[i] II SRb ｝; if(dt == float) VACL[i] = VACL[i] - VRa[i] * Bop[i]; else VACH[i]:VACL[i] = VACH[i] :VACL[i] - VRa[i] * Bop[i] ; VRd[i] = VACL[i] ｝ ・例外処理 オーバフロー、浮動小数点無効オペランド ・プログラミング時注意 この命令語はｉｎｔ９データ型を支援しないので、その
代わりにｉｎｔ１６を使用する。
【０４９５】ＶＭＡＸＥ 双単位最大値交換 ・フォーマット ・アセンブラ構文 ＶＭＡＸＥ. ｄｔ ＶＲｄ，ＶＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝
【０４９６】
【表１４２】
【０４９７】・説明 ＶＲａはＶＲｂと同じでなければならない。ＶＲａがＶ
Ｒｂと異なれば、結果は予測不能である。各偶数或いは
奇数のベクトル要素は対で比較され、大きいものは偶数
位置に、小さいものは奇数位置のＲｄに格納する。 ・演算 for(i=0;i < NumElem && EMASK[i]; i+2) ｛ VRd[i] = (VRb[i] > VRb[i+1])? VRb[i]:VRb[i+1]; VRd[i+1] = (VRb[i] > VRb[i+1])?VRb[i+1]:VRb[i]; ｝ ・例外処理 なし。
【０４９８】ＶＭＯＶ 移動 ・フォーマット ・アセンブラ構文 ＶＭＯＶ. ｄｔ Ｒｄ，Ｒｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝。ＲｄとＲｂ
は構造的に指定されたレジスタ名を指す。．ｆと．ｗは
同一の演算を指定する。
【０４９９】
【表１４３】
【０５００】・説明 レジスタＲｂの内容はレジスタＲｄに移す。グループフ
ィールドはソースと目的地レジスタグループを指定す
る。レジスタグループの説明は次の通りである。 ＶＲ 現在バンクベクトルレジスタ ＶＲＡ 交互バンクベクトルレジスタ ＳＲ スカラレジスタ ＳＰ 特殊レジスタ ＲＡＳＲ 復帰アドレススタックレジスタ ＶＡＣ ベクトル累算器レジスタ（下記の内容のＶＡＣ
レジスタコーディングを参照する。）
【０５０１】
【表１４４】
【０５０２】この命令語ではベクトルレジスタがスカラ
レジスタに移動することができない。ＶＥＸＴＲがこの
ような目的に適する。ＶＡＣレジスタコーティングに次
の表を使用する。
【０５０３】
【表１４５】
【０５０４】・演算 Rd = Rb ・例外処理 ＶＣＳＲまたはＶＩＳＲＣで例外処理ビットを設定する
と、対応例外処理が引き起こされる。 ・プログラミング時注意 この命令語は要素マスクに影響を受けない。交互バンク
概念がＶＥＣ６４モードでは存在しないために、この命
令語を用いてＶＥＣ６４モードで交互バンクレジスタか
ら或いはそこへデータを移すことができない。
【０５０５】ＶＭＵＬ 乗算 ・フォーマット ・アセンブラ構文 ＶＭＵＬ. ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＶＲｂ ＶＭＵＬ. ｄｔ ＳＲｃ，ＳＲｄ，ＳＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｈ，ｗ｝
【０５０６】
【表１４６】
【０５０７】・説明 ＶＲａの各要素をＲｂの各要素に乗じて倍精度の中間結
果を作る。ベクトル累算器に各要素の倍精度の和を格納
する。ＲａとＲｂは指定されたデータ型を使用するが、
Ｒｃ：Ｒｄが適当な倍精度データを使用するのと同一で
ある（ｉｎｔ８，ｉｎｔ１６，ｉｎｔ３２に対してそれ
ぞれ１６，３２，６４ビットを使用する）。各倍精度要
素の上位はＲｃに格納する。
【０５０８】 ・例外処理 なし ・プログラミング時注意 この命令語はｉｎｔ９データ型を支援しないので、その
代わりにｉｎｔ１６を使用する。拡張された結果は支援
されるデータ型でないため、この命令語は浮動データ型
も支援しない。
【０５０９】ＶＭＵＬＡ 累算器乗算 ・フォーマット ・アセンブラ構文 ＶＭＵＬＡ. ｄｔ ＶＲａ，ＶＲｂ ＶＭＵＬＡ. ｄｔ ＶＲａ，ＳＲｂ ＶＭＵＬＡ. ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＵＬＡ. ｄｔ ＳＲａ，ＳＲｂ ＶＭＵＬＡ. ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝
【０５１０】
【表１４７】
【０５１１】・説明 ＶＲａの各要素をＲｂの各要素に乗じて倍精度の中間結
果を作って累算器にその結果を書き込む。浮動小数点デ
ータ型に対して全てのオペランドと結果は単精度であ
る。 ・例外処理 なし ・プログラミング時注意 この命令語はｉｎｔ９データ型を支援しないので、その
代わりにｉｎｔ１６を使用する。
【０５１２】ＶＭＵＬＡＦ 累算器端数乗算 ・フォーマット ・アセンブラ構文 ＶＭＵＬＡＦ. ｄｔ ＶＲａ，ＶＲｂ ＶＭＵＬＡＦ. ｄｔ ＶＲａ，ＳＲｂ ＶＭＵＬＡＦ. ｄｔ ＶＲａ，＃ＩＭＭ ＶＭＵＬＡＦ. ｄｔ ＳＲａ，ＳＲｂ ＶＭＵＬＡＦ. ｄｔ ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ｝
【０５１３】
【表１４８】
【０５１４】・説明 ＶＲａの各要素をＲｂの各要素に乗じて倍精度の中間結
果を作る。倍精度結果は左側に１ビットずつ移動する。
累算器にその結果を書き込む。 ・例外処理 なし ・プログラミング時注意 この命令語はｉｎｔ９データ型を支援しないので、その
代わりにｉｎｔ１６を使用する。
【０５１５】ＶＭＵＬＦ 端数乗算 ・フォーマット ・アセンブラ構文 ＶＭＵＬＦ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＭＵＬＦ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＭＵＬＦ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＭＵＬＦ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＭＵＬＦ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ｝
【０５１６】
【表１４９】
【０５１７】・説明 ＶＲａの各要素をＲｂの各要素に乗じて倍精度の中間結
果を作る。倍精度結果は左側に１ビット移動する。結果
の上位を目的地レジスタＶＲｄ＋１に戻し、下位は目的
地レジスタＶＲｄに戻す。ＶＲｄは必ず偶数(even numv
red)レジスタでなければならない。 ・例外処理 なし ・プログラミング時注意 この命令語はｉｎｔ９データ型を支援しないので、その
代わりにｉｎｔ１６を使用する。
【０５１８】ＶＭＵＬＦＲ 端数乗算及び四捨五入 ・フォーマット ・アセンブラ構文 ＶＭＵＬＦＲ. ｄｔ ＶＲｄ，ＶＰａ，ＶＲｂ ＶＭＵＬＦＲ. ｄｔ ＶＲｄ，ＶＰａ，ＳＲｂ ＶＭＵＬＦＲ. ｄｔ ＶＲｄ，ＶＰａ，＃ＩＭＭ ＶＭＵＬＦＲ. ｄｔ ＳＲｄ，ＳＰａ，ＳＲｂ ＶＭＵＬＦＲ. ｄｔ ＳＲｄ，ＳＰａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ｝
【０５１９】
【表１５０】
【０５２０】・説明 ＶＲａの各要素をＲｂの各要素に乗じて倍精度の中間結
果を作る。倍精度結果は左側に１ビット移動する。結果
を四捨五入して上位に送る。上位を目的地レジスタＶＲ
ｄに戻す。 ・例外処理なし ・プログラミング時注意 この命令語はｉｎｔ９データ型を支援しないので、その
代わりにｉｎｔ１６を使用する。
【０５２１】ＶＭＵＬＬ 下位乗算 ・フォーマット ・アセンブラ構文 ＶＭＵＬＬ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＭＵＬＬ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＭＵＬＬ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＭＵＬＬ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＭＵＬＬ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｈ，ｗ，ｆ｝
【０５２２】
【表１５１】
【０５２３】・説明 ＶＲａの各要素をＲｂの各要素に乗じて倍精度の中間結
果を作る。この結果の下位を目的地レジスタＶＲｄに戻
す。浮動データ型に対して全てのオペランドと結果は単
精度である。 ・例外処理 オーバフロー、浮動小数点無効オペランド ・プログラミング時注意 この命令語はｉｎｔ９データ型を支援しないので、その
代わりにｉｎｔ１６を使用する。
【０５２４】ＶＡＮＤ 否定論理積 ・フォーマット ・アセンブラ構文 ＶＮＡＮＤ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＮＡＮＤ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＮＡＮＤ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＮＡＮＤ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＮＡＮＤ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝．ｗと．ｆは同一
の演算を規定する。
【０５２５】
【表１５２】
【０５２６】・説明 Ｒａの各要素をＲｂ／即値オペランドの各要素と否定論
理積する。この結果をＲｄに戻す。 ・演算 for(i=0;i < NumElem && EMASK[i]; i++) ｛ Bop[i] =｛VRb[i] II SRb II sex(IMM<8:0>)｝； Rd[i]<k> = (Ra[i]<k> & Bop[i]<k>,for k = all bits in element i; ｝ ・例外処理 なし。
【０５２７】ＶＮＯＲ 否定論理和 ・フォーマット ・アセンブラ構文 ＶＮＯＲ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＮＯＲ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＮＯＲ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＮＯＲ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＮＯＲ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝．ｗと．ｆは同一
の演算を規定する。
【０５２８】
【表１５３】
【０５２９】・説明 Ｒａの各要素をＲｂ／即値オペランドの各要素と否定論
理和する。この結果をＲｄに戻す。 ・演算 for(i=0;i < NumElem && EMASK[i]; i++) ｛ Bop[i] =｛VRb[i] II SRb II sex(IMM<8:0>)｝； Rd[i]<k> = (Ra[i]<k> & Bop[i]<k>,for k = all bits in element i; ｝ ・例外処理 なし。
【０５３０】ＶＯＲ 論理和 ・フォーマット ・アセンブラ構文 ＶＯＲ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＯＲ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＯＲ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＯＲ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＯＲ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝．ｗと．ｆは同一
の演算を規定する。
【０５３１】
【表１５４】
【０５３２】・説明 Ｒａの各要素をＲｂ／即値オペランドの各要素と論理和
する。この結果をＲｄに戻す。 ・演算 for(i=0;i < NumElem && EMASK[i]; i++) ｛ Bop[i] =｛VRb[i] II SRb II sex(IMM<8:0>)｝； Rd[i]<k> = (Ra[i]<k> & Bop[i]<k>,for k = all bits in element i; ｝ ・例外処理 なし。
【０５３３】ＶＯＲＣ 逆論理和 ・フォーマット ・アセンブラ構文 ＶＯＲＣ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＯＲＣ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＯＲＣ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＯＲＣ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＯＲＣ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝．ｗと．ｆは同一
の演算を規定する。
【０５３４】
【表１５５】
【０５３５】・説明 Ｒａの各要素をＲｂ／即値オペランドの各要素の逆と論
理和する。この結果をＲｄに戻す。 ・演算 for(i=0;i < NumElem && EMASK[i]; i++) ｛ Bop[i] =｛VRb[i] II SRb II sex(IMM<8:0>)｝； Rd[i]<k> = (Ra[i]<k>Ｉ〜Bop[i]<k>,for k = all bits in element i; ｝ ・例外処理 なし。
【０５３６】ＶＰＦＴＣＨ プリフェッチ ・フォーマット ・アセンブラ構文 ＶＰＦＴＣＨ. ｌｎ ＳＲｂ，Ｓｉ ＶＰＦＴＣＨ. ｌｎ ＳＲｂ，＃ＩＭＭ ＶＰＦＴＣＨ. ｌｎ ＳＲｂ＋，Ｓｉ ＶＰＦＴＣＨ. ｌｎ ＳＲｂ＋，＃ＩＭＭ Ｉｎ＝｛１，２，４，８｝ ・説明 有効アドレスから始まる多数のベクトルデータキャッシ
ュラインをプリフェッチする。キャッシュラインは下記
のように規定される： ＬＮ〈１：０〉＝００：１６４- バイトキャッシュライ
ンがプリフェッチされる。 ＬＮ〈１：０〉＝０１：２６４- バイトキャッシュライ
ンがプリフェッチされる。 ＬＮ〈１：０〉＝１０：４６４- バイトキャッシュライ
ンがプリフェッチされる。 ＬＮ〈１：０〉＝１１：８６４- バイトキャッシュライ
ンがプリフェッチされる。 もし有効アドレスが６４- バイト境界に存在しなけれ
ば、これを一番先に捨てることにより、６４バイト境界
に配列されるようにする。 ・演算 ・例外処理 無効データアドレス ・プログラミング時注意 ＥＡ〈３１：０〉は局部メモリでバイトアドレスを示
す。
【０５３７】ＶＰＦＴＣＨＳＰ スクラッチパッド
へのプリフェッチ ・フォーマット ・アセンブラ構文 ＶＰＦＴＣＨＳＰ. ｌｎ ＳＲｂ，Ｓｉ ＶＰＦＴＣＨＳＰ. ｌｎ ＳＲｂ，＃ＩＭＭ ＶＰＦＴＣＨＳＰ. ｌｎ ＳＲｂ＋，Ｓｉ ＶＰＦＴＣＨＳＰ. ｌｎ ＳＲｂ＋，＃ＩＭＭ Ｉｎ＝｛１，２，４，８｝。ＶＰＦＴＣＨとＶＰＦＴＣ
ＨＳＰは同一の演算コードを有する。
【０５３８】・説明 多数の６４- バイトブロックをメモリからスクラッチパ
ッドへ移動する。有効アドレスはメモリの開始アドレス
を提供し、ＳＲｐはスクラッチパッドの開始アドレスを
提供する。６４- バイトブロック数は下記のように規定
される。 ＬＮ〈Ｉ：０〉＝００：１６４- バイトブロックが移動
される。 ＬＮ〈Ｉ：０〉＝０１：２６４- バイトブロックが移動
される。 ＬＮ〈Ｉ：０〉＝１０：４６４- バイトブロックが移動
される。 ＬＮ〈Ｉ：０〉＝１１：８６４- バイトブロックが移動
される。 もし有効アドレスが６４- バイト境界に存在しなけれ
ば、これを最優先に捨てることにより、６４バイト境界
に配列されるようにする。ＳＲｐのスクラッチパッドポ
インタアドレスが６４バイト境界に存在しなければ、こ
れもやはり捨てることにより６４バイト境界に配列され
るようにする。
【０５３９】 ・例外処理 無効データアドレス。
【０５４０】ＶＲＯＬ 左回転 ・フォーマット ・アセンブラ構文 ＶＲＯＬ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＲＯＬ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＲＯＬ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＲＯＬ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０５４１】
【表１５６】
【０５４２】・説明 ベクトル／スカラレジスタＲａの各データ要素をスカラ
レジスタＲｂまたはＩＭＭフィールドに与えられたビッ
ト量だけ左側に回転して、この結果をベクトル／スカラ
レジスタＲｄに格納する。 ・演算 rotate＿amount =｛SRb % 32 II IMM<4:0>｝； for(i = 0;i < NumElem && EMASK[i];i++)｛ Rd[i] == Ra[i] rotate ＿left rotate ＿amount; ｝ ・例外処理 なし ・プログラミング時注意 rotate＿amountはＳＲｂまたはＩＭＭ〈４：０〉から５
ビット数として取り、バイト、ｂｙｔｅ９、ハーフワー
ドデータ型においてはデータサイズがビット数より少な
いか同一の回転量を正確にプログラマによって規定すべ
きである。もし回転量が規定データサイズより大きけれ
ば、その結果は定義されない。ｎ左回転はＥｌｅｍＳｉ
ｚｅ右回転と等価である。ここで、ＥｌｅｍＳｉｚｅは
所定データサイズでビット数を指す。
【０５４３】ＶＲＯＲ 右回転 ・フォーマット ・アセンブラ構文 ＶＲＯＲ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＲＯＲ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＲＯＲ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＲＯＲ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０５４４】
【表１５７】
【０５４５】・説明 ベクトル／スカラレジスタＲａの各データ要素をスカラ
レジスタＲｂまたはＩＭＭフィールドに与えられたビッ
ト量だけ右側に回転して、この結果をベクトル／スカラ
レジスタＲｄに格納する。 ・例外処理 なし ・プログラミング時注意 rotate＿amountはＳＲｂまたはＩＭＭ〈４：０〉から５
ビット数として取り、バイト、ｂｙｔｅ９、ハーフワー
ドデータ型においてはデータサイズがビット数より少な
いか同一の回転量を正確にプログラマによって規定すべ
きである。もし回転量が規定データサイズより大きけれ
ば、その結果は定義されない。ｎ左回転はＥｌｅｍＳｉ
ｚｅ右回転と等価である。ここで、ＥｌｅｍＳｉｚｅは
所定データサイズでビット数を指す。
【０５４６】ＶＲＯＵＮＤ 浮動称す点から整
数への四捨五入 ・フォーマット ・アセンブラ構文 ＶＲＯＵＮＤ. ｒｍ ＶＲｄ，ＶＲｂ ＶＲＯＵＮＤ. ｒｍ ＳＲｄ，ＳＲｂ ｒｍ＝｛ｎｉｎｆ，ｚｅｒｏ，ｎｅａｒ，ｐｉｎｆ｝。
【０５４７】
【表１５８】
【０５４８】・説明 浮動小数点データ型のベクトル／スカラレジスタＲｂの
内容を最近似値３２-ビット整数（ワード）に四捨五入
し、この結果をベクトル／スカラレジスタＲｄに格納す
る。四捨五入モードはＲＭに定義される。
【０５４９】
【表１５９】
【０５５０】 ・プログラミング時注意 この命令語は要素マスクに影響を受けない。
【０５５１】ＶＳＡＴＬ 下位境界飽和 ・フォーマット ・アセンブラ構文 ＶＳＡＴＬ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＳＡＴＬ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＳＡＴＬ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＳＡＴＬ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＳＡＴＬ. ｄｔ ＳＲｂ，ＳＲａ，＃ＩＭＭ ｄｔ＝｛ｂ９，ｈ，ｗ，ｆ｝．ｆはデータ型は９- ビッ
ト即値で支援されない。
【０５５２】
【表１６０】
【０５５３】・説明 ベクトル／スカラレジスタＲａの各データ要素をスカラ
レジスタＲｂ或いはＩＭＭフィールドに与えられた対応
下限に比較する。その値が下限より小さければ、下限に
同等に設定され、その最終結果をベクトル／スカラレジ
スタＲｄに格納する。 ・例外処理 なし。
【０５５４】ＶＳＡＴＵ 上位境界飽和 ・フォーマット ・アセンブラ構文 ＶＳＡＴＵ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＳＡＴＵ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＳＡＴＵ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＳＡＴＵ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＳＡＴＵ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝．ｆデータ型は９- ビ
ット即値で支援されない。
【０５５５】
【表１６１】
【０５５６】・説明 ベクトル／スカラレジスタＲａの各データ要素をスカラ
レジスタＲｂ或いはＩＭＭフィールドに与えられた対応
上限と比較する。その値が上限より大きければ、上限に
同等に設定され、その最終結果をベクトル／スカラレジ
スタＲｄに格納する。 ・例外処理 なし。
【０５５７】ＶＳＨＦＬ シャフル ・フォーマット ・アセンブラ構文 ＶＳＨＦＬ. ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＶＲｂ ＶＳＨＦＬ. ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝。．ｗと．ｆ
は同一の演算を規定する。
【０５５８】
【表１６２】
【０５５９】・説明 ベクトルレジスタＲａの内容をＲｂとシャフルして図１
４に示すようにその結果をベクトルレジスタＲｃ：Ｒｄ
に格納する。 ・演算 ・例外処理 なし ・プログラミング時注意 この命令語は要素マスクを使用しない。
【０５６０】ＶＳＨＦＬＨ 上位シャフル ・フォーマット ・アセンブラ構文 ＶＳＨＦＬＨ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＳＨＦＬＨ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝。．ｗと．ｆ
は同一の演算を規定する。
【０５６１】
【表１６３】
【０５６２】・説明 ベクトルレジスタＲａの内容をＲｂとシャフルして図４
に示すようにその結果をベクトルレジスタＲｄに格納す
る。 ・演算 ・例外処理 なし ・プログラミング時注意 この命令語は要素マスクを使用しない。
【０５６３】ＶＳＨＦＬＬ 下位シャフル ・フォーマット ・アセンブラ構文 ＶＳＨＦＬＬ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＳＨＦＬＬ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝。．ｗと．ｆ
は同一の演算を規定する。
【０５６４】
【表１６４】
【０５６５】・説明 ベクトルレジスタＲａの内容をＲｂとシャフルして図１
１に示すようにその結果をベクトルレジスタＲｄに格納
する。 ・演算 ・例外処理 なし ・プログラミング時注意 この命令語は要素マスクを使用しない。
【０５６６】ＶＳＨＦＬＨ 上位シャフル ・フォーマット ・アセンブラ構文 ＶＳＨＦＬＨ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＳＨＦＬＨ. ｄｔ ＶＲｄ，ＶＲａ，ＳＲｂ
【０５６７】
【表１６５】
【０５６８】・説明 ベクトルレジスタＲａの内容をＲｂとシャフルして下記
のようにその結果の上位をベクトルレジスタＲｄに格納
する。 ・演算 ・例外処理 無効データアドレス、非整列アクセス ・プログラミング時注意 この命令語は要素マスクに影響を受けない。
【０５６９】ＶＳＴ 格納 ・フォーマット ・アセンブラ構文 ＶＳＴ. ｓｔ Ｒｓ，ＳＲｂ，ＳＲｉ ＶＳＴ. ｓｔ Ｒｓ，ＳＲｂ，＃ＩＭＭ ＶＳＴ. ｓｔ Ｒｓ，ＳＲｂ＋，ＳＲｉ ＶＳＴ. ｓｔ Ｒｓ，ＳＲｂ＋，＃ＩＭＭ ここで、ｓｔ＝｛ｂ，ｂ９，ｈ，ｗ，４，８，１６，３
２，６４｝、ＲＳ＝｛ＶＲｓ，ＶＲａ，ＳＲｓ｝。．ｂ
と．ｂ９ｔは同一の演算を規定し、．６４とＶＲＡｓは
共に規定されない。キャッシュオフ格納にはＶＳＴＯＦ
Ｆを使用する。
【０５７０】・説明 ベクトルまたはスカラレジスタを格納されたい。 ・演算 EA = SRb +｛SRi 00 sex(IMM<7.0>)｝； if (A == I) SRb = EA; MEM[EA] = 下記の表を参照する；
【０５７１】
【表１６６】
【０５７２】・例外処理 無効データアドレス、非整列アクセス ・プログラミング時注意 この命令語は要素マスクに影響を受けない。
【０５７３】ＶＳＴＣＢ 円形バッファ格納 ・フォーマット ・アセンブラ構文 ＶＳＴＣＢ. ｓｔ Ｒｓ，ＳＲｂ，ＳＲｉ ＶＳＴＣＢ. ｓｔ Ｒｓ，ＳＲｂ，＃ＩＭＭ ＶＳＴＣＢ. ｓｔ Ｒｓ，ＳＲｂ＋，ＳＲｉ ＶＳＴＣＢ. ｓｔ Ｒｓ，ＳＲｂ＋，＃ＩＭＭ ｓｔ＝｛ｂ，ｂ９，ｈ，ｗ，４，８，１６，３２，６
４｝，Ｒｓ＝｛ＶＲｓ，ＶＲＡｓ，ＳＲｓ｝。．ｂと．
ｂ９ｔは同一の演算を規定し、．６４とＶＲＡｄは共に
規定されない。キャッシュオフ格納はＶＳＴＣＢＯＦＦ
を使用する。
【０５７４】・説明 ＳＲｂ＋１にある開始ポインタとＳＲｂ＋２にある終了
ポインタに区画された円形バッファでベクトル或いはス
カラレジスタを格納する。格納前に有効アドレスが終了
アドレスより大きければ、アドレス更新演算と同様に調
節されるべきである。しかも、．ｈと．ｗのスカラロー
ド時に円形バッファの区画はそれぞれハーフワードとワ
ード境界線に整列されるべきである。 ・演算 EA = SRb +｛SRi II sex(IMM<7:0>)｝； BEGIN = SRb+1; END = SRb+2; cbsize = END -BEGIN; if(EA > END) EA = BEGIN + (EA - END); if(A == 1)SRb EA; MEM[EA] = 下記の表を参照する。
【０５７５】
【表１６７】
【０５７６】・例外処理 無効データアドレス、非整列アクセス ・プログラミング時注意 この命令語は要素マスクに影響を受けない。プログラマ
はこの命令語が期待通りに動作するように下記の条件を
確認しなければならない。 BEGIN < EA < 2*END - BEGIN これはEA - END< END - BIGIN とEA > BEGINを合わせた
ものである。
【０５７７】ＶＳＴＤ 二重格納 ・フォーマット ・アセンブラ構文 ＶＳＴＤ. ｓｔ Ｒｓ，ＳＲｂ，ＳＲｉ ＶＳＴＤ. ｓｔ Ｒｓ，ＳＲｂ，＃ＩＭＭ ＶＳＴＤ. ｓｔ Ｒｓ，ＳＲｂ＋，ＳＲｉ ＶＳＴＤ. ｓｔ Ｒｓ，ＳＲｂ＋，＃ＩＭＭ ｓｔ＝｛ｂ，ｂ９，ｈ，ｗ，４，８，１６，３２，６
４｝，Ｒｓ＝｛ＶＲｓ，ＶＲＡｓ，ＳＲｓ｝。．ｂと．
ｂ９ｔは同一の演算を規定し、．６４とＶＲＡｓは共に
規定されない。キャッシュオフ格納はＶＳＴＤＯＦＦを
使用する。
【０５７８】・説明 現在バンクまたは交互バンクから２つのベクトルレジス
タ或いは２つのスカラレジスタを格納する。 ・演算 EA = SRb +｛SRi II sex(IMM<7:0>)｝； if(A == 1)SRb = EA; MEM[EA] = 下記の表を参照する。
【０５７９】
【表１６８】
【０５８０】・例外処理 無効データアドレス、非整列アクセス ・プログラミング時注意 この命令語は要素マスクに影響を受けない。
【０５８１】ＶＳＴＱ 二重格納 ・フォーマット ・アセンブラ構文 ＶＳＴＱ. ｓｔ Ｒｓ，ＳＲｂ，ＳＲｉ ＶＳＴＱ. ｓｔ Ｒｓ，ＳＲｂ，＃ＩＭＭ ＶＳＴＱ. ｓｔ Ｒｓ，ＳＲｂ＋，ＳＲｉ ＶＳＴＱ. ｓｔ Ｒｓ，ＳＲｂ＋，＃ＩＭＭ ｓｔ＝｛ｂ，ｂ９ｔ，ｈ，ｗ，４，８，１６，３２，６
４｝，Ｒｓ＝｛ＶＲｓ，ＶＲＡｓ，ＳＲｓ｝。．ｂと．
ｂ９ｔは同一の演算を規定し、．６４とＶＲＡｓは共に
規定されなく、キャッシュオフ格納はＶＳＴＱＯＦＦを
使用する。
【０５８２】・説明 現在バンクまたは交互バンクから２つのベクトルレジス
タ或いは２つのスカラレジスタを格納する。 ・演算 EA = SRb +｛SRi II sex(IMM<7:0>)｝； if(A == 1) SRb EA; MEM[EA] = 下記の表を参照する。
【０５８３】
【表１６９】
【０５８４】・例外処理 無効データアドレス、非整列アクセス ・プログラミング時注意 この命令語は要素マスクに影響を受けない。
【０５８５】ＶＳＴＲ 逆格納 ・フォーマット ・アセンブラ構文 ＶＳＴＲ. ｓｔ Ｒｓ，ＳＲｂ，ＳＲｉ ＶＳＴＲ. ｓｔ Ｒｓ，ＳＲｂ，＃ＩＭＭ ＶＳＴＲ. ｓｔ Ｒｓ，ＳＲｂ＋，ＳＲｉ ＶＳＴＲ. ｓｔ Ｒｓ，ＳＲｂ＋，＃ＩＭＭ ここで、ｓｔ＝｛ｂ，ｂ９，ｈ，ｗ，４，８，１６，３
２，６４｝、Ｒｓ＝｛ＶＲｓ，ＶＲＡｓ｝。６４とＶＲ
Ａｓは共に規定されない。キャッシュオフ格納にはＶＳ
ＴＲＯＦＦを使用する。
【０５８６】・説明 逆要素順によってベクトルレジスタを格納する。この命
令語はスカラデータソースレジスタを支援しない。 ・演算 EA = SRb +｛SRi II sex(IMM<7:0>)｝； if (A == I)SRb = EA; MEM[EA] = 下記の表を参照する；
【０５８７】
【表１７０】
【０５８８】・例外処理 無効データアドレス、非整列アクセス ・プログラミング時注意 この命令語は要素マスクに影響を受けない。
【０５８９】ＶＳＴＷＳ ストライド格納 ・フォーマット ・アセンブラ構文 ＶＳＴＷＳ. ｓｔ ＲＳ，ＳＲｂ，ＳＲｉ ＶＳＴＷＳ. ｓｔ Ｒｓ，ＳＲｂ，＃ＩＭＭ ＶＳＴＷＳ. ｓｔ Ｒｓ，ＳＲｂ＋，ＳＲｉ ＶＳＴＷＳ. ｓｔ Ｒｓ，ＳＲｂ＋，＃ＩＭＭ ｓｔ＝｛８，１６，３２｝、Ｒｓ＝｛ＶＲｓ，ＶＲＡ
ｓ｝。．６４モードは支援されない。その代わりにＶＳ
Ｔを使用する。キャッシュオフ格納にＶＳＴＷＯＦＦを
使用されたい。
【０５９０】・説明 有効アドレスから３２バイトをベクトルレジスタＶＲｓ
でメモリに格納するが、ＳＲb+1 はストライド制御レジ
スタとして用いる。ＳＴとはブロックのサイズを指定す
るもので、各ブロックに対して格納される連接したバイ
トの数である。ＳＲｂ＋１はストライドであり、隣接し
たブロックの開始を区別するためのバイトの数である。
ストライドはブロックのサイズが同じか大きくなければ
ならない。ＥＡは整列されたデータサイズである。スト
ライドとブロックのサイズはデータサイズの倍数であ
る。
【０５９１】 ・例外処理 無効データアドレス、非整列アクセス。
【０５９２】ＶＳＵＢ 減算 ・フォーマット ・アセンブラ構文 ＶＳＵＢ．ｓｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＳＵＢ．ｓｔ ＶＲｄ，ＶＲａ，ＳＲｂ ＶＳＵＢ．ｓｔ ＶＲｄ，ＶＲａ，＃ＩＭＮ ＶＳＵＢ．ｓｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＳＵＢ．ｓｔ ＳＲｄ，ＳＲａ，＃ＩＭＮ ｄｔ＝｛ｂ，ｂ９ｔ，ｈ，ｗ，ｆ｝
【０５９３】
【表１７１】
【０５９４】・説明 ベクトル／スカラーレジスタＲｈの内容をＲａから減算
してその結果をベクトルレジスタＲｄに格納する。 ・例外処理 オーバーフロー、浮動小数点無効オペランド。
【０５９５】ＶＳＵＢＳ 減算及び設定 ・フォーマット ・アセンブラ構文 ＶＳＵＢＳ．ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＳＵＢＳ．ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＮ ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝
【０５９６】
【表１７２】
【０５９７】・説明 ＳＲｂをＳＲａから減算してその結果をＳＲｂに格納
し、ＶＣＳＲのＶＦＬＡＧビットを設定する。 ・演算 Bop[i] = ｛SRb II sex(IMM<8:0>)｝； SRd[i] = SRa - Bop; VCSR<lt, eq, gt> = status(SRa, Bop); ・例外処理 オーバーフロー、浮動小数点無効オペランド。
【０５９８】ＶＵＮＳＨＦＬ アンシャフル ・フォーマット ・アセンブラ構文 ＶＵＮＳＨＦＬ．ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＶＲｂ ＶＵＮＳＨＦＬ．ｄｔ ＶＲｃ，ＶＲｄ，ＶＲａ，ＶＲｂ ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝。．ｗと．ｆは同一の演算を規定する。
【０５９９】
【表１７３】
【０６００】・説明 ベクトルレジスタＶＲａの内容を図５のようにＲｂと共
にベクトルレジスタＶＲｃ：ＶＲｄにアンシャフルす
る。 ・演算 ・例外処理 なし ・プログラミング時注意 この命令語は要素マスクを使用しない。
【０６０１】ＶＵＮＳＨＦＬＨ 上位アンシャフル ・フォーマット ・アセンブラ構文 ＶＵＮＳＨＦＬＨ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＵＮＳＨＦＬＨ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝。．ｗと．ｆは同一の
演算を規定する。
【０６０２】
【表１７４】
【０６０３】・説明 ベクトルレジスタＶＲａの内容をＲｂと共にアンシャフ
ルする。図１２のようにその結果の上位はベクトルレジ
スタＶＲｄに回帰する。 ・演算 ・例外処理 無し ・プログラミング時注意 この命令語は要素マスクを使用しない。
【０６０４】ＶＵＮＳＨＦＬＬ 下位アンシャフル ・フォーマット ・アセンブラ構文 ＶＵＮＳＨＦＬ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＵＮＳＨＦＬ．ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ，ｆ｝。．ｗと．ｆは同一の
演算を規定する。
【０６０５】
【表１７５】
【０６０６】・説明 ベクトルレジスタＶＲａの内容をＲｂと共にアンシャフ
ルする。図１３のようにその結果の下位はベクトルレジ
スタＶＲｄに回帰する。 ・演算 ・例外処理 無し ・プログラミング時注意 この命令語は要素マスクを使用しない。
【０６０７】ＶＷＢＡＣＫ ライトバック ・フォーマット ・アセンブラ構文 ＶＷＢＡＣＫ．ｌｎ ＳＲｂ，Ｓｉ ＶＷＢＡＣＫ．ｌｎ ＳＲｂ，＃ＩＭＭ ＶＷＢＡＣＫ．ｌｎ ＳＲｂ＋，Ｓｉ ＶＷＢＡＣＫ．ｌｎ ＳＲｂ＋，＃ＩＭＮ ｌｎ＝｛１，２，４，８｝ ・説明 ベクトルデータキャッシュでＥＡによって（タグがＥＡ
と同一のものとは反対に）規定された索引を有するキャ
ッシュラインはもしそれが変更されたデータを含むな
ら、メモリにアップデータされる。一つ以上のキャッシ
ュラインが規定されると、次の順序のキャッシュライン
はもしそれが変更されたデータをもつなら、メモリにア
ップグレードされる。キャッシュラインの数は下記のよ
うに規定される。 ＬＮ〈Ｉ：０〉＝００：１ ６４- バイトキャッシュラ
インが記録される。 ＬＮ〈Ｉ：０〉＝０１：２ ６４- バイトキャッシュラ
インが記録される。 ＬＮ〈Ｉ：０〉＝１０：４ ６４- バイトキャッシュラ
インが記録される。 ＬＮ〈Ｉ：０〉＝１１：８ ６４- バイトキャッシュラ
インが記録される。 有効アドレスが６４- バイト境界に存在しないなら、こ
れを一番先に捨てることにより、６４- バイト境界に整
列されるようにする。 ・演算 無効データアドレス ・プログラミング時注意 ＥＡ〈３Ｉ：０〉は局部メモリのバイトアドレスを指
す。
【０６０８】ＶＷＢＡＣＫＳＰ スクラッチパッドからのライトバック ・フォーマット ・アセンブラ構文 ＶＷＢＡＣＫＳＰ. ｌｎ ＳＲｐ，ＳＲｂ，ＳＲｉ ＶＷＢＡＣＫＳＰ. ｌｎ ＳＲｐ，ＳＲｂ，＃ＩＭＭ ＶＷＢＡＣＫＳＰ. ｌｎ ＳＲｐ，ＳＲｂ＋，ＳＲｉ ＶＷＢＡＣＫＳＰ. ｌｎ ＳＲｐ，ＳＲｂ＋，＃ＩＭＭ Ｉｎ＝｛１，２，４，８｝。ＶＷＢＡＣＫとＶＷＢＡＣＫＳＰは同一の演算コ ードを使用する。
【０６０９】・説明多数の６４- バイトブロックをスク
ラッチパッドからメモリへ移動する。有効アドレスはメ
モリの開始アドレスを提供し、ＳＲｐはスクラッチパッ
ドの開始アドレスを提供する。６４バイトブロック数は
下記のように規定される。 ＬＮ〈Ｉ：０〉＝００：１６４- バイトブロックが移動
する。 Ｌｎ〈Ｉ：０〉＝０１：２６４- バイトブロックが移動
する。 ＬＮ〈Ｉ：０〉＝１０：４６４- バイトブロックが移動
する。 Ｌｎ〈Ｉ：０〉＝１１：８６４- バイトブロックが移動
する。 もし有効アドレスが６４- バイト境界に存在しなけれ
ば、これを最優先に捨てることにより、６４- バイト境
界に配列されるようにする。ＳＲｐのスクラッチパッド
ポインタアドレスが６４- バイト境界に存在しなけれ
ば、これもやはり捨てることにより、６４- バイト境界
に配列されるようにする。
【０６１０】 ・例外処理 無効データアドレス。
【０６１１】ＶＸＮＯＲ 排他的否定論理和 ・フォーマット ・アセンブラ構文 ＶＸＮＯＲ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＸＮＯＲ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＸＮＯＲ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＸＮＯＲ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＸＮＯＲ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０６１２】
【表１７６】
【０６１３】・説明ベクトル／スカラレジスタＲａの内
容をベクトル／スカラレジスタＲｂと排他 的否定論理和してその結果をベクトル／スカラレジスタ
Ｒｂに格納する。 ・演算 for (i = 0; i < NumElem && EMAK[i];i++) ｛ Bop[i] = [VRb[i] I 〜SRb II sex(IMM<8:0>)｝； Rd[i]<k> = 〜(Ra[i]<k> ＾Bop[i]<k>. for k = all bits in element i; ・例外処理 なし。
【０６１４】ＶＸＯＲ 排他的論理和 ・フォーマット ・アセンブラ構文 ＶＸＯＲ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＸＯＲ. ｄｔ ＶＲｄ，ＶＲａ，ＶＲｂ ＶＸＯＲ. ｄｔ ＶＲｄ，ＶＲａ，＃ＩＭＭ ＶＸＯＲ. ｄｔ ＳＲｄ，ＳＲａ，ＳＲｂ ＶＸＯＲ. ｄｔ ＳＲｄ，ＳＲａ，＃ＩＭＭ ここで、ｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。
【０６１５】
【表１７７】
【０６１６】・説明 ベクトル／スカラレジスタＲａの内容をベクトル／スカ
ラレジスタＲｂと排他的論理和してその結果をベクトル
／スカラレジスタＲｂに格納する。 ・演算 for (i = 0; i < NumElem && EMAK[i];i++) ｛ Bop[i] = ｛VRb[i] II SRb II sex(IMM<8:0>)｝； Rd[i]<k> = (Ra[i]<k> ^Bop[i]<k>. for k = all bits in element i; ・例外処理 なし。
【０６１７】ＶＸＯＲＡＬＬ 全体要素排他的論理和 ・フォーマット ・アセンブラ構文 ＶＸＯＲＡＬＬ. ｄｔ ＳＲｄ，ＶＲｂ ここでｄｔ＝｛ｂ，ｂ９，ｈ，ｗ｝。．ｂと．ｂ９は同
一の演算を示す。
【０６１８】
【表１７８】
【０６１９】・説明 ＶＲｂの各要素の最下位ビットは共に排他的論理和さ
れ、１ビット結果はＳＲｂの最下位ビットに回帰する。
この命令語は要素マスクに影響を受けない。 ・演算 ・例外処理 なし。
【図面の簡単な説明】
【図１】本発明による２つのプログラム間の相互作用を
説明するためのブロック図。
【図２】本発明によって高級プログラミング言語で作成
されたプログラムから実行可能なプログラムを発生する
過程を示す流れ図。
【図３】本発明による二重スレッド適用例に適した二重
プロセッサのブロック図。
【図４】本発明によるシャフル(shuffle) 動作を説明す
るためのブロック図。
【図５】本発明によるアンシャフル(unshuffle) 動作を
説明するためのブロック図。
【図６】本発明による水平加算(add horizontal)動作を
説明するためのブロック図。
【図７】本発明による水平平均(average horizontal)動
作を説明するためのブロック図。
【図８】本発明の一部実施例に用いられるベクトルプロ
セッサの演算を説明するためのブロック図。
【図９】本発明の一部実施例に用いられるベクトルプロ
セッサの演算を説明するためのブロック図。
【図１０】本発明の一部実施例に用いられるベクトルプ
ロセッサの演算を説明するためのブロック図。
【図１１】本発明の一部実施例に用いられるベクトルプ
ロセッサの演算を説明するためのブロック図。
【図１２】本発明の一部実施例に用いられるベクトルプ
ロセッサの演算を説明するためのブロック図。
【図１３】本発明の一部実施例に用いられるベクトルプ
ロセッサの演算を説明するためのブロック図。
【図１４】本発明の一部実施例に用いられるベクトルプ
ロセッサの演算を説明するためのブロック図。
【符号の説明】 ３００ マルチメディア信号プロセッサ ３１０ 主プロセッサ ３２０ ベクトルプロセッサ ３３０ キャッシュメモリ

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 ベクトルプロセッサで実行するコンピュ
    ータ判読可能媒体にコンピュータプログラムを生成する
    コンピュータプログラム生成方法において、 ベクトルプロセッサで処理されるどの種類の演算をも指
    定しない高級言語で記述されたコンピュータプログラム
    を読み取るコンピュータシステムであって、前記プログ
    ラムはベクトル型の値を含み、このプログラムはオペラ
    ンドとして前記ベクトル型値を含む第１演算を備え、こ
    の第１演算はベクトルオペランドを持つことが可能なベ
    クトルプロセッサ命令ＶＰＩ１に対応し、 前記コンピュータシステムは前記第１演算で処理される
    １以上のベクトルプロセッサ命令を生成し、前記１以上
    の命令は１以上のＶＰＩ１命令を含むことを特徴とする
    コンピュータプログラム生成方法。
  2. 【請求項２】 前記高級言語はそれぞれの値に対してそ
    の値がベクトルプロセッサのレジスタに格納されるかそ
    れとも前記ベクトルプロセッサの外部のメモリに格納さ
    れるかを規定しないことを特徴とする請求項１記載のコ
    ンピュータプログラム生成方法。
  3. 【請求項３】 前記プログラムは前記ベクトル型値の格
    納方式を規定しないことを特徴とする請求項１記載のコ
    ンピュータプログラム生成方法。
  4. 【請求項４】 ベクトル演算は選択マスク(selection m
    ask)に従属し、ベクトルオペランドのどの要素が演算さ
    れるかを決定することを特徴とする請求項１記載のコン
    ピュータプログラム生成方法。
  5. 【請求項５】 前記第１演算は一つ以上の算術演算を備
    えることを特徴とする請求項１記載のコンピュータプロ
    グラム生成方法。
  6. 【請求項６】 第１演算の対象は複数のオペランドであ
    ることを特徴とする請求項１記載のコンピュータプログ
    ラム生成方法。
  7. 【請求項７】 前記第１演算は第１，２ベクトルオペラ
    ンドの要素をシャフルして第３，４ベクトルを発生する
    過程を備えることを特徴とする請求項１記載のコンピュ
    ータプログラム生成方法。
  8. 【請求項８】 前記第１演算は一つ以上のマトリックス
    オペランドを備えることを特徴とする請求項１記載のコ
    ンピュータプログラム生成方法。
  9. 【請求項９】 前記第１演算は一つ以上の９ビットオペ
    ランドを備えることを特徴とする請求項１記載のコンピ
    ュータプログラム生成方法。
  10. 【請求項１０】 前記高級プログラム言語はＣ言語の拡
    張であることを特徴とする請求項１記載のコンピュータ
    プログラム生成方法。
  11. 【請求項１１】 前記高級プログラム言語はＣ＋＋言語
    の拡張であることを特徴とする請求項１記載のコンピュ
    ータプログラム生成方法。
  12. 【請求項１２】 前記コンピュータシステムは制御プロ
    セッサ、ベクトルプロセッサ、及び前記制御プロセッサ
    を前記ベクトルプロセッサに結合するキャッシュメモリ
    を備えることを特徴とする請求項１記載のコンピュータ
    プログラム生成方法。
  13. 【請求項１３】 前記制御プロセッサは前記ベクトルプ
    ロセッサが実行を始めるように信号で通信するが、前記
    ベクトルプロセッサは前記制御プロセッサが実行を始め
    るようにすることができないことを特徴とする請求項１
    ２記載のコンピュータプログラム生成方法。
  14. 【請求項１４】 ベクトルプロセッサとＲＩＳＣプロセ
    ッサを含む二重プロセッサによる実行のためにコンピュ
    ータ判読可能媒体に並列コンピュータプログラムを生成
    する方法において、 各演算において演算を行う前記ベクトルプロセッサまた
    はＲＩＳＣプロセッサでその演算が具現される方式を規
    定しない高級言語で作成され、前記ＲＩＳＣプロセッサ
    が前記ベクトルプロセッサを起動するようにする命令で
    ある第１演算を有するコンピュータプログラムを読み出
    し、前記命令を具現するＲＩＳＣプロセッサ命令を生成
    するコンピュータシステムを備えることを特徴とするコ
    ンピュータプログラム生成方法。
JP9285854A 1996-10-18 1997-10-17 ベクトルプロセッサプログラミング、及びベクトルプロセッサとｒｉｓｃプロセッサを備える非対称二重プロセッサの並列プログラミングにおけるコンピュータプログラム生成方法 Pending JPH10207870A (ja)

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US08/731,455 US6016395A (en) 1996-10-18 1996-10-18 Programming a vector processor and parallel programming of an asymmetric dual multiprocessor comprised of a vector processor and a risc processor
US08/731,455 1996-10-18

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