JPH10207732A - 集積回路装置及びその通信方法 - Google Patents
集積回路装置及びその通信方法Info
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- JPH10207732A JPH10207732A JP9300960A JP30096097A JPH10207732A JP H10207732 A JPH10207732 A JP H10207732A JP 9300960 A JP9300960 A JP 9300960A JP 30096097 A JP30096097 A JP 30096097A JP H10207732 A JPH10207732 A JP H10207732A
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- G06F11/3648—Software debugging using additional hardware
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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Abstract
(57)【要約】
バスシステムと、機能回路と、外部ポートと、並列バス
と外部ポートを相互接続する直列／並列データパケット
コンバータと、を含む単一チップ集積回路装置が開示さ
れる。直列パケットの並列データへの直列／並列変換
は、機能回路を必要とせずに実行され、並列データは、
機能回路に対して、直列パケットに含まれる情報に応じ
て動作を実行させる。単一チップ集積回路装置と外部装
置との間の通信を実行する方法もまた開示される。
と外部ポートを相互接続する直列／並列データパケット
コンバータと、を含む単一チップ集積回路装置が開示さ
れる。直列パケットの並列データへの直列／並列変換
は、機能回路を必要とせずに実行され、並列データは、
機能回路に対して、直列パケットに含まれる情報に応じ
て動作を実行させる。単一チップ集積回路装置と外部装
置との間の通信を実行する方法もまた開示される。
Description
【発明の属する技術分野】本発明は集積回路装置とチッ
プ境界を越えてこれと通信する方法とに関する。
プ境界を越えてこれと通信する方法とに関する。
【従来の技術及び発明が解決しようとする課題】本発明
は、特に、これに限定されるものではないが、診断を目
的とした通信の改良に関する。即ち、集積回路がプロセ
ッサ等の埋め込まれた機能回路を有する場合、従来の診
断技術を使用して機能回路のリアルタイム非割り込み監
視を提供することは非常に困難である。機能回路はプロ
セッサである必要はなく、ＤＭＡ（Direct Memory Acce
ss；直接メモリアクセス）エンジンを含む他の機能回路
またはオン−チップキャッシュでもよい。従来、プロセ
ッサ（ＣＰＵ）は単一チップとして製造されており、メ
モリ等の全ての補助回路へのオフ−チップアクセスを必
要とする。結果として、これらは複数のアクセスピンを
有して、ＣＰＵに関する情報、特に、メモリアドレス情
報がこれらのアクセスピンからいずれにしても外部的に
入手できる。メモリアドレス情報に加えて、プロセッサ
の内部状態に関する状態情報を入手して、例えば、割り
込み、命令ストリームにおける変化、ＣＰＵの種々の状
態レジスタにおけるフラグの設定等の事象を確認するの
に使用できる。現今では、チップは複雑であり、オン−
チップのプロセッサだけではなくその関連メモリや他の
補助回路も含む。チップ上に複数のプロセッサを備えた
り、或いは、少なくとも１つのプロセッサとＤＭＡ（直
接メモリアクセス）エンジン、またはオン−チッププロ
セッサに関連するメモリにアクセスするためのＥＭＩ
（External Memory Interface ；外部メモリインタフェ
ース）を備える場合がある。このように、通常はオフ−
チップ入手が可能な信号がもはやＣＰＵの内部作動に関
する直接表示を提供しないので、プロセッサ作動を監視
するのはもはや単純なことではない。集積回路ＣＰＵ上
で実行するように設計されたソフトウエアの複雑さが増
大するにつれて、ソフトウエアを適切にテストすること
の重要性も増大する。これには、ＣＰＵがソフトウエア
を実行するのと同時にＣＰＵの作動を監視する技術を必
要とする。ソフトウエアがリアルタイムで作動しながら
非割り込みでモニタされることは特に煩わしい要件であ
る。いわゆる診断又はデバッギング技術がこれを達成す
るために開発された。従来の１つの技術（ＩＣＥ；回路
内エミュレータ）は、オン−チップハードウエアにマッ
チし、このハードウエアに接続されるエミュレータボー
ドの製造を必要とする。このように、オン−チップ接続
がエミュレータにマップされるので、エミュレータ上で
アクセスできる。しかしながら、エミュレータは構成が
複雑かつ高価であり、いずれにしてもオン−チップ通信
の速度または状態に十分にマッチできない。このため、
優先するオン−チップ状態を正確にエミュレートするこ
とは非常に困難である。他の従来技術では、論理状態ア
ナライザ（ＬＳＡ）を使用している。これは、全てのオ
フ−チップ通信状態を継続的に監視する集積回路のピン
に接続される装置である。連続して発生する状態の各セ
ットは記憶された後に分析できる。エミュレータよりは
安いが、ＬＳＡは高価であるばかりではなく、記憶され
る莫大な数の連続して発生する状態セットから何らかの
有用な情報を引き出すための多大な演繹と分析が必要で
ある。オフ−チップで通信される状態信号を分析できる
だけなので、オン−チップ状態に関する何らかの演繹ま
たは仮定を行うことが当然必要となる。更に近年では、
埋め込まれたＣＰＵの作動を監視する試みにおいて更な
る開発がすすめられた。ある集積回路では、スキャンラ
ッチチェインがオン−チップで提供されて、オン−チッ
プＴＡＰコントローラを使用してＣＰＵのレジスタから
データを転送する。プロセスは破壊的なので、ＣＰＵが
作動を継続する前にデータをＣＰＵレジスタ内に戻して
読み込ませる必要がある。このように、これを実行する
には、ＣＰＵを停止させてそのレジスタから状態情報を
抽出する必要がある。このため、これはソフトウエアが
リアルタイムで監視されなければならないという要求を
満足させるものではない。いくつかのケースでは、ＣＰ
Ｕの停止がソフトウエアの作動する方法を変化させるの
で、リアルタイムで目に見えるバグが、ＣＰＵがそのポ
イントで停止すると表れない。更に、テストスキャンが
完了するのを待ってＣＰＵレジスタからのすべてのスキ
ャンデータをオフ−チップに送信する必要があるので、
監視プロセスがゆっくりである。このため、本発明は外
部通信オフ−チップのための機能を増大させて改良され
た診断手順を実行させることを目的とする。オフ−チッ
プホストプロセッサに、オン−チップターゲットプロセ
ッサまたは他のオン−チップ機能と情報を共有させ、前
記ターゲットプロセッサまたは他のオン−チップ機能で
制御させ、または、前記ターゲットプロセッサまたは他
のオン−チップ機能と通信させる種々の機構がある。し
かしながら、これらの機構は、これらがリアルタイムま
たは非割り込み診断に特に適してはいないという意味で
不都合がある。１つの構成において、共通メモリバスは
オフ−チップメモリとオン−チップメモリとを接続して
これらのリソースがホストプロセッサ及びターゲットプ
ロセッサによって共有される可能性があるようにする。
しかしながら、これには、境界でバス接続を実施するた
めにチップ境界で多数のコネクタピンが要求される。更
に、本構成において許される共有スキーマに応じてメモ
リ仲介ロジックが要求される。チップ境界にはバッファ
リングが必要であり、これは実行と待ち時間の中間状態
を可能にする。また、このような構成は、全てのアクセ
スが割り込みなので、非割り込み診断を考慮していな
い。別の構成では、オフ−チップホストプロセッサは、
少数のコネクタピンを持つ通信ラインによってオン−チ
ップターゲットプロセッサと直接通信する。しかしなが
ら、これは、通信要件を処理するためにオン−チップタ
ーゲットプロセッサまたは他の機能回路を増加させて、
使用する際に実行ペナルティを招くようにすることが要
求される。また、ホストプロセッサは、ターゲットプロ
セッサのアドレススペース内のオン−チップメモリにア
クセスして、ターゲットプロセッサにこのメモリアクセ
スをさせるだけである。このように、メモリアクセスを
含むどんな診断手順も当然割り込みである。さらに別の
構成はＵＡＲＴ（Universal Asynchronous Receiver Tr
ansmitter)を介して通信する。この構成では、オフ−チ
ップホストは直列／並列コンバータを介してオン−チッ
プ機能回路と通信する。直列／並列変換は、ホストから
ターゲットへの情報を通過させるために生じ、並列／直
列変換は逆方向に生じる。コンバータとターゲットとの
間の接続点はオン−チップバスシステムの並列バス形成
部分である。また別の構成は、直列メモリアクセス（Ｄ
ＭＡ）を備えたオン−チップ周辺機器として直列／並列
コンバータを提供する。この構成において、オフ−チッ
プホストはＤＭＡを備えた直列／並列コンバータを介し
てオン−チップターゲットと通信する。直列／並列変換
はホストからターゲットへの情報を通過させるために生
じ、並列／直列変換は逆方向に生じる。コンバータとタ
ーゲットとの間の接続はオン−チップバスシステムによ
って提供される。しかしながら、これは、オン−チップ
ターゲットにコンバータを制御させてその状態を監視さ
せる並列パスと、データをホストとターゲットのメモリ
との間のいずれかの方向に通過させるパスとが本質的に
要求される。コンバータ自体は変換の殆どを行って、オ
ン−チップターゲットの実行が影響を受けないようにす
る。しかしながら、オン−チップターゲットはデータ転
送の開始及び終了時に必要とされる。データ転送の開始
時には、オン−チップターゲットは、コンバータを作動
可能にすることによって制御して、メモリ内において、
ホストと通信する情報にアクセスする場所、通過させる
情報の量及びその方向を指示をする。ホストからのデー
タの転送終了時には、オン−チップターゲットは、ター
ゲットメモリ内に記憶された情報の要求がある場合で
も、供給されたデータに基づいて動作しなければならな
い。したがって、パケットの入力及び出力は、オン−チ
ップターゲットに必然的に影響を及ぼす。
は、特に、これに限定されるものではないが、診断を目
的とした通信の改良に関する。即ち、集積回路がプロセ
ッサ等の埋め込まれた機能回路を有する場合、従来の診
断技術を使用して機能回路のリアルタイム非割り込み監
視を提供することは非常に困難である。機能回路はプロ
セッサである必要はなく、ＤＭＡ（Direct Memory Acce
ss；直接メモリアクセス）エンジンを含む他の機能回路
またはオン−チップキャッシュでもよい。従来、プロセ
ッサ（ＣＰＵ）は単一チップとして製造されており、メ
モリ等の全ての補助回路へのオフ−チップアクセスを必
要とする。結果として、これらは複数のアクセスピンを
有して、ＣＰＵに関する情報、特に、メモリアドレス情
報がこれらのアクセスピンからいずれにしても外部的に
入手できる。メモリアドレス情報に加えて、プロセッサ
の内部状態に関する状態情報を入手して、例えば、割り
込み、命令ストリームにおける変化、ＣＰＵの種々の状
態レジスタにおけるフラグの設定等の事象を確認するの
に使用できる。現今では、チップは複雑であり、オン−
チップのプロセッサだけではなくその関連メモリや他の
補助回路も含む。チップ上に複数のプロセッサを備えた
り、或いは、少なくとも１つのプロセッサとＤＭＡ（直
接メモリアクセス）エンジン、またはオン−チッププロ
セッサに関連するメモリにアクセスするためのＥＭＩ
（External Memory Interface ；外部メモリインタフェ
ース）を備える場合がある。このように、通常はオフ−
チップ入手が可能な信号がもはやＣＰＵの内部作動に関
する直接表示を提供しないので、プロセッサ作動を監視
するのはもはや単純なことではない。集積回路ＣＰＵ上
で実行するように設計されたソフトウエアの複雑さが増
大するにつれて、ソフトウエアを適切にテストすること
の重要性も増大する。これには、ＣＰＵがソフトウエア
を実行するのと同時にＣＰＵの作動を監視する技術を必
要とする。ソフトウエアがリアルタイムで作動しながら
非割り込みでモニタされることは特に煩わしい要件であ
る。いわゆる診断又はデバッギング技術がこれを達成す
るために開発された。従来の１つの技術（ＩＣＥ；回路
内エミュレータ）は、オン−チップハードウエアにマッ
チし、このハードウエアに接続されるエミュレータボー
ドの製造を必要とする。このように、オン−チップ接続
がエミュレータにマップされるので、エミュレータ上で
アクセスできる。しかしながら、エミュレータは構成が
複雑かつ高価であり、いずれにしてもオン−チップ通信
の速度または状態に十分にマッチできない。このため、
優先するオン−チップ状態を正確にエミュレートするこ
とは非常に困難である。他の従来技術では、論理状態ア
ナライザ（ＬＳＡ）を使用している。これは、全てのオ
フ−チップ通信状態を継続的に監視する集積回路のピン
に接続される装置である。連続して発生する状態の各セ
ットは記憶された後に分析できる。エミュレータよりは
安いが、ＬＳＡは高価であるばかりではなく、記憶され
る莫大な数の連続して発生する状態セットから何らかの
有用な情報を引き出すための多大な演繹と分析が必要で
ある。オフ−チップで通信される状態信号を分析できる
だけなので、オン−チップ状態に関する何らかの演繹ま
たは仮定を行うことが当然必要となる。更に近年では、
埋め込まれたＣＰＵの作動を監視する試みにおいて更な
る開発がすすめられた。ある集積回路では、スキャンラ
ッチチェインがオン−チップで提供されて、オン−チッ
プＴＡＰコントローラを使用してＣＰＵのレジスタから
データを転送する。プロセスは破壊的なので、ＣＰＵが
作動を継続する前にデータをＣＰＵレジスタ内に戻して
読み込ませる必要がある。このように、これを実行する
には、ＣＰＵを停止させてそのレジスタから状態情報を
抽出する必要がある。このため、これはソフトウエアが
リアルタイムで監視されなければならないという要求を
満足させるものではない。いくつかのケースでは、ＣＰ
Ｕの停止がソフトウエアの作動する方法を変化させるの
で、リアルタイムで目に見えるバグが、ＣＰＵがそのポ
イントで停止すると表れない。更に、テストスキャンが
完了するのを待ってＣＰＵレジスタからのすべてのスキ
ャンデータをオフ−チップに送信する必要があるので、
監視プロセスがゆっくりである。このため、本発明は外
部通信オフ−チップのための機能を増大させて改良され
た診断手順を実行させることを目的とする。オフ−チッ
プホストプロセッサに、オン−チップターゲットプロセ
ッサまたは他のオン−チップ機能と情報を共有させ、前
記ターゲットプロセッサまたは他のオン−チップ機能で
制御させ、または、前記ターゲットプロセッサまたは他
のオン−チップ機能と通信させる種々の機構がある。し
かしながら、これらの機構は、これらがリアルタイムま
たは非割り込み診断に特に適してはいないという意味で
不都合がある。１つの構成において、共通メモリバスは
オフ−チップメモリとオン−チップメモリとを接続して
これらのリソースがホストプロセッサ及びターゲットプ
ロセッサによって共有される可能性があるようにする。
しかしながら、これには、境界でバス接続を実施するた
めにチップ境界で多数のコネクタピンが要求される。更
に、本構成において許される共有スキーマに応じてメモ
リ仲介ロジックが要求される。チップ境界にはバッファ
リングが必要であり、これは実行と待ち時間の中間状態
を可能にする。また、このような構成は、全てのアクセ
スが割り込みなので、非割り込み診断を考慮していな
い。別の構成では、オフ−チップホストプロセッサは、
少数のコネクタピンを持つ通信ラインによってオン−チ
ップターゲットプロセッサと直接通信する。しかしなが
ら、これは、通信要件を処理するためにオン−チップタ
ーゲットプロセッサまたは他の機能回路を増加させて、
使用する際に実行ペナルティを招くようにすることが要
求される。また、ホストプロセッサは、ターゲットプロ
セッサのアドレススペース内のオン−チップメモリにア
クセスして、ターゲットプロセッサにこのメモリアクセ
スをさせるだけである。このように、メモリアクセスを
含むどんな診断手順も当然割り込みである。さらに別の
構成はＵＡＲＴ（Universal Asynchronous Receiver Tr
ansmitter)を介して通信する。この構成では、オフ−チ
ップホストは直列／並列コンバータを介してオン−チッ
プ機能回路と通信する。直列／並列変換は、ホストから
ターゲットへの情報を通過させるために生じ、並列／直
列変換は逆方向に生じる。コンバータとターゲットとの
間の接続点はオン−チップバスシステムの並列バス形成
部分である。また別の構成は、直列メモリアクセス（Ｄ
ＭＡ）を備えたオン−チップ周辺機器として直列／並列
コンバータを提供する。この構成において、オフ−チッ
プホストはＤＭＡを備えた直列／並列コンバータを介し
てオン−チップターゲットと通信する。直列／並列変換
はホストからターゲットへの情報を通過させるために生
じ、並列／直列変換は逆方向に生じる。コンバータとタ
ーゲットとの間の接続はオン−チップバスシステムによ
って提供される。しかしながら、これは、オン−チップ
ターゲットにコンバータを制御させてその状態を監視さ
せる並列パスと、データをホストとターゲットのメモリ
との間のいずれかの方向に通過させるパスとが本質的に
要求される。コンバータ自体は変換の殆どを行って、オ
ン−チップターゲットの実行が影響を受けないようにす
る。しかしながら、オン−チップターゲットはデータ転
送の開始及び終了時に必要とされる。データ転送の開始
時には、オン−チップターゲットは、コンバータを作動
可能にすることによって制御して、メモリ内において、
ホストと通信する情報にアクセスする場所、通過させる
情報の量及びその方向を指示をする。ホストからのデー
タの転送終了時には、オン−チップターゲットは、ター
ゲットメモリ内に記憶された情報の要求がある場合で
も、供給されたデータに基づいて動作しなければならな
い。したがって、パケットの入力及び出力は、オン−チ
ップターゲットに必然的に影響を及ぼす。
【課題を解決するための手段】本発明の一態様によれ
ば、並列データの通信をオン−チップで実行するバスシ
ステムと、該バスシステムに接続されて、そのバスシス
テムから受信される並列データに応答して作動を実行す
る機能回路と、直列データ入力コネクタと直列データ出
力コネクタとを含んで構成され、外部装置と集積回路装
置との間に、前記機能回路によって実行される作動を定
義するデータパケット及び情報の性質を示すパケット識
別子をそれぞれ含む直列データパケットを供給する外部
ポートと、前記並列バスシステムと前記外部ポートを相
互に接続し、前記外部ポートを介して入力される直列パ
ケットのパケット識別子を読み出すとともに、これらの
直列パケットを、前記パケット識別子によって識別され
たパケットの性質に応じて前記バスシステムに供給する
ための並列データに変換するように作動可能である直列
／並列データパケットコンバータと、を含んで構成さ
れ、前記直列パケットの並列データへの直列／並列変換
が、前記機能回路を必要とせずに実行され、前記並列デ
ータが、前記機能回路に対して、変換された前記直列パ
ケットに含まれる前記情報に応じて作動を実行させるこ
とを特徴とする単一チップ集積回路装置を提供する。ま
た、前記データパケットコンバータは、並列データを直
列データパケットに変換するとともに、前記バスシステ
ムから受信した情報に従って、前記バスシステムからの
並列データから変換された前記直列パケットに、タイプ
識別子を配分するように作動可能としてもよい。パケッ
ト識別子は、パケットの長さまたはパケットのタイプま
たはその両方を表示することができる。パケット識別子
が長さを識別する場合、データパケットコンバータは、
パケット識別子からの直列データパケットの長さを決定
する長さ識別回路を含んで構成される。パケット識別子
がタイプを識別する場合、データパケットコンバータ
は、直列データパケットによって伝達されるメッセージ
のタイプをパケット識別子から決定するとともに特定の
並列データを前記バスシステムに供給することによって
前記メッセージを実行するメッセージ識別回路を含んで
構成される。前記バスシステムは、複数の並列バスを含
んで構成され、前記データパケットコンバータは、パケ
ット識別子により識別されたメッセージの性質に応じ
て、前記並列バスのうちの選択された１つに並列データ
を供給するように作動可能としてもよい。前記機能回路
は、プロセッサでもよい。代わりにまたは付加的に、前
記機能回路は、チップにローカルなメモリにアクセスす
るメモリインタフェース回路を含んで構成することもで
きる。この場合、少なくとも１つのバスは、メモリアク
セスが外部装置からローカルメモリに実行できるアドレ
スライン、データライン及び制御ラインを含んで構成さ
れるメモリバスである。集積回路装置は、複数のオン−
チップレジスタを有することができる。この場合、少な
くとも１つのバスはレジスタにアクセスするためのレジ
スタアクセスバスである。メモリバスかレジスタアクセ
スバスかの選択はメモリアクセス要求のアドレスによっ
てなされる。並列データが、アドレスに従ってバスのう
ちの適宜なバスに供給される。オン−チップレジスタ
は、バスシステムから制御レジスタ内にロードされた並
列データに応じて、オン−チップ機能回路の正常作動に
割り込む制御レジスタを有する。本発明は、外部装置が
外部デバッギングホストを含んで構成されるような診断
環境において特に有用である。このように外部ポート
は、外部デバッギングホストからオン−チップ機能回路
への命令をデバッグするための外部直列通信リンクを提
供する。本発明は、直列データの入力コネクタ及び出力
コネクタが、単一ワイヤをわたって各方向に直列パケッ
トを送信するための単一ピンをそれぞれ含んで構成され
る場合に特に有効である。しかしながら、本発明はま
た、並列データが供給されるバスシステムのビット幅よ
り少ない数の接続ワイヤによってオフ−チップで直列デ
ータが送信される場合にも有効に使用できる。幅の広い
並列バスをオフ−チップで接続する必要性が排除される
ことは本発明の重要な面である。外部装置には、該外部
装置にローカルな別のメモリが設けられてもよい。この
場合の外部ポートは、オン−チップ機能回路に対して、
そのローカルメモリに加えて前記別のメモリにアクセス
させるように作動可能な接続点を提供する。機能回路が
コードを実行できるプロセッサである場合、ここで説明
されるパケットコンバータは、命令コードを外部ポート
を介して外部装置からプロセッサ用のローカルメモリ内
に供給して、プロセッサが、外部装置によって制御され
て外部装置から供給される命令コードを実行できるよう
にする。診断制御回路は、並列バスシステムに接続され
たチップ上に設けることができ、前記外部ポートを介し
たオフ−チップ供給のためにバスシステムに診断情報を
送信するように作動可能とすることができる。また、こ
の回路は、診断目的のためのオン−チップレジスタにア
クセスできるとともにオン−チップレジスタを制御でき
る。本発明の別の態様によれば、オン−チップバスシス
テムに接続され、該バスシステムから受信される並列デ
ータに応答して作動を実行する機能回路を含んで構成さ
れた単一チップ集積回路装置と、外部装置との間の通信
を実行する方法であって、前記外部装置において、前記
機能回路によって実行される作動を定義する直列データ
パケット及び情報についての性質を示すパケット識別子
をそれぞれ含んだ直列データパケットを公式化し、前記
単一チップ集積回路装置の外部ポートの直列入力コネク
タを介して前記直列データパケットを送信し、前記直列
入力コンバータを介して前記外部装置から供給された直
列パケットの前記パケット識別子を読み出して、該パケ
ット識別子によって識別されたパケットの性質に応じ
て、前記機能回路を必要とせずに前記直列データパケッ
トを並列データに変換し、前記並列データを前記バスシ
ステムを介して前記機能回路に供給して、前記機能回路
に前記直列パケットに含まれる前記情報に応じた作動を
実行させる、ことからなる通信方法が提供される。パケ
ット識別子が各直列パケットの長さを示す場合、これは
直列／並列変換の制御に使用されて、パケットの長さが
バスシステムのビット幅より大きいビット長さを持つと
して識別されると、直列パケットがバスシステム上に順
次配置される連続した並列データセットに変換される。
このように、１つの直列パケットがバスタイムの１サイ
クル以上を要して並列バス上に変換される。上記のよう
に、パケットコンバータは、一方では、パケット通信プ
ロトコルを使用してチップ境界における制限された数の
ピンを介してポートと通信し、他方では、「並列バスシ
ステム」を介して種々のオン−チップ「リソース」と通
信するターゲットチップ上に挿入される。パケットコン
バータは、ホストと１つのオン−チップリソースとの間
のインターフェースとして、他のオン−チップリソース
を必要とすることなく、また、影響を与えることなく作
動する。パケット通信は、ホストによって、または、タ
ーゲットリソースのうちの１つによって開始されてもよ
い。パケット通信プロトコルの正確な形式は重要ではな
いが、プロトコルはいずれかの方向に通過する情報にオ
ーバヘッドを加える。例えば、通過する情報の完全な状
態を保証するフロー制御についての何らかの形式のよう
なものである。各パケットは、１方向を通過する情報を
含むメッセージを含んで構成され、また、通過するパケ
ットにどのような変換をパケットコンバータが実行する
かを決定するパケット識別子を含む。オン−チップリソ
ースとパケットコンバータとの間に複数の接続点がある
場合、ホストからのパケットはどの接続点を使用するか
を決定するアドレスを含む。パケット識別子は、パケッ
トの長さに関する情報を含むことができる。これは、要
求されたバスサイクルの数を制御するために並列バスシ
ステム上を１サイクルで転送できるより多くの情報を、
パケットが含む場合に有用である。パケット識別子は、
応答が予測されるかどうかの決定をするための情報を含
んでもよい。パケットコンバータは、単にこの情報を通
過させるだけか、または、この情報を記憶して応答を待
つ。このように、パケット識別子は、パケットを４タイ
プのパケットの１つに類別する。この情報は上記のよう
に（変換または予測される応答のために）使用できる
か、または、単に通過する。４タイプのパケットは以下
のとおりである。 ａ）パケットが、イニシエータから受信部までを通過す
る順方向の情報を含む（これは「ｐｏｋｅ」または書き
込みとして参照される）。 ｂ）パケットが、次のパケット内を受信部からイニシエ
ータまで戻って通過する逆方向の情報の要求である（こ
れは「ｐｅｅｋ」または読み出し要求として参照され
る）。 ｃ）パケットが、前回要求パケットに応答して通過する
逆方向の情報である（これは「ｐｅｅｋｅｄ」、読み出
しデータまたは読み出し応答として参照される）。 ｄ）パケットが、特定事象のタイミングに関する情報に
ついての制御ポイントを示し、事象のソースまたは宛先
を含む（これはトリガまたは事象として参照される）。 特に、オン−チップバスシステムは、オン−チップメモ
リ、外部メモリインタフェースを介したオフ−チップメ
モリ、オン−チップ自律機能（例えばＣＰＵ）、他のオ
ン−チップ機能、さらに適宜なインタフェースを介した
オフ−チップ機能等の他のリソースとアクセスする手段
を提供する。オン−チップバスシステムは、アクセス手
段を提供するものとして知られる、任意のアービトレー
ション、経路指定、変換、中間ストレージ及びバッファ
リングを含む。本発明で記載される実施例では、オン−
チップリソースを監視し、制御し、又は監視及び制御す
ることができる。リソースがストレージ又はメモリの場
合、監視は読み出しで行われ、制御は書き込みで行われ
る。リソースがＣＰＵ等のオン−チップ自律機能の場
合、監視は、レジスタ及び状態が参照できることを提供
し、制御は、開始（ブーティング）、停止及び転換（事
象、割り込みまたはトラップを使用）を含む。いくつか
のリソースは、ホストから自律または独立して、ホスト
との通信を開始する。リソースの監視は非割り込みであ
り、チップのどんな機能の実行または待ち時間に何の影
響も与えない。これは、システムの高い実行性や診断目
的にとって理想的である。好ましい実施例において、本
発明は診断手順を実行するのに特に有用な以下の特徴を
提供する。 １．リアルタイム診断をサポートするための、ホストプ
ロセッサから独立した、プライベートリンクを備えた
（メッセージコンバータ形式の）ハードウエア ２．ホストプロセッサからターゲットメモリ及び診断レ
ジスタへのアクセス ３．ターゲットプロセッサから診断機能へのアクセス ４．ターゲットからホストメモリへのアクセス ５．ホストからターゲットプロセッサをブートするため
の機能を有するターゲットプロセッサとサブシステムの
制御
ば、並列データの通信をオン−チップで実行するバスシ
ステムと、該バスシステムに接続されて、そのバスシス
テムから受信される並列データに応答して作動を実行す
る機能回路と、直列データ入力コネクタと直列データ出
力コネクタとを含んで構成され、外部装置と集積回路装
置との間に、前記機能回路によって実行される作動を定
義するデータパケット及び情報の性質を示すパケット識
別子をそれぞれ含む直列データパケットを供給する外部
ポートと、前記並列バスシステムと前記外部ポートを相
互に接続し、前記外部ポートを介して入力される直列パ
ケットのパケット識別子を読み出すとともに、これらの
直列パケットを、前記パケット識別子によって識別され
たパケットの性質に応じて前記バスシステムに供給する
ための並列データに変換するように作動可能である直列
／並列データパケットコンバータと、を含んで構成さ
れ、前記直列パケットの並列データへの直列／並列変換
が、前記機能回路を必要とせずに実行され、前記並列デ
ータが、前記機能回路に対して、変換された前記直列パ
ケットに含まれる前記情報に応じて作動を実行させるこ
とを特徴とする単一チップ集積回路装置を提供する。ま
た、前記データパケットコンバータは、並列データを直
列データパケットに変換するとともに、前記バスシステ
ムから受信した情報に従って、前記バスシステムからの
並列データから変換された前記直列パケットに、タイプ
識別子を配分するように作動可能としてもよい。パケッ
ト識別子は、パケットの長さまたはパケットのタイプま
たはその両方を表示することができる。パケット識別子
が長さを識別する場合、データパケットコンバータは、
パケット識別子からの直列データパケットの長さを決定
する長さ識別回路を含んで構成される。パケット識別子
がタイプを識別する場合、データパケットコンバータ
は、直列データパケットによって伝達されるメッセージ
のタイプをパケット識別子から決定するとともに特定の
並列データを前記バスシステムに供給することによって
前記メッセージを実行するメッセージ識別回路を含んで
構成される。前記バスシステムは、複数の並列バスを含
んで構成され、前記データパケットコンバータは、パケ
ット識別子により識別されたメッセージの性質に応じ
て、前記並列バスのうちの選択された１つに並列データ
を供給するように作動可能としてもよい。前記機能回路
は、プロセッサでもよい。代わりにまたは付加的に、前
記機能回路は、チップにローカルなメモリにアクセスす
るメモリインタフェース回路を含んで構成することもで
きる。この場合、少なくとも１つのバスは、メモリアク
セスが外部装置からローカルメモリに実行できるアドレ
スライン、データライン及び制御ラインを含んで構成さ
れるメモリバスである。集積回路装置は、複数のオン−
チップレジスタを有することができる。この場合、少な
くとも１つのバスはレジスタにアクセスするためのレジ
スタアクセスバスである。メモリバスかレジスタアクセ
スバスかの選択はメモリアクセス要求のアドレスによっ
てなされる。並列データが、アドレスに従ってバスのう
ちの適宜なバスに供給される。オン−チップレジスタ
は、バスシステムから制御レジスタ内にロードされた並
列データに応じて、オン−チップ機能回路の正常作動に
割り込む制御レジスタを有する。本発明は、外部装置が
外部デバッギングホストを含んで構成されるような診断
環境において特に有用である。このように外部ポート
は、外部デバッギングホストからオン−チップ機能回路
への命令をデバッグするための外部直列通信リンクを提
供する。本発明は、直列データの入力コネクタ及び出力
コネクタが、単一ワイヤをわたって各方向に直列パケッ
トを送信するための単一ピンをそれぞれ含んで構成され
る場合に特に有効である。しかしながら、本発明はま
た、並列データが供給されるバスシステムのビット幅よ
り少ない数の接続ワイヤによってオフ−チップで直列デ
ータが送信される場合にも有効に使用できる。幅の広い
並列バスをオフ−チップで接続する必要性が排除される
ことは本発明の重要な面である。外部装置には、該外部
装置にローカルな別のメモリが設けられてもよい。この
場合の外部ポートは、オン−チップ機能回路に対して、
そのローカルメモリに加えて前記別のメモリにアクセス
させるように作動可能な接続点を提供する。機能回路が
コードを実行できるプロセッサである場合、ここで説明
されるパケットコンバータは、命令コードを外部ポート
を介して外部装置からプロセッサ用のローカルメモリ内
に供給して、プロセッサが、外部装置によって制御され
て外部装置から供給される命令コードを実行できるよう
にする。診断制御回路は、並列バスシステムに接続され
たチップ上に設けることができ、前記外部ポートを介し
たオフ−チップ供給のためにバスシステムに診断情報を
送信するように作動可能とすることができる。また、こ
の回路は、診断目的のためのオン−チップレジスタにア
クセスできるとともにオン−チップレジスタを制御でき
る。本発明の別の態様によれば、オン−チップバスシス
テムに接続され、該バスシステムから受信される並列デ
ータに応答して作動を実行する機能回路を含んで構成さ
れた単一チップ集積回路装置と、外部装置との間の通信
を実行する方法であって、前記外部装置において、前記
機能回路によって実行される作動を定義する直列データ
パケット及び情報についての性質を示すパケット識別子
をそれぞれ含んだ直列データパケットを公式化し、前記
単一チップ集積回路装置の外部ポートの直列入力コネク
タを介して前記直列データパケットを送信し、前記直列
入力コンバータを介して前記外部装置から供給された直
列パケットの前記パケット識別子を読み出して、該パケ
ット識別子によって識別されたパケットの性質に応じ
て、前記機能回路を必要とせずに前記直列データパケッ
トを並列データに変換し、前記並列データを前記バスシ
ステムを介して前記機能回路に供給して、前記機能回路
に前記直列パケットに含まれる前記情報に応じた作動を
実行させる、ことからなる通信方法が提供される。パケ
ット識別子が各直列パケットの長さを示す場合、これは
直列／並列変換の制御に使用されて、パケットの長さが
バスシステムのビット幅より大きいビット長さを持つと
して識別されると、直列パケットがバスシステム上に順
次配置される連続した並列データセットに変換される。
このように、１つの直列パケットがバスタイムの１サイ
クル以上を要して並列バス上に変換される。上記のよう
に、パケットコンバータは、一方では、パケット通信プ
ロトコルを使用してチップ境界における制限された数の
ピンを介してポートと通信し、他方では、「並列バスシ
ステム」を介して種々のオン−チップ「リソース」と通
信するターゲットチップ上に挿入される。パケットコン
バータは、ホストと１つのオン−チップリソースとの間
のインターフェースとして、他のオン−チップリソース
を必要とすることなく、また、影響を与えることなく作
動する。パケット通信は、ホストによって、または、タ
ーゲットリソースのうちの１つによって開始されてもよ
い。パケット通信プロトコルの正確な形式は重要ではな
いが、プロトコルはいずれかの方向に通過する情報にオ
ーバヘッドを加える。例えば、通過する情報の完全な状
態を保証するフロー制御についての何らかの形式のよう
なものである。各パケットは、１方向を通過する情報を
含むメッセージを含んで構成され、また、通過するパケ
ットにどのような変換をパケットコンバータが実行する
かを決定するパケット識別子を含む。オン−チップリソ
ースとパケットコンバータとの間に複数の接続点がある
場合、ホストからのパケットはどの接続点を使用するか
を決定するアドレスを含む。パケット識別子は、パケッ
トの長さに関する情報を含むことができる。これは、要
求されたバスサイクルの数を制御するために並列バスシ
ステム上を１サイクルで転送できるより多くの情報を、
パケットが含む場合に有用である。パケット識別子は、
応答が予測されるかどうかの決定をするための情報を含
んでもよい。パケットコンバータは、単にこの情報を通
過させるだけか、または、この情報を記憶して応答を待
つ。このように、パケット識別子は、パケットを４タイ
プのパケットの１つに類別する。この情報は上記のよう
に（変換または予測される応答のために）使用できる
か、または、単に通過する。４タイプのパケットは以下
のとおりである。 ａ）パケットが、イニシエータから受信部までを通過す
る順方向の情報を含む（これは「ｐｏｋｅ」または書き
込みとして参照される）。 ｂ）パケットが、次のパケット内を受信部からイニシエ
ータまで戻って通過する逆方向の情報の要求である（こ
れは「ｐｅｅｋ」または読み出し要求として参照され
る）。 ｃ）パケットが、前回要求パケットに応答して通過する
逆方向の情報である（これは「ｐｅｅｋｅｄ」、読み出
しデータまたは読み出し応答として参照される）。 ｄ）パケットが、特定事象のタイミングに関する情報に
ついての制御ポイントを示し、事象のソースまたは宛先
を含む（これはトリガまたは事象として参照される）。 特に、オン−チップバスシステムは、オン−チップメモ
リ、外部メモリインタフェースを介したオフ−チップメ
モリ、オン−チップ自律機能（例えばＣＰＵ）、他のオ
ン−チップ機能、さらに適宜なインタフェースを介した
オフ−チップ機能等の他のリソースとアクセスする手段
を提供する。オン−チップバスシステムは、アクセス手
段を提供するものとして知られる、任意のアービトレー
ション、経路指定、変換、中間ストレージ及びバッファ
リングを含む。本発明で記載される実施例では、オン−
チップリソースを監視し、制御し、又は監視及び制御す
ることができる。リソースがストレージ又はメモリの場
合、監視は読み出しで行われ、制御は書き込みで行われ
る。リソースがＣＰＵ等のオン−チップ自律機能の場
合、監視は、レジスタ及び状態が参照できることを提供
し、制御は、開始（ブーティング）、停止及び転換（事
象、割り込みまたはトラップを使用）を含む。いくつか
のリソースは、ホストから自律または独立して、ホスト
との通信を開始する。リソースの監視は非割り込みであ
り、チップのどんな機能の実行または待ち時間に何の影
響も与えない。これは、システムの高い実行性や診断目
的にとって理想的である。好ましい実施例において、本
発明は診断手順を実行するのに特に有用な以下の特徴を
提供する。 １．リアルタイム診断をサポートするための、ホストプ
ロセッサから独立した、プライベートリンクを備えた
（メッセージコンバータ形式の）ハードウエア ２．ホストプロセッサからターゲットメモリ及び診断レ
ジスタへのアクセス ３．ターゲットプロセッサから診断機能へのアクセス ４．ターゲットからホストメモリへのアクセス ５．ホストからターゲットプロセッサをブートするため
の機能を有するターゲットプロセッサとサブシステムの
制御
【発明の実施の形態】本発明を更に理解し、どのように
実施するかを添付の図面を参照して説明する。図１は、
テストアクセスポート（ＴＡＰ）コントローラ４とチッ
プ境界スキャンチェイン１０とを有する集積回路２を概
略的に示す。ＴＡＰコントローラ４は、ライン１４上の
テストクロック信号ＴＣＫと、ライン１６上のテストモ
ード選択信号ＴＭＳと、ライン１８上のテストデータ入
力信号ＴＤＩと、ライン２２上のテストリセット入力信
号ＴＲＳＴ＊と、をオフ−チップから受信する。ＴＡＰ
コントローラ４は、ライン２０上のテストデータ出力信
号ＴＤＯをオフ−チップに出力する。ＴＡＰコントロー
ラ４はまた、ライン１２上の装置識別子信号ＤＥＶＩＣ
ＥＩＤを受信する。図１において、装置識別子信号ＤＥ
ＶＩＣＥＩＤは、集積回路内でアースに接続された信号
ライン１２として示される。信号ライン１２はマルチビ
ットワイヤでよく、また、装置識別子信号ＤＥＶＩＣＥ
ＩＤは集積回路上またはオフ−チップ上のいずれかから
発生できる。信号ライン１２がマルチビットワイヤの場
合には、各ビットがチップ上の低レベルロジックまたは
高レベルロジックのいずれかに接続される。ＴＡＰコン
トローラ４は、ライン２８上のスキャンデータ入力信号
ＳＣＡＮＩＮと、ライン３８上のテストクロック信号Ｔ
ＥＳＴＣＬＫと、ライン２４上のスキャンテストモード
ＳＣＡＮＭＯＤＥの選択を示す信号と、をライン２６上
の診断モードＤＩＡＧＭＯＤＥの選択を示す信号と、を
オン−チップ回路に出力する。チップ境界スキャンチェ
イン１０は、ライン２８上のスキャンデータ入力信号Ｓ
ＣＡＮＩＮと、ライン２４上のスキャンテストモード信
号ＳＣＡＮＭＯＤＥと、を入力として受信し、ライン３
４上のスキャンデータ出力信号ＳＣＡＮＯＵＴをＴＡＰ
コントローラ４に出力する。本発明では、ライン２８上
のスキャンデータ入力信号ＳＣＡＮＩＮはまた、後述す
るように、診断のためにオン−チップソース／宛先ロジ
ックに接続される。本発明では、ソース／宛先ロジック
は、入力信号ＤＩＡＧＳＣＡＮＯＵＴをライン３６上で
ＴＡＰコントローラ４に供給する。以下に詳細に説明す
る図５は、ソース／宛先ロジックを構成する構成要素を
示す。ソース／宛先ロジックは、少なくともオン−チッ
プバスシステムに接続されるプロセッサであり、オン−
チップバスシステムはこれに接続されたオン−チップメ
モリを有する。オフ−チップメモリもまたこのようなバ
スシステムに直接接続できる。オン−チップソース／宛
先ロジックはまた、ＤＭＡエンジン又はＥＭＩインタフ
ェースを備えた他の機能回路を持つ。ＴＡＰコントロー
ラ４は、標準演算に必要であり且つ本発明で要求される
回路ブロックを備えて図２に概略的に示される。図２を
参照すると、ＴＡＰコントローラ４はその基本形式にお
いて、ステートマシン５０と、ＩＤレジスタ４２と、命
令レジスタ４４と、命令デコーダ４６と、バイパスラッ
チ４８と、データマルチプレクサ５２と、命令／データ
マルチプレクサ５４と、ラッチ５６と、インバータ６０
と、を含んで構成される。命令レジスタ４４は、ライン
１８上のテストデータ入力信号ＴＤＩを受信し、バス６
２への並列命令とライン７６上への直列出力とを発生
し、また、ライン８２上の命令制御入力信号を受信す
る。命令デコーダ４６は、バス６２上の並列命令とライ
ン８４上のデコーダ制御入力信号とを受信して、信号Ｓ
ＣＡＮＭＯＤＥ及び信号ＤＩＡＧＭＯＤＥをライン２４
及び２６それぞれに、また、ライン７０上に並列データ
マルチプレクサ選択信号を発生する。バイパスラッチ４
８は、ライン１８上のテストデータ入力信号ＴＤＩを受
信し、ライン７２上に出力信号を発生する。ＩＤレジス
タ４２は、ライン１２上の並列の信号ＤＥＶＩＣＥＩＤ
を受信し、ライン６８上に直列の装置識別子出力信号を
発生する。データマルチプレクサ５２は、ライン６８上
のＩＤレジスタ４２の出力信号と、ライン７２上のバイ
パスラッチ４８の出力信号と、ライン３４上の信号ＳＣ
ＡＮＯＵＴと、ライン３６上の信号ＤＩＡＧＳＣＡＮＯ
ＵＴと、ライン７０上のデータマルチプレクサ選択信号
と、を受信する。データマルチプレクサ５２は、ライン
７４上に出力を発生する。命令／データマルチプレクサ
５４は、ライン７６上の直列出力と、ライン７４上のデ
ータマルチプレクサの出力と、ライン７８上の命令／デ
ータマルチプレクサ選択信号と、を受信する。命令／デ
ータマルチプレクサ５４は、ライン８０上に出力を発生
する。ラッチ５６は、ライン８０上の命令／データマル
チプレクサ５４の出力を受信し、ライン２０上にテスト
データ出力信号ＴＤＯを発生する。ステートマシン５０
は、ライン１６上の信号ＴＭＳと、ライン２２上の信号
ＴＲＳＴ＊と、を受信する。ステートマシン５０は、ラ
イン７８への命令／データマルチプレクサ選択信号と、
ライン８２への命令制御入力信号と、ライン８４へのデ
コーダ制御入力信号と、を発生する。ＩＤレジスタ４
２、命令レジスタ４４、命令デコーダ４６、バイパスラ
ッチ４８、ステートマシン５０、及びデータコンバータ
５７は、それぞれライン１４上のテストクロック信号Ｔ
ＣＫを受信する。ラッチ５６は、ライン６４上のインバ
ータ６０を介して反転されたテストクロック信号ＴＣＫ
を受信する。テストクロック信号ＴＣＫとテストデータ
入力信号ＴＤＩは、ライン３８の出力ＴＥＳＴＣＬＫ及
びライン２８の出力ＳＣＡＮＩＮとしてそれぞれ直接接
続される。集積回路２のテストを実行する際のＴＡＰコ
ントローラ４の作動は、ＩＥＥＥ１１４９．１−１９９
０に詳細に説明されている。本質的に、有限長さのスキ
ャンチェインは、チップ境界スキャンチェイン１０によ
って形成されるチェインのように集積回路上で形成され
る。ＴＡＰコントローラ４は、ＩＥＥＥ基準１１４９．
１−１９９０によって定義される同期有限ステートマシ
ンである。ＩＥＥＥ基準１１４９．１−１９９０は、集
積回路に含むことのできるテストロジックを定義して、
集積回路間の相互接続のテスト、集積回路自体のテス
ト、集積回路の通常作動中における回路動作の監視又は
修正の標準的な方法を提供する。集積回路２の通常作動
中、ＴＡＰコントローラ４は、リセット状態にあり、そ
の入力と出力は全て非作動である。ＩＥＥＥ基準１１４
９．１−１９９０によるテストアクセスポートを使用し
たテストを実行する場合、ＴＡＰコントローラは前記基
準の定義に従って作動する。このようなテストモードで
は、ＴＡＰコントローラ４は少なくとも１つの作動のテ
ストモードを選択できる。１つの可能なテストモードは
スキャンテストモードであり、これはライン２４上の信
号ＳＣＡＮＭＯＤＥを設定することにより選択される。
スキャンテストモードでは、集積回路２上のスキャンチ
ェインがテストのために選択される。本実施形態におい
て、チップ境界スキャンチェイン１０が信号ＳＣＡＮＭ
ＯＤＥによって選択される。このようなスキャンテスト
は、単にスキャンチェインの一端にデータを入力し、同
一データがスキャンチェインの他端で出力されることを
確認するためにチェックをすることを含む。或いは、オ
ン−チップの機能ロジックに入力されるデータをスキャ
ンし、１以上のクロックサイクルでチップを機能的にク
ロックして、機能ロジックの出力をスキャンするよう
な、より複雑なスキャン操作を実行できる。オン−チッ
プの任意の接続点または回路をテスト用に接続してスキ
ャンチェインを形成できる。チップ境界スキャンチェイ
ン１０は、テストモードで制御されて集積回路２の全て
の入力／出力ポートを接続する一連のフリップフロップ
である。このようなスキャンテスティングの完全な理解
はＩＥＥＥ基準１１４９．１−１９９０を参照すること
から求められる。スキャンテスティングをどのように実
行するかの特定の例として、ヨーロッパ特許出願公開第
０６９８８９０号、第０７０２２３９号、第０７０２２
４０号、第０７０２２４１号、第０７０２２４２号、第
０７０２２４３号、第０７０９６８８号が挙げられる。
ＩＥＥＥ基準１１４９．１−１９９０のテストアクセス
ポートを使用する公知のテストモードの特徴は、スキャ
ンチェインが有限の長さか又は閉ループであること、ま
た、テストデータ出力信号ＴＤＯがテストデータ入力信
号ＴＤＩに依存するとともに、テストデータ入力信号と
の時間関係を持つことである。本実施形態では、作動の
診断モードは、ＩＥＥＥ基準１１４９．１−１９９０と
一致するオン−チップのソース／宛先ロジックの診断手
順を実行するために提供される。このような診断テスト
モードでは、テストデータ出力信号ＴＤＯはテストデー
タ入力信号ＴＤＩに依存しないので、このテストデータ
入力信号との時間関係を持たない。テストデータ入力信
号ＴＤＩとテストデータ出力信号ＴＤＯとの間のチェイ
ンは、無限の長さまたは開ループであると考えられる。
診断モードでは、ＴＡＰコントローラ４は、全ての正常
な機能を提供しながら、付加的に全二重の、フロー制御
された、束縛されない直列データを、これがデータの形
式であるとは気づかずに伝える転送エージェントとして
作動する。逆に、ＴＡＰコントローラ４は、通常はどん
なフロー制御もせずに選択されたテストチェインを通過
する単一のデータストリームを処理する。テストモード
におけるＴＡＰコントローラ４の作動の大要を、図１及
び図２を参照して説明する。図２においては、信号ＳＣ
ＡＮＩＮはテストデータ入力信号ＴＤＩに直接接続して
いるが、一定の状況では、信号ＳＣＡＮＩＮは信号ＴＤ
Ｉの修正バージョンであってもよい。同様に、テストク
ロック信号ＴＥＳＴＣＬＫはテストクロック信号ＴＣＫ
に直接接続しているが、一定の状況では、信号ＴＣＫの
修正バージョンであることが要求される。作動のテスト
モードでは、テストデータ入力信号ＴＤＩとテストモー
ド選択信号ＴＭＳは、テストクロック信号ＴＣＫの制御
下でＴＡＰコントローラ４に直列形式で供給される。ス
テートマシン５０は、テストクロック信号ＴＣＫの各動
作エッジでテストモード選択信号ＴＭＳの値に作用し
て、ＩＥＥＥ基準１１４９．１−１９９０によって定義
されるようにその状態を反復させる。テストリセット信
号ＴＲＳＴ＊は、ＩＥＥＥ基準１１４９．１−１９９０
に応じた低ロジック状態にある時、ＴＡＰコントローラ
４の非同期初期化を提供する。命令レジスタ４４は、テ
ストクロック信号ＴＣＫによってクロックされて、ステ
ートマシン５０からのライン８２上の命令制御入力信号
の制御下でテストデータ入力信号ＴＤＩから直列形式で
命令をロードする。命令が、命令レジスタ４４内に直列
にロードされると、この命令は、ステートマシン５０か
らのライン８４上のデコーダ制御入力信号の制御下で、
命令バス６２を経由して命令デコーダ４６に並列に転送
される。ここで記憶された命令に従って、命令デコーダ
４６は、実行されるのがスキャンテストか或いは診断テ
ストかに応じて信号ＳＣＡＮＭＯＤＥまたは信号ＤＩＡ
ＧＭＯＤＥのいずれか一方を設定する。命令レジスタ４
４及び命令デコーダ４６のローディングは、ＩＥＥＥ基
準１１４９．１−１９９０に従ってステートマシン５０
により制御される。命令デコーダ４６によってデコード
された命令に応じて、また、以下に更に説明するよう
に、命令デコーダ４６のライン７０上の並列出力は、デ
ータマルチプレクサ５２を制御して、その入力の１つを
出力ライン７４に接続する。同様に、ステートマシン５
０のライン７８上の出力は、命令／データマルチプレク
サ５２を制御して、その入力の１つをライン８０上の出
力に接続する。ＩＤレジスタ４２は、ライン１２上の並
列の信号ＤＥＶＩＣＥＩＤを受信する。ＩＤレジスタ４
２は、チップ識別子を記憶し、そのチップ識別子は、Ｉ
Ｄレジスタ４２からライン６８を介してテストデータ出
力信号ＴＤＯにスキャンされる。チップ識別子は集積回
路２を識別する。一つの作動モードにおいて、命令デコ
ーダ４６によってデコードされた命令は、マルチプレク
サ５２が制御されてライン６８上のその入力をライン７
４上のその出力に接続し、また、命令／データマルチプ
レクサ５４が制御されてライン７４上のその入力をライ
ン８０上のその出力に接続する場合に、装置の一致を単
に出力するものでよい。そして、装置の一致は信号ＴＤ
Ｏとして直列に出力される。作動の別のモードでは、ラ
イン７６上の直列出力が命令／データマルチプレクサ５
４によりライン８０に接続される場合に、テストデータ
出力信号ＴＤＯに現行命令を出力することが要求され
る。テスト作動の一つのモードでは、特定の集積回路２
のＴＡＰコントローラ４がテストデータ入力信号ＴＤＩ
をテストデータ出力信号ＴＤＯに接続することだけが要
求される。この作動モードでは、データマルチプレクサ
５２が制御されてライン７２上のバイパスラッチ４８の
出力をライン７４上の出力に接続し、命令／データマル
チプレクサ５４が制御されてライン７４をライン８０上
の出力に接続する。このように、テストデータ入力信号
ＴＤＩは、ラッチ５６を介してテストデータ出力信号Ｔ
ＤＯに接続される。ラッチ５６は単に、テストデータ出
力信号ＴＤＯの時間制御をして、この信号がテストクロ
ック信号ＴＣＫの立ち下がりエッジに同期できるように
するためにだけ設けられたフリップフロップである。実
行されるテストモードがスキャンテストモードの場合、
命令デコーダ４６が信号ＳＣＡＮＭＯＤＥを設定する。
データマルチプレクサ５２が命令デコーダ４６により制
御されて、信号ＳＣＡＮＯＵＴを出力ライン７４に接続
する。命令／データマルチプレクサ５４もまた制御され
てライン７４をライン８０に接続して、信号ＳＣＡＮＯ
ＵＴをテストデータ出力信号ＴＤＯとして出力する。こ
のようなスキャンテストモード中では、テストデータ
は、テストデータ入力信号ＴＤＩと直接接続する信号Ｓ
ＣＡＮＩＮ上の選択されたスキャンチェイン内にスキャ
ンされる。スキャンテスティング、特に境界スキャンテ
スティングは、ＩＥＥＥ基準１１４９．１−１９９０に
十分に説明されている。実行されるテストに応じた付加
制御信号が選択スキャンチェインに供給されて必要なテ
スト作動を実行する必要がある。本実施形態では、命令
デコーダ４６がライン２６上の信号ＤＩＡＧＭＯＤＥを
設定する場合に診断モードに入る。更に、データマルチ
プレクサ５２が制御されてライン３６上の信号ＤＩＡＧ
ＳＣＡＮＯＵＴをライン７４上の出力に接続する。これ
は、命令／データマルチプレクサ５４を介してライン８
０に、またラッチ５６を介してテストデータ出力信号Ｔ
ＤＯに順次接続される。診断モードにおいて、テストデ
ータ入力信号ＴＤＩとテストデータ出力信号ＴＤＯとの
間の直列データフローは、スキャンテストモードに対抗
するものとしての無限の長さのシフトレジスタを通ると
考えられる。このモードにおいて直列データフローは有
限の長さのシフトレジスタ（シフトレジスタチェイン）
を通る。診断モードでは、テストデータ入力信号ＴＤＩ
としてテストアクセスポート内にシフトされた一連のビ
ットパターンは、テストデータ出力信号としてテストア
クセスポートの外にシフトされた一連のビットパターン
に反映されない。診断データの通信は、ホストからター
ゲットへ及びターゲットからホストへ（読み出し及び書
き込み）のメモリアクセス要求、ＣＰＵレジスタの状態
情報、メモリアクセス要求に応答してホストメモリまた
はターゲットメモリから読み出されたデータ、ＣＰＵレ
ジスタ内にロードするための状態データ、及びターゲッ
トＣＰＵによってアクセスされるメモリアドレスに関す
る情報を含む。このように、診断モードは、データの非
割り込みモニタリングまたはデータの割り込みローディ
ングを含む。診断モードにおいて、テストアクセスポー
ト内にシフトされた直列データは、任意の所望の手段、
例えば、データチャンクを表す開始ビット及び停止ビッ
トでエンコードできる単一方向直列データストリームで
ある。同様に、テストアクセスポートを介してシフトア
ウトされたデータは、任意の所望の手段、例えば、デー
タチャンクを表す開始ビット及び停止ビットでエンコー
ドできる１方向直列データストリームである。通常、シ
フトインされたデータ及びシフトアウトされたデータ
は、同様の方法でエンコードされる。１方向入力及び出
力データストリームは、全二重の２方向直列通信を可能
にするために同時に使用される。一連の直列データビッ
トは情報バイトを構成できる。本実施形態において、通
常テストモードに加えて作動の診断モードが提供される
と、集積回路２には、図３に示すように、ＴＡＰコント
ローラ４とオン−チップソース／宛先ロジックとの間を
インタフェースするデータアダプタ９０が備えられる。
データアダプタ９０は、ＴＡＰコントローラ４からの入
力として、ライン２８上のスキャンデータ入力信号ＳＣ
ＡＮＩＮと、ライン３８上のテストクロック信号ＴＥＳ
ＴＣＬＫと、ライン２６上の診断モードＤＩＡＧＭＯＤ
Ｅの選択を示す信号と、を受信する。データアダプタ９
０は、ＴＡＰコントローラ４にライン３６上の信号ＤＩ
ＡＧＳＣＡＮＯＵＴを出力する。データアダプタ９０
は、ライン９２上の送信データバスＴＸＤＡＴＡのオン
−チップソース／宛先ロジックからデータを受信し、ラ
イン９４上の受信データバスＲＸＤＡＴＡのオン−チッ
プソース／宛先ロジックにデータを出力する。データア
ダプタ９０は、ライン９６上の送信有効信号ＴＸＶＡＬ
ＩＤを入力し、ライン９８上の送信肯定応答信号ＴＸＡ
ＣＫを出力する。両信号は、送信データバスＴＸＤＡＴ
Ａに関連する制御信号である。データアダプタ９０は、
ライン１００上の受信有効信号ＲＸＶＡＬＩＤを出力
し、ライン１０２上の受信肯定応答信号ＲＸＡＣＫを入
力する。両信号は、受信データバスＲＸＤＡＴＡに関連
する制御信号である。データアダプタ９０は、受信シフ
トレジスタ１１４と、受信バッファ１１６と、受信制御
ロジック１１０と、受信フロー制御状態フリップフロッ
プ１２０と、送信フロー制御状態フリップフロップ１２
４と、送信シフトレジスタ１１８と、送信制御ロジック
１１２と、を含んで構成される。受信シフトレジスタ１
１４は、ライン２８上の信号ＳＣＡＮＩＮと受信制御ロ
ジック１１０からのライン１２６上の制御信号とを受信
し、バス１３０上に並列データを出力して受信バッファ
１１６への入力を形成する。受信バッファ１１６は、更
に受信制御ロジック１１０からのライン１２８上の制御
信号を受信し、ライン９４上に受信データバス信号ＲＸ
ＤＡＴＡを発生する。受信制御ロジック１１０は、更に
ライン１００上に信号ＲＸＶＡＬＩＤを発生し、ライン
１０２上の信号ＲＸＡＣＫを受信し、ライン２６上の信
号ＤＩＡＧＭＯＤＥを受信し、ライン１３４及び１３２
上に信号ＳＴＡＲＴＤＡＴＡ及びＡＣＫＲＸをそれぞれ
発生する。受信フロー制御状態フリップフロップ１２０
は、信号ＳＴＡＲＴＤＡＴＡとライン１３６上の信号Ｔ
ＸＳＥＮＤＡＣＫとを受信し、送信制御ロジック１１２
への信号ＲＸＳＥＮＤＡＣＫをライン１４２上に出力す
る。送信フロー制御状態フリップフロップ１２４は、信
号ＡＣＫＲＸとライン１３８上の信号ＴＸＳＥＮＤＢＹ
ＴＥとを受信し、送信制御ロジック１１２への信号ＴＸ
ＷＡＩＴＡＣＫをライン１４０上に出力する。送信制御
ロジック１１２は、更にライン２６上の信号ＤＩＡＧＭ
ＯＤＥとライン９６上の信号ＴＸＶＡＬＩＤとを受信
し、信号ＴＸＡＣＫをライン９８上に、送信シフトレジ
スタ１１８への制御信号をライン１４４上に、並列信号
ＳＥＲＣＯＮＴを送信シフトレジスタ１１８に出力す
る。送信シフトレジスタ１１８は、更にライン９２上の
並列データバスＴＸＤＡＴＡを受信し、ライン３６上に
信号ＤＩＡＧＳＣＡＮＯＵＴを出力する。図にはその接
続は示されてはいないが、データアダプタ９０には任意
にオン−チップシステムクロックからの入力が供給され
る。データアダプタとオン−チップソース／宛先ロジッ
クとの間のデータ及び制御信号が、オン−チップソース
／宛先ロジックのクロックと同期する必要がある場合に
は、システムクロックは同期実行のために使用できる。
データアダプタ９０は、信号ＴＥＳＴＣＬＫ（信号ＴＣ
Ｋから引き出された）によってクロックされたＴＡＰコ
ントローラからソース／宛先ロジックの内部機能のクロ
ック環境まで、また、ソース／宛先ロジックのクロック
環境から信号ＴＥＳＴＣＬＫによってクロックされたＴ
ＡＰコントローラまでの直列データの同期を実行する。
図には示されていないが、ＴＡＰコントローラ４は任意
にスキャンイネーブル信号をデータアダプタ９０に供給
してもよい。このようなスキャンイネーブル信号は、Ｔ
ＡＰコントローラがテストデータ出力信号ＴＤＯへのデ
ータ出力用スキャンパスを選択したことを示す。データ
アダプタ９０は、ＴＡＰコントローラ４を介したオフ−
チップからの１方向直列データをオン−チップソース／
宛先ロジックで使用するのにより適したフォーマットに
変換する。逆に、データアダプタ９０は、オン−チップ
ソース／宛先ロジックにより供給されるデータフォーマ
ットを１方向直列データに変換する。好ましい実施形態
においては、並列８ビット又はバイトの形式でデータを
オン−チップソース／宛先ロジックに供給するのが望ま
しい。しかしながら、特に受信データバスＲＸＤＡＴＡ
及び送信データバスＴＸＢＵＳは、１バイト幅よりも１
ビット幅のみでもよい。また、受信及び送信データバス
ＲＸＢＵＳとＴＸＢＵＳは、複数バイト幅のバスであっ
てもよい。データアダプタ９０は、受信及び送信の両デ
ータの「フロー制御」の機能を実行する。直列データ
は、受信端部がこのデータを受信できる容量を有してデ
ータ損失または低下を防止する時は、ＴＡＰコントロー
ラ４を（どちらの方向でも）単に通過するだけである。
受信端部がより多くのデータを受信する用意があること
の通信は、そのような情報を反対方向に送信することに
より実行される。これはフロー制御プロトコルを構成す
る。本実施形態におけるデータアダプタ９０は、オン−
チップソース／宛先ロジックとの通信のために１方向直
列データの並列フォーマットへの変換を提供する。この
ように、フロー制御プロトコルはまた、データアダプタ
９０とオン−チップソース／宛先ロジックとの間で必要
である。このように、このフロー制御は２つの境界、Ｔ
ＡＰコントローラ４とデータアダプタ９０との間の境
界、及びデータアダプタ９０とこのデータアダプタ９０
がインタフェースするオン−チップソース／宛先ロジッ
クとの間の境界、を越えて実行される。ＴＡＰコントロ
ーラ４とデータアダプタ９０との間のフロー制御を提供
するには、テストデータ入力信号ＴＤＩライン及びテス
トデータ出力信号ライン上の１方向データが、図４(a)
に示されるような開始及び停止ビットでエンコードされ
る。ビットフロー制御プロトコルは、２つの開始ビット
Ｓ１及びＳ２、１つの停止ビットＥ１で信号を送るゼロ
復帰方式（ＲＴＺ）である。開始ビットと停止ビットと
の間にはデータのバイトが含まれる。このフォーマット
の直列データは、ＴＡＰコントローラ４のテストデータ
入力信号ＴＤＩからライン２８上の信号ＳＣＡＮＩＮま
で通過してデータアダプタ９０に入力される。データア
ダプタ９０の受信制御ロジック１１０は、直列データ信
号ＳＣＡＮＩＮを受信する。受信制御信号が２つの連続
した直列ビットを開始ビットＳ１及びＳ２として認識す
ると、受信シフトレジスタ１１４がライン１２６上で制
御されて、データバイトを内部で形成する次の連続した
８ビットを直列にロードする。２つの連続した開始ビッ
トＳ１及びＳ２に応答して、受信制御ロジック１１０は
また、受信フロー制御状態フリップフロップ１２０を設
定するライン１３４上の信号ＳＴＡＲＴＤＡＴＡを設定
する。設定されると、受信フロー制御状態フリップフロ
ップ１２０は、順次、ライン１４２上の信号ＲＸＳＥＮ
ＤＡＣＫを設定し、この信号により、送信制御ロジック
１１２は、図４(b) に示される形式でテストデータ出力
信号ＴＤＯに肯定応答信号を送る。この肯定応答信号
は、開始肯定応答ビットＡＣＫと停止ビットＥ１のみを
含んで構成される。これらのビットは、ライン１４４上
の信号の制御下でライン１５０上の信号ＳＥＲＣＯＮＴ
として送信シフトレジスタ１１８に並列に直接ロードさ
れ、信号ＤＩＡＧＳＣＡＮＯＵＴとして、図４(b) の直
列形式で送信シフトレジスタ１１８から出力される。肯
定応答信号が送られると、送信制御ロジック１１２は、
ライン１３６上に信号ＴＸＳＥＮＤＡＣＫを設定して、
受信フロー制御状態フリップフロップをリセットし、信
号ＲＸＳＥＮＤＡＣＫをリセットする。本実施形態で使
用されるフロー制御プロトコルによれば、信号ＳＥＲＣ
ＯＮＴは、開始ビットＳ１とＳ２及び停止ビットＥ１と
を送信シフトレジスタ１１８内に直接ロードするのを許
可する３ビット信号である。ＴＡＰコントローラ４を介
して出力され、オン−チップソース／宛先ロジックによ
って示されるデータバイトが送信データバスＴＸＤＡＴ
Ａ上に現れると、このデータバイトは送信制御ロジック
１１２の制御下で送信シフトレジスタ１１８内に並列に
ロードされ、送信制御ロジック１１２は、図４(a) に示
されるフォーマットの信号を直列にシフトする前に、信
号ＳＥＲＣＯＮＴを形成する開始ビットＳ１、Ｓ２及び
停止ビットＥ１を送信シフトレジスタ内の適宜なビット
位置に直接ロードする。肯定応答信号を送ると、送信制
御ロジック１１２は単一の開始ビットと停止ビットを送
信シフトレジスタ１１８内に直接ロードしてから、それ
らを全て直列にシフトする。受信制御ロジック１１０が
信号ＳＣＡＮＩＮの停止ビットＥ１を受信すると、デー
タバイトは受信シフトレジスタ１１４内にロードされ、
受信制御ロジック１１０の制御下でデータバイトはバス
１３０上を受信シフトレジスタ１１４から受信バッファ
１１６まで転送される。データバイトが受信バッファ１
１６内にロードされると、このデータバイトは、ライン
１００上の信号ＲＸＶＡＬＩＤも設定する受信制御ロジ
ック１１０の制御下でバスＲＸＤＡＴＡ上に出力され
る。信号ＲＸＶＡＬＩＤに応答して、オン−チップソー
ス／宛先ロジックはＲＸＢＵＳ上のデータバイトを受け
入れ、この受信をライン１０２上の信号ＲＸＡＣＫを設
定することによって示す。信号ＲＸＡＣＫに応答して、
受信制御ロジック１１０は、信号ＲＸＶＡＬＩＤをリセ
ットし、受信シフトレジスタ１１４内に別のデータバイ
トがある場合は、信号ＲＡＶＡＬＩＤを再度設定する前
にこれを受信バッファ１１６に転送する。受信バッファ
１１６が好ましい実施形態において提供される。これ
は、データの受信をオーバーラップする公知のトークン
を２つの開始ビットが受信されるとすぐに送信させ、ま
た、連続したバイトを、各バイトの間にどんな隙間もな
しに転送させることによって、効果的なデータ転送速度
を維持する。データバッファリングもまた送信側に設け
ることができる。オン−チップソース／宛先ロジック
は、データバイトをＴＸＤＡＴＡバス９２上のデータア
ダプタ９０に並列に転送する。オン−チップソース／宛
先ロジックが、転送されるデータバイトを有している時
は、ライン９６上の信号ＴＸＶＡＬＩＤが設定される。
信号ＴＸＶＡＬＩＤが設定されるのに応答して、送信制
御ロジック１１２が、ライン１４４を介して送信シフト
レジスタ１１８を制御してＴＸＤＡＴＡバス上のデータ
バイトを並列にロードする。更に、ライン１５０を使用
して、送信制御ロジック１１２は、適宜な開始ビットＳ
１とＳ２及び停止ビットＥ１を送信シフトレジスタ１１
８内にロードする。そして、再びライン１４４を介した
送信制御ロジック１１２の制御下で、２つの開始ビット
と１つの停止ビットを含むデータバイトが信号ＤＩＡＧ
ＳＣＡＮＯＵＴとして送信シフトレジスタ１１８から外
に直列にシフトされ、これはＴＡＰコントローラ４を介
して信号ＴＤＯに接続される。バスＴＸＤＡＴＡ上のデ
ータバイトがシフトレジスタ内にロードされると、送信
制御ロジック１１２は、ライン９８上に信号ＴＸＡＣＫ
を設定してオン−チップソース／宛先ロジックへのデー
タバイトの受信の肯定応答をする。そして、オン−チッ
プソース／宛先ロジックは別のデータバイトを送信でき
る。データバッファリングが、必要に応じて送信シフト
レジスタ１１８と関連して提供される。送信シフトレジ
スタ１１８が送信制御ロジック１１２に制御されて、図
４(a)に示される形式の直列データを出力すると、送信
制御ロジック１１２はまた、ライン１３８上に信号ＴＸ
ＳＥＮＤＢＹＴＥを設定し、この信号は送信フロー制御
状態フリップフロップ１２４を設定する。この信号に応
答して、送信フロー制御状態フリップフロップ１２４は
ライン１４０上に信号ＴＸＷＡＩＴＡＣＫを設定する。
信号ＴＸＷＡＩＴＡＣＫが設定されると、データバイト
が受信されたことをオン−チップソース／宛先ロジック
が肯定応答するのを送信制御ロジック１１２は待つ。オ
ン−チップソース／宛先ロジックは送信データバイトを
うまく受信すると、図４(b) に示されるタイプの肯定応
答信号をテストデータ入力信号ＴＤＩに送る。ライン２
８上の信号ＳＣＡＮＩＮのような肯定応答信号を受信す
ると、受信制御ロジック１１０は、ライン１３２上に信
号ＡＣＫＲＸを設定して、送信フロー制御状態フリップ
フロップ１２４をリセットさせ、結果として信号ＴＸＷ
ＡＩＴＡＣＫをリセットさせる。そして、送信制御ロジ
ック１１２は、オン−チップソース／宛先ロジックから
の次の並列データバイトの受信及び送信のための準備を
する。図５は、ホストメモリとターゲットメモリとの間
の接続を確立するのにどのようにデータアダプタ９０を
使用するかを系統図形式で示す。集積回路２は、相互の
間をオフ−チップで通信し、また、上記信号を使用して
オン−チップで回路と通信する、ＴＡＰコントローラ４
とデータアダプタ９０とを含んで構成される。図５にお
いて、上述の信号に相当する信号には同様の参照符号を
使用する。図５から明らかなように、集積回路２はま
た、メモリバスアダプタ１６０と、ターゲットＣＰＵ１
６２と、オン−チップメモリ１６４と、を含んで構成さ
れる。集積回路２には、ターゲットＣＰＵ１６２及びオ
ン−チップメモリ１６４とインタフェースするメモリバ
ス１６６が備えられる。メモリバス１６６はまた、オフ
−チップメモリ１７４に接続する。オフ−チップのテス
トアクセスポート信号ＴＣＫ、ＴＭＳ、ＴＤＩ、ＴＤＯ
及びＴＲＳＴ＊が、ＴＡＰコントローライニシャライザ
１７６に接続しており、このＴＡＰコントローライニシ
ャライザ１７６は、それ自体別のデータアダプタ１８０
からライン１７８上の直列データ入力信号ＳＥＲＩＮを
受信し、データアダプタ１８０へライン１７９上の直列
データ出力信号ＳＥＲＯＵＴを出力する。この別のデー
タアダプタ１８０は、ライン１９０、１８８及び１８６
上の信号ＥＸＴＲＸＤＡＴＡ、ＥＸＴＲＸＶＡＬＩＤ及
びＥＸＴＴＸＡＣＫを、別のメモリバスアダプタ１９４
に出力し、ライン１８４、１８２及び１９２上の信号Ｅ
ＸＴＴＸＤＡＴＡ、ＥＸＴＴＸＶＡＬＩＤ及びＥＸＴＲ
ＸＡＣＫをメモリバスアダプタ１９４から受信する。メ
モリバスアダプタ１９４は外部メモリバス１９８に接続
される。ホストＣＰＵ２００は、外部メモリバス１９８
に接続され、別のオフ−チップメモリ２０２も外部メモ
リバス１９８に接続される。ＴＡＰコントローライニシ
ャライザ１７６は、テストモードか診断モードのいずれ
かの作動用のＴＡＰコントローラ４を構成する。メモリ
バスアダプタ１６０，１９４は、バスＲＸＤＡＴＡ上の
並列データをオン−チップソース／宛先ロジックと通信
するのにより適宜なメッセージフォーマットに調整す
る。このため、メモリバスアダプタはメッセージコンバ
ータであって、英国特許出願第９６２２６８５．７号に
開示されるタイプのメッセージコンバータである。メモ
リバスアダプタはまた、オン−チップソース／宛先ソー
スのメッセージフォーマットをバスＴＸＤＡＴＡの送信
用の並列データバイトに変換する。図５の構成は種々の
診断手順に使用できる。オン−チップ及びオフ−チップ
直列リンクが集積回路２とホストＣＰＵ２００との間の
種々の異なるタイプの診断データの通信を可能にする。
ホストＣＰＵ２００は、オン−チップバスシステム１６
６を使用してオン−チップメモリ１６４またはオフ−チ
ップメモリ１７４にアクセスできるが、これにはターゲ
ットＣＰＵ１６２を必要としない。このためには、ホス
トＣＰＵによりなされたメモリアクセス要求が、オフ−
チップメモリバスアダプタ１９４と、データアダプタ１
８０と、ＴＡＰコントローライニシャライザ１７６と、
オン−チップＴＡＰコントローラ４と、データアダプタ
９０と、メモリバスアダプタ１６０と、を含んで構成さ
れるインタフェース回路を介して、ここに述べられる種
々の変換を行って送信できる。同様に、オン−チップメ
モリ１６４またはオフ−チップメモリ１７４から読み出
されたデータは、オン−チップバスシステム１６６とイ
ンタフェース回路とを介してホストＣＰＵに戻ることが
できる。逆に、ターゲットＣＰＵが、ホストＣＰＵに関
連したオフ−チップメモリ２０２とアクセスできる。ホ
ストＣＰＵ２００に関連したオフ−チップメモリ２０２
から読み出されたデータも、同様にインタフェース回路
を介して戻ることができる。また、ターゲットＣＰＵが
診断目的のために監視される。例えば、それ自体のメモ
リへのそのアクセスがオン−チップ回路によって監視さ
れ、アクセスされたメモリアドレスに関する情報がイン
タフェース回路を使用してホストＣＰＵに送信される。
更に、ターゲットＣＰＵは、その状態を示す構成レジス
タを含むか又はアクセスできる。これらのレジスタの内
容に関する情報はオフ−チップでインタフェース回路を
使用してホストＣＰＵに送信される。逆に、特定状態情
報がこれらのレジスタ内にロードされてホストＣＰＵの
命令下でターゲットＣＰＵの状況に影響を与える。この
ように、ここで述べられるインタフェース回路は、ホス
トからターゲットへのまたターゲットからホストへの
（読み出し及び書き込み）メモリアクセス要求、ＣＰＵ
レジスタの状態情報、メモリアクセス要求に応答したホ
ストメモリまたはターゲットメモリからの読み出しデー
タ、ＣＰＵレジスタ内へロードするための状況データ及
びターゲットＣＰＵによりアクセスされるメモリアドレ
スに関する情報を含む診断データの通信を可能にする。
このように、インタフェース回路は、以下の診断上の機
能を回路内に提供できる。リアルタイムの診断手順の実
行機能、即ち、ターゲットＣＰＵがリアルタイムで作動
すると同時に、その作動に割り込まずに診断手順を行
う。特に、メモリバスの監視とターゲットメモリへのア
クセスが、ターゲットＣＰＵを必要とせずにホストＣＰ
Ｕにより行える。ホストＣＰＵからターゲットメモリ及
び構成レジスタへのアクセス。ターゲットＣＰＵからホ
ストメモリへのアクセス。ホストプロセッサからＣＰＵ
のブーティング操作を実行する機能を含む、ターゲット
ＣＰＵ及びサブシステムの制御。本実施形態では、テス
トデータ入力信号ＴＤＩとテストデータ出力信号ＴＤＯ
上の作動の診断モードにおけるテストアクセスポート内
及び外へシフトされる１方向直列データストリームは、
メッセージ形式の情報である。このようなメッセージ
は、ホストＣＰＵまたはターゲットＣＰＵによって開始
される。デバッギング環境において、ホストＣＰＵは、
オン−チップソース／宛先ロジックの割り込み又は非割
り込み診断を実行できる。或いは、診断モードにおい
て、このようなメッセージは、ターゲットＣＰＵによっ
て開始できる。図５のメモリバスアダプタ１６０は、チ
ップに入力されるメッセージを、オン−チップソース／
宛先ロジックによって使用するための制御情報、アドレ
ス及びデータに変換する。本実施形態では、各メッセー
ジは複数のバイトで構成されるパケットである。前述の
ように、データアダプタ９０は入力する直列データを並
列バイトに変換し、出力するバイトを直列データに変換
する。メモリバスアダプタ１６０は、入力するメッセー
ジをデコードして、オン−チップソース／宛先ロジック
に制御情報、アドレス情報及びデータ情報を供給する。
同様に、メモリバスアダプタ１６０は、オン−チップソ
ース／宛先ロジックからの制御情報、アドレス情報及び
データ情報を、データアダプタに並列で送信されたメッ
セージにエンコードする。本実施形態において、開始さ
れる２つのタイプのメッセージと、応答として発生する
２つのタイプのメッセージがある。開始される２つのタ
イプのメッセージは、特定メモリ位置に特定データを書
き込むためのメモリ書き込み要求「ｐｏｋｅ」と、特定
メモリ位置からデータを読み出すためのメモリ読み出し
要求「ｐｅｅｋ」とである。レスポンスとして発生する
２つのタイプのメッセージは、メモリ読み出し要求に応
答して読み出しデータを戻す「ｐｅｅｋｅｄ」メッセー
ジと、後述の「ｔｒｉｇｇｅｒｅｄ」メッセージとであ
る。各メッセージの第１のバイトは、ヘッダバイトであ
り、４つのメッセージの各々の構成は図６に示される。
ヘッダバイトは、パケットの性質を識別するパケット識
別子を構成する。第１の２ビットのヘッダバイトは、メ
ッセージのタイプ、即ち、メッセージが「ｐｏｋｅ」、
「ｐｅｅｋ」、「ｐｅｅｋｅｄ」又は「ｔｒｉｇｇｅｒ
ｅｄ」メッセージかどうか、を識別するタイプ識別子で
ある。以下の６ビットのヘッダバイトは、ヘッダバイト
に続き前記メッセージに関連するワード数を識別して、
パケットの長さを識別する長さ識別子として機能する。
或いは、以下に詳細に説明するように、これらの６ビッ
トは理由識別子として機能できる。図７は本実施形態に
よる４つのタイプのメッセージの各々の構成を示す。図
７(a) は「ｐｏｋｅ」ヘッダバイト００＋ＷＯＲＤＣＯ
ＵＮＴを含んで構成される「ｐｏｋｅ」メッセージを示
し、アドレスワードが続き、更に少なくとも１つのデー
タワードが続く。図７(b) は「ｐｅｅｋ」ヘッダバイト
０１＋ＷＯＲＤＣＯＵＮＴを含んで構成される「ｐｅｅ
ｋ」メッセージであり、アドレスワードが続く。図７
(C) は「ｐｅｅｋｅｄ」ヘッダバイト１０＋ＷＯＲＤＣ
ＯＵＮＴを含んで構成される「ｐｅｅｋｅｄ」メッセー
ジであり、少なくとも１つのデータワードが続く。図７
(d) は「ｔｒｉｇｇｅｒｅｄ」ヘッダバイト１１＋ＲＥ
ＡＳＯＮのみを含む「ｔｒｉｇｇｅｒｅｄ」メッセージ
である。４つのタイプのメッセージの各々の操作は以下
に詳細に説明する。上記のように、メモリバスアダプタ
１６０は、メッセージコンバータとして機能し、以下に
説明される。図８は、本実施形態によるメッセージコン
バータ１６０のブロック図である。既に詳細に説明した
ように、メッセージコンバータ１６０は、データアダプ
タ９０からライン９４上の受信データバスＲＸＤＡＴＡ
の情報バイトを受信し、ライン９２上の送信データバス
ＴＸＤＡＴＡの情報バイトをデータアダプタ９０に送信
する。更に、上述のように、メッセージコンバータ１６
０は、データアダプタからのライン１００及び９８上の
信号ＲＸＶＡＬＩＤ及びＴＸＡＣＫのそれぞれを受信
し、ライン１０２及び９６上に信号ＲＸＡＣＫ及びＴＸ
ＶＡＬＩＤのそれぞれをデータアダプタに発生する。ま
た、メッセージコンバータ１６０は、３つのメモリバス
ポート、即ち、メモリスレーブバス２２０、メモリマス
タバス２２２及びメモリモニタバス２２６を介してオン
−チップソース／宛先ロジックとインタフェースする。
メッセージコンバータ１６０はさらに、診断バス２３４
を介してオン−チップソース／宛先ロジックとインタフ
ェースする。更に、メッセージコンバータ１６０は、ラ
イン２３６上のシステム信号ＳＹＳＴＥＭを受信する。
メモリスレーブバス２２０、メモリマスタバス２２２、
メモリモニタバス２２６及び診断バス２３４は、それぞ
れ１方向バスとして図８に示される。しかしながら、各
バスは、図８の矢印で示されるのとは反対の方向の信号
を含む。図８において使用される規則は、バスの矢印方
向が要求がなされる方向を反映することである。図９
は、特に各バスに含まれる信号を示す。図９を参照する
と、各バスは、複数のＡＤＤＲＥＳＳ信号３５０と、複
数のＷＲＩＴＥ＿ＤＡＴＡ信号３５２と、複数のＲＥＡ
Ｄ＿ＤＡＴＡ信号３５４と、１つのＲＥＱＵＥＳＴ信号
３５６と、１つのＧＲＡＮＴ信号３５８と、１つのＶＡ
ＬＩＤ信号３６０と、を含む。各バスは、図示されない
関連する他の制御信号、即ち、読み出し書き込み制御信
号を有する。図９から明らかなように、ＡＤＤＲＥＳＳ
信号３５０とＷＲＩＴＥ＿ＤＡＴＡ信号３５２とＲＥＱ
ＵＥＳＴ信号３５６とは、全て１方向に伝達され、ＲＥ
ＡＤ＿ＤＡＴＡ信号３５４とＧＲＡＮＴ信号３５８とＶ
ＡＬＩＤ信号３６０とは、反対方向に伝達される。しか
しながら、メモリモニタバス２２６において、ＲＥＡＤ
＿ＤＡＴＡ信号３５４とＧＲＡＮＴ信号３５８もまた、
ＡＤＤＲＥＳＳ信号３５０、ＷＲＩＴＥ＿ＤＡＴＡ信号
３５２、ＲＥＱＵＥＳＴ信号３５６と同じ方向に伝達で
きることは言うまでもない。ＶＡＬＩＤ信号３６０は、
メモリモニタバス２２６には接続されない。メモリマス
タバス２２２は、オフ−チップホストＣＰＵによって駆
動されてメモリアクセス要求をターゲットＣＰＵメモリ
領域につくり、また、診断機能によっても駆動できる。
メモリスレーブバス２２０は、ターゲットＣＰＵによっ
て駆動されてオフ−チップメモリまたは診断機能にメモ
リアクセス要求をつくる。メモリモニタバス２２６は、
メモリスレーブバス２２０と同じオン−チップ信号に接
続され、診断機能により使用されてどのターゲットＣＰ
Ｕがスレーブバスを使用するかを確認（非割り込み）す
る固定通路バスである。診断バス２３４は、メモリバス
というよりはレジスタアドレスバスであり、診断機能に
より発生する「ｔｒｉｇｇｅｒｅｄ」事象を伝達すると
同時に、オン−チップ診断機能からの読み出し及びオン
−チップ診断機能への書き込みを実行できる。診断バス
はまた、診断機能からのメモリアクセス（メモリマスタ
バスを介したローカルオン−チップ／オフ−チップメモ
リへのまたはデータアダプタを介したリモートホストメ
モリへの）を開始するのに使用される。状態信号が、タ
ーゲットＣＰＵから診断機能を介してメッセージコンバ
ータに供給される。これらの信号は、命令ポインタが有
効である時を示す制御信号を備えた命令ポインタ等のタ
ーゲットＣＰＵ進行情報を含む。ホストＣＰＵは、命令
ポインタを監視してターゲットＣＰＵが何をしているか
を判定する。状態信号はまた、ＣＰＵの作動状態に関す
る付加的な情報を提供する多面的な個別の制御信号を含
む他のターゲットＣＰＵ状態信号を含む。状態は、診断
バスの「ｒｅｇｉｓｔｅｒ」読み出しによりアクセスさ
れる。命令ポインタもまた異なるレジスタアドレスから
ではあるが、「ｒｅｇｉｓｔｅｒ」読み出しによりアク
セスできる。オン−チップソース／宛先ロジックのステ
ータスに関連する他の情報は、オン−チップレジスタに
関連する情報等のステータス信号として含まれるが、こ
のような情報は、一般的には診断目的のためのオン−チ
ップ機能のいくつかの抽出を含むレジスタから引き出さ
れるだけである。機能信号は任意の非割り込みオン−チ
ップ診断機能、例えば、診断情報及び制御の抽出を容易
にする任意のレジスタ、に接続できる。メモリマスタバ
スは、オン−チップのアドレスバスと、書き込みバス
と、読み出しバスと、関連する制御信号とに接続され
る。メモリマスタバスは、オン−チップメモリ１６４、
オフ−チップメモリ１７４及び構成レジスタ等のメモリ
バスを介してアクセス可能な任意の他のリソースを含む
ターゲットメモリスペース内の範囲に、ホストＣＰＵ及
び診断機能がアクセスできるように使用される。個別の
バスポートにオン−チップソース／宛先ロジックとの種
々の接続点を設けるよりも、それらの間を識別する適宜
な制御信号を使用して、いくつかのバスを組合せること
ができる。例えば、メモリバス書き込みデータと読み出
しデータとは、共通のメモリデータバスに組合される。
メモリアドレスはメモリデータに組合される。メモリス
レーブバスはメモリマスタバスに組合される。このよう
な選択肢は、実行、領域及び他の要素間の実行トレード
オフを表す。ライン２３６上のシステム信号は、システ
ムサービスに接続点を提供する。このようなシステムサ
ービスは、例えば、クロッキング、電源、リセット、テ
ストである。メッセージコンバータ１６０は、データア
ダプタによって直列ビットフォーマットから直列バイト
フォーマットに変換された連続した情報バイトを受信
し、ヘッダバイトを読み出してその内部に伝えられるメ
ッセージを決定する。このようにメッセージコンバータ
１６０は、入力するメッセージを解釈して必要な作動を
実行する。この必要な動作には、ホストに戻される情報
を選択すること、又は、メッセージコンバータに接続さ
れるバスのうちの適宜な１つを介してメモリアクセスを
開始してデータを読み出すか書き込むことが含まれる。
メッセージコンバータ１６０はまた、メッセージプロト
コルに従ってオン−チップバスから受信した並列データ
をオフ−チップ送信用のメッセージに編集する。これに
は、ヘッダバイトを並列データとアドレスバイトとに配
分して、入力するデータ、アドレス及び制御信号に応じ
てメッセージの性質を定義することが含まれる。図８の
メッセージコンバータ１６０の作動と図６及び７のメッ
セージプロトコルとを図１０を参照して詳細に説明す
る。図１０は、本実施形態によるメッセージコンバータ
１６０を示す。メッセージコンバータ１６０は、ヘッダ
レジスタ２４０と、アドレスレジスタ２４２と、データ
レジスタ２４４と、減分制御２４６と、増分制御２４８
と、シフト制御２５０と、ステートマシン２５２と、バ
ス選択及び指定ロジック２５４と、を含んで構成され
る。メッセージコンバータ１６０には、全ての制御信号
を伝達するための内部制御バス２５８と、内部情報バス
２５６と、が備えられる。内部制御バス２５８は、ステ
ートマシン２５２に接続し、ステートマシン２５２への
及びステートマシン２５２からのフロー制御信号ＲＸＶ
ＡＬＩＤ、ＲＸＡＣＫ、ＴＸＶＡＬＩＤ及びＴＸＡＣＫ
を伝達する。内部制御バス２５８は更に、ライン２６０
上の減分制御信号を減分制御２４６に、ライン２６２上
の増分制御信号を増分制御２４８に、ライン２６４上の
シフト制御信号をシフト制御２５０に、ライン２６６上
のヘッダ制御信号をヘッダレジスタ２４０に、ライン２
６８上のアドレス制御信号をアドレスレジスタ２４２
に、ライン２７０上のデータ制御信号をデータレジスタ
２４４に、また、ライン２７２上の選択及び指定制御信
号をバス選択及び指定ロジック２５４に伝達する。ヘッ
ダレジスタ２４０は、減分制御２４６からライン２４１
上の制御信号を受信し、アドレスレジスタ２４２は、増
分制御２４８からライン２４３上の制御信号を受信し、
また、データレジスタ２４４は、シフト制御２５０から
ライン２４５上の制御信号を受信する。情報バス２５６
は、受信データバイトＲＸＤＡＴＡをヘッダレジスタ２
４０、アドレスレジスタ２４２、データレジスタ２４４
及びバス選択及び指定ロジック２５４に伝達する。ま
た、情報バス２５６は、バス選択及び指定ロジック２５
４、データレジスタ２４４、アドレスレジスタ２４２及
びヘッダレジスタ２４０からの出力を送信データ信号Ｔ
ＸＤＡＴＡに伝達する。バス選択及び指定ロジック２５
４は、メモリスレーブバス２２０、メモリマスタバス２
２２、メモリモニタバス２２６及び診断バス２３４の１
つへの或いはこれらの１つからの情報バス２５６上の情
報を指定し、その情報は、本実施形態ではバイト幅のも
のである。図１０の実施形態において、システム信号２
３６は、ヘッダレジスタ２４０と、アドレスレジスタ２
４２と、データレジスタ２４４と、ステートマシン２５
２とをクロックするのに使用されるライン２８０上のク
ロック信号を提供するだけである。メッセージコンバー
タ１６０の作動を、予測される種々のメッセージタイプ
について以下に説明する。ホストＣＰＵが「ｐｏｋｅ」
を開始すると、図７(a) に示される形式の直列メッセー
ジが、集積回路2 のテストアクセスポートで受信され、
続いて、受信データバスＲＸＤＡＴＡ上でデータアダプ
タ９０によって並列の情報バイトの形式で出力される。
受信データバスＲＸＤＡＴＡ上の各並列情報バイトを出
力すると、データアダプタ９０は、ライン１００上で信
号ＲＸＶＡＬＩＤを設定する。ライン１００上の信号Ｒ
ＸＶＡＬＩＤに応答して、メッセージコンバータ１６０
のステートマシン２５２は、受信データバスＲＸＤＡＴ
Ａの情報バイトをメッセージコンバータ１６０内にロー
ドし、ライン１０２上に信号ＲＸＡＣＫを設定して情報
バイトの受信を肯定応答する。信号ＲＸＶＡＬＩＤを設
定してメッセージの第１の情報バイトを示すデータアダ
プタ９０に応答して、ステートマシン２５２は、ライン
２６６を介してヘッダレジスタ２４０を制御し、受信デ
ータバスＲＸＤＡＴＡの情報バイトを内部情報バス２５
６を介してヘッダレジスタ２４０内にロードする。そし
て、ステートマシン２５２は、ヘッダレジスタ２４０内
にロードされたバイトのうちの少なくとも２つの重要な
ビットを検索して、どのタイプのメッセージが入力する
のかを決定する。この場合、ステートマシン２５２は、
受信したバイトの少なくとも２つの重要なビットを００
として識別し、「ｐｏｋｅ」メッセージに対応するとし
て入力メッセージを識別する。ホストＣＰＵによって開
始された「ｐｏｋｅ」メッセージは、ホストＣＰＵがタ
ーゲットＣＰＵメモリ領域内に特定アドレスで挿入しよ
うとするデータを含む。ヘッダレジスタ２４０に記憶さ
れたヘッダバイトと関連するワードカウントは、メッセ
ージ内のデータワード数のカウントである。ステートマ
シン２５２は、ライン２６８を介してアドレスレジスタ
２４２を制御して、受信データバスＲＸＤＡＴＡ上で受
信される次の４バイトを、情報バス２５６を介してアド
レスレジスタ２４２内にロードする。この４バイトはア
ドレスワードを形成する。アドレスワードがアドレスレ
ジスタ２４２内にロードされると、受信データバスＲＸ
ＤＡＴＡで受信される第１のデータワードを形成する次
の４バイトが、制御ライン２７０を介してステートマシ
ン２５２の制御下でデータレジスタ２４４内にロードさ
れる。そして、ステートマシン２５２は、ライン２７２
を介してバス選択及び指定ロジック２５４を制御してア
ドレスレジスタ２４２とデータレジスタ２４４の内容を
メモリマスタバス２２２に出力する。アドレスレジスタ
とデータレジスタの内容をメモリマスタバス２２２に出
力すると、ステートマシン２５２は、前記バスに関連す
る書き込み制御信号と、メモリマスタバスに関連するラ
イン３５６上の要求信号とを設定する。アクセスされる
ターゲットＣＰＵのメモリスペースに関連するメモリア
ービタは、要求されたメモリアクセスが進行できること
を判定すると、メモリマスタバスに関連するライン３５
８上の許可（ＧＲＡＮＴ）信号を宣言する。より高い優
先順位の要求者（例えばＣＰＵ）が要求を出さずに前回
アクセスを完了した場合、メッセージコンバータ１６０
は低優先順位を持ってもよい。要求及び許可の信号セッ
トは、各データワード転送毎に要求される。メモリアク
セス後、ヘッダレジスタ２４０に含まれるワードカウン
トが１ではない場合（本実施形態では、１はゼロのワー
ドカウントを示す）、アドレスレジスタ２４２は、制御
ライン２４３を介して増分制御２４８によって増分さ
れ、別のワード情報がデータレジスタ２４４内にロード
される。更に、レジスタ２４４へのデータワードのロー
ディング後、アドレスレジスタ２４２内に記憶されたア
ドレス及びデータレジスタ２４４内に記憶されたデータ
は、書き込み制御信号及び要求信号が設定されるのとと
もにメモリマスタバス上に出力され、また、データレジ
スタ２４４内に含まれるデータワードがアドレスレジス
タ２４２内に含まれるアドレスに書き込まれる。その肯
定応答は、メモリマスタバス上に許可信号を設定するメ
モリアービタによって確認される。この一連のアドレス
レジスタ２４２の増分とデータレジスタ２４４内への４
バイト情報のローディングは、ヘッダレジスタ２４０に
含まれるワードカウントが１と同じ、即ち、データワー
ドが残らない、状態になるまで継続する。ホストＣＰＵ
が「ｐｅｅｋ」を開始すると、図７(b) に示される形式
の直列メッセージが集積回路２のテストアクセスポート
で受信され、続いて受信データバスＲＸＤＡＴＡ上のデ
ータアダプタ９０によって並列情報バイト形式で出力さ
れる。信号ＲＡＶＡＬＩＤを設定して第１の情報バイト
を示すデータアダプタ９０に応答して、ステートマシン
２５２はヘッダレジスタ２４０を制御してその内部に情
報バイトをロードする。そして、ステートマシン２５２
はその内部にロードされたバイトのうち少なくとも２つ
の重要なビットを検索して、どのメッセージが入力する
かを判定するが、この場合、受信したバイトのうち少な
くとも２つの重要なビットを０１として識別し、入力す
るメッセージを「ｐｅｅｋ」メッセージに対応するもの
として識別する。ホストＣＰＵによって開始される「ｐ
ｅｅｋ」メッセージはターゲットＣＰＵメモリ領域内に
アドレスを含み、その内容はホストＣＰＵが検索する。
ステートマシン２５２が、その内部に含まれる第１の２
ビットのヘッダバイトを０１として識別することによ
り、ヘッダレジスタ２４０内にロードされた「ｐｅｅ
ｋ」メッセージを識別すると、ステートマシン２５２
は、ヘッダバイトの第１の２ビットを「ｐｅｅｋｅｄ」
ヘッダ用の適宜なビット、即ち、１０に対応するように
変化させて、この変化させたヘッダバイトを送信データ
バスに送信してヘッダレジスタ内に記憶されたワードカ
ウントをそのまま含むホストＣＰＵに戻し、図７（c)に
示される形式の戻された「ｐｅｅｋｅｄ」メッセージの
ヘッダバイトを形成する。言い換えれば、「ｐｅｅｋ」
ヘッダバイトは「ｐｅｅｋｅｄ」ヘッダバイトとして、
そのままのワードカウントと０１から１０に変化した少
なくとも２つの重要なビットとともに戻される。受信デ
ータバスＲＸＤＡＴＡ上で受信された次の４バイト情報
がアドレスレジスタ２４２内にロードされてアドレスワ
ードを形成する。ステートマシン２５２は、ライン２７
２を介して選択及び指定ロジック２５４を制御し、メモ
リマスタバスに関連する読み出し制御信号の設定と、メ
モリマスタバスに関連する要求信号が設定されるのと、
を連係して、アドレスレジスタ２４２に含まれるアドレ
スワードをメモリマスタバス２２２上に出力する。設定
される要求信号に応答して、アクセスされるターゲット
ＣＰＵのメモリスペースに連絡するメモリアービタが、
要求されたアクセスが進行できることを判定すると、ア
ービタはメモリマスタバスに関連する許可信号を設定す
る。メモリマスタバス上のアドレス出力に関連する実際
のメモリ位置がアクセスされ、その内部に記憶されたデ
ータがメモリマスタバスの読み出しデータバス上に出力
されると、アービタはメモリマスタバスに関連する信号
ＶＡＬＩＤを設定してデータがホストＣＰＵに返送され
る用意ができていることを示す。設定される信号ＶＡＬ
ＩＤに応答して、ステートマシン２５２は、ライン２７
２を介してバス選択及び指定制御ロジックを制御してメ
モリマスタバスの読み出しデータバス上のデータをデー
タレジスタ２４４内にロードする。データレジスタ２４
４内にロードされたデータワードは、内部情報バス２５
６を介して送信データバスＴＸＤＡＴＡ上に一度に１バ
イトずつシフトアウトされて、ホストＣＰＵに返送され
る。要求、許可及び有効の信号のセットが転送される各
データワード毎に必要である。データレジスタ２４４内
にロードされたデータワードがホストＣＰＵにシフトバ
ックされた後、ステートマシン２５２はライン２６０を
介して減分制御２４６を制御し、制御ライン２４１を介
してヘッダレジスタ２４０に含まれるワードカウントを
１だけ減少させる。ワードカウントが１ではない場合、
増分制御２４８がライン２６２を介してステートマシン
２５２によって制御されて、制御ライン２４３を介して
アドレスレジスタ２４２に含まれるアドレスを増加し、
このアドレスが再びバス選択及び指定ロジック２５４に
よって設定された要求信号及び読み出し制御信号ととも
にメモリマスタバス２２２上に出力される。このよう
に、ターゲットＣＰＵメモリ領域内の次の連続したメモ
リ位置が読み出され、その内容がメッセージコンバータ
１６０のデータレジスタ２４４内に書き込まれる。ま
た、このデータワードは１バイトずつ送信データバスＴ
ＸＤＡＴＡ上でホストＣＰＵにシフトアウトされ、ヘッ
ダレジスタ内のワードカウントが再び１だけ減少され
る。ヘッダレジスタ２４０に含まれるワードカウントが
０と同じ、即ちデータワードが残らない状態になるま
で、このサイクルが繰り返される。ターゲットＣＰＵ
は、「ｐｏｋｅ」又は「ｐｅｅｋ」メッセージを開始し
てホストＣＰＵ２００のメモリスペースからデータを書
き込むかまたは読み出す。ターゲットＣＰＵ領域のメモ
リスレーブバス２２０とその関連制御信号を監視し、読
み出しまたは書き込み制御信号に関連して、ターゲット
ＣＰＵによるアドレスバス上のアドレス出力がターゲッ
トＣＰＵではなくホストＣＰＵのアドレス範囲内である
ことを識別するステートマシン２５２によって、ターゲ
ットＣＰＵによる「ｐｏｋｅ」メッセージまたは「ｐｅ
ｅｋ」メッセージの開始が認識される。複数ワードの
「ｐｅｅｋ」メッセージ及び「ｐｏｋｅ」メッセージを
実行する上記のようなターゲットＣＰＵにより開始され
る「ｐｏｋｅ」メッセージ及び「ｐｅｅｋ」メッセージ
に対して、ターゲットＣＰＵは単一ワードの「ｐｅｅ
ｋ」メッセージ及び「ｐｏｋｅ」メッセージのみを実行
できる。ターゲットＣＰＵが「ｐｏｋｅ」メッセージを
開始すると、これは、メモリスレーブバスの書き込みデ
ータバスに関連する書き込み信号と、設定されるメモリ
スレーブバスに関連する要求信号とを識別するステート
マシン２５２によって認識される。また、ステートマシ
ン２５２は、メモリスレーブバスによって要求される書
き込みデータと関連するアドレスがターゲットＣＰＵ領
域のメモリ範囲の外側であることを認識する。この状況
に応じて、ステートマシン２５２は、図６(a) に示され
るような予め記憶された「ｐｏｋｅ」ヘッダバイトを制
御ライン２６６を介してヘッダレジスタ２４０内に直接
ロードする。このような「ｐｏｋｅ」ヘッダバイトは１
つのデータワードを示すワードカウントを持つ。そし
て、メモリスレーブバスのアドレスデータバス上のアド
レスワードはバス選択及び指定ロジック２５４を介し
て、ステートマシン２５２の制御下でアドレスレジスタ
２４２内にロードされ、メモリスレーブバスの書き込み
データバス上の書き込みデータも同様にデータアダプタ
１６０のデータレジスタ２４４内にロードされる。そし
て、ステートマシン２５２の制御下で、ヘッダレジスタ
２４０内の「ｐｏｋｅ」に含まれる４バイトデータが続
く。同様に、要求信号とターゲットＣＰＵ領域のアドレ
ス範囲の外側のメモリスレーブバスのアドレスバス上の
アドレスとに関連して読み出し信号をメモリスレーブバ
ス上で識別するステートマシン２５２に応答して、ステ
ートマシン２５２は、「ｐｅｅｋ」ヘッダバイトに相当
する図６(b) に示されるヘッダバイトをヘッダレジスタ
２４０内にロードする。この場合、ヘッダバイトは１つ
のワードカウントを含む、即ち、データワードがないこ
とを示す。同様に、上述のように、ステートマシン２５
２はまた、データアダプタ１６０を制御してメモリスレ
ーブバスのアドレスバス上のアドレスをアドレスレジス
タ２４２内にロードする。そして、ヘッダレジスタ２４
０に含まれるヘッダバイトは、送信データバスＴＸＤＡ
ＴＡ上に出力され、アドレスレジスタ２４２に記憶され
た４つの連続したバイトが続く。この段階で、メッセー
ジコンバータ１６０は、開始されたターゲット「ｐｅｅ
ｋ」メッセージで終了するが、ターゲットＣＰＵはメモ
リスレーブバス２２０上の信号ＶＡＬＩＤを受信してい
ない。結果として、ターゲットＣＰＵは「ｓｔｕｃｋ」
（即ち、固定されたかまたは継続して待機中）であり、
何もしていない（停止または他の中断ではない）。しか
しながら、メッセージコンバータ１６０は「ｓｔｕｃ
ｋ」ではなく、その他の活動（ＣＰＵが「ｓｔｕｃｋ」
なので開始されたターゲット「ｐｅｅｋ」メッセージま
たは「ｐｏｋｅ」メッセージを受信しないが）を進行す
る位置にいる。このように、メッセージコンバータがメ
モリアクセスメッセージをオフ−チップホストプロセッ
サに送信すると、後続のメッセージまたは要求を自由に
処理できる。ターゲットＣＰＵにより開始された「ｐｏ
ｋｅ」メッセージまたは「ｐｅｅｋ」メッセージに応答
して、ホストＣＰＵは「ｐｅｅｋｅｄ」メッセージで応
答する。ホストＣＰＵからの「ｐｅｅｋｅｄ」メッセー
ジの受信は、図６(c) の構成に対応するヘッダレジスタ
内のヘッダバイトを認識するステートマシン２５２によ
って識別される。受信データバスＲＸＤＡＴＡからの次
の４バイトの情報がデータレジスタ２４４内にシフトさ
れ、その内部にロードされたデータワードが、設定され
るメモリスレーブバスと連絡する信号ＶＡＬＩＤと関連
して、ステートマシン２５２の制御下で、ターゲットＣ
ＰＵ領域のメモリスレーブバス２２０のデータバスに、
バス選択及び指定制御ロジック２５４によって転送され
るので、ターゲットＣＰＵのメモリスペースと連絡する
メモリアービタに、「ｐｅｅｋ」要求によって要求され
たデータが利用可能であることを表示する。ターゲット
ＣＰＵは単一ワード「ｐｅｅｋ」を開始するだけなの
で、ホストＣＰＵからの「ｐｅｅｋｅｄ」メッセージは
単一データワードのみを含む。ターゲットＣＰＵが信号
ＶＡＬＩＤを受信すると、「ｓｔｕｃｋ」ではなくな
る。メモリスレーブバス２２０は、ターゲットＣＰＵに
よって使用されて、メッセージコンバータ１６０を介し
てホストＣＰＵによってアクセスされるオン−チップ診
断機能にアクセスする。これは開始されたターゲット
「ｐｅｅｋ」／「ｐｏｋｅ」に使用するのと同じバスで
あり、アドレス範囲は、これがオン−チップ診断機能へ
のアクセスかどうか判定する。ターゲットＣＰＵによっ
てメモリスレーブバス２２０上で開始される任意の作動
に応答して、ステートマシン２５２はライン２７２を介
してバス選択及び指定ロジック２５４を制御しメモリス
レーブバス２２０上の任意の情報または制御信号を診断
バス２３４に転送する。図１１を参照すると、図８及び
図１０のメッセージコンバータ１６０と、オン−チップ
ソース／宛先ロジックまたはターゲット領域とホストＣ
ＰＵと、の間の相互接続が概略的に示される。図５を参
照して前述したように、集積回路２は、ＴＡＰコントロ
ーラ４と、データアダプタ９０と、ＣＰＵレジスタ１６
３を有するターゲットＣＰＵ１６２と、オン−チップメ
モリ１６４と、を含んで構成される。加えて、図１１の
集積回路２は、診断レジスタ３０１を有する診断機能回
路３００と、メモリキャッシュ３０２と、外部メモリイ
ンタフェースコントローラ３０４と、図１０で詳細に説
明したメッセージコンバータ１６０と、を含んで構成さ
れる。図１１において、ホストＣＰＵ２００がホスト通
信アダプタ３０８を介して集積回路２のＴＡＰコントロ
ーラ４とインタフェースすることが示されている。本実
施形態において、ホスト通信アダプタ３０８は、ＴＡＰ
コントローライニシャライザ１７６と、データアダプタ
１８０と、図５において説明したメモリバスアダプタ１
９４と、を含んで構成される。また、ホスト通信アダプ
タ３０８は、ホストＣＰＵ２００からまたはホストＣＰ
Ｕ２００へのメッセージを変換するための集積回路２に
設けられたメッセージコンバータ１６０と同等のメッセ
ージコンバータを有する。更に、図１１を参照すると、
メッセージコンバータ１６０が診断バス２３４を介して
診断機能回路３００と通信するのがわかる。診断機能回
路３００とターゲットＣＰＵ１６２とは、バス３１０を
介して相互に通信する。メッセージコンバータ１６０の
メモリモニタバス２２６とメモリスレーブバス２２０
は、ターゲットＣＰＵとメモリキャッシュ３０２との間
の共通バス３１２と接続する。また、ターゲットＣＰＵ
とメモリキャッシュ３０２とは、ＣＰＵ命令−取り出し
バス３１４を介して相互接続する。メッセージコンバー
タ１６０上のメモリマスタバス２２２は、オン−チップ
ソース／宛先ロジックのメモリバス１６６に順次接続す
るメモリキャッシュ３０２に接続する。図５を参照して
前述したように、メモリバス１６６はオン−チップメモ
リ１６４に接続する。また、メモリバス１６６は、外部
メモリインタフェースコントローラ３０４と接続し、そ
の外部メモリインターフェースコントローラ３０４は、
オフ−チップメモリ１７４とインタフェースするオフ−
チップメモリバス３１６にオン−チップソース／宛先ロ
ジックメモリバス１６６をインタフェースする。図１１
の構成は、オン−チップソース／宛先ロジックとホスト
ＣＰＵとの間でメッセージを送信することによって種々
の診断手順を実行するのに使用できる。診断バス２３４
は、診断機能回路３００の診断レジスタ３０１への又は
診断レジスタ３０１からの読み出し及び書き込みを可能
にするとともに、トリガ事象を読み出させる。ターゲッ
トＣＰＵに関連する制御情報は、診断機能回路３００か
ら読み出される。ターゲットＣＰＵに関連する命令ポイ
ンタと他の制御信号は、診断機能回路３００の診断レジ
スタ３０１に記憶される。命令ポインタは、診断レジス
タ３０１の一つに連続して複写され、診断バス２３４上
の要求によってアクセスされる。ターゲットＣＰＵの状
態を検索するには、診断機能回路３００の診断レジスタ
３０１の一つを検索する必要がある。診断レジスタ３０
１は、例えば、ＳＴＯＲＥ、ＴＲＡＰ、ＴＡＫＥ＿Ａ＿
ＴＲＡＰ、ＴＲＡＰ＿ＡＴ＿ＮＥＸＴ＿ＥＸＩＴ等の、
ターゲットＣＰＵの種々の制御信号を記憶できる。これ
らの信号は特定のワイヤを介してＣＰＵに伝達される。
前述のように、ホストＣＰＵがメモリマスタバス２２２
を介してターゲットＣＰＵメモリスペース内のメモリ位
置に書き込みができるのと同様の方法で、ホストＣＰＵ
は、診断バス２３４を介して診断機能回路３００内のレ
ジスタに書き込みができる。診断機能回路３００のレジ
スタに書き込みをするホストＣＰＵに応答して、トリガ
された事象が発生する。このトリガ事象は、トリガ事象
を識別する理由コードに関連する要求信号を識別するス
テートマシン２５２によってメッセージコンバータ１６
０内で検出される。要求信号に応答して、ステートマシ
ン２５２は、トリガ事象に関連する理由コードを、トリ
ガヘッダバイトを識別する２ビット１１とともに、ヘッ
ダレジスタ２４０内にロードする。そして、ヘッダレジ
スタ２４０に記憶されたトリガヘッダバイトが送信デー
タバスＴＸＤＡＴＡ上をターゲットＣＰＵに出力され
る。上記のように、ターゲットＣＰＵ自体が、メモリモ
ニタバス２２６と診断バス２３４とを介して診断機能回
路３００にアクセスできる。同様に、ターゲットＣＰＵ
が診断機能回路に書き込みをすると、この書き込みに応
答してトリガ事象が発生して、ステートマシン２５２が
ヘッダレジスタ２４０に含まれるトリガヘッダバイトを
出力してターゲットＣＰＵに戻す。ステートマシン２５
２は、診断バス２３４上の書き込みがターゲットＣＰＵ
によって行われたかまたはホストＣＰＵによって行われ
たかを記憶し、トリガ事象を正しい宛先に返送する。図
１１に示された環境で実行される本実施形態によるメッ
セージコンバータは、テストアクセスポートからのブー
ト、ホットプラグ挿入及びホストとターゲットの同期化
等の種々の高レベルの診断特徴を維持できる。このよう
に、本実施形態によれば、集積回路に挿入され、限定さ
れたピンカウントを介してホストＣＰＵとオン−チップ
ソース／宛先ロジックとの間の通信を提供するメッセー
ジコンバータが設けられる。このコンバータは、種々の
オン−チップリソースへのアクセスを有する。これらの
リソースのうちのいくつかは単に監視されるだけであ
り、他は制御されるかまたは監視及び制御される。任意
のリソースの監視は非割り込みであり、チップ機能の実
行または待機に何の影響も与えない。これは診断目的に
は理想的である。メッセージコンバータは、受信メッセ
ージの解釈と、送信メッセージの編集と、オン−チップ
ソース／宛先ロジックへのまたはオン−チップソース／
宛先ロジックからの情報の選択または指示との機能を実
行する。メッセージコンバータは、オン−チップ機能の
いずれからも独立して作動するので、何らかの割り込み
作動の実行が指示されるまで或いは指示されなければ非
割り込みである。図１１を参照すると、その構成は、メ
モリキャッシュ３０２を取り除き、共通バス３１２とＣ
ＰＵ命令取り出しバス３１４とをメモリバス１６６に直
接接続することによって応用されてもよい。更に、この
構成は、付加的なマスタまたはメモリバス１６６に接続
されたオン−チップの自律機能を有するようにも応用で
きる。さらにまた、ターゲットＣＰＵ１６２は取り除く
ことができ、メモリスレーブバス２２０とメモリマスタ
バス２２２とメモリモニタバス２２６とをメモリバス１
６６に直接接続できる。
実施するかを添付の図面を参照して説明する。図１は、
テストアクセスポート（ＴＡＰ）コントローラ４とチッ
プ境界スキャンチェイン１０とを有する集積回路２を概
略的に示す。ＴＡＰコントローラ４は、ライン１４上の
テストクロック信号ＴＣＫと、ライン１６上のテストモ
ード選択信号ＴＭＳと、ライン１８上のテストデータ入
力信号ＴＤＩと、ライン２２上のテストリセット入力信
号ＴＲＳＴ＊と、をオフ−チップから受信する。ＴＡＰ
コントローラ４は、ライン２０上のテストデータ出力信
号ＴＤＯをオフ−チップに出力する。ＴＡＰコントロー
ラ４はまた、ライン１２上の装置識別子信号ＤＥＶＩＣ
ＥＩＤを受信する。図１において、装置識別子信号ＤＥ
ＶＩＣＥＩＤは、集積回路内でアースに接続された信号
ライン１２として示される。信号ライン１２はマルチビ
ットワイヤでよく、また、装置識別子信号ＤＥＶＩＣＥ
ＩＤは集積回路上またはオフ−チップ上のいずれかから
発生できる。信号ライン１２がマルチビットワイヤの場
合には、各ビットがチップ上の低レベルロジックまたは
高レベルロジックのいずれかに接続される。ＴＡＰコン
トローラ４は、ライン２８上のスキャンデータ入力信号
ＳＣＡＮＩＮと、ライン３８上のテストクロック信号Ｔ
ＥＳＴＣＬＫと、ライン２４上のスキャンテストモード
ＳＣＡＮＭＯＤＥの選択を示す信号と、をライン２６上
の診断モードＤＩＡＧＭＯＤＥの選択を示す信号と、を
オン−チップ回路に出力する。チップ境界スキャンチェ
イン１０は、ライン２８上のスキャンデータ入力信号Ｓ
ＣＡＮＩＮと、ライン２４上のスキャンテストモード信
号ＳＣＡＮＭＯＤＥと、を入力として受信し、ライン３
４上のスキャンデータ出力信号ＳＣＡＮＯＵＴをＴＡＰ
コントローラ４に出力する。本発明では、ライン２８上
のスキャンデータ入力信号ＳＣＡＮＩＮはまた、後述す
るように、診断のためにオン−チップソース／宛先ロジ
ックに接続される。本発明では、ソース／宛先ロジック
は、入力信号ＤＩＡＧＳＣＡＮＯＵＴをライン３６上で
ＴＡＰコントローラ４に供給する。以下に詳細に説明す
る図５は、ソース／宛先ロジックを構成する構成要素を
示す。ソース／宛先ロジックは、少なくともオン−チッ
プバスシステムに接続されるプロセッサであり、オン−
チップバスシステムはこれに接続されたオン−チップメ
モリを有する。オフ−チップメモリもまたこのようなバ
スシステムに直接接続できる。オン−チップソース／宛
先ロジックはまた、ＤＭＡエンジン又はＥＭＩインタフ
ェースを備えた他の機能回路を持つ。ＴＡＰコントロー
ラ４は、標準演算に必要であり且つ本発明で要求される
回路ブロックを備えて図２に概略的に示される。図２を
参照すると、ＴＡＰコントローラ４はその基本形式にお
いて、ステートマシン５０と、ＩＤレジスタ４２と、命
令レジスタ４４と、命令デコーダ４６と、バイパスラッ
チ４８と、データマルチプレクサ５２と、命令／データ
マルチプレクサ５４と、ラッチ５６と、インバータ６０
と、を含んで構成される。命令レジスタ４４は、ライン
１８上のテストデータ入力信号ＴＤＩを受信し、バス６
２への並列命令とライン７６上への直列出力とを発生
し、また、ライン８２上の命令制御入力信号を受信す
る。命令デコーダ４６は、バス６２上の並列命令とライ
ン８４上のデコーダ制御入力信号とを受信して、信号Ｓ
ＣＡＮＭＯＤＥ及び信号ＤＩＡＧＭＯＤＥをライン２４
及び２６それぞれに、また、ライン７０上に並列データ
マルチプレクサ選択信号を発生する。バイパスラッチ４
８は、ライン１８上のテストデータ入力信号ＴＤＩを受
信し、ライン７２上に出力信号を発生する。ＩＤレジス
タ４２は、ライン１２上の並列の信号ＤＥＶＩＣＥＩＤ
を受信し、ライン６８上に直列の装置識別子出力信号を
発生する。データマルチプレクサ５２は、ライン６８上
のＩＤレジスタ４２の出力信号と、ライン７２上のバイ
パスラッチ４８の出力信号と、ライン３４上の信号ＳＣ
ＡＮＯＵＴと、ライン３６上の信号ＤＩＡＧＳＣＡＮＯ
ＵＴと、ライン７０上のデータマルチプレクサ選択信号
と、を受信する。データマルチプレクサ５２は、ライン
７４上に出力を発生する。命令／データマルチプレクサ
５４は、ライン７６上の直列出力と、ライン７４上のデ
ータマルチプレクサの出力と、ライン７８上の命令／デ
ータマルチプレクサ選択信号と、を受信する。命令／デ
ータマルチプレクサ５４は、ライン８０上に出力を発生
する。ラッチ５６は、ライン８０上の命令／データマル
チプレクサ５４の出力を受信し、ライン２０上にテスト
データ出力信号ＴＤＯを発生する。ステートマシン５０
は、ライン１６上の信号ＴＭＳと、ライン２２上の信号
ＴＲＳＴ＊と、を受信する。ステートマシン５０は、ラ
イン７８への命令／データマルチプレクサ選択信号と、
ライン８２への命令制御入力信号と、ライン８４へのデ
コーダ制御入力信号と、を発生する。ＩＤレジスタ４
２、命令レジスタ４４、命令デコーダ４６、バイパスラ
ッチ４８、ステートマシン５０、及びデータコンバータ
５７は、それぞれライン１４上のテストクロック信号Ｔ
ＣＫを受信する。ラッチ５６は、ライン６４上のインバ
ータ６０を介して反転されたテストクロック信号ＴＣＫ
を受信する。テストクロック信号ＴＣＫとテストデータ
入力信号ＴＤＩは、ライン３８の出力ＴＥＳＴＣＬＫ及
びライン２８の出力ＳＣＡＮＩＮとしてそれぞれ直接接
続される。集積回路２のテストを実行する際のＴＡＰコ
ントローラ４の作動は、ＩＥＥＥ１１４９．１−１９９
０に詳細に説明されている。本質的に、有限長さのスキ
ャンチェインは、チップ境界スキャンチェイン１０によ
って形成されるチェインのように集積回路上で形成され
る。ＴＡＰコントローラ４は、ＩＥＥＥ基準１１４９．
１−１９９０によって定義される同期有限ステートマシ
ンである。ＩＥＥＥ基準１１４９．１−１９９０は、集
積回路に含むことのできるテストロジックを定義して、
集積回路間の相互接続のテスト、集積回路自体のテス
ト、集積回路の通常作動中における回路動作の監視又は
修正の標準的な方法を提供する。集積回路２の通常作動
中、ＴＡＰコントローラ４は、リセット状態にあり、そ
の入力と出力は全て非作動である。ＩＥＥＥ基準１１４
９．１−１９９０によるテストアクセスポートを使用し
たテストを実行する場合、ＴＡＰコントローラは前記基
準の定義に従って作動する。このようなテストモードで
は、ＴＡＰコントローラ４は少なくとも１つの作動のテ
ストモードを選択できる。１つの可能なテストモードは
スキャンテストモードであり、これはライン２４上の信
号ＳＣＡＮＭＯＤＥを設定することにより選択される。
スキャンテストモードでは、集積回路２上のスキャンチ
ェインがテストのために選択される。本実施形態におい
て、チップ境界スキャンチェイン１０が信号ＳＣＡＮＭ
ＯＤＥによって選択される。このようなスキャンテスト
は、単にスキャンチェインの一端にデータを入力し、同
一データがスキャンチェインの他端で出力されることを
確認するためにチェックをすることを含む。或いは、オ
ン−チップの機能ロジックに入力されるデータをスキャ
ンし、１以上のクロックサイクルでチップを機能的にク
ロックして、機能ロジックの出力をスキャンするよう
な、より複雑なスキャン操作を実行できる。オン−チッ
プの任意の接続点または回路をテスト用に接続してスキ
ャンチェインを形成できる。チップ境界スキャンチェイ
ン１０は、テストモードで制御されて集積回路２の全て
の入力／出力ポートを接続する一連のフリップフロップ
である。このようなスキャンテスティングの完全な理解
はＩＥＥＥ基準１１４９．１−１９９０を参照すること
から求められる。スキャンテスティングをどのように実
行するかの特定の例として、ヨーロッパ特許出願公開第
０６９８８９０号、第０７０２２３９号、第０７０２２
４０号、第０７０２２４１号、第０７０２２４２号、第
０７０２２４３号、第０７０９６８８号が挙げられる。
ＩＥＥＥ基準１１４９．１−１９９０のテストアクセス
ポートを使用する公知のテストモードの特徴は、スキャ
ンチェインが有限の長さか又は閉ループであること、ま
た、テストデータ出力信号ＴＤＯがテストデータ入力信
号ＴＤＩに依存するとともに、テストデータ入力信号と
の時間関係を持つことである。本実施形態では、作動の
診断モードは、ＩＥＥＥ基準１１４９．１−１９９０と
一致するオン−チップのソース／宛先ロジックの診断手
順を実行するために提供される。このような診断テスト
モードでは、テストデータ出力信号ＴＤＯはテストデー
タ入力信号ＴＤＩに依存しないので、このテストデータ
入力信号との時間関係を持たない。テストデータ入力信
号ＴＤＩとテストデータ出力信号ＴＤＯとの間のチェイ
ンは、無限の長さまたは開ループであると考えられる。
診断モードでは、ＴＡＰコントローラ４は、全ての正常
な機能を提供しながら、付加的に全二重の、フロー制御
された、束縛されない直列データを、これがデータの形
式であるとは気づかずに伝える転送エージェントとして
作動する。逆に、ＴＡＰコントローラ４は、通常はどん
なフロー制御もせずに選択されたテストチェインを通過
する単一のデータストリームを処理する。テストモード
におけるＴＡＰコントローラ４の作動の大要を、図１及
び図２を参照して説明する。図２においては、信号ＳＣ
ＡＮＩＮはテストデータ入力信号ＴＤＩに直接接続して
いるが、一定の状況では、信号ＳＣＡＮＩＮは信号ＴＤ
Ｉの修正バージョンであってもよい。同様に、テストク
ロック信号ＴＥＳＴＣＬＫはテストクロック信号ＴＣＫ
に直接接続しているが、一定の状況では、信号ＴＣＫの
修正バージョンであることが要求される。作動のテスト
モードでは、テストデータ入力信号ＴＤＩとテストモー
ド選択信号ＴＭＳは、テストクロック信号ＴＣＫの制御
下でＴＡＰコントローラ４に直列形式で供給される。ス
テートマシン５０は、テストクロック信号ＴＣＫの各動
作エッジでテストモード選択信号ＴＭＳの値に作用し
て、ＩＥＥＥ基準１１４９．１−１９９０によって定義
されるようにその状態を反復させる。テストリセット信
号ＴＲＳＴ＊は、ＩＥＥＥ基準１１４９．１−１９９０
に応じた低ロジック状態にある時、ＴＡＰコントローラ
４の非同期初期化を提供する。命令レジスタ４４は、テ
ストクロック信号ＴＣＫによってクロックされて、ステ
ートマシン５０からのライン８２上の命令制御入力信号
の制御下でテストデータ入力信号ＴＤＩから直列形式で
命令をロードする。命令が、命令レジスタ４４内に直列
にロードされると、この命令は、ステートマシン５０か
らのライン８４上のデコーダ制御入力信号の制御下で、
命令バス６２を経由して命令デコーダ４６に並列に転送
される。ここで記憶された命令に従って、命令デコーダ
４６は、実行されるのがスキャンテストか或いは診断テ
ストかに応じて信号ＳＣＡＮＭＯＤＥまたは信号ＤＩＡ
ＧＭＯＤＥのいずれか一方を設定する。命令レジスタ４
４及び命令デコーダ４６のローディングは、ＩＥＥＥ基
準１１４９．１−１９９０に従ってステートマシン５０
により制御される。命令デコーダ４６によってデコード
された命令に応じて、また、以下に更に説明するよう
に、命令デコーダ４６のライン７０上の並列出力は、デ
ータマルチプレクサ５２を制御して、その入力の１つを
出力ライン７４に接続する。同様に、ステートマシン５
０のライン７８上の出力は、命令／データマルチプレク
サ５２を制御して、その入力の１つをライン８０上の出
力に接続する。ＩＤレジスタ４２は、ライン１２上の並
列の信号ＤＥＶＩＣＥＩＤを受信する。ＩＤレジスタ４
２は、チップ識別子を記憶し、そのチップ識別子は、Ｉ
Ｄレジスタ４２からライン６８を介してテストデータ出
力信号ＴＤＯにスキャンされる。チップ識別子は集積回
路２を識別する。一つの作動モードにおいて、命令デコ
ーダ４６によってデコードされた命令は、マルチプレク
サ５２が制御されてライン６８上のその入力をライン７
４上のその出力に接続し、また、命令／データマルチプ
レクサ５４が制御されてライン７４上のその入力をライ
ン８０上のその出力に接続する場合に、装置の一致を単
に出力するものでよい。そして、装置の一致は信号ＴＤ
Ｏとして直列に出力される。作動の別のモードでは、ラ
イン７６上の直列出力が命令／データマルチプレクサ５
４によりライン８０に接続される場合に、テストデータ
出力信号ＴＤＯに現行命令を出力することが要求され
る。テスト作動の一つのモードでは、特定の集積回路２
のＴＡＰコントローラ４がテストデータ入力信号ＴＤＩ
をテストデータ出力信号ＴＤＯに接続することだけが要
求される。この作動モードでは、データマルチプレクサ
５２が制御されてライン７２上のバイパスラッチ４８の
出力をライン７４上の出力に接続し、命令／データマル
チプレクサ５４が制御されてライン７４をライン８０上
の出力に接続する。このように、テストデータ入力信号
ＴＤＩは、ラッチ５６を介してテストデータ出力信号Ｔ
ＤＯに接続される。ラッチ５６は単に、テストデータ出
力信号ＴＤＯの時間制御をして、この信号がテストクロ
ック信号ＴＣＫの立ち下がりエッジに同期できるように
するためにだけ設けられたフリップフロップである。実
行されるテストモードがスキャンテストモードの場合、
命令デコーダ４６が信号ＳＣＡＮＭＯＤＥを設定する。
データマルチプレクサ５２が命令デコーダ４６により制
御されて、信号ＳＣＡＮＯＵＴを出力ライン７４に接続
する。命令／データマルチプレクサ５４もまた制御され
てライン７４をライン８０に接続して、信号ＳＣＡＮＯ
ＵＴをテストデータ出力信号ＴＤＯとして出力する。こ
のようなスキャンテストモード中では、テストデータ
は、テストデータ入力信号ＴＤＩと直接接続する信号Ｓ
ＣＡＮＩＮ上の選択されたスキャンチェイン内にスキャ
ンされる。スキャンテスティング、特に境界スキャンテ
スティングは、ＩＥＥＥ基準１１４９．１−１９９０に
十分に説明されている。実行されるテストに応じた付加
制御信号が選択スキャンチェインに供給されて必要なテ
スト作動を実行する必要がある。本実施形態では、命令
デコーダ４６がライン２６上の信号ＤＩＡＧＭＯＤＥを
設定する場合に診断モードに入る。更に、データマルチ
プレクサ５２が制御されてライン３６上の信号ＤＩＡＧ
ＳＣＡＮＯＵＴをライン７４上の出力に接続する。これ
は、命令／データマルチプレクサ５４を介してライン８
０に、またラッチ５６を介してテストデータ出力信号Ｔ
ＤＯに順次接続される。診断モードにおいて、テストデ
ータ入力信号ＴＤＩとテストデータ出力信号ＴＤＯとの
間の直列データフローは、スキャンテストモードに対抗
するものとしての無限の長さのシフトレジスタを通ると
考えられる。このモードにおいて直列データフローは有
限の長さのシフトレジスタ（シフトレジスタチェイン）
を通る。診断モードでは、テストデータ入力信号ＴＤＩ
としてテストアクセスポート内にシフトされた一連のビ
ットパターンは、テストデータ出力信号としてテストア
クセスポートの外にシフトされた一連のビットパターン
に反映されない。診断データの通信は、ホストからター
ゲットへ及びターゲットからホストへ（読み出し及び書
き込み）のメモリアクセス要求、ＣＰＵレジスタの状態
情報、メモリアクセス要求に応答してホストメモリまた
はターゲットメモリから読み出されたデータ、ＣＰＵレ
ジスタ内にロードするための状態データ、及びターゲッ
トＣＰＵによってアクセスされるメモリアドレスに関す
る情報を含む。このように、診断モードは、データの非
割り込みモニタリングまたはデータの割り込みローディ
ングを含む。診断モードにおいて、テストアクセスポー
ト内にシフトされた直列データは、任意の所望の手段、
例えば、データチャンクを表す開始ビット及び停止ビッ
トでエンコードできる単一方向直列データストリームで
ある。同様に、テストアクセスポートを介してシフトア
ウトされたデータは、任意の所望の手段、例えば、デー
タチャンクを表す開始ビット及び停止ビットでエンコー
ドできる１方向直列データストリームである。通常、シ
フトインされたデータ及びシフトアウトされたデータ
は、同様の方法でエンコードされる。１方向入力及び出
力データストリームは、全二重の２方向直列通信を可能
にするために同時に使用される。一連の直列データビッ
トは情報バイトを構成できる。本実施形態において、通
常テストモードに加えて作動の診断モードが提供される
と、集積回路２には、図３に示すように、ＴＡＰコント
ローラ４とオン−チップソース／宛先ロジックとの間を
インタフェースするデータアダプタ９０が備えられる。
データアダプタ９０は、ＴＡＰコントローラ４からの入
力として、ライン２８上のスキャンデータ入力信号ＳＣ
ＡＮＩＮと、ライン３８上のテストクロック信号ＴＥＳ
ＴＣＬＫと、ライン２６上の診断モードＤＩＡＧＭＯＤ
Ｅの選択を示す信号と、を受信する。データアダプタ９
０は、ＴＡＰコントローラ４にライン３６上の信号ＤＩ
ＡＧＳＣＡＮＯＵＴを出力する。データアダプタ９０
は、ライン９２上の送信データバスＴＸＤＡＴＡのオン
−チップソース／宛先ロジックからデータを受信し、ラ
イン９４上の受信データバスＲＸＤＡＴＡのオン−チッ
プソース／宛先ロジックにデータを出力する。データア
ダプタ９０は、ライン９６上の送信有効信号ＴＸＶＡＬ
ＩＤを入力し、ライン９８上の送信肯定応答信号ＴＸＡ
ＣＫを出力する。両信号は、送信データバスＴＸＤＡＴ
Ａに関連する制御信号である。データアダプタ９０は、
ライン１００上の受信有効信号ＲＸＶＡＬＩＤを出力
し、ライン１０２上の受信肯定応答信号ＲＸＡＣＫを入
力する。両信号は、受信データバスＲＸＤＡＴＡに関連
する制御信号である。データアダプタ９０は、受信シフ
トレジスタ１１４と、受信バッファ１１６と、受信制御
ロジック１１０と、受信フロー制御状態フリップフロッ
プ１２０と、送信フロー制御状態フリップフロップ１２
４と、送信シフトレジスタ１１８と、送信制御ロジック
１１２と、を含んで構成される。受信シフトレジスタ１
１４は、ライン２８上の信号ＳＣＡＮＩＮと受信制御ロ
ジック１１０からのライン１２６上の制御信号とを受信
し、バス１３０上に並列データを出力して受信バッファ
１１６への入力を形成する。受信バッファ１１６は、更
に受信制御ロジック１１０からのライン１２８上の制御
信号を受信し、ライン９４上に受信データバス信号ＲＸ
ＤＡＴＡを発生する。受信制御ロジック１１０は、更に
ライン１００上に信号ＲＸＶＡＬＩＤを発生し、ライン
１０２上の信号ＲＸＡＣＫを受信し、ライン２６上の信
号ＤＩＡＧＭＯＤＥを受信し、ライン１３４及び１３２
上に信号ＳＴＡＲＴＤＡＴＡ及びＡＣＫＲＸをそれぞれ
発生する。受信フロー制御状態フリップフロップ１２０
は、信号ＳＴＡＲＴＤＡＴＡとライン１３６上の信号Ｔ
ＸＳＥＮＤＡＣＫとを受信し、送信制御ロジック１１２
への信号ＲＸＳＥＮＤＡＣＫをライン１４２上に出力す
る。送信フロー制御状態フリップフロップ１２４は、信
号ＡＣＫＲＸとライン１３８上の信号ＴＸＳＥＮＤＢＹ
ＴＥとを受信し、送信制御ロジック１１２への信号ＴＸ
ＷＡＩＴＡＣＫをライン１４０上に出力する。送信制御
ロジック１１２は、更にライン２６上の信号ＤＩＡＧＭ
ＯＤＥとライン９６上の信号ＴＸＶＡＬＩＤとを受信
し、信号ＴＸＡＣＫをライン９８上に、送信シフトレジ
スタ１１８への制御信号をライン１４４上に、並列信号
ＳＥＲＣＯＮＴを送信シフトレジスタ１１８に出力す
る。送信シフトレジスタ１１８は、更にライン９２上の
並列データバスＴＸＤＡＴＡを受信し、ライン３６上に
信号ＤＩＡＧＳＣＡＮＯＵＴを出力する。図にはその接
続は示されてはいないが、データアダプタ９０には任意
にオン−チップシステムクロックからの入力が供給され
る。データアダプタとオン−チップソース／宛先ロジッ
クとの間のデータ及び制御信号が、オン−チップソース
／宛先ロジックのクロックと同期する必要がある場合に
は、システムクロックは同期実行のために使用できる。
データアダプタ９０は、信号ＴＥＳＴＣＬＫ（信号ＴＣ
Ｋから引き出された）によってクロックされたＴＡＰコ
ントローラからソース／宛先ロジックの内部機能のクロ
ック環境まで、また、ソース／宛先ロジックのクロック
環境から信号ＴＥＳＴＣＬＫによってクロックされたＴ
ＡＰコントローラまでの直列データの同期を実行する。
図には示されていないが、ＴＡＰコントローラ４は任意
にスキャンイネーブル信号をデータアダプタ９０に供給
してもよい。このようなスキャンイネーブル信号は、Ｔ
ＡＰコントローラがテストデータ出力信号ＴＤＯへのデ
ータ出力用スキャンパスを選択したことを示す。データ
アダプタ９０は、ＴＡＰコントローラ４を介したオフ−
チップからの１方向直列データをオン−チップソース／
宛先ロジックで使用するのにより適したフォーマットに
変換する。逆に、データアダプタ９０は、オン−チップ
ソース／宛先ロジックにより供給されるデータフォーマ
ットを１方向直列データに変換する。好ましい実施形態
においては、並列８ビット又はバイトの形式でデータを
オン−チップソース／宛先ロジックに供給するのが望ま
しい。しかしながら、特に受信データバスＲＸＤＡＴＡ
及び送信データバスＴＸＢＵＳは、１バイト幅よりも１
ビット幅のみでもよい。また、受信及び送信データバス
ＲＸＢＵＳとＴＸＢＵＳは、複数バイト幅のバスであっ
てもよい。データアダプタ９０は、受信及び送信の両デ
ータの「フロー制御」の機能を実行する。直列データ
は、受信端部がこのデータを受信できる容量を有してデ
ータ損失または低下を防止する時は、ＴＡＰコントロー
ラ４を（どちらの方向でも）単に通過するだけである。
受信端部がより多くのデータを受信する用意があること
の通信は、そのような情報を反対方向に送信することに
より実行される。これはフロー制御プロトコルを構成す
る。本実施形態におけるデータアダプタ９０は、オン−
チップソース／宛先ロジックとの通信のために１方向直
列データの並列フォーマットへの変換を提供する。この
ように、フロー制御プロトコルはまた、データアダプタ
９０とオン−チップソース／宛先ロジックとの間で必要
である。このように、このフロー制御は２つの境界、Ｔ
ＡＰコントローラ４とデータアダプタ９０との間の境
界、及びデータアダプタ９０とこのデータアダプタ９０
がインタフェースするオン−チップソース／宛先ロジッ
クとの間の境界、を越えて実行される。ＴＡＰコントロ
ーラ４とデータアダプタ９０との間のフロー制御を提供
するには、テストデータ入力信号ＴＤＩライン及びテス
トデータ出力信号ライン上の１方向データが、図４(a)
に示されるような開始及び停止ビットでエンコードされ
る。ビットフロー制御プロトコルは、２つの開始ビット
Ｓ１及びＳ２、１つの停止ビットＥ１で信号を送るゼロ
復帰方式（ＲＴＺ）である。開始ビットと停止ビットと
の間にはデータのバイトが含まれる。このフォーマット
の直列データは、ＴＡＰコントローラ４のテストデータ
入力信号ＴＤＩからライン２８上の信号ＳＣＡＮＩＮま
で通過してデータアダプタ９０に入力される。データア
ダプタ９０の受信制御ロジック１１０は、直列データ信
号ＳＣＡＮＩＮを受信する。受信制御信号が２つの連続
した直列ビットを開始ビットＳ１及びＳ２として認識す
ると、受信シフトレジスタ１１４がライン１２６上で制
御されて、データバイトを内部で形成する次の連続した
８ビットを直列にロードする。２つの連続した開始ビッ
トＳ１及びＳ２に応答して、受信制御ロジック１１０は
また、受信フロー制御状態フリップフロップ１２０を設
定するライン１３４上の信号ＳＴＡＲＴＤＡＴＡを設定
する。設定されると、受信フロー制御状態フリップフロ
ップ１２０は、順次、ライン１４２上の信号ＲＸＳＥＮ
ＤＡＣＫを設定し、この信号により、送信制御ロジック
１１２は、図４(b) に示される形式でテストデータ出力
信号ＴＤＯに肯定応答信号を送る。この肯定応答信号
は、開始肯定応答ビットＡＣＫと停止ビットＥ１のみを
含んで構成される。これらのビットは、ライン１４４上
の信号の制御下でライン１５０上の信号ＳＥＲＣＯＮＴ
として送信シフトレジスタ１１８に並列に直接ロードさ
れ、信号ＤＩＡＧＳＣＡＮＯＵＴとして、図４(b) の直
列形式で送信シフトレジスタ１１８から出力される。肯
定応答信号が送られると、送信制御ロジック１１２は、
ライン１３６上に信号ＴＸＳＥＮＤＡＣＫを設定して、
受信フロー制御状態フリップフロップをリセットし、信
号ＲＸＳＥＮＤＡＣＫをリセットする。本実施形態で使
用されるフロー制御プロトコルによれば、信号ＳＥＲＣ
ＯＮＴは、開始ビットＳ１とＳ２及び停止ビットＥ１と
を送信シフトレジスタ１１８内に直接ロードするのを許
可する３ビット信号である。ＴＡＰコントローラ４を介
して出力され、オン−チップソース／宛先ロジックによ
って示されるデータバイトが送信データバスＴＸＤＡＴ
Ａ上に現れると、このデータバイトは送信制御ロジック
１１２の制御下で送信シフトレジスタ１１８内に並列に
ロードされ、送信制御ロジック１１２は、図４(a) に示
されるフォーマットの信号を直列にシフトする前に、信
号ＳＥＲＣＯＮＴを形成する開始ビットＳ１、Ｓ２及び
停止ビットＥ１を送信シフトレジスタ内の適宜なビット
位置に直接ロードする。肯定応答信号を送ると、送信制
御ロジック１１２は単一の開始ビットと停止ビットを送
信シフトレジスタ１１８内に直接ロードしてから、それ
らを全て直列にシフトする。受信制御ロジック１１０が
信号ＳＣＡＮＩＮの停止ビットＥ１を受信すると、デー
タバイトは受信シフトレジスタ１１４内にロードされ、
受信制御ロジック１１０の制御下でデータバイトはバス
１３０上を受信シフトレジスタ１１４から受信バッファ
１１６まで転送される。データバイトが受信バッファ１
１６内にロードされると、このデータバイトは、ライン
１００上の信号ＲＸＶＡＬＩＤも設定する受信制御ロジ
ック１１０の制御下でバスＲＸＤＡＴＡ上に出力され
る。信号ＲＸＶＡＬＩＤに応答して、オン−チップソー
ス／宛先ロジックはＲＸＢＵＳ上のデータバイトを受け
入れ、この受信をライン１０２上の信号ＲＸＡＣＫを設
定することによって示す。信号ＲＸＡＣＫに応答して、
受信制御ロジック１１０は、信号ＲＸＶＡＬＩＤをリセ
ットし、受信シフトレジスタ１１４内に別のデータバイ
トがある場合は、信号ＲＡＶＡＬＩＤを再度設定する前
にこれを受信バッファ１１６に転送する。受信バッファ
１１６が好ましい実施形態において提供される。これ
は、データの受信をオーバーラップする公知のトークン
を２つの開始ビットが受信されるとすぐに送信させ、ま
た、連続したバイトを、各バイトの間にどんな隙間もな
しに転送させることによって、効果的なデータ転送速度
を維持する。データバッファリングもまた送信側に設け
ることができる。オン−チップソース／宛先ロジック
は、データバイトをＴＸＤＡＴＡバス９２上のデータア
ダプタ９０に並列に転送する。オン−チップソース／宛
先ロジックが、転送されるデータバイトを有している時
は、ライン９６上の信号ＴＸＶＡＬＩＤが設定される。
信号ＴＸＶＡＬＩＤが設定されるのに応答して、送信制
御ロジック１１２が、ライン１４４を介して送信シフト
レジスタ１１８を制御してＴＸＤＡＴＡバス上のデータ
バイトを並列にロードする。更に、ライン１５０を使用
して、送信制御ロジック１１２は、適宜な開始ビットＳ
１とＳ２及び停止ビットＥ１を送信シフトレジスタ１１
８内にロードする。そして、再びライン１４４を介した
送信制御ロジック１１２の制御下で、２つの開始ビット
と１つの停止ビットを含むデータバイトが信号ＤＩＡＧ
ＳＣＡＮＯＵＴとして送信シフトレジスタ１１８から外
に直列にシフトされ、これはＴＡＰコントローラ４を介
して信号ＴＤＯに接続される。バスＴＸＤＡＴＡ上のデ
ータバイトがシフトレジスタ内にロードされると、送信
制御ロジック１１２は、ライン９８上に信号ＴＸＡＣＫ
を設定してオン−チップソース／宛先ロジックへのデー
タバイトの受信の肯定応答をする。そして、オン−チッ
プソース／宛先ロジックは別のデータバイトを送信でき
る。データバッファリングが、必要に応じて送信シフト
レジスタ１１８と関連して提供される。送信シフトレジ
スタ１１８が送信制御ロジック１１２に制御されて、図
４(a)に示される形式の直列データを出力すると、送信
制御ロジック１１２はまた、ライン１３８上に信号ＴＸ
ＳＥＮＤＢＹＴＥを設定し、この信号は送信フロー制御
状態フリップフロップ１２４を設定する。この信号に応
答して、送信フロー制御状態フリップフロップ１２４は
ライン１４０上に信号ＴＸＷＡＩＴＡＣＫを設定する。
信号ＴＸＷＡＩＴＡＣＫが設定されると、データバイト
が受信されたことをオン−チップソース／宛先ロジック
が肯定応答するのを送信制御ロジック１１２は待つ。オ
ン−チップソース／宛先ロジックは送信データバイトを
うまく受信すると、図４(b) に示されるタイプの肯定応
答信号をテストデータ入力信号ＴＤＩに送る。ライン２
８上の信号ＳＣＡＮＩＮのような肯定応答信号を受信す
ると、受信制御ロジック１１０は、ライン１３２上に信
号ＡＣＫＲＸを設定して、送信フロー制御状態フリップ
フロップ１２４をリセットさせ、結果として信号ＴＸＷ
ＡＩＴＡＣＫをリセットさせる。そして、送信制御ロジ
ック１１２は、オン−チップソース／宛先ロジックから
の次の並列データバイトの受信及び送信のための準備を
する。図５は、ホストメモリとターゲットメモリとの間
の接続を確立するのにどのようにデータアダプタ９０を
使用するかを系統図形式で示す。集積回路２は、相互の
間をオフ−チップで通信し、また、上記信号を使用して
オン−チップで回路と通信する、ＴＡＰコントローラ４
とデータアダプタ９０とを含んで構成される。図５にお
いて、上述の信号に相当する信号には同様の参照符号を
使用する。図５から明らかなように、集積回路２はま
た、メモリバスアダプタ１６０と、ターゲットＣＰＵ１
６２と、オン−チップメモリ１６４と、を含んで構成さ
れる。集積回路２には、ターゲットＣＰＵ１６２及びオ
ン−チップメモリ１６４とインタフェースするメモリバ
ス１６６が備えられる。メモリバス１６６はまた、オフ
−チップメモリ１７４に接続する。オフ−チップのテス
トアクセスポート信号ＴＣＫ、ＴＭＳ、ＴＤＩ、ＴＤＯ
及びＴＲＳＴ＊が、ＴＡＰコントローライニシャライザ
１７６に接続しており、このＴＡＰコントローライニシ
ャライザ１７６は、それ自体別のデータアダプタ１８０
からライン１７８上の直列データ入力信号ＳＥＲＩＮを
受信し、データアダプタ１８０へライン１７９上の直列
データ出力信号ＳＥＲＯＵＴを出力する。この別のデー
タアダプタ１８０は、ライン１９０、１８８及び１８６
上の信号ＥＸＴＲＸＤＡＴＡ、ＥＸＴＲＸＶＡＬＩＤ及
びＥＸＴＴＸＡＣＫを、別のメモリバスアダプタ１９４
に出力し、ライン１８４、１８２及び１９２上の信号Ｅ
ＸＴＴＸＤＡＴＡ、ＥＸＴＴＸＶＡＬＩＤ及びＥＸＴＲ
ＸＡＣＫをメモリバスアダプタ１９４から受信する。メ
モリバスアダプタ１９４は外部メモリバス１９８に接続
される。ホストＣＰＵ２００は、外部メモリバス１９８
に接続され、別のオフ−チップメモリ２０２も外部メモ
リバス１９８に接続される。ＴＡＰコントローライニシ
ャライザ１７６は、テストモードか診断モードのいずれ
かの作動用のＴＡＰコントローラ４を構成する。メモリ
バスアダプタ１６０，１９４は、バスＲＸＤＡＴＡ上の
並列データをオン−チップソース／宛先ロジックと通信
するのにより適宜なメッセージフォーマットに調整す
る。このため、メモリバスアダプタはメッセージコンバ
ータであって、英国特許出願第９６２２６８５．７号に
開示されるタイプのメッセージコンバータである。メモ
リバスアダプタはまた、オン−チップソース／宛先ソー
スのメッセージフォーマットをバスＴＸＤＡＴＡの送信
用の並列データバイトに変換する。図５の構成は種々の
診断手順に使用できる。オン−チップ及びオフ−チップ
直列リンクが集積回路２とホストＣＰＵ２００との間の
種々の異なるタイプの診断データの通信を可能にする。
ホストＣＰＵ２００は、オン−チップバスシステム１６
６を使用してオン−チップメモリ１６４またはオフ−チ
ップメモリ１７４にアクセスできるが、これにはターゲ
ットＣＰＵ１６２を必要としない。このためには、ホス
トＣＰＵによりなされたメモリアクセス要求が、オフ−
チップメモリバスアダプタ１９４と、データアダプタ１
８０と、ＴＡＰコントローライニシャライザ１７６と、
オン−チップＴＡＰコントローラ４と、データアダプタ
９０と、メモリバスアダプタ１６０と、を含んで構成さ
れるインタフェース回路を介して、ここに述べられる種
々の変換を行って送信できる。同様に、オン−チップメ
モリ１６４またはオフ−チップメモリ１７４から読み出
されたデータは、オン−チップバスシステム１６６とイ
ンタフェース回路とを介してホストＣＰＵに戻ることが
できる。逆に、ターゲットＣＰＵが、ホストＣＰＵに関
連したオフ−チップメモリ２０２とアクセスできる。ホ
ストＣＰＵ２００に関連したオフ−チップメモリ２０２
から読み出されたデータも、同様にインタフェース回路
を介して戻ることができる。また、ターゲットＣＰＵが
診断目的のために監視される。例えば、それ自体のメモ
リへのそのアクセスがオン−チップ回路によって監視さ
れ、アクセスされたメモリアドレスに関する情報がイン
タフェース回路を使用してホストＣＰＵに送信される。
更に、ターゲットＣＰＵは、その状態を示す構成レジス
タを含むか又はアクセスできる。これらのレジスタの内
容に関する情報はオフ−チップでインタフェース回路を
使用してホストＣＰＵに送信される。逆に、特定状態情
報がこれらのレジスタ内にロードされてホストＣＰＵの
命令下でターゲットＣＰＵの状況に影響を与える。この
ように、ここで述べられるインタフェース回路は、ホス
トからターゲットへのまたターゲットからホストへの
（読み出し及び書き込み）メモリアクセス要求、ＣＰＵ
レジスタの状態情報、メモリアクセス要求に応答したホ
ストメモリまたはターゲットメモリからの読み出しデー
タ、ＣＰＵレジスタ内へロードするための状況データ及
びターゲットＣＰＵによりアクセスされるメモリアドレ
スに関する情報を含む診断データの通信を可能にする。
このように、インタフェース回路は、以下の診断上の機
能を回路内に提供できる。リアルタイムの診断手順の実
行機能、即ち、ターゲットＣＰＵがリアルタイムで作動
すると同時に、その作動に割り込まずに診断手順を行
う。特に、メモリバスの監視とターゲットメモリへのア
クセスが、ターゲットＣＰＵを必要とせずにホストＣＰ
Ｕにより行える。ホストＣＰＵからターゲットメモリ及
び構成レジスタへのアクセス。ターゲットＣＰＵからホ
ストメモリへのアクセス。ホストプロセッサからＣＰＵ
のブーティング操作を実行する機能を含む、ターゲット
ＣＰＵ及びサブシステムの制御。本実施形態では、テス
トデータ入力信号ＴＤＩとテストデータ出力信号ＴＤＯ
上の作動の診断モードにおけるテストアクセスポート内
及び外へシフトされる１方向直列データストリームは、
メッセージ形式の情報である。このようなメッセージ
は、ホストＣＰＵまたはターゲットＣＰＵによって開始
される。デバッギング環境において、ホストＣＰＵは、
オン−チップソース／宛先ロジックの割り込み又は非割
り込み診断を実行できる。或いは、診断モードにおい
て、このようなメッセージは、ターゲットＣＰＵによっ
て開始できる。図５のメモリバスアダプタ１６０は、チ
ップに入力されるメッセージを、オン−チップソース／
宛先ロジックによって使用するための制御情報、アドレ
ス及びデータに変換する。本実施形態では、各メッセー
ジは複数のバイトで構成されるパケットである。前述の
ように、データアダプタ９０は入力する直列データを並
列バイトに変換し、出力するバイトを直列データに変換
する。メモリバスアダプタ１６０は、入力するメッセー
ジをデコードして、オン−チップソース／宛先ロジック
に制御情報、アドレス情報及びデータ情報を供給する。
同様に、メモリバスアダプタ１６０は、オン−チップソ
ース／宛先ロジックからの制御情報、アドレス情報及び
データ情報を、データアダプタに並列で送信されたメッ
セージにエンコードする。本実施形態において、開始さ
れる２つのタイプのメッセージと、応答として発生する
２つのタイプのメッセージがある。開始される２つのタ
イプのメッセージは、特定メモリ位置に特定データを書
き込むためのメモリ書き込み要求「ｐｏｋｅ」と、特定
メモリ位置からデータを読み出すためのメモリ読み出し
要求「ｐｅｅｋ」とである。レスポンスとして発生する
２つのタイプのメッセージは、メモリ読み出し要求に応
答して読み出しデータを戻す「ｐｅｅｋｅｄ」メッセー
ジと、後述の「ｔｒｉｇｇｅｒｅｄ」メッセージとであ
る。各メッセージの第１のバイトは、ヘッダバイトであ
り、４つのメッセージの各々の構成は図６に示される。
ヘッダバイトは、パケットの性質を識別するパケット識
別子を構成する。第１の２ビットのヘッダバイトは、メ
ッセージのタイプ、即ち、メッセージが「ｐｏｋｅ」、
「ｐｅｅｋ」、「ｐｅｅｋｅｄ」又は「ｔｒｉｇｇｅｒ
ｅｄ」メッセージかどうか、を識別するタイプ識別子で
ある。以下の６ビットのヘッダバイトは、ヘッダバイト
に続き前記メッセージに関連するワード数を識別して、
パケットの長さを識別する長さ識別子として機能する。
或いは、以下に詳細に説明するように、これらの６ビッ
トは理由識別子として機能できる。図７は本実施形態に
よる４つのタイプのメッセージの各々の構成を示す。図
７(a) は「ｐｏｋｅ」ヘッダバイト００＋ＷＯＲＤＣＯ
ＵＮＴを含んで構成される「ｐｏｋｅ」メッセージを示
し、アドレスワードが続き、更に少なくとも１つのデー
タワードが続く。図７(b) は「ｐｅｅｋ」ヘッダバイト
０１＋ＷＯＲＤＣＯＵＮＴを含んで構成される「ｐｅｅ
ｋ」メッセージであり、アドレスワードが続く。図７
(C) は「ｐｅｅｋｅｄ」ヘッダバイト１０＋ＷＯＲＤＣ
ＯＵＮＴを含んで構成される「ｐｅｅｋｅｄ」メッセー
ジであり、少なくとも１つのデータワードが続く。図７
(d) は「ｔｒｉｇｇｅｒｅｄ」ヘッダバイト１１＋ＲＥ
ＡＳＯＮのみを含む「ｔｒｉｇｇｅｒｅｄ」メッセージ
である。４つのタイプのメッセージの各々の操作は以下
に詳細に説明する。上記のように、メモリバスアダプタ
１６０は、メッセージコンバータとして機能し、以下に
説明される。図８は、本実施形態によるメッセージコン
バータ１６０のブロック図である。既に詳細に説明した
ように、メッセージコンバータ１６０は、データアダプ
タ９０からライン９４上の受信データバスＲＸＤＡＴＡ
の情報バイトを受信し、ライン９２上の送信データバス
ＴＸＤＡＴＡの情報バイトをデータアダプタ９０に送信
する。更に、上述のように、メッセージコンバータ１６
０は、データアダプタからのライン１００及び９８上の
信号ＲＸＶＡＬＩＤ及びＴＸＡＣＫのそれぞれを受信
し、ライン１０２及び９６上に信号ＲＸＡＣＫ及びＴＸ
ＶＡＬＩＤのそれぞれをデータアダプタに発生する。ま
た、メッセージコンバータ１６０は、３つのメモリバス
ポート、即ち、メモリスレーブバス２２０、メモリマス
タバス２２２及びメモリモニタバス２２６を介してオン
−チップソース／宛先ロジックとインタフェースする。
メッセージコンバータ１６０はさらに、診断バス２３４
を介してオン−チップソース／宛先ロジックとインタフ
ェースする。更に、メッセージコンバータ１６０は、ラ
イン２３６上のシステム信号ＳＹＳＴＥＭを受信する。
メモリスレーブバス２２０、メモリマスタバス２２２、
メモリモニタバス２２６及び診断バス２３４は、それぞ
れ１方向バスとして図８に示される。しかしながら、各
バスは、図８の矢印で示されるのとは反対の方向の信号
を含む。図８において使用される規則は、バスの矢印方
向が要求がなされる方向を反映することである。図９
は、特に各バスに含まれる信号を示す。図９を参照する
と、各バスは、複数のＡＤＤＲＥＳＳ信号３５０と、複
数のＷＲＩＴＥ＿ＤＡＴＡ信号３５２と、複数のＲＥＡ
Ｄ＿ＤＡＴＡ信号３５４と、１つのＲＥＱＵＥＳＴ信号
３５６と、１つのＧＲＡＮＴ信号３５８と、１つのＶＡ
ＬＩＤ信号３６０と、を含む。各バスは、図示されない
関連する他の制御信号、即ち、読み出し書き込み制御信
号を有する。図９から明らかなように、ＡＤＤＲＥＳＳ
信号３５０とＷＲＩＴＥ＿ＤＡＴＡ信号３５２とＲＥＱ
ＵＥＳＴ信号３５６とは、全て１方向に伝達され、ＲＥ
ＡＤ＿ＤＡＴＡ信号３５４とＧＲＡＮＴ信号３５８とＶ
ＡＬＩＤ信号３６０とは、反対方向に伝達される。しか
しながら、メモリモニタバス２２６において、ＲＥＡＤ
＿ＤＡＴＡ信号３５４とＧＲＡＮＴ信号３５８もまた、
ＡＤＤＲＥＳＳ信号３５０、ＷＲＩＴＥ＿ＤＡＴＡ信号
３５２、ＲＥＱＵＥＳＴ信号３５６と同じ方向に伝達で
きることは言うまでもない。ＶＡＬＩＤ信号３６０は、
メモリモニタバス２２６には接続されない。メモリマス
タバス２２２は、オフ−チップホストＣＰＵによって駆
動されてメモリアクセス要求をターゲットＣＰＵメモリ
領域につくり、また、診断機能によっても駆動できる。
メモリスレーブバス２２０は、ターゲットＣＰＵによっ
て駆動されてオフ−チップメモリまたは診断機能にメモ
リアクセス要求をつくる。メモリモニタバス２２６は、
メモリスレーブバス２２０と同じオン−チップ信号に接
続され、診断機能により使用されてどのターゲットＣＰ
Ｕがスレーブバスを使用するかを確認（非割り込み）す
る固定通路バスである。診断バス２３４は、メモリバス
というよりはレジスタアドレスバスであり、診断機能に
より発生する「ｔｒｉｇｇｅｒｅｄ」事象を伝達すると
同時に、オン−チップ診断機能からの読み出し及びオン
−チップ診断機能への書き込みを実行できる。診断バス
はまた、診断機能からのメモリアクセス（メモリマスタ
バスを介したローカルオン−チップ／オフ−チップメモ
リへのまたはデータアダプタを介したリモートホストメ
モリへの）を開始するのに使用される。状態信号が、タ
ーゲットＣＰＵから診断機能を介してメッセージコンバ
ータに供給される。これらの信号は、命令ポインタが有
効である時を示す制御信号を備えた命令ポインタ等のタ
ーゲットＣＰＵ進行情報を含む。ホストＣＰＵは、命令
ポインタを監視してターゲットＣＰＵが何をしているか
を判定する。状態信号はまた、ＣＰＵの作動状態に関す
る付加的な情報を提供する多面的な個別の制御信号を含
む他のターゲットＣＰＵ状態信号を含む。状態は、診断
バスの「ｒｅｇｉｓｔｅｒ」読み出しによりアクセスさ
れる。命令ポインタもまた異なるレジスタアドレスから
ではあるが、「ｒｅｇｉｓｔｅｒ」読み出しによりアク
セスできる。オン−チップソース／宛先ロジックのステ
ータスに関連する他の情報は、オン−チップレジスタに
関連する情報等のステータス信号として含まれるが、こ
のような情報は、一般的には診断目的のためのオン−チ
ップ機能のいくつかの抽出を含むレジスタから引き出さ
れるだけである。機能信号は任意の非割り込みオン−チ
ップ診断機能、例えば、診断情報及び制御の抽出を容易
にする任意のレジスタ、に接続できる。メモリマスタバ
スは、オン−チップのアドレスバスと、書き込みバス
と、読み出しバスと、関連する制御信号とに接続され
る。メモリマスタバスは、オン−チップメモリ１６４、
オフ−チップメモリ１７４及び構成レジスタ等のメモリ
バスを介してアクセス可能な任意の他のリソースを含む
ターゲットメモリスペース内の範囲に、ホストＣＰＵ及
び診断機能がアクセスできるように使用される。個別の
バスポートにオン−チップソース／宛先ロジックとの種
々の接続点を設けるよりも、それらの間を識別する適宜
な制御信号を使用して、いくつかのバスを組合せること
ができる。例えば、メモリバス書き込みデータと読み出
しデータとは、共通のメモリデータバスに組合される。
メモリアドレスはメモリデータに組合される。メモリス
レーブバスはメモリマスタバスに組合される。このよう
な選択肢は、実行、領域及び他の要素間の実行トレード
オフを表す。ライン２３６上のシステム信号は、システ
ムサービスに接続点を提供する。このようなシステムサ
ービスは、例えば、クロッキング、電源、リセット、テ
ストである。メッセージコンバータ１６０は、データア
ダプタによって直列ビットフォーマットから直列バイト
フォーマットに変換された連続した情報バイトを受信
し、ヘッダバイトを読み出してその内部に伝えられるメ
ッセージを決定する。このようにメッセージコンバータ
１６０は、入力するメッセージを解釈して必要な作動を
実行する。この必要な動作には、ホストに戻される情報
を選択すること、又は、メッセージコンバータに接続さ
れるバスのうちの適宜な１つを介してメモリアクセスを
開始してデータを読み出すか書き込むことが含まれる。
メッセージコンバータ１６０はまた、メッセージプロト
コルに従ってオン−チップバスから受信した並列データ
をオフ−チップ送信用のメッセージに編集する。これに
は、ヘッダバイトを並列データとアドレスバイトとに配
分して、入力するデータ、アドレス及び制御信号に応じ
てメッセージの性質を定義することが含まれる。図８の
メッセージコンバータ１６０の作動と図６及び７のメッ
セージプロトコルとを図１０を参照して詳細に説明す
る。図１０は、本実施形態によるメッセージコンバータ
１６０を示す。メッセージコンバータ１６０は、ヘッダ
レジスタ２４０と、アドレスレジスタ２４２と、データ
レジスタ２４４と、減分制御２４６と、増分制御２４８
と、シフト制御２５０と、ステートマシン２５２と、バ
ス選択及び指定ロジック２５４と、を含んで構成され
る。メッセージコンバータ１６０には、全ての制御信号
を伝達するための内部制御バス２５８と、内部情報バス
２５６と、が備えられる。内部制御バス２５８は、ステ
ートマシン２５２に接続し、ステートマシン２５２への
及びステートマシン２５２からのフロー制御信号ＲＸＶ
ＡＬＩＤ、ＲＸＡＣＫ、ＴＸＶＡＬＩＤ及びＴＸＡＣＫ
を伝達する。内部制御バス２５８は更に、ライン２６０
上の減分制御信号を減分制御２４６に、ライン２６２上
の増分制御信号を増分制御２４８に、ライン２６４上の
シフト制御信号をシフト制御２５０に、ライン２６６上
のヘッダ制御信号をヘッダレジスタ２４０に、ライン２
６８上のアドレス制御信号をアドレスレジスタ２４２
に、ライン２７０上のデータ制御信号をデータレジスタ
２４４に、また、ライン２７２上の選択及び指定制御信
号をバス選択及び指定ロジック２５４に伝達する。ヘッ
ダレジスタ２４０は、減分制御２４６からライン２４１
上の制御信号を受信し、アドレスレジスタ２４２は、増
分制御２４８からライン２４３上の制御信号を受信し、
また、データレジスタ２４４は、シフト制御２５０から
ライン２４５上の制御信号を受信する。情報バス２５６
は、受信データバイトＲＸＤＡＴＡをヘッダレジスタ２
４０、アドレスレジスタ２４２、データレジスタ２４４
及びバス選択及び指定ロジック２５４に伝達する。ま
た、情報バス２５６は、バス選択及び指定ロジック２５
４、データレジスタ２４４、アドレスレジスタ２４２及
びヘッダレジスタ２４０からの出力を送信データ信号Ｔ
ＸＤＡＴＡに伝達する。バス選択及び指定ロジック２５
４は、メモリスレーブバス２２０、メモリマスタバス２
２２、メモリモニタバス２２６及び診断バス２３４の１
つへの或いはこれらの１つからの情報バス２５６上の情
報を指定し、その情報は、本実施形態ではバイト幅のも
のである。図１０の実施形態において、システム信号２
３６は、ヘッダレジスタ２４０と、アドレスレジスタ２
４２と、データレジスタ２４４と、ステートマシン２５
２とをクロックするのに使用されるライン２８０上のク
ロック信号を提供するだけである。メッセージコンバー
タ１６０の作動を、予測される種々のメッセージタイプ
について以下に説明する。ホストＣＰＵが「ｐｏｋｅ」
を開始すると、図７(a) に示される形式の直列メッセー
ジが、集積回路2 のテストアクセスポートで受信され、
続いて、受信データバスＲＸＤＡＴＡ上でデータアダプ
タ９０によって並列の情報バイトの形式で出力される。
受信データバスＲＸＤＡＴＡ上の各並列情報バイトを出
力すると、データアダプタ９０は、ライン１００上で信
号ＲＸＶＡＬＩＤを設定する。ライン１００上の信号Ｒ
ＸＶＡＬＩＤに応答して、メッセージコンバータ１６０
のステートマシン２５２は、受信データバスＲＸＤＡＴ
Ａの情報バイトをメッセージコンバータ１６０内にロー
ドし、ライン１０２上に信号ＲＸＡＣＫを設定して情報
バイトの受信を肯定応答する。信号ＲＸＶＡＬＩＤを設
定してメッセージの第１の情報バイトを示すデータアダ
プタ９０に応答して、ステートマシン２５２は、ライン
２６６を介してヘッダレジスタ２４０を制御し、受信デ
ータバスＲＸＤＡＴＡの情報バイトを内部情報バス２５
６を介してヘッダレジスタ２４０内にロードする。そし
て、ステートマシン２５２は、ヘッダレジスタ２４０内
にロードされたバイトのうちの少なくとも２つの重要な
ビットを検索して、どのタイプのメッセージが入力する
のかを決定する。この場合、ステートマシン２５２は、
受信したバイトの少なくとも２つの重要なビットを００
として識別し、「ｐｏｋｅ」メッセージに対応するとし
て入力メッセージを識別する。ホストＣＰＵによって開
始された「ｐｏｋｅ」メッセージは、ホストＣＰＵがタ
ーゲットＣＰＵメモリ領域内に特定アドレスで挿入しよ
うとするデータを含む。ヘッダレジスタ２４０に記憶さ
れたヘッダバイトと関連するワードカウントは、メッセ
ージ内のデータワード数のカウントである。ステートマ
シン２５２は、ライン２６８を介してアドレスレジスタ
２４２を制御して、受信データバスＲＸＤＡＴＡ上で受
信される次の４バイトを、情報バス２５６を介してアド
レスレジスタ２４２内にロードする。この４バイトはア
ドレスワードを形成する。アドレスワードがアドレスレ
ジスタ２４２内にロードされると、受信データバスＲＸ
ＤＡＴＡで受信される第１のデータワードを形成する次
の４バイトが、制御ライン２７０を介してステートマシ
ン２５２の制御下でデータレジスタ２４４内にロードさ
れる。そして、ステートマシン２５２は、ライン２７２
を介してバス選択及び指定ロジック２５４を制御してア
ドレスレジスタ２４２とデータレジスタ２４４の内容を
メモリマスタバス２２２に出力する。アドレスレジスタ
とデータレジスタの内容をメモリマスタバス２２２に出
力すると、ステートマシン２５２は、前記バスに関連す
る書き込み制御信号と、メモリマスタバスに関連するラ
イン３５６上の要求信号とを設定する。アクセスされる
ターゲットＣＰＵのメモリスペースに関連するメモリア
ービタは、要求されたメモリアクセスが進行できること
を判定すると、メモリマスタバスに関連するライン３５
８上の許可（ＧＲＡＮＴ）信号を宣言する。より高い優
先順位の要求者（例えばＣＰＵ）が要求を出さずに前回
アクセスを完了した場合、メッセージコンバータ１６０
は低優先順位を持ってもよい。要求及び許可の信号セッ
トは、各データワード転送毎に要求される。メモリアク
セス後、ヘッダレジスタ２４０に含まれるワードカウン
トが１ではない場合（本実施形態では、１はゼロのワー
ドカウントを示す）、アドレスレジスタ２４２は、制御
ライン２４３を介して増分制御２４８によって増分さ
れ、別のワード情報がデータレジスタ２４４内にロード
される。更に、レジスタ２４４へのデータワードのロー
ディング後、アドレスレジスタ２４２内に記憶されたア
ドレス及びデータレジスタ２４４内に記憶されたデータ
は、書き込み制御信号及び要求信号が設定されるのとと
もにメモリマスタバス上に出力され、また、データレジ
スタ２４４内に含まれるデータワードがアドレスレジス
タ２４２内に含まれるアドレスに書き込まれる。その肯
定応答は、メモリマスタバス上に許可信号を設定するメ
モリアービタによって確認される。この一連のアドレス
レジスタ２４２の増分とデータレジスタ２４４内への４
バイト情報のローディングは、ヘッダレジスタ２４０に
含まれるワードカウントが１と同じ、即ち、データワー
ドが残らない、状態になるまで継続する。ホストＣＰＵ
が「ｐｅｅｋ」を開始すると、図７(b) に示される形式
の直列メッセージが集積回路２のテストアクセスポート
で受信され、続いて受信データバスＲＸＤＡＴＡ上のデ
ータアダプタ９０によって並列情報バイト形式で出力さ
れる。信号ＲＡＶＡＬＩＤを設定して第１の情報バイト
を示すデータアダプタ９０に応答して、ステートマシン
２５２はヘッダレジスタ２４０を制御してその内部に情
報バイトをロードする。そして、ステートマシン２５２
はその内部にロードされたバイトのうち少なくとも２つ
の重要なビットを検索して、どのメッセージが入力する
かを判定するが、この場合、受信したバイトのうち少な
くとも２つの重要なビットを０１として識別し、入力す
るメッセージを「ｐｅｅｋ」メッセージに対応するもの
として識別する。ホストＣＰＵによって開始される「ｐ
ｅｅｋ」メッセージはターゲットＣＰＵメモリ領域内に
アドレスを含み、その内容はホストＣＰＵが検索する。
ステートマシン２５２が、その内部に含まれる第１の２
ビットのヘッダバイトを０１として識別することによ
り、ヘッダレジスタ２４０内にロードされた「ｐｅｅ
ｋ」メッセージを識別すると、ステートマシン２５２
は、ヘッダバイトの第１の２ビットを「ｐｅｅｋｅｄ」
ヘッダ用の適宜なビット、即ち、１０に対応するように
変化させて、この変化させたヘッダバイトを送信データ
バスに送信してヘッダレジスタ内に記憶されたワードカ
ウントをそのまま含むホストＣＰＵに戻し、図７（c)に
示される形式の戻された「ｐｅｅｋｅｄ」メッセージの
ヘッダバイトを形成する。言い換えれば、「ｐｅｅｋ」
ヘッダバイトは「ｐｅｅｋｅｄ」ヘッダバイトとして、
そのままのワードカウントと０１から１０に変化した少
なくとも２つの重要なビットとともに戻される。受信デ
ータバスＲＸＤＡＴＡ上で受信された次の４バイト情報
がアドレスレジスタ２４２内にロードされてアドレスワ
ードを形成する。ステートマシン２５２は、ライン２７
２を介して選択及び指定ロジック２５４を制御し、メモ
リマスタバスに関連する読み出し制御信号の設定と、メ
モリマスタバスに関連する要求信号が設定されるのと、
を連係して、アドレスレジスタ２４２に含まれるアドレ
スワードをメモリマスタバス２２２上に出力する。設定
される要求信号に応答して、アクセスされるターゲット
ＣＰＵのメモリスペースに連絡するメモリアービタが、
要求されたアクセスが進行できることを判定すると、ア
ービタはメモリマスタバスに関連する許可信号を設定す
る。メモリマスタバス上のアドレス出力に関連する実際
のメモリ位置がアクセスされ、その内部に記憶されたデ
ータがメモリマスタバスの読み出しデータバス上に出力
されると、アービタはメモリマスタバスに関連する信号
ＶＡＬＩＤを設定してデータがホストＣＰＵに返送され
る用意ができていることを示す。設定される信号ＶＡＬ
ＩＤに応答して、ステートマシン２５２は、ライン２７
２を介してバス選択及び指定制御ロジックを制御してメ
モリマスタバスの読み出しデータバス上のデータをデー
タレジスタ２４４内にロードする。データレジスタ２４
４内にロードされたデータワードは、内部情報バス２５
６を介して送信データバスＴＸＤＡＴＡ上に一度に１バ
イトずつシフトアウトされて、ホストＣＰＵに返送され
る。要求、許可及び有効の信号のセットが転送される各
データワード毎に必要である。データレジスタ２４４内
にロードされたデータワードがホストＣＰＵにシフトバ
ックされた後、ステートマシン２５２はライン２６０を
介して減分制御２４６を制御し、制御ライン２４１を介
してヘッダレジスタ２４０に含まれるワードカウントを
１だけ減少させる。ワードカウントが１ではない場合、
増分制御２４８がライン２６２を介してステートマシン
２５２によって制御されて、制御ライン２４３を介して
アドレスレジスタ２４２に含まれるアドレスを増加し、
このアドレスが再びバス選択及び指定ロジック２５４に
よって設定された要求信号及び読み出し制御信号ととも
にメモリマスタバス２２２上に出力される。このよう
に、ターゲットＣＰＵメモリ領域内の次の連続したメモ
リ位置が読み出され、その内容がメッセージコンバータ
１６０のデータレジスタ２４４内に書き込まれる。ま
た、このデータワードは１バイトずつ送信データバスＴ
ＸＤＡＴＡ上でホストＣＰＵにシフトアウトされ、ヘッ
ダレジスタ内のワードカウントが再び１だけ減少され
る。ヘッダレジスタ２４０に含まれるワードカウントが
０と同じ、即ちデータワードが残らない状態になるま
で、このサイクルが繰り返される。ターゲットＣＰＵ
は、「ｐｏｋｅ」又は「ｐｅｅｋ」メッセージを開始し
てホストＣＰＵ２００のメモリスペースからデータを書
き込むかまたは読み出す。ターゲットＣＰＵ領域のメモ
リスレーブバス２２０とその関連制御信号を監視し、読
み出しまたは書き込み制御信号に関連して、ターゲット
ＣＰＵによるアドレスバス上のアドレス出力がターゲッ
トＣＰＵではなくホストＣＰＵのアドレス範囲内である
ことを識別するステートマシン２５２によって、ターゲ
ットＣＰＵによる「ｐｏｋｅ」メッセージまたは「ｐｅ
ｅｋ」メッセージの開始が認識される。複数ワードの
「ｐｅｅｋ」メッセージ及び「ｐｏｋｅ」メッセージを
実行する上記のようなターゲットＣＰＵにより開始され
る「ｐｏｋｅ」メッセージ及び「ｐｅｅｋ」メッセージ
に対して、ターゲットＣＰＵは単一ワードの「ｐｅｅ
ｋ」メッセージ及び「ｐｏｋｅ」メッセージのみを実行
できる。ターゲットＣＰＵが「ｐｏｋｅ」メッセージを
開始すると、これは、メモリスレーブバスの書き込みデ
ータバスに関連する書き込み信号と、設定されるメモリ
スレーブバスに関連する要求信号とを識別するステート
マシン２５２によって認識される。また、ステートマシ
ン２５２は、メモリスレーブバスによって要求される書
き込みデータと関連するアドレスがターゲットＣＰＵ領
域のメモリ範囲の外側であることを認識する。この状況
に応じて、ステートマシン２５２は、図６(a) に示され
るような予め記憶された「ｐｏｋｅ」ヘッダバイトを制
御ライン２６６を介してヘッダレジスタ２４０内に直接
ロードする。このような「ｐｏｋｅ」ヘッダバイトは１
つのデータワードを示すワードカウントを持つ。そし
て、メモリスレーブバスのアドレスデータバス上のアド
レスワードはバス選択及び指定ロジック２５４を介し
て、ステートマシン２５２の制御下でアドレスレジスタ
２４２内にロードされ、メモリスレーブバスの書き込み
データバス上の書き込みデータも同様にデータアダプタ
１６０のデータレジスタ２４４内にロードされる。そし
て、ステートマシン２５２の制御下で、ヘッダレジスタ
２４０内の「ｐｏｋｅ」に含まれる４バイトデータが続
く。同様に、要求信号とターゲットＣＰＵ領域のアドレ
ス範囲の外側のメモリスレーブバスのアドレスバス上の
アドレスとに関連して読み出し信号をメモリスレーブバ
ス上で識別するステートマシン２５２に応答して、ステ
ートマシン２５２は、「ｐｅｅｋ」ヘッダバイトに相当
する図６(b) に示されるヘッダバイトをヘッダレジスタ
２４０内にロードする。この場合、ヘッダバイトは１つ
のワードカウントを含む、即ち、データワードがないこ
とを示す。同様に、上述のように、ステートマシン２５
２はまた、データアダプタ１６０を制御してメモリスレ
ーブバスのアドレスバス上のアドレスをアドレスレジス
タ２４２内にロードする。そして、ヘッダレジスタ２４
０に含まれるヘッダバイトは、送信データバスＴＸＤＡ
ＴＡ上に出力され、アドレスレジスタ２４２に記憶され
た４つの連続したバイトが続く。この段階で、メッセー
ジコンバータ１６０は、開始されたターゲット「ｐｅｅ
ｋ」メッセージで終了するが、ターゲットＣＰＵはメモ
リスレーブバス２２０上の信号ＶＡＬＩＤを受信してい
ない。結果として、ターゲットＣＰＵは「ｓｔｕｃｋ」
（即ち、固定されたかまたは継続して待機中）であり、
何もしていない（停止または他の中断ではない）。しか
しながら、メッセージコンバータ１６０は「ｓｔｕｃ
ｋ」ではなく、その他の活動（ＣＰＵが「ｓｔｕｃｋ」
なので開始されたターゲット「ｐｅｅｋ」メッセージま
たは「ｐｏｋｅ」メッセージを受信しないが）を進行す
る位置にいる。このように、メッセージコンバータがメ
モリアクセスメッセージをオフ−チップホストプロセッ
サに送信すると、後続のメッセージまたは要求を自由に
処理できる。ターゲットＣＰＵにより開始された「ｐｏ
ｋｅ」メッセージまたは「ｐｅｅｋ」メッセージに応答
して、ホストＣＰＵは「ｐｅｅｋｅｄ」メッセージで応
答する。ホストＣＰＵからの「ｐｅｅｋｅｄ」メッセー
ジの受信は、図６(c) の構成に対応するヘッダレジスタ
内のヘッダバイトを認識するステートマシン２５２によ
って識別される。受信データバスＲＸＤＡＴＡからの次
の４バイトの情報がデータレジスタ２４４内にシフトさ
れ、その内部にロードされたデータワードが、設定され
るメモリスレーブバスと連絡する信号ＶＡＬＩＤと関連
して、ステートマシン２５２の制御下で、ターゲットＣ
ＰＵ領域のメモリスレーブバス２２０のデータバスに、
バス選択及び指定制御ロジック２５４によって転送され
るので、ターゲットＣＰＵのメモリスペースと連絡する
メモリアービタに、「ｐｅｅｋ」要求によって要求され
たデータが利用可能であることを表示する。ターゲット
ＣＰＵは単一ワード「ｐｅｅｋ」を開始するだけなの
で、ホストＣＰＵからの「ｐｅｅｋｅｄ」メッセージは
単一データワードのみを含む。ターゲットＣＰＵが信号
ＶＡＬＩＤを受信すると、「ｓｔｕｃｋ」ではなくな
る。メモリスレーブバス２２０は、ターゲットＣＰＵに
よって使用されて、メッセージコンバータ１６０を介し
てホストＣＰＵによってアクセスされるオン−チップ診
断機能にアクセスする。これは開始されたターゲット
「ｐｅｅｋ」／「ｐｏｋｅ」に使用するのと同じバスで
あり、アドレス範囲は、これがオン−チップ診断機能へ
のアクセスかどうか判定する。ターゲットＣＰＵによっ
てメモリスレーブバス２２０上で開始される任意の作動
に応答して、ステートマシン２５２はライン２７２を介
してバス選択及び指定ロジック２５４を制御しメモリス
レーブバス２２０上の任意の情報または制御信号を診断
バス２３４に転送する。図１１を参照すると、図８及び
図１０のメッセージコンバータ１６０と、オン−チップ
ソース／宛先ロジックまたはターゲット領域とホストＣ
ＰＵと、の間の相互接続が概略的に示される。図５を参
照して前述したように、集積回路２は、ＴＡＰコントロ
ーラ４と、データアダプタ９０と、ＣＰＵレジスタ１６
３を有するターゲットＣＰＵ１６２と、オン−チップメ
モリ１６４と、を含んで構成される。加えて、図１１の
集積回路２は、診断レジスタ３０１を有する診断機能回
路３００と、メモリキャッシュ３０２と、外部メモリイ
ンタフェースコントローラ３０４と、図１０で詳細に説
明したメッセージコンバータ１６０と、を含んで構成さ
れる。図１１において、ホストＣＰＵ２００がホスト通
信アダプタ３０８を介して集積回路２のＴＡＰコントロ
ーラ４とインタフェースすることが示されている。本実
施形態において、ホスト通信アダプタ３０８は、ＴＡＰ
コントローライニシャライザ１７６と、データアダプタ
１８０と、図５において説明したメモリバスアダプタ１
９４と、を含んで構成される。また、ホスト通信アダプ
タ３０８は、ホストＣＰＵ２００からまたはホストＣＰ
Ｕ２００へのメッセージを変換するための集積回路２に
設けられたメッセージコンバータ１６０と同等のメッセ
ージコンバータを有する。更に、図１１を参照すると、
メッセージコンバータ１６０が診断バス２３４を介して
診断機能回路３００と通信するのがわかる。診断機能回
路３００とターゲットＣＰＵ１６２とは、バス３１０を
介して相互に通信する。メッセージコンバータ１６０の
メモリモニタバス２２６とメモリスレーブバス２２０
は、ターゲットＣＰＵとメモリキャッシュ３０２との間
の共通バス３１２と接続する。また、ターゲットＣＰＵ
とメモリキャッシュ３０２とは、ＣＰＵ命令−取り出し
バス３１４を介して相互接続する。メッセージコンバー
タ１６０上のメモリマスタバス２２２は、オン−チップ
ソース／宛先ロジックのメモリバス１６６に順次接続す
るメモリキャッシュ３０２に接続する。図５を参照して
前述したように、メモリバス１６６はオン−チップメモ
リ１６４に接続する。また、メモリバス１６６は、外部
メモリインタフェースコントローラ３０４と接続し、そ
の外部メモリインターフェースコントローラ３０４は、
オフ−チップメモリ１７４とインタフェースするオフ−
チップメモリバス３１６にオン−チップソース／宛先ロ
ジックメモリバス１６６をインタフェースする。図１１
の構成は、オン−チップソース／宛先ロジックとホスト
ＣＰＵとの間でメッセージを送信することによって種々
の診断手順を実行するのに使用できる。診断バス２３４
は、診断機能回路３００の診断レジスタ３０１への又は
診断レジスタ３０１からの読み出し及び書き込みを可能
にするとともに、トリガ事象を読み出させる。ターゲッ
トＣＰＵに関連する制御情報は、診断機能回路３００か
ら読み出される。ターゲットＣＰＵに関連する命令ポイ
ンタと他の制御信号は、診断機能回路３００の診断レジ
スタ３０１に記憶される。命令ポインタは、診断レジス
タ３０１の一つに連続して複写され、診断バス２３４上
の要求によってアクセスされる。ターゲットＣＰＵの状
態を検索するには、診断機能回路３００の診断レジスタ
３０１の一つを検索する必要がある。診断レジスタ３０
１は、例えば、ＳＴＯＲＥ、ＴＲＡＰ、ＴＡＫＥ＿Ａ＿
ＴＲＡＰ、ＴＲＡＰ＿ＡＴ＿ＮＥＸＴ＿ＥＸＩＴ等の、
ターゲットＣＰＵの種々の制御信号を記憶できる。これ
らの信号は特定のワイヤを介してＣＰＵに伝達される。
前述のように、ホストＣＰＵがメモリマスタバス２２２
を介してターゲットＣＰＵメモリスペース内のメモリ位
置に書き込みができるのと同様の方法で、ホストＣＰＵ
は、診断バス２３４を介して診断機能回路３００内のレ
ジスタに書き込みができる。診断機能回路３００のレジ
スタに書き込みをするホストＣＰＵに応答して、トリガ
された事象が発生する。このトリガ事象は、トリガ事象
を識別する理由コードに関連する要求信号を識別するス
テートマシン２５２によってメッセージコンバータ１６
０内で検出される。要求信号に応答して、ステートマシ
ン２５２は、トリガ事象に関連する理由コードを、トリ
ガヘッダバイトを識別する２ビット１１とともに、ヘッ
ダレジスタ２４０内にロードする。そして、ヘッダレジ
スタ２４０に記憶されたトリガヘッダバイトが送信デー
タバスＴＸＤＡＴＡ上をターゲットＣＰＵに出力され
る。上記のように、ターゲットＣＰＵ自体が、メモリモ
ニタバス２２６と診断バス２３４とを介して診断機能回
路３００にアクセスできる。同様に、ターゲットＣＰＵ
が診断機能回路に書き込みをすると、この書き込みに応
答してトリガ事象が発生して、ステートマシン２５２が
ヘッダレジスタ２４０に含まれるトリガヘッダバイトを
出力してターゲットＣＰＵに戻す。ステートマシン２５
２は、診断バス２３４上の書き込みがターゲットＣＰＵ
によって行われたかまたはホストＣＰＵによって行われ
たかを記憶し、トリガ事象を正しい宛先に返送する。図
１１に示された環境で実行される本実施形態によるメッ
セージコンバータは、テストアクセスポートからのブー
ト、ホットプラグ挿入及びホストとターゲットの同期化
等の種々の高レベルの診断特徴を維持できる。このよう
に、本実施形態によれば、集積回路に挿入され、限定さ
れたピンカウントを介してホストＣＰＵとオン−チップ
ソース／宛先ロジックとの間の通信を提供するメッセー
ジコンバータが設けられる。このコンバータは、種々の
オン−チップリソースへのアクセスを有する。これらの
リソースのうちのいくつかは単に監視されるだけであ
り、他は制御されるかまたは監視及び制御される。任意
のリソースの監視は非割り込みであり、チップ機能の実
行または待機に何の影響も与えない。これは診断目的に
は理想的である。メッセージコンバータは、受信メッセ
ージの解釈と、送信メッセージの編集と、オン−チップ
ソース／宛先ロジックへのまたはオン−チップソース／
宛先ロジックからの情報の選択または指示との機能を実
行する。メッセージコンバータは、オン−チップ機能の
いずれからも独立して作動するので、何らかの割り込み
作動の実行が指示されるまで或いは指示されなければ非
割り込みである。図１１を参照すると、その構成は、メ
モリキャッシュ３０２を取り除き、共通バス３１２とＣ
ＰＵ命令取り出しバス３１４とをメモリバス１６６に直
接接続することによって応用されてもよい。更に、この
構成は、付加的なマスタまたはメモリバス１６６に接続
されたオン−チップの自律機能を有するようにも応用で
きる。さらにまた、ターゲットＣＰＵ１６２は取り除く
ことができ、メモリスレーブバス２２０とメモリマスタ
バス２２２とメモリモニタバス２２６とをメモリバス１
６６に直接接続できる。
【図１】本実施形態による接続点を有するテストアクセ
スポートコントローラを備えた集積回路を示す。
スポートコントローラを備えた集積回路を示す。
【図２】図１のテストアクセスポートコントローラを示
す。
す。
【図３】図２のテストアクセスポートコントローラに接
続するための本実施形態によるデータアダプタを示す。
続するための本実施形態によるデータアダプタを示す。
【図４】診断モードにおける図２のテストアクセスポー
トコントローラを介してオフ−チップ通信されたデータ
のデータフォーマットを示す。
トコントローラを介してオフ−チップ通信されたデータ
のデータフォーマットを示す。
【図５】図３のデータアダプタの実行を階層形状ブロッ
ク図で示す。
ク図で示す。
【図６】本実施形態によるメッセージのヘッダバイトの
フォーマットを示す。
フォーマットを示す。
【図７】本実施形態によるメッセージのフォーマットを
示す。
示す。
【図８】本実施形態によるメッセージコンバータを概略
的に示す。
的に示す。
【図９】本実施形態におけるメッセージコンバータに接
続されるバスのフォーマットを示す。
続されるバスのフォーマットを示す。
【図１０】本実施形態のメッセージコンバータの実行を
示す。
示す。
【図１１】本実施形態のメッセージコンバータの実行を
階層形状ブロック図で示す。
階層形状ブロック図で示す。
【手続補正書】
【提出日】平成１０年２月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 集積回路装置及びその通信方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路装置とチッ
プ境界を越えてこれと通信する方法とに関する。
プ境界を越えてこれと通信する方法とに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】本発明
は、特に、これに限定されるものではないが、診断を目
的とした通信の改良に関する。即ち、集積回路がプロセ
ッサ等の埋め込まれた機能回路を有する場合、従来の診
断技術を使用して機能回路のリアルタイム非割り込み監
視を提供することは非常に困難である。機能回路はプロ
セッサである必要はなく、ＤＭＡ（Direct Memory Acce
ss；直接メモリアクセス）エンジンを含む他の機能回路
またはオン−チップキャッシュでもよい。
は、特に、これに限定されるものではないが、診断を目
的とした通信の改良に関する。即ち、集積回路がプロセ
ッサ等の埋め込まれた機能回路を有する場合、従来の診
断技術を使用して機能回路のリアルタイム非割り込み監
視を提供することは非常に困難である。機能回路はプロ
セッサである必要はなく、ＤＭＡ（Direct Memory Acce
ss；直接メモリアクセス）エンジンを含む他の機能回路
またはオン−チップキャッシュでもよい。
【０００３】従来、プロセッサ（ＣＰＵ）は単一チップ
として製造されており、メモリ等の全ての補助回路への
オフ−チップアクセスを必要とする。結果として、これ
らは複数のアクセスピンを有して、ＣＰＵに関する情
報、特に、メモリアドレス情報がこれらのアクセスピン
からいずれにしても外部的に入手できる。メモリアドレ
ス情報に加えて、プロセッサの内部状態に関する状態情
報を入手して、例えば、割り込み、命令ストリームにお
ける変化、ＣＰＵの種々の状態レジスタにおけるフラグ
の設定等の事象を確認するのに使用できる。
として製造されており、メモリ等の全ての補助回路への
オフ−チップアクセスを必要とする。結果として、これ
らは複数のアクセスピンを有して、ＣＰＵに関する情
報、特に、メモリアドレス情報がこれらのアクセスピン
からいずれにしても外部的に入手できる。メモリアドレ
ス情報に加えて、プロセッサの内部状態に関する状態情
報を入手して、例えば、割り込み、命令ストリームにお
ける変化、ＣＰＵの種々の状態レジスタにおけるフラグ
の設定等の事象を確認するのに使用できる。
【０００４】現今では、チップは複雑であり、オン−チ
ップのプロセッサだけではなくその関連メモリや他の補
助回路も含む。チップ上に複数のプロセッサを備えた
り、或いは、少なくとも１つのプロセッサとＤＭＡ（直
接メモリアクセス）エンジン、またはオン−チッププロ
セッサに関連するメモリにアクセスするためのＥＭＩ
（External Memory Interface ；外部メモリインタフェ
ース）を備える場合がある。このように、通常はオフ−
チップ入手が可能な信号がもはやＣＰＵの内部作動に関
する直接表示を提供しないので、プロセッサ作動を監視
するのはもはや単純なことではない。
ップのプロセッサだけではなくその関連メモリや他の補
助回路も含む。チップ上に複数のプロセッサを備えた
り、或いは、少なくとも１つのプロセッサとＤＭＡ（直
接メモリアクセス）エンジン、またはオン−チッププロ
セッサに関連するメモリにアクセスするためのＥＭＩ
（External Memory Interface ；外部メモリインタフェ
ース）を備える場合がある。このように、通常はオフ−
チップ入手が可能な信号がもはやＣＰＵの内部作動に関
する直接表示を提供しないので、プロセッサ作動を監視
するのはもはや単純なことではない。
【０００５】集積回路ＣＰＵ上で実行するように設計さ
れたソフトウエアの複雑さが増大するにつれて、ソフト
ウエアを適切にテストすることの重要性も増大する。こ
れには、ＣＰＵがソフトウエアを実行するのと同時にＣ
ＰＵの作動を監視する技術を必要とする。ソフトウエア
がリアルタイムで作動しながら非割り込みでモニタされ
ることは特に煩わしい要件である。
れたソフトウエアの複雑さが増大するにつれて、ソフト
ウエアを適切にテストすることの重要性も増大する。こ
れには、ＣＰＵがソフトウエアを実行するのと同時にＣ
ＰＵの作動を監視する技術を必要とする。ソフトウエア
がリアルタイムで作動しながら非割り込みでモニタされ
ることは特に煩わしい要件である。
【０００６】いわゆる診断又はデバッギング技術がこれ
を達成するために開発された。従来の１つの技術（ＩＣ
Ｅ；回路内エミュレータ）は、オン−チップハードウエ
アにマッチし、このハードウエアに接続されるエミュレ
ータボードの製造を必要とする。このように、オン−チ
ップ接続がエミュレータにマップされるので、エミュレ
ータ上でアクセスできる。しかしながら、エミュレータ
は構成が複雑かつ高価であり、いずれにしてもオン−チ
ップ通信の速度または状態に十分にマッチできない。こ
のため、優先するオン−チップ状態を正確にエミュレー
トすることは非常に困難である。
を達成するために開発された。従来の１つの技術（ＩＣ
Ｅ；回路内エミュレータ）は、オン−チップハードウエ
アにマッチし、このハードウエアに接続されるエミュレ
ータボードの製造を必要とする。このように、オン−チ
ップ接続がエミュレータにマップされるので、エミュレ
ータ上でアクセスできる。しかしながら、エミュレータ
は構成が複雑かつ高価であり、いずれにしてもオン−チ
ップ通信の速度または状態に十分にマッチできない。こ
のため、優先するオン−チップ状態を正確にエミュレー
トすることは非常に困難である。
【０００７】他の従来技術では、論理状態アナライザ
（ＬＳＡ）を使用している。これは、全てのオフ−チッ
プ通信状態を継続的に監視する集積回路のピンに接続さ
れる装置である。連続して発生する状態の各セットは記
憶された後に分析できる。エミュレータよりは安いが、
ＬＳＡは高価であるばかりではなく、記憶される莫大な
数の連続して発生する状態セットから何らかの有用な情
報を引き出すための多大な演繹と分析が必要である。オ
フ−チップで通信される状態信号を分析できるだけなの
で、オン−チップ状態に関する何らかの演繹または仮定
を行うことが当然必要となる。
（ＬＳＡ）を使用している。これは、全てのオフ−チッ
プ通信状態を継続的に監視する集積回路のピンに接続さ
れる装置である。連続して発生する状態の各セットは記
憶された後に分析できる。エミュレータよりは安いが、
ＬＳＡは高価であるばかりではなく、記憶される莫大な
数の連続して発生する状態セットから何らかの有用な情
報を引き出すための多大な演繹と分析が必要である。オ
フ−チップで通信される状態信号を分析できるだけなの
で、オン−チップ状態に関する何らかの演繹または仮定
を行うことが当然必要となる。
【０００８】更に近年では、埋め込まれたＣＰＵの作動
を監視する試みにおいて更なる開発がすすめられた。あ
る集積回路では、スキャンラッチチェインがオン−チッ
プで提供されて、オン−チップＴＡＰコントローラを使
用してＣＰＵのレジスタからデータを転送する。プロセ
スは破壊的なので、ＣＰＵが作動を継続する前にデータ
をＣＰＵレジスタ内に戻して読み込ませる必要がある。
このように、これを実行するには、ＣＰＵを停止させて
そのレジスタから状態情報を抽出する必要がある。この
ため、これはソフトウエアがリアルタイムで監視されな
ければならないという要求を満足させるものではない。
いくつかのケースでは、ＣＰＵの停止がソフトウエアの
作動する方法を変化させるので、リアルタイムで目に見
えるバグが、ＣＰＵがそのポイントで停止すると表れな
い。
を監視する試みにおいて更なる開発がすすめられた。あ
る集積回路では、スキャンラッチチェインがオン−チッ
プで提供されて、オン−チップＴＡＰコントローラを使
用してＣＰＵのレジスタからデータを転送する。プロセ
スは破壊的なので、ＣＰＵが作動を継続する前にデータ
をＣＰＵレジスタ内に戻して読み込ませる必要がある。
このように、これを実行するには、ＣＰＵを停止させて
そのレジスタから状態情報を抽出する必要がある。この
ため、これはソフトウエアがリアルタイムで監視されな
ければならないという要求を満足させるものではない。
いくつかのケースでは、ＣＰＵの停止がソフトウエアの
作動する方法を変化させるので、リアルタイムで目に見
えるバグが、ＣＰＵがそのポイントで停止すると表れな
い。
【０００９】更に、テストスキャンが完了するのを待っ
てＣＰＵレジスタからのすべてのスキャンデータをオフ
−チップに送信する必要があるので、監視プロセスがゆ
っくりである。このため、本発明は外部通信オフ−チッ
プのための機能を増大させて改良された診断手順を実行
させることを目的とする。
てＣＰＵレジスタからのすべてのスキャンデータをオフ
−チップに送信する必要があるので、監視プロセスがゆ
っくりである。このため、本発明は外部通信オフ−チッ
プのための機能を増大させて改良された診断手順を実行
させることを目的とする。
【００１０】オフ−チップホストプロセッサに、オン−
チップターゲットプロセッサまたは他のオン−チップ機
能と情報を共有させ、前記ターゲットプロセッサまたは
他のオン−チップ機能で制御させ、または、前記ターゲ
ットプロセッサまたは他のオン−チップ機能と通信させ
る種々の機構がある。しかしながら、これらの機構は、
これらがリアルタイムまたは非割り込み診断に特に適し
てはいないという意味で不都合がある。
チップターゲットプロセッサまたは他のオン−チップ機
能と情報を共有させ、前記ターゲットプロセッサまたは
他のオン−チップ機能で制御させ、または、前記ターゲ
ットプロセッサまたは他のオン−チップ機能と通信させ
る種々の機構がある。しかしながら、これらの機構は、
これらがリアルタイムまたは非割り込み診断に特に適し
てはいないという意味で不都合がある。
【００１１】１つの構成において、共通メモリバスはオ
フ−チップメモリとオン−チップメモリとを接続してこ
れらのリソースがホストプロセッサ及びターゲットプロ
セッサによって共有される可能性があるようにする。し
かしながら、これには、境界でバス接続を実施するため
にチップ境界で多数のコネクタピンが要求される。更
に、本構成において許される共有スキーマに応じてメモ
リ仲介ロジックが要求される。チップ境界にはバッファ
リングが必要であり、これは実行と待ち時間の中間状態
を可能にする。また、このような構成は、全てのアクセ
スが割り込みなので、非割り込み診断を考慮していな
い。
フ−チップメモリとオン−チップメモリとを接続してこ
れらのリソースがホストプロセッサ及びターゲットプロ
セッサによって共有される可能性があるようにする。し
かしながら、これには、境界でバス接続を実施するため
にチップ境界で多数のコネクタピンが要求される。更
に、本構成において許される共有スキーマに応じてメモ
リ仲介ロジックが要求される。チップ境界にはバッファ
リングが必要であり、これは実行と待ち時間の中間状態
を可能にする。また、このような構成は、全てのアクセ
スが割り込みなので、非割り込み診断を考慮していな
い。
【００１２】別の構成では、オフ−チップホストプロセ
ッサは、少数のコネクタピンを持つ通信ラインによって
オン−チップターゲットプロセッサと直接通信する。し
かしながら、これは、通信要件を処理するためにオン−
チップターゲットプロセッサまたは他の機能回路を増加
させて、使用する際に実行ペナルティを招くようにする
ことが要求される。また、ホストプロセッサは、ターゲ
ットプロセッサのアドレススペース内のオン−チップメ
モリにアクセスして、ターゲットプロセッサにこのメモ
リアクセスをさせるだけである。このように、メモリア
クセスを含むどんな診断手順も当然割り込みである。
ッサは、少数のコネクタピンを持つ通信ラインによって
オン−チップターゲットプロセッサと直接通信する。し
かしながら、これは、通信要件を処理するためにオン−
チップターゲットプロセッサまたは他の機能回路を増加
させて、使用する際に実行ペナルティを招くようにする
ことが要求される。また、ホストプロセッサは、ターゲ
ットプロセッサのアドレススペース内のオン−チップメ
モリにアクセスして、ターゲットプロセッサにこのメモ
リアクセスをさせるだけである。このように、メモリア
クセスを含むどんな診断手順も当然割り込みである。
【００１３】さらに別の構成はＵＡＲＴ（Universal As
ynchronous Receiver Transmitter)を介して通信する。
この構成では、オフ−チップホストは直列／並列コンバ
ータを介してオン−チップ機能回路と通信する。直列／
並列変換は、ホストからターゲットへの情報を通過させ
るために生じ、並列／直列変換は逆方向に生じる。コン
バータとターゲットとの間の接続点はオン−チップバス
システムの並列バス形成部分である。
ynchronous Receiver Transmitter)を介して通信する。
この構成では、オフ−チップホストは直列／並列コンバ
ータを介してオン−チップ機能回路と通信する。直列／
並列変換は、ホストからターゲットへの情報を通過させ
るために生じ、並列／直列変換は逆方向に生じる。コン
バータとターゲットとの間の接続点はオン−チップバス
システムの並列バス形成部分である。
【００１４】また別の構成は、直列メモリアクセス（Ｄ
ＭＡ）を備えたオン−チップ周辺機器として直列／並列
コンバータを提供する。この構成において、オフ−チッ
プホストはＤＭＡを備えた直列／並列コンバータを介し
てオン−チップターゲットと通信する。直列／並列変換
はホストからターゲットへの情報を通過させるために生
じ、並列／直列変換は逆方向に生じる。コンバータとタ
ーゲットとの間の接続はオン−チップバスシステムによ
って提供される。しかしながら、これは、オン−チップ
ターゲットにコンバータを制御させてその状態を監視さ
せる並列パスと、データをホストとターゲットのメモリ
との間のいずれかの方向に通過させるパスとが本質的に
要求される。
ＭＡ）を備えたオン−チップ周辺機器として直列／並列
コンバータを提供する。この構成において、オフ−チッ
プホストはＤＭＡを備えた直列／並列コンバータを介し
てオン−チップターゲットと通信する。直列／並列変換
はホストからターゲットへの情報を通過させるために生
じ、並列／直列変換は逆方向に生じる。コンバータとタ
ーゲットとの間の接続はオン−チップバスシステムによ
って提供される。しかしながら、これは、オン−チップ
ターゲットにコンバータを制御させてその状態を監視さ
せる並列パスと、データをホストとターゲットのメモリ
との間のいずれかの方向に通過させるパスとが本質的に
要求される。
【００１５】コンバータ自体は変換の殆どを行って、オ
ン−チップターゲットの実行が影響を受けないようにす
る。しかしながら、オン−チップターゲットはデータ転
送の開始及び終了時に必要とされる。データ転送の開始
時には、オン−チップターゲットは、コンバータを作動
可能にすることによって制御して、メモリ内において、
ホストと通信する情報にアクセスする場所、通過させる
情報の量及びその方向を指示をする。ホストからのデー
タの転送終了時には、オン−チップターゲットは、ター
ゲットメモリ内に記憶された情報の要求がある場合で
も、供給されたデータに基づいて動作しなければならな
い。
ン−チップターゲットの実行が影響を受けないようにす
る。しかしながら、オン−チップターゲットはデータ転
送の開始及び終了時に必要とされる。データ転送の開始
時には、オン−チップターゲットは、コンバータを作動
可能にすることによって制御して、メモリ内において、
ホストと通信する情報にアクセスする場所、通過させる
情報の量及びその方向を指示をする。ホストからのデー
タの転送終了時には、オン−チップターゲットは、ター
ゲットメモリ内に記憶された情報の要求がある場合で
も、供給されたデータに基づいて動作しなければならな
い。
【００１６】したがって、パケットの入力及び出力は、
オン−チップターゲットに必然的に影響を及ぼす。
オン−チップターゲットに必然的に影響を及ぼす。
【００１７】
【課題を解決するための手段】本発明の一態様によれ
ば、並列データの通信をオン−チップで実行するバスシ
ステムと、該バスシステムに接続されて、そのバスシス
テムから受信される並列データに応答して作動を実行す
る機能回路と、直列データ入力コネクタと直列データ出
力コネクタとを含んで構成され、外部装置と集積回路装
置との間に、前記機能回路によって実行される作動を定
義するデータパケット及び情報の性質を示すパケット識
別子をそれぞれ含む直列データパケットを供給する外部
ポートと、前記並列バスシステムと前記外部ポートを相
互に接続し、前記外部ポートを介して入力される直列パ
ケットのパケット識別子を読み出すとともに、これらの
直列パケットを、前記パケット識別子によって識別され
たパケットの性質に応じて前記バスシステムに供給する
ための並列データに変換するように作動可能である直列
／並列データパケットコンバータと、を含んで構成さ
れ、前記直列パケットの並列データへの直列／並列変換
が、前記機能回路を必要とせずに実行され、前記並列デ
ータが、前記機能回路に対して、変換された前記直列パ
ケットに含まれる前記情報に応じて作動を実行させるこ
とを特徴とする単一チップ集積回路装置を提供する。
ば、並列データの通信をオン−チップで実行するバスシ
ステムと、該バスシステムに接続されて、そのバスシス
テムから受信される並列データに応答して作動を実行す
る機能回路と、直列データ入力コネクタと直列データ出
力コネクタとを含んで構成され、外部装置と集積回路装
置との間に、前記機能回路によって実行される作動を定
義するデータパケット及び情報の性質を示すパケット識
別子をそれぞれ含む直列データパケットを供給する外部
ポートと、前記並列バスシステムと前記外部ポートを相
互に接続し、前記外部ポートを介して入力される直列パ
ケットのパケット識別子を読み出すとともに、これらの
直列パケットを、前記パケット識別子によって識別され
たパケットの性質に応じて前記バスシステムに供給する
ための並列データに変換するように作動可能である直列
／並列データパケットコンバータと、を含んで構成さ
れ、前記直列パケットの並列データへの直列／並列変換
が、前記機能回路を必要とせずに実行され、前記並列デ
ータが、前記機能回路に対して、変換された前記直列パ
ケットに含まれる前記情報に応じて作動を実行させるこ
とを特徴とする単一チップ集積回路装置を提供する。
【００１８】また、前記データパケットコンバータは、
並列データを直列データパケットに変換するとともに、
前記バスシステムから受信した情報に従って、前記バス
システムからの並列データから変換された前記直列パケ
ットに、タイプ識別子を配分するように作動可能として
もよい。パケット識別子は、パケットの長さまたはパケ
ットのタイプまたはその両方を表示することができる。
パケット識別子が長さを識別する場合、データパケット
コンバータは、パケット識別子からの直列データパケッ
トの長さを決定する長さ識別回路を含んで構成される。
並列データを直列データパケットに変換するとともに、
前記バスシステムから受信した情報に従って、前記バス
システムからの並列データから変換された前記直列パケ
ットに、タイプ識別子を配分するように作動可能として
もよい。パケット識別子は、パケットの長さまたはパケ
ットのタイプまたはその両方を表示することができる。
パケット識別子が長さを識別する場合、データパケット
コンバータは、パケット識別子からの直列データパケッ
トの長さを決定する長さ識別回路を含んで構成される。
【００１９】パケット識別子がタイプを識別する場合、
データパケットコンバータは、直列データパケットによ
って伝達されるメッセージのタイプをパケット識別子か
ら決定するとともに特定の並列データを前記バスシステ
ムに供給することによって前記メッセージを実行するメ
ッセージ識別回路を含んで構成される。前記バスシステ
ムは、複数の並列バスを含んで構成され、前記データパ
ケットコンバータは、パケット識別子により識別された
メッセージの性質に応じて、前記並列バスのうちの選択
された１つに並列データを供給するように作動可能とし
てもよい。
データパケットコンバータは、直列データパケットによ
って伝達されるメッセージのタイプをパケット識別子か
ら決定するとともに特定の並列データを前記バスシステ
ムに供給することによって前記メッセージを実行するメ
ッセージ識別回路を含んで構成される。前記バスシステ
ムは、複数の並列バスを含んで構成され、前記データパ
ケットコンバータは、パケット識別子により識別された
メッセージの性質に応じて、前記並列バスのうちの選択
された１つに並列データを供給するように作動可能とし
てもよい。
【００２０】前記機能回路は、プロセッサでもよい。代
わりにまたは付加的に、前記機能回路は、チップにロー
カルなメモリにアクセスするメモリインタフェース回路
を含んで構成することもできる。この場合、少なくとも
１つのバスは、メモリアクセスが外部装置からローカル
メモリに実行できるアドレスライン、データライン及び
制御ラインを含んで構成されるメモリバスである。
わりにまたは付加的に、前記機能回路は、チップにロー
カルなメモリにアクセスするメモリインタフェース回路
を含んで構成することもできる。この場合、少なくとも
１つのバスは、メモリアクセスが外部装置からローカル
メモリに実行できるアドレスライン、データライン及び
制御ラインを含んで構成されるメモリバスである。
【００２１】集積回路装置は、複数のオン−チップレジ
スタを有することができる。この場合、少なくとも１つ
のバスはレジスタにアクセスするためのレジスタアクセ
スバスである。メモリバスかレジスタアクセスバスかの
選択はメモリアクセス要求のアドレスによってなされ
る。並列データが、アドレスに従ってバスのうちの適宜
なバスに供給される。
スタを有することができる。この場合、少なくとも１つ
のバスはレジスタにアクセスするためのレジスタアクセ
スバスである。メモリバスかレジスタアクセスバスかの
選択はメモリアクセス要求のアドレスによってなされ
る。並列データが、アドレスに従ってバスのうちの適宜
なバスに供給される。
【００２２】オン−チップレジスタは、バスシステムか
ら制御レジスタ内にロードされた並列データに応じて、
オン−チップ機能回路の正常作動に割り込む制御レジス
タを有する。本発明は、外部装置が外部デバッギングホ
ストを含んで構成されるような診断環境において特に有
用である。このように外部ポートは、外部デバッギング
ホストからオン−チップ機能回路への命令をデバッグす
るための外部直列通信リンクを提供する。
ら制御レジスタ内にロードされた並列データに応じて、
オン−チップ機能回路の正常作動に割り込む制御レジス
タを有する。本発明は、外部装置が外部デバッギングホ
ストを含んで構成されるような診断環境において特に有
用である。このように外部ポートは、外部デバッギング
ホストからオン−チップ機能回路への命令をデバッグす
るための外部直列通信リンクを提供する。
【００２３】本発明は、直列データの入力コネクタ及び
出力コネクタが、単一ワイヤをわたって各方向に直列パ
ケットを送信するための単一ピンをそれぞれ含んで構成
される場合に特に有効である。しかしながら、本発明は
また、並列データが供給されるバスシステムのビット幅
より少ない数の接続ワイヤによってオフ−チップで直列
データが送信される場合にも有効に使用できる。幅の広
い並列バスをオフ−チップで接続する必要性が排除され
ることは本発明の重要な面である。
出力コネクタが、単一ワイヤをわたって各方向に直列パ
ケットを送信するための単一ピンをそれぞれ含んで構成
される場合に特に有効である。しかしながら、本発明は
また、並列データが供給されるバスシステムのビット幅
より少ない数の接続ワイヤによってオフ−チップで直列
データが送信される場合にも有効に使用できる。幅の広
い並列バスをオフ−チップで接続する必要性が排除され
ることは本発明の重要な面である。
【００２４】外部装置には、該外部装置にローカルな別
のメモリが設けられてもよい。この場合の外部ポート
は、オン−チップ機能回路に対して、そのローカルメモ
リに加えて前記別のメモリにアクセスさせるように作動
可能な接続点を提供する。機能回路がコードを実行でき
るプロセッサである場合、ここで説明されるパケットコ
ンバータは、命令コードを外部ポートを介して外部装置
からプロセッサ用のローカルメモリ内に供給して、プロ
セッサが、外部装置によって制御されて外部装置から供
給される命令コードを実行できるようにする。
のメモリが設けられてもよい。この場合の外部ポート
は、オン−チップ機能回路に対して、そのローカルメモ
リに加えて前記別のメモリにアクセスさせるように作動
可能な接続点を提供する。機能回路がコードを実行でき
るプロセッサである場合、ここで説明されるパケットコ
ンバータは、命令コードを外部ポートを介して外部装置
からプロセッサ用のローカルメモリ内に供給して、プロ
セッサが、外部装置によって制御されて外部装置から供
給される命令コードを実行できるようにする。
【００２５】診断制御回路は、並列バスシステムに接続
されたチップ上に設けることができ、前記外部ポートを
介したオフ−チップ供給のためにバスシステムに診断情
報を送信するように作動可能とすることができる。ま
た、この回路は、診断目的のためのオン−チップレジス
タにアクセスできるとともにオン−チップレジスタを制
御できる。
されたチップ上に設けることができ、前記外部ポートを
介したオフ−チップ供給のためにバスシステムに診断情
報を送信するように作動可能とすることができる。ま
た、この回路は、診断目的のためのオン−チップレジス
タにアクセスできるとともにオン−チップレジスタを制
御できる。
【００２６】本発明の別の態様によれば、オン−チップ
バスシステムに接続され、該バスシステムから受信され
る並列データに応答して作動を実行する機能回路を含ん
で構成された単一チップ集積回路装置と、外部装置との
間の通信を実行する方法であって、前記外部装置におい
て、前記機能回路によって実行される作動を定義する直
列データパケット及び情報についての性質を示すパケッ
ト識別子をそれぞれ含んだ直列データパケットを公式化
し、前記単一チップ集積回路装置の外部ポートの直列入
力コネクタを介して前記直列データパケットを送信し、
前記直列入力コンバータを介して前記外部装置から供給
された直列パケットの前記パケット識別子を読み出し
て、該パケット識別子によって識別されたパケットの性
質に応じて、前記機能回路を必要とせずに前記直列デー
タパケットを並列データに変換し、前記並列データを前
記バスシステムを介して前記機能回路に供給して、前記
機能回路に前記直列パケットに含まれる前記情報に応じ
た作動を実行させる、ことからなる通信方法が提供され
る。
バスシステムに接続され、該バスシステムから受信され
る並列データに応答して作動を実行する機能回路を含ん
で構成された単一チップ集積回路装置と、外部装置との
間の通信を実行する方法であって、前記外部装置におい
て、前記機能回路によって実行される作動を定義する直
列データパケット及び情報についての性質を示すパケッ
ト識別子をそれぞれ含んだ直列データパケットを公式化
し、前記単一チップ集積回路装置の外部ポートの直列入
力コネクタを介して前記直列データパケットを送信し、
前記直列入力コンバータを介して前記外部装置から供給
された直列パケットの前記パケット識別子を読み出し
て、該パケット識別子によって識別されたパケットの性
質に応じて、前記機能回路を必要とせずに前記直列デー
タパケットを並列データに変換し、前記並列データを前
記バスシステムを介して前記機能回路に供給して、前記
機能回路に前記直列パケットに含まれる前記情報に応じ
た作動を実行させる、ことからなる通信方法が提供され
る。
【００２７】パケット識別子が各直列パケットの長さを
示す場合、これは直列／並列変換の制御に使用されて、
パケットの長さがバスシステムのビット幅より大きいビ
ット長さを持つとして識別されると、直列パケットがバ
スシステム上に順次配置される連続した並列データセッ
トに変換される。このように、１つの直列パケットがバ
スタイムの１サイクル以上を要して並列バス上に変換さ
れる。
示す場合、これは直列／並列変換の制御に使用されて、
パケットの長さがバスシステムのビット幅より大きいビ
ット長さを持つとして識別されると、直列パケットがバ
スシステム上に順次配置される連続した並列データセッ
トに変換される。このように、１つの直列パケットがバ
スタイムの１サイクル以上を要して並列バス上に変換さ
れる。
【００２８】上記のように、パケットコンバータは、一
方では、パケット通信プロトコルを使用してチップ境界
における制限された数のピンを介してポートと通信し、
他方では、「並列バスシステム」を介して種々のオン−
チップ「リソース」と通信するターゲットチップ上に挿
入される。パケットコンバータは、ホストと１つのオン
−チップリソースとの間のインターフェースとして、他
のオン−チップリソースを必要とすることなく、また、
影響を与えることなく作動する。パケット通信は、ホス
トによって、または、ターゲットリソースのうちの１つ
によって開始されてもよい。
方では、パケット通信プロトコルを使用してチップ境界
における制限された数のピンを介してポートと通信し、
他方では、「並列バスシステム」を介して種々のオン−
チップ「リソース」と通信するターゲットチップ上に挿
入される。パケットコンバータは、ホストと１つのオン
−チップリソースとの間のインターフェースとして、他
のオン−チップリソースを必要とすることなく、また、
影響を与えることなく作動する。パケット通信は、ホス
トによって、または、ターゲットリソースのうちの１つ
によって開始されてもよい。
【００２９】パケット通信プロトコルの正確な形式は重
要ではないが、プロトコルはいずれかの方向に通過する
情報にオーバヘッドを加える。例えば、通過する情報の
完全な状態を保証するフロー制御についての何らかの形
式のようなものである。各パケットは、１方向を通過す
る情報を含むメッセージを含んで構成され、また、通過
するパケットにどのような変換をパケットコンバータが
実行するかを決定するパケット識別子を含む。
要ではないが、プロトコルはいずれかの方向に通過する
情報にオーバヘッドを加える。例えば、通過する情報の
完全な状態を保証するフロー制御についての何らかの形
式のようなものである。各パケットは、１方向を通過す
る情報を含むメッセージを含んで構成され、また、通過
するパケットにどのような変換をパケットコンバータが
実行するかを決定するパケット識別子を含む。
【００３０】オン−チップリソースとパケットコンバー
タとの間に複数の接続点がある場合、ホストからのパケ
ットはどの接続点を使用するかを決定するアドレスを含
む。パケット識別子は、パケットの長さに関する情報を
含むことができる。これは、要求されたバスサイクルの
数を制御するために並列バスシステム上を１サイクルで
転送できるより多くの情報を、パケットが含む場合に有
用である。
タとの間に複数の接続点がある場合、ホストからのパケ
ットはどの接続点を使用するかを決定するアドレスを含
む。パケット識別子は、パケットの長さに関する情報を
含むことができる。これは、要求されたバスサイクルの
数を制御するために並列バスシステム上を１サイクルで
転送できるより多くの情報を、パケットが含む場合に有
用である。
【００３１】パケット識別子は、応答が予測されるかど
うかの決定をするための情報を含んでもよい。パケット
コンバータは、単にこの情報を通過させるだけか、また
は、この情報を記憶して応答を待つ。このように、パケ
ット識別子は、パケットを４タイプのパケットの１つに
類別する。この情報は上記のように（変換または予測さ
れる応答のために）使用できるか、または、単に通過す
る。４タイプのパケットは以下のとおりである。
うかの決定をするための情報を含んでもよい。パケット
コンバータは、単にこの情報を通過させるだけか、また
は、この情報を記憶して応答を待つ。このように、パケ
ット識別子は、パケットを４タイプのパケットの１つに
類別する。この情報は上記のように（変換または予測さ
れる応答のために）使用できるか、または、単に通過す
る。４タイプのパケットは以下のとおりである。
【００３２】ａ）パケットが、イニシエータから受信部
までを通過する順方向の情報を含む（これは「ｐｏｋ
ｅ」または書き込みとして参照される）。 ｂ）パケットが、次のパケット内を受信部からイニシエ
ータまで戻って通過する逆方向の情報の要求である（こ
れは「ｐｅｅｋ」または読み出し要求として参照され
る）。
までを通過する順方向の情報を含む（これは「ｐｏｋ
ｅ」または書き込みとして参照される）。 ｂ）パケットが、次のパケット内を受信部からイニシエ
ータまで戻って通過する逆方向の情報の要求である（こ
れは「ｐｅｅｋ」または読み出し要求として参照され
る）。
【００３３】ｃ）パケットが、前回要求パケットに応答
して通過する逆方向の情報である（これは「ｐｅｅｋｅ
ｄ」、読み出しデータまたは読み出し応答として参照さ
れる）。 ｄ）パケットが、特定事象のタイミングに関する情報に
ついての制御ポイントを示し、事象のソースまたは宛先
を含む（これはトリガまたは事象として参照される）。
して通過する逆方向の情報である（これは「ｐｅｅｋｅ
ｄ」、読み出しデータまたは読み出し応答として参照さ
れる）。 ｄ）パケットが、特定事象のタイミングに関する情報に
ついての制御ポイントを示し、事象のソースまたは宛先
を含む（これはトリガまたは事象として参照される）。
【００３４】特に、オン−チップバスシステムは、オン
−チップメモリ、外部メモリインタフェースを介したオ
フ−チップメモリ、オン−チップ自律機能（例えばＣＰ
Ｕ）、他のオン−チップ機能、さらに適宜なインタフェ
ースを介したオフ−チップ機能等の他のリソースとアク
セスする手段を提供する。オン−チップバスシステム
は、アクセス手段を提供するものとして知られる、任意
のアービトレーション、経路指定、変換、中間ストレー
ジ及びバッファリングを含む。
−チップメモリ、外部メモリインタフェースを介したオ
フ−チップメモリ、オン−チップ自律機能（例えばＣＰ
Ｕ）、他のオン−チップ機能、さらに適宜なインタフェ
ースを介したオフ−チップ機能等の他のリソースとアク
セスする手段を提供する。オン−チップバスシステム
は、アクセス手段を提供するものとして知られる、任意
のアービトレーション、経路指定、変換、中間ストレー
ジ及びバッファリングを含む。
【００３５】本発明で記載される実施例では、オン−チ
ップリソースを監視し、制御し、又は監視及び制御する
ことができる。リソースがストレージ又はメモリの場
合、監視は読み出しで行われ、制御は書き込みで行われ
る。リソースがＣＰＵ等のオン−チップ自律機能の場
合、監視は、レジスタ及び状態が参照できることを提供
し、制御は、開始（ブーティング）、停止及び転換（事
象、割り込みまたはトラップを使用）を含む。いくつか
のリソースは、ホストから自律または独立して、ホスト
との通信を開始する。リソースの監視は非割り込みであ
り、チップのどんな機能の実行または待ち時間に何の影
響も与えない。これは、システムの高い実行性や診断目
的にとって理想的である。
ップリソースを監視し、制御し、又は監視及び制御する
ことができる。リソースがストレージ又はメモリの場
合、監視は読み出しで行われ、制御は書き込みで行われ
る。リソースがＣＰＵ等のオン−チップ自律機能の場
合、監視は、レジスタ及び状態が参照できることを提供
し、制御は、開始（ブーティング）、停止及び転換（事
象、割り込みまたはトラップを使用）を含む。いくつか
のリソースは、ホストから自律または独立して、ホスト
との通信を開始する。リソースの監視は非割り込みであ
り、チップのどんな機能の実行または待ち時間に何の影
響も与えない。これは、システムの高い実行性や診断目
的にとって理想的である。
【００３６】好ましい実施例において、本発明は診断手
順を実行するのに特に有用な以下の特徴を提供する。 １．リアルタイム診断をサポートするための、ホストプ
ロセッサから独立した、プライベートリンクを備えた
（メッセージコンバータ形式の）ハードウエア ２．ホストプロセッサからターゲットメモリ及び診断レ
ジスタへのアクセス ３．ターゲットプロセッサから診断機能へのアクセス ４．ターゲットからホストメモリへのアクセス ５．ホストからターゲットプロセッサをブートするため
の機能を有するターゲットプロセッサとサブシステムの
制御
順を実行するのに特に有用な以下の特徴を提供する。 １．リアルタイム診断をサポートするための、ホストプ
ロセッサから独立した、プライベートリンクを備えた
（メッセージコンバータ形式の）ハードウエア ２．ホストプロセッサからターゲットメモリ及び診断レ
ジスタへのアクセス ３．ターゲットプロセッサから診断機能へのアクセス ４．ターゲットからホストメモリへのアクセス ５．ホストからターゲットプロセッサをブートするため
の機能を有するターゲットプロセッサとサブシステムの
制御
【００３７】
【発明の実施の形態】本発明を更に理解し、どのように
実施するかを添付の図面を参照して説明する。図１は、
テストアクセスポート（ＴＡＰ）コントローラ４とチッ
プ境界スキャンチェイン１０とを有する集積回路２を概
略的に示す。ＴＡＰコントローラ４は、ライン１４上の
テストクロック信号ＴＣＫと、ライン１６上のテストモ
ード選択信号ＴＭＳと、ライン１８上のテストデータ入
力信号ＴＤＩと、ライン２２上のテストリセット入力信
号ＴＲＳＴ＊と、をオフ−チップから受信する。ＴＡＰ
コントローラ４は、ライン２０上のテストデータ出力信
号ＴＤＯをオフ−チップに出力する。ＴＡＰコントロー
ラ４はまた、ライン１２上の装置識別子信号ＤＥＶＩＣ
ＥＩＤを受信する。図１において、装置識別子信号ＤＥ
ＶＩＣＥＩＤは、集積回路内でアースに接続された信号
ライン１２として示される。信号ライン１２はマルチビ
ットワイヤでよく、また、装置識別子信号ＤＥＶＩＣＥ
ＩＤは集積回路上またはオフ−チップ上のいずれかから
発生できる。信号ライン１２がマルチビットワイヤの場
合には、各ビットがチップ上の低レベルロジックまたは
高レベルロジックのいずれかに接続される。ＴＡＰコン
トローラ４は、ライン２８上のスキャンデータ入力信号
ＳＣＡＮＩＮと、ライン３８上のテストクロック信号Ｔ
ＥＳＴＣＬＫと、ライン２４上のスキャンテストモード
ＳＣＡＮＭＯＤＥの選択を示す信号と、をライン２６上
の診断モードＤＩＡＧＭＯＤＥの選択を示す信号と、を
オン−チップ回路に出力する。チップ境界スキャンチェ
イン１０は、ライン２８上のスキャンデータ入力信号Ｓ
ＣＡＮＩＮと、ライン２４上のスキャンテストモード信
号ＳＣＡＮＭＯＤＥと、を入力として受信し、ライン３
４上のスキャンデータ出力信号ＳＣＡＮＯＵＴをＴＡＰ
コントローラ４に出力する。本発明では、ライン２８上
のスキャンデータ入力信号ＳＣＡＮＩＮはまた、後述す
るように、診断のためにオン−チップソース／宛先ロジ
ックに接続される。本発明では、ソース／宛先ロジック
は、入力信号ＤＩＡＧＳＣＡＮＯＵＴをライン３６上で
ＴＡＰコントローラ４に供給する。
実施するかを添付の図面を参照して説明する。図１は、
テストアクセスポート（ＴＡＰ）コントローラ４とチッ
プ境界スキャンチェイン１０とを有する集積回路２を概
略的に示す。ＴＡＰコントローラ４は、ライン１４上の
テストクロック信号ＴＣＫと、ライン１６上のテストモ
ード選択信号ＴＭＳと、ライン１８上のテストデータ入
力信号ＴＤＩと、ライン２２上のテストリセット入力信
号ＴＲＳＴ＊と、をオフ−チップから受信する。ＴＡＰ
コントローラ４は、ライン２０上のテストデータ出力信
号ＴＤＯをオフ−チップに出力する。ＴＡＰコントロー
ラ４はまた、ライン１２上の装置識別子信号ＤＥＶＩＣ
ＥＩＤを受信する。図１において、装置識別子信号ＤＥ
ＶＩＣＥＩＤは、集積回路内でアースに接続された信号
ライン１２として示される。信号ライン１２はマルチビ
ットワイヤでよく、また、装置識別子信号ＤＥＶＩＣＥ
ＩＤは集積回路上またはオフ−チップ上のいずれかから
発生できる。信号ライン１２がマルチビットワイヤの場
合には、各ビットがチップ上の低レベルロジックまたは
高レベルロジックのいずれかに接続される。ＴＡＰコン
トローラ４は、ライン２８上のスキャンデータ入力信号
ＳＣＡＮＩＮと、ライン３８上のテストクロック信号Ｔ
ＥＳＴＣＬＫと、ライン２４上のスキャンテストモード
ＳＣＡＮＭＯＤＥの選択を示す信号と、をライン２６上
の診断モードＤＩＡＧＭＯＤＥの選択を示す信号と、を
オン−チップ回路に出力する。チップ境界スキャンチェ
イン１０は、ライン２８上のスキャンデータ入力信号Ｓ
ＣＡＮＩＮと、ライン２４上のスキャンテストモード信
号ＳＣＡＮＭＯＤＥと、を入力として受信し、ライン３
４上のスキャンデータ出力信号ＳＣＡＮＯＵＴをＴＡＰ
コントローラ４に出力する。本発明では、ライン２８上
のスキャンデータ入力信号ＳＣＡＮＩＮはまた、後述す
るように、診断のためにオン−チップソース／宛先ロジ
ックに接続される。本発明では、ソース／宛先ロジック
は、入力信号ＤＩＡＧＳＣＡＮＯＵＴをライン３６上で
ＴＡＰコントローラ４に供給する。
【００３８】以下に詳細に説明する図５は、ソース／宛
先ロジックを構成する構成要素を示す。ソース／宛先ロ
ジックは、少なくともオン−チップバスシステムに接続
されるプロセッサであり、オン−チップバスシステムは
これに接続されたオン−チップメモリを有する。オフ−
チップメモリもまたこのようなバスシステムに直接接続
できる。オン−チップソース／宛先ロジックはまた、Ｄ
ＭＡエンジン又はＥＭＩインタフェースを備えた他の機
能回路を持つ。
先ロジックを構成する構成要素を示す。ソース／宛先ロ
ジックは、少なくともオン−チップバスシステムに接続
されるプロセッサであり、オン−チップバスシステムは
これに接続されたオン−チップメモリを有する。オフ−
チップメモリもまたこのようなバスシステムに直接接続
できる。オン−チップソース／宛先ロジックはまた、Ｄ
ＭＡエンジン又はＥＭＩインタフェースを備えた他の機
能回路を持つ。
【００３９】ＴＡＰコントローラ４は、標準演算に必要
であり且つ本発明で要求される回路ブロックを備えて図
２に概略的に示される。図２を参照すると、ＴＡＰコン
トローラ４はその基本形式において、ステートマシン５
０と、ＩＤレジスタ４２と、命令レジスタ４４と、命令
デコーダ４６と、バイパスラッチ４８と、データマルチ
プレクサ５２と、命令／データマルチプレクサ５４と、
ラッチ５６と、インバータ６０と、を含んで構成され
る。命令レジスタ４４は、ライン１８上のテストデータ
入力信号ＴＤＩを受信し、バス６２への並列命令とライ
ン７６上への直列出力とを発生し、また、ライン８２上
の命令制御入力信号を受信する。命令デコーダ４６は、
バス６２上の並列命令とライン８４上のデコーダ制御入
力信号とを受信して、信号ＳＣＡＮＭＯＤＥ及び信号Ｄ
ＩＡＧＭＯＤＥをライン２４及び２６それぞれに、ま
た、ライン７０上に並列データマルチプレクサ選択信号
を発生する。バイパスラッチ４８は、ライン１８上のテ
ストデータ入力信号ＴＤＩを受信し、ライン７２上に出
力信号を発生する。ＩＤレジスタ４２は、ライン１２上
の並列の信号ＤＥＶＩＣＥＩＤを受信し、ライン６８上
に直列の装置識別子出力信号を発生する。データマルチ
プレクサ５２は、ライン６８上のＩＤレジスタ４２の出
力信号と、ライン７２上のバイパスラッチ４８の出力信
号と、ライン３４上の信号ＳＣＡＮＯＵＴと、ライン３
６上の信号ＤＩＡＧＳＣＡＮＯＵＴと、ライン７０上の
データマルチプレクサ選択信号と、を受信する。データ
マルチプレクサ５２は、ライン７４上に出力を発生す
る。命令／データマルチプレクサ５４は、ライン７６上
の直列出力と、ライン７４上のデータマルチプレクサの
出力と、ライン７８上の命令／データマルチプレクサ選
択信号と、を受信する。命令／データマルチプレクサ５
４は、ライン８０上に出力を発生する。ラッチ５６は、
ライン８０上の命令／データマルチプレクサ５４の出力
を受信し、ライン２０上にテストデータ出力信号ＴＤＯ
を発生する。ステートマシン５０は、ライン１６上の信
号ＴＭＳと、ライン２２上の信号ＴＲＳＴ＊と、を受信
する。ステートマシン５０は、ライン７８への命令／デ
ータマルチプレクサ選択信号と、ライン８２への命令制
御入力信号と、ライン８４へのデコーダ制御入力信号
と、を発生する。ＩＤレジスタ４２、命令レジスタ４
４、命令デコーダ４６、バイパスラッチ４８、ステート
マシン５０、及びデータコンバータ５７は、それぞれラ
イン１４上のテストクロック信号ＴＣＫを受信する。ラ
ッチ５６は、ライン６４上のインバータ６０を介して反
転されたテストクロック信号ＴＣＫを受信する。テスト
クロック信号ＴＣＫとテストデータ入力信号ＴＤＩは、
ライン３８の出力ＴＥＳＴＣＬＫ及びライン２８の出力
ＳＣＡＮＩＮとしてそれぞれ直接接続される。
であり且つ本発明で要求される回路ブロックを備えて図
２に概略的に示される。図２を参照すると、ＴＡＰコン
トローラ４はその基本形式において、ステートマシン５
０と、ＩＤレジスタ４２と、命令レジスタ４４と、命令
デコーダ４６と、バイパスラッチ４８と、データマルチ
プレクサ５２と、命令／データマルチプレクサ５４と、
ラッチ５６と、インバータ６０と、を含んで構成され
る。命令レジスタ４４は、ライン１８上のテストデータ
入力信号ＴＤＩを受信し、バス６２への並列命令とライ
ン７６上への直列出力とを発生し、また、ライン８２上
の命令制御入力信号を受信する。命令デコーダ４６は、
バス６２上の並列命令とライン８４上のデコーダ制御入
力信号とを受信して、信号ＳＣＡＮＭＯＤＥ及び信号Ｄ
ＩＡＧＭＯＤＥをライン２４及び２６それぞれに、ま
た、ライン７０上に並列データマルチプレクサ選択信号
を発生する。バイパスラッチ４８は、ライン１８上のテ
ストデータ入力信号ＴＤＩを受信し、ライン７２上に出
力信号を発生する。ＩＤレジスタ４２は、ライン１２上
の並列の信号ＤＥＶＩＣＥＩＤを受信し、ライン６８上
に直列の装置識別子出力信号を発生する。データマルチ
プレクサ５２は、ライン６８上のＩＤレジスタ４２の出
力信号と、ライン７２上のバイパスラッチ４８の出力信
号と、ライン３４上の信号ＳＣＡＮＯＵＴと、ライン３
６上の信号ＤＩＡＧＳＣＡＮＯＵＴと、ライン７０上の
データマルチプレクサ選択信号と、を受信する。データ
マルチプレクサ５２は、ライン７４上に出力を発生す
る。命令／データマルチプレクサ５４は、ライン７６上
の直列出力と、ライン７４上のデータマルチプレクサの
出力と、ライン７８上の命令／データマルチプレクサ選
択信号と、を受信する。命令／データマルチプレクサ５
４は、ライン８０上に出力を発生する。ラッチ５６は、
ライン８０上の命令／データマルチプレクサ５４の出力
を受信し、ライン２０上にテストデータ出力信号ＴＤＯ
を発生する。ステートマシン５０は、ライン１６上の信
号ＴＭＳと、ライン２２上の信号ＴＲＳＴ＊と、を受信
する。ステートマシン５０は、ライン７８への命令／デ
ータマルチプレクサ選択信号と、ライン８２への命令制
御入力信号と、ライン８４へのデコーダ制御入力信号
と、を発生する。ＩＤレジスタ４２、命令レジスタ４
４、命令デコーダ４６、バイパスラッチ４８、ステート
マシン５０、及びデータコンバータ５７は、それぞれラ
イン１４上のテストクロック信号ＴＣＫを受信する。ラ
ッチ５６は、ライン６４上のインバータ６０を介して反
転されたテストクロック信号ＴＣＫを受信する。テスト
クロック信号ＴＣＫとテストデータ入力信号ＴＤＩは、
ライン３８の出力ＴＥＳＴＣＬＫ及びライン２８の出力
ＳＣＡＮＩＮとしてそれぞれ直接接続される。
【００４０】集積回路２のテストを実行する際のＴＡＰ
コントローラ４の作動は、ＩＥＥＥ１１４９．１−１９
９０に詳細に説明されている。本質的に、有限長さのス
キャンチェインは、チップ境界スキャンチェイン１０に
よって形成されるチェインのように集積回路上で形成さ
れる。ＴＡＰコントローラ４は、ＩＥＥＥ基準１１４
９．１−１９９０によって定義される同期有限ステート
マシンである。ＩＥＥＥ基準１１４９．１−１９９０
は、集積回路に含むことのできるテストロジックを定義
して、集積回路間の相互接続のテスト、集積回路自体の
テスト、集積回路の通常作動中における回路動作の監視
又は修正の標準的な方法を提供する。
コントローラ４の作動は、ＩＥＥＥ１１４９．１−１９
９０に詳細に説明されている。本質的に、有限長さのス
キャンチェインは、チップ境界スキャンチェイン１０に
よって形成されるチェインのように集積回路上で形成さ
れる。ＴＡＰコントローラ４は、ＩＥＥＥ基準１１４
９．１−１９９０によって定義される同期有限ステート
マシンである。ＩＥＥＥ基準１１４９．１−１９９０
は、集積回路に含むことのできるテストロジックを定義
して、集積回路間の相互接続のテスト、集積回路自体の
テスト、集積回路の通常作動中における回路動作の監視
又は修正の標準的な方法を提供する。
【００４１】集積回路２の通常作動中、ＴＡＰコントロ
ーラ４は、リセット状態にあり、その入力と出力は全て
非作動である。ＩＥＥＥ基準１１４９．１−１９９０に
よるテストアクセスポートを使用したテストを実行する
場合、ＴＡＰコントローラは前記基準の定義に従って作
動する。このようなテストモードでは、ＴＡＰコントロ
ーラ４は少なくとも１つの作動のテストモードを選択で
きる。１つの可能なテストモードはスキャンテストモー
ドであり、これはライン２４上の信号ＳＣＡＮＭＯＤＥ
を設定することにより選択される。スキャンテストモー
ドでは、集積回路２上のスキャンチェインがテストのた
めに選択される。本実施形態において、チップ境界スキ
ャンチェイン１０が信号ＳＣＡＮＭＯＤＥによって選択
される。このようなスキャンテストは、単にスキャンチ
ェインの一端にデータを入力し、同一データがスキャン
チェインの他端で出力されることを確認するためにチェ
ックをすることを含む。或いは、オン−チップの機能ロ
ジックに入力されるデータをスキャンし、１以上のクロ
ックサイクルでチップを機能的にクロックして、機能ロ
ジックの出力をスキャンするような、より複雑なスキャ
ン操作を実行できる。オン−チップの任意の接続点また
は回路をテスト用に接続してスキャンチェインを形成で
きる。チップ境界スキャンチェイン１０は、テストモー
ドで制御されて集積回路２の全ての入力／出力ポートを
接続する一連のフリップフロップである。このようなス
キャンテスティングの完全な理解はＩＥＥＥ基準１１４
９．１−１９９０を参照することから求められる。スキ
ャンテスティングをどのように実行するかの特定の例と
して、ヨーロッパ特許出願公開第０６９８８９０号、第
０７０２２３９号、第０７０２２４０号、第０７０２２
４１号、第０７０２２４２号、第０７０２２４３号、第
０７０９６８８号が挙げられる。
ーラ４は、リセット状態にあり、その入力と出力は全て
非作動である。ＩＥＥＥ基準１１４９．１−１９９０に
よるテストアクセスポートを使用したテストを実行する
場合、ＴＡＰコントローラは前記基準の定義に従って作
動する。このようなテストモードでは、ＴＡＰコントロ
ーラ４は少なくとも１つの作動のテストモードを選択で
きる。１つの可能なテストモードはスキャンテストモー
ドであり、これはライン２４上の信号ＳＣＡＮＭＯＤＥ
を設定することにより選択される。スキャンテストモー
ドでは、集積回路２上のスキャンチェインがテストのた
めに選択される。本実施形態において、チップ境界スキ
ャンチェイン１０が信号ＳＣＡＮＭＯＤＥによって選択
される。このようなスキャンテストは、単にスキャンチ
ェインの一端にデータを入力し、同一データがスキャン
チェインの他端で出力されることを確認するためにチェ
ックをすることを含む。或いは、オン−チップの機能ロ
ジックに入力されるデータをスキャンし、１以上のクロ
ックサイクルでチップを機能的にクロックして、機能ロ
ジックの出力をスキャンするような、より複雑なスキャ
ン操作を実行できる。オン−チップの任意の接続点また
は回路をテスト用に接続してスキャンチェインを形成で
きる。チップ境界スキャンチェイン１０は、テストモー
ドで制御されて集積回路２の全ての入力／出力ポートを
接続する一連のフリップフロップである。このようなス
キャンテスティングの完全な理解はＩＥＥＥ基準１１４
９．１−１９９０を参照することから求められる。スキ
ャンテスティングをどのように実行するかの特定の例と
して、ヨーロッパ特許出願公開第０６９８８９０号、第
０７０２２３９号、第０７０２２４０号、第０７０２２
４１号、第０７０２２４２号、第０７０２２４３号、第
０７０９６８８号が挙げられる。
【００４２】ＩＥＥＥ基準１１４９．１−１９９０のテ
ストアクセスポートを使用する公知のテストモードの特
徴は、スキャンチェインが有限の長さか又は閉ループで
あること、また、テストデータ出力信号ＴＤＯがテスト
データ入力信号ＴＤＩに依存するとともに、テストデー
タ入力信号との時間関係を持つことである。本実施形態
では、作動の診断モードは、ＩＥＥＥ基準１１４９．１
−１９９０と一致するオン−チップのソース／宛先ロジ
ックの診断手順を実行するために提供される。このよう
な診断テストモードでは、テストデータ出力信号ＴＤＯ
はテストデータ入力信号ＴＤＩに依存しないので、この
テストデータ入力信号との時間関係を持たない。テスト
データ入力信号ＴＤＩとテストデータ出力信号ＴＤＯと
の間のチェインは、無限の長さまたは開ループであると
考えられる。診断モードでは、ＴＡＰコントローラ４
は、全ての正常な機能を提供しながら、付加的に全二重
の、フロー制御された、束縛されない直列データを、こ
れがデータの形式であるとは気づかずに伝える転送エー
ジェントとして作動する。逆に、ＴＡＰコントローラ４
は、通常はどんなフロー制御もせずに選択されたテスト
チェインを通過する単一のデータストリームを処理す
る。
ストアクセスポートを使用する公知のテストモードの特
徴は、スキャンチェインが有限の長さか又は閉ループで
あること、また、テストデータ出力信号ＴＤＯがテスト
データ入力信号ＴＤＩに依存するとともに、テストデー
タ入力信号との時間関係を持つことである。本実施形態
では、作動の診断モードは、ＩＥＥＥ基準１１４９．１
−１９９０と一致するオン−チップのソース／宛先ロジ
ックの診断手順を実行するために提供される。このよう
な診断テストモードでは、テストデータ出力信号ＴＤＯ
はテストデータ入力信号ＴＤＩに依存しないので、この
テストデータ入力信号との時間関係を持たない。テスト
データ入力信号ＴＤＩとテストデータ出力信号ＴＤＯと
の間のチェインは、無限の長さまたは開ループであると
考えられる。診断モードでは、ＴＡＰコントローラ４
は、全ての正常な機能を提供しながら、付加的に全二重
の、フロー制御された、束縛されない直列データを、こ
れがデータの形式であるとは気づかずに伝える転送エー
ジェントとして作動する。逆に、ＴＡＰコントローラ４
は、通常はどんなフロー制御もせずに選択されたテスト
チェインを通過する単一のデータストリームを処理す
る。
【００４３】テストモードにおけるＴＡＰコントローラ
４の作動の大要を、図１及び図２を参照して説明する。
図２においては、信号ＳＣＡＮＩＮはテストデータ入力
信号ＴＤＩに直接接続しているが、一定の状況では、信
号ＳＣＡＮＩＮは信号ＴＤＩの修正バージョンであって
もよい。同様に、テストクロック信号ＴＥＳＴＣＬＫは
テストクロック信号ＴＣＫに直接接続しているが、一定
の状況では、信号ＴＣＫの修正バージョンであることが
要求される。
４の作動の大要を、図１及び図２を参照して説明する。
図２においては、信号ＳＣＡＮＩＮはテストデータ入力
信号ＴＤＩに直接接続しているが、一定の状況では、信
号ＳＣＡＮＩＮは信号ＴＤＩの修正バージョンであって
もよい。同様に、テストクロック信号ＴＥＳＴＣＬＫは
テストクロック信号ＴＣＫに直接接続しているが、一定
の状況では、信号ＴＣＫの修正バージョンであることが
要求される。
【００４４】作動のテストモードでは、テストデータ入
力信号ＴＤＩとテストモード選択信号ＴＭＳは、テスト
クロック信号ＴＣＫの制御下でＴＡＰコントローラ４に
直列形式で供給される。ステートマシン５０は、テスト
クロック信号ＴＣＫの各動作エッジでテストモード選択
信号ＴＭＳの値に作用して、ＩＥＥＥ基準１１４９．１
−１９９０によって定義されるようにその状態を反復さ
せる。テストリセット信号ＴＲＳＴ＊は、ＩＥＥＥ基準
１１４９．１−１９９０に応じた低ロジック状態にある
時、ＴＡＰコントローラ４の非同期初期化を提供する。
命令レジスタ４４は、テストクロック信号ＴＣＫによっ
てクロックされて、ステートマシン５０からのライン８
２上の命令制御入力信号の制御下でテストデータ入力信
号ＴＤＩから直列形式で命令をロードする。命令が、命
令レジスタ４４内に直列にロードされると、この命令
は、ステートマシン５０からのライン８４上のデコーダ
制御入力信号の制御下で、命令バス６２を経由して命令
デコーダ４６に並列に転送される。ここで記憶された命
令に従って、命令デコーダ４６は、実行されるのがスキ
ャンテストか或いは診断テストかに応じて信号ＳＣＡＮ
ＭＯＤＥまたは信号ＤＩＡＧＭＯＤＥのいずれか一方を
設定する。命令レジスタ４４及び命令デコーダ４６のロ
ーディングは、ＩＥＥＥ基準１１４９．１−１９９０に
従ってステートマシン５０により制御される。命令デコ
ーダ４６によってデコードされた命令に応じて、また、
以下に更に説明するように、命令デコーダ４６のライン
７０上の並列出力は、データマルチプレクサ５２を制御
して、その入力の１つを出力ライン７４に接続する。同
様に、ステートマシン５０のライン７８上の出力は、命
令／データマルチプレクサ５２を制御して、その入力の
１つをライン８０上の出力に接続する。
力信号ＴＤＩとテストモード選択信号ＴＭＳは、テスト
クロック信号ＴＣＫの制御下でＴＡＰコントローラ４に
直列形式で供給される。ステートマシン５０は、テスト
クロック信号ＴＣＫの各動作エッジでテストモード選択
信号ＴＭＳの値に作用して、ＩＥＥＥ基準１１４９．１
−１９９０によって定義されるようにその状態を反復さ
せる。テストリセット信号ＴＲＳＴ＊は、ＩＥＥＥ基準
１１４９．１−１９９０に応じた低ロジック状態にある
時、ＴＡＰコントローラ４の非同期初期化を提供する。
命令レジスタ４４は、テストクロック信号ＴＣＫによっ
てクロックされて、ステートマシン５０からのライン８
２上の命令制御入力信号の制御下でテストデータ入力信
号ＴＤＩから直列形式で命令をロードする。命令が、命
令レジスタ４４内に直列にロードされると、この命令
は、ステートマシン５０からのライン８４上のデコーダ
制御入力信号の制御下で、命令バス６２を経由して命令
デコーダ４６に並列に転送される。ここで記憶された命
令に従って、命令デコーダ４６は、実行されるのがスキ
ャンテストか或いは診断テストかに応じて信号ＳＣＡＮ
ＭＯＤＥまたは信号ＤＩＡＧＭＯＤＥのいずれか一方を
設定する。命令レジスタ４４及び命令デコーダ４６のロ
ーディングは、ＩＥＥＥ基準１１４９．１−１９９０に
従ってステートマシン５０により制御される。命令デコ
ーダ４６によってデコードされた命令に応じて、また、
以下に更に説明するように、命令デコーダ４６のライン
７０上の並列出力は、データマルチプレクサ５２を制御
して、その入力の１つを出力ライン７４に接続する。同
様に、ステートマシン５０のライン７８上の出力は、命
令／データマルチプレクサ５２を制御して、その入力の
１つをライン８０上の出力に接続する。
【００４５】ＩＤレジスタ４２は、ライン１２上の並列
の信号ＤＥＶＩＣＥＩＤを受信する。ＩＤレジスタ４２
は、チップ識別子を記憶し、そのチップ識別子は、ＩＤ
レジスタ４２からライン６８を介してテストデータ出力
信号ＴＤＯにスキャンされる。チップ識別子は集積回路
２を識別する。一つの作動モードにおいて、命令デコー
ダ４６によってデコードされた命令は、マルチプレクサ
５２が制御されてライン６８上のその入力をライン７４
上のその出力に接続し、また、命令／データマルチプレ
クサ５４が制御されてライン７４上のその入力をライン
８０上のその出力に接続する場合に、装置の一致を単に
出力するものでよい。そして、装置の一致は信号ＴＤＯ
として直列に出力される。
の信号ＤＥＶＩＣＥＩＤを受信する。ＩＤレジスタ４２
は、チップ識別子を記憶し、そのチップ識別子は、ＩＤ
レジスタ４２からライン６８を介してテストデータ出力
信号ＴＤＯにスキャンされる。チップ識別子は集積回路
２を識別する。一つの作動モードにおいて、命令デコー
ダ４６によってデコードされた命令は、マルチプレクサ
５２が制御されてライン６８上のその入力をライン７４
上のその出力に接続し、また、命令／データマルチプレ
クサ５４が制御されてライン７４上のその入力をライン
８０上のその出力に接続する場合に、装置の一致を単に
出力するものでよい。そして、装置の一致は信号ＴＤＯ
として直列に出力される。
【００４６】作動の別のモードでは、ライン７６上の直
列出力が命令／データマルチプレクサ５４によりライン
８０に接続される場合に、テストデータ出力信号ＴＤＯ
に現行命令を出力することが要求される。テスト作動の
一つのモードでは、特定の集積回路２のＴＡＰコントロ
ーラ４がテストデータ入力信号ＴＤＩをテストデータ出
力信号ＴＤＯに接続することだけが要求される。この作
動モードでは、データマルチプレクサ５２が制御されて
ライン７２上のバイパスラッチ４８の出力をライン７４
上の出力に接続し、命令／データマルチプレクサ５４が
制御されてライン７４をライン８０上の出力に接続す
る。このように、テストデータ入力信号ＴＤＩは、ラッ
チ５６を介してテストデータ出力信号ＴＤＯに接続され
る。
列出力が命令／データマルチプレクサ５４によりライン
８０に接続される場合に、テストデータ出力信号ＴＤＯ
に現行命令を出力することが要求される。テスト作動の
一つのモードでは、特定の集積回路２のＴＡＰコントロ
ーラ４がテストデータ入力信号ＴＤＩをテストデータ出
力信号ＴＤＯに接続することだけが要求される。この作
動モードでは、データマルチプレクサ５２が制御されて
ライン７２上のバイパスラッチ４８の出力をライン７４
上の出力に接続し、命令／データマルチプレクサ５４が
制御されてライン７４をライン８０上の出力に接続す
る。このように、テストデータ入力信号ＴＤＩは、ラッ
チ５６を介してテストデータ出力信号ＴＤＯに接続され
る。
【００４７】ラッチ５６は単に、テストデータ出力信号
ＴＤＯの時間制御をして、この信号がテストクロック信
号ＴＣＫの立ち下がりエッジに同期できるようにするた
めにだけ設けられたフリップフロップである。実行され
るテストモードがスキャンテストモードの場合、命令デ
コーダ４６が信号ＳＣＡＮＭＯＤＥを設定する。データ
マルチプレクサ５２が命令デコーダ４６により制御され
て、信号ＳＣＡＮＯＵＴを出力ライン７４に接続する。
命令／データマルチプレクサ５４もまた制御されてライ
ン７４をライン８０に接続して、信号ＳＣＡＮＯＵＴを
テストデータ出力信号ＴＤＯとして出力する。このよう
なスキャンテストモード中では、テストデータは、テス
トデータ入力信号ＴＤＩと直接接続する信号ＳＣＡＮＩ
Ｎ上の選択されたスキャンチェイン内にスキャンされ
る。スキャンテスティング、特に境界スキャンテスティ
ングは、ＩＥＥＥ基準１１４９．１−１９９０に十分に
説明されている。実行されるテストに応じた付加制御信
号が選択スキャンチェインに供給されて必要なテスト作
動を実行する必要がある。
ＴＤＯの時間制御をして、この信号がテストクロック信
号ＴＣＫの立ち下がりエッジに同期できるようにするた
めにだけ設けられたフリップフロップである。実行され
るテストモードがスキャンテストモードの場合、命令デ
コーダ４６が信号ＳＣＡＮＭＯＤＥを設定する。データ
マルチプレクサ５２が命令デコーダ４６により制御され
て、信号ＳＣＡＮＯＵＴを出力ライン７４に接続する。
命令／データマルチプレクサ５４もまた制御されてライ
ン７４をライン８０に接続して、信号ＳＣＡＮＯＵＴを
テストデータ出力信号ＴＤＯとして出力する。このよう
なスキャンテストモード中では、テストデータは、テス
トデータ入力信号ＴＤＩと直接接続する信号ＳＣＡＮＩ
Ｎ上の選択されたスキャンチェイン内にスキャンされ
る。スキャンテスティング、特に境界スキャンテスティ
ングは、ＩＥＥＥ基準１１４９．１−１９９０に十分に
説明されている。実行されるテストに応じた付加制御信
号が選択スキャンチェインに供給されて必要なテスト作
動を実行する必要がある。
【００４８】本実施形態では、命令デコーダ４６がライ
ン２６上の信号ＤＩＡＧＭＯＤＥを設定する場合に診断
モードに入る。更に、データマルチプレクサ５２が制御
されてライン３６上の信号ＤＩＡＧＳＣＡＮＯＵＴをラ
イン７４上の出力に接続する。これは、命令／データマ
ルチプレクサ５４を介してライン８０に、またラッチ５
６を介してテストデータ出力信号ＴＤＯに順次接続され
る。
ン２６上の信号ＤＩＡＧＭＯＤＥを設定する場合に診断
モードに入る。更に、データマルチプレクサ５２が制御
されてライン３６上の信号ＤＩＡＧＳＣＡＮＯＵＴをラ
イン７４上の出力に接続する。これは、命令／データマ
ルチプレクサ５４を介してライン８０に、またラッチ５
６を介してテストデータ出力信号ＴＤＯに順次接続され
る。
【００４９】診断モードにおいて、テストデータ入力信
号ＴＤＩとテストデータ出力信号ＴＤＯとの間の直列デ
ータフローは、スキャンテストモードに対抗するものと
しての無限の長さのシフトレジスタを通ると考えられ
る。このモードにおいて直列データフローは有限の長さ
のシフトレジスタ（シフトレジスタチェイン）を通る。
診断モードでは、テストデータ入力信号ＴＤＩとしてテ
ストアクセスポート内にシフトされた一連のビットパタ
ーンは、テストデータ出力信号としてテストアクセスポ
ートの外にシフトされた一連のビットパターンに反映さ
れない。診断データの通信は、ホストからターゲットへ
及びターゲットからホストへ（読み出し及び書き込み）
のメモリアクセス要求、ＣＰＵレジスタの状態情報、メ
モリアクセス要求に応答してホストメモリまたはターゲ
ットメモリから読み出されたデータ、ＣＰＵレジスタ内
にロードするための状態データ、及びターゲットＣＰＵ
によってアクセスされるメモリアドレスに関する情報を
含む。このように、診断モードは、データの非割り込み
モニタリングまたはデータの割り込みローディングを含
む。
号ＴＤＩとテストデータ出力信号ＴＤＯとの間の直列デ
ータフローは、スキャンテストモードに対抗するものと
しての無限の長さのシフトレジスタを通ると考えられ
る。このモードにおいて直列データフローは有限の長さ
のシフトレジスタ（シフトレジスタチェイン）を通る。
診断モードでは、テストデータ入力信号ＴＤＩとしてテ
ストアクセスポート内にシフトされた一連のビットパタ
ーンは、テストデータ出力信号としてテストアクセスポ
ートの外にシフトされた一連のビットパターンに反映さ
れない。診断データの通信は、ホストからターゲットへ
及びターゲットからホストへ（読み出し及び書き込み）
のメモリアクセス要求、ＣＰＵレジスタの状態情報、メ
モリアクセス要求に応答してホストメモリまたはターゲ
ットメモリから読み出されたデータ、ＣＰＵレジスタ内
にロードするための状態データ、及びターゲットＣＰＵ
によってアクセスされるメモリアドレスに関する情報を
含む。このように、診断モードは、データの非割り込み
モニタリングまたはデータの割り込みローディングを含
む。
【００５０】診断モードにおいて、テストアクセスポー
ト内にシフトされた直列データは、任意の所望の手段、
例えば、データチャンクを表す開始ビット及び停止ビッ
トでエンコードできる単一方向直列データストリームで
ある。同様に、テストアクセスポートを介してシフトア
ウトされたデータは、任意の所望の手段、例えば、デー
タチャンクを表す開始ビット及び停止ビットでエンコー
ドできる１方向直列データストリームである。通常、シ
フトインされたデータ及びシフトアウトされたデータ
は、同様の方法でエンコードされる。１方向入力及び出
力データストリームは、全二重の２方向直列通信を可能
にするために同時に使用される。一連の直列データビッ
トは情報バイトを構成できる。
ト内にシフトされた直列データは、任意の所望の手段、
例えば、データチャンクを表す開始ビット及び停止ビッ
トでエンコードできる単一方向直列データストリームで
ある。同様に、テストアクセスポートを介してシフトア
ウトされたデータは、任意の所望の手段、例えば、デー
タチャンクを表す開始ビット及び停止ビットでエンコー
ドできる１方向直列データストリームである。通常、シ
フトインされたデータ及びシフトアウトされたデータ
は、同様の方法でエンコードされる。１方向入力及び出
力データストリームは、全二重の２方向直列通信を可能
にするために同時に使用される。一連の直列データビッ
トは情報バイトを構成できる。
【００５１】本実施形態において、通常テストモードに
加えて作動の診断モードが提供されると、集積回路２に
は、図３に示すように、ＴＡＰコントローラ４とオン−
チップソース／宛先ロジックとの間をインタフェースす
るデータアダプタ９０が備えられる。データアダプタ９
０は、ＴＡＰコントローラ４からの入力として、ライン
２８上のスキャンデータ入力信号ＳＣＡＮＩＮと、ライ
ン３８上のテストクロック信号ＴＥＳＴＣＬＫと、ライ
ン２６上の診断モードＤＩＡＧＭＯＤＥの選択を示す信
号と、を受信する。データアダプタ９０は、ＴＡＰコン
トローラ４にライン３６上の信号ＤＩＡＧＳＣＡＮＯＵ
Ｔを出力する。データアダプタ９０は、ライン９２上の
送信データバスＴＸＤＡＴＡのオン−チップソース／宛
先ロジックからデータを受信し、ライン９４上の受信デ
ータバスＲＸＤＡＴＡのオン−チップソース／宛先ロジ
ックにデータを出力する。データアダプタ９０は、ライ
ン９６上の送信有効信号ＴＸＶＡＬＩＤを入力し、ライ
ン９８上の送信肯定応答信号ＴＸＡＣＫを出力する。両
信号は、送信データバスＴＸＤＡＴＡに関連する制御信
号である。データアダプタ９０は、ライン１００上の受
信有効信号ＲＸＶＡＬＩＤを出力し、ライン１０２上の
受信肯定応答信号ＲＸＡＣＫを入力する。両信号は、受
信データバスＲＸＤＡＴＡに関連する制御信号である。
加えて作動の診断モードが提供されると、集積回路２に
は、図３に示すように、ＴＡＰコントローラ４とオン−
チップソース／宛先ロジックとの間をインタフェースす
るデータアダプタ９０が備えられる。データアダプタ９
０は、ＴＡＰコントローラ４からの入力として、ライン
２８上のスキャンデータ入力信号ＳＣＡＮＩＮと、ライ
ン３８上のテストクロック信号ＴＥＳＴＣＬＫと、ライ
ン２６上の診断モードＤＩＡＧＭＯＤＥの選択を示す信
号と、を受信する。データアダプタ９０は、ＴＡＰコン
トローラ４にライン３６上の信号ＤＩＡＧＳＣＡＮＯＵ
Ｔを出力する。データアダプタ９０は、ライン９２上の
送信データバスＴＸＤＡＴＡのオン−チップソース／宛
先ロジックからデータを受信し、ライン９４上の受信デ
ータバスＲＸＤＡＴＡのオン−チップソース／宛先ロジ
ックにデータを出力する。データアダプタ９０は、ライ
ン９６上の送信有効信号ＴＸＶＡＬＩＤを入力し、ライ
ン９８上の送信肯定応答信号ＴＸＡＣＫを出力する。両
信号は、送信データバスＴＸＤＡＴＡに関連する制御信
号である。データアダプタ９０は、ライン１００上の受
信有効信号ＲＸＶＡＬＩＤを出力し、ライン１０２上の
受信肯定応答信号ＲＸＡＣＫを入力する。両信号は、受
信データバスＲＸＤＡＴＡに関連する制御信号である。
【００５２】データアダプタ９０は、受信シフトレジス
タ１１４と、受信バッファ１１６と、受信制御ロジック
１１０と、受信フロー制御状態フリップフロップ１２０
と、送信フロー制御状態フリップフロップ１２４と、送
信シフトレジスタ１１８と、送信制御ロジック１１２
と、を含んで構成される。受信シフトレジスタ１１４
は、ライン２８上の信号ＳＣＡＮＩＮと受信制御ロジッ
ク１１０からのライン１２６上の制御信号とを受信し、
バス１３０上に並列データを出力して受信バッファ１１
６への入力を形成する。受信バッファ１１６は、更に受
信制御ロジック１１０からのライン１２８上の制御信号
を受信し、ライン９４上に受信データバス信号ＲＸＤＡ
ＴＡを発生する。受信制御ロジック１１０は、更にライ
ン１００上に信号ＲＸＶＡＬＩＤを発生し、ライン１０
２上の信号ＲＸＡＣＫを受信し、ライン２６上の信号Ｄ
ＩＡＧＭＯＤＥを受信し、ライン１３４及び１３２上に
信号ＳＴＡＲＴＤＡＴＡ及びＡＣＫＲＸをそれぞれ発生
する。受信フロー制御状態フリップフロップ１２０は、
信号ＳＴＡＲＴＤＡＴＡとライン１３６上の信号ＴＸＳ
ＥＮＤＡＣＫとを受信し、送信制御ロジック１１２への
信号ＲＸＳＥＮＤＡＣＫをライン１４２上に出力する。
送信フロー制御状態フリップフロップ１２４は、信号Ａ
ＣＫＲＸとライン１３８上の信号ＴＸＳＥＮＤＢＹＴＥ
とを受信し、送信制御ロジック１１２への信号ＴＸＷＡ
ＩＴＡＣＫをライン１４０上に出力する。送信制御ロジ
ック１１２は、更にライン２６上の信号ＤＩＡＧＭＯＤ
Ｅとライン９６上の信号ＴＸＶＡＬＩＤとを受信し、信
号ＴＸＡＣＫをライン９８上に、送信シフトレジスタ１
１８への制御信号をライン１４４上に、並列信号ＳＥＲ
ＣＯＮＴを送信シフトレジスタ１１８に出力する。送信
シフトレジスタ１１８は、更にライン９２上の並列デー
タバスＴＸＤＡＴＡを受信し、ライン３６上に信号ＤＩ
ＡＧＳＣＡＮＯＵＴを出力する。
タ１１４と、受信バッファ１１６と、受信制御ロジック
１１０と、受信フロー制御状態フリップフロップ１２０
と、送信フロー制御状態フリップフロップ１２４と、送
信シフトレジスタ１１８と、送信制御ロジック１１２
と、を含んで構成される。受信シフトレジスタ１１４
は、ライン２８上の信号ＳＣＡＮＩＮと受信制御ロジッ
ク１１０からのライン１２６上の制御信号とを受信し、
バス１３０上に並列データを出力して受信バッファ１１
６への入力を形成する。受信バッファ１１６は、更に受
信制御ロジック１１０からのライン１２８上の制御信号
を受信し、ライン９４上に受信データバス信号ＲＸＤＡ
ＴＡを発生する。受信制御ロジック１１０は、更にライ
ン１００上に信号ＲＸＶＡＬＩＤを発生し、ライン１０
２上の信号ＲＸＡＣＫを受信し、ライン２６上の信号Ｄ
ＩＡＧＭＯＤＥを受信し、ライン１３４及び１３２上に
信号ＳＴＡＲＴＤＡＴＡ及びＡＣＫＲＸをそれぞれ発生
する。受信フロー制御状態フリップフロップ１２０は、
信号ＳＴＡＲＴＤＡＴＡとライン１３６上の信号ＴＸＳ
ＥＮＤＡＣＫとを受信し、送信制御ロジック１１２への
信号ＲＸＳＥＮＤＡＣＫをライン１４２上に出力する。
送信フロー制御状態フリップフロップ１２４は、信号Ａ
ＣＫＲＸとライン１３８上の信号ＴＸＳＥＮＤＢＹＴＥ
とを受信し、送信制御ロジック１１２への信号ＴＸＷＡ
ＩＴＡＣＫをライン１４０上に出力する。送信制御ロジ
ック１１２は、更にライン２６上の信号ＤＩＡＧＭＯＤ
Ｅとライン９６上の信号ＴＸＶＡＬＩＤとを受信し、信
号ＴＸＡＣＫをライン９８上に、送信シフトレジスタ１
１８への制御信号をライン１４４上に、並列信号ＳＥＲ
ＣＯＮＴを送信シフトレジスタ１１８に出力する。送信
シフトレジスタ１１８は、更にライン９２上の並列デー
タバスＴＸＤＡＴＡを受信し、ライン３６上に信号ＤＩ
ＡＧＳＣＡＮＯＵＴを出力する。
【００５３】図にはその接続は示されてはいないが、デ
ータアダプタ９０には任意にオン−チップシステムクロ
ックからの入力が供給される。データアダプタとオン−
チップソース／宛先ロジックとの間のデータ及び制御信
号が、オン−チップソース／宛先ロジックのクロックと
同期する必要がある場合には、システムクロックは同期
実行のために使用できる。データアダプタ９０は、信号
ＴＥＳＴＣＬＫ（信号ＴＣＫから引き出された）によっ
てクロックされたＴＡＰコントローラからソース／宛先
ロジックの内部機能のクロック環境まで、また、ソース
／宛先ロジックのクロック環境から信号ＴＥＳＴＣＬＫ
によってクロックされたＴＡＰコントローラまでの直列
データの同期を実行する。図には示されていないが、Ｔ
ＡＰコントローラ４は任意にスキャンイネーブル信号を
データアダプタ９０に供給してもよい。このようなスキ
ャンイネーブル信号は、ＴＡＰコントローラがテストデ
ータ出力信号ＴＤＯへのデータ出力用スキャンパスを選
択したことを示す。
ータアダプタ９０には任意にオン−チップシステムクロ
ックからの入力が供給される。データアダプタとオン−
チップソース／宛先ロジックとの間のデータ及び制御信
号が、オン−チップソース／宛先ロジックのクロックと
同期する必要がある場合には、システムクロックは同期
実行のために使用できる。データアダプタ９０は、信号
ＴＥＳＴＣＬＫ（信号ＴＣＫから引き出された）によっ
てクロックされたＴＡＰコントローラからソース／宛先
ロジックの内部機能のクロック環境まで、また、ソース
／宛先ロジックのクロック環境から信号ＴＥＳＴＣＬＫ
によってクロックされたＴＡＰコントローラまでの直列
データの同期を実行する。図には示されていないが、Ｔ
ＡＰコントローラ４は任意にスキャンイネーブル信号を
データアダプタ９０に供給してもよい。このようなスキ
ャンイネーブル信号は、ＴＡＰコントローラがテストデ
ータ出力信号ＴＤＯへのデータ出力用スキャンパスを選
択したことを示す。
【００５４】データアダプタ９０は、ＴＡＰコントロー
ラ４を介したオフ−チップからの１方向直列データをオ
ン−チップソース／宛先ロジックで使用するのにより適
したフォーマットに変換する。逆に、データアダプタ９
０は、オン−チップソース／宛先ロジックにより供給さ
れるデータフォーマットを１方向直列データに変換す
る。好ましい実施形態においては、並列８ビット又はバ
イトの形式でデータをオン−チップソース／宛先ロジッ
クに供給するのが望ましい。しかしながら、特に受信デ
ータバスＲＸＤＡＴＡ及び送信データバスＴＸＢＵＳ
は、１バイト幅よりも１ビット幅のみでもよい。また、
受信及び送信データバスＲＸＢＵＳとＴＸＢＵＳは、複
数バイト幅のバスであってもよい。
ラ４を介したオフ−チップからの１方向直列データをオ
ン−チップソース／宛先ロジックで使用するのにより適
したフォーマットに変換する。逆に、データアダプタ９
０は、オン−チップソース／宛先ロジックにより供給さ
れるデータフォーマットを１方向直列データに変換す
る。好ましい実施形態においては、並列８ビット又はバ
イトの形式でデータをオン−チップソース／宛先ロジッ
クに供給するのが望ましい。しかしながら、特に受信デ
ータバスＲＸＤＡＴＡ及び送信データバスＴＸＢＵＳ
は、１バイト幅よりも１ビット幅のみでもよい。また、
受信及び送信データバスＲＸＢＵＳとＴＸＢＵＳは、複
数バイト幅のバスであってもよい。
【００５５】データアダプタ９０は、受信及び送信の両
データの「フロー制御」の機能を実行する。直列データ
は、受信端部がこのデータを受信できる容量を有してデ
ータ損失または低下を防止する時は、ＴＡＰコントロー
ラ４を（どちらの方向でも）単に通過するだけである。
受信端部がより多くのデータを受信する用意があること
の通信は、そのような情報を反対方向に送信することに
より実行される。これはフロー制御プロトコルを構成す
る。本実施形態におけるデータアダプタ９０は、オン−
チップソース／宛先ロジックとの通信のために１方向直
列データの並列フォーマットへの変換を提供する。この
ように、フロー制御プロトコルはまた、データアダプタ
９０とオン−チップソース／宛先ロジックとの間で必要
である。
データの「フロー制御」の機能を実行する。直列データ
は、受信端部がこのデータを受信できる容量を有してデ
ータ損失または低下を防止する時は、ＴＡＰコントロー
ラ４を（どちらの方向でも）単に通過するだけである。
受信端部がより多くのデータを受信する用意があること
の通信は、そのような情報を反対方向に送信することに
より実行される。これはフロー制御プロトコルを構成す
る。本実施形態におけるデータアダプタ９０は、オン−
チップソース／宛先ロジックとの通信のために１方向直
列データの並列フォーマットへの変換を提供する。この
ように、フロー制御プロトコルはまた、データアダプタ
９０とオン−チップソース／宛先ロジックとの間で必要
である。
【００５６】このように、このフロー制御は２つの境
界、ＴＡＰコントローラ４とデータアダプタ９０との間
の境界、及びデータアダプタ９０とこのデータアダプタ
９０がインタフェースするオン−チップソース／宛先ロ
ジックとの間の境界、を越えて実行される。ＴＡＰコン
トローラ４とデータアダプタ９０との間のフロー制御を
提供するには、テストデータ入力信号ＴＤＩライン及び
テストデータ出力信号ライン上の１方向データが、図４
(a) に示されるような開始及び停止ビットでエンコード
される。ビットフロー制御プロトコルは、２つの開始ビ
ットＳ１及びＳ２、１つの停止ビットＥ１で信号を送る
ゼロ復帰方式（ＲＴＺ）である。開始ビットと停止ビッ
トとの間にはデータのバイトが含まれる。このフォーマ
ットの直列データは、ＴＡＰコントローラ４のテストデ
ータ入力信号ＴＤＩからライン２８上の信号ＳＣＡＮＩ
Ｎまで通過してデータアダプタ９０に入力される。デー
タアダプタ９０の受信制御ロジック１１０は、直列デー
タ信号ＳＣＡＮＩＮを受信する。受信制御信号が２つの
連続した直列ビットを開始ビットＳ１及びＳ２として認
識すると、受信シフトレジスタ１１４がライン１２６上
で制御されて、データバイトを内部で形成する次の連続
した８ビットを直列にロードする。
界、ＴＡＰコントローラ４とデータアダプタ９０との間
の境界、及びデータアダプタ９０とこのデータアダプタ
９０がインタフェースするオン−チップソース／宛先ロ
ジックとの間の境界、を越えて実行される。ＴＡＰコン
トローラ４とデータアダプタ９０との間のフロー制御を
提供するには、テストデータ入力信号ＴＤＩライン及び
テストデータ出力信号ライン上の１方向データが、図４
(a) に示されるような開始及び停止ビットでエンコード
される。ビットフロー制御プロトコルは、２つの開始ビ
ットＳ１及びＳ２、１つの停止ビットＥ１で信号を送る
ゼロ復帰方式（ＲＴＺ）である。開始ビットと停止ビッ
トとの間にはデータのバイトが含まれる。このフォーマ
ットの直列データは、ＴＡＰコントローラ４のテストデ
ータ入力信号ＴＤＩからライン２８上の信号ＳＣＡＮＩ
Ｎまで通過してデータアダプタ９０に入力される。デー
タアダプタ９０の受信制御ロジック１１０は、直列デー
タ信号ＳＣＡＮＩＮを受信する。受信制御信号が２つの
連続した直列ビットを開始ビットＳ１及びＳ２として認
識すると、受信シフトレジスタ１１４がライン１２６上
で制御されて、データバイトを内部で形成する次の連続
した８ビットを直列にロードする。
【００５７】２つの連続した開始ビットＳ１及びＳ２に
応答して、受信制御ロジック１１０はまた、受信フロー
制御状態フリップフロップ１２０を設定するライン１３
４上の信号ＳＴＡＲＴＤＡＴＡを設定する。設定される
と、受信フロー制御状態フリップフロップ１２０は、順
次、ライン１４２上の信号ＲＸＳＥＮＤＡＣＫを設定
し、この信号により、送信制御ロジック１１２は、図４
(b) に示される形式でテストデータ出力信号ＴＤＯに肯
定応答信号を送る。この肯定応答信号は、開始肯定応答
ビットＡＣＫと停止ビットＥ１のみを含んで構成され
る。これらのビットは、ライン１４４上の信号の制御下
でライン１５０上の信号ＳＥＲＣＯＮＴとして送信シフ
トレジスタ１１８に並列に直接ロードされ、信号ＤＩＡ
ＧＳＣＡＮＯＵＴとして、図４(b) の直列形式で送信シ
フトレジスタ１１８から出力される。肯定応答信号が送
られると、送信制御ロジック１１２は、ライン１３６上
に信号ＴＸＳＥＮＤＡＣＫを設定して、受信フロー制御
状態フリップフロップをリセットし、信号ＲＸＳＥＮＤ
ＡＣＫをリセットする。
応答して、受信制御ロジック１１０はまた、受信フロー
制御状態フリップフロップ１２０を設定するライン１３
４上の信号ＳＴＡＲＴＤＡＴＡを設定する。設定される
と、受信フロー制御状態フリップフロップ１２０は、順
次、ライン１４２上の信号ＲＸＳＥＮＤＡＣＫを設定
し、この信号により、送信制御ロジック１１２は、図４
(b) に示される形式でテストデータ出力信号ＴＤＯに肯
定応答信号を送る。この肯定応答信号は、開始肯定応答
ビットＡＣＫと停止ビットＥ１のみを含んで構成され
る。これらのビットは、ライン１４４上の信号の制御下
でライン１５０上の信号ＳＥＲＣＯＮＴとして送信シフ
トレジスタ１１８に並列に直接ロードされ、信号ＤＩＡ
ＧＳＣＡＮＯＵＴとして、図４(b) の直列形式で送信シ
フトレジスタ１１８から出力される。肯定応答信号が送
られると、送信制御ロジック１１２は、ライン１３６上
に信号ＴＸＳＥＮＤＡＣＫを設定して、受信フロー制御
状態フリップフロップをリセットし、信号ＲＸＳＥＮＤ
ＡＣＫをリセットする。
【００５８】本実施形態で使用されるフロー制御プロト
コルによれば、信号ＳＥＲＣＯＮＴは、開始ビットＳ１
とＳ２及び停止ビットＥ１とを送信シフトレジスタ１１
８内に直接ロードするのを許可する３ビット信号であ
る。ＴＡＰコントローラ４を介して出力され、オン−チ
ップソース／宛先ロジックによって示されるデータバイ
トが送信データバスＴＸＤＡＴＡ上に現れると、このデ
ータバイトは送信制御ロジック１１２の制御下で送信シ
フトレジスタ１１８内に並列にロードされ、送信制御ロ
ジック１１２は、図４(a) に示されるフォーマットの信
号を直列にシフトする前に、信号ＳＥＲＣＯＮＴを形成
する開始ビットＳ１、Ｓ２及び停止ビットＥ１を送信シ
フトレジスタ内の適宜なビット位置に直接ロードする。
肯定応答信号を送ると、送信制御ロジック１１２は単一
の開始ビットと停止ビットを送信シフトレジスタ１１８
内に直接ロードしてから、それらを全て直列にシフトす
る。
コルによれば、信号ＳＥＲＣＯＮＴは、開始ビットＳ１
とＳ２及び停止ビットＥ１とを送信シフトレジスタ１１
８内に直接ロードするのを許可する３ビット信号であ
る。ＴＡＰコントローラ４を介して出力され、オン−チ
ップソース／宛先ロジックによって示されるデータバイ
トが送信データバスＴＸＤＡＴＡ上に現れると、このデ
ータバイトは送信制御ロジック１１２の制御下で送信シ
フトレジスタ１１８内に並列にロードされ、送信制御ロ
ジック１１２は、図４(a) に示されるフォーマットの信
号を直列にシフトする前に、信号ＳＥＲＣＯＮＴを形成
する開始ビットＳ１、Ｓ２及び停止ビットＥ１を送信シ
フトレジスタ内の適宜なビット位置に直接ロードする。
肯定応答信号を送ると、送信制御ロジック１１２は単一
の開始ビットと停止ビットを送信シフトレジスタ１１８
内に直接ロードしてから、それらを全て直列にシフトす
る。
【００５９】受信制御ロジック１１０が信号ＳＣＡＮＩ
Ｎの停止ビットＥ１を受信すると、データバイトは受信
シフトレジスタ１１４内にロードされ、受信制御ロジッ
ク１１０の制御下でデータバイトはバス１３０上を受信
シフトレジスタ１１４から受信バッファ１１６まで転送
される。データバイトが受信バッファ１１６内にロード
されると、このデータバイトは、ライン１００上の信号
ＲＸＶＡＬＩＤも設定する受信制御ロジック１１０の制
御下でバスＲＸＤＡＴＡ上に出力される。信号ＲＸＶＡ
ＬＩＤに応答して、オン−チップソース／宛先ロジック
はＲＸＢＵＳ上のデータバイトを受け入れ、この受信を
ライン１０２上の信号ＲＸＡＣＫを設定することによっ
て示す。信号ＲＸＡＣＫに応答して、受信制御ロジック
１１０は、信号ＲＸＶＡＬＩＤをリセットし、受信シフ
トレジスタ１１４内に別のデータバイトがある場合は、
信号ＲＡＶＡＬＩＤを再度設定する前にこれを受信バッ
ファ１１６に転送する。
Ｎの停止ビットＥ１を受信すると、データバイトは受信
シフトレジスタ１１４内にロードされ、受信制御ロジッ
ク１１０の制御下でデータバイトはバス１３０上を受信
シフトレジスタ１１４から受信バッファ１１６まで転送
される。データバイトが受信バッファ１１６内にロード
されると、このデータバイトは、ライン１００上の信号
ＲＸＶＡＬＩＤも設定する受信制御ロジック１１０の制
御下でバスＲＸＤＡＴＡ上に出力される。信号ＲＸＶＡ
ＬＩＤに応答して、オン−チップソース／宛先ロジック
はＲＸＢＵＳ上のデータバイトを受け入れ、この受信を
ライン１０２上の信号ＲＸＡＣＫを設定することによっ
て示す。信号ＲＸＡＣＫに応答して、受信制御ロジック
１１０は、信号ＲＸＶＡＬＩＤをリセットし、受信シフ
トレジスタ１１４内に別のデータバイトがある場合は、
信号ＲＡＶＡＬＩＤを再度設定する前にこれを受信バッ
ファ１１６に転送する。
【００６０】受信バッファ１１６が好ましい実施形態に
おいて提供される。これは、データの受信をオーバーラ
ップする公知のトークンを２つの開始ビットが受信され
るとすぐに送信させ、また、連続したバイトを、各バイ
トの間にどんな隙間もなしに転送させることによって、
効果的なデータ転送速度を維持する。データバッファリ
ングもまた送信側に設けることができる。
おいて提供される。これは、データの受信をオーバーラ
ップする公知のトークンを２つの開始ビットが受信され
るとすぐに送信させ、また、連続したバイトを、各バイ
トの間にどんな隙間もなしに転送させることによって、
効果的なデータ転送速度を維持する。データバッファリ
ングもまた送信側に設けることができる。
【００６１】オン−チップソース／宛先ロジックは、デ
ータバイトをＴＸＤＡＴＡバス９２上のデータアダプタ
９０に並列に転送する。オン−チップソース／宛先ロジ
ックが、転送されるデータバイトを有している時は、ラ
イン９６上の信号ＴＸＶＡＬＩＤが設定される。信号Ｔ
ＸＶＡＬＩＤが設定されるのに応答して、送信制御ロジ
ック１１２が、ライン１４４を介して送信シフトレジス
タ１１８を制御してＴＸＤＡＴＡバス上のデータバイト
を並列にロードする。更に、ライン１５０を使用して、
送信制御ロジック１１２は、適宜な開始ビットＳ１とＳ
２及び停止ビットＥ１を送信シフトレジスタ１１８内に
ロードする。そして、再びライン１４４を介した送信制
御ロジック１１２の制御下で、２つの開始ビットと１つ
の停止ビットを含むデータバイトが信号ＤＩＡＧＳＣＡ
ＮＯＵＴとして送信シフトレジスタ１１８から外に直列
にシフトされ、これはＴＡＰコントローラ４を介して信
号ＴＤＯに接続される。バスＴＸＤＡＴＡ上のデータバ
イトがシフトレジスタ内にロードされると、送信制御ロ
ジック１１２は、ライン９８上に信号ＴＸＡＣＫを設定
してオン−チップソース／宛先ロジックへのデータバイ
トの受信の肯定応答をする。そして、オン−チップソー
ス／宛先ロジックは別のデータバイトを送信できる。デ
ータバッファリングが、必要に応じて送信シフトレジス
タ１１８と関連して提供される。
ータバイトをＴＸＤＡＴＡバス９２上のデータアダプタ
９０に並列に転送する。オン−チップソース／宛先ロジ
ックが、転送されるデータバイトを有している時は、ラ
イン９６上の信号ＴＸＶＡＬＩＤが設定される。信号Ｔ
ＸＶＡＬＩＤが設定されるのに応答して、送信制御ロジ
ック１１２が、ライン１４４を介して送信シフトレジス
タ１１８を制御してＴＸＤＡＴＡバス上のデータバイト
を並列にロードする。更に、ライン１５０を使用して、
送信制御ロジック１１２は、適宜な開始ビットＳ１とＳ
２及び停止ビットＥ１を送信シフトレジスタ１１８内に
ロードする。そして、再びライン１４４を介した送信制
御ロジック１１２の制御下で、２つの開始ビットと１つ
の停止ビットを含むデータバイトが信号ＤＩＡＧＳＣＡ
ＮＯＵＴとして送信シフトレジスタ１１８から外に直列
にシフトされ、これはＴＡＰコントローラ４を介して信
号ＴＤＯに接続される。バスＴＸＤＡＴＡ上のデータバ
イトがシフトレジスタ内にロードされると、送信制御ロ
ジック１１２は、ライン９８上に信号ＴＸＡＣＫを設定
してオン−チップソース／宛先ロジックへのデータバイ
トの受信の肯定応答をする。そして、オン−チップソー
ス／宛先ロジックは別のデータバイトを送信できる。デ
ータバッファリングが、必要に応じて送信シフトレジス
タ１１８と関連して提供される。
【００６２】送信シフトレジスタ１１８が送信制御ロジ
ック１１２に制御されて、図４(a)に示される形式の直
列データを出力すると、送信制御ロジック１１２はま
た、ライン１３８上に信号ＴＸＳＥＮＤＢＹＴＥを設定
し、この信号は送信フロー制御状態フリップフロップ１
２４を設定する。この信号に応答して、送信フロー制御
状態フリップフロップ１２４はライン１４０上に信号Ｔ
ＸＷＡＩＴＡＣＫを設定する。信号ＴＸＷＡＩＴＡＣＫ
が設定されると、データバイトが受信されたことをオン
−チップソース／宛先ロジックが肯定応答するのを送信
制御ロジック１１２は待つ。オン−チップソース／宛先
ロジックは送信データバイトをうまく受信すると、図４
(b) に示されるタイプの肯定応答信号をテストデータ入
力信号ＴＤＩに送る。ライン２８上の信号ＳＣＡＮＩＮ
のような肯定応答信号を受信すると、受信制御ロジック
１１０は、ライン１３２上に信号ＡＣＫＲＸを設定し
て、送信フロー制御状態フリップフロップ１２４をリセ
ットさせ、結果として信号ＴＸＷＡＩＴＡＣＫをリセッ
トさせる。そして、送信制御ロジック１１２は、オン−
チップソース／宛先ロジックからの次の並列データバイ
トの受信及び送信のための準備をする。
ック１１２に制御されて、図４(a)に示される形式の直
列データを出力すると、送信制御ロジック１１２はま
た、ライン１３８上に信号ＴＸＳＥＮＤＢＹＴＥを設定
し、この信号は送信フロー制御状態フリップフロップ１
２４を設定する。この信号に応答して、送信フロー制御
状態フリップフロップ１２４はライン１４０上に信号Ｔ
ＸＷＡＩＴＡＣＫを設定する。信号ＴＸＷＡＩＴＡＣＫ
が設定されると、データバイトが受信されたことをオン
−チップソース／宛先ロジックが肯定応答するのを送信
制御ロジック１１２は待つ。オン−チップソース／宛先
ロジックは送信データバイトをうまく受信すると、図４
(b) に示されるタイプの肯定応答信号をテストデータ入
力信号ＴＤＩに送る。ライン２８上の信号ＳＣＡＮＩＮ
のような肯定応答信号を受信すると、受信制御ロジック
１１０は、ライン１３２上に信号ＡＣＫＲＸを設定し
て、送信フロー制御状態フリップフロップ１２４をリセ
ットさせ、結果として信号ＴＸＷＡＩＴＡＣＫをリセッ
トさせる。そして、送信制御ロジック１１２は、オン−
チップソース／宛先ロジックからの次の並列データバイ
トの受信及び送信のための準備をする。
【００６３】図５は、ホストメモリとターゲットメモリ
との間の接続を確立するのにどのようにデータアダプタ
９０を使用するかを系統図形式で示す。集積回路２は、
相互の間をオフ−チップで通信し、また、上記信号を使
用してオン−チップで回路と通信する、ＴＡＰコントロ
ーラ４とデータアダプタ９０とを含んで構成される。図
５において、上述の信号に相当する信号には同様の参照
符号を使用する。図５から明らかなように、集積回路２
はまた、メモリバスアダプタ１６０と、ターゲットＣＰ
Ｕ１６２と、オン−チップメモリ１６４と、を含んで構
成される。集積回路２には、ターゲットＣＰＵ１６２及
びオン−チップメモリ１６４とインタフェースするメモ
リバス１６６が備えられる。メモリバス１６６はまた、
オフ−チップメモリ１７４に接続する。オフ−チップの
テストアクセスポート信号ＴＣＫ、ＴＭＳ、ＴＤＩ、Ｔ
ＤＯ及びＴＲＳＴ＊が、ＴＡＰコントローライニシャラ
イザ１７６に接続しており、このＴＡＰコントローライ
ニシャライザ１７６は、それ自体別のデータアダプタ１
８０からライン１７８上の直列データ入力信号ＳＥＲＩ
Ｎを受信し、データアダプタ１８０へライン１７９上の
直列データ出力信号ＳＥＲＯＵＴを出力する。この別の
データアダプタ１８０は、ライン１９０、１８８及び１
８６上の信号ＥＸＴＲＸＤＡＴＡ、ＥＸＴＲＸＶＡＬＩ
Ｄ及びＥＸＴＴＸＡＣＫを、別のメモリバスアダプタ１
９４に出力し、ライン１８４、１８２及び１９２上の信
号ＥＸＴＴＸＤＡＴＡ、ＥＸＴＴＸＶＡＬＩＤ及びＥＸ
ＴＲＸＡＣＫをメモリバスアダプタ１９４から受信す
る。メモリバスアダプタ１９４は外部メモリバス１９８
に接続される。ホストＣＰＵ２００は、外部メモリバス
１９８に接続され、別のオフ−チップメモリ２０２も外
部メモリバス１９８に接続される。
との間の接続を確立するのにどのようにデータアダプタ
９０を使用するかを系統図形式で示す。集積回路２は、
相互の間をオフ−チップで通信し、また、上記信号を使
用してオン−チップで回路と通信する、ＴＡＰコントロ
ーラ４とデータアダプタ９０とを含んで構成される。図
５において、上述の信号に相当する信号には同様の参照
符号を使用する。図５から明らかなように、集積回路２
はまた、メモリバスアダプタ１６０と、ターゲットＣＰ
Ｕ１６２と、オン−チップメモリ１６４と、を含んで構
成される。集積回路２には、ターゲットＣＰＵ１６２及
びオン−チップメモリ１６４とインタフェースするメモ
リバス１６６が備えられる。メモリバス１６６はまた、
オフ−チップメモリ１７４に接続する。オフ−チップの
テストアクセスポート信号ＴＣＫ、ＴＭＳ、ＴＤＩ、Ｔ
ＤＯ及びＴＲＳＴ＊が、ＴＡＰコントローライニシャラ
イザ１７６に接続しており、このＴＡＰコントローライ
ニシャライザ１７６は、それ自体別のデータアダプタ１
８０からライン１７８上の直列データ入力信号ＳＥＲＩ
Ｎを受信し、データアダプタ１８０へライン１７９上の
直列データ出力信号ＳＥＲＯＵＴを出力する。この別の
データアダプタ１８０は、ライン１９０、１８８及び１
８６上の信号ＥＸＴＲＸＤＡＴＡ、ＥＸＴＲＸＶＡＬＩ
Ｄ及びＥＸＴＴＸＡＣＫを、別のメモリバスアダプタ１
９４に出力し、ライン１８４、１８２及び１９２上の信
号ＥＸＴＴＸＤＡＴＡ、ＥＸＴＴＸＶＡＬＩＤ及びＥＸ
ＴＲＸＡＣＫをメモリバスアダプタ１９４から受信す
る。メモリバスアダプタ１９４は外部メモリバス１９８
に接続される。ホストＣＰＵ２００は、外部メモリバス
１９８に接続され、別のオフ−チップメモリ２０２も外
部メモリバス１９８に接続される。
【００６４】ＴＡＰコントローライニシャライザ１７６
は、テストモードか診断モードのいずれかの作動用のＴ
ＡＰコントローラ４を構成する。メモリバスアダプタ１
６０，１９４は、バスＲＸＤＡＴＡ上の並列データをオ
ン−チップソース／宛先ロジックと通信するのにより適
宜なメッセージフォーマットに調整する。このため、メ
モリバスアダプタはメッセージコンバータであって、英
国特許出願第９６２２６８５．７号に開示されるタイプ
のメッセージコンバータである。メモリバスアダプタは
また、オン−チップソース／宛先ソースのメッセージフ
ォーマットをバスＴＸＤＡＴＡの送信用の並列データバ
イトに変換する。
は、テストモードか診断モードのいずれかの作動用のＴ
ＡＰコントローラ４を構成する。メモリバスアダプタ１
６０，１９４は、バスＲＸＤＡＴＡ上の並列データをオ
ン−チップソース／宛先ロジックと通信するのにより適
宜なメッセージフォーマットに調整する。このため、メ
モリバスアダプタはメッセージコンバータであって、英
国特許出願第９６２２６８５．７号に開示されるタイプ
のメッセージコンバータである。メモリバスアダプタは
また、オン−チップソース／宛先ソースのメッセージフ
ォーマットをバスＴＸＤＡＴＡの送信用の並列データバ
イトに変換する。
【００６５】図５の構成は種々の診断手順に使用でき
る。オン−チップ及びオフ−チップ直列リンクが集積回
路２とホストＣＰＵ２００との間の種々の異なるタイプ
の診断データの通信を可能にする。ホストＣＰＵ２００
は、オン−チップバスシステム１６６を使用してオン−
チップメモリ１６４またはオフ−チップメモリ１７４に
アクセスできるが、これにはターゲットＣＰＵ１６２を
必要としない。このためには、ホストＣＰＵによりなさ
れたメモリアクセス要求が、オフ−チップメモリバスア
ダプタ１９４と、データアダプタ１８０と、ＴＡＰコン
トローライニシャライザ１７６と、オン−チップＴＡＰ
コントローラ４と、データアダプタ９０と、メモリバス
アダプタ１６０と、を含んで構成されるインタフェース
回路を介して、ここに述べられる種々の変換を行って送
信できる。同様に、オン−チップメモリ１６４またはオ
フ−チップメモリ１７４から読み出されたデータは、オ
ン−チップバスシステム１６６とインタフェース回路と
を介してホストＣＰＵに戻ることができる。逆に、ター
ゲットＣＰＵが、ホストＣＰＵに関連したオフ−チップ
メモリ２０２とアクセスできる。ホストＣＰＵ２００に
関連したオフ−チップメモリ２０２から読み出されたデ
ータも、同様にインタフェース回路を介して戻ることが
できる。
る。オン−チップ及びオフ−チップ直列リンクが集積回
路２とホストＣＰＵ２００との間の種々の異なるタイプ
の診断データの通信を可能にする。ホストＣＰＵ２００
は、オン−チップバスシステム１６６を使用してオン−
チップメモリ１６４またはオフ−チップメモリ１７４に
アクセスできるが、これにはターゲットＣＰＵ１６２を
必要としない。このためには、ホストＣＰＵによりなさ
れたメモリアクセス要求が、オフ−チップメモリバスア
ダプタ１９４と、データアダプタ１８０と、ＴＡＰコン
トローライニシャライザ１７６と、オン−チップＴＡＰ
コントローラ４と、データアダプタ９０と、メモリバス
アダプタ１６０と、を含んで構成されるインタフェース
回路を介して、ここに述べられる種々の変換を行って送
信できる。同様に、オン−チップメモリ１６４またはオ
フ−チップメモリ１７４から読み出されたデータは、オ
ン−チップバスシステム１６６とインタフェース回路と
を介してホストＣＰＵに戻ることができる。逆に、ター
ゲットＣＰＵが、ホストＣＰＵに関連したオフ−チップ
メモリ２０２とアクセスできる。ホストＣＰＵ２００に
関連したオフ−チップメモリ２０２から読み出されたデ
ータも、同様にインタフェース回路を介して戻ることが
できる。
【００６６】また、ターゲットＣＰＵが診断目的のため
に監視される。例えば、それ自体のメモリへのそのアク
セスがオン−チップ回路によって監視され、アクセスさ
れたメモリアドレスに関する情報がインタフェース回路
を使用してホストＣＰＵに送信される。更に、ターゲッ
トＣＰＵは、その状態を示す構成レジスタを含むか又は
アクセスできる。これらのレジスタの内容に関する情報
はオフ−チップでインタフェース回路を使用してホスト
ＣＰＵに送信される。逆に、特定状態情報がこれらのレ
ジスタ内にロードされてホストＣＰＵの命令下でターゲ
ットＣＰＵの状況に影響を与える。
に監視される。例えば、それ自体のメモリへのそのアク
セスがオン−チップ回路によって監視され、アクセスさ
れたメモリアドレスに関する情報がインタフェース回路
を使用してホストＣＰＵに送信される。更に、ターゲッ
トＣＰＵは、その状態を示す構成レジスタを含むか又は
アクセスできる。これらのレジスタの内容に関する情報
はオフ−チップでインタフェース回路を使用してホスト
ＣＰＵに送信される。逆に、特定状態情報がこれらのレ
ジスタ内にロードされてホストＣＰＵの命令下でターゲ
ットＣＰＵの状況に影響を与える。
【００６７】このように、ここで述べられるインタフェ
ース回路は、ホストからターゲットへのまたターゲット
からホストへの（読み出し及び書き込み）メモリアクセ
ス要求、ＣＰＵレジスタの状態情報、メモリアクセス要
求に応答したホストメモリまたはターゲットメモリから
の読み出しデータ、ＣＰＵレジスタ内へロードするため
の状況データ及びターゲットＣＰＵによりアクセスされ
るメモリアドレスに関する情報を含む診断データの通信
を可能にする。
ース回路は、ホストからターゲットへのまたターゲット
からホストへの（読み出し及び書き込み）メモリアクセ
ス要求、ＣＰＵレジスタの状態情報、メモリアクセス要
求に応答したホストメモリまたはターゲットメモリから
の読み出しデータ、ＣＰＵレジスタ内へロードするため
の状況データ及びターゲットＣＰＵによりアクセスされ
るメモリアドレスに関する情報を含む診断データの通信
を可能にする。
【００６８】このように、インタフェース回路は、以下
の診断上の機能を回路内に提供できる。リアルタイムの
診断手順の実行機能、即ち、ターゲットＣＰＵがリアル
タイムで作動すると同時に、その作動に割り込まずに診
断手順を行う。特に、メモリバスの監視とターゲットメ
モリへのアクセスが、ターゲットＣＰＵを必要とせずに
ホストＣＰＵにより行える。
の診断上の機能を回路内に提供できる。リアルタイムの
診断手順の実行機能、即ち、ターゲットＣＰＵがリアル
タイムで作動すると同時に、その作動に割り込まずに診
断手順を行う。特に、メモリバスの監視とターゲットメ
モリへのアクセスが、ターゲットＣＰＵを必要とせずに
ホストＣＰＵにより行える。
【００６９】ホストＣＰＵからターゲットメモリ及び構
成レジスタへのアクセス。ターゲットＣＰＵからホスト
メモリへのアクセス。ホストプロセッサからＣＰＵのブ
ーティング操作を実行する機能を含む、ターゲットＣＰ
Ｕ及びサブシステムの制御。本実施形態では、テストデ
ータ入力信号ＴＤＩとテストデータ出力信号ＴＤＯ上の
作動の診断モードにおけるテストアクセスポート内及び
外へシフトされる１方向直列データストリームは、メッ
セージ形式の情報である。このようなメッセージは、ホ
ストＣＰＵまたはターゲットＣＰＵによって開始され
る。デバッギング環境において、ホストＣＰＵは、オン
−チップソース／宛先ロジックの割り込み又は非割り込
み診断を実行できる。或いは、診断モードにおいて、こ
のようなメッセージは、ターゲットＣＰＵによって開始
できる。
成レジスタへのアクセス。ターゲットＣＰＵからホスト
メモリへのアクセス。ホストプロセッサからＣＰＵのブ
ーティング操作を実行する機能を含む、ターゲットＣＰ
Ｕ及びサブシステムの制御。本実施形態では、テストデ
ータ入力信号ＴＤＩとテストデータ出力信号ＴＤＯ上の
作動の診断モードにおけるテストアクセスポート内及び
外へシフトされる１方向直列データストリームは、メッ
セージ形式の情報である。このようなメッセージは、ホ
ストＣＰＵまたはターゲットＣＰＵによって開始され
る。デバッギング環境において、ホストＣＰＵは、オン
−チップソース／宛先ロジックの割り込み又は非割り込
み診断を実行できる。或いは、診断モードにおいて、こ
のようなメッセージは、ターゲットＣＰＵによって開始
できる。
【００７０】図５のメモリバスアダプタ１６０は、チッ
プに入力されるメッセージを、オン−チップソース／宛
先ロジックによって使用するための制御情報、アドレス
及びデータに変換する。本実施形態では、各メッセージ
は複数のバイトで構成されるパケットである。前述のよ
うに、データアダプタ９０は入力する直列データを並列
バイトに変換し、出力するバイトを直列データに変換す
る。メモリバスアダプタ１６０は、入力するメッセージ
をデコードして、オン−チップソース／宛先ロジックに
制御情報、アドレス情報及びデータ情報を供給する。同
様に、メモリバスアダプタ１６０は、オン−チップソー
ス／宛先ロジックからの制御情報、アドレス情報及びデ
ータ情報を、データアダプタに並列で送信されたメッセ
ージにエンコードする。
プに入力されるメッセージを、オン−チップソース／宛
先ロジックによって使用するための制御情報、アドレス
及びデータに変換する。本実施形態では、各メッセージ
は複数のバイトで構成されるパケットである。前述のよ
うに、データアダプタ９０は入力する直列データを並列
バイトに変換し、出力するバイトを直列データに変換す
る。メモリバスアダプタ１６０は、入力するメッセージ
をデコードして、オン−チップソース／宛先ロジックに
制御情報、アドレス情報及びデータ情報を供給する。同
様に、メモリバスアダプタ１６０は、オン−チップソー
ス／宛先ロジックからの制御情報、アドレス情報及びデ
ータ情報を、データアダプタに並列で送信されたメッセ
ージにエンコードする。
【００７１】本実施形態において、開始される２つのタ
イプのメッセージと、応答として発生する２つのタイプ
のメッセージがある。開始される２つのタイプのメッセ
ージは、特定メモリ位置に特定データを書き込むための
メモリ書き込み要求「ｐｏｋｅ」と、特定メモリ位置か
らデータを読み出すためのメモリ読み出し要求「ｐｅｅ
ｋ」とである。レスポンスとして発生する２つのタイプ
のメッセージは、メモリ読み出し要求に応答して読み出
しデータを戻す「ｐｅｅｋｅｄ」メッセージと、後述の
「ｔｒｉｇｇｅｒｅｄ」メッセージとである。各メッセ
ージの第１のバイトは、ヘッダバイトであり、４つのメ
ッセージの各々の構成は図６に示される。ヘッダバイト
は、パケットの性質を識別するパケット識別子を構成す
る。
イプのメッセージと、応答として発生する２つのタイプ
のメッセージがある。開始される２つのタイプのメッセ
ージは、特定メモリ位置に特定データを書き込むための
メモリ書き込み要求「ｐｏｋｅ」と、特定メモリ位置か
らデータを読み出すためのメモリ読み出し要求「ｐｅｅ
ｋ」とである。レスポンスとして発生する２つのタイプ
のメッセージは、メモリ読み出し要求に応答して読み出
しデータを戻す「ｐｅｅｋｅｄ」メッセージと、後述の
「ｔｒｉｇｇｅｒｅｄ」メッセージとである。各メッセ
ージの第１のバイトは、ヘッダバイトであり、４つのメ
ッセージの各々の構成は図６に示される。ヘッダバイト
は、パケットの性質を識別するパケット識別子を構成す
る。
【００７２】第１の２ビットのヘッダバイトは、メッセ
ージのタイプ、即ち、メッセージが「ｐｏｋｅ」、「ｐ
ｅｅｋ」、「ｐｅｅｋｅｄ」又は「ｔｒｉｇｇｅｒｅ
ｄ」メッセージかどうか、を識別するタイプ識別子であ
る。以下の６ビットのヘッダバイトは、ヘッダバイトに
続き前記メッセージに関連するワード数を識別して、パ
ケットの長さを識別する長さ識別子として機能する。或
いは、以下に詳細に説明するように、これらの６ビット
は理由識別子として機能できる。図７は本実施形態によ
る４つのタイプのメッセージの各々の構成を示す。図７
(a) は「ｐｏｋｅ」ヘッダバイト００＋ＷＯＲＤＣＯＵ
ＮＴを含んで構成される「ｐｏｋｅ」メッセージを示
し、アドレスワードが続き、更に少なくとも１つのデー
タワードが続く。図７(b) は「ｐｅｅｋ」ヘッダバイト
０１＋ＷＯＲＤＣＯＵＮＴを含んで構成される「ｐｅｅ
ｋ」メッセージであり、アドレスワードが続く。図７
(C) は「ｐｅｅｋｅｄ」ヘッダバイト１０＋ＷＯＲＤＣ
ＯＵＮＴを含んで構成される「ｐｅｅｋｅｄ」メッセー
ジであり、少なくとも１つのデータワードが続く。図７
(d) は「ｔｒｉｇｇｅｒｅｄ」ヘッダバイト１１＋ＲＥ
ＡＳＯＮのみを含む「ｔｒｉｇｇｅｒｅｄ」メッセージ
である。４つのタイプのメッセージの各々の操作は以下
に詳細に説明する。
ージのタイプ、即ち、メッセージが「ｐｏｋｅ」、「ｐ
ｅｅｋ」、「ｐｅｅｋｅｄ」又は「ｔｒｉｇｇｅｒｅ
ｄ」メッセージかどうか、を識別するタイプ識別子であ
る。以下の６ビットのヘッダバイトは、ヘッダバイトに
続き前記メッセージに関連するワード数を識別して、パ
ケットの長さを識別する長さ識別子として機能する。或
いは、以下に詳細に説明するように、これらの６ビット
は理由識別子として機能できる。図７は本実施形態によ
る４つのタイプのメッセージの各々の構成を示す。図７
(a) は「ｐｏｋｅ」ヘッダバイト００＋ＷＯＲＤＣＯＵ
ＮＴを含んで構成される「ｐｏｋｅ」メッセージを示
し、アドレスワードが続き、更に少なくとも１つのデー
タワードが続く。図７(b) は「ｐｅｅｋ」ヘッダバイト
０１＋ＷＯＲＤＣＯＵＮＴを含んで構成される「ｐｅｅ
ｋ」メッセージであり、アドレスワードが続く。図７
(C) は「ｐｅｅｋｅｄ」ヘッダバイト１０＋ＷＯＲＤＣ
ＯＵＮＴを含んで構成される「ｐｅｅｋｅｄ」メッセー
ジであり、少なくとも１つのデータワードが続く。図７
(d) は「ｔｒｉｇｇｅｒｅｄ」ヘッダバイト１１＋ＲＥ
ＡＳＯＮのみを含む「ｔｒｉｇｇｅｒｅｄ」メッセージ
である。４つのタイプのメッセージの各々の操作は以下
に詳細に説明する。
【００７３】上記のように、メモリバスアダプタ１６０
は、メッセージコンバータとして機能し、以下に説明さ
れる。図８は、本実施形態によるメッセージコンバータ
１６０のブロック図である。既に詳細に説明したよう
に、メッセージコンバータ１６０は、データアダプタ９
０からライン９４上の受信データバスＲＸＤＡＴＡの情
報バイトを受信し、ライン９２上の送信データバスＴＸ
ＤＡＴＡの情報バイトをデータアダプタ９０に送信す
る。更に、上述のように、メッセージコンバータ１６０
は、データアダプタからのライン１００及び９８上の信
号ＲＸＶＡＬＩＤ及びＴＸＡＣＫのそれぞれを受信し、
ライン１０２及び９６上に信号ＲＸＡＣＫ及びＴＸＶＡ
ＬＩＤのそれぞれをデータアダプタに発生する。また、
メッセージコンバータ１６０は、３つのメモリバスポー
ト、即ち、メモリスレーブバス２２０、メモリマスタバ
ス２２２及びメモリモニタバス２２６を介してオン−チ
ップソース／宛先ロジックとインタフェースする。メッ
セージコンバータ１６０はさらに、診断バス２３４を介
してオン−チップソース／宛先ロジックとインタフェー
スする。更に、メッセージコンバータ１６０は、ライン
２３６上のシステム信号ＳＹＳＴＥＭを受信する。
は、メッセージコンバータとして機能し、以下に説明さ
れる。図８は、本実施形態によるメッセージコンバータ
１６０のブロック図である。既に詳細に説明したよう
に、メッセージコンバータ１６０は、データアダプタ９
０からライン９４上の受信データバスＲＸＤＡＴＡの情
報バイトを受信し、ライン９２上の送信データバスＴＸ
ＤＡＴＡの情報バイトをデータアダプタ９０に送信す
る。更に、上述のように、メッセージコンバータ１６０
は、データアダプタからのライン１００及び９８上の信
号ＲＸＶＡＬＩＤ及びＴＸＡＣＫのそれぞれを受信し、
ライン１０２及び９６上に信号ＲＸＡＣＫ及びＴＸＶＡ
ＬＩＤのそれぞれをデータアダプタに発生する。また、
メッセージコンバータ１６０は、３つのメモリバスポー
ト、即ち、メモリスレーブバス２２０、メモリマスタバ
ス２２２及びメモリモニタバス２２６を介してオン−チ
ップソース／宛先ロジックとインタフェースする。メッ
セージコンバータ１６０はさらに、診断バス２３４を介
してオン−チップソース／宛先ロジックとインタフェー
スする。更に、メッセージコンバータ１６０は、ライン
２３６上のシステム信号ＳＹＳＴＥＭを受信する。
【００７４】メモリスレーブバス２２０、メモリマスタ
バス２２２、メモリモニタバス２２６及び診断バス２３
４は、それぞれ１方向バスとして図８に示される。しか
しながら、各バスは、図８の矢印で示されるのとは反対
の方向の信号を含む。図８において使用される規則は、
バスの矢印方向が要求がなされる方向を反映することで
ある。図９は、特に各バスに含まれる信号を示す。
バス２２２、メモリモニタバス２２６及び診断バス２３
４は、それぞれ１方向バスとして図８に示される。しか
しながら、各バスは、図８の矢印で示されるのとは反対
の方向の信号を含む。図８において使用される規則は、
バスの矢印方向が要求がなされる方向を反映することで
ある。図９は、特に各バスに含まれる信号を示す。
【００７５】図９を参照すると、各バスは、複数のＡＤ
ＤＲＥＳＳ信号３５０と、複数のＷＲＩＴＥ＿ＤＡＴＡ
信号３５２と、複数のＲＥＡＤ＿ＤＡＴＡ信号３５４
と、１つのＲＥＱＵＥＳＴ信号３５６と、１つのＧＲＡ
ＮＴ信号３５８と、１つのＶＡＬＩＤ信号３６０と、を
含む。各バスは、図示されない関連する他の制御信号、
即ち、読み出し書き込み制御信号を有する。図９から明
らかなように、ＡＤＤＲＥＳＳ信号３５０とＷＲＩＴＥ
＿ＤＡＴＡ信号３５２とＲＥＱＵＥＳＴ信号３５６と
は、全て１方向に伝達され、ＲＥＡＤ＿ＤＡＴＡ信号３
５４とＧＲＡＮＴ信号３５８とＶＡＬＩＤ信号３６０と
は、反対方向に伝達される。しかしながら、メモリモニ
タバス２２６において、ＲＥＡＤ＿ＤＡＴＡ信号３５４
とＧＲＡＮＴ信号３５８もまた、ＡＤＤＲＥＳＳ信号３
５０、ＷＲＩＴＥ＿ＤＡＴＡ信号３５２、ＲＥＱＵＥＳ
Ｔ信号３５６と同じ方向に伝達できることは言うまでも
ない。ＶＡＬＩＤ信号３６０は、メモリモニタバス２２
６には接続されない。
ＤＲＥＳＳ信号３５０と、複数のＷＲＩＴＥ＿ＤＡＴＡ
信号３５２と、複数のＲＥＡＤ＿ＤＡＴＡ信号３５４
と、１つのＲＥＱＵＥＳＴ信号３５６と、１つのＧＲＡ
ＮＴ信号３５８と、１つのＶＡＬＩＤ信号３６０と、を
含む。各バスは、図示されない関連する他の制御信号、
即ち、読み出し書き込み制御信号を有する。図９から明
らかなように、ＡＤＤＲＥＳＳ信号３５０とＷＲＩＴＥ
＿ＤＡＴＡ信号３５２とＲＥＱＵＥＳＴ信号３５６と
は、全て１方向に伝達され、ＲＥＡＤ＿ＤＡＴＡ信号３
５４とＧＲＡＮＴ信号３５８とＶＡＬＩＤ信号３６０と
は、反対方向に伝達される。しかしながら、メモリモニ
タバス２２６において、ＲＥＡＤ＿ＤＡＴＡ信号３５４
とＧＲＡＮＴ信号３５８もまた、ＡＤＤＲＥＳＳ信号３
５０、ＷＲＩＴＥ＿ＤＡＴＡ信号３５２、ＲＥＱＵＥＳ
Ｔ信号３５６と同じ方向に伝達できることは言うまでも
ない。ＶＡＬＩＤ信号３６０は、メモリモニタバス２２
６には接続されない。
【００７６】メモリマスタバス２２２は、オフ−チップ
ホストＣＰＵによって駆動されてメモリアクセス要求を
ターゲットＣＰＵメモリ領域につくり、また、診断機能
によっても駆動できる。メモリスレーブバス２２０は、
ターゲットＣＰＵによって駆動されてオフ−チップメモ
リまたは診断機能にメモリアクセス要求をつくる。メモ
リモニタバス２２６は、メモリスレーブバス２２０と同
じオン−チップ信号に接続され、診断機能により使用さ
れてどのターゲットＣＰＵがスレーブバスを使用するか
を確認（非割り込み）する固定通路バスである。診断バ
ス２３４は、メモリバスというよりはレジスタアドレス
バスであり、診断機能により発生する「ｔｒｉｇｇｅｒ
ｅｄ」事象を伝達すると同時に、オン−チップ診断機能
からの読み出し及びオン−チップ診断機能への書き込み
を実行できる。診断バスはまた、診断機能からのメモリ
アクセス（メモリマスタバスを介したローカルオン−チ
ップ／オフ−チップメモリへのまたはデータアダプタを
介したリモートホストメモリへの）を開始するのに使用
される。
ホストＣＰＵによって駆動されてメモリアクセス要求を
ターゲットＣＰＵメモリ領域につくり、また、診断機能
によっても駆動できる。メモリスレーブバス２２０は、
ターゲットＣＰＵによって駆動されてオフ−チップメモ
リまたは診断機能にメモリアクセス要求をつくる。メモ
リモニタバス２２６は、メモリスレーブバス２２０と同
じオン−チップ信号に接続され、診断機能により使用さ
れてどのターゲットＣＰＵがスレーブバスを使用するか
を確認（非割り込み）する固定通路バスである。診断バ
ス２３４は、メモリバスというよりはレジスタアドレス
バスであり、診断機能により発生する「ｔｒｉｇｇｅｒ
ｅｄ」事象を伝達すると同時に、オン−チップ診断機能
からの読み出し及びオン−チップ診断機能への書き込み
を実行できる。診断バスはまた、診断機能からのメモリ
アクセス（メモリマスタバスを介したローカルオン−チ
ップ／オフ−チップメモリへのまたはデータアダプタを
介したリモートホストメモリへの）を開始するのに使用
される。
【００７７】状態信号が、ターゲットＣＰＵから診断機
能を介してメッセージコンバータに供給される。これら
の信号は、命令ポインタが有効である時を示す制御信号
を備えた命令ポインタ等のターゲットＣＰＵ進行情報を
含む。ホストＣＰＵは、命令ポインタを監視してターゲ
ットＣＰＵが何をしているかを判定する。状態信号はま
た、ＣＰＵの作動状態に関する付加的な情報を提供する
多面的な個別の制御信号を含む他のターゲットＣＰＵ状
態信号を含む。状態は、診断バスの「ｒｅｇｉｓｔｅ
ｒ」読み出しによりアクセスされる。命令ポインタもま
た異なるレジスタアドレスからではあるが、「ｒｅｇｉ
ｓｔｅｒ」読み出しによりアクセスできる。
能を介してメッセージコンバータに供給される。これら
の信号は、命令ポインタが有効である時を示す制御信号
を備えた命令ポインタ等のターゲットＣＰＵ進行情報を
含む。ホストＣＰＵは、命令ポインタを監視してターゲ
ットＣＰＵが何をしているかを判定する。状態信号はま
た、ＣＰＵの作動状態に関する付加的な情報を提供する
多面的な個別の制御信号を含む他のターゲットＣＰＵ状
態信号を含む。状態は、診断バスの「ｒｅｇｉｓｔｅ
ｒ」読み出しによりアクセスされる。命令ポインタもま
た異なるレジスタアドレスからではあるが、「ｒｅｇｉ
ｓｔｅｒ」読み出しによりアクセスできる。
【００７８】オン−チップソース／宛先ロジックのステ
ータスに関連する他の情報は、オン−チップレジスタに
関連する情報等のステータス信号として含まれるが、こ
のような情報は、一般的には診断目的のためのオン−チ
ップ機能のいくつかの抽出を含むレジスタから引き出さ
れるだけである。機能信号は任意の非割り込みオン−チ
ップ診断機能、例えば、診断情報及び制御の抽出を容易
にする任意のレジスタ、に接続できる。
ータスに関連する他の情報は、オン−チップレジスタに
関連する情報等のステータス信号として含まれるが、こ
のような情報は、一般的には診断目的のためのオン−チ
ップ機能のいくつかの抽出を含むレジスタから引き出さ
れるだけである。機能信号は任意の非割り込みオン−チ
ップ診断機能、例えば、診断情報及び制御の抽出を容易
にする任意のレジスタ、に接続できる。
【００７９】メモリマスタバスは、オン−チップのアド
レスバスと、書き込みバスと、読み出しバスと、関連す
る制御信号とに接続される。メモリマスタバスは、オン
−チップメモリ１６４、オフ−チップメモリ１７４及び
構成レジスタ等のメモリバスを介してアクセス可能な任
意の他のリソースを含むターゲットメモリスペース内の
範囲に、ホストＣＰＵ及び診断機能がアクセスできるよ
うに使用される。
レスバスと、書き込みバスと、読み出しバスと、関連す
る制御信号とに接続される。メモリマスタバスは、オン
−チップメモリ１６４、オフ−チップメモリ１７４及び
構成レジスタ等のメモリバスを介してアクセス可能な任
意の他のリソースを含むターゲットメモリスペース内の
範囲に、ホストＣＰＵ及び診断機能がアクセスできるよ
うに使用される。
【００８０】個別のバスポートにオン−チップソース／
宛先ロジックとの種々の接続点を設けるよりも、それら
の間を識別する適宜な制御信号を使用して、いくつかの
バスを組合せることができる。例えば、メモリバス書き
込みデータと読み出しデータとは、共通のメモリデータ
バスに組合される。メモリアドレスはメモリデータに組
合される。メモリスレーブバスはメモリマスタバスに組
合される。このような選択肢は、実行、領域及び他の要
素間の実行トレードオフを表す。
宛先ロジックとの種々の接続点を設けるよりも、それら
の間を識別する適宜な制御信号を使用して、いくつかの
バスを組合せることができる。例えば、メモリバス書き
込みデータと読み出しデータとは、共通のメモリデータ
バスに組合される。メモリアドレスはメモリデータに組
合される。メモリスレーブバスはメモリマスタバスに組
合される。このような選択肢は、実行、領域及び他の要
素間の実行トレードオフを表す。
【００８１】ライン２３６上のシステム信号は、システ
ムサービスに接続点を提供する。このようなシステムサ
ービスは、例えば、クロッキング、電源、リセット、テ
ストである。メッセージコンバータ１６０は、データア
ダプタによって直列ビットフォーマットから直列バイト
フォーマットに変換された連続した情報バイトを受信
し、ヘッダバイトを読み出してその内部に伝えられるメ
ッセージを決定する。このようにメッセージコンバータ
１６０は、入力するメッセージを解釈して必要な作動を
実行する。この必要な動作には、ホストに戻される情報
を選択すること、又は、メッセージコンバータに接続さ
れるバスのうちの適宜な１つを介してメモリアクセスを
開始してデータを読み出すか書き込むことが含まれる。
メッセージコンバータ１６０はまた、メッセージプロト
コルに従ってオン−チップバスから受信した並列データ
をオフ−チップ送信用のメッセージに編集する。これに
は、ヘッダバイトを並列データとアドレスバイトとに配
分して、入力するデータ、アドレス及び制御信号に応じ
てメッセージの性質を定義することが含まれる。図８の
メッセージコンバータ１６０の作動と図６及び７のメッ
セージプロトコルとを図１０を参照して詳細に説明す
る。
ムサービスに接続点を提供する。このようなシステムサ
ービスは、例えば、クロッキング、電源、リセット、テ
ストである。メッセージコンバータ１６０は、データア
ダプタによって直列ビットフォーマットから直列バイト
フォーマットに変換された連続した情報バイトを受信
し、ヘッダバイトを読み出してその内部に伝えられるメ
ッセージを決定する。このようにメッセージコンバータ
１６０は、入力するメッセージを解釈して必要な作動を
実行する。この必要な動作には、ホストに戻される情報
を選択すること、又は、メッセージコンバータに接続さ
れるバスのうちの適宜な１つを介してメモリアクセスを
開始してデータを読み出すか書き込むことが含まれる。
メッセージコンバータ１６０はまた、メッセージプロト
コルに従ってオン−チップバスから受信した並列データ
をオフ−チップ送信用のメッセージに編集する。これに
は、ヘッダバイトを並列データとアドレスバイトとに配
分して、入力するデータ、アドレス及び制御信号に応じ
てメッセージの性質を定義することが含まれる。図８の
メッセージコンバータ１６０の作動と図６及び７のメッ
セージプロトコルとを図１０を参照して詳細に説明す
る。
【００８２】図１０は、本実施形態によるメッセージコ
ンバータ１６０を示す。メッセージコンバータ１６０
は、ヘッダレジスタ２４０と、アドレスレジスタ２４２
と、データレジスタ２４４と、減分制御２４６と、増分
制御２４８と、シフト制御２５０と、ステートマシン２
５２と、バス選択及び指定ロジック２５４と、を含んで
構成される。メッセージコンバータ１６０には、全ての
制御信号を伝達するための内部制御バス２５８と、内部
情報バス２５６と、が備えられる。内部制御バス２５８
は、ステートマシン２５２に接続し、ステートマシン２
５２への及びステートマシン２５２からのフロー制御信
号ＲＸＶＡＬＩＤ、ＲＸＡＣＫ、ＴＸＶＡＬＩＤ及びＴ
ＸＡＣＫを伝達する。内部制御バス２５８は更に、ライ
ン２６０上の減分制御信号を減分制御２４６に、ライン
２６２上の増分制御信号を増分制御２４８に、ライン２
６４上のシフト制御信号をシフト制御２５０に、ライン
２６６上のヘッダ制御信号をヘッダレジスタ２４０に、
ライン２６８上のアドレス制御信号をアドレスレジスタ
２４２に、ライン２７０上のデータ制御信号をデータレ
ジスタ２４４に、また、ライン２７２上の選択及び指定
制御信号をバス選択及び指定ロジック２５４に伝達す
る。ヘッダレジスタ２４０は、減分制御２４６からライ
ン２４１上の制御信号を受信し、アドレスレジスタ２４
２は、増分制御２４８からライン２４３上の制御信号を
受信し、また、データレジスタ２４４は、シフト制御２
５０からライン２４５上の制御信号を受信する。情報バ
ス２５６は、受信データバイトＲＸＤＡＴＡをヘッダレ
ジスタ２４０、アドレスレジスタ２４２、データレジス
タ２４４及びバス選択及び指定ロジック２５４に伝達す
る。また、情報バス２５６は、バス選択及び指定ロジッ
ク２５４、データレジスタ２４４、アドレスレジスタ２
４２及びヘッダレジスタ２４０からの出力を送信データ
信号ＴＸＤＡＴＡに伝達する。バス選択及び指定ロジッ
ク２５４は、メモリスレーブバス２２０、メモリマスタ
バス２２２、メモリモニタバス２２６及び診断バス２３
４の１つへの或いはこれらの１つからの情報バス２５６
上の情報を指定し、その情報は、本実施形態ではバイト
幅のものである。
ンバータ１６０を示す。メッセージコンバータ１６０
は、ヘッダレジスタ２４０と、アドレスレジスタ２４２
と、データレジスタ２４４と、減分制御２４６と、増分
制御２４８と、シフト制御２５０と、ステートマシン２
５２と、バス選択及び指定ロジック２５４と、を含んで
構成される。メッセージコンバータ１６０には、全ての
制御信号を伝達するための内部制御バス２５８と、内部
情報バス２５６と、が備えられる。内部制御バス２５８
は、ステートマシン２５２に接続し、ステートマシン２
５２への及びステートマシン２５２からのフロー制御信
号ＲＸＶＡＬＩＤ、ＲＸＡＣＫ、ＴＸＶＡＬＩＤ及びＴ
ＸＡＣＫを伝達する。内部制御バス２５８は更に、ライ
ン２６０上の減分制御信号を減分制御２４６に、ライン
２６２上の増分制御信号を増分制御２４８に、ライン２
６４上のシフト制御信号をシフト制御２５０に、ライン
２６６上のヘッダ制御信号をヘッダレジスタ２４０に、
ライン２６８上のアドレス制御信号をアドレスレジスタ
２４２に、ライン２７０上のデータ制御信号をデータレ
ジスタ２４４に、また、ライン２７２上の選択及び指定
制御信号をバス選択及び指定ロジック２５４に伝達す
る。ヘッダレジスタ２４０は、減分制御２４６からライ
ン２４１上の制御信号を受信し、アドレスレジスタ２４
２は、増分制御２４８からライン２４３上の制御信号を
受信し、また、データレジスタ２４４は、シフト制御２
５０からライン２４５上の制御信号を受信する。情報バ
ス２５６は、受信データバイトＲＸＤＡＴＡをヘッダレ
ジスタ２４０、アドレスレジスタ２４２、データレジス
タ２４４及びバス選択及び指定ロジック２５４に伝達す
る。また、情報バス２５６は、バス選択及び指定ロジッ
ク２５４、データレジスタ２４４、アドレスレジスタ２
４２及びヘッダレジスタ２４０からの出力を送信データ
信号ＴＸＤＡＴＡに伝達する。バス選択及び指定ロジッ
ク２５４は、メモリスレーブバス２２０、メモリマスタ
バス２２２、メモリモニタバス２２６及び診断バス２３
４の１つへの或いはこれらの１つからの情報バス２５６
上の情報を指定し、その情報は、本実施形態ではバイト
幅のものである。
【００８３】図１０の実施形態において、システム信号
２３６は、ヘッダレジスタ２４０と、アドレスレジスタ
２４２と、データレジスタ２４４と、ステートマシン２
５２とをクロックするのに使用されるライン２８０上の
クロック信号を提供するだけである。メッセージコンバ
ータ１６０の作動を、予測される種々のメッセージタイ
プについて以下に説明する。ホストＣＰＵが「ｐｏｋ
ｅ」を開始すると、図７(a) に示される形式の直列メッ
セージが、集積回路2 のテストアクセスポートで受信さ
れ、続いて、受信データバスＲＸＤＡＴＡ上でデータア
ダプタ９０によって並列の情報バイトの形式で出力され
る。受信データバスＲＸＤＡＴＡ上の各並列情報バイト
を出力すると、データアダプタ９０は、ライン１００上
で信号ＲＸＶＡＬＩＤを設定する。ライン１００上の信
号ＲＸＶＡＬＩＤに応答して、メッセージコンバータ１
６０のステートマシン２５２は、受信データバスＲＸＤ
ＡＴＡの情報バイトをメッセージコンバータ１６０内に
ロードし、ライン１０２上に信号ＲＸＡＣＫを設定して
情報バイトの受信を肯定応答する。信号ＲＸＶＡＬＩＤ
を設定してメッセージの第１の情報バイトを示すデータ
アダプタ９０に応答して、ステートマシン２５２は、ラ
イン２６６を介してヘッダレジスタ２４０を制御し、受
信データバスＲＸＤＡＴＡの情報バイトを内部情報バス
２５６を介してヘッダレジスタ２４０内にロードする。
そして、ステートマシン２５２は、ヘッダレジスタ２４
０内にロードされたバイトのうちの少なくとも２つの重
要なビットを検索して、どのタイプのメッセージが入力
するのかを決定する。この場合、ステートマシン２５２
は、受信したバイトの少なくとも２つの重要なビットを
００として識別し、「ｐｏｋｅ」メッセージに対応する
として入力メッセージを識別する。ホストＣＰＵによっ
て開始された「ｐｏｋｅ」メッセージは、ホストＣＰＵ
がターゲットＣＰＵメモリ領域内に特定アドレスで挿入
しようとするデータを含む。ヘッダレジスタ２４０に記
憶されたヘッダバイトと関連するワードカウントは、メ
ッセージ内のデータワード数のカウントである。ステー
トマシン２５２は、ライン２６８を介してアドレスレジ
スタ２４２を制御して、受信データバスＲＸＤＡＴＡ上
で受信される次の４バイトを、情報バス２５６を介して
アドレスレジスタ２４２内にロードする。この４バイト
はアドレスワードを形成する。アドレスワードがアドレ
スレジスタ２４２内にロードされると、受信データバス
ＲＸＤＡＴＡで受信される第１のデータワードを形成す
る次の４バイトが、制御ライン２７０を介してステート
マシン２５２の制御下でデータレジスタ２４４内にロー
ドされる。そして、ステートマシン２５２は、ライン２
７２を介してバス選択及び指定ロジック２５４を制御し
てアドレスレジスタ２４２とデータレジスタ２４４の内
容をメモリマスタバス２２２に出力する。
２３６は、ヘッダレジスタ２４０と、アドレスレジスタ
２４２と、データレジスタ２４４と、ステートマシン２
５２とをクロックするのに使用されるライン２８０上の
クロック信号を提供するだけである。メッセージコンバ
ータ１６０の作動を、予測される種々のメッセージタイ
プについて以下に説明する。ホストＣＰＵが「ｐｏｋ
ｅ」を開始すると、図７(a) に示される形式の直列メッ
セージが、集積回路2 のテストアクセスポートで受信さ
れ、続いて、受信データバスＲＸＤＡＴＡ上でデータア
ダプタ９０によって並列の情報バイトの形式で出力され
る。受信データバスＲＸＤＡＴＡ上の各並列情報バイト
を出力すると、データアダプタ９０は、ライン１００上
で信号ＲＸＶＡＬＩＤを設定する。ライン１００上の信
号ＲＸＶＡＬＩＤに応答して、メッセージコンバータ１
６０のステートマシン２５２は、受信データバスＲＸＤ
ＡＴＡの情報バイトをメッセージコンバータ１６０内に
ロードし、ライン１０２上に信号ＲＸＡＣＫを設定して
情報バイトの受信を肯定応答する。信号ＲＸＶＡＬＩＤ
を設定してメッセージの第１の情報バイトを示すデータ
アダプタ９０に応答して、ステートマシン２５２は、ラ
イン２６６を介してヘッダレジスタ２４０を制御し、受
信データバスＲＸＤＡＴＡの情報バイトを内部情報バス
２５６を介してヘッダレジスタ２４０内にロードする。
そして、ステートマシン２５２は、ヘッダレジスタ２４
０内にロードされたバイトのうちの少なくとも２つの重
要なビットを検索して、どのタイプのメッセージが入力
するのかを決定する。この場合、ステートマシン２５２
は、受信したバイトの少なくとも２つの重要なビットを
００として識別し、「ｐｏｋｅ」メッセージに対応する
として入力メッセージを識別する。ホストＣＰＵによっ
て開始された「ｐｏｋｅ」メッセージは、ホストＣＰＵ
がターゲットＣＰＵメモリ領域内に特定アドレスで挿入
しようとするデータを含む。ヘッダレジスタ２４０に記
憶されたヘッダバイトと関連するワードカウントは、メ
ッセージ内のデータワード数のカウントである。ステー
トマシン２５２は、ライン２６８を介してアドレスレジ
スタ２４２を制御して、受信データバスＲＸＤＡＴＡ上
で受信される次の４バイトを、情報バス２５６を介して
アドレスレジスタ２４２内にロードする。この４バイト
はアドレスワードを形成する。アドレスワードがアドレ
スレジスタ２４２内にロードされると、受信データバス
ＲＸＤＡＴＡで受信される第１のデータワードを形成す
る次の４バイトが、制御ライン２７０を介してステート
マシン２５２の制御下でデータレジスタ２４４内にロー
ドされる。そして、ステートマシン２５２は、ライン２
７２を介してバス選択及び指定ロジック２５４を制御し
てアドレスレジスタ２４２とデータレジスタ２４４の内
容をメモリマスタバス２２２に出力する。
【００８４】アドレスレジスタとデータレジスタの内容
をメモリマスタバス２２２に出力すると、ステートマシ
ン２５２は、前記バスに関連する書き込み制御信号と、
メモリマスタバスに関連するライン３５６上の要求信号
とを設定する。アクセスされるターゲットＣＰＵのメモ
リスペースに関連するメモリアービタは、要求されたメ
モリアクセスが進行できることを判定すると、メモリマ
スタバスに関連するライン３５８上の許可（ＧＲＡＮ
Ｔ）信号を宣言する。より高い優先順位の要求者（例え
ばＣＰＵ）が要求を出さずに前回アクセスを完了した場
合、メッセージコンバータ１６０は低優先順位を持って
もよい。要求及び許可の信号セットは、各データワード
転送毎に要求される。
をメモリマスタバス２２２に出力すると、ステートマシ
ン２５２は、前記バスに関連する書き込み制御信号と、
メモリマスタバスに関連するライン３５６上の要求信号
とを設定する。アクセスされるターゲットＣＰＵのメモ
リスペースに関連するメモリアービタは、要求されたメ
モリアクセスが進行できることを判定すると、メモリマ
スタバスに関連するライン３５８上の許可（ＧＲＡＮ
Ｔ）信号を宣言する。より高い優先順位の要求者（例え
ばＣＰＵ）が要求を出さずに前回アクセスを完了した場
合、メッセージコンバータ１６０は低優先順位を持って
もよい。要求及び許可の信号セットは、各データワード
転送毎に要求される。
【００８５】メモリアクセス後、ヘッダレジスタ２４０
に含まれるワードカウントが１ではない場合（本実施形
態では、１はゼロのワードカウントを示す）、アドレス
レジスタ２４２は、制御ライン２４３を介して増分制御
２４８によって増分され、別のワード情報がデータレジ
スタ２４４内にロードされる。更に、レジスタ２４４へ
のデータワードのローディング後、アドレスレジスタ２
４２内に記憶されたアドレス及びデータレジスタ２４４
内に記憶されたデータは、書き込み制御信号及び要求信
号が設定されるのとともにメモリマスタバス上に出力さ
れ、また、データレジスタ２４４内に含まれるデータワ
ードがアドレスレジスタ２４２内に含まれるアドレスに
書き込まれる。その肯定応答は、メモリマスタバス上に
許可信号を設定するメモリアービタによって確認され
る。この一連のアドレスレジスタ２４２の増分とデータ
レジスタ２４４内への４バイト情報のローディングは、
ヘッダレジスタ２４０に含まれるワードカウントが１と
同じ、即ち、データワードが残らない、状態になるまで
継続する。
に含まれるワードカウントが１ではない場合（本実施形
態では、１はゼロのワードカウントを示す）、アドレス
レジスタ２４２は、制御ライン２４３を介して増分制御
２４８によって増分され、別のワード情報がデータレジ
スタ２４４内にロードされる。更に、レジスタ２４４へ
のデータワードのローディング後、アドレスレジスタ２
４２内に記憶されたアドレス及びデータレジスタ２４４
内に記憶されたデータは、書き込み制御信号及び要求信
号が設定されるのとともにメモリマスタバス上に出力さ
れ、また、データレジスタ２４４内に含まれるデータワ
ードがアドレスレジスタ２４２内に含まれるアドレスに
書き込まれる。その肯定応答は、メモリマスタバス上に
許可信号を設定するメモリアービタによって確認され
る。この一連のアドレスレジスタ２４２の増分とデータ
レジスタ２４４内への４バイト情報のローディングは、
ヘッダレジスタ２４０に含まれるワードカウントが１と
同じ、即ち、データワードが残らない、状態になるまで
継続する。
【００８６】ホストＣＰＵが「ｐｅｅｋ」を開始する
と、図７(b) に示される形式の直列メッセージが集積回
路２のテストアクセスポートで受信され、続いて受信デ
ータバスＲＸＤＡＴＡ上のデータアダプタ９０によって
並列情報バイト形式で出力される。信号ＲＡＶＡＬＩＤ
を設定して第１の情報バイトを示すデータアダプタ９０
に応答して、ステートマシン２５２はヘッダレジスタ２
４０を制御してその内部に情報バイトをロードする。そ
して、ステートマシン２５２はその内部にロードされた
バイトのうち少なくとも２つの重要なビットを検索し
て、どのメッセージが入力するかを判定するが、この場
合、受信したバイトのうち少なくとも２つの重要なビッ
トを０１として識別し、入力するメッセージを「ｐｅｅ
ｋ」メッセージに対応するものとして識別する。ホスト
ＣＰＵによって開始される「ｐｅｅｋ」メッセージはタ
ーゲットＣＰＵメモリ領域内にアドレスを含み、その内
容はホストＣＰＵが検索する。
と、図７(b) に示される形式の直列メッセージが集積回
路２のテストアクセスポートで受信され、続いて受信デ
ータバスＲＸＤＡＴＡ上のデータアダプタ９０によって
並列情報バイト形式で出力される。信号ＲＡＶＡＬＩＤ
を設定して第１の情報バイトを示すデータアダプタ９０
に応答して、ステートマシン２５２はヘッダレジスタ２
４０を制御してその内部に情報バイトをロードする。そ
して、ステートマシン２５２はその内部にロードされた
バイトのうち少なくとも２つの重要なビットを検索し
て、どのメッセージが入力するかを判定するが、この場
合、受信したバイトのうち少なくとも２つの重要なビッ
トを０１として識別し、入力するメッセージを「ｐｅｅ
ｋ」メッセージに対応するものとして識別する。ホスト
ＣＰＵによって開始される「ｐｅｅｋ」メッセージはタ
ーゲットＣＰＵメモリ領域内にアドレスを含み、その内
容はホストＣＰＵが検索する。
【００８７】ステートマシン２５２が、その内部に含ま
れる第１の２ビットのヘッダバイトを０１として識別す
ることにより、ヘッダレジスタ２４０内にロードされた
「ｐｅｅｋ」メッセージを識別すると、ステートマシン
２５２は、ヘッダバイトの第１の２ビットを「ｐｅｅｋ
ｅｄ」ヘッダ用の適宜なビット、即ち、１０に対応する
ように変化させて、この変化させたヘッダバイトを送信
データバスに送信してヘッダレジスタ内に記憶されたワ
ードカウントをそのまま含むホストＣＰＵに戻し、図７
（c)に示される形式の戻された「ｐｅｅｋｅｄ」メッセ
ージのヘッダバイトを形成する。言い換えれば、「ｐｅ
ｅｋ」ヘッダバイトは「ｐｅｅｋｅｄ」ヘッダバイトと
して、そのままのワードカウントと０１から１０に変化
した少なくとも２つの重要なビットとともに戻される。
受信データバスＲＸＤＡＴＡ上で受信された次の４バイ
ト情報がアドレスレジスタ２４２内にロードされてアド
レスワードを形成する。ステートマシン２５２は、ライ
ン２７２を介して選択及び指定ロジック２５４を制御
し、メモリマスタバスに関連する読み出し制御信号の設
定と、メモリマスタバスに関連する要求信号が設定され
るのと、を連係して、アドレスレジスタ２４２に含まれ
るアドレスワードをメモリマスタバス２２２上に出力す
る。
れる第１の２ビットのヘッダバイトを０１として識別す
ることにより、ヘッダレジスタ２４０内にロードされた
「ｐｅｅｋ」メッセージを識別すると、ステートマシン
２５２は、ヘッダバイトの第１の２ビットを「ｐｅｅｋ
ｅｄ」ヘッダ用の適宜なビット、即ち、１０に対応する
ように変化させて、この変化させたヘッダバイトを送信
データバスに送信してヘッダレジスタ内に記憶されたワ
ードカウントをそのまま含むホストＣＰＵに戻し、図７
（c)に示される形式の戻された「ｐｅｅｋｅｄ」メッセ
ージのヘッダバイトを形成する。言い換えれば、「ｐｅ
ｅｋ」ヘッダバイトは「ｐｅｅｋｅｄ」ヘッダバイトと
して、そのままのワードカウントと０１から１０に変化
した少なくとも２つの重要なビットとともに戻される。
受信データバスＲＸＤＡＴＡ上で受信された次の４バイ
ト情報がアドレスレジスタ２４２内にロードされてアド
レスワードを形成する。ステートマシン２５２は、ライ
ン２７２を介して選択及び指定ロジック２５４を制御
し、メモリマスタバスに関連する読み出し制御信号の設
定と、メモリマスタバスに関連する要求信号が設定され
るのと、を連係して、アドレスレジスタ２４２に含まれ
るアドレスワードをメモリマスタバス２２２上に出力す
る。
【００８８】設定される要求信号に応答して、アクセス
されるターゲットＣＰＵのメモリスペースに連絡するメ
モリアービタが、要求されたアクセスが進行できること
を判定すると、アービタはメモリマスタバスに関連する
許可信号を設定する。メモリマスタバス上のアドレス出
力に関連する実際のメモリ位置がアクセスされ、その内
部に記憶されたデータがメモリマスタバスの読み出しデ
ータバス上に出力されると、アービタはメモリマスタバ
スに関連する信号ＶＡＬＩＤを設定してデータがホスト
ＣＰＵに返送される用意ができていることを示す。設定
される信号ＶＡＬＩＤに応答して、ステートマシン２５
２は、ライン２７２を介してバス選択及び指定制御ロジ
ックを制御してメモリマスタバスの読み出しデータバス
上のデータをデータレジスタ２４４内にロードする。デ
ータレジスタ２４４内にロードされたデータワードは、
内部情報バス２５６を介して送信データバスＴＸＤＡＴ
Ａ上に一度に１バイトずつシフトアウトされて、ホスト
ＣＰＵに返送される。要求、許可及び有効の信号のセッ
トが転送される各データワード毎に必要である。
されるターゲットＣＰＵのメモリスペースに連絡するメ
モリアービタが、要求されたアクセスが進行できること
を判定すると、アービタはメモリマスタバスに関連する
許可信号を設定する。メモリマスタバス上のアドレス出
力に関連する実際のメモリ位置がアクセスされ、その内
部に記憶されたデータがメモリマスタバスの読み出しデ
ータバス上に出力されると、アービタはメモリマスタバ
スに関連する信号ＶＡＬＩＤを設定してデータがホスト
ＣＰＵに返送される用意ができていることを示す。設定
される信号ＶＡＬＩＤに応答して、ステートマシン２５
２は、ライン２７２を介してバス選択及び指定制御ロジ
ックを制御してメモリマスタバスの読み出しデータバス
上のデータをデータレジスタ２４４内にロードする。デ
ータレジスタ２４４内にロードされたデータワードは、
内部情報バス２５６を介して送信データバスＴＸＤＡＴ
Ａ上に一度に１バイトずつシフトアウトされて、ホスト
ＣＰＵに返送される。要求、許可及び有効の信号のセッ
トが転送される各データワード毎に必要である。
【００８９】データレジスタ２４４内にロードされたデ
ータワードがホストＣＰＵにシフトバックされた後、ス
テートマシン２５２はライン２６０を介して減分制御２
４６を制御し、制御ライン２４１を介してヘッダレジス
タ２４０に含まれるワードカウントを１だけ減少させ
る。ワードカウントが１ではない場合、増分制御２４８
がライン２６２を介してステートマシン２５２によって
制御されて、制御ライン２４３を介してアドレスレジス
タ２４２に含まれるアドレスを増加し、このアドレスが
再びバス選択及び指定ロジック２５４によって設定され
た要求信号及び読み出し制御信号とともにメモリマスタ
バス２２２上に出力される。このように、ターゲットＣ
ＰＵメモリ領域内の次の連続したメモリ位置が読み出さ
れ、その内容がメッセージコンバータ１６０のデータレ
ジスタ２４４内に書き込まれる。また、このデータワー
ドは１バイトずつ送信データバスＴＸＤＡＴＡ上でホス
トＣＰＵにシフトアウトされ、ヘッダレジスタ内のワー
ドカウントが再び１だけ減少される。ヘッダレジスタ２
４０に含まれるワードカウントが０と同じ、即ちデータ
ワードが残らない状態になるまで、このサイクルが繰り
返される。
ータワードがホストＣＰＵにシフトバックされた後、ス
テートマシン２５２はライン２６０を介して減分制御２
４６を制御し、制御ライン２４１を介してヘッダレジス
タ２４０に含まれるワードカウントを１だけ減少させ
る。ワードカウントが１ではない場合、増分制御２４８
がライン２６２を介してステートマシン２５２によって
制御されて、制御ライン２４３を介してアドレスレジス
タ２４２に含まれるアドレスを増加し、このアドレスが
再びバス選択及び指定ロジック２５４によって設定され
た要求信号及び読み出し制御信号とともにメモリマスタ
バス２２２上に出力される。このように、ターゲットＣ
ＰＵメモリ領域内の次の連続したメモリ位置が読み出さ
れ、その内容がメッセージコンバータ１６０のデータレ
ジスタ２４４内に書き込まれる。また、このデータワー
ドは１バイトずつ送信データバスＴＸＤＡＴＡ上でホス
トＣＰＵにシフトアウトされ、ヘッダレジスタ内のワー
ドカウントが再び１だけ減少される。ヘッダレジスタ２
４０に含まれるワードカウントが０と同じ、即ちデータ
ワードが残らない状態になるまで、このサイクルが繰り
返される。
【００９０】ターゲットＣＰＵは、「ｐｏｋｅ」又は
「ｐｅｅｋ」メッセージを開始してホストＣＰＵ２００
のメモリスペースからデータを書き込むかまたは読み出
す。ターゲットＣＰＵ領域のメモリスレーブバス２２０
とその関連制御信号を監視し、読み出しまたは書き込み
制御信号に関連して、ターゲットＣＰＵによるアドレス
バス上のアドレス出力がターゲットＣＰＵではなくホス
トＣＰＵのアドレス範囲内であることを識別するステー
トマシン２５２によって、ターゲットＣＰＵによる「ｐ
ｏｋｅ」メッセージまたは「ｐｅｅｋ」メッセージの開
始が認識される。複数ワードの「ｐｅｅｋ」メッセージ
及び「ｐｏｋｅ」メッセージを実行する上記のようなタ
ーゲットＣＰＵにより開始される「ｐｏｋｅ」メッセー
ジ及び「ｐｅｅｋ」メッセージに対して、ターゲットＣ
ＰＵは単一ワードの「ｐｅｅｋ」メッセージ及び「ｐｏ
ｋｅ」メッセージのみを実行できる。
「ｐｅｅｋ」メッセージを開始してホストＣＰＵ２００
のメモリスペースからデータを書き込むかまたは読み出
す。ターゲットＣＰＵ領域のメモリスレーブバス２２０
とその関連制御信号を監視し、読み出しまたは書き込み
制御信号に関連して、ターゲットＣＰＵによるアドレス
バス上のアドレス出力がターゲットＣＰＵではなくホス
トＣＰＵのアドレス範囲内であることを識別するステー
トマシン２５２によって、ターゲットＣＰＵによる「ｐ
ｏｋｅ」メッセージまたは「ｐｅｅｋ」メッセージの開
始が認識される。複数ワードの「ｐｅｅｋ」メッセージ
及び「ｐｏｋｅ」メッセージを実行する上記のようなタ
ーゲットＣＰＵにより開始される「ｐｏｋｅ」メッセー
ジ及び「ｐｅｅｋ」メッセージに対して、ターゲットＣ
ＰＵは単一ワードの「ｐｅｅｋ」メッセージ及び「ｐｏ
ｋｅ」メッセージのみを実行できる。
【００９１】ターゲットＣＰＵが「ｐｏｋｅ」メッセー
ジを開始すると、これは、メモリスレーブバスの書き込
みデータバスに関連する書き込み信号と、設定されるメ
モリスレーブバスに関連する要求信号とを識別するステ
ートマシン２５２によって認識される。また、ステート
マシン２５２は、メモリスレーブバスによって要求され
る書き込みデータと関連するアドレスがターゲットＣＰ
Ｕ領域のメモリ範囲の外側であることを認識する。この
状況に応じて、ステートマシン２５２は、図６(a) に示
されるような予め記憶された「ｐｏｋｅ」ヘッダバイト
を制御ライン２６６を介してヘッダレジスタ２４０内に
直接ロードする。このような「ｐｏｋｅ」ヘッダバイト
は１つのデータワードを示すワードカウントを持つ。そ
して、メモリスレーブバスのアドレスデータバス上のア
ドレスワードはバス選択及び指定ロジック２５４を介し
て、ステートマシン２５２の制御下でアドレスレジスタ
２４２内にロードされ、メモリスレーブバスの書き込み
データバス上の書き込みデータも同様にデータアダプタ
１６０のデータレジスタ２４４内にロードされる。そし
て、ステートマシン２５２の制御下で、ヘッダレジスタ
２４０内の「ｐｏｋｅ」に含まれる４バイトデータが続
く。
ジを開始すると、これは、メモリスレーブバスの書き込
みデータバスに関連する書き込み信号と、設定されるメ
モリスレーブバスに関連する要求信号とを識別するステ
ートマシン２５２によって認識される。また、ステート
マシン２５２は、メモリスレーブバスによって要求され
る書き込みデータと関連するアドレスがターゲットＣＰ
Ｕ領域のメモリ範囲の外側であることを認識する。この
状況に応じて、ステートマシン２５２は、図６(a) に示
されるような予め記憶された「ｐｏｋｅ」ヘッダバイト
を制御ライン２６６を介してヘッダレジスタ２４０内に
直接ロードする。このような「ｐｏｋｅ」ヘッダバイト
は１つのデータワードを示すワードカウントを持つ。そ
して、メモリスレーブバスのアドレスデータバス上のア
ドレスワードはバス選択及び指定ロジック２５４を介し
て、ステートマシン２５２の制御下でアドレスレジスタ
２４２内にロードされ、メモリスレーブバスの書き込み
データバス上の書き込みデータも同様にデータアダプタ
１６０のデータレジスタ２４４内にロードされる。そし
て、ステートマシン２５２の制御下で、ヘッダレジスタ
２４０内の「ｐｏｋｅ」に含まれる４バイトデータが続
く。
【００９２】同様に、要求信号とターゲットＣＰＵ領域
のアドレス範囲の外側のメモリスレーブバスのアドレス
バス上のアドレスとに関連して読み出し信号をメモリス
レーブバス上で識別するステートマシン２５２に応答し
て、ステートマシン２５２は、「ｐｅｅｋ」ヘッダバイ
トに相当する図６(b) に示されるヘッダバイトをヘッダ
レジスタ２４０内にロードする。この場合、ヘッダバイ
トは１つのワードカウントを含む、即ち、データワード
がないことを示す。同様に、上述のように、ステートマ
シン２５２はまた、データアダプタ１６０を制御してメ
モリスレーブバスのアドレスバス上のアドレスをアドレ
スレジスタ２４２内にロードする。そして、ヘッダレジ
スタ２４０に含まれるヘッダバイトは、送信データバス
ＴＸＤＡＴＡ上に出力され、アドレスレジスタ２４２に
記憶された４つの連続したバイトが続く。
のアドレス範囲の外側のメモリスレーブバスのアドレス
バス上のアドレスとに関連して読み出し信号をメモリス
レーブバス上で識別するステートマシン２５２に応答し
て、ステートマシン２５２は、「ｐｅｅｋ」ヘッダバイ
トに相当する図６(b) に示されるヘッダバイトをヘッダ
レジスタ２４０内にロードする。この場合、ヘッダバイ
トは１つのワードカウントを含む、即ち、データワード
がないことを示す。同様に、上述のように、ステートマ
シン２５２はまた、データアダプタ１６０を制御してメ
モリスレーブバスのアドレスバス上のアドレスをアドレ
スレジスタ２４２内にロードする。そして、ヘッダレジ
スタ２４０に含まれるヘッダバイトは、送信データバス
ＴＸＤＡＴＡ上に出力され、アドレスレジスタ２４２に
記憶された４つの連続したバイトが続く。
【００９３】この段階で、メッセージコンバータ１６０
は、開始されたターゲット「ｐｅｅｋ」メッセージで終
了するが、ターゲットＣＰＵはメモリスレーブバス２２
０上の信号ＶＡＬＩＤを受信していない。結果として、
ターゲットＣＰＵは「ｓｔｕｃｋ」（即ち、固定された
かまたは継続して待機中）であり、何もしていない（停
止または他の中断ではない）。しかしながら、メッセー
ジコンバータ１６０は「ｓｔｕｃｋ」ではなく、その他
の活動（ＣＰＵが「ｓｔｕｃｋ」なので開始されたター
ゲット「ｐｅｅｋ」メッセージまたは「ｐｏｋｅ」メッ
セージを受信しないが）を進行する位置にいる。
は、開始されたターゲット「ｐｅｅｋ」メッセージで終
了するが、ターゲットＣＰＵはメモリスレーブバス２２
０上の信号ＶＡＬＩＤを受信していない。結果として、
ターゲットＣＰＵは「ｓｔｕｃｋ」（即ち、固定された
かまたは継続して待機中）であり、何もしていない（停
止または他の中断ではない）。しかしながら、メッセー
ジコンバータ１６０は「ｓｔｕｃｋ」ではなく、その他
の活動（ＣＰＵが「ｓｔｕｃｋ」なので開始されたター
ゲット「ｐｅｅｋ」メッセージまたは「ｐｏｋｅ」メッ
セージを受信しないが）を進行する位置にいる。
【００９４】このように、メッセージコンバータがメモ
リアクセスメッセージをオフ−チップホストプロセッサ
に送信すると、後続のメッセージまたは要求を自由に処
理できる。ターゲットＣＰＵにより開始された「ｐｏｋ
ｅ」メッセージまたは「ｐｅｅｋ」メッセージに応答し
て、ホストＣＰＵは「ｐｅｅｋｅｄ」メッセージで応答
する。ホストＣＰＵからの「ｐｅｅｋｅｄ」メッセージ
の受信は、図６(c) の構成に対応するヘッダレジスタ内
のヘッダバイトを認識するステートマシン２５２によっ
て識別される。受信データバスＲＸＤＡＴＡからの次の
４バイトの情報がデータレジスタ２４４内にシフトさ
れ、その内部にロードされたデータワードが、設定され
るメモリスレーブバスと連絡する信号ＶＡＬＩＤと関連
して、ステートマシン２５２の制御下で、ターゲットＣ
ＰＵ領域のメモリスレーブバス２２０のデータバスに、
バス選択及び指定制御ロジック２５４によって転送され
るので、ターゲットＣＰＵのメモリスペースと連絡する
メモリアービタに、「ｐｅｅｋ」要求によって要求され
たデータが利用可能であることを表示する。ターゲット
ＣＰＵは単一ワード「ｐｅｅｋ」を開始するだけなの
で、ホストＣＰＵからの「ｐｅｅｋｅｄ」メッセージは
単一データワードのみを含む。ターゲットＣＰＵが信号
ＶＡＬＩＤを受信すると、「ｓｔｕｃｋ」ではなくな
る。
リアクセスメッセージをオフ−チップホストプロセッサ
に送信すると、後続のメッセージまたは要求を自由に処
理できる。ターゲットＣＰＵにより開始された「ｐｏｋ
ｅ」メッセージまたは「ｐｅｅｋ」メッセージに応答し
て、ホストＣＰＵは「ｐｅｅｋｅｄ」メッセージで応答
する。ホストＣＰＵからの「ｐｅｅｋｅｄ」メッセージ
の受信は、図６(c) の構成に対応するヘッダレジスタ内
のヘッダバイトを認識するステートマシン２５２によっ
て識別される。受信データバスＲＸＤＡＴＡからの次の
４バイトの情報がデータレジスタ２４４内にシフトさ
れ、その内部にロードされたデータワードが、設定され
るメモリスレーブバスと連絡する信号ＶＡＬＩＤと関連
して、ステートマシン２５２の制御下で、ターゲットＣ
ＰＵ領域のメモリスレーブバス２２０のデータバスに、
バス選択及び指定制御ロジック２５４によって転送され
るので、ターゲットＣＰＵのメモリスペースと連絡する
メモリアービタに、「ｐｅｅｋ」要求によって要求され
たデータが利用可能であることを表示する。ターゲット
ＣＰＵは単一ワード「ｐｅｅｋ」を開始するだけなの
で、ホストＣＰＵからの「ｐｅｅｋｅｄ」メッセージは
単一データワードのみを含む。ターゲットＣＰＵが信号
ＶＡＬＩＤを受信すると、「ｓｔｕｃｋ」ではなくな
る。
【００９５】メモリスレーブバス２２０は、ターゲット
ＣＰＵによって使用されて、メッセージコンバータ１６
０を介してホストＣＰＵによってアクセスされるオン−
チップ診断機能にアクセスする。これは開始されたター
ゲット「ｐｅｅｋ」／「ｐｏｋｅ」に使用するのと同じ
バスであり、アドレス範囲は、これがオン−チップ診断
機能へのアクセスかどうか判定する。ターゲットＣＰＵ
によってメモリスレーブバス２２０上で開始される任意
の作動に応答して、ステートマシン２５２はライン２７
２を介してバス選択及び指定ロジック２５４を制御しメ
モリスレーブバス２２０上の任意の情報または制御信号
を診断バス２３４に転送する。
ＣＰＵによって使用されて、メッセージコンバータ１６
０を介してホストＣＰＵによってアクセスされるオン−
チップ診断機能にアクセスする。これは開始されたター
ゲット「ｐｅｅｋ」／「ｐｏｋｅ」に使用するのと同じ
バスであり、アドレス範囲は、これがオン−チップ診断
機能へのアクセスかどうか判定する。ターゲットＣＰＵ
によってメモリスレーブバス２２０上で開始される任意
の作動に応答して、ステートマシン２５２はライン２７
２を介してバス選択及び指定ロジック２５４を制御しメ
モリスレーブバス２２０上の任意の情報または制御信号
を診断バス２３４に転送する。
【００９６】図１１を参照すると、図８及び図１０のメ
ッセージコンバータ１６０と、オン−チップソース／宛
先ロジックまたはターゲット領域とホストＣＰＵと、の
間の相互接続が概略的に示される。図５を参照して前述
したように、集積回路２は、ＴＡＰコントローラ４と、
データアダプタ９０と、ＣＰＵレジスタ１６３を有する
ターゲットＣＰＵ１６２と、オン−チップメモリ１６４
と、を含んで構成される。加えて、図１１の集積回路２
は、診断レジスタ３０１を有する診断機能回路３００
と、メモリキャッシュ３０２と、外部メモリインタフェ
ースコントローラ３０４と、図１０で詳細に説明したメ
ッセージコンバータ１６０と、を含んで構成される。図
１１において、ホストＣＰＵ２００がホスト通信アダプ
タ３０８を介して集積回路２のＴＡＰコントローラ４と
インタフェースすることが示されている。本実施形態に
おいて、ホスト通信アダプタ３０８は、ＴＡＰコントロ
ーライニシャライザ１７６と、データアダプタ１８０
と、図５において説明したメモリバスアダプタ１９４
と、を含んで構成される。また、ホスト通信アダプタ３
０８は、ホストＣＰＵ２００からまたはホストＣＰＵ２
００へのメッセージを変換するための集積回路２に設け
られたメッセージコンバータ１６０と同等のメッセージ
コンバータを有する。更に、図１１を参照すると、メッ
セージコンバータ１６０が診断バス２３４を介して診断
機能回路３００と通信するのがわかる。診断機能回路３
００とターゲットＣＰＵ１６２とは、バス３１０を介し
て相互に通信する。メッセージコンバータ１６０のメモ
リモニタバス２２６とメモリスレーブバス２２０は、タ
ーゲットＣＰＵとメモリキャッシュ３０２との間の共通
バス３１２と接続する。また、ターゲットＣＰＵとメモ
リキャッシュ３０２とは、ＣＰＵ命令−取り出しバス３
１４を介して相互接続する。メッセージコンバータ１６
０上のメモリマスタバス２２２は、オン−チップソース
／宛先ロジックのメモリバス１６６に順次接続するメモ
リキャッシュ３０２に接続する。図５を参照して前述し
たように、メモリバス１６６はオン−チップメモリ１６
４に接続する。また、メモリバス１６６は、外部メモリ
インタフェースコントローラ３０４と接続し、その外部
メモリインターフェースコントローラ３０４は、オフ−
チップメモリ１７４とインタフェースするオフ−チップ
メモリバス３１６にオン−チップソース／宛先ロジック
メモリバス１６６をインタフェースする。
ッセージコンバータ１６０と、オン−チップソース／宛
先ロジックまたはターゲット領域とホストＣＰＵと、の
間の相互接続が概略的に示される。図５を参照して前述
したように、集積回路２は、ＴＡＰコントローラ４と、
データアダプタ９０と、ＣＰＵレジスタ１６３を有する
ターゲットＣＰＵ１６２と、オン−チップメモリ１６４
と、を含んで構成される。加えて、図１１の集積回路２
は、診断レジスタ３０１を有する診断機能回路３００
と、メモリキャッシュ３０２と、外部メモリインタフェ
ースコントローラ３０４と、図１０で詳細に説明したメ
ッセージコンバータ１６０と、を含んで構成される。図
１１において、ホストＣＰＵ２００がホスト通信アダプ
タ３０８を介して集積回路２のＴＡＰコントローラ４と
インタフェースすることが示されている。本実施形態に
おいて、ホスト通信アダプタ３０８は、ＴＡＰコントロ
ーライニシャライザ１７６と、データアダプタ１８０
と、図５において説明したメモリバスアダプタ１９４
と、を含んで構成される。また、ホスト通信アダプタ３
０８は、ホストＣＰＵ２００からまたはホストＣＰＵ２
００へのメッセージを変換するための集積回路２に設け
られたメッセージコンバータ１６０と同等のメッセージ
コンバータを有する。更に、図１１を参照すると、メッ
セージコンバータ１６０が診断バス２３４を介して診断
機能回路３００と通信するのがわかる。診断機能回路３
００とターゲットＣＰＵ１６２とは、バス３１０を介し
て相互に通信する。メッセージコンバータ１６０のメモ
リモニタバス２２６とメモリスレーブバス２２０は、タ
ーゲットＣＰＵとメモリキャッシュ３０２との間の共通
バス３１２と接続する。また、ターゲットＣＰＵとメモ
リキャッシュ３０２とは、ＣＰＵ命令−取り出しバス３
１４を介して相互接続する。メッセージコンバータ１６
０上のメモリマスタバス２２２は、オン−チップソース
／宛先ロジックのメモリバス１６６に順次接続するメモ
リキャッシュ３０２に接続する。図５を参照して前述し
たように、メモリバス１６６はオン−チップメモリ１６
４に接続する。また、メモリバス１６６は、外部メモリ
インタフェースコントローラ３０４と接続し、その外部
メモリインターフェースコントローラ３０４は、オフ−
チップメモリ１７４とインタフェースするオフ−チップ
メモリバス３１６にオン−チップソース／宛先ロジック
メモリバス１６６をインタフェースする。
【００９７】図１１の構成は、オン−チップソース／宛
先ロジックとホストＣＰＵとの間でメッセージを送信す
ることによって種々の診断手順を実行するのに使用でき
る。診断バス２３４は、診断機能回路３００の診断レジ
スタ３０１への又は診断レジスタ３０１からの読み出し
及び書き込みを可能にするとともに、トリガ事象を読み
出させる。ターゲットＣＰＵに関連する制御情報は、診
断機能回路３００から読み出される。ターゲットＣＰＵ
に関連する命令ポインタと他の制御信号は、診断機能回
路３００の診断レジスタ３０１に記憶される。命令ポイ
ンタは、診断レジスタ３０１の一つに連続して複写さ
れ、診断バス２３４上の要求によってアクセスされる。
ターゲットＣＰＵの状態を検索するには、診断機能回路
３００の診断レジスタ３０１の一つを検索する必要があ
る。診断レジスタ３０１は、例えば、ＳＴＯＲＥ、ＴＲ
ＡＰ、ＴＡＫＥ＿Ａ＿ＴＲＡＰ、ＴＲＡＰ＿ＡＴ＿ＮＥ
ＸＴ＿ＥＸＩＴ等の、ターゲットＣＰＵの種々の制御信
号を記憶できる。これらの信号は特定のワイヤを介して
ＣＰＵに伝達される。
先ロジックとホストＣＰＵとの間でメッセージを送信す
ることによって種々の診断手順を実行するのに使用でき
る。診断バス２３４は、診断機能回路３００の診断レジ
スタ３０１への又は診断レジスタ３０１からの読み出し
及び書き込みを可能にするとともに、トリガ事象を読み
出させる。ターゲットＣＰＵに関連する制御情報は、診
断機能回路３００から読み出される。ターゲットＣＰＵ
に関連する命令ポインタと他の制御信号は、診断機能回
路３００の診断レジスタ３０１に記憶される。命令ポイ
ンタは、診断レジスタ３０１の一つに連続して複写さ
れ、診断バス２３４上の要求によってアクセスされる。
ターゲットＣＰＵの状態を検索するには、診断機能回路
３００の診断レジスタ３０１の一つを検索する必要があ
る。診断レジスタ３０１は、例えば、ＳＴＯＲＥ、ＴＲ
ＡＰ、ＴＡＫＥ＿Ａ＿ＴＲＡＰ、ＴＲＡＰ＿ＡＴ＿ＮＥ
ＸＴ＿ＥＸＩＴ等の、ターゲットＣＰＵの種々の制御信
号を記憶できる。これらの信号は特定のワイヤを介して
ＣＰＵに伝達される。
【００９８】前述のように、ホストＣＰＵがメモリマス
タバス２２２を介してターゲットＣＰＵメモリスペース
内のメモリ位置に書き込みができるのと同様の方法で、
ホストＣＰＵは、診断バス２３４を介して診断機能回路
３００内のレジスタに書き込みができる。診断機能回路
３００のレジスタに書き込みをするホストＣＰＵに応答
して、トリガされた事象が発生する。このトリガ事象
は、トリガ事象を識別する理由コードに関連する要求信
号を識別するステートマシン２５２によってメッセージ
コンバータ１６０内で検出される。要求信号に応答し
て、ステートマシン２５２は、トリガ事象に関連する理
由コードを、トリガヘッダバイトを識別する２ビット１
１とともに、ヘッダレジスタ２４０内にロードする。そ
して、ヘッダレジスタ２４０に記憶されたトリガヘッダ
バイトが送信データバスＴＸＤＡＴＡ上をターゲットＣ
ＰＵに出力される。
タバス２２２を介してターゲットＣＰＵメモリスペース
内のメモリ位置に書き込みができるのと同様の方法で、
ホストＣＰＵは、診断バス２３４を介して診断機能回路
３００内のレジスタに書き込みができる。診断機能回路
３００のレジスタに書き込みをするホストＣＰＵに応答
して、トリガされた事象が発生する。このトリガ事象
は、トリガ事象を識別する理由コードに関連する要求信
号を識別するステートマシン２５２によってメッセージ
コンバータ１６０内で検出される。要求信号に応答し
て、ステートマシン２５２は、トリガ事象に関連する理
由コードを、トリガヘッダバイトを識別する２ビット１
１とともに、ヘッダレジスタ２４０内にロードする。そ
して、ヘッダレジスタ２４０に記憶されたトリガヘッダ
バイトが送信データバスＴＸＤＡＴＡ上をターゲットＣ
ＰＵに出力される。
【００９９】上記のように、ターゲットＣＰＵ自体が、
メモリモニタバス２２６と診断バス２３４とを介して診
断機能回路３００にアクセスできる。同様に、ターゲッ
トＣＰＵが診断機能回路に書き込みをすると、この書き
込みに応答してトリガ事象が発生して、ステートマシン
２５２がヘッダレジスタ２４０に含まれるトリガヘッダ
バイトを出力してターゲットＣＰＵに戻す。ステートマ
シン２５２は、診断バス２３４上の書き込みがターゲッ
トＣＰＵによって行われたかまたはホストＣＰＵによっ
て行われたかを記憶し、トリガ事象を正しい宛先に返送
する。
メモリモニタバス２２６と診断バス２３４とを介して診
断機能回路３００にアクセスできる。同様に、ターゲッ
トＣＰＵが診断機能回路に書き込みをすると、この書き
込みに応答してトリガ事象が発生して、ステートマシン
２５２がヘッダレジスタ２４０に含まれるトリガヘッダ
バイトを出力してターゲットＣＰＵに戻す。ステートマ
シン２５２は、診断バス２３４上の書き込みがターゲッ
トＣＰＵによって行われたかまたはホストＣＰＵによっ
て行われたかを記憶し、トリガ事象を正しい宛先に返送
する。
【０１００】図１１に示された環境で実行される本実施
形態によるメッセージコンバータは、テストアクセスポ
ートからのブート、ホットプラグ挿入及びホストとター
ゲットの同期化等の種々の高レベルの診断特徴を維持で
きる。このように、本実施形態によれば、集積回路に挿
入され、限定されたピンカウントを介してホストＣＰＵ
とオン−チップソース／宛先ロジックとの間の通信を提
供するメッセージコンバータが設けられる。このコンバ
ータは、種々のオン−チップリソースへのアクセスを有
する。これらのリソースのうちのいくつかは単に監視さ
れるだけであり、他は制御されるかまたは監視及び制御
される。任意のリソースの監視は非割り込みであり、チ
ップ機能の実行または待機に何の影響も与えない。これ
は診断目的には理想的である。メッセージコンバータ
は、受信メッセージの解釈と、送信メッセージの編集
と、オン−チップソース／宛先ロジックへのまたはオン
−チップソース／宛先ロジックからの情報の選択または
指示との機能を実行する。メッセージコンバータは、オ
ン−チップ機能のいずれからも独立して作動するので、
何らかの割り込み作動の実行が指示されるまで或いは指
示されなければ非割り込みである。
形態によるメッセージコンバータは、テストアクセスポ
ートからのブート、ホットプラグ挿入及びホストとター
ゲットの同期化等の種々の高レベルの診断特徴を維持で
きる。このように、本実施形態によれば、集積回路に挿
入され、限定されたピンカウントを介してホストＣＰＵ
とオン−チップソース／宛先ロジックとの間の通信を提
供するメッセージコンバータが設けられる。このコンバ
ータは、種々のオン−チップリソースへのアクセスを有
する。これらのリソースのうちのいくつかは単に監視さ
れるだけであり、他は制御されるかまたは監視及び制御
される。任意のリソースの監視は非割り込みであり、チ
ップ機能の実行または待機に何の影響も与えない。これ
は診断目的には理想的である。メッセージコンバータ
は、受信メッセージの解釈と、送信メッセージの編集
と、オン−チップソース／宛先ロジックへのまたはオン
−チップソース／宛先ロジックからの情報の選択または
指示との機能を実行する。メッセージコンバータは、オ
ン−チップ機能のいずれからも独立して作動するので、
何らかの割り込み作動の実行が指示されるまで或いは指
示されなければ非割り込みである。
【０１０１】図１１を参照すると、その構成は、メモリ
キャッシュ３０２を取り除き、共通バス３１２とＣＰＵ
命令取り出しバス３１４とをメモリバス１６６に直接接
続することによって応用されてもよい。更に、この構成
は、付加的なマスタまたはメモリバス１６６に接続され
たオン−チップの自律機能を有するようにも応用でき
る。さらにまた、ターゲットＣＰＵ１６２は取り除くこ
とができ、メモリスレーブバス２２０とメモリマスタバ
ス２２２とメモリモニタバス２２６とをメモリバス１６
６に直接接続できる。
キャッシュ３０２を取り除き、共通バス３１２とＣＰＵ
命令取り出しバス３１４とをメモリバス１６６に直接接
続することによって応用されてもよい。更に、この構成
は、付加的なマスタまたはメモリバス１６６に接続され
たオン−チップの自律機能を有するようにも応用でき
る。さらにまた、ターゲットＣＰＵ１６２は取り除くこ
とができ、メモリスレーブバス２２０とメモリマスタバ
ス２２２とメモリモニタバス２２６とをメモリバス１６
６に直接接続できる。
【図面の簡単な説明】
【図１】本実施形態による接続点を有するテストアクセ
スポートコントローラを備えた集積回路を示す。
スポートコントローラを備えた集積回路を示す。
【図２】図１のテストアクセスポートコントローラを示
す。
す。
【図３】図２のテストアクセスポートコントローラに接
続するための本実施形態によるデータアダプタを示す。
続するための本実施形態によるデータアダプタを示す。
【図４】診断モードにおける図２のテストアクセスポー
トコントローラを介してオフ−チップ通信されたデータ
のデータフォーマットを示す。
トコントローラを介してオフ−チップ通信されたデータ
のデータフォーマットを示す。
【図５】図３のデータアダプタの実行を階層形状ブロッ
ク図で示す。
ク図で示す。
【図６】本実施形態によるメッセージのヘッダバイトの
フォーマットを示す。
フォーマットを示す。
【図７】本実施形態によるメッセージのフォーマットを
示す。
示す。
【図８】本実施形態によるメッセージコンバータを概略
的に示す。
的に示す。
【図９】本実施形態におけるメッセージコンバータに接
続されるバスのフォーマットを示す。
続されるバスのフォーマットを示す。
【図１０】本実施形態のメッセージコンバータの実行を
示す。
示す。
【図１１】本実施形態のメッセージコンバータの実行を
階層形状ブロック図で示す。
階層形状ブロック図で示す。
Claims (21)
- 【請求項１】 並列データの通信をオン−チップで実行
するバスシステムと、 該バスシステムに接続されて、そのバスシステムから受
信される並列データに応答して作動を実行する機能回路
と、 直列データ入力コネクタと直列データ出力コネクタとを
含んで構成され、外部装置と集積回路装置との間に、前
記機能回路によって実行される作動を定義するデータパ
ケット及び情報の性質を示すパケット識別子をそれぞれ
含む直列データパケットを供給する外部ポートと、 前記並列バスシステムと前記外部ポートを相互に接続
し、前記外部ポートを介して入力される直列パケットの
パケット識別子を読み出すとともに、これらの直列パケ
ットを、前記パケット識別子によって識別されたパケッ
トの性質に応じて前記バスシステムに供給するための並
列データに変換するように作動可能である直列／並列デ
ータパケットコンバータと、を含んで構成され、 前記直列パケットの並列データへの直列／並列変換が、
前記機能回路を必要とせずに実行され、前記並列データ
が、前記機能回路に対して、変換された前記直列パケッ
トに含まれる前記情報に応じて作動を実行させることを
特徴とする単一チップ集積回路装置。 - 【請求項２】 前記データパケットコンバータは、並列
データを直列データパケットに変換するとともに、前記
バスシステムから受信した情報に従って、前記バスシス
テムからの並列データから変換された前記直列パケット
に、タイプ識別子を配分するように作動可能であること
を特徴とする請求項１記載の単一チップ集積回路装。 - 【請求項３】 前記データパケットコンバータは、前記
パケット識別子からの直列データパケットの長さを決定
する長さ識別回路を含んで構成されることを特徴とする
請求項１又は２記載の単一チップ集積回路装置。 - 【請求項４】 前記データパケットコンバータは、直列
データパケットによって伝達されるメッセージのタイプ
を前記パケット識別子から決定するとともに、特定の並
列データを前記バスシステムに供給することによって前
記メッセージを実行するメッセージ識別回路を含んで構
成されることを特徴とする請求項１〜３のいずれか１つ
に記載の単一チップ集積回路装置。 - 【請求項５】 前記バスシステムは、複数の並列バスを
含んで構成され、前記データパケットコンバータは、前
記パケット識別子により識別された前記メッセージの性
質に応じて、前記並列バスのうちの選択された１つに並
列データを供給するように作動可能であることを特徴と
する請求項４記載の単一チップ集積回路装置。 - 【請求項６】 前記機能回路は、チップにローカルなメ
モリにアクセスするメモリインタフェース回路を含んで
構成され、前記並列バスの少なくとも１つは、メモリア
クセスが前記外部装置から前記ローカルメモリに実行で
きる、アドレスライン、データライン及び制御ラインを
含んで構成されるメモリバスであることを特徴とする請
求項５記載の単一チップ集積回路装置。 - 【請求項７】 前記並列バスの少なくとも１つは、オン
−チップレジスタにアクセスするためのレジスタアクセ
スバスであることを特徴とする請求項５記載の単一チッ
プ集積回路装置。 - 【請求項８】 前記メッセージがメモリアクセス要求で
あるとき、前記メッセージはアクセスされるアドレスを
含み、前記並列データは前記アドレスに応じて前記並列
バスの１つに供給されることを特徴とする請求項６又は
７記載の単一チップ集積回路装置。 - 【請求項９】 前記オン−チップレジスタは、前記バス
システムから制御レジスタ内にロードされた並列データ
に応じて、前記オン−チップ機能回路の正常作動に割り
込む制御レジスタを含むことを特徴とする請求項７又は
８記載の単一チップ集積回路装置。 - 【請求項１０】 前記機能回路は、１つのプロセッサを
含んで構成されることを特徴とする請求項１〜９のいず
れか１つに記載の単一チップ集積回路装置。 - 【請求項１１】 前記機能回路は、複数のプロセッサを
含んで構成されることを特徴とする請求項１〜９のいず
れか１つに記載の単一チップ集積回路装置。 - 【請求項１２】 前記外部装置は、外部デバッギングホ
ストを含んで構成され、前記外部ポートは、前記外部デ
バッギングホストから前記オン−チップ機能回路への命
令をデバッグするための外部直列通信リンクを提供する
ことを特徴とする請求項１〜１１のいずれか１つに記載
の単一チップ集積回路装置。 - 【請求項１３】 前記外部装置は、該外部装置にローカ
ルな別のメモリが設けられ、前記外部ポートは、前記オ
ン−チップ機能回路に対して、該オン−チップ機能回路
のローカルメモリに加えて前記別のメモリにアクセスさ
せるように作動可能な接続点を提供することを特徴とす
る請求項１〜１２のいずれか１に記載の単一チップ集積
回路装置。 - 【請求項１４】 前記外部ポートは、命令コードを前記
外部装置からプロセッサ用の前記ローカルメモリ内に供
給して、前記プロセッサが、前記外部装置によって制御
されて前記命令コードを実行できることを特徴とする請
求項１０記載の単一チップ集積回路装置。 - 【請求項１５】 前記並列バスシステムに接続され、前
記外部ポートを介したオフ−チップ供給のために前記バ
スシステムに診断情報を送信するように作動可能なオン
−チップの診断制御回路を含んで構成されることを特徴
とする請求項１〜１４のいずれか１つに記載の単一チッ
プ集積回路装置。 - 【請求項１６】 オン−チップバスシステムに接続さ
れ、該バスシステムから受信される並列データに応答し
て作動を実行する機能回路を含んで構成された単一チッ
プ集積回路装置と、外部装置との間の通信を実行する方
法であって、 前記外部装置において、前記機能回路によって実行され
る作動を定義する直列データパケット及び情報について
の性質を示すパケット識別子をそれぞれ含んだ直列デー
タパケットを公式化し、 前記単一チップ集積回路装置の外部ポートの直列入力コ
ネクタを介して前記直列データパケットを送信し、 前記直列入力コンバータを介して前記外部装置から供給
された直列パケットの前記パケット識別子を読み出し
て、該パケット識別子によって識別されたパケットの性
質に応じて、前記機能回路を必要とせずに前記直列デー
タパケットを並列データに変換し、 前記並列データを前記バスシステムを介して前記機能回
路に供給して、前記機能回路に前記直列パケットに含ま
れる前記情報に応じた作動を実行させる、 ことからなることを特徴とする単一チップ集積回路装置
と外部装置との間の通信方法。 - 【請求項１７】 前記オン−チップバスシステムから供
給される並列データが、前記外部ポートの直列出力ピン
を介したオフ−チップ送信用の直列パケットに変換され
ることを特徴とする請求項１６記載の通信方法。 - 【請求項１８】 パケット識別子が、前記並列データに
含まれる情報に従って、前記並列データから変換された
前記直列パケットに配分されることを特徴とする請求項
１６記載の通信方法。 - 【請求項１９】 前記パケット識別子が、各直列パケッ
トの長さを示すことを特徴とする請求項１６〜１８のい
ずれか１つに記載の通信方法。 - 【請求項２０】 パケットの長さが前記バスシステムの
ビット幅より大きいビット長さを有するものとして識別
されるとき、前記直列パケットが、前記バスシステムに
順次配置される連続した並列データセットに変換される
ことを特徴とする請求項１９記載の通信方法。 - 【請求項２１】 並列データの通信をオン−チップで実
行するバスシステムと、 該バスシステムに接続されて、そのバスシステムから受
信される並列データに応答して作動を実行する機能回路
と、 直列データ入力コネクタと直列データ出力コネクタとを
含んで構成され、外部装置と集積回路装置との間に、前
記機能回路によって実行される作動を定義するデータパ
ケット及び情報の性質を示すパケット識別子をそれぞれ
含む直列データパケットを供給する外部ポートと、 前記並列バスシステムと前記外部ポートを相互に接続
し、前記外部ポートを介して入力される直列パケットの
パケット識別子を読み出すとともに、これらの直列パケ
ットを、前記パケット識別子によって識別されたパケッ
トの性質に応じて前記バスシステムに供給するための並
列データに変換するように作動可能である直列／並列デ
ータパケットコンバータと、を含んで構成され、 前記直列パケットの並列データへの直列／並列変換が、
前記機能回路を必要とせずに実行でき、前記並列データ
が、前記機能回路の任意の部分に対して、変換された前
記直列パケットに含まれる前記情報に応じて作動を実行
させることを特徴とする単一チップ集積回路装置。
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|---|---|---|---|---|
| US7421633B2 (en) * | 2005-03-21 | 2008-09-02 | Texas Instruments Incorporated | Controller receiving combined TMS/TDI and suppyling separate TMS and TDI |
| GB9805479D0 (en) * | 1998-03-13 | 1998-05-13 | Sgs Thomson Microelectronics | Microcomputer |
| GB9809197D0 (en) * | 1998-04-29 | 1998-07-01 | Sgs Thomson Microelectronics | Microcomputer with packet translation for event packets and memory acess packets |
| GB9809203D0 (en) * | 1998-04-29 | 1998-07-01 | Sgs Thomson Microelectronics | Packet distribution in a microcomputer |
| GB9818377D0 (en) * | 1998-08-21 | 1998-10-21 | Sgs Thomson Microelectronics | An integrated circuit with multiple processing cores |
| US6571359B1 (en) * | 1999-12-13 | 2003-05-27 | Intel Corporation | Systems and methods for testing processors |
| US6567932B2 (en) * | 1999-10-01 | 2003-05-20 | Stmicroelectronics Limited | System and method for communicating with an integrated circuit |
| US7100027B1 (en) | 1999-12-13 | 2006-08-29 | Intel Corporation | System and method for reproducing system executions using a replay handler |
| US8176296B2 (en) | 2000-10-26 | 2012-05-08 | Cypress Semiconductor Corporation | Programmable microcontroller architecture |
| US8103496B1 (en) | 2000-10-26 | 2012-01-24 | Cypress Semicondutor Corporation | Breakpoint control in an in-circuit emulation system |
| US7765095B1 (en) | 2000-10-26 | 2010-07-27 | Cypress Semiconductor Corporation | Conditional branching in an in-circuit emulation system |
| US8149048B1 (en) | 2000-10-26 | 2012-04-03 | Cypress Semiconductor Corporation | Apparatus and method for programmable power management in a programmable analog circuit block |
| US6823282B1 (en) * | 2000-10-26 | 2004-11-23 | Cypress Semiconductor Corporation | Test architecture for microcontroller providing for a serial communication interface |
| US6724220B1 (en) | 2000-10-26 | 2004-04-20 | Cyress Semiconductor Corporation | Programmable microcontroller architecture (mixed analog/digital) |
| US8160864B1 (en) | 2000-10-26 | 2012-04-17 | Cypress Semiconductor Corporation | In-circuit emulator and pod synchronized boot |
| US6914892B1 (en) * | 2001-01-29 | 2005-07-05 | Advanced Micro Devices, Inc. | Arrangement for testing network switch expansion port data by converting to media independent interface format |
| US7406674B1 (en) | 2001-10-24 | 2008-07-29 | Cypress Semiconductor Corporation | Method and apparatus for generating microcontroller configuration information |
| US8078970B1 (en) | 2001-11-09 | 2011-12-13 | Cypress Semiconductor Corporation | Graphical user interface with user-selectable list-box |
| US8042093B1 (en) | 2001-11-15 | 2011-10-18 | Cypress Semiconductor Corporation | System providing automatic source code generation for personalization and parameterization of user modules |
| US7774190B1 (en) | 2001-11-19 | 2010-08-10 | Cypress Semiconductor Corporation | Sleep and stall in an in-circuit emulation system |
| US7770113B1 (en) | 2001-11-19 | 2010-08-03 | Cypress Semiconductor Corporation | System and method for dynamically generating a configuration datasheet |
| US8069405B1 (en) | 2001-11-19 | 2011-11-29 | Cypress Semiconductor Corporation | User interface for efficiently browsing an electronic document using data-driven tabs |
| US6971004B1 (en) | 2001-11-19 | 2005-11-29 | Cypress Semiconductor Corp. | System and method of dynamically reconfiguring a programmable integrated circuit |
| US7844437B1 (en) | 2001-11-19 | 2010-11-30 | Cypress Semiconductor Corporation | System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit |
| US20030158934A1 (en) * | 2002-02-05 | 2003-08-21 | Ben Chang | Condition monitor and controller for a server system |
| US8103497B1 (en) | 2002-03-28 | 2012-01-24 | Cypress Semiconductor Corporation | External interface for event architecture |
| US7308608B1 (en) | 2002-05-01 | 2007-12-11 | Cypress Semiconductor Corporation | Reconfigurable testing system and method |
| US7761845B1 (en) | 2002-09-09 | 2010-07-20 | Cypress Semiconductor Corporation | Method for parameterizing a user module |
| US7216276B1 (en) | 2003-02-27 | 2007-05-08 | Marvell International Ltd. | Apparatus and method for testing and debugging an integrated circuit |
| US7444571B1 (en) | 2003-02-27 | 2008-10-28 | Marvell International Ltd. | Apparatus and method for testing and debugging an integrated circuit |
| US7496818B1 (en) | 2003-02-27 | 2009-02-24 | Marvell International Ltd. | Apparatus and method for testing and debugging an integrated circuit |
| US7197680B2 (en) | 2003-04-17 | 2007-03-27 | Arm Limited | Communication interface for diagnostic circuits of an integrated circuit |
| US7295049B1 (en) | 2004-03-25 | 2007-11-13 | Cypress Semiconductor Corporation | Method and circuit for rapid alignment of signals |
| US8286125B2 (en) | 2004-08-13 | 2012-10-09 | Cypress Semiconductor Corporation | Model for a hardware device-independent method of defining embedded firmware for programmable systems |
| US8069436B2 (en) | 2004-08-13 | 2011-11-29 | Cypress Semiconductor Corporation | Providing hardware independence to automate code generation of processing device firmware |
| US7332976B1 (en) | 2005-02-04 | 2008-02-19 | Cypress Semiconductor Corporation | Poly-phase frequency synthesis oscillator |
| US7400183B1 (en) | 2005-05-05 | 2008-07-15 | Cypress Semiconductor Corporation | Voltage controlled oscillator delay cell and method |
| US8089461B2 (en) | 2005-06-23 | 2012-01-03 | Cypress Semiconductor Corporation | Touch wake for electronic devices |
| WO2007021732A2 (en) * | 2005-08-09 | 2007-02-22 | Texas Instruments Incorporated | Selectable jtag or trace access with data store and output |
| US8085067B1 (en) | 2005-12-21 | 2011-12-27 | Cypress Semiconductor Corporation | Differential-to-single ended signal converter circuit and method |
| US8067948B2 (en) | 2006-03-27 | 2011-11-29 | Cypress Semiconductor Corporation | Input/output multiplexer bus |
| US8092083B2 (en) | 2007-04-17 | 2012-01-10 | Cypress Semiconductor Corporation | Temperature sensor with digital bandgap |
| US8516025B2 (en) | 2007-04-17 | 2013-08-20 | Cypress Semiconductor Corporation | Clock driven dynamic datapath chaining |
| US8026739B2 (en) | 2007-04-17 | 2011-09-27 | Cypress Semiconductor Corporation | System level interconnect with programmable switching |
| US8130025B2 (en) | 2007-04-17 | 2012-03-06 | Cypress Semiconductor Corporation | Numerical band gap |
| US9564902B2 (en) | 2007-04-17 | 2017-02-07 | Cypress Semiconductor Corporation | Dynamically configurable and re-configurable data path |
| US7737724B2 (en) | 2007-04-17 | 2010-06-15 | Cypress Semiconductor Corporation | Universal digital block interconnection and channel routing |
| US8040266B2 (en) | 2007-04-17 | 2011-10-18 | Cypress Semiconductor Corporation | Programmable sigma-delta analog-to-digital converter |
| US8065653B1 (en) | 2007-04-25 | 2011-11-22 | Cypress Semiconductor Corporation | Configuration of programmable IC design elements |
| US9720805B1 (en) | 2007-04-25 | 2017-08-01 | Cypress Semiconductor Corporation | System and method for controlling a target device |
| US8266575B1 (en) | 2007-04-25 | 2012-09-11 | Cypress Semiconductor Corporation | Systems and methods for dynamically reconfiguring a programmable system on a chip |
| US8049569B1 (en) | 2007-09-05 | 2011-11-01 | Cypress Semiconductor Corporation | Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes |
| US9448964B2 (en) | 2009-05-04 | 2016-09-20 | Cypress Semiconductor Corporation | Autonomous control in a programmable system |
| CN109783419A (zh) * | 2018-12-29 | 2019-05-21 | 安徽皖兴通信息技术有限公司 | 一种通信设备背板控制总线的方法 |
| US11138134B2 (en) * | 2019-05-22 | 2021-10-05 | Nxp Usa, Inc. | Non-intrusive semihosting solution for debug using direct memory access implementation-based library |
| CN110958224A (zh) * | 2019-11-05 | 2020-04-03 | 郑州信大捷安信息技术股份有限公司 | 远程串口调试系统及方法 |
| US11209483B2 (en) * | 2020-02-28 | 2021-12-28 | Micron Technology, Inc. | Controller accessible test access port controls |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4641263A (en) * | 1982-05-17 | 1987-02-03 | Digital Associates Corporation | Controller system or emulating local parallel minicomputer/printer interface and transferring serial data to remote line printer |
| DE3584690D1 (de) * | 1984-06-20 | 1992-01-02 | Convex Computer Corp | Ein-/ausgabebus fuer rechner. |
| US4660170A (en) * | 1985-04-29 | 1987-04-21 | General Dynamics, Pomona Division | System for providing reprogramming data to an embedded processor |
| US5086388A (en) * | 1988-03-18 | 1992-02-04 | Hitachi Maxell, Ltd. | Semiconductor serial/parallel-parallel/serial file memory and storage system |
| US5005151A (en) * | 1988-05-13 | 1991-04-02 | Dallas Semiconductor Corporation | Interleaved arbitration scheme for interfacing parallel and serial ports to a parallel system port |
| US5734920A (en) * | 1993-06-28 | 1998-03-31 | Nippondenso Co., Ltd. | Input/output processing IC |
| EP0636976B1 (en) * | 1993-07-28 | 1998-12-30 | Koninklijke Philips Electronics N.V. | Microcontroller provided with hardware for supporting debugging as based on boundary scan standard-type extensions |
| EP0652516A1 (en) * | 1993-11-03 | 1995-05-10 | Advanced Micro Devices, Inc. | Integrated microprocessor |
| JP2752592B2 (ja) * | 1994-12-28 | 1998-05-18 | 日本ヒューレット・パッカード株式会社 | マイクロプロセッサ、マイクロプロセッサ−デバッグツール間信号伝送方法及びトレース方法 |
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-
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