JPH10198576A - 集積回路装置及びその通信方法 - Google Patents
集積回路装置及びその通信方法Info
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- JPH10198576A JPH10198576A JP9300957A JP30095797A JPH10198576A JP H10198576 A JPH10198576 A JP H10198576A JP 9300957 A JP9300957 A JP 9300957A JP 30095797 A JP30095797 A JP 30095797A JP H10198576 A JPH10198576 A JP H10198576A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318572—Input/Output interfaces
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- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
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Abstract
(57)【要約】
オン−チップバスシステムのビット幅と同数の第１のピ
ンのセットによってオン−チップバスシステムに接続さ
れるメッセージコンバータを含む単一チップ集積回路装
置が開示される。メッセージコンバータは、第１のピン
のセットの数より少ない第２のピンのセットを有する。
メッセージコンバータは、メッセージを受信するための
低減ピンデータ受信回路と、バスシステムから受信した
情報からのメッセージを公式化するためのデータ送信回
路と、を有する。各メッセージはメッセージ識別子を有
する。また、メッセージコンバータを使用してメモリア
クセス要求を実行する方法が開示される。
ンのセットによってオン−チップバスシステムに接続さ
れるメッセージコンバータを含む単一チップ集積回路装
置が開示される。メッセージコンバータは、第１のピン
のセットの数より少ない第２のピンのセットを有する。
メッセージコンバータは、メッセージを受信するための
低減ピンデータ受信回路と、バスシステムから受信した
情報からのメッセージを公式化するためのデータ送信回
路と、を有する。各メッセージはメッセージ識別子を有
する。また、メッセージコンバータを使用してメモリア
クセス要求を実行する方法が開示される。
Description
【発明の属する技術分野】本発明は集積回路装置とチッ
プ境界を越えてこれと通信する方法とに関する。
プ境界を越えてこれと通信する方法とに関する。
【従来の技術及び発明が解決しようとする課題】本発明
は、特に、これに限定されるものではないが、診断を目
的とした通信の改良に関する。即ち、集積回路がプロセ
ッサ等の埋め込まれた機能回路を有する場合、従来の診
断技術を使用して機能回路のリアルタイム非割り込み監
視を提供することは非常に困難である。機能回路はプロ
セッサである必要はなく、ＤＭＡ（Direct Memory Acce
ss；直接メモリアクセス）エンジンを含む他の機能回路
またはオン−チップキャッシュでもよい。従来、プロセ
ッサ（ＣＰＵ）は単一チップとして製造されており、メ
モリ等の全ての補助回路へのオフ−チップアクセスを必
要とする。結果として、これらは複数のアクセスピンを
有して、ＣＰＵに関する情報、特に、メモリアドレス情
報がこれらのアクセスピンからいずれにしても外部的に
入手できる。メモリアドレス情報に加えて、プロセッサ
の内部状態に関する状態情報を入手して、例えば、割り
込み、命令ストリームにおける変化、ＣＰＵの種々の状
態レジスタにおけるフラグの設定等の事象を確認するの
に使用できる。現今では、チップは複雑であり、オン−
チップのプロセッサだけではなくその関連メモリや他の
補助回路も含む。チップ上に複数のプロセッサを備えた
り、或いは、少なくとも１つのプロセッサとＤＭＡ（直
接メモリアクセス）エンジン、またはオン−チッププロ
セッサに関連するメモリにアクセスするためのＥＭＩ
（External Memory Interface ；外部メモリインタフェ
ース）を備える場合がある。このように、通常はオフ−
チップ入手が可能な信号がもはやＣＰＵの内部作動に関
する直接表示を提供しないので、プロセッサ作動を監視
するのはもはや単純なことではない。集積回路ＣＰＵ上
で実行するように設計されたソフトウエアの複雑さが増
大するにつれて、ソフトウエアを適切にテストすること
の重要性も増大する。これには、ＣＰＵがソフトウエア
を実行するのと同時にＣＰＵの作動を監視する技術を必
要とする。ソフトウエアがリアルタイムで作動しながら
非割り込みでモニタされることは特に煩わしい要件であ
る。いわゆる診断又はデバッギング技術がこれを達成す
るために開発された。従来の１つの技術（ＩＣＥ；回路
内エミュレータ）は、オン−チップハードウエアにマッ
チし、このハードウエアに接続されるエミュレータボー
ドの製造を必要とする。このように、オン−チップ接続
がエミュレータにマップされるので、エミュレータ上で
アクセスできる。しかしながら、エミュレータは構成が
複雑かつ高価であり、いずれにしてもオン−チップ通信
の速度または状態に十分にマッチできない。このため、
優先するオン−チップ状態を正確にエミュレートするこ
とは非常に困難である。他の従来技術では、論理状態ア
ナライザ（ＬＳＡ）を使用している。これは、全てのオ
フ−チップ通信状態を継続的に監視する集積回路のピン
に接続される装置である。連続して発生する状態の各セ
ットは記憶された後に分析できる。エミュレータよりは
安いが、ＬＳＡは高価であるばかりではなく、記憶され
る莫大な数の連続して発生する状態セットから何らかの
有用な情報を引き出すための多大な演繹と分析が必要で
ある。オフ−チップで通信される状態信号を分析できる
だけなので、オン−チップ状態に関する何らかの演繹ま
たは仮定を行うことが当然必要となる。更に近年では、
埋め込まれたＣＰＵの作動を監視する試みにおいて更な
る開発がすすめられた。ある集積回路では、スキャンラ
ッチチェインがオン−チップで提供されて、オン−チッ
プＴＡＰコントローラを使用してＣＰＵのレジスタから
データを転送する。プロセスは破壊的なので、ＣＰＵが
作動を継続する前にデータをＣＰＵレジスタ内に戻して
読み込ませる必要がある。このように、これを実行する
には、ＣＰＵを停止させてそのレジスタから状態情報を
抽出する必要がある。このため、これはソフトウエアが
リアルタイムで監視されなければならないという要求を
満足させるものではない。いくつかのケースでは、ＣＰ
Ｕの停止がソフトウエアの作動する方法を変化させるの
で、リアルタイムで目に見えるバグが、ＣＰＵがそのポ
イントで停止すると表れない。更に、テストスキャンが
完了するのを待ってＣＰＵレジスタからのすべてのスキ
ャンデータをオフ−チップに送信する必要があるので、
監視プロセスがゆっくりである。このため、本発明は外
部通信オフ−チップのための機能を増大させて改良され
た診断手順を実行させることを目的とする。オフ−チッ
プホストプロセッサに、オン−チップターゲットプロセ
ッサまたは他のオン−チップ機能と情報を共有させ、前
記ターゲットプロセッサまたは他のオン−チップ機能で
制御させ、または、前記ターゲットプロセッサまたは他
のオン−チップ機能と通信させる種々の機構がある。し
かしながら、これらの機構は、これらがリアルタイムま
たは非割り込み診断に特に適してはいないという意味で
不都合がある。１つの構成において、共通メモリバスは
オフ−チップメモリとオン−チップメモリとを接続して
これらのリソースがホストプロセッサ及びターゲットプ
ロセッサによって共有される可能性があるようにする。
しかしながら、これには、境界でバス接続を実施するた
めにチップ境界で多数のコネクタピンが要求される。更
に、本構成において許される共有スキーマに応じてメモ
リ仲介ロジックが要求される。チップ境界にはバッファ
リングが必要であり、これは実行と待ち時間の中間状態
を可能にする。また、このような構成は、全てのアクセ
スが割り込みなので、非割り込み診断を考慮していな
い。別の構成では、オフ−チップホストプロセッサは、
少数のコネクタピンを持つ通信ラインによってオン−チ
ップターゲットプロセッサと直接通信する。しかしなが
ら、これは、通信要件を処理するためにオン−チップタ
ーゲットプロセッサまたは他の機能回路を増加させて、
使用する際に実行ペナルティを招くようにすることが要
求される。また、ホストプロセッサは、ターゲットプロ
セッサのアドレススペース内のオン−チップメモリにア
クセスして、ターゲットプロセッサにこのメモリアクセ
スをさせるだけである。このように、メモリアクセスを
含むどんな診断手順も当然割り込みである。
は、特に、これに限定されるものではないが、診断を目
的とした通信の改良に関する。即ち、集積回路がプロセ
ッサ等の埋め込まれた機能回路を有する場合、従来の診
断技術を使用して機能回路のリアルタイム非割り込み監
視を提供することは非常に困難である。機能回路はプロ
セッサである必要はなく、ＤＭＡ（Direct Memory Acce
ss；直接メモリアクセス）エンジンを含む他の機能回路
またはオン−チップキャッシュでもよい。従来、プロセ
ッサ（ＣＰＵ）は単一チップとして製造されており、メ
モリ等の全ての補助回路へのオフ−チップアクセスを必
要とする。結果として、これらは複数のアクセスピンを
有して、ＣＰＵに関する情報、特に、メモリアドレス情
報がこれらのアクセスピンからいずれにしても外部的に
入手できる。メモリアドレス情報に加えて、プロセッサ
の内部状態に関する状態情報を入手して、例えば、割り
込み、命令ストリームにおける変化、ＣＰＵの種々の状
態レジスタにおけるフラグの設定等の事象を確認するの
に使用できる。現今では、チップは複雑であり、オン−
チップのプロセッサだけではなくその関連メモリや他の
補助回路も含む。チップ上に複数のプロセッサを備えた
り、或いは、少なくとも１つのプロセッサとＤＭＡ（直
接メモリアクセス）エンジン、またはオン−チッププロ
セッサに関連するメモリにアクセスするためのＥＭＩ
（External Memory Interface ；外部メモリインタフェ
ース）を備える場合がある。このように、通常はオフ−
チップ入手が可能な信号がもはやＣＰＵの内部作動に関
する直接表示を提供しないので、プロセッサ作動を監視
するのはもはや単純なことではない。集積回路ＣＰＵ上
で実行するように設計されたソフトウエアの複雑さが増
大するにつれて、ソフトウエアを適切にテストすること
の重要性も増大する。これには、ＣＰＵがソフトウエア
を実行するのと同時にＣＰＵの作動を監視する技術を必
要とする。ソフトウエアがリアルタイムで作動しながら
非割り込みでモニタされることは特に煩わしい要件であ
る。いわゆる診断又はデバッギング技術がこれを達成す
るために開発された。従来の１つの技術（ＩＣＥ；回路
内エミュレータ）は、オン−チップハードウエアにマッ
チし、このハードウエアに接続されるエミュレータボー
ドの製造を必要とする。このように、オン−チップ接続
がエミュレータにマップされるので、エミュレータ上で
アクセスできる。しかしながら、エミュレータは構成が
複雑かつ高価であり、いずれにしてもオン−チップ通信
の速度または状態に十分にマッチできない。このため、
優先するオン−チップ状態を正確にエミュレートするこ
とは非常に困難である。他の従来技術では、論理状態ア
ナライザ（ＬＳＡ）を使用している。これは、全てのオ
フ−チップ通信状態を継続的に監視する集積回路のピン
に接続される装置である。連続して発生する状態の各セ
ットは記憶された後に分析できる。エミュレータよりは
安いが、ＬＳＡは高価であるばかりではなく、記憶され
る莫大な数の連続して発生する状態セットから何らかの
有用な情報を引き出すための多大な演繹と分析が必要で
ある。オフ−チップで通信される状態信号を分析できる
だけなので、オン−チップ状態に関する何らかの演繹ま
たは仮定を行うことが当然必要となる。更に近年では、
埋め込まれたＣＰＵの作動を監視する試みにおいて更な
る開発がすすめられた。ある集積回路では、スキャンラ
ッチチェインがオン−チップで提供されて、オン−チッ
プＴＡＰコントローラを使用してＣＰＵのレジスタから
データを転送する。プロセスは破壊的なので、ＣＰＵが
作動を継続する前にデータをＣＰＵレジスタ内に戻して
読み込ませる必要がある。このように、これを実行する
には、ＣＰＵを停止させてそのレジスタから状態情報を
抽出する必要がある。このため、これはソフトウエアが
リアルタイムで監視されなければならないという要求を
満足させるものではない。いくつかのケースでは、ＣＰ
Ｕの停止がソフトウエアの作動する方法を変化させるの
で、リアルタイムで目に見えるバグが、ＣＰＵがそのポ
イントで停止すると表れない。更に、テストスキャンが
完了するのを待ってＣＰＵレジスタからのすべてのスキ
ャンデータをオフ−チップに送信する必要があるので、
監視プロセスがゆっくりである。このため、本発明は外
部通信オフ−チップのための機能を増大させて改良され
た診断手順を実行させることを目的とする。オフ−チッ
プホストプロセッサに、オン−チップターゲットプロセ
ッサまたは他のオン−チップ機能と情報を共有させ、前
記ターゲットプロセッサまたは他のオン−チップ機能で
制御させ、または、前記ターゲットプロセッサまたは他
のオン−チップ機能と通信させる種々の機構がある。し
かしながら、これらの機構は、これらがリアルタイムま
たは非割り込み診断に特に適してはいないという意味で
不都合がある。１つの構成において、共通メモリバスは
オフ−チップメモリとオン−チップメモリとを接続して
これらのリソースがホストプロセッサ及びターゲットプ
ロセッサによって共有される可能性があるようにする。
しかしながら、これには、境界でバス接続を実施するた
めにチップ境界で多数のコネクタピンが要求される。更
に、本構成において許される共有スキーマに応じてメモ
リ仲介ロジックが要求される。チップ境界にはバッファ
リングが必要であり、これは実行と待ち時間の中間状態
を可能にする。また、このような構成は、全てのアクセ
スが割り込みなので、非割り込み診断を考慮していな
い。別の構成では、オフ−チップホストプロセッサは、
少数のコネクタピンを持つ通信ラインによってオン−チ
ップターゲットプロセッサと直接通信する。しかしなが
ら、これは、通信要件を処理するためにオン−チップタ
ーゲットプロセッサまたは他の機能回路を増加させて、
使用する際に実行ペナルティを招くようにすることが要
求される。また、ホストプロセッサは、ターゲットプロ
セッサのアドレススペース内のオン−チップメモリにア
クセスして、ターゲットプロセッサにこのメモリアクセ
スをさせるだけである。このように、メモリアクセスを
含むどんな診断手順も当然割り込みである。
【課題を解決するための手段】本発明の１態様によれ
ば、オン−チップターゲットプロセッサと、第１のビッ
ト幅を有し、前記ターゲットプロセッサとローカルメモ
リとの間に並列パスを提供し、アドレスラインとデータ
ラインと少なくとも１つの読み出し／書き込み制御ライ
ンとを有するオン−チップバスシステムと、該バスシス
テムのビット幅と同数の第１のピンのセットによってバ
スシステムに接続され、第１のピンのセットの数より少
ない第２のピンのセットを有するメッセージコンバータ
と、前記第２のピンのセットに接続して、チップ境界を
越えて低減ピンデータを伝達する通信パスと、を含んで
構成され、前記メッセージコンバータは、前記オン−チ
ップバスシステムに接続された制御回路と、前記通信パ
スを介してオフチップから供給されるメッセージを受信
し、各メッセージのメッセージ識別子をデコードし、前
記メッセージ識別子に従ってバスシステムのアドレスラ
イン、データライン及び読み出し／書き込みラインを前
記制御回路に選択させて、オン−チップターゲットプロ
セッサを使用せずにローカルメモリへのメモリアクセス
を実行する低減ピンデータ回路と、前記バスシステムか
ら受信した情報からのメッセージを公式化し、各メッセ
ージにメッセージ識別子を配分して、低減ピンデータの
形式でメッセージをオフ−チップで送信するデータ送信
回路と、を含んで構成されることを特徴とする単一チッ
プ集積回路装置が提供される。前記ローカルメモリは、
オン−チップでもオフ−チップでもよいが、オン−チッ
プメモリインタフェース回路によってバスシステムに接
続される。しかしながら、ローカルメモリは、通常は、
ターゲットプロセッサのアドレススペース内にあり、ホ
ストのアドレススペース内にはない。上記に定義したよ
うなメッセージコンバータがない場合、ホストプロセッ
サはローカルメモリへのアクセスを実行することができ
ない。前記バスシステムは、単一の読み出し／書き込み
制御ラインまたは個別の読み出し／書き込み制御ライン
を含んで構成されてもよい。前記バスシステムは、適宜
「有効」、「要求」及び「許可」等の他の制御ラインを
含んでもよい。前記第２のピンのセットは、オフ−チッ
プからオン−チップへのメッセージの供給をする方向に
通信パスを提供してもよく、この場合、オン−チップか
らオフ−チップへのメッセージの供給をする方向に第２
のピンの補助セットが設けられる。以下に説明するよう
に、メッセージコンバータは、制限されたピンカウント
を介してホストと通信するチップ上に設けられて、ホス
トからのメッセージを解釈するか、またはホストへのメ
ッセージを編集する。前記メッセージコンバータは、種
々のオン−チップリソースへのアクセスを有することが
できる。オン−チップリソースのうちいくつかは監視さ
れるだけであり、他のリソースは制御されるか、また
は、監視及び制御される。任意のオン−チップリソース
の監視が非割り込みであり、チップの機能の実行または
待ち時間に影響を与えないことは重要な利点である。こ
れは診断目的には理想的である。実施例のメッセージコ
ンバータは、受信メッセージの解釈、受信メッセージの
編集及びオン−チップターゲットプロセッサを有するオ
ン−チップ機能回路へのまたはオン−チップ機能回路か
らの情報の選択または指示の機能を実行する。メッセー
ジコンバータはオン−チップ機能回路からは独立して作
動するので非割り込みである。前記オン−チップ機能回
路は、診断目的のための情報を保持する１組のレジスタ
を含み、診断情報がメッセージコンバータの診断ポート
を介してメッセージコンバータに供給される。レジスタ
は、ターゲットプロセッサの命令ポインタを保持するレ
ジスタ及び／またはターゲットプロセッサの状態を示す
データを保持するレジスタを含むことができる。メッセ
ージコンバータはまた、 ｉ）オン−チップバスシステムに接続されて、ターゲッ
トプロセッサのアドレススペース内のリモートメモリへ
の、ターゲットプロセッサによって開始されたメモリア
クセスを可能にするメモリバススレーブポートと、 ｉｉ）バスシステムに接続されて、前記ローカルメモリ
で指示されたオフ−チップからの前記メモリアクセスを
許可するメモリバスマスタポートと、 ｉｉｉ）オン−チップバスシステムに接続されて、ター
ゲットプロセッサによって開始されたメモリアクセスを
監視するメモリバスモニタポートと、を有する。メッセ
ージコンバータは、所定のメッセージプロトコルに従っ
てバスを介して受信された情報からのメッセージを公式
化するようにアレンジされる。このメッセージプロトコ
ルでは、メッセージ識別子は８ビットヘッダ形式であ
り、ヘッダの最初の２ビットは、メッセージがデータ書
き込み要求か、データ読み出し要求か、データ読み出し
応答かまたはトリガメッセージかを識別する。この場
合、メッセージコンバータは、８ビットヘッダの２ビッ
トをデコードしてメッセージ識別子をデコードするデコ
ード回路を含んで構成される。メッセージコンバータ
は、各メッセージのワードカウントをヘッダから識別す
る長さ識別回路を含む。メモリアドレス内にロードする
ための一連のデータワード内にメモリアドレスを含むメ
ッセージに関して、メッセージコンバータは、各ワード
の受信時にワードカウントを減少させるとともに、アド
レスを増加させて各データワードに関して配分されたア
ドレスを提供するようにアレンジできる。このように、
メッセージコンバータは、連続したアドレス位置に連続
したデータワードを自動的にロードするようにアレンジ
してもよい。本発明はまた、上記単一チップ集積回路装
置と、オフ−チップホストプロセッサと、並列バスを介
してオフ−チップホストプロセッサに接続されるととも
に、オフ−チップ通信パスを介して単一チップ集積回路
装置と接続されるオフ−チップメッセージコンバータ
と、を含んで構成されるコンピュータシステムを提供す
る。オフ−チップメッセージコンバータは、オン−チッ
プのメッセージコンバータと同様の機能を実質的に実行
し、また、実際にホストプロセッサ自体の内部に提供さ
れる。診断機能を実行するためには、埋め込まれたター
ゲットプロセッサにおけるように、多くの物理的制限が
外部ホストプロセッサに加えられるわけではない。この
ため、ホストプロセッサは必要に応じてより多くの機能
を持つ。メッセージコンバータを使用すると、オフ−チ
ップ通信パスは、ターゲットプロセッサの継続した通常
作動を妨害することなく、オフ−チッププロセッサを選
択的に接続できる。これは、いわゆるホットインサーシ
ョンと呼ばれる。本発明の別の態様によれば、オン−チ
ップバスシステムによってアクセス可能ではあるが通常
はホストプロセッサのアクセススペースの外側に位置す
るターゲットメモリへの、オフ−チップホストプロセッ
サによりなされたメモリアクセス要求を実行する方法で
あって、 ａ）ホストプロセッサが、メッセージの性質をメモリ読
み出しとして示すメッセージ識別子を含んだメモリアク
セスメッセージを公式化して、前記メッセージをオン−
チップバスシステムに接続されたオン−チップメッセー
ジコンバータに送信し、 ｂ）メッセージコンバータがメッセージを受信し、メッ
セージ識別子をデコードし、ターゲットメモリへのメモ
リ読み出し要求を実行し、前記メッセージコンバータは
また、メッセージ識別子を修正してメモリ応答を示し、
次につづくデータワード数を含むワードカウントととも
にメッセージ識別子をホストプロセッサに送信し、 ｃ）メッセージコンバータが、ワードカウントに従っ
て、前記ターゲットメモリから読み出したデータワード
をホストプロセッサに順次送信する、ことからなる方法
が提供される。逆に、オン−チップバスシステムに接続
された機能回路から、オン−チップ機能回路のアドレス
スペースの外側であってホストプロセッサのアドレスス
ペースの内側に通常は位置する遠隔メモリへの、メモリ
アクセス要求を実行するのに使用される時は（この場
合、オン−チップ機能回路によって開始されたメモリア
クセス要求は、メッセージコンバータに供給され、この
メッセージコンバータはオン−チップ機能回路からのメ
ッセージの性質を示すメッセージ識別子を含んだメモリ
アクセスメッセージを公式化する）、メッセージ識別子
をデコードし、リモートメモリへのメモリアクセスを実
行し、前記リモートメモリから読み出したデータワード
を含むメモリ応答を前記オン−チップメッセージコンバ
ータに戻すオフ−チップホストプロセッサに、メッセー
ジが送信される。メッセージコンバータがメモリアクセ
ス要求メッセージをオフ−チップで供給すると、次のメ
ッセージまたは要求の処理が自由にできる。オン−チッ
プ機能回路だけが、そのメモリアクセス要求に対する応
答を待つ間に停止する。好ましい実施例において、本方
法は、トリガ状態を決定してトリガ状態に達したことを
示すトリガメッセージをホストプロセッサに戻すための
オン−チップ機能回路の作動に影響を与えずに、オン−
チップ機能回路の状態を監視するステップを含む。ホス
トプロセッサ及びターゲットプロセッサは、リモートメ
モリ内のメモリ位置にアクセスするとともにデータ読み
出し応答を待つデータ読み出し要求を、ターゲットプロ
セッサがさらに先の作動を開始するより前に、ディスパ
ッチするターゲットプロセッサによって同期できる。好
ましい実施例において、本発明は診断手順を実行するの
に特に有用な以下の特徴を提供する。 １．リアルタイム診断をサポートするための、ホストプ
ロセッサから独立した、プライベートリンクを備えた
（メッセージコンバータ形式の）ハードウエア ２．ホストプロセッサからターゲットメモリ及び診断レ
ジスタへのアクセス ３．ターゲットプロセッサから診断機能へのアクセス ４．ターゲットからホストメモリへのアクセス ５．ホストからターゲットプロセッサをブートするため
の機能を有するターゲットプロセッサとサブシステムの
制御
ば、オン−チップターゲットプロセッサと、第１のビッ
ト幅を有し、前記ターゲットプロセッサとローカルメモ
リとの間に並列パスを提供し、アドレスラインとデータ
ラインと少なくとも１つの読み出し／書き込み制御ライ
ンとを有するオン−チップバスシステムと、該バスシス
テムのビット幅と同数の第１のピンのセットによってバ
スシステムに接続され、第１のピンのセットの数より少
ない第２のピンのセットを有するメッセージコンバータ
と、前記第２のピンのセットに接続して、チップ境界を
越えて低減ピンデータを伝達する通信パスと、を含んで
構成され、前記メッセージコンバータは、前記オン−チ
ップバスシステムに接続された制御回路と、前記通信パ
スを介してオフチップから供給されるメッセージを受信
し、各メッセージのメッセージ識別子をデコードし、前
記メッセージ識別子に従ってバスシステムのアドレスラ
イン、データライン及び読み出し／書き込みラインを前
記制御回路に選択させて、オン−チップターゲットプロ
セッサを使用せずにローカルメモリへのメモリアクセス
を実行する低減ピンデータ回路と、前記バスシステムか
ら受信した情報からのメッセージを公式化し、各メッセ
ージにメッセージ識別子を配分して、低減ピンデータの
形式でメッセージをオフ−チップで送信するデータ送信
回路と、を含んで構成されることを特徴とする単一チッ
プ集積回路装置が提供される。前記ローカルメモリは、
オン−チップでもオフ−チップでもよいが、オン−チッ
プメモリインタフェース回路によってバスシステムに接
続される。しかしながら、ローカルメモリは、通常は、
ターゲットプロセッサのアドレススペース内にあり、ホ
ストのアドレススペース内にはない。上記に定義したよ
うなメッセージコンバータがない場合、ホストプロセッ
サはローカルメモリへのアクセスを実行することができ
ない。前記バスシステムは、単一の読み出し／書き込み
制御ラインまたは個別の読み出し／書き込み制御ライン
を含んで構成されてもよい。前記バスシステムは、適宜
「有効」、「要求」及び「許可」等の他の制御ラインを
含んでもよい。前記第２のピンのセットは、オフ−チッ
プからオン−チップへのメッセージの供給をする方向に
通信パスを提供してもよく、この場合、オン−チップか
らオフ−チップへのメッセージの供給をする方向に第２
のピンの補助セットが設けられる。以下に説明するよう
に、メッセージコンバータは、制限されたピンカウント
を介してホストと通信するチップ上に設けられて、ホス
トからのメッセージを解釈するか、またはホストへのメ
ッセージを編集する。前記メッセージコンバータは、種
々のオン−チップリソースへのアクセスを有することが
できる。オン−チップリソースのうちいくつかは監視さ
れるだけであり、他のリソースは制御されるか、また
は、監視及び制御される。任意のオン−チップリソース
の監視が非割り込みであり、チップの機能の実行または
待ち時間に影響を与えないことは重要な利点である。こ
れは診断目的には理想的である。実施例のメッセージコ
ンバータは、受信メッセージの解釈、受信メッセージの
編集及びオン−チップターゲットプロセッサを有するオ
ン−チップ機能回路へのまたはオン−チップ機能回路か
らの情報の選択または指示の機能を実行する。メッセー
ジコンバータはオン−チップ機能回路からは独立して作
動するので非割り込みである。前記オン−チップ機能回
路は、診断目的のための情報を保持する１組のレジスタ
を含み、診断情報がメッセージコンバータの診断ポート
を介してメッセージコンバータに供給される。レジスタ
は、ターゲットプロセッサの命令ポインタを保持するレ
ジスタ及び／またはターゲットプロセッサの状態を示す
データを保持するレジスタを含むことができる。メッセ
ージコンバータはまた、 ｉ）オン−チップバスシステムに接続されて、ターゲッ
トプロセッサのアドレススペース内のリモートメモリへ
の、ターゲットプロセッサによって開始されたメモリア
クセスを可能にするメモリバススレーブポートと、 ｉｉ）バスシステムに接続されて、前記ローカルメモリ
で指示されたオフ−チップからの前記メモリアクセスを
許可するメモリバスマスタポートと、 ｉｉｉ）オン−チップバスシステムに接続されて、ター
ゲットプロセッサによって開始されたメモリアクセスを
監視するメモリバスモニタポートと、を有する。メッセ
ージコンバータは、所定のメッセージプロトコルに従っ
てバスを介して受信された情報からのメッセージを公式
化するようにアレンジされる。このメッセージプロトコ
ルでは、メッセージ識別子は８ビットヘッダ形式であ
り、ヘッダの最初の２ビットは、メッセージがデータ書
き込み要求か、データ読み出し要求か、データ読み出し
応答かまたはトリガメッセージかを識別する。この場
合、メッセージコンバータは、８ビットヘッダの２ビッ
トをデコードしてメッセージ識別子をデコードするデコ
ード回路を含んで構成される。メッセージコンバータ
は、各メッセージのワードカウントをヘッダから識別す
る長さ識別回路を含む。メモリアドレス内にロードする
ための一連のデータワード内にメモリアドレスを含むメ
ッセージに関して、メッセージコンバータは、各ワード
の受信時にワードカウントを減少させるとともに、アド
レスを増加させて各データワードに関して配分されたア
ドレスを提供するようにアレンジできる。このように、
メッセージコンバータは、連続したアドレス位置に連続
したデータワードを自動的にロードするようにアレンジ
してもよい。本発明はまた、上記単一チップ集積回路装
置と、オフ−チップホストプロセッサと、並列バスを介
してオフ−チップホストプロセッサに接続されるととも
に、オフ−チップ通信パスを介して単一チップ集積回路
装置と接続されるオフ−チップメッセージコンバータ
と、を含んで構成されるコンピュータシステムを提供す
る。オフ−チップメッセージコンバータは、オン−チッ
プのメッセージコンバータと同様の機能を実質的に実行
し、また、実際にホストプロセッサ自体の内部に提供さ
れる。診断機能を実行するためには、埋め込まれたター
ゲットプロセッサにおけるように、多くの物理的制限が
外部ホストプロセッサに加えられるわけではない。この
ため、ホストプロセッサは必要に応じてより多くの機能
を持つ。メッセージコンバータを使用すると、オフ−チ
ップ通信パスは、ターゲットプロセッサの継続した通常
作動を妨害することなく、オフ−チッププロセッサを選
択的に接続できる。これは、いわゆるホットインサーシ
ョンと呼ばれる。本発明の別の態様によれば、オン−チ
ップバスシステムによってアクセス可能ではあるが通常
はホストプロセッサのアクセススペースの外側に位置す
るターゲットメモリへの、オフ−チップホストプロセッ
サによりなされたメモリアクセス要求を実行する方法で
あって、 ａ）ホストプロセッサが、メッセージの性質をメモリ読
み出しとして示すメッセージ識別子を含んだメモリアク
セスメッセージを公式化して、前記メッセージをオン−
チップバスシステムに接続されたオン−チップメッセー
ジコンバータに送信し、 ｂ）メッセージコンバータがメッセージを受信し、メッ
セージ識別子をデコードし、ターゲットメモリへのメモ
リ読み出し要求を実行し、前記メッセージコンバータは
また、メッセージ識別子を修正してメモリ応答を示し、
次につづくデータワード数を含むワードカウントととも
にメッセージ識別子をホストプロセッサに送信し、 ｃ）メッセージコンバータが、ワードカウントに従っ
て、前記ターゲットメモリから読み出したデータワード
をホストプロセッサに順次送信する、ことからなる方法
が提供される。逆に、オン−チップバスシステムに接続
された機能回路から、オン−チップ機能回路のアドレス
スペースの外側であってホストプロセッサのアドレスス
ペースの内側に通常は位置する遠隔メモリへの、メモリ
アクセス要求を実行するのに使用される時は（この場
合、オン−チップ機能回路によって開始されたメモリア
クセス要求は、メッセージコンバータに供給され、この
メッセージコンバータはオン−チップ機能回路からのメ
ッセージの性質を示すメッセージ識別子を含んだメモリ
アクセスメッセージを公式化する）、メッセージ識別子
をデコードし、リモートメモリへのメモリアクセスを実
行し、前記リモートメモリから読み出したデータワード
を含むメモリ応答を前記オン−チップメッセージコンバ
ータに戻すオフ−チップホストプロセッサに、メッセー
ジが送信される。メッセージコンバータがメモリアクセ
ス要求メッセージをオフ−チップで供給すると、次のメ
ッセージまたは要求の処理が自由にできる。オン−チッ
プ機能回路だけが、そのメモリアクセス要求に対する応
答を待つ間に停止する。好ましい実施例において、本方
法は、トリガ状態を決定してトリガ状態に達したことを
示すトリガメッセージをホストプロセッサに戻すための
オン−チップ機能回路の作動に影響を与えずに、オン−
チップ機能回路の状態を監視するステップを含む。ホス
トプロセッサ及びターゲットプロセッサは、リモートメ
モリ内のメモリ位置にアクセスするとともにデータ読み
出し応答を待つデータ読み出し要求を、ターゲットプロ
セッサがさらに先の作動を開始するより前に、ディスパ
ッチするターゲットプロセッサによって同期できる。好
ましい実施例において、本発明は診断手順を実行するの
に特に有用な以下の特徴を提供する。 １．リアルタイム診断をサポートするための、ホストプ
ロセッサから独立した、プライベートリンクを備えた
（メッセージコンバータ形式の）ハードウエア ２．ホストプロセッサからターゲットメモリ及び診断レ
ジスタへのアクセス ３．ターゲットプロセッサから診断機能へのアクセス ４．ターゲットからホストメモリへのアクセス ５．ホストからターゲットプロセッサをブートするため
の機能を有するターゲットプロセッサとサブシステムの
制御
【発明の実施の態様】本発明を更に理解し、どのように
実施するかを添付の図面を参照して説明する。図１は、
テストアクセスポート（ＴＡＰ）コントローラ４とチッ
プ境界スキャンチェイン１０とを有する集積回路２を概
略的に示す。ＴＡＰコントローラ４は、ライン１４上の
テストクロック信号ＴＣＫと、ライン１６上のテストモ
ード選択信号ＴＭＳと、ライン１８上のテストデータ入
力信号ＴＤＩと、ライン２２上のテストリセット入力信
号ＴＲＳＴ＊と、をオフ−チップから受信する。ＴＡＰ
コントローラ４は、ライン２０上のテストデータ出力信
号ＴＤＯをオフ−チップに出力する。ＴＡＰコントロー
ラ４はまた、ライン１２上の装置識別子信号ＤＥＶＩＣ
ＥＩＤを受信する。図１において、装置識別子信号ＤＥ
ＶＩＣＥＩＤは、集積回路内でアースに接続された信号
ライン１２として示される。信号ライン１２はマルチビ
ットワイヤでよく、また、装置識別子信号ＤＥＶＩＣＥ
ＩＤは集積回路上またはオフ−チップ上のいずれかから
発生できる。信号ライン１２がマルチビットワイヤの場
合には、各ビットがチップ上の低レベルロジックまたは
高レベルロジックのいずれかに接続される。ＴＡＰコン
トローラ４は、ライン２８上のスキャンデータ入力信号
ＳＣＡＮＩＮと、ライン３８上のテストクロック信号Ｔ
ＥＳＴＣＬＫと、ライン２４上のスキャンテストモード
ＳＣＡＮＭＯＤＥの選択を示す信号と、をライン２６上
の診断モードＤＩＡＧＭＯＤＥの選択を示す信号と、を
オン−チップ回路に出力する。チップ境界スキャンチェ
イン１０は、ライン２８上のスキャンデータ入力信号Ｓ
ＣＡＮＩＮと、ライン２４上のスキャンテストモード信
号ＳＣＡＮＭＯＤＥと、を入力として受信し、ライン３
４上のスキャンデータ出力信号ＳＣＡＮＯＵＴをＴＡＰ
コントローラ４に出力する。本発明では、ライン２８上
のスキャンデータ入力信号ＳＣＡＮＩＮはまた、後述す
るように、診断のためにオン−チップソース／宛先ロジ
ックに接続される。本発明では、ソース／宛先ロジック
は、入力信号ＤＩＡＧＳＣＡＮＯＵＴをライン３６上で
ＴＡＰコントローラ４に供給する。以下に詳細に説明す
る図５は、ソース／宛先ロジックを構成する構成要素を
示す。ソース／宛先ロジックは、少なくともオン−チッ
プバスシステムに接続されるプロセッサであり、オン−
チップバスシステムはこれに接続されたオン−チップメ
モリを有する。オフ−チップメモリもまたこのようなバ
スシステムに直接接続できる。オン−チップソース／宛
先ロジックはまた、ＤＭＡエンジン又はＥＭＩインタフ
ェースを備えた他の機能回路を持つ。ＴＡＰコントロー
ラ４は、標準演算に必要であり且つ本発明で要求される
回路ブロックを備えて図２に概略的に示される。図２を
参照すると、ＴＡＰコントローラ４はその基本形式にお
いて、ステートマシン５０と、ＩＤレジスタ４２と、命
令レジスタ４４と、命令デコーダ４６と、バイパスラッ
チ４８と、データマルチプレクサ５２と、命令／データ
マルチプレクサ５４と、ラッチ５６と、インバータ６０
と、を含んで構成される。命令レジスタ４４は、ライン
１８上のテストデータ入力信号ＴＤＩを受信し、バス６
２への並列命令とライン７６上への直列出力とを発生
し、また、ライン８２上の命令制御入力信号を受信す
る。命令デコーダ４６は、バス６２上の並列命令とライ
ン８４上のデコーダ制御入力信号とを受信して、信号Ｓ
ＣＡＮＭＯＤＥ及び信号ＤＩＡＧＭＯＤＥをライン２４
及び２６それぞれに、また、ライン７０上に並列データ
マルチプレクサ選択信号を発生する。バイパスラッチ４
８は、ライン１８上のテストデータ入力信号ＴＤＩを受
信し、ライン７２上に出力信号を発生する。ＩＤレジス
タ４２は、ライン１２上の並列の信号ＤＥＶＩＣＥＩＤ
を受信し、ライン６８上に直列の装置識別子出力信号を
発生する。データマルチプレクサ５２は、ライン６８上
のＩＤレジスタ４２の出力信号と、ライン７２上のバイ
パスラッチ４８の出力信号と、ライン３４上の信号ＳＣ
ＡＮＯＵＴと、ライン３６上の信号ＤＩＡＧＳＣＡＮＯ
ＵＴと、ライン７０上のデータマルチプレクサ選択信号
と、を受信する。データマルチプレクサ５２は、ライン
７４上に出力を発生する。命令／データマルチプレクサ
５４は、ライン７６上の直列出力と、ライン７４上のデ
ータマルチプレクサの出力と、ライン７８上の命令／デ
ータマルチプレクサ選択信号と、を受信する。命令／デ
ータマルチプレクサ５４は、ライン８０上に出力を発生
する。ラッチ５６は、ライン８０上の命令／データマル
チプレクサ５４の出力を受信し、ライン２０上にテスト
データ出力信号ＴＤＯを発生する。ステートマシン５０
は、ライン１６上の信号ＴＭＳと、ライン２２上の信号
ＴＲＳＴ＊と、を受信する。ステートマシン５０は、ラ
イン７８への命令／データマルチプレクサ選択信号と、
ライン８２への命令制御入力信号と、ライン８４へのデ
コーダ制御入力信号と、を発生する。ＩＤレジスタ４
２、命令レジスタ４４、命令デコーダ４６、バイパスラ
ッチ４８、ステートマシン５０、及びデータコンバータ
５７は、それぞれライン１４上のテストクロック信号Ｔ
ＣＫを受信する。ラッチ５６は、ライン６４上のインバ
ータ６０を介して反転されたテストクロック信号ＴＣＫ
を受信する。テストクロック信号ＴＣＫとテストデータ
入力信号ＴＤＩは、ライン３８の出力ＴＥＳＴＣＬＫ及
びライン２８の出力ＳＣＡＮＩＮとしてそれぞれ直接接
続される。集積回路２のテストを実行する際のＴＡＰコ
ントローラ４の作動は、ＩＥＥＥ１１４９．１−１９９
０に詳細に説明されている。本質的に、有限長さのスキ
ャンチェインは、チップ境界スキャンチェイン１０によ
って形成されるチェインのように集積回路上で形成され
る。ＴＡＰコントローラ４は、ＩＥＥＥ基準１１４９．
１−１９９０によって定義される同期有限ステートマシ
ンである。ＩＥＥＥ基準１１４９．１−１９９０は、集
積回路に含むことのできるテストロジックを定義して、
集積回路間の相互接続のテスト、集積回路自体のテス
ト、集積回路の通常作動中における回路動作の監視又は
修正の標準的な方法を提供する。集積回路２の通常作動
中、ＴＡＰコントローラ４は、リセット状態にあり、そ
の入力と出力は全て非作動である。ＩＥＥＥ基準１１４
９．１−１９９０によるテストアクセスポートを使用し
たテストを実行する場合、ＴＡＰコントローラは前記基
準の定義に従って作動する。このようなテストモードで
は、ＴＡＰコントローラ４は少なくとも１つの作動のテ
ストモードを選択できる。１つの可能なテストモードは
スキャンテストモードであり、これはライン２４上の信
号ＳＣＡＮＭＯＤＥを設定することにより選択される。
スキャンテストモードでは、集積回路２上のスキャンチ
ェインがテストのために選択される。本実施形態におい
て、チップ境界スキャンチェイン１０が信号ＳＣＡＮＭ
ＯＤＥによって選択される。このようなスキャンテスト
は、単にスキャンチェインの一端にデータを入力し、同
一データがスキャンチェインの他端で出力されることを
確認するためにチェックをすることを含む。或いは、オ
ン−チップの機能ロジックに入力されるデータをスキャ
ンし、１以上のクロックサイクルでチップを機能的にク
ロックして、機能ロジックの出力をスキャンするよう
な、より複雑なスキャン操作を実行できる。オン−チッ
プの任意の接続点または回路をテスト用に接続してスキ
ャンチェインを形成できる。チップ境界スキャンチェイ
ン１０は、テストモードで制御されて集積回路２の全て
の入力／出力ポートを接続する一連のフリップフロップ
である。このようなスキャンテスティングの完全な理解
はＩＥＥＥ基準１１４９．１−１９９０を参照すること
から求められる。スキャンテスティングをどのように実
行するかの特定の例として、ヨーロッパ特許出願公開第
０６９８８９０号、第０７０２２３９号、第０７０２２
４０号、第０７０２２４１号、第０７０２２４２号、第
０７０２２４３号、第０７０９６８８号が挙げられる。
ＩＥＥＥ基準１１４９．１−１９９０のテストアクセス
ポートを使用する公知のテストモードの特徴は、スキャ
ンチェインが有限の長さか又は閉ループであること、ま
た、テストデータ出力信号ＴＤＯがテストデータ入力信
号ＴＤＩに依存するとともに、テストデータ入力信号と
の時間関係を持つことである。本実施形態では、作動の
診断モードは、ＩＥＥＥ基準１１４９．１−１９９０と
一致するオン−チップのソース／宛先ロジックの診断手
順を実行するために提供される。このような診断テスト
モードでは、テストデータ出力信号ＴＤＯはテストデー
タ入力信号ＴＤＩに依存しないので、このテストデータ
入力信号との時間関係を持たない。テストデータ入力信
号ＴＤＩとテストデータ出力信号ＴＤＯとの間のチェイ
ンは、無限の長さまたは開ループであると考えられる。
診断モードでは、ＴＡＰコントローラ４は、全ての正常
な機能を提供しながら、付加的に全二重の、フロー制御
された、束縛されない直列データを、これがデータの形
式であるとは気づかずに伝える転送エージェントとして
作動する。逆に、ＴＡＰコントローラ４は、通常はどん
なフロー制御もせずに選択されたテストチェインを通過
する単一のデータストリームを処理する。テストモード
におけるＴＡＰコントローラ４の作動の大要を、図１及
び図２を参照して説明する。図２においては、信号ＳＣ
ＡＮＩＮはテストデータ入力信号ＴＤＩに直接接続して
いるが、一定の状況では、信号ＳＣＡＮＩＮは信号ＴＤ
Ｉの修正バージョンであってもよい。同様に、テストク
ロック信号ＴＥＳＴＣＬＫはテストクロック信号ＴＣＫ
に直接接続しているが、一定の状況では、信号ＴＣＫの
修正バージョンであることが要求される。作動のテスト
モードでは、テストデータ入力信号ＴＤＩとテストモー
ド選択信号ＴＭＳは、テストクロック信号ＴＣＫの制御
下でＴＡＰコントローラ４に直列形式で供給される。ス
テートマシン５０は、テストクロック信号ＴＣＫの各動
作エッジでテストモード選択信号ＴＭＳの値に作用し
て、ＩＥＥＥ基準１１４９．１−１９９０によって定義
されるようにその状態を反復させる。テストリセット信
号ＴＲＳＴ＊は、ＩＥＥＥ基準１１４９．１−１９９０
に応じた低ロジック状態にある時、ＴＡＰコントローラ
４の非同期初期化を提供する。命令レジスタ４４は、テ
ストクロック信号ＴＣＫによってクロックされて、ステ
ートマシン５０からのライン８２上の命令制御入力信号
の制御下でテストデータ入力信号ＴＤＩから直列形式で
命令をロードする。命令が、命令レジスタ４４内に直列
にロードされると、この命令は、ステートマシン５０か
らのライン８４上のデコーダ制御入力信号の制御下で、
命令バス６２を経由して命令デコーダ４６に並列に転送
される。ここで記憶された命令に従って、命令デコーダ
４６は、実行されるのがスキャンテストか或いは診断テ
ストかに応じて信号ＳＣＡＮＭＯＤＥまたは信号ＤＩＡ
ＧＭＯＤＥのいずれか一方を設定する。命令レジスタ４
４及び命令デコーダ４６のローディングは、ＩＥＥＥ基
準１１４９．１−１９９０に従ってステートマシン５０
により制御される。命令デコーダ４６によってデコード
された命令に応じて、また、以下に更に説明するよう
に、命令デコーダ４６のライン７０上の並列出力は、デ
ータマルチプレクサ５２を制御して、その入力の１つを
出力ライン７４に接続する。同様に、ステートマシン５
０のライン７８上の出力は、命令／データマルチプレク
サ５２を制御して、その入力の１つをライン８０上の出
力に接続する。ＩＤレジスタ４２は、ライン１２上の並
列の信号ＤＥＶＩＣＥＩＤを受信する。ＩＤレジスタ４
２は、チップ識別子を記憶し、そのチップ識別子は、Ｉ
Ｄレジスタ４２からライン６８を介してテストデータ出
力信号ＴＤＯにスキャンされる。チップ識別子は集積回
路２を識別する。一つの作動モードにおいて、命令デコ
ーダ４６によってデコードされた命令は、マルチプレク
サ５２が制御されてライン６８上のその入力をライン７
４上のその出力に接続し、また、命令／データマルチプ
レクサ５４が制御されてライン７４上のその入力をライ
ン８０上のその出力に接続する場合に、装置の一致を単
に出力するものでよい。そして、装置の一致は信号ＴＤ
Ｏとして直列に出力される。作動の別のモードでは、ラ
イン７６上の直列出力が命令／データマルチプレクサ５
４によりライン８０に接続される場合に、テストデータ
出力信号ＴＤＯに現行命令を出力することが要求され
る。テスト作動の一つのモードでは、特定の集積回路２
のＴＡＰコントローラ４がテストデータ入力信号ＴＤＩ
をテストデータ出力信号ＴＤＯに接続することだけが要
求される。この作動モードでは、データマルチプレクサ
５２が制御されてライン７２上のバイパスラッチ４８の
出力をライン７４上の出力に接続し、命令／データマル
チプレクサ５４が制御されてライン７４をライン８０上
の出力に接続する。このように、テストデータ入力信号
ＴＤＩは、ラッチ５６を介してテストデータ出力信号Ｔ
ＤＯに接続される。ラッチ５６は単に、テストデータ出
力信号ＴＤＯの時間制御をして、この信号がテストクロ
ック信号ＴＣＫの立ち下がりエッジに同期できるように
するためにだけ設けられたフリップフロップである。実
行されるテストモードがスキャンテストモードの場合、
命令デコーダ４６が信号ＳＣＡＮＭＯＤＥを設定する。
データマルチプレクサ５２が命令デコーダ４６により制
御されて、信号ＳＣＡＮＯＵＴを出力ライン７４に接続
する。命令／データマルチプレクサ５４もまた制御され
てライン７４をライン８０に接続して、信号ＳＣＡＮＯ
ＵＴをテストデータ出力信号ＴＤＯとして出力する。こ
のようなスキャンテストモード中では、テストデータ
は、テストデータ入力信号ＴＤＩと直接接続する信号Ｓ
ＣＡＮＩＮ上の選択されたスキャンチェイン内にスキャ
ンされる。スキャンテスティング、特に境界スキャンテ
スティングは、ＩＥＥＥ基準１１４９．１−１９９０に
十分に説明されている。実行されるテストに応じた付加
制御信号が選択スキャンチェインに供給されて必要なテ
スト作動を実行する必要がある。本実施形態では、命令
デコーダ４６がライン２６上の信号ＤＩＡＧＭＯＤＥを
設定する場合に診断モードに入る。更に、データマルチ
プレクサ５２が制御されてライン３６上の信号ＤＩＡＧ
ＳＣＡＮＯＵＴをライン７４上の出力に接続する。これ
は、命令／データマルチプレクサ５４を介してライン８
０に、またラッチ５６を介してテストデータ出力信号Ｔ
ＤＯに順次接続される。診断モードにおいて、テストデ
ータ入力信号ＴＤＩとテストデータ出力信号ＴＤＯとの
間の直列データフローは、スキャンテストモードに対抗
するものとしての無限の長さのシフトレジスタを通ると
考えられる。このモードにおいて直列データフローは有
限の長さのシフトレジスタ（シフトレジスタチェイン）
を通る。診断モードでは、テストデータ入力信号ＴＤＩ
としてテストアクセスポート内にシフトされた一連のビ
ットパターンは、テストデータ出力信号としてテストア
クセスポートの外にシフトされた一連のビットパターン
に反映されない。診断データの通信は、ホストからター
ゲットへ及びターゲットからホストへ（読み出し及び書
き込み）のメモリアクセス要求、ＣＰＵレジスタの状態
情報、メモリアクセス要求に応答してホストメモリまた
はターゲットメモリから読み出されたデータ、ＣＰＵレ
ジスタ内にロードするための状態データ、及びターゲッ
トＣＰＵによってアクセスされるメモリアドレスに関す
る情報を含む。このように、診断モードは、データの非
割り込みモニタリングまたはデータの割り込みローディ
ングを含む。診断モードにおいて、テストアクセスポー
ト内にシフトされた直列データは、任意の所望の手段、
例えば、データチャンクを表す開始ビット及び停止ビッ
トでエンコードできる単一方向直列データストリームで
ある。同様に、テストアクセスポートを介してシフトア
ウトされたデータは、任意の所望の手段、例えば、デー
タチャンクを表す開始ビット及び停止ビットでエンコー
ドできる１方向直列データストリームである。通常、シ
フトインされたデータ及びシフトアウトされたデータ
は、同様の方法でエンコードされる。１方向入力及び出
力データストリームは、全二重の２方向直列通信を可能
にするために同時に使用される。一連の直列データビッ
トは情報バイトを構成できる。本実施形態において、通
常テストモードに加えて作動の診断モードが提供される
と、集積回路２には、図３に示すように、ＴＡＰコント
ローラ４とオン−チップソース／宛先ロジックとの間を
インタフェースするデータアダプタ９０が備えられる。
データアダプタ９０は、ＴＡＰコントローラ４からの入
力として、ライン２８上のスキャンデータ入力信号ＳＣ
ＡＮＩＮと、ライン３８上のテストクロック信号ＴＥＳ
ＴＣＬＫと、ライン２６上の診断モードＤＩＡＧＭＯＤ
Ｅの選択を示す信号と、を受信する。データアダプタ９
０は、ＴＡＰコントローラ４にライン３６上の信号ＤＩ
ＡＧＳＣＡＮＯＵＴを出力する。データアダプタ９０
は、ライン９２上の送信データバスＴＸＤＡＴＡのオン
−チップソース／宛先ロジックからデータを受信し、ラ
イン９４上の受信データバスＲＸＤＡＴＡのオン−チッ
プソース／宛先ロジックにデータを出力する。データア
ダプタ９０は、ライン９６上の送信有効信号ＴＸＶＡＬ
ＩＤを入力し、ライン９８上の送信肯定応答信号ＴＸＡ
ＣＫを出力する。両信号は、送信データバスＴＸＤＡＴ
Ａに関連する制御信号である。データアダプタ９０は、
ライン１００上の受信有効信号ＲＸＶＡＬＩＤを出力
し、ライン１０２上の受信肯定応答信号ＲＸＡＣＫを入
力する。両信号は、受信データバスＲＸＤＡＴＡに関連
する制御信号である。データアダプタ９０は、受信シフ
トレジスタ１１４と、受信バッファ１１６と、受信制御
ロジック１１０と、受信フロー制御状態フリップフロッ
プ１２０と、送信フロー制御状態フリップフロップ１２
４と、送信シフトレジスタ１１８と、送信制御ロジック
１１２と、を含んで構成される。受信シフトレジスタ１
１４は、ライン２８上の信号ＳＣＡＮＩＮと受信制御ロ
ジック１１０からのライン１２６上の制御信号とを受信
し、バス１３０上に並列データを出力して受信バッファ
１１６への入力を形成する。受信バッファ１１６は、更
に受信制御ロジック１１０からのライン１２８上の制御
信号を受信し、ライン９４上に受信データバス信号ＲＸ
ＤＡＴＡを発生する。受信制御ロジック１１０は、更に
ライン１００上に信号ＲＸＶＡＬＩＤを発生し、ライン
１０２上の信号ＲＸＡＣＫを受信し、ライン２６上の信
号ＤＩＡＧＭＯＤＥを受信し、ライン１３４及び１３２
上に信号ＳＴＡＲＴＤＡＴＡ及びＡＣＫＲＸをそれぞれ
発生する。受信フロー制御状態フリップフロップ１２０
は、信号ＳＴＡＲＴＤＡＴＡとライン１３６上の信号Ｔ
ＸＳＥＮＤＡＣＫとを受信し、送信制御ロジック１１２
への信号ＲＸＳＥＮＤＡＣＫをライン１４２上に出力す
る。送信フロー制御状態フリップフロップ１２４は、信
号ＡＣＫＲＸとライン１３８上の信号ＴＸＳＥＮＤＢＹ
ＴＥとを受信し、送信制御ロジック１１２への信号ＴＸ
ＷＡＩＴＡＣＫをライン１４０上に出力する。送信制御
ロジック１１２は、更にライン２６上の信号ＤＩＡＧＭ
ＯＤＥとライン９６上の信号ＴＸＶＡＬＩＤとを受信
し、信号ＴＸＡＣＫをライン９８上に、送信シフトレジ
スタ１１８への制御信号をライン１４４上に、並列信号
ＳＥＲＣＯＮＴを送信シフトレジスタ１１８に出力す
る。送信シフトレジスタ１１８は、更にライン９２上の
並列データバスＴＸＤＡＴＡを受信し、ライン３６上に
信号ＤＩＡＧＳＣＡＮＯＵＴを出力する。図にはその接
続は示されてはいないが、データアダプタ９０には任意
にオン−チップシステムクロックからの入力が供給され
る。データアダプタとオン−チップソース／宛先ロジッ
クとの間のデータ及び制御信号が、オン−チップソース
／宛先ロジックのクロックと同期する必要がある場合に
は、システムクロックは同期実行のために使用できる。
データアダプタ９０は、信号ＴＥＳＴＣＬＫ（信号ＴＣ
Ｋから引き出された）によってクロックされたＴＡＰコ
ントローラからソース／宛先ロジックの内部機能のクロ
ック環境まで、また、ソース／宛先ロジックのクロック
環境から信号ＴＥＳＴＣＬＫによってクロックされたＴ
ＡＰコントローラまでの直列データの同期を実行する。
図には示されていないが、ＴＡＰコントローラ４は任意
にスキャンイネーブル信号をデータアダプタ９０に供給
してもよい。このようなスキャンイネーブル信号は、Ｔ
ＡＰコントローラがテストデータ出力信号ＴＤＯへのデ
ータ出力用スキャンパスを選択したことを示す。データ
アダプタ９０は、ＴＡＰコントローラ４を介したオフ−
チップからの１方向直列データをオン−チップソース／
宛先ロジックで使用するのにより適したフォーマットに
変換する。逆に、データアダプタ９０は、オン−チップ
ソース／宛先ロジックにより供給されるデータフォーマ
ットを１方向直列データに変換する。好ましい実施形態
においては、並列８ビット又はバイトの形式でデータを
オン−チップソース／宛先ロジックに供給するのが望ま
しい。しかしながら、特に受信データバスＲＸＤＡＴＡ
及び送信データバスＴＸＢＵＳは、１バイト幅よりも１
ビット幅のみでもよい。また、受信及び送信データバス
ＲＸＢＵＳとＴＸＢＵＳは、複数バイト幅のバスであっ
てもよい。データアダプタ９０は、受信及び送信の両デ
ータの「フロー制御」の機能を実行する。直列データ
は、受信端部がこのデータを受信できる容量を有してデ
ータ損失または低下を防止する時は、ＴＡＰコントロー
ラ４を（どちらの方向でも）単に通過するだけである。
受信端部がより多くのデータを受信する用意があること
の通信は、そのような情報を反対方向に送信することに
より実行される。これはフロー制御プロトコルを構成す
る。本実施形態におけるデータアダプタ９０は、オン−
チップソース／宛先ロジックとの通信のために１方向直
列データの並列フォーマットへの変換を提供する。この
ように、フロー制御プロトコルはまた、データアダプタ
９０とオン−チップソース／宛先ロジックとの間で必要
である。このように、このフロー制御は２つの境界、Ｔ
ＡＰコントローラ４とデータアダプタ９０との間の境
界、及びデータアダプタ９０とこのデータアダプタ９０
がインタフェースするオン−チップソース／宛先ロジッ
クとの間の境界、を越えて実行される。ＴＡＰコントロ
ーラ４とデータアダプタ９０との間のフロー制御を提供
するには、テストデータ入力信号ＴＤＩライン及びテス
トデータ出力信号ライン上の１方向データが、図４(a)
に示されるような開始及び停止ビットでエンコードされ
る。ビットフロー制御プロトコルは、２つの開始ビット
Ｓ１及びＳ２、１つの停止ビットＥ１で信号を送るゼロ
復帰方式（ＲＴＺ）である。開始ビットと停止ビットと
の間にはデータのバイトが含まれる。このフォーマット
の直列データは、ＴＡＰコントローラ４のテストデータ
入力信号ＴＤＩからライン２８上の信号ＳＣＡＮＩＮま
で通過してデータアダプタ９０に入力される。データア
ダプタ９０の受信制御ロジック１１０は、直列データ信
号ＳＣＡＮＩＮを受信する。受信制御信号が２つの連続
した直列ビットを開始ビットＳ１及びＳ２として認識す
ると、受信シフトレジスタ１１４がライン１２６上で制
御されて、データバイトを内部で形成する次の連続した
８ビットを直列にロードする。２つの連続した開始ビッ
トＳ１及びＳ２に応答して、受信制御ロジック１１０は
また、受信フロー制御状態フリップフロップ１２０を設
定するライン１３４上の信号ＳＴＡＲＴＤＡＴＡを設定
する。設定されると、受信フロー制御状態フリップフロ
ップ１２０は、順次、ライン１４２上の信号ＲＸＳＥＮ
ＤＡＣＫを設定し、この信号により、送信制御ロジック
１１２は、図４(b) に示される形式でテストデータ出力
信号ＴＤＯに肯定応答信号を送る。この肯定応答信号
は、開始肯定応答ビットＡＣＫと停止ビットＥ１のみを
含んで構成される。これらのビットは、ライン１４４上
の信号の制御下でライン１５０上の信号ＳＥＲＣＯＮＴ
として送信シフトレジスタ１１８に並列に直接ロードさ
れ、信号ＤＩＡＧＳＣＡＮＯＵＴとして、図４(b) の直
列形式で送信シフトレジスタ１１８から出力される。肯
定応答信号が送られると、送信制御ロジック１１２は、
ライン１３６上に信号ＴＸＳＥＮＤＡＣＫを設定して、
受信フロー制御状態フリップフロップをリセットし、信
号ＲＸＳＥＮＤＡＣＫをリセットする。本実施形態で使
用されるフロー制御プロトコルによれば、信号ＳＥＲＣ
ＯＮＴは、開始ビットＳ１とＳ２及び停止ビットＥ１と
を送信シフトレジスタ１１８内に直接ロードするのを許
可する３ビット信号である。ＴＡＰコントローラ４を介
して出力され、オン−チップソース／宛先ロジックによ
って示されるデータバイトが送信データバスＴＸＤＡＴ
Ａ上に現れると、このデータバイトは送信制御ロジック
１１２の制御下で送信シフトレジスタ１１８内に並列に
ロードされ、送信制御ロジック１１２は、図４(a) に示
されるフォーマットの信号を直列にシフトする前に、信
号ＳＥＲＣＯＮＴを形成する開始ビットＳ１、Ｓ２及び
停止ビットＥ１を送信シフトレジスタ内の適宜なビット
位置に直接ロードする。肯定応答信号を送ると、送信制
御ロジック１１２は単一の開始ビットと停止ビットを送
信シフトレジスタ１１８内に直接ロードしてから、それ
らを全て直列にシフトする。受信制御ロジック１１０が
信号ＳＣＡＮＩＮの停止ビットＥ１を受信すると、デー
タバイトは受信シフトレジスタ１１４内にロードされ、
受信制御ロジック１１０の制御下でデータバイトはバス
１３０上を受信シフトレジスタ１１４から受信バッファ
１１６まで転送される。データバイトが受信バッファ１
１６内にロードされると、このデータバイトは、ライン
１００上の信号ＲＸＶＡＬＩＤも設定する受信制御ロジ
ック１１０の制御下でバスＲＸＤＡＴＡ上に出力され
る。信号ＲＸＶＡＬＩＤに応答して、オン−チップソー
ス／宛先ロジックはＲＸＢＵＳ上のデータバイトを受け
入れ、この受信をライン１０２上の信号ＲＸＡＣＫを設
定することによって示す。信号ＲＸＡＣＫに応答して、
受信制御ロジック１１０は、信号ＲＸＶＡＬＩＤをリセ
ットし、受信シフトレジスタ１１４内に別のデータバイ
トがある場合は、信号ＲＡＶＡＬＩＤを再度設定する前
にこれを受信バッファ１１６に転送する。受信バッファ
１１６が好ましい実施形態において提供される。これ
は、データの受信をオーバーラップする公知のトークン
を２つの開始ビットが受信されるとすぐに送信させ、ま
た、連続したバイトを、各バイトの間にどんな隙間もな
しに転送させることによって、効果的なデータ転送速度
を維持する。データバッファリングもまた送信側に設け
ることができる。オン−チップソース／宛先ロジック
は、データバイトをＴＸＤＡＴＡバス９２上のデータア
ダプタ９０に並列に転送する。オン−チップソース／宛
先ロジックが、転送されるデータバイトを有している時
は、ライン９６上の信号ＴＸＶＡＬＩＤが設定される。
信号ＴＸＶＡＬＩＤが設定されるのに応答して、送信制
御ロジック１１２が、ライン１４４を介して送信シフト
レジスタ１１８を制御してＴＸＤＡＴＡバス上のデータ
バイトを並列にロードする。更に、ライン１５０を使用
して、送信制御ロジック１１２は、適宜な開始ビットＳ
１とＳ２及び停止ビットＥ１を送信シフトレジスタ１１
８内にロードする。そして、再びライン１４４を介した
送信制御ロジック１１２の制御下で、２つの開始ビット
と１つの停止ビットを含むデータバイトが信号ＤＩＡＧ
ＳＣＡＮＯＵＴとして送信シフトレジスタ１１８から外
に直列にシフトされ、これはＴＡＰコントローラ４を介
して信号ＴＤＯに接続される。バスＴＸＤＡＴＡ上のデ
ータバイトがシフトレジスタ内にロードされると、送信
制御ロジック１１２は、ライン９８上に信号ＴＸＡＣＫ
を設定してオン−チップソース／宛先ロジックへのデー
タバイトの受信の肯定応答をする。そして、オン−チッ
プソース／宛先ロジックは別のデータバイトを送信でき
る。データバッファリングが、必要に応じて送信シフト
レジスタ１１８と関連して提供される。送信シフトレジ
スタ１１８が送信制御ロジック１１２に制御されて、図
４(a)に示される形式の直列データを出力すると、送信
制御ロジック１１２はまた、ライン１３８上に信号ＴＸ
ＳＥＮＤＢＹＴＥを設定し、この信号は送信フロー制御
状態フリップフロップ１２４を設定する。この信号に応
答して、送信フロー制御状態フリップフロップ１２４は
ライン１４０上に信号ＴＸＷＡＩＴＡＣＫを設定する。
信号ＴＸＷＡＩＴＡＣＫが設定されると、データバイト
が受信されたことをオン−チップソース／宛先ロジック
が肯定応答するのを送信制御ロジック１１２は待つ。オ
ン−チップソース／宛先ロジックは送信データバイトを
うまく受信すると、図４(b) に示されるタイプの肯定応
答信号をテストデータ入力信号ＴＤＩに送る。ライン２
８上の信号ＳＣＡＮＩＮのような肯定応答信号を受信す
ると、受信制御ロジック１１０は、ライン１３２上に信
号ＡＣＫＲＸを設定して、送信フロー制御状態フリップ
フロップ１２４をリセットさせ、結果として信号ＴＸＷ
ＡＩＴＡＣＫをリセットさせる。そして、送信制御ロジ
ック１１２は、オン−チップソース／宛先ロジックから
の次の並列データバイトの受信及び送信のための準備を
する。図５は、ホストメモリとターゲットメモリとの間
の接続を確立するのにどのようにデータアダプタ９０を
使用するかを系統図形式で示す。集積回路２は、相互の
間をオフ−チップで通信し、また、上記信号を使用して
オン−チップで回路と通信する、ＴＡＰコントローラ４
とデータアダプタ９０とを含んで構成される。図５にお
いて、上述の信号に相当する信号には同様の参照符号を
使用する。図５から明らかなように、集積回路２はま
た、メモリバスアダプタ１６０と、ターゲットＣＰＵ１
６２と、オン−チップメモリ１６４と、を含んで構成さ
れる。集積回路２には、ターゲットＣＰＵ１６２及びオ
ン−チップメモリ１６４とインタフェースするメモリバ
ス１６６が備えられる。メモリバス１６６はまた、オフ
−チップメモリ１７４に接続する。オフ−チップのテス
トアクセスポート信号ＴＣＫ、ＴＭＳ、ＴＤＩ、ＴＤＯ
及びＴＲＳＴ＊が、ＴＡＰコントローライニシャライザ
１７６に接続しており、このＴＡＰコントローライニシ
ャライザ１７６は、それ自体別のデータアダプタ１８０
からライン１７８上の直列データ入力信号ＳＥＲＩＮを
受信し、データアダプタ１８０へライン１７９上の直列
データ出力信号ＳＥＲＯＵＴを出力する。この別のデー
タアダプタ１８０は、ライン１９０、１８８及び１８６
上の信号ＥＸＴＲＸＤＡＴＡ、ＥＸＴＲＸＶＡＬＩＤ及
びＥＸＴＴＸＡＣＫを、別のメモリバスアダプタ１９４
に出力し、ライン１８４、１８２及び１９２上の信号Ｅ
ＸＴＴＸＤＡＴＡ、ＥＸＴＴＸＶＡＬＩＤ及びＥＸＴＲ
ＸＡＣＫをメモリバスアダプタ１９４から受信する。メ
モリバスアダプタ１９４は外部メモリバス１９８に接続
される。ホストＣＰＵ２００は、外部メモリバス１９８
に接続され、別のオフ−チップメモリ２０２も外部メモ
リバス１９８に接続される。ＴＡＰコントローライニシ
ャライザ１７６は、テストモードか診断モードのいずれ
かの作動用のＴＡＰコントローラ４を構成する。メモリ
バスアダプタ１６０，１９４は、バスＲＸＤＡＴＡ上の
並列データをオン−チップソース／宛先ロジックと通信
するのにより適宜なメッセージフォーマットに調整す
る。このため、メモリバスアダプタはメッセージコンバ
ータであって、ここに開示されるタイプのメッセージコ
ンバータである。メモリバスアダプタはまた、オン−チ
ップソース／宛先ソースのメッセージフォーマットをバ
スＴＸＤＡＴＡの送信用の並列データバイトに変換す
る。図５の構成は種々の診断手順に使用できる。オン−
チップ及びオフ−チップ直列リンクが集積回路２とホス
トＣＰＵ２００との間の種々の異なるタイプの診断デー
タの通信を可能にする。ホストＣＰＵ２００は、オン−
チップバスシステム１６６を使用してオン−チップメモ
リ１６４またはオフ−チップメモリ１７４にアクセスで
きるが、これにはターゲットＣＰＵ１６２を必要としな
い。このためには、ホストＣＰＵによりなされたメモリ
アクセス要求が、オフ−チップメモリバスアダプタ１９
４と、データアダプタ１８０と、ＴＡＰコントローライ
ニシャライザ１７６と、オン−チップＴＡＰコントロー
ラ４と、データアダプタ９０と、メモリバスアダプタ１
６０と、を含んで構成されるインタフェース回路を介し
て、ここに述べられる種々の変換を行って送信できる。
同様に、オン−チップメモリ１６４またはオフ−チップ
メモリ１７４から読み出されたデータは、オン−チップ
バスシステム１６６とインタフェース回路とを介してホ
ストＣＰＵに戻ることができる。逆に、ターゲットＣＰ
Ｕが、ホストＣＰＵに関連したオフ−チップメモリ２０
２とアクセスできる。ホストＣＰＵ２００に関連したオ
フ−チップメモリ２０２から読み出されたデータも、同
様にインタフェース回路を介して戻ることができる。ま
た、ターゲットＣＰＵが診断目的のために監視される。
例えば、それ自体のメモリへのそのアクセスがオン−チ
ップ回路によって監視され、アクセスされたメモリアド
レスに関する情報がインタフェース回路を使用してホス
トＣＰＵに送信される。更に、ターゲットＣＰＵは、そ
の状態を示す構成レジスタを含むか又はアクセスでき
る。これらのレジスタの内容に関する情報はオフ−チッ
プでインタフェース回路を使用してホストＣＰＵに送信
される。逆に、特定状態情報がこれらのレジスタ内にロ
ードされてホストＣＰＵの命令下でターゲットＣＰＵの
状況に影響を与える。このように、ここで述べられるイ
ンタフェース回路は、ホストからターゲットへのまたタ
ーゲットからホストへの（読み出し及び書き込み）メモ
リアクセス要求、ＣＰＵレジスタの状態情報、メモリア
クセス要求に応答したホストメモリまたはターゲットメ
モリからの読み出しデータ、ＣＰＵレジスタ内へロード
するための状況データ及びターゲットＣＰＵによりアク
セスされるメモリアドレスに関する情報を含む診断デー
タの通信を可能にする。このように、インタフェース回
路は、以下の診断上の機能を回路内に提供できる。リア
ルタイムの診断手順の実行機能、即ち、ターゲットＣＰ
Ｕがリアルタイムで作動すると同時に、その作動に割り
込まずに診断手順を行う。特に、メモリバスの監視とタ
ーゲットメモリへのアクセスが、ターゲットＣＰＵを必
要とせずにホストＣＰＵにより行える。ホストＣＰＵか
らターゲットメモリ及び構成レジスタへのアクセス。タ
ーゲットＣＰＵからホストメモリへのアクセス。ホスト
プロセッサからＣＰＵのブーティング操作を実行する機
能を含む、ターゲットＣＰＵ及びサブシステムの制御。
本実施形態では、テストデータ入力信号ＴＤＩとテスト
データ出力信号ＴＤＯ上の作動の診断モードにおけるテ
ストアクセスポート内及び外へシフトされる１方向直列
データストリームは、メッセージ形式の情報である。こ
のようなメッセージは、ホストＣＰＵまたはターゲット
ＣＰＵによって開始される。デバッギング環境におい
て、ホストＣＰＵは、オン−チップソース／宛先ロジッ
クの割り込み又は非割り込み診断を実行できる。或い
は、診断モードにおいて、このようなメッセージは、タ
ーゲットＣＰＵによって開始できる。図５のメモリバス
アダプタ１６０は、チップに入力されるメッセージを、
オン−チップソース／宛先ロジックによって使用するた
めの制御情報、アドレス及びデータに変換する。本実施
形態では、各メッセージは複数のバイトで構成されるパ
ケットである。前述のように、データアダプタ９０は入
力する直列データを並列バイトに変換し、出力するバイ
トを直列データに変換する。メモリバスアダプタ１６０
は、入力するメッセージをデコードして、オン−チップ
ソース／宛先ロジックに制御情報、アドレス情報及びデ
ータ情報を供給する。同様に、メモリバスアダプタ１６
０は、オン−チップソース／宛先ロジックからの制御情
報、アドレス情報及びデータ情報を、データアダプタに
並列で送信されたメッセージにエンコードする。本実施
形態において、開始される２つのタイプのメッセージ
と、応答として発生する２つのタイプのメッセージがあ
る。開始される２つのタイプのメッセージは、特定メモ
リ位置に特定データを書き込むためのメモリ書き込み要
求「ｐｏｋｅ」と、特定メモリ位置からデータを読み出
すためのメモリ読み出し要求「ｐｅｅｋ」とである。レ
スポンスとして発生する２つのタイプのメッセージは、
メモリ読み出し要求に応答して読み出しデータを戻す
「ｐｅｅｋｅｄ」メッセージと、後述の「ｔｒｉｇｇｅ
ｒｅｄ」メッセージとである。各メッセージの第１のバ
イトは、ヘッダバイトであり、４つのメッセージの各々
の構成は図６に示される。ヘッダバイトは、パケットの
性質を識別するパケット識別子を構成する。第１の２ビ
ットのヘッダバイトは、メッセージのタイプ、即ち、メ
ッセージが「ｐｏｋｅ」、「ｐｅｅｋ」、「ｐｅｅｋｅ
ｄ」又は「ｔｒｉｇｇｅｒｅｄ」メッセージかどうか、
を識別するタイプ識別子である。以下の６ビットのヘッ
ダバイトは、ヘッダバイトに続き前記メッセージに関連
するワード数を識別して、パケットの長さを識別する長
さ識別子として機能する。或いは、以下に詳細に説明す
るように、これらの６ビットは理由識別子として機能で
きる。図７は本実施形態による４つのタイプのメッセー
ジの各々の構成を示す。図７(a) は「ｐｏｋｅ」ヘッダ
バイト００＋ＷＯＲＤＣＯＵＮＴを含んで構成される
「ｐｏｋｅ」メッセージを示し、アドレスワードが続
き、更に少なくとも１つのデータワードが続く。図７
(b) は「ｐｅｅｋ」ヘッダバイト０１＋ＷＯＲＤＣＯＵ
ＮＴを含んで構成される「ｐｅｅｋ」メッセージであ
り、アドレスワードが続く。図７(C) は「ｐｅｅｋｅ
ｄ」ヘッダバイト１０＋ＷＯＲＤＣＯＵＮＴを含んで構
成される「ｐｅｅｋｅｄ」メッセージであり、少なくと
も１つのデータワードが続く。図７(d) は「ｔｒｉｇｇ
ｅｒｅｄ」ヘッダバイト１１＋ＲＥＡＳＯＮのみを含む
「ｔｒｉｇｇｅｒｅｄ」メッセージである。４つのタイ
プのメッセージの各々の操作は以下に詳細に説明する。
上記のように、メモリバスアダプタ１６０は、メッセー
ジコンバータとして機能し、以下に説明される。図８
は、本実施形態によるメッセージコンバータ１６０のブ
ロック図である。既に詳細に説明したように、メッセー
ジコンバータ１６０は、データアダプタ９０からライン
９４上の受信データバスＲＸＤＡＴＡの情報バイトを受
信し、ライン９２上の送信データバスＴＸＤＡＴＡの情
報バイトをデータアダプタ９０に送信する。更に、上述
のように、メッセージコンバータ１６０は、データアダ
プタからのライン１００及び９８上の信号ＲＸＶＡＬＩ
Ｄ及びＴＸＡＣＫのそれぞれを受信し、ライン１０２及
び９６上に信号ＲＸＡＣＫ及びＴＸＶＡＬＩＤのそれぞ
れをデータアダプタに発生する。また、メッセージコン
バータ１６０は、３つのメモリバスポート、即ち、メモ
リスレーブバス２２０、メモリマスタバス２２２及びメ
モリモニタバス２２６を介してオン−チップソース／宛
先ロジックとインタフェースする。メッセージコンバー
タ１６０はさらに、診断バス２３４を介してオン−チッ
プソース／宛先ロジックとインタフェースする。更に、
メッセージコンバータ１６０は、ライン２３６上のシス
テム信号ＳＹＳＴＥＭを受信する。メモリスレーブバス
２２０、メモリマスタバス２２２、メモリモニタバス２
２６及び診断バス２３４は、それぞれ１方向バスとして
図８に示される。しかしながら、各バスは、図８の矢印
で示されるのとは反対の方向の信号を含む。図８におい
て使用される規則は、バスの矢印方向が要求がなされる
方向を反映することである。図９は、特に各バスに含ま
れる信号を示す。図９を参照すると、各バスは、複数の
ＡＤＤＲＥＳＳ信号３５０と、複数のＷＲＩＴＥ＿ＤＡ
ＴＡ信号３５２と、複数のＲＥＡＤ＿ＤＡＴＡ信号３５
４と、１つのＲＥＱＵＥＳＴ信号３５６と、１つのＧＲ
ＡＮＴ信号３５８と、１つのＶＡＬＩＤ信号３６０と、
を含む。各バスは、図示されない関連する他の制御信
号、即ち、読み出し書き込み制御信号を有する。図９か
ら明らかなように、ＡＤＤＲＥＳＳ信号３５０とＷＲＩ
ＴＥ＿ＤＡＴＡ信号３５２とＲＥＱＵＥＳＴ信号３５６
とは、全て１方向に伝達され、ＲＥＡＤ＿ＤＡＴＡ信号
３５４とＧＲＡＮＴ信号３５８とＶＡＬＩＤ信号３６０
とは、反対方向に伝達される。しかしながら、メモリモ
ニタバス２２６において、ＲＥＡＤ＿ＤＡＴＡ信号３５
４とＧＲＡＮＴ信号３５８もまた、ＡＤＤＲＥＳＳ信号
３５０、ＷＲＩＴＥ＿ＤＡＴＡ信号３５２、ＲＥＱＵＥ
ＳＴ信号３５６と同じ方向に伝達できることは言うまで
もない。ＶＡＬＩＤ信号３６０は、メモリモニタバス２
２６には接続されない。メモリマスタバス２２２は、オ
フ−チップホストＣＰＵによって駆動されてメモリアク
セス要求をターゲットＣＰＵメモリ領域につくり、ま
た、診断機能によっても駆動できる。メモリスレーブバ
ス２２０は、ターゲットＣＰＵによって駆動されてオフ
−チップメモリまたは診断機能にメモリアクセス要求を
つくる。メモリモニタバス２２６は、メモリスレーブバ
ス２２０と同じオン−チップ信号に接続され、診断機能
により使用されてどのターゲットＣＰＵがスレーブバス
を使用するかを確認（非割り込み）する固定通路バスで
ある。診断バス２３４は、メモリバスというよりはレジ
スタアドレスバスであり、診断機能により発生する「ｔ
ｒｉｇｇｅｒｅｄ」事象を伝達すると同時に、オン−チ
ップ診断機能からの読み出し及びオン−チップ診断機能
への書き込みを実行できる。診断バスはまた、診断機能
からのメモリアクセス（メモリマスタバスを介したロー
カルオン−チップ／オフ−チップメモリへのまたはデー
タアダプタを介したリモートホストメモリへの）を開始
するのに使用される。状態信号が、ターゲットＣＰＵか
ら診断機能を介してメッセージコンバータに供給され
る。これらの信号は、命令ポインタが有効である時を示
す制御信号を備えた命令ポインタ等のターゲットＣＰＵ
進行情報を含む。ホストＣＰＵは、命令ポインタを監視
してターゲットＣＰＵが何をしているかを判定する。状
態信号はまた、ＣＰＵの作動状態に関する付加的な情報
を提供する多面的な個別の制御信号を含む他のターゲッ
トＣＰＵ状態信号を含む。状態は、診断バスの「ｒｅｇ
ｉｓｔｅｒ」読み出しによりアクセスされる。命令ポイ
ンタもまた異なるレジスタアドレスからではあるが、
「ｒｅｇｉｓｔｅｒ」読み出しによりアクセスできる。
オン−チップソース／宛先ロジックのステータスに関連
する他の情報は、オン−チップレジスタに関連する情報
等のステータス信号として含まれるが、このような情報
は、一般的には診断目的のためのオン−チップ機能のい
くつかの抽出を含むレジスタから引き出されるだけであ
る。機能信号は任意の非割り込みオン−チップ診断機
能、例えば、診断情報及び制御の抽出を容易にする任意
のレジスタ、に接続できる。メモリマスタバスは、オン
−チップのアドレスバスと、書き込みバスと、読み出し
バスと、関連する制御信号とに接続される。メモリマス
タバスは、オン−チップメモリ１６４、オフ−チップメ
モリ１７４及び構成レジスタ等のメモリバスを介してア
クセス可能な任意の他のリソースを含むターゲットメモ
リスペース内の範囲に、ホストＣＰＵ及び診断機能がア
クセスできるように使用される。個別のバスポートにオ
ン−チップソース／宛先ロジックとの種々の接続点を設
けるよりも、それらの間を識別する適宜な制御信号を使
用して、いくつかのバスを組合せることができる。例え
ば、メモリバス書き込みデータと読み出しデータとは、
共通のメモリデータバスに組合される。メモリアドレス
はメモリデータに組合される。メモリスレーブバスはメ
モリマスタバスに組合される。このような選択肢は、実
行、領域及び他の要素間の実行トレードオフを表す。ラ
イン２３６上のシステム信号は、システムサービスに接
続点を提供する。このようなシステムサービスは、例え
ば、クロッキング、電源、リセット、テストである。メ
ッセージコンバータ１６０は、データアダプタによって
直列ビットフォーマットから直列バイトフォーマットに
変換された連続した情報バイトを受信し、ヘッダバイト
を読み出してその内部に伝えられるメッセージを決定す
る。このようにメッセージコンバータ１６０は、入力す
るメッセージを解釈して必要な作動を実行する。この必
要な動作には、ホストに戻される情報を選択すること、
又は、メッセージコンバータに接続されるバスのうちの
適宜な１つを介してメモリアクセスを開始してデータを
読み出すか書き込むことが含まれる。メッセージコンバ
ータ１６０はまた、メッセージプロトコルに従ってオン
−チップバスから受信した並列データをオフ−チップ送
信用のメッセージに編集する。これには、ヘッダバイト
を並列データとアドレスバイトとに配分して、入力する
データ、アドレス及び制御信号に応じてメッセージの性
質を定義することが含まれる。図８のメッセージコンバ
ータ１６０の作動と図６及び７のメッセージプロトコル
とを図１０を参照して詳細に説明する。図１０は、本実
施形態によるメッセージコンバータ１６０を示す。メッ
セージコンバータ１６０は、ヘッダレジスタ２４０と、
アドレスレジスタ２４２と、データレジスタ２４４と、
減分制御２４６と、増分制御２４８と、シフト制御２５
０と、ステートマシン２５２と、バス選択及び指定ロジ
ック２５４と、を含んで構成される。メッセージコンバ
ータ１６０には、全ての制御信号を伝達するための内部
制御バス２５８と、内部情報バス２５６と、が備えられ
る。内部制御バス２５８は、ステートマシン２５２に接
続し、ステートマシン２５２への及びステートマシン２
５２からのフロー制御信号ＲＸＶＡＬＩＤ、ＲＸＡＣ
Ｋ、ＴＸＶＡＬＩＤ及びＴＸＡＣＫを伝達する。内部制
御バス２５８は更に、ライン２６０上の減分制御信号を
減分制御２４６に、ライン２６２上の増分制御信号を増
分制御２４８に、ライン２６４上のシフト制御信号をシ
フト制御２５０に、ライン２６６上のヘッダ制御信号を
ヘッダレジスタ２４０に、ライン２６８上のアドレス制
御信号をアドレスレジスタ２４２に、ライン２７０上の
データ制御信号をデータレジスタ２４４に、また、ライ
ン２７２上の選択及び指定制御信号をバス選択及び指定
ロジック２５４に伝達する。ヘッダレジスタ２４０は、
減分制御２４６からライン２４１上の制御信号を受信
し、アドレスレジスタ２４２は、増分制御２４８からラ
イン２４３上の制御信号を受信し、また、データレジス
タ２４４は、シフト制御２５０からライン２４５上の制
御信号を受信する。情報バス２５６は、受信データバイ
トＲＸＤＡＴＡをヘッダレジスタ２４０、アドレスレジ
スタ２４２、データレジスタ２４４及びバス選択及び指
定ロジック２５４に伝達する。また、情報バス２５６
は、バス選択及び指定ロジック２５４、データレジスタ
２４４、アドレスレジスタ２４２及びヘッダレジスタ２
４０からの出力を送信データ信号ＴＸＤＡＴＡに伝達す
る。バス選択及び指定ロジック２５４は、メモリスレー
ブバス２２０、メモリマスタバス２２２、メモリモニタ
バス２２６及び診断バス２３４の１つへの或いはこれら
の１つからの情報バス２５６上の情報を指定し、その情
報は、本実施形態ではバイト幅のものである。図１０の
実施形態において、システム信号２３６は、ヘッダレジ
スタ２４０と、アドレスレジスタ２４２と、データレジ
スタ２４４と、ステートマシン２５２とをクロックする
のに使用されるライン２８０上のクロック信号を提供す
るだけである。メッセージコンバータ１６０の作動を、
予測される種々のメッセージタイプについて以下に説明
する。ホストＣＰＵが「ｐｏｋｅ」を開始すると、図７
(a) に示される形式の直列メッセージが、集積回路2 の
テストアクセスポートで受信され、続いて、受信データ
バスＲＸＤＡＴＡ上でデータアダプタ９０によって並列
の情報バイトの形式で出力される。受信データバスＲＸ
ＤＡＴＡ上の各並列情報バイトを出力すると、データア
ダプタ９０は、ライン１００上で信号ＲＸＶＡＬＩＤを
設定する。ライン１００上の信号ＲＸＶＡＬＩＤに応答
して、メッセージコンバータ１６０のステートマシン２
５２は、受信データバスＲＸＤＡＴＡの情報バイトをメ
ッセージコンバータ１６０内にロードし、ライン１０２
上に信号ＲＸＡＣＫを設定して情報バイトの受信を肯定
応答する。信号ＲＸＶＡＬＩＤを設定してメッセージの
第１の情報バイトを示すデータアダプタ９０に応答し
て、ステートマシン２５２は、ライン２６６を介してヘ
ッダレジスタ２４０を制御し、受信データバスＲＸＤＡ
ＴＡの情報バイトを内部情報バス２５６を介してヘッダ
レジスタ２４０内にロードする。そして、ステートマシ
ン２５２は、ヘッダレジスタ２４０内にロードされたバ
イトのうちの少なくとも２つの重要なビットを検索し
て、どのタイプのメッセージが入力するのかを決定す
る。この場合、ステートマシン２５２は、受信したバイ
トの少なくとも２つの重要なビットを００として識別
し、「ｐｏｋｅ」メッセージに対応するとして入力メッ
セージを識別する。ホストＣＰＵによって開始された
「ｐｏｋｅ」メッセージは、ホストＣＰＵがターゲット
ＣＰＵメモリ領域内に特定アドレスで挿入しようとする
データを含む。ヘッダレジスタ２４０に記憶されたヘッ
ダバイトと関連するワードカウントは、メッセージ内の
データワード数のカウントである。ステートマシン２５
２は、ライン２６８を介してアドレスレジスタ２４２を
制御して、受信データバスＲＸＤＡＴＡ上で受信される
次の４バイトを、情報バス２５６を介してアドレスレジ
スタ２４２内にロードする。この４バイトはアドレスワ
ードを形成する。アドレスワードがアドレスレジスタ２
４２内にロードされると、受信データバスＲＸＤＡＴＡ
で受信される第１のデータワードを形成する次の４バイ
トが、制御ライン２７０を介してステートマシン２５２
の制御下でデータレジスタ２４４内にロードされる。そ
して、ステートマシン２５２は、ライン２７２を介して
バス選択及び指定ロジック２５４を制御してアドレスレ
ジスタ２４２とデータレジスタ２４４の内容をメモリマ
スタバス２２２に出力する。アドレスレジスタとデータ
レジスタの内容をメモリマスタバス２２２に出力する
と、ステートマシン２５２は、前記バスに関連する書き
込み制御信号と、メモリマスタバスに関連するライン３
５６上の要求信号とを設定する。アクセスされるターゲ
ットＣＰＵのメモリスペースに関連するメモリアービタ
は、要求されたメモリアクセスが進行できることを判定
すると、メモリマスタバスに関連するライン３５８上の
許可（ＧＲＡＮＴ）信号を宣言する。より高い優先順位
の要求者（例えばＣＰＵ）が要求を出さずに前回アクセ
スを完了した場合、メッセージコンバータ１６０は低優
先順位を持ってもよい。要求及び許可の信号セットは、
各データワード転送毎に要求される。メモリアクセス
後、ヘッダレジスタ２４０に含まれるワードカウントが
１ではない場合（本実施形態では、１はゼロのワードカ
ウントを示す）、アドレスレジスタ２４２は、制御ライ
ン２４３を介して増分制御２４８によって増分され、別
のワード情報がデータレジスタ２４４内にロードされ
る。更に、レジスタ２４４へのデータワードのローディ
ング後、アドレスレジスタ２４２内に記憶されたアドレ
ス及びデータレジスタ２４４内に記憶されたデータは、
書き込み制御信号及び要求信号が設定されるのとともに
メモリマスタバス上に出力され、また、データレジスタ
２４４内に含まれるデータワードがアドレスレジスタ２
４２内に含まれるアドレスに書き込まれる。その肯定応
答は、メモリマスタバス上に許可信号を設定するメモリ
アービタによって確認される。この一連のアドレスレジ
スタ２４２の増分とデータレジスタ２４４内への４バイ
ト情報のローディングは、ヘッダレジスタ２４０に含ま
れるワードカウントが１と同じ、即ち、データワードが
残らない、状態になるまで継続する。ホストＣＰＵが
「ｐｅｅｋ」を開始すると、図７(b) に示される形式の
直列メッセージが集積回路２のテストアクセスポートで
受信され、続いて受信データバスＲＸＤＡＴＡ上のデー
タアダプタ９０によって並列情報バイト形式で出力され
る。信号ＲＡＶＡＬＩＤを設定して第１の情報バイトを
示すデータアダプタ９０に応答して、ステートマシン２
５２はヘッダレジスタ２４０を制御してその内部に情報
バイトをロードする。そして、ステートマシン２５２は
その内部にロードされたバイトのうち少なくとも２つの
重要なビットを検索して、どのメッセージが入力するか
を判定するが、この場合、受信したバイトのうち少なく
とも２つの重要なビットを０１として識別し、入力する
メッセージを「ｐｅｅｋ」メッセージに対応するものと
して識別する。ホストＣＰＵによって開始される「ｐｅ
ｅｋ」メッセージはターゲットＣＰＵメモリ領域内にア
ドレスを含み、その内容はホストＣＰＵが検索する。ス
テートマシン２５２が、その内部に含まれる第１の２ビ
ットのヘッダバイトを０１として識別することにより、
ヘッダレジスタ２４０内にロードされた「ｐｅｅｋ」メ
ッセージを識別すると、ステートマシン２５２は、ヘッ
ダバイトの第１の２ビットを「ｐｅｅｋｅｄ」ヘッダ用
の適宜なビット、即ち、１０に対応するように変化させ
て、この変化させたヘッダバイトを送信データバスに送
信してヘッダレジスタ内に記憶されたワードカウントを
そのまま含むホストＣＰＵに戻し、図７（c)に示される
形式の戻された「ｐｅｅｋｅｄ」メッセージのヘッダバ
イトを形成する。言い換えれば、「ｐｅｅｋ」ヘッダバ
イトは「ｐｅｅｋｅｄ」ヘッダバイトとして、そのまま
のワードカウントと０１から１０に変化した少なくとも
２つの重要なビットとともに戻される。受信データバス
ＲＸＤＡＴＡ上で受信された次の４バイト情報がアドレ
スレジスタ２４２内にロードされてアドレスワードを形
成する。ステートマシン２５２は、ライン２７２を介し
て選択及び指定ロジック２５４を制御し、メモリマスタ
バスに関連する読み出し制御信号の設定と、メモリマス
タバスに関連する要求信号が設定されるのと、を連係し
て、アドレスレジスタ２４２に含まれるアドレスワード
をメモリマスタバス２２２上に出力する。設定される要
求信号に応答して、アクセスされるターゲットＣＰＵの
メモリスペースに連絡するメモリアービタが、要求され
たアクセスが進行できることを判定すると、アービタは
メモリマスタバスに関連する許可信号を設定する。メモ
リマスタバス上のアドレス出力に関連する実際のメモリ
位置がアクセスされ、その内部に記憶されたデータがメ
モリマスタバスの読み出しデータバス上に出力される
と、アービタはメモリマスタバスに関連する信号ＶＡＬ
ＩＤを設定してデータがホストＣＰＵに返送される用意
ができていることを示す。設定される信号ＶＡＬＩＤに
応答して、ステートマシン２５２は、ライン２７２を介
してバス選択及び指定制御ロジックを制御してメモリマ
スタバスの読み出しデータバス上のデータをデータレジ
スタ２４４内にロードする。データレジスタ２４４内に
ロードされたデータワードは、内部情報バス２５６を介
して送信データバスＴＸＤＡＴＡ上に一度に１バイトず
つシフトアウトされて、ホストＣＰＵに返送される。要
求、許可及び有効の信号のセットが転送される各データ
ワード毎に必要である。データレジスタ２４４内にロー
ドされたデータワードがホストＣＰＵにシフトバックさ
れた後、ステートマシン２５２はライン２６０を介して
減分制御２４６を制御し、制御ライン２４１を介してヘ
ッダレジスタ２４０に含まれるワードカウントを１だけ
減少させる。ワードカウントが１ではない場合、増分制
御２４８がライン２６２を介してステートマシン２５２
によって制御されて、制御ライン２４３を介してアドレ
スレジスタ２４２に含まれるアドレスを増加し、このア
ドレスが再びバス選択及び指定ロジック２５４によって
設定された要求信号及び読み出し制御信号とともにメモ
リマスタバス２２２上に出力される。このように、ター
ゲットＣＰＵメモリ領域内の次の連続したメモリ位置が
読み出され、その内容がメッセージコンバータ１６０の
データレジスタ２４４内に書き込まれる。また、このデ
ータワードは１バイトずつ送信データバスＴＸＤＡＴＡ
上でホストＣＰＵにシフトアウトされ、ヘッダレジスタ
内のワードカウントが再び１だけ減少される。ヘッダレ
ジスタ２４０に含まれるワードカウントが０と同じ、即
ちデータワードが残らない状態になるまで、このサイク
ルが繰り返される。ターゲットＣＰＵは、「ｐｏｋｅ」
又は「ｐｅｅｋ」メッセージを開始してホストＣＰＵ２
００のメモリスペースからデータを書き込むかまたは読
み出す。ターゲットＣＰＵ領域のメモリスレーブバス２
２０とその関連制御信号を監視し、読み出しまたは書き
込み制御信号に関連して、ターゲットＣＰＵによるアド
レスバス上のアドレス出力がターゲットＣＰＵではなく
ホストＣＰＵのアドレス範囲内であることを識別するス
テートマシン２５２によって、ターゲットＣＰＵによる
「ｐｏｋｅ」メッセージまたは「ｐｅｅｋ」メッセージ
の開始が認識される。複数ワードの「ｐｅｅｋ」メッセ
ージ及び「ｐｏｋｅ」メッセージを実行する上記のよう
なターゲットＣＰＵにより開始される「ｐｏｋｅ」メッ
セージ及び「ｐｅｅｋ」メッセージに対して、ターゲッ
トＣＰＵは単一ワードの「ｐｅｅｋ」メッセージ及び
「ｐｏｋｅ」メッセージのみを実行できる。ターゲット
ＣＰＵが「ｐｏｋｅ」メッセージを開始すると、これ
は、メモリスレーブバスの書き込みデータバスに関連す
る書き込み信号と、設定されるメモリスレーブバスに関
連する要求信号とを識別するステートマシン２５２によ
って認識される。また、ステートマシン２５２は、メモ
リスレーブバスによって要求される書き込みデータと関
連するアドレスがターゲットＣＰＵ領域のメモリ範囲の
外側であることを認識する。この状況に応じて、ステー
トマシン２５２は、図６(a) に示されるような予め記憶
された「ｐｏｋｅ」ヘッダバイトを制御ライン２６６を
介してヘッダレジスタ２４０内に直接ロードする。この
ような「ｐｏｋｅ」ヘッダバイトは１つのデータワード
を示すワードカウントを持つ。そして、メモリスレーブ
バスのアドレスデータバス上のアドレスワードはバス選
択及び指定ロジック２５４を介して、ステートマシン２
５２の制御下でアドレスレジスタ２４２内にロードさ
れ、メモリスレーブバスの書き込みデータバス上の書き
込みデータも同様にデータアダプタ１６０のデータレジ
スタ２４４内にロードされる。そして、ステートマシン
２５２の制御下で、ヘッダレジスタ２４０内の「ｐｏｋ
ｅ」バイトは、送信データバスＴＸＤＡＴＡ上を通って
ホストＣＰＵに出力され、アドレスレジスタ２４２に含
まれる４バイトアドレスとデータレジスタ２４４に含ま
れる４バイトデータが続く。同様に、要求信号とターゲ
ットＣＰＵ領域のアドレス範囲の外側のメモリスレーブ
バスのアドレスバス上のアドレスとに関連して読み出し
信号をメモリスレーブバス上で識別するステートマシン
２５２に応答して、ステートマシン２５２は、「ｐｅｅ
ｋ」ヘッダバイトに相当する図６(b) に示されるヘッダ
バイトをヘッダレジスタ２４０内にロードする。この場
合、ヘッダバイトは１つのワードカウントを含む、即
ち、データワードがないことを示す。同様に、上述のよ
うに、ステートマシン２５２はまた、データアダプタ１
６０を制御してメモリスレーブバスのアドレスバス上の
アドレスをアドレスレジスタ２４２内にロードする。そ
して、ヘッダレジスタ２４０に含まれるヘッダバイト
は、送信データバスＴＸＤＡＴＡ上に出力され、アドレ
スレジスタ２４２に記憶された４つの連続したバイトが
続く。この段階で、メッセージコンバータ１６０は、開
始されたターゲット「ｐｅｅｋ」メッセージで終了する
が、ターゲットＣＰＵはメモリスレーブバス２２０上の
信号ＶＡＬＩＤを受信していない。結果として、ターゲ
ットＣＰＵは「ｓｔｕｃｋ」（即ち、固定されたかまた
は継続して待機中）であり、何もしていない（停止また
は他の中断ではない）。しかしながら、メッセージコン
バータ１６０は「ｓｔｕｃｋ」ではなく、その他の活動
（ＣＰＵが「ｓｔｕｃｋ」なので開始されたターゲット
「ｐｅｅｋ」メッセージまたは「ｐｏｋｅ」メッセージ
を受信しないが）を進行する位置にいる。このように、
メッセージコンバータがメモリアクセスメッセージをオ
フ−チップホストプロセッサに送信すると、後続のメッ
セージまたは要求を自由に処理できる。ターゲットＣＰ
Ｕにより開始された「ｐｏｋｅ」メッセージまたは「ｐ
ｅｅｋ」メッセージに応答して、ホストＣＰＵは「ｐｅ
ｅｋｅｄ」メッセージで応答する。ホストＣＰＵからの
「ｐｅｅｋｅｄ」メッセージの受信は、図６(c) の構成
に対応するヘッダレジスタ内のヘッダバイトを認識する
ステートマシン２５２によって識別される。受信データ
バスＲＸＤＡＴＡからの次の４バイトの情報がデータレ
ジスタ２４４内にシフトされ、その内部にロードされた
データワードが、設定されるメモリスレーブバスと連絡
する信号ＶＡＬＩＤと関連して、ステートマシン２５２
の制御下で、ターゲットＣＰＵ領域のメモリスレーブバ
ス２２０のデータバスに、バス選択及び指定制御ロジッ
ク２５４によって転送されるので、ターゲットＣＰＵの
メモリスペースと連絡するメモリアービタに、「ｐｅｅ
ｋ」要求によって要求されたデータが利用可能であるこ
とを表示する。ターゲットＣＰＵは単一ワード「ｐｅｅ
ｋ」を開始するだけなので、ホストＣＰＵからの「ｐｅ
ｅｋｅｄ」メッセージは単一データワードのみを含む。
ターゲットＣＰＵが信号ＶＡＬＩＤを受信すると、「ｓ
ｔｕｃｋ」ではなくなる。メモリスレーブバス２２０
は、ターゲットＣＰＵによって使用されて、メッセージ
コンバータ１６０を介してホストＣＰＵによってアクセ
スされるオン−チップ診断機能にアクセスする。これは
開始されたターゲット「ｐｅｅｋ」／「ｐｏｋｅ」に使
用するのと同じバスであり、アドレス範囲は、これがオ
ン−チップ診断機能へのアクセスかどうか判定する。タ
ーゲットＣＰＵによってメモリスレーブバス２２０上で
開始される任意の作動に応答して、ステートマシン２５
２はライン２７２を介してバス選択及び指定ロジック２
５４を制御しメモリスレーブバス２２０上の任意の情報
または制御信号を診断バス２３４に転送する。図１１を
参照すると、図８及び図１０のメッセージコンバータ１
６０と、オン−チップソース／宛先ロジックまたはター
ゲット領域とホストＣＰＵと、の間の相互接続が概略的
に示される。図５を参照して前述したように、集積回路
２は、ＴＡＰコントローラ４と、データアダプタ９０
と、ＣＰＵレジスタ１６３を有するターゲットＣＰＵ１
６２と、オン−チップメモリ１６４と、を含んで構成さ
れる。加えて、図１１の集積回路２は、診断レジスタ３
０１を有する診断機能回路３００と、メモリキャッシュ
３０２と、外部メモリインタフェースコントローラ３０
４と、図１０で詳細に説明したメッセージコンバータ１
６０と、を含んで構成される。図１１において、ホスト
ＣＰＵ２００がホスト通信アダプタ３０８を介して集積
回路２のＴＡＰコントローラ４とインタフェースするこ
とが示されている。本実施形態において、ホスト通信ア
ダプタ３０８は、ＴＡＰコントローライニシャライザ１
７６と、データアダプタ１８０と、図５において説明し
たメモリバスアダプタ１９４と、を含んで構成される。
また、ホスト通信アダプタ３０８は、ホストＣＰＵ２０
０からまたはホストＣＰＵ２００へのメッセージを変換
するための集積回路２に設けられたメッセージコンバー
タ１６０と同等のメッセージコンバータを有する。更
に、図１１を参照すると、メッセージコンバータ１６０
が診断バス２３４を介して診断機能回路３００と通信す
るのがわかる。診断機能回路３００とターゲットＣＰＵ
１６２とは、バス３１０を介して相互に通信する。メッ
セージコンバータ１６０のメモリモニタバス２２６とメ
モリスレーブバス２２０は、ターゲットＣＰＵとメモリ
キャッシュ３０２との間の共通バス３１２と接続する。
また、ターゲットＣＰＵとメモリキャッシュ３０２と
は、ＣＰＵ命令−取り出しバス３１４を介して相互接続
する。メッセージコンバータ１６０上のメモリマスタバ
ス２２２は、オン−チップソース／宛先ロジックのメモ
リバス１６６に順次接続するメモリキャッシュ３０２に
接続する。図５を参照して前述したように、メモリバス
１６６はオン−チップメモリ１６４に接続する。また、
メモリバス１６６は、外部メモリインタフェースコント
ローラ３０４と接続し、その外部メモリインターフェー
スコントローラ３０４は、オフ−チップメモリ１７４と
インタフェースするオフ−チップメモリバス３１６にオ
ン−チップソース／宛先ロジックメモリバス１６６をイ
ンタフェースする。図１１の構成は、オン−チップソー
ス／宛先ロジックとホストＣＰＵとの間でメッセージを
送信することによって種々の診断手順を実行するのに使
用できる。診断バス２３４は、診断機能回路３００の診
断レジスタ３０１への又は診断レジスタ３０１からの読
み出し及び書き込みを可能にするとともに、トリガ事象
を読み出させる。ターゲットＣＰＵに関連する制御情報
は、診断機能回路３００から読み出される。ターゲット
ＣＰＵに関連する命令ポインタと他の制御信号は、診断
機能回路３００の診断レジスタ３０１に記憶される。命
令ポインタは、診断レジスタ３０１の一つに連続して複
写され、診断バス２３４上の要求によってアクセスされ
る。ターゲットＣＰＵの状態を検索するには、診断機能
回路３００の診断レジスタ３０１の一つを検索する必要
がある。診断レジスタ３０１は、例えば、ＳＴＯＲＥ、
ＴＲＡＰ、ＴＡＫＥ＿Ａ＿ＴＲＡＰ、ＴＲＡＰ＿ＡＴ＿
ＮＥＸＴ＿ＥＸＩＴ等の、ターゲットＣＰＵの種々の制
御信号を記憶できる。これらの信号は特定のワイヤを介
してＣＰＵに伝達される。前述のように、ホストＣＰＵ
がメモリマスタバス２２２を介してターゲットＣＰＵメ
モリスペース内のメモリ位置に書き込みができるのと同
様の方法で、ホストＣＰＵは、診断バス２３４を介して
診断機能回路３００内のレジスタに書き込みができる。
診断機能回路３００のレジスタに書き込みをするホスト
ＣＰＵに応答して、トリガされた事象が発生する。この
トリガ事象は、トリガ事象を識別する理由コードに関連
する要求信号を識別するステートマシン２５２によって
メッセージコンバータ１６０内で検出される。要求信号
に応答して、ステートマシン２５２は、トリガ事象に関
連する理由コードを、トリガヘッダバイトを識別する２
ビット１１とともに、ヘッダレジスタ２４０内にロード
する。そして、ヘッダレジスタ２４０に記憶されたトリ
ガヘッダバイトが送信データバスＴＸＤＡＴＡ上をター
ゲットＣＰＵに出力される。上記のように、ターゲット
ＣＰＵ自体が、メモリモニタバス２２６と診断バス２３
４とを介して診断機能回路３００にアクセスできる。同
様に、ターゲットＣＰＵが診断機能回路に書き込みをす
ると、この書き込みに応答してトリガ事象が発生して、
ステートマシン２５２がヘッダレジスタ２４０に含まれ
るトリガヘッダバイトを出力してターゲットＣＰＵに戻
す。ステートマシン２５２は、診断バス２３４上の書き
込みがターゲットＣＰＵによって行われたかまたはホス
トＣＰＵによって行われたかを記憶し、トリガ事象を正
しい宛先に返送する。図１１に示された環境で実行され
る本実施形態によるメッセージコンバータは、テストア
クセスポートからのブート、ホットプラグ挿入及びホス
トとターゲットの同期化等の種々の高レベルの診断特徴
を維持できる。このように、本実施形態によれば、集積
回路に挿入され、限定されたピンカウントを介してホス
トＣＰＵとオン−チップソース／宛先ロジックとの間の
通信を提供するメッセージコンバータが設けられる。こ
のコンバータは、種々のオン−チップリソースへのアク
セスを有する。これらのリソースのうちのいくつかは単
に監視されるだけであり、他は制御されるかまたは監視
及び制御される。任意のリソースの監視は非割り込みで
あり、チップ機能の実行または待機に何の影響も与えな
い。これは診断目的には理想的である。メッセージコン
バータは、受信メッセージの解釈と、送信メッセージの
編集と、オン−チップソース／宛先ロジックへのまたは
オン−チップソース／宛先ロジックからの情報の選択ま
たは指示との機能を実行する。メッセージコンバータ
は、オン−チップ機能のいずれからも独立して作動する
ので、何らかの割り込み作動の実行が指示されるまで或
いは指示されなければ非割り込みである。診断バス２３
４は、診断機能回路３００の診断レジスタ３０１への又
は診断レジスタ３０１からの読み出し及び書き込みを可
能にするとともに、トリガ事象を発生させる。ターゲッ
トＣＰＵに関連する制御情報は、診断機能回路３００か
ら読み出される。ターゲットＣＰＵに関連する命令ポイ
ンタと他の制御信号は、診断機能回路３００の診断レジ
スタ３０１に記憶される。命令ポインタは、診断レジス
タ３０１の一つに連続して複写され、診断バス２３４上
の要求によってアクセスされる。ターゲットＣＰＵの状
態を検索するには、診断機能回路３００の診断レジスタ
３０１の一つを検索する必要がある。診断レジスタ３０
１は、例えば、ＳＴＯＲＥ、ＴＲＡＰ、ＴＡＫＥ＿Ａ＿
ＴＲＡＰ、ＴＲＡＰ＿ＡＴ＿ＮＥＸＴ＿ＥＸＩＴ等の、
ターゲットＣＰＵの種々の制御信号を記憶できる。これ
らの信号は特定のワイヤを介してＣＰＵに伝達される。
前述のように、ホストＣＰＵがメモリマスタバス２２２
を介してターゲットＣＰＵメモリスペース内のメモリ位
置に書き込みができるのと同様の方法で、ホストＣＰＵ
は、診断バス２３４を介して診断機能回路３００内のレ
ジスタに書き込みができる。診断機能回路３００のレジ
スタに書き込みをするホストＣＰＵに応答して、トリガ
された事象が発生する。このトリガ事象は、トリガ事象
を識別する理由コードに関連する要求信号を識別するス
テートマシン２５２によってメッセージコンバータ１６
０内で検出される。要求信号に応答して、ステートマシ
ン２５２は、トリガ事象に関連する理由コードを、トリ
ガヘッダバイトを識別する２ビット１１とともに、ヘッ
ダレジスタ２４０内にロードする。そして、ヘッダレジ
スタ２４０に記憶されたトリガヘッダバイトが送信デー
タバスＴＸＤＡＴＡ上をターゲットＣＰＵに出力され
る。上記のように、ターゲットＣＰＵ自体が、メモリモ
ニタバス２２６と診断バス２３４とを介して診断機能回
路３００にアクセスできる。同様に、ターゲットＣＰＵ
が診断機能回路に書き込みをすると、この書き込みに応
答してトリガ事象が発生して、ステートマシン２５２が
ヘッダレジスタ２４０に含まれるトリガヘッダバイトを
出力してターゲットＣＰＵに戻す。ステートマシン２５
２は、診断バス２３４上の書き込みがターゲットＣＰＵ
によって行われたかまたはホストＣＰＵによって行われ
たかを記憶し、トリガ事象を正しい宛先に返送する。図
１１に示された環境で実行される本実施形態によるメッ
セージコンバータは、テストアクセスポートからのブー
ト、ホットプラグ挿入及びホストとターゲットの同期化
等の種々の高レベルの診断特徴を維持できる。このよう
に、本実施形態によれば、集積回路に挿入され、限定さ
れたピンカウントを介してホストＣＰＵとオン−チップ
ソース／宛先ロジックとの間の通信を提供するメッセー
ジコンバータが設けられる。このコンバータは、種々の
オン−チップリソースへのアクセスを有する。これらの
リソースのうちのいくつかは単に監視されるだけであ
り、他は制御されるかまたは監視及び制御される。任意
のリソースの監視は非割り込みであり、チップ機能の実
行または待機に何の影響も与えない。これは診断目的に
は理想的である。メッセージコンバータは、受信メッセ
ージの解釈と、送信メッセージの編集と、オン−チップ
ソース／宛先ロジックへのまたはオン−チップソース／
宛先ロジックからの情報の選択または指示との機能を実
行する。メッセージコンバータは、オン−チップ機能の
いずれからも独立して作動するので、何らかの割り込み
作動の実行が指示されるまで或いは指示されなければ非
割り込みである。図１１を参照すると、その構成は、メ
モリキャッシュ３０２を取り除き、共通バス３１２とＣ
ＰＵ命令取り出しバス３１４とをメモリバス１６６に直
接接続することによって応用されてもよい。更に、この
構成は、付加的なマスタまたはメモリバス１６６に接続
されたオン−チップの自律機能を有するようにも応用で
きる。さらにまた、ターゲットＣＰＵ１６２は取り除く
ことができ、メモリスレーブバス２２０とメモリマスタ
バス２２２とメモリモニタバス２２６とをメモリバス１
６６に直接接続できる。
実施するかを添付の図面を参照して説明する。図１は、
テストアクセスポート（ＴＡＰ）コントローラ４とチッ
プ境界スキャンチェイン１０とを有する集積回路２を概
略的に示す。ＴＡＰコントローラ４は、ライン１４上の
テストクロック信号ＴＣＫと、ライン１６上のテストモ
ード選択信号ＴＭＳと、ライン１８上のテストデータ入
力信号ＴＤＩと、ライン２２上のテストリセット入力信
号ＴＲＳＴ＊と、をオフ−チップから受信する。ＴＡＰ
コントローラ４は、ライン２０上のテストデータ出力信
号ＴＤＯをオフ−チップに出力する。ＴＡＰコントロー
ラ４はまた、ライン１２上の装置識別子信号ＤＥＶＩＣ
ＥＩＤを受信する。図１において、装置識別子信号ＤＥ
ＶＩＣＥＩＤは、集積回路内でアースに接続された信号
ライン１２として示される。信号ライン１２はマルチビ
ットワイヤでよく、また、装置識別子信号ＤＥＶＩＣＥ
ＩＤは集積回路上またはオフ−チップ上のいずれかから
発生できる。信号ライン１２がマルチビットワイヤの場
合には、各ビットがチップ上の低レベルロジックまたは
高レベルロジックのいずれかに接続される。ＴＡＰコン
トローラ４は、ライン２８上のスキャンデータ入力信号
ＳＣＡＮＩＮと、ライン３８上のテストクロック信号Ｔ
ＥＳＴＣＬＫと、ライン２４上のスキャンテストモード
ＳＣＡＮＭＯＤＥの選択を示す信号と、をライン２６上
の診断モードＤＩＡＧＭＯＤＥの選択を示す信号と、を
オン−チップ回路に出力する。チップ境界スキャンチェ
イン１０は、ライン２８上のスキャンデータ入力信号Ｓ
ＣＡＮＩＮと、ライン２４上のスキャンテストモード信
号ＳＣＡＮＭＯＤＥと、を入力として受信し、ライン３
４上のスキャンデータ出力信号ＳＣＡＮＯＵＴをＴＡＰ
コントローラ４に出力する。本発明では、ライン２８上
のスキャンデータ入力信号ＳＣＡＮＩＮはまた、後述す
るように、診断のためにオン−チップソース／宛先ロジ
ックに接続される。本発明では、ソース／宛先ロジック
は、入力信号ＤＩＡＧＳＣＡＮＯＵＴをライン３６上で
ＴＡＰコントローラ４に供給する。以下に詳細に説明す
る図５は、ソース／宛先ロジックを構成する構成要素を
示す。ソース／宛先ロジックは、少なくともオン−チッ
プバスシステムに接続されるプロセッサであり、オン−
チップバスシステムはこれに接続されたオン−チップメ
モリを有する。オフ−チップメモリもまたこのようなバ
スシステムに直接接続できる。オン−チップソース／宛
先ロジックはまた、ＤＭＡエンジン又はＥＭＩインタフ
ェースを備えた他の機能回路を持つ。ＴＡＰコントロー
ラ４は、標準演算に必要であり且つ本発明で要求される
回路ブロックを備えて図２に概略的に示される。図２を
参照すると、ＴＡＰコントローラ４はその基本形式にお
いて、ステートマシン５０と、ＩＤレジスタ４２と、命
令レジスタ４４と、命令デコーダ４６と、バイパスラッ
チ４８と、データマルチプレクサ５２と、命令／データ
マルチプレクサ５４と、ラッチ５６と、インバータ６０
と、を含んで構成される。命令レジスタ４４は、ライン
１８上のテストデータ入力信号ＴＤＩを受信し、バス６
２への並列命令とライン７６上への直列出力とを発生
し、また、ライン８２上の命令制御入力信号を受信す
る。命令デコーダ４６は、バス６２上の並列命令とライ
ン８４上のデコーダ制御入力信号とを受信して、信号Ｓ
ＣＡＮＭＯＤＥ及び信号ＤＩＡＧＭＯＤＥをライン２４
及び２６それぞれに、また、ライン７０上に並列データ
マルチプレクサ選択信号を発生する。バイパスラッチ４
８は、ライン１８上のテストデータ入力信号ＴＤＩを受
信し、ライン７２上に出力信号を発生する。ＩＤレジス
タ４２は、ライン１２上の並列の信号ＤＥＶＩＣＥＩＤ
を受信し、ライン６８上に直列の装置識別子出力信号を
発生する。データマルチプレクサ５２は、ライン６８上
のＩＤレジスタ４２の出力信号と、ライン７２上のバイ
パスラッチ４８の出力信号と、ライン３４上の信号ＳＣ
ＡＮＯＵＴと、ライン３６上の信号ＤＩＡＧＳＣＡＮＯ
ＵＴと、ライン７０上のデータマルチプレクサ選択信号
と、を受信する。データマルチプレクサ５２は、ライン
７４上に出力を発生する。命令／データマルチプレクサ
５４は、ライン７６上の直列出力と、ライン７４上のデ
ータマルチプレクサの出力と、ライン７８上の命令／デ
ータマルチプレクサ選択信号と、を受信する。命令／デ
ータマルチプレクサ５４は、ライン８０上に出力を発生
する。ラッチ５６は、ライン８０上の命令／データマル
チプレクサ５４の出力を受信し、ライン２０上にテスト
データ出力信号ＴＤＯを発生する。ステートマシン５０
は、ライン１６上の信号ＴＭＳと、ライン２２上の信号
ＴＲＳＴ＊と、を受信する。ステートマシン５０は、ラ
イン７８への命令／データマルチプレクサ選択信号と、
ライン８２への命令制御入力信号と、ライン８４へのデ
コーダ制御入力信号と、を発生する。ＩＤレジスタ４
２、命令レジスタ４４、命令デコーダ４６、バイパスラ
ッチ４８、ステートマシン５０、及びデータコンバータ
５７は、それぞれライン１４上のテストクロック信号Ｔ
ＣＫを受信する。ラッチ５６は、ライン６４上のインバ
ータ６０を介して反転されたテストクロック信号ＴＣＫ
を受信する。テストクロック信号ＴＣＫとテストデータ
入力信号ＴＤＩは、ライン３８の出力ＴＥＳＴＣＬＫ及
びライン２８の出力ＳＣＡＮＩＮとしてそれぞれ直接接
続される。集積回路２のテストを実行する際のＴＡＰコ
ントローラ４の作動は、ＩＥＥＥ１１４９．１−１９９
０に詳細に説明されている。本質的に、有限長さのスキ
ャンチェインは、チップ境界スキャンチェイン１０によ
って形成されるチェインのように集積回路上で形成され
る。ＴＡＰコントローラ４は、ＩＥＥＥ基準１１４９．
１−１９９０によって定義される同期有限ステートマシ
ンである。ＩＥＥＥ基準１１４９．１−１９９０は、集
積回路に含むことのできるテストロジックを定義して、
集積回路間の相互接続のテスト、集積回路自体のテス
ト、集積回路の通常作動中における回路動作の監視又は
修正の標準的な方法を提供する。集積回路２の通常作動
中、ＴＡＰコントローラ４は、リセット状態にあり、そ
の入力と出力は全て非作動である。ＩＥＥＥ基準１１４
９．１−１９９０によるテストアクセスポートを使用し
たテストを実行する場合、ＴＡＰコントローラは前記基
準の定義に従って作動する。このようなテストモードで
は、ＴＡＰコントローラ４は少なくとも１つの作動のテ
ストモードを選択できる。１つの可能なテストモードは
スキャンテストモードであり、これはライン２４上の信
号ＳＣＡＮＭＯＤＥを設定することにより選択される。
スキャンテストモードでは、集積回路２上のスキャンチ
ェインがテストのために選択される。本実施形態におい
て、チップ境界スキャンチェイン１０が信号ＳＣＡＮＭ
ＯＤＥによって選択される。このようなスキャンテスト
は、単にスキャンチェインの一端にデータを入力し、同
一データがスキャンチェインの他端で出力されることを
確認するためにチェックをすることを含む。或いは、オ
ン−チップの機能ロジックに入力されるデータをスキャ
ンし、１以上のクロックサイクルでチップを機能的にク
ロックして、機能ロジックの出力をスキャンするよう
な、より複雑なスキャン操作を実行できる。オン−チッ
プの任意の接続点または回路をテスト用に接続してスキ
ャンチェインを形成できる。チップ境界スキャンチェイ
ン１０は、テストモードで制御されて集積回路２の全て
の入力／出力ポートを接続する一連のフリップフロップ
である。このようなスキャンテスティングの完全な理解
はＩＥＥＥ基準１１４９．１−１９９０を参照すること
から求められる。スキャンテスティングをどのように実
行するかの特定の例として、ヨーロッパ特許出願公開第
０６９８８９０号、第０７０２２３９号、第０７０２２
４０号、第０７０２２４１号、第０７０２２４２号、第
０７０２２４３号、第０７０９６８８号が挙げられる。
ＩＥＥＥ基準１１４９．１−１９９０のテストアクセス
ポートを使用する公知のテストモードの特徴は、スキャ
ンチェインが有限の長さか又は閉ループであること、ま
た、テストデータ出力信号ＴＤＯがテストデータ入力信
号ＴＤＩに依存するとともに、テストデータ入力信号と
の時間関係を持つことである。本実施形態では、作動の
診断モードは、ＩＥＥＥ基準１１４９．１−１９９０と
一致するオン−チップのソース／宛先ロジックの診断手
順を実行するために提供される。このような診断テスト
モードでは、テストデータ出力信号ＴＤＯはテストデー
タ入力信号ＴＤＩに依存しないので、このテストデータ
入力信号との時間関係を持たない。テストデータ入力信
号ＴＤＩとテストデータ出力信号ＴＤＯとの間のチェイ
ンは、無限の長さまたは開ループであると考えられる。
診断モードでは、ＴＡＰコントローラ４は、全ての正常
な機能を提供しながら、付加的に全二重の、フロー制御
された、束縛されない直列データを、これがデータの形
式であるとは気づかずに伝える転送エージェントとして
作動する。逆に、ＴＡＰコントローラ４は、通常はどん
なフロー制御もせずに選択されたテストチェインを通過
する単一のデータストリームを処理する。テストモード
におけるＴＡＰコントローラ４の作動の大要を、図１及
び図２を参照して説明する。図２においては、信号ＳＣ
ＡＮＩＮはテストデータ入力信号ＴＤＩに直接接続して
いるが、一定の状況では、信号ＳＣＡＮＩＮは信号ＴＤ
Ｉの修正バージョンであってもよい。同様に、テストク
ロック信号ＴＥＳＴＣＬＫはテストクロック信号ＴＣＫ
に直接接続しているが、一定の状況では、信号ＴＣＫの
修正バージョンであることが要求される。作動のテスト
モードでは、テストデータ入力信号ＴＤＩとテストモー
ド選択信号ＴＭＳは、テストクロック信号ＴＣＫの制御
下でＴＡＰコントローラ４に直列形式で供給される。ス
テートマシン５０は、テストクロック信号ＴＣＫの各動
作エッジでテストモード選択信号ＴＭＳの値に作用し
て、ＩＥＥＥ基準１１４９．１−１９９０によって定義
されるようにその状態を反復させる。テストリセット信
号ＴＲＳＴ＊は、ＩＥＥＥ基準１１４９．１−１９９０
に応じた低ロジック状態にある時、ＴＡＰコントローラ
４の非同期初期化を提供する。命令レジスタ４４は、テ
ストクロック信号ＴＣＫによってクロックされて、ステ
ートマシン５０からのライン８２上の命令制御入力信号
の制御下でテストデータ入力信号ＴＤＩから直列形式で
命令をロードする。命令が、命令レジスタ４４内に直列
にロードされると、この命令は、ステートマシン５０か
らのライン８４上のデコーダ制御入力信号の制御下で、
命令バス６２を経由して命令デコーダ４６に並列に転送
される。ここで記憶された命令に従って、命令デコーダ
４６は、実行されるのがスキャンテストか或いは診断テ
ストかに応じて信号ＳＣＡＮＭＯＤＥまたは信号ＤＩＡ
ＧＭＯＤＥのいずれか一方を設定する。命令レジスタ４
４及び命令デコーダ４６のローディングは、ＩＥＥＥ基
準１１４９．１−１９９０に従ってステートマシン５０
により制御される。命令デコーダ４６によってデコード
された命令に応じて、また、以下に更に説明するよう
に、命令デコーダ４６のライン７０上の並列出力は、デ
ータマルチプレクサ５２を制御して、その入力の１つを
出力ライン７４に接続する。同様に、ステートマシン５
０のライン７８上の出力は、命令／データマルチプレク
サ５２を制御して、その入力の１つをライン８０上の出
力に接続する。ＩＤレジスタ４２は、ライン１２上の並
列の信号ＤＥＶＩＣＥＩＤを受信する。ＩＤレジスタ４
２は、チップ識別子を記憶し、そのチップ識別子は、Ｉ
Ｄレジスタ４２からライン６８を介してテストデータ出
力信号ＴＤＯにスキャンされる。チップ識別子は集積回
路２を識別する。一つの作動モードにおいて、命令デコ
ーダ４６によってデコードされた命令は、マルチプレク
サ５２が制御されてライン６８上のその入力をライン７
４上のその出力に接続し、また、命令／データマルチプ
レクサ５４が制御されてライン７４上のその入力をライ
ン８０上のその出力に接続する場合に、装置の一致を単
に出力するものでよい。そして、装置の一致は信号ＴＤ
Ｏとして直列に出力される。作動の別のモードでは、ラ
イン７６上の直列出力が命令／データマルチプレクサ５
４によりライン８０に接続される場合に、テストデータ
出力信号ＴＤＯに現行命令を出力することが要求され
る。テスト作動の一つのモードでは、特定の集積回路２
のＴＡＰコントローラ４がテストデータ入力信号ＴＤＩ
をテストデータ出力信号ＴＤＯに接続することだけが要
求される。この作動モードでは、データマルチプレクサ
５２が制御されてライン７２上のバイパスラッチ４８の
出力をライン７４上の出力に接続し、命令／データマル
チプレクサ５４が制御されてライン７４をライン８０上
の出力に接続する。このように、テストデータ入力信号
ＴＤＩは、ラッチ５６を介してテストデータ出力信号Ｔ
ＤＯに接続される。ラッチ５６は単に、テストデータ出
力信号ＴＤＯの時間制御をして、この信号がテストクロ
ック信号ＴＣＫの立ち下がりエッジに同期できるように
するためにだけ設けられたフリップフロップである。実
行されるテストモードがスキャンテストモードの場合、
命令デコーダ４６が信号ＳＣＡＮＭＯＤＥを設定する。
データマルチプレクサ５２が命令デコーダ４６により制
御されて、信号ＳＣＡＮＯＵＴを出力ライン７４に接続
する。命令／データマルチプレクサ５４もまた制御され
てライン７４をライン８０に接続して、信号ＳＣＡＮＯ
ＵＴをテストデータ出力信号ＴＤＯとして出力する。こ
のようなスキャンテストモード中では、テストデータ
は、テストデータ入力信号ＴＤＩと直接接続する信号Ｓ
ＣＡＮＩＮ上の選択されたスキャンチェイン内にスキャ
ンされる。スキャンテスティング、特に境界スキャンテ
スティングは、ＩＥＥＥ基準１１４９．１−１９９０に
十分に説明されている。実行されるテストに応じた付加
制御信号が選択スキャンチェインに供給されて必要なテ
スト作動を実行する必要がある。本実施形態では、命令
デコーダ４６がライン２６上の信号ＤＩＡＧＭＯＤＥを
設定する場合に診断モードに入る。更に、データマルチ
プレクサ５２が制御されてライン３６上の信号ＤＩＡＧ
ＳＣＡＮＯＵＴをライン７４上の出力に接続する。これ
は、命令／データマルチプレクサ５４を介してライン８
０に、またラッチ５６を介してテストデータ出力信号Ｔ
ＤＯに順次接続される。診断モードにおいて、テストデ
ータ入力信号ＴＤＩとテストデータ出力信号ＴＤＯとの
間の直列データフローは、スキャンテストモードに対抗
するものとしての無限の長さのシフトレジスタを通ると
考えられる。このモードにおいて直列データフローは有
限の長さのシフトレジスタ（シフトレジスタチェイン）
を通る。診断モードでは、テストデータ入力信号ＴＤＩ
としてテストアクセスポート内にシフトされた一連のビ
ットパターンは、テストデータ出力信号としてテストア
クセスポートの外にシフトされた一連のビットパターン
に反映されない。診断データの通信は、ホストからター
ゲットへ及びターゲットからホストへ（読み出し及び書
き込み）のメモリアクセス要求、ＣＰＵレジスタの状態
情報、メモリアクセス要求に応答してホストメモリまた
はターゲットメモリから読み出されたデータ、ＣＰＵレ
ジスタ内にロードするための状態データ、及びターゲッ
トＣＰＵによってアクセスされるメモリアドレスに関す
る情報を含む。このように、診断モードは、データの非
割り込みモニタリングまたはデータの割り込みローディ
ングを含む。診断モードにおいて、テストアクセスポー
ト内にシフトされた直列データは、任意の所望の手段、
例えば、データチャンクを表す開始ビット及び停止ビッ
トでエンコードできる単一方向直列データストリームで
ある。同様に、テストアクセスポートを介してシフトア
ウトされたデータは、任意の所望の手段、例えば、デー
タチャンクを表す開始ビット及び停止ビットでエンコー
ドできる１方向直列データストリームである。通常、シ
フトインされたデータ及びシフトアウトされたデータ
は、同様の方法でエンコードされる。１方向入力及び出
力データストリームは、全二重の２方向直列通信を可能
にするために同時に使用される。一連の直列データビッ
トは情報バイトを構成できる。本実施形態において、通
常テストモードに加えて作動の診断モードが提供される
と、集積回路２には、図３に示すように、ＴＡＰコント
ローラ４とオン−チップソース／宛先ロジックとの間を
インタフェースするデータアダプタ９０が備えられる。
データアダプタ９０は、ＴＡＰコントローラ４からの入
力として、ライン２８上のスキャンデータ入力信号ＳＣ
ＡＮＩＮと、ライン３８上のテストクロック信号ＴＥＳ
ＴＣＬＫと、ライン２６上の診断モードＤＩＡＧＭＯＤ
Ｅの選択を示す信号と、を受信する。データアダプタ９
０は、ＴＡＰコントローラ４にライン３６上の信号ＤＩ
ＡＧＳＣＡＮＯＵＴを出力する。データアダプタ９０
は、ライン９２上の送信データバスＴＸＤＡＴＡのオン
−チップソース／宛先ロジックからデータを受信し、ラ
イン９４上の受信データバスＲＸＤＡＴＡのオン−チッ
プソース／宛先ロジックにデータを出力する。データア
ダプタ９０は、ライン９６上の送信有効信号ＴＸＶＡＬ
ＩＤを入力し、ライン９８上の送信肯定応答信号ＴＸＡ
ＣＫを出力する。両信号は、送信データバスＴＸＤＡＴ
Ａに関連する制御信号である。データアダプタ９０は、
ライン１００上の受信有効信号ＲＸＶＡＬＩＤを出力
し、ライン１０２上の受信肯定応答信号ＲＸＡＣＫを入
力する。両信号は、受信データバスＲＸＤＡＴＡに関連
する制御信号である。データアダプタ９０は、受信シフ
トレジスタ１１４と、受信バッファ１１６と、受信制御
ロジック１１０と、受信フロー制御状態フリップフロッ
プ１２０と、送信フロー制御状態フリップフロップ１２
４と、送信シフトレジスタ１１８と、送信制御ロジック
１１２と、を含んで構成される。受信シフトレジスタ１
１４は、ライン２８上の信号ＳＣＡＮＩＮと受信制御ロ
ジック１１０からのライン１２６上の制御信号とを受信
し、バス１３０上に並列データを出力して受信バッファ
１１６への入力を形成する。受信バッファ１１６は、更
に受信制御ロジック１１０からのライン１２８上の制御
信号を受信し、ライン９４上に受信データバス信号ＲＸ
ＤＡＴＡを発生する。受信制御ロジック１１０は、更に
ライン１００上に信号ＲＸＶＡＬＩＤを発生し、ライン
１０２上の信号ＲＸＡＣＫを受信し、ライン２６上の信
号ＤＩＡＧＭＯＤＥを受信し、ライン１３４及び１３２
上に信号ＳＴＡＲＴＤＡＴＡ及びＡＣＫＲＸをそれぞれ
発生する。受信フロー制御状態フリップフロップ１２０
は、信号ＳＴＡＲＴＤＡＴＡとライン１３６上の信号Ｔ
ＸＳＥＮＤＡＣＫとを受信し、送信制御ロジック１１２
への信号ＲＸＳＥＮＤＡＣＫをライン１４２上に出力す
る。送信フロー制御状態フリップフロップ１２４は、信
号ＡＣＫＲＸとライン１３８上の信号ＴＸＳＥＮＤＢＹ
ＴＥとを受信し、送信制御ロジック１１２への信号ＴＸ
ＷＡＩＴＡＣＫをライン１４０上に出力する。送信制御
ロジック１１２は、更にライン２６上の信号ＤＩＡＧＭ
ＯＤＥとライン９６上の信号ＴＸＶＡＬＩＤとを受信
し、信号ＴＸＡＣＫをライン９８上に、送信シフトレジ
スタ１１８への制御信号をライン１４４上に、並列信号
ＳＥＲＣＯＮＴを送信シフトレジスタ１１８に出力す
る。送信シフトレジスタ１１８は、更にライン９２上の
並列データバスＴＸＤＡＴＡを受信し、ライン３６上に
信号ＤＩＡＧＳＣＡＮＯＵＴを出力する。図にはその接
続は示されてはいないが、データアダプタ９０には任意
にオン−チップシステムクロックからの入力が供給され
る。データアダプタとオン−チップソース／宛先ロジッ
クとの間のデータ及び制御信号が、オン−チップソース
／宛先ロジックのクロックと同期する必要がある場合に
は、システムクロックは同期実行のために使用できる。
データアダプタ９０は、信号ＴＥＳＴＣＬＫ（信号ＴＣ
Ｋから引き出された）によってクロックされたＴＡＰコ
ントローラからソース／宛先ロジックの内部機能のクロ
ック環境まで、また、ソース／宛先ロジックのクロック
環境から信号ＴＥＳＴＣＬＫによってクロックされたＴ
ＡＰコントローラまでの直列データの同期を実行する。
図には示されていないが、ＴＡＰコントローラ４は任意
にスキャンイネーブル信号をデータアダプタ９０に供給
してもよい。このようなスキャンイネーブル信号は、Ｔ
ＡＰコントローラがテストデータ出力信号ＴＤＯへのデ
ータ出力用スキャンパスを選択したことを示す。データ
アダプタ９０は、ＴＡＰコントローラ４を介したオフ−
チップからの１方向直列データをオン−チップソース／
宛先ロジックで使用するのにより適したフォーマットに
変換する。逆に、データアダプタ９０は、オン−チップ
ソース／宛先ロジックにより供給されるデータフォーマ
ットを１方向直列データに変換する。好ましい実施形態
においては、並列８ビット又はバイトの形式でデータを
オン−チップソース／宛先ロジックに供給するのが望ま
しい。しかしながら、特に受信データバスＲＸＤＡＴＡ
及び送信データバスＴＸＢＵＳは、１バイト幅よりも１
ビット幅のみでもよい。また、受信及び送信データバス
ＲＸＢＵＳとＴＸＢＵＳは、複数バイト幅のバスであっ
てもよい。データアダプタ９０は、受信及び送信の両デ
ータの「フロー制御」の機能を実行する。直列データ
は、受信端部がこのデータを受信できる容量を有してデ
ータ損失または低下を防止する時は、ＴＡＰコントロー
ラ４を（どちらの方向でも）単に通過するだけである。
受信端部がより多くのデータを受信する用意があること
の通信は、そのような情報を反対方向に送信することに
より実行される。これはフロー制御プロトコルを構成す
る。本実施形態におけるデータアダプタ９０は、オン−
チップソース／宛先ロジックとの通信のために１方向直
列データの並列フォーマットへの変換を提供する。この
ように、フロー制御プロトコルはまた、データアダプタ
９０とオン−チップソース／宛先ロジックとの間で必要
である。このように、このフロー制御は２つの境界、Ｔ
ＡＰコントローラ４とデータアダプタ９０との間の境
界、及びデータアダプタ９０とこのデータアダプタ９０
がインタフェースするオン−チップソース／宛先ロジッ
クとの間の境界、を越えて実行される。ＴＡＰコントロ
ーラ４とデータアダプタ９０との間のフロー制御を提供
するには、テストデータ入力信号ＴＤＩライン及びテス
トデータ出力信号ライン上の１方向データが、図４(a)
に示されるような開始及び停止ビットでエンコードされ
る。ビットフロー制御プロトコルは、２つの開始ビット
Ｓ１及びＳ２、１つの停止ビットＥ１で信号を送るゼロ
復帰方式（ＲＴＺ）である。開始ビットと停止ビットと
の間にはデータのバイトが含まれる。このフォーマット
の直列データは、ＴＡＰコントローラ４のテストデータ
入力信号ＴＤＩからライン２８上の信号ＳＣＡＮＩＮま
で通過してデータアダプタ９０に入力される。データア
ダプタ９０の受信制御ロジック１１０は、直列データ信
号ＳＣＡＮＩＮを受信する。受信制御信号が２つの連続
した直列ビットを開始ビットＳ１及びＳ２として認識す
ると、受信シフトレジスタ１１４がライン１２６上で制
御されて、データバイトを内部で形成する次の連続した
８ビットを直列にロードする。２つの連続した開始ビッ
トＳ１及びＳ２に応答して、受信制御ロジック１１０は
また、受信フロー制御状態フリップフロップ１２０を設
定するライン１３４上の信号ＳＴＡＲＴＤＡＴＡを設定
する。設定されると、受信フロー制御状態フリップフロ
ップ１２０は、順次、ライン１４２上の信号ＲＸＳＥＮ
ＤＡＣＫを設定し、この信号により、送信制御ロジック
１１２は、図４(b) に示される形式でテストデータ出力
信号ＴＤＯに肯定応答信号を送る。この肯定応答信号
は、開始肯定応答ビットＡＣＫと停止ビットＥ１のみを
含んで構成される。これらのビットは、ライン１４４上
の信号の制御下でライン１５０上の信号ＳＥＲＣＯＮＴ
として送信シフトレジスタ１１８に並列に直接ロードさ
れ、信号ＤＩＡＧＳＣＡＮＯＵＴとして、図４(b) の直
列形式で送信シフトレジスタ１１８から出力される。肯
定応答信号が送られると、送信制御ロジック１１２は、
ライン１３６上に信号ＴＸＳＥＮＤＡＣＫを設定して、
受信フロー制御状態フリップフロップをリセットし、信
号ＲＸＳＥＮＤＡＣＫをリセットする。本実施形態で使
用されるフロー制御プロトコルによれば、信号ＳＥＲＣ
ＯＮＴは、開始ビットＳ１とＳ２及び停止ビットＥ１と
を送信シフトレジスタ１１８内に直接ロードするのを許
可する３ビット信号である。ＴＡＰコントローラ４を介
して出力され、オン−チップソース／宛先ロジックによ
って示されるデータバイトが送信データバスＴＸＤＡＴ
Ａ上に現れると、このデータバイトは送信制御ロジック
１１２の制御下で送信シフトレジスタ１１８内に並列に
ロードされ、送信制御ロジック１１２は、図４(a) に示
されるフォーマットの信号を直列にシフトする前に、信
号ＳＥＲＣＯＮＴを形成する開始ビットＳ１、Ｓ２及び
停止ビットＥ１を送信シフトレジスタ内の適宜なビット
位置に直接ロードする。肯定応答信号を送ると、送信制
御ロジック１１２は単一の開始ビットと停止ビットを送
信シフトレジスタ１１８内に直接ロードしてから、それ
らを全て直列にシフトする。受信制御ロジック１１０が
信号ＳＣＡＮＩＮの停止ビットＥ１を受信すると、デー
タバイトは受信シフトレジスタ１１４内にロードされ、
受信制御ロジック１１０の制御下でデータバイトはバス
１３０上を受信シフトレジスタ１１４から受信バッファ
１１６まで転送される。データバイトが受信バッファ１
１６内にロードされると、このデータバイトは、ライン
１００上の信号ＲＸＶＡＬＩＤも設定する受信制御ロジ
ック１１０の制御下でバスＲＸＤＡＴＡ上に出力され
る。信号ＲＸＶＡＬＩＤに応答して、オン−チップソー
ス／宛先ロジックはＲＸＢＵＳ上のデータバイトを受け
入れ、この受信をライン１０２上の信号ＲＸＡＣＫを設
定することによって示す。信号ＲＸＡＣＫに応答して、
受信制御ロジック１１０は、信号ＲＸＶＡＬＩＤをリセ
ットし、受信シフトレジスタ１１４内に別のデータバイ
トがある場合は、信号ＲＡＶＡＬＩＤを再度設定する前
にこれを受信バッファ１１６に転送する。受信バッファ
１１６が好ましい実施形態において提供される。これ
は、データの受信をオーバーラップする公知のトークン
を２つの開始ビットが受信されるとすぐに送信させ、ま
た、連続したバイトを、各バイトの間にどんな隙間もな
しに転送させることによって、効果的なデータ転送速度
を維持する。データバッファリングもまた送信側に設け
ることができる。オン−チップソース／宛先ロジック
は、データバイトをＴＸＤＡＴＡバス９２上のデータア
ダプタ９０に並列に転送する。オン−チップソース／宛
先ロジックが、転送されるデータバイトを有している時
は、ライン９６上の信号ＴＸＶＡＬＩＤが設定される。
信号ＴＸＶＡＬＩＤが設定されるのに応答して、送信制
御ロジック１１２が、ライン１４４を介して送信シフト
レジスタ１１８を制御してＴＸＤＡＴＡバス上のデータ
バイトを並列にロードする。更に、ライン１５０を使用
して、送信制御ロジック１１２は、適宜な開始ビットＳ
１とＳ２及び停止ビットＥ１を送信シフトレジスタ１１
８内にロードする。そして、再びライン１４４を介した
送信制御ロジック１１２の制御下で、２つの開始ビット
と１つの停止ビットを含むデータバイトが信号ＤＩＡＧ
ＳＣＡＮＯＵＴとして送信シフトレジスタ１１８から外
に直列にシフトされ、これはＴＡＰコントローラ４を介
して信号ＴＤＯに接続される。バスＴＸＤＡＴＡ上のデ
ータバイトがシフトレジスタ内にロードされると、送信
制御ロジック１１２は、ライン９８上に信号ＴＸＡＣＫ
を設定してオン−チップソース／宛先ロジックへのデー
タバイトの受信の肯定応答をする。そして、オン−チッ
プソース／宛先ロジックは別のデータバイトを送信でき
る。データバッファリングが、必要に応じて送信シフト
レジスタ１１８と関連して提供される。送信シフトレジ
スタ１１８が送信制御ロジック１１２に制御されて、図
４(a)に示される形式の直列データを出力すると、送信
制御ロジック１１２はまた、ライン１３８上に信号ＴＸ
ＳＥＮＤＢＹＴＥを設定し、この信号は送信フロー制御
状態フリップフロップ１２４を設定する。この信号に応
答して、送信フロー制御状態フリップフロップ１２４は
ライン１４０上に信号ＴＸＷＡＩＴＡＣＫを設定する。
信号ＴＸＷＡＩＴＡＣＫが設定されると、データバイト
が受信されたことをオン−チップソース／宛先ロジック
が肯定応答するのを送信制御ロジック１１２は待つ。オ
ン−チップソース／宛先ロジックは送信データバイトを
うまく受信すると、図４(b) に示されるタイプの肯定応
答信号をテストデータ入力信号ＴＤＩに送る。ライン２
８上の信号ＳＣＡＮＩＮのような肯定応答信号を受信す
ると、受信制御ロジック１１０は、ライン１３２上に信
号ＡＣＫＲＸを設定して、送信フロー制御状態フリップ
フロップ１２４をリセットさせ、結果として信号ＴＸＷ
ＡＩＴＡＣＫをリセットさせる。そして、送信制御ロジ
ック１１２は、オン−チップソース／宛先ロジックから
の次の並列データバイトの受信及び送信のための準備を
する。図５は、ホストメモリとターゲットメモリとの間
の接続を確立するのにどのようにデータアダプタ９０を
使用するかを系統図形式で示す。集積回路２は、相互の
間をオフ−チップで通信し、また、上記信号を使用して
オン−チップで回路と通信する、ＴＡＰコントローラ４
とデータアダプタ９０とを含んで構成される。図５にお
いて、上述の信号に相当する信号には同様の参照符号を
使用する。図５から明らかなように、集積回路２はま
た、メモリバスアダプタ１６０と、ターゲットＣＰＵ１
６２と、オン−チップメモリ１６４と、を含んで構成さ
れる。集積回路２には、ターゲットＣＰＵ１６２及びオ
ン−チップメモリ１６４とインタフェースするメモリバ
ス１６６が備えられる。メモリバス１６６はまた、オフ
−チップメモリ１７４に接続する。オフ−チップのテス
トアクセスポート信号ＴＣＫ、ＴＭＳ、ＴＤＩ、ＴＤＯ
及びＴＲＳＴ＊が、ＴＡＰコントローライニシャライザ
１７６に接続しており、このＴＡＰコントローライニシ
ャライザ１７６は、それ自体別のデータアダプタ１８０
からライン１７８上の直列データ入力信号ＳＥＲＩＮを
受信し、データアダプタ１８０へライン１７９上の直列
データ出力信号ＳＥＲＯＵＴを出力する。この別のデー
タアダプタ１８０は、ライン１９０、１８８及び１８６
上の信号ＥＸＴＲＸＤＡＴＡ、ＥＸＴＲＸＶＡＬＩＤ及
びＥＸＴＴＸＡＣＫを、別のメモリバスアダプタ１９４
に出力し、ライン１８４、１８２及び１９２上の信号Ｅ
ＸＴＴＸＤＡＴＡ、ＥＸＴＴＸＶＡＬＩＤ及びＥＸＴＲ
ＸＡＣＫをメモリバスアダプタ１９４から受信する。メ
モリバスアダプタ１９４は外部メモリバス１９８に接続
される。ホストＣＰＵ２００は、外部メモリバス１９８
に接続され、別のオフ−チップメモリ２０２も外部メモ
リバス１９８に接続される。ＴＡＰコントローライニシ
ャライザ１７６は、テストモードか診断モードのいずれ
かの作動用のＴＡＰコントローラ４を構成する。メモリ
バスアダプタ１６０，１９４は、バスＲＸＤＡＴＡ上の
並列データをオン−チップソース／宛先ロジックと通信
するのにより適宜なメッセージフォーマットに調整す
る。このため、メモリバスアダプタはメッセージコンバ
ータであって、ここに開示されるタイプのメッセージコ
ンバータである。メモリバスアダプタはまた、オン−チ
ップソース／宛先ソースのメッセージフォーマットをバ
スＴＸＤＡＴＡの送信用の並列データバイトに変換す
る。図５の構成は種々の診断手順に使用できる。オン−
チップ及びオフ−チップ直列リンクが集積回路２とホス
トＣＰＵ２００との間の種々の異なるタイプの診断デー
タの通信を可能にする。ホストＣＰＵ２００は、オン−
チップバスシステム１６６を使用してオン−チップメモ
リ１６４またはオフ−チップメモリ１７４にアクセスで
きるが、これにはターゲットＣＰＵ１６２を必要としな
い。このためには、ホストＣＰＵによりなされたメモリ
アクセス要求が、オフ−チップメモリバスアダプタ１９
４と、データアダプタ１８０と、ＴＡＰコントローライ
ニシャライザ１７６と、オン−チップＴＡＰコントロー
ラ４と、データアダプタ９０と、メモリバスアダプタ１
６０と、を含んで構成されるインタフェース回路を介し
て、ここに述べられる種々の変換を行って送信できる。
同様に、オン−チップメモリ１６４またはオフ−チップ
メモリ１７４から読み出されたデータは、オン−チップ
バスシステム１６６とインタフェース回路とを介してホ
ストＣＰＵに戻ることができる。逆に、ターゲットＣＰ
Ｕが、ホストＣＰＵに関連したオフ−チップメモリ２０
２とアクセスできる。ホストＣＰＵ２００に関連したオ
フ−チップメモリ２０２から読み出されたデータも、同
様にインタフェース回路を介して戻ることができる。ま
た、ターゲットＣＰＵが診断目的のために監視される。
例えば、それ自体のメモリへのそのアクセスがオン−チ
ップ回路によって監視され、アクセスされたメモリアド
レスに関する情報がインタフェース回路を使用してホス
トＣＰＵに送信される。更に、ターゲットＣＰＵは、そ
の状態を示す構成レジスタを含むか又はアクセスでき
る。これらのレジスタの内容に関する情報はオフ−チッ
プでインタフェース回路を使用してホストＣＰＵに送信
される。逆に、特定状態情報がこれらのレジスタ内にロ
ードされてホストＣＰＵの命令下でターゲットＣＰＵの
状況に影響を与える。このように、ここで述べられるイ
ンタフェース回路は、ホストからターゲットへのまたタ
ーゲットからホストへの（読み出し及び書き込み）メモ
リアクセス要求、ＣＰＵレジスタの状態情報、メモリア
クセス要求に応答したホストメモリまたはターゲットメ
モリからの読み出しデータ、ＣＰＵレジスタ内へロード
するための状況データ及びターゲットＣＰＵによりアク
セスされるメモリアドレスに関する情報を含む診断デー
タの通信を可能にする。このように、インタフェース回
路は、以下の診断上の機能を回路内に提供できる。リア
ルタイムの診断手順の実行機能、即ち、ターゲットＣＰ
Ｕがリアルタイムで作動すると同時に、その作動に割り
込まずに診断手順を行う。特に、メモリバスの監視とタ
ーゲットメモリへのアクセスが、ターゲットＣＰＵを必
要とせずにホストＣＰＵにより行える。ホストＣＰＵか
らターゲットメモリ及び構成レジスタへのアクセス。タ
ーゲットＣＰＵからホストメモリへのアクセス。ホスト
プロセッサからＣＰＵのブーティング操作を実行する機
能を含む、ターゲットＣＰＵ及びサブシステムの制御。
本実施形態では、テストデータ入力信号ＴＤＩとテスト
データ出力信号ＴＤＯ上の作動の診断モードにおけるテ
ストアクセスポート内及び外へシフトされる１方向直列
データストリームは、メッセージ形式の情報である。こ
のようなメッセージは、ホストＣＰＵまたはターゲット
ＣＰＵによって開始される。デバッギング環境におい
て、ホストＣＰＵは、オン−チップソース／宛先ロジッ
クの割り込み又は非割り込み診断を実行できる。或い
は、診断モードにおいて、このようなメッセージは、タ
ーゲットＣＰＵによって開始できる。図５のメモリバス
アダプタ１６０は、チップに入力されるメッセージを、
オン−チップソース／宛先ロジックによって使用するた
めの制御情報、アドレス及びデータに変換する。本実施
形態では、各メッセージは複数のバイトで構成されるパ
ケットである。前述のように、データアダプタ９０は入
力する直列データを並列バイトに変換し、出力するバイ
トを直列データに変換する。メモリバスアダプタ１６０
は、入力するメッセージをデコードして、オン−チップ
ソース／宛先ロジックに制御情報、アドレス情報及びデ
ータ情報を供給する。同様に、メモリバスアダプタ１６
０は、オン−チップソース／宛先ロジックからの制御情
報、アドレス情報及びデータ情報を、データアダプタに
並列で送信されたメッセージにエンコードする。本実施
形態において、開始される２つのタイプのメッセージ
と、応答として発生する２つのタイプのメッセージがあ
る。開始される２つのタイプのメッセージは、特定メモ
リ位置に特定データを書き込むためのメモリ書き込み要
求「ｐｏｋｅ」と、特定メモリ位置からデータを読み出
すためのメモリ読み出し要求「ｐｅｅｋ」とである。レ
スポンスとして発生する２つのタイプのメッセージは、
メモリ読み出し要求に応答して読み出しデータを戻す
「ｐｅｅｋｅｄ」メッセージと、後述の「ｔｒｉｇｇｅ
ｒｅｄ」メッセージとである。各メッセージの第１のバ
イトは、ヘッダバイトであり、４つのメッセージの各々
の構成は図６に示される。ヘッダバイトは、パケットの
性質を識別するパケット識別子を構成する。第１の２ビ
ットのヘッダバイトは、メッセージのタイプ、即ち、メ
ッセージが「ｐｏｋｅ」、「ｐｅｅｋ」、「ｐｅｅｋｅ
ｄ」又は「ｔｒｉｇｇｅｒｅｄ」メッセージかどうか、
を識別するタイプ識別子である。以下の６ビットのヘッ
ダバイトは、ヘッダバイトに続き前記メッセージに関連
するワード数を識別して、パケットの長さを識別する長
さ識別子として機能する。或いは、以下に詳細に説明す
るように、これらの６ビットは理由識別子として機能で
きる。図７は本実施形態による４つのタイプのメッセー
ジの各々の構成を示す。図７(a) は「ｐｏｋｅ」ヘッダ
バイト００＋ＷＯＲＤＣＯＵＮＴを含んで構成される
「ｐｏｋｅ」メッセージを示し、アドレスワードが続
き、更に少なくとも１つのデータワードが続く。図７
(b) は「ｐｅｅｋ」ヘッダバイト０１＋ＷＯＲＤＣＯＵ
ＮＴを含んで構成される「ｐｅｅｋ」メッセージであ
り、アドレスワードが続く。図７(C) は「ｐｅｅｋｅ
ｄ」ヘッダバイト１０＋ＷＯＲＤＣＯＵＮＴを含んで構
成される「ｐｅｅｋｅｄ」メッセージであり、少なくと
も１つのデータワードが続く。図７(d) は「ｔｒｉｇｇ
ｅｒｅｄ」ヘッダバイト１１＋ＲＥＡＳＯＮのみを含む
「ｔｒｉｇｇｅｒｅｄ」メッセージである。４つのタイ
プのメッセージの各々の操作は以下に詳細に説明する。
上記のように、メモリバスアダプタ１６０は、メッセー
ジコンバータとして機能し、以下に説明される。図８
は、本実施形態によるメッセージコンバータ１６０のブ
ロック図である。既に詳細に説明したように、メッセー
ジコンバータ１６０は、データアダプタ９０からライン
９４上の受信データバスＲＸＤＡＴＡの情報バイトを受
信し、ライン９２上の送信データバスＴＸＤＡＴＡの情
報バイトをデータアダプタ９０に送信する。更に、上述
のように、メッセージコンバータ１６０は、データアダ
プタからのライン１００及び９８上の信号ＲＸＶＡＬＩ
Ｄ及びＴＸＡＣＫのそれぞれを受信し、ライン１０２及
び９６上に信号ＲＸＡＣＫ及びＴＸＶＡＬＩＤのそれぞ
れをデータアダプタに発生する。また、メッセージコン
バータ１６０は、３つのメモリバスポート、即ち、メモ
リスレーブバス２２０、メモリマスタバス２２２及びメ
モリモニタバス２２６を介してオン−チップソース／宛
先ロジックとインタフェースする。メッセージコンバー
タ１６０はさらに、診断バス２３４を介してオン−チッ
プソース／宛先ロジックとインタフェースする。更に、
メッセージコンバータ１６０は、ライン２３６上のシス
テム信号ＳＹＳＴＥＭを受信する。メモリスレーブバス
２２０、メモリマスタバス２２２、メモリモニタバス２
２６及び診断バス２３４は、それぞれ１方向バスとして
図８に示される。しかしながら、各バスは、図８の矢印
で示されるのとは反対の方向の信号を含む。図８におい
て使用される規則は、バスの矢印方向が要求がなされる
方向を反映することである。図９は、特に各バスに含ま
れる信号を示す。図９を参照すると、各バスは、複数の
ＡＤＤＲＥＳＳ信号３５０と、複数のＷＲＩＴＥ＿ＤＡ
ＴＡ信号３５２と、複数のＲＥＡＤ＿ＤＡＴＡ信号３５
４と、１つのＲＥＱＵＥＳＴ信号３５６と、１つのＧＲ
ＡＮＴ信号３５８と、１つのＶＡＬＩＤ信号３６０と、
を含む。各バスは、図示されない関連する他の制御信
号、即ち、読み出し書き込み制御信号を有する。図９か
ら明らかなように、ＡＤＤＲＥＳＳ信号３５０とＷＲＩ
ＴＥ＿ＤＡＴＡ信号３５２とＲＥＱＵＥＳＴ信号３５６
とは、全て１方向に伝達され、ＲＥＡＤ＿ＤＡＴＡ信号
３５４とＧＲＡＮＴ信号３５８とＶＡＬＩＤ信号３６０
とは、反対方向に伝達される。しかしながら、メモリモ
ニタバス２２６において、ＲＥＡＤ＿ＤＡＴＡ信号３５
４とＧＲＡＮＴ信号３５８もまた、ＡＤＤＲＥＳＳ信号
３５０、ＷＲＩＴＥ＿ＤＡＴＡ信号３５２、ＲＥＱＵＥ
ＳＴ信号３５６と同じ方向に伝達できることは言うまで
もない。ＶＡＬＩＤ信号３６０は、メモリモニタバス２
２６には接続されない。メモリマスタバス２２２は、オ
フ−チップホストＣＰＵによって駆動されてメモリアク
セス要求をターゲットＣＰＵメモリ領域につくり、ま
た、診断機能によっても駆動できる。メモリスレーブバ
ス２２０は、ターゲットＣＰＵによって駆動されてオフ
−チップメモリまたは診断機能にメモリアクセス要求を
つくる。メモリモニタバス２２６は、メモリスレーブバ
ス２２０と同じオン−チップ信号に接続され、診断機能
により使用されてどのターゲットＣＰＵがスレーブバス
を使用するかを確認（非割り込み）する固定通路バスで
ある。診断バス２３４は、メモリバスというよりはレジ
スタアドレスバスであり、診断機能により発生する「ｔ
ｒｉｇｇｅｒｅｄ」事象を伝達すると同時に、オン−チ
ップ診断機能からの読み出し及びオン−チップ診断機能
への書き込みを実行できる。診断バスはまた、診断機能
からのメモリアクセス（メモリマスタバスを介したロー
カルオン−チップ／オフ−チップメモリへのまたはデー
タアダプタを介したリモートホストメモリへの）を開始
するのに使用される。状態信号が、ターゲットＣＰＵか
ら診断機能を介してメッセージコンバータに供給され
る。これらの信号は、命令ポインタが有効である時を示
す制御信号を備えた命令ポインタ等のターゲットＣＰＵ
進行情報を含む。ホストＣＰＵは、命令ポインタを監視
してターゲットＣＰＵが何をしているかを判定する。状
態信号はまた、ＣＰＵの作動状態に関する付加的な情報
を提供する多面的な個別の制御信号を含む他のターゲッ
トＣＰＵ状態信号を含む。状態は、診断バスの「ｒｅｇ
ｉｓｔｅｒ」読み出しによりアクセスされる。命令ポイ
ンタもまた異なるレジスタアドレスからではあるが、
「ｒｅｇｉｓｔｅｒ」読み出しによりアクセスできる。
オン−チップソース／宛先ロジックのステータスに関連
する他の情報は、オン−チップレジスタに関連する情報
等のステータス信号として含まれるが、このような情報
は、一般的には診断目的のためのオン−チップ機能のい
くつかの抽出を含むレジスタから引き出されるだけであ
る。機能信号は任意の非割り込みオン−チップ診断機
能、例えば、診断情報及び制御の抽出を容易にする任意
のレジスタ、に接続できる。メモリマスタバスは、オン
−チップのアドレスバスと、書き込みバスと、読み出し
バスと、関連する制御信号とに接続される。メモリマス
タバスは、オン−チップメモリ１６４、オフ−チップメ
モリ１７４及び構成レジスタ等のメモリバスを介してア
クセス可能な任意の他のリソースを含むターゲットメモ
リスペース内の範囲に、ホストＣＰＵ及び診断機能がア
クセスできるように使用される。個別のバスポートにオ
ン−チップソース／宛先ロジックとの種々の接続点を設
けるよりも、それらの間を識別する適宜な制御信号を使
用して、いくつかのバスを組合せることができる。例え
ば、メモリバス書き込みデータと読み出しデータとは、
共通のメモリデータバスに組合される。メモリアドレス
はメモリデータに組合される。メモリスレーブバスはメ
モリマスタバスに組合される。このような選択肢は、実
行、領域及び他の要素間の実行トレードオフを表す。ラ
イン２３６上のシステム信号は、システムサービスに接
続点を提供する。このようなシステムサービスは、例え
ば、クロッキング、電源、リセット、テストである。メ
ッセージコンバータ１６０は、データアダプタによって
直列ビットフォーマットから直列バイトフォーマットに
変換された連続した情報バイトを受信し、ヘッダバイト
を読み出してその内部に伝えられるメッセージを決定す
る。このようにメッセージコンバータ１６０は、入力す
るメッセージを解釈して必要な作動を実行する。この必
要な動作には、ホストに戻される情報を選択すること、
又は、メッセージコンバータに接続されるバスのうちの
適宜な１つを介してメモリアクセスを開始してデータを
読み出すか書き込むことが含まれる。メッセージコンバ
ータ１６０はまた、メッセージプロトコルに従ってオン
−チップバスから受信した並列データをオフ−チップ送
信用のメッセージに編集する。これには、ヘッダバイト
を並列データとアドレスバイトとに配分して、入力する
データ、アドレス及び制御信号に応じてメッセージの性
質を定義することが含まれる。図８のメッセージコンバ
ータ１６０の作動と図６及び７のメッセージプロトコル
とを図１０を参照して詳細に説明する。図１０は、本実
施形態によるメッセージコンバータ１６０を示す。メッ
セージコンバータ１６０は、ヘッダレジスタ２４０と、
アドレスレジスタ２４２と、データレジスタ２４４と、
減分制御２４６と、増分制御２４８と、シフト制御２５
０と、ステートマシン２５２と、バス選択及び指定ロジ
ック２５４と、を含んで構成される。メッセージコンバ
ータ１６０には、全ての制御信号を伝達するための内部
制御バス２５８と、内部情報バス２５６と、が備えられ
る。内部制御バス２５８は、ステートマシン２５２に接
続し、ステートマシン２５２への及びステートマシン２
５２からのフロー制御信号ＲＸＶＡＬＩＤ、ＲＸＡＣ
Ｋ、ＴＸＶＡＬＩＤ及びＴＸＡＣＫを伝達する。内部制
御バス２５８は更に、ライン２６０上の減分制御信号を
減分制御２４６に、ライン２６２上の増分制御信号を増
分制御２４８に、ライン２６４上のシフト制御信号をシ
フト制御２５０に、ライン２６６上のヘッダ制御信号を
ヘッダレジスタ２４０に、ライン２６８上のアドレス制
御信号をアドレスレジスタ２４２に、ライン２７０上の
データ制御信号をデータレジスタ２４４に、また、ライ
ン２７２上の選択及び指定制御信号をバス選択及び指定
ロジック２５４に伝達する。ヘッダレジスタ２４０は、
減分制御２４６からライン２４１上の制御信号を受信
し、アドレスレジスタ２４２は、増分制御２４８からラ
イン２４３上の制御信号を受信し、また、データレジス
タ２４４は、シフト制御２５０からライン２４５上の制
御信号を受信する。情報バス２５６は、受信データバイ
トＲＸＤＡＴＡをヘッダレジスタ２４０、アドレスレジ
スタ２４２、データレジスタ２４４及びバス選択及び指
定ロジック２５４に伝達する。また、情報バス２５６
は、バス選択及び指定ロジック２５４、データレジスタ
２４４、アドレスレジスタ２４２及びヘッダレジスタ２
４０からの出力を送信データ信号ＴＸＤＡＴＡに伝達す
る。バス選択及び指定ロジック２５４は、メモリスレー
ブバス２２０、メモリマスタバス２２２、メモリモニタ
バス２２６及び診断バス２３４の１つへの或いはこれら
の１つからの情報バス２５６上の情報を指定し、その情
報は、本実施形態ではバイト幅のものである。図１０の
実施形態において、システム信号２３６は、ヘッダレジ
スタ２４０と、アドレスレジスタ２４２と、データレジ
スタ２４４と、ステートマシン２５２とをクロックする
のに使用されるライン２８０上のクロック信号を提供す
るだけである。メッセージコンバータ１６０の作動を、
予測される種々のメッセージタイプについて以下に説明
する。ホストＣＰＵが「ｐｏｋｅ」を開始すると、図７
(a) に示される形式の直列メッセージが、集積回路2 の
テストアクセスポートで受信され、続いて、受信データ
バスＲＸＤＡＴＡ上でデータアダプタ９０によって並列
の情報バイトの形式で出力される。受信データバスＲＸ
ＤＡＴＡ上の各並列情報バイトを出力すると、データア
ダプタ９０は、ライン１００上で信号ＲＸＶＡＬＩＤを
設定する。ライン１００上の信号ＲＸＶＡＬＩＤに応答
して、メッセージコンバータ１６０のステートマシン２
５２は、受信データバスＲＸＤＡＴＡの情報バイトをメ
ッセージコンバータ１６０内にロードし、ライン１０２
上に信号ＲＸＡＣＫを設定して情報バイトの受信を肯定
応答する。信号ＲＸＶＡＬＩＤを設定してメッセージの
第１の情報バイトを示すデータアダプタ９０に応答し
て、ステートマシン２５２は、ライン２６６を介してヘ
ッダレジスタ２４０を制御し、受信データバスＲＸＤＡ
ＴＡの情報バイトを内部情報バス２５６を介してヘッダ
レジスタ２４０内にロードする。そして、ステートマシ
ン２５２は、ヘッダレジスタ２４０内にロードされたバ
イトのうちの少なくとも２つの重要なビットを検索し
て、どのタイプのメッセージが入力するのかを決定す
る。この場合、ステートマシン２５２は、受信したバイ
トの少なくとも２つの重要なビットを００として識別
し、「ｐｏｋｅ」メッセージに対応するとして入力メッ
セージを識別する。ホストＣＰＵによって開始された
「ｐｏｋｅ」メッセージは、ホストＣＰＵがターゲット
ＣＰＵメモリ領域内に特定アドレスで挿入しようとする
データを含む。ヘッダレジスタ２４０に記憶されたヘッ
ダバイトと関連するワードカウントは、メッセージ内の
データワード数のカウントである。ステートマシン２５
２は、ライン２６８を介してアドレスレジスタ２４２を
制御して、受信データバスＲＸＤＡＴＡ上で受信される
次の４バイトを、情報バス２５６を介してアドレスレジ
スタ２４２内にロードする。この４バイトはアドレスワ
ードを形成する。アドレスワードがアドレスレジスタ２
４２内にロードされると、受信データバスＲＸＤＡＴＡ
で受信される第１のデータワードを形成する次の４バイ
トが、制御ライン２７０を介してステートマシン２５２
の制御下でデータレジスタ２４４内にロードされる。そ
して、ステートマシン２５２は、ライン２７２を介して
バス選択及び指定ロジック２５４を制御してアドレスレ
ジスタ２４２とデータレジスタ２４４の内容をメモリマ
スタバス２２２に出力する。アドレスレジスタとデータ
レジスタの内容をメモリマスタバス２２２に出力する
と、ステートマシン２５２は、前記バスに関連する書き
込み制御信号と、メモリマスタバスに関連するライン３
５６上の要求信号とを設定する。アクセスされるターゲ
ットＣＰＵのメモリスペースに関連するメモリアービタ
は、要求されたメモリアクセスが進行できることを判定
すると、メモリマスタバスに関連するライン３５８上の
許可（ＧＲＡＮＴ）信号を宣言する。より高い優先順位
の要求者（例えばＣＰＵ）が要求を出さずに前回アクセ
スを完了した場合、メッセージコンバータ１６０は低優
先順位を持ってもよい。要求及び許可の信号セットは、
各データワード転送毎に要求される。メモリアクセス
後、ヘッダレジスタ２４０に含まれるワードカウントが
１ではない場合（本実施形態では、１はゼロのワードカ
ウントを示す）、アドレスレジスタ２４２は、制御ライ
ン２４３を介して増分制御２４８によって増分され、別
のワード情報がデータレジスタ２４４内にロードされ
る。更に、レジスタ２４４へのデータワードのローディ
ング後、アドレスレジスタ２４２内に記憶されたアドレ
ス及びデータレジスタ２４４内に記憶されたデータは、
書き込み制御信号及び要求信号が設定されるのとともに
メモリマスタバス上に出力され、また、データレジスタ
２４４内に含まれるデータワードがアドレスレジスタ２
４２内に含まれるアドレスに書き込まれる。その肯定応
答は、メモリマスタバス上に許可信号を設定するメモリ
アービタによって確認される。この一連のアドレスレジ
スタ２４２の増分とデータレジスタ２４４内への４バイ
ト情報のローディングは、ヘッダレジスタ２４０に含ま
れるワードカウントが１と同じ、即ち、データワードが
残らない、状態になるまで継続する。ホストＣＰＵが
「ｐｅｅｋ」を開始すると、図７(b) に示される形式の
直列メッセージが集積回路２のテストアクセスポートで
受信され、続いて受信データバスＲＸＤＡＴＡ上のデー
タアダプタ９０によって並列情報バイト形式で出力され
る。信号ＲＡＶＡＬＩＤを設定して第１の情報バイトを
示すデータアダプタ９０に応答して、ステートマシン２
５２はヘッダレジスタ２４０を制御してその内部に情報
バイトをロードする。そして、ステートマシン２５２は
その内部にロードされたバイトのうち少なくとも２つの
重要なビットを検索して、どのメッセージが入力するか
を判定するが、この場合、受信したバイトのうち少なく
とも２つの重要なビットを０１として識別し、入力する
メッセージを「ｐｅｅｋ」メッセージに対応するものと
して識別する。ホストＣＰＵによって開始される「ｐｅ
ｅｋ」メッセージはターゲットＣＰＵメモリ領域内にア
ドレスを含み、その内容はホストＣＰＵが検索する。ス
テートマシン２５２が、その内部に含まれる第１の２ビ
ットのヘッダバイトを０１として識別することにより、
ヘッダレジスタ２４０内にロードされた「ｐｅｅｋ」メ
ッセージを識別すると、ステートマシン２５２は、ヘッ
ダバイトの第１の２ビットを「ｐｅｅｋｅｄ」ヘッダ用
の適宜なビット、即ち、１０に対応するように変化させ
て、この変化させたヘッダバイトを送信データバスに送
信してヘッダレジスタ内に記憶されたワードカウントを
そのまま含むホストＣＰＵに戻し、図７（c)に示される
形式の戻された「ｐｅｅｋｅｄ」メッセージのヘッダバ
イトを形成する。言い換えれば、「ｐｅｅｋ」ヘッダバ
イトは「ｐｅｅｋｅｄ」ヘッダバイトとして、そのまま
のワードカウントと０１から１０に変化した少なくとも
２つの重要なビットとともに戻される。受信データバス
ＲＸＤＡＴＡ上で受信された次の４バイト情報がアドレ
スレジスタ２４２内にロードされてアドレスワードを形
成する。ステートマシン２５２は、ライン２７２を介し
て選択及び指定ロジック２５４を制御し、メモリマスタ
バスに関連する読み出し制御信号の設定と、メモリマス
タバスに関連する要求信号が設定されるのと、を連係し
て、アドレスレジスタ２４２に含まれるアドレスワード
をメモリマスタバス２２２上に出力する。設定される要
求信号に応答して、アクセスされるターゲットＣＰＵの
メモリスペースに連絡するメモリアービタが、要求され
たアクセスが進行できることを判定すると、アービタは
メモリマスタバスに関連する許可信号を設定する。メモ
リマスタバス上のアドレス出力に関連する実際のメモリ
位置がアクセスされ、その内部に記憶されたデータがメ
モリマスタバスの読み出しデータバス上に出力される
と、アービタはメモリマスタバスに関連する信号ＶＡＬ
ＩＤを設定してデータがホストＣＰＵに返送される用意
ができていることを示す。設定される信号ＶＡＬＩＤに
応答して、ステートマシン２５２は、ライン２７２を介
してバス選択及び指定制御ロジックを制御してメモリマ
スタバスの読み出しデータバス上のデータをデータレジ
スタ２４４内にロードする。データレジスタ２４４内に
ロードされたデータワードは、内部情報バス２５６を介
して送信データバスＴＸＤＡＴＡ上に一度に１バイトず
つシフトアウトされて、ホストＣＰＵに返送される。要
求、許可及び有効の信号のセットが転送される各データ
ワード毎に必要である。データレジスタ２４４内にロー
ドされたデータワードがホストＣＰＵにシフトバックさ
れた後、ステートマシン２５２はライン２６０を介して
減分制御２４６を制御し、制御ライン２４１を介してヘ
ッダレジスタ２４０に含まれるワードカウントを１だけ
減少させる。ワードカウントが１ではない場合、増分制
御２４８がライン２６２を介してステートマシン２５２
によって制御されて、制御ライン２４３を介してアドレ
スレジスタ２４２に含まれるアドレスを増加し、このア
ドレスが再びバス選択及び指定ロジック２５４によって
設定された要求信号及び読み出し制御信号とともにメモ
リマスタバス２２２上に出力される。このように、ター
ゲットＣＰＵメモリ領域内の次の連続したメモリ位置が
読み出され、その内容がメッセージコンバータ１６０の
データレジスタ２４４内に書き込まれる。また、このデ
ータワードは１バイトずつ送信データバスＴＸＤＡＴＡ
上でホストＣＰＵにシフトアウトされ、ヘッダレジスタ
内のワードカウントが再び１だけ減少される。ヘッダレ
ジスタ２４０に含まれるワードカウントが０と同じ、即
ちデータワードが残らない状態になるまで、このサイク
ルが繰り返される。ターゲットＣＰＵは、「ｐｏｋｅ」
又は「ｐｅｅｋ」メッセージを開始してホストＣＰＵ２
００のメモリスペースからデータを書き込むかまたは読
み出す。ターゲットＣＰＵ領域のメモリスレーブバス２
２０とその関連制御信号を監視し、読み出しまたは書き
込み制御信号に関連して、ターゲットＣＰＵによるアド
レスバス上のアドレス出力がターゲットＣＰＵではなく
ホストＣＰＵのアドレス範囲内であることを識別するス
テートマシン２５２によって、ターゲットＣＰＵによる
「ｐｏｋｅ」メッセージまたは「ｐｅｅｋ」メッセージ
の開始が認識される。複数ワードの「ｐｅｅｋ」メッセ
ージ及び「ｐｏｋｅ」メッセージを実行する上記のよう
なターゲットＣＰＵにより開始される「ｐｏｋｅ」メッ
セージ及び「ｐｅｅｋ」メッセージに対して、ターゲッ
トＣＰＵは単一ワードの「ｐｅｅｋ」メッセージ及び
「ｐｏｋｅ」メッセージのみを実行できる。ターゲット
ＣＰＵが「ｐｏｋｅ」メッセージを開始すると、これ
は、メモリスレーブバスの書き込みデータバスに関連す
る書き込み信号と、設定されるメモリスレーブバスに関
連する要求信号とを識別するステートマシン２５２によ
って認識される。また、ステートマシン２５２は、メモ
リスレーブバスによって要求される書き込みデータと関
連するアドレスがターゲットＣＰＵ領域のメモリ範囲の
外側であることを認識する。この状況に応じて、ステー
トマシン２５２は、図６(a) に示されるような予め記憶
された「ｐｏｋｅ」ヘッダバイトを制御ライン２６６を
介してヘッダレジスタ２４０内に直接ロードする。この
ような「ｐｏｋｅ」ヘッダバイトは１つのデータワード
を示すワードカウントを持つ。そして、メモリスレーブ
バスのアドレスデータバス上のアドレスワードはバス選
択及び指定ロジック２５４を介して、ステートマシン２
５２の制御下でアドレスレジスタ２４２内にロードさ
れ、メモリスレーブバスの書き込みデータバス上の書き
込みデータも同様にデータアダプタ１６０のデータレジ
スタ２４４内にロードされる。そして、ステートマシン
２５２の制御下で、ヘッダレジスタ２４０内の「ｐｏｋ
ｅ」バイトは、送信データバスＴＸＤＡＴＡ上を通って
ホストＣＰＵに出力され、アドレスレジスタ２４２に含
まれる４バイトアドレスとデータレジスタ２４４に含ま
れる４バイトデータが続く。同様に、要求信号とターゲ
ットＣＰＵ領域のアドレス範囲の外側のメモリスレーブ
バスのアドレスバス上のアドレスとに関連して読み出し
信号をメモリスレーブバス上で識別するステートマシン
２５２に応答して、ステートマシン２５２は、「ｐｅｅ
ｋ」ヘッダバイトに相当する図６(b) に示されるヘッダ
バイトをヘッダレジスタ２４０内にロードする。この場
合、ヘッダバイトは１つのワードカウントを含む、即
ち、データワードがないことを示す。同様に、上述のよ
うに、ステートマシン２５２はまた、データアダプタ１
６０を制御してメモリスレーブバスのアドレスバス上の
アドレスをアドレスレジスタ２４２内にロードする。そ
して、ヘッダレジスタ２４０に含まれるヘッダバイト
は、送信データバスＴＸＤＡＴＡ上に出力され、アドレ
スレジスタ２４２に記憶された４つの連続したバイトが
続く。この段階で、メッセージコンバータ１６０は、開
始されたターゲット「ｐｅｅｋ」メッセージで終了する
が、ターゲットＣＰＵはメモリスレーブバス２２０上の
信号ＶＡＬＩＤを受信していない。結果として、ターゲ
ットＣＰＵは「ｓｔｕｃｋ」（即ち、固定されたかまた
は継続して待機中）であり、何もしていない（停止また
は他の中断ではない）。しかしながら、メッセージコン
バータ１６０は「ｓｔｕｃｋ」ではなく、その他の活動
（ＣＰＵが「ｓｔｕｃｋ」なので開始されたターゲット
「ｐｅｅｋ」メッセージまたは「ｐｏｋｅ」メッセージ
を受信しないが）を進行する位置にいる。このように、
メッセージコンバータがメモリアクセスメッセージをオ
フ−チップホストプロセッサに送信すると、後続のメッ
セージまたは要求を自由に処理できる。ターゲットＣＰ
Ｕにより開始された「ｐｏｋｅ」メッセージまたは「ｐ
ｅｅｋ」メッセージに応答して、ホストＣＰＵは「ｐｅ
ｅｋｅｄ」メッセージで応答する。ホストＣＰＵからの
「ｐｅｅｋｅｄ」メッセージの受信は、図６(c) の構成
に対応するヘッダレジスタ内のヘッダバイトを認識する
ステートマシン２５２によって識別される。受信データ
バスＲＸＤＡＴＡからの次の４バイトの情報がデータレ
ジスタ２４４内にシフトされ、その内部にロードされた
データワードが、設定されるメモリスレーブバスと連絡
する信号ＶＡＬＩＤと関連して、ステートマシン２５２
の制御下で、ターゲットＣＰＵ領域のメモリスレーブバ
ス２２０のデータバスに、バス選択及び指定制御ロジッ
ク２５４によって転送されるので、ターゲットＣＰＵの
メモリスペースと連絡するメモリアービタに、「ｐｅｅ
ｋ」要求によって要求されたデータが利用可能であるこ
とを表示する。ターゲットＣＰＵは単一ワード「ｐｅｅ
ｋ」を開始するだけなので、ホストＣＰＵからの「ｐｅ
ｅｋｅｄ」メッセージは単一データワードのみを含む。
ターゲットＣＰＵが信号ＶＡＬＩＤを受信すると、「ｓ
ｔｕｃｋ」ではなくなる。メモリスレーブバス２２０
は、ターゲットＣＰＵによって使用されて、メッセージ
コンバータ１６０を介してホストＣＰＵによってアクセ
スされるオン−チップ診断機能にアクセスする。これは
開始されたターゲット「ｐｅｅｋ」／「ｐｏｋｅ」に使
用するのと同じバスであり、アドレス範囲は、これがオ
ン−チップ診断機能へのアクセスかどうか判定する。タ
ーゲットＣＰＵによってメモリスレーブバス２２０上で
開始される任意の作動に応答して、ステートマシン２５
２はライン２７２を介してバス選択及び指定ロジック２
５４を制御しメモリスレーブバス２２０上の任意の情報
または制御信号を診断バス２３４に転送する。図１１を
参照すると、図８及び図１０のメッセージコンバータ１
６０と、オン−チップソース／宛先ロジックまたはター
ゲット領域とホストＣＰＵと、の間の相互接続が概略的
に示される。図５を参照して前述したように、集積回路
２は、ＴＡＰコントローラ４と、データアダプタ９０
と、ＣＰＵレジスタ１６３を有するターゲットＣＰＵ１
６２と、オン−チップメモリ１６４と、を含んで構成さ
れる。加えて、図１１の集積回路２は、診断レジスタ３
０１を有する診断機能回路３００と、メモリキャッシュ
３０２と、外部メモリインタフェースコントローラ３０
４と、図１０で詳細に説明したメッセージコンバータ１
６０と、を含んで構成される。図１１において、ホスト
ＣＰＵ２００がホスト通信アダプタ３０８を介して集積
回路２のＴＡＰコントローラ４とインタフェースするこ
とが示されている。本実施形態において、ホスト通信ア
ダプタ３０８は、ＴＡＰコントローライニシャライザ１
７６と、データアダプタ１８０と、図５において説明し
たメモリバスアダプタ１９４と、を含んで構成される。
また、ホスト通信アダプタ３０８は、ホストＣＰＵ２０
０からまたはホストＣＰＵ２００へのメッセージを変換
するための集積回路２に設けられたメッセージコンバー
タ１６０と同等のメッセージコンバータを有する。更
に、図１１を参照すると、メッセージコンバータ１６０
が診断バス２３４を介して診断機能回路３００と通信す
るのがわかる。診断機能回路３００とターゲットＣＰＵ
１６２とは、バス３１０を介して相互に通信する。メッ
セージコンバータ１６０のメモリモニタバス２２６とメ
モリスレーブバス２２０は、ターゲットＣＰＵとメモリ
キャッシュ３０２との間の共通バス３１２と接続する。
また、ターゲットＣＰＵとメモリキャッシュ３０２と
は、ＣＰＵ命令−取り出しバス３１４を介して相互接続
する。メッセージコンバータ１６０上のメモリマスタバ
ス２２２は、オン−チップソース／宛先ロジックのメモ
リバス１６６に順次接続するメモリキャッシュ３０２に
接続する。図５を参照して前述したように、メモリバス
１６６はオン−チップメモリ１６４に接続する。また、
メモリバス１６６は、外部メモリインタフェースコント
ローラ３０４と接続し、その外部メモリインターフェー
スコントローラ３０４は、オフ−チップメモリ１７４と
インタフェースするオフ−チップメモリバス３１６にオ
ン−チップソース／宛先ロジックメモリバス１６６をイ
ンタフェースする。図１１の構成は、オン−チップソー
ス／宛先ロジックとホストＣＰＵとの間でメッセージを
送信することによって種々の診断手順を実行するのに使
用できる。診断バス２３４は、診断機能回路３００の診
断レジスタ３０１への又は診断レジスタ３０１からの読
み出し及び書き込みを可能にするとともに、トリガ事象
を読み出させる。ターゲットＣＰＵに関連する制御情報
は、診断機能回路３００から読み出される。ターゲット
ＣＰＵに関連する命令ポインタと他の制御信号は、診断
機能回路３００の診断レジスタ３０１に記憶される。命
令ポインタは、診断レジスタ３０１の一つに連続して複
写され、診断バス２３４上の要求によってアクセスされ
る。ターゲットＣＰＵの状態を検索するには、診断機能
回路３００の診断レジスタ３０１の一つを検索する必要
がある。診断レジスタ３０１は、例えば、ＳＴＯＲＥ、
ＴＲＡＰ、ＴＡＫＥ＿Ａ＿ＴＲＡＰ、ＴＲＡＰ＿ＡＴ＿
ＮＥＸＴ＿ＥＸＩＴ等の、ターゲットＣＰＵの種々の制
御信号を記憶できる。これらの信号は特定のワイヤを介
してＣＰＵに伝達される。前述のように、ホストＣＰＵ
がメモリマスタバス２２２を介してターゲットＣＰＵメ
モリスペース内のメモリ位置に書き込みができるのと同
様の方法で、ホストＣＰＵは、診断バス２３４を介して
診断機能回路３００内のレジスタに書き込みができる。
診断機能回路３００のレジスタに書き込みをするホスト
ＣＰＵに応答して、トリガされた事象が発生する。この
トリガ事象は、トリガ事象を識別する理由コードに関連
する要求信号を識別するステートマシン２５２によって
メッセージコンバータ１６０内で検出される。要求信号
に応答して、ステートマシン２５２は、トリガ事象に関
連する理由コードを、トリガヘッダバイトを識別する２
ビット１１とともに、ヘッダレジスタ２４０内にロード
する。そして、ヘッダレジスタ２４０に記憶されたトリ
ガヘッダバイトが送信データバスＴＸＤＡＴＡ上をター
ゲットＣＰＵに出力される。上記のように、ターゲット
ＣＰＵ自体が、メモリモニタバス２２６と診断バス２３
４とを介して診断機能回路３００にアクセスできる。同
様に、ターゲットＣＰＵが診断機能回路に書き込みをす
ると、この書き込みに応答してトリガ事象が発生して、
ステートマシン２５２がヘッダレジスタ２４０に含まれ
るトリガヘッダバイトを出力してターゲットＣＰＵに戻
す。ステートマシン２５２は、診断バス２３４上の書き
込みがターゲットＣＰＵによって行われたかまたはホス
トＣＰＵによって行われたかを記憶し、トリガ事象を正
しい宛先に返送する。図１１に示された環境で実行され
る本実施形態によるメッセージコンバータは、テストア
クセスポートからのブート、ホットプラグ挿入及びホス
トとターゲットの同期化等の種々の高レベルの診断特徴
を維持できる。このように、本実施形態によれば、集積
回路に挿入され、限定されたピンカウントを介してホス
トＣＰＵとオン−チップソース／宛先ロジックとの間の
通信を提供するメッセージコンバータが設けられる。こ
のコンバータは、種々のオン−チップリソースへのアク
セスを有する。これらのリソースのうちのいくつかは単
に監視されるだけであり、他は制御されるかまたは監視
及び制御される。任意のリソースの監視は非割り込みで
あり、チップ機能の実行または待機に何の影響も与えな
い。これは診断目的には理想的である。メッセージコン
バータは、受信メッセージの解釈と、送信メッセージの
編集と、オン−チップソース／宛先ロジックへのまたは
オン−チップソース／宛先ロジックからの情報の選択ま
たは指示との機能を実行する。メッセージコンバータ
は、オン−チップ機能のいずれからも独立して作動する
ので、何らかの割り込み作動の実行が指示されるまで或
いは指示されなければ非割り込みである。診断バス２３
４は、診断機能回路３００の診断レジスタ３０１への又
は診断レジスタ３０１からの読み出し及び書き込みを可
能にするとともに、トリガ事象を発生させる。ターゲッ
トＣＰＵに関連する制御情報は、診断機能回路３００か
ら読み出される。ターゲットＣＰＵに関連する命令ポイ
ンタと他の制御信号は、診断機能回路３００の診断レジ
スタ３０１に記憶される。命令ポインタは、診断レジス
タ３０１の一つに連続して複写され、診断バス２３４上
の要求によってアクセスされる。ターゲットＣＰＵの状
態を検索するには、診断機能回路３００の診断レジスタ
３０１の一つを検索する必要がある。診断レジスタ３０
１は、例えば、ＳＴＯＲＥ、ＴＲＡＰ、ＴＡＫＥ＿Ａ＿
ＴＲＡＰ、ＴＲＡＰ＿ＡＴ＿ＮＥＸＴ＿ＥＸＩＴ等の、
ターゲットＣＰＵの種々の制御信号を記憶できる。これ
らの信号は特定のワイヤを介してＣＰＵに伝達される。
前述のように、ホストＣＰＵがメモリマスタバス２２２
を介してターゲットＣＰＵメモリスペース内のメモリ位
置に書き込みができるのと同様の方法で、ホストＣＰＵ
は、診断バス２３４を介して診断機能回路３００内のレ
ジスタに書き込みができる。診断機能回路３００のレジ
スタに書き込みをするホストＣＰＵに応答して、トリガ
された事象が発生する。このトリガ事象は、トリガ事象
を識別する理由コードに関連する要求信号を識別するス
テートマシン２５２によってメッセージコンバータ１６
０内で検出される。要求信号に応答して、ステートマシ
ン２５２は、トリガ事象に関連する理由コードを、トリ
ガヘッダバイトを識別する２ビット１１とともに、ヘッ
ダレジスタ２４０内にロードする。そして、ヘッダレジ
スタ２４０に記憶されたトリガヘッダバイトが送信デー
タバスＴＸＤＡＴＡ上をターゲットＣＰＵに出力され
る。上記のように、ターゲットＣＰＵ自体が、メモリモ
ニタバス２２６と診断バス２３４とを介して診断機能回
路３００にアクセスできる。同様に、ターゲットＣＰＵ
が診断機能回路に書き込みをすると、この書き込みに応
答してトリガ事象が発生して、ステートマシン２５２が
ヘッダレジスタ２４０に含まれるトリガヘッダバイトを
出力してターゲットＣＰＵに戻す。ステートマシン２５
２は、診断バス２３４上の書き込みがターゲットＣＰＵ
によって行われたかまたはホストＣＰＵによって行われ
たかを記憶し、トリガ事象を正しい宛先に返送する。図
１１に示された環境で実行される本実施形態によるメッ
セージコンバータは、テストアクセスポートからのブー
ト、ホットプラグ挿入及びホストとターゲットの同期化
等の種々の高レベルの診断特徴を維持できる。このよう
に、本実施形態によれば、集積回路に挿入され、限定さ
れたピンカウントを介してホストＣＰＵとオン−チップ
ソース／宛先ロジックとの間の通信を提供するメッセー
ジコンバータが設けられる。このコンバータは、種々の
オン−チップリソースへのアクセスを有する。これらの
リソースのうちのいくつかは単に監視されるだけであ
り、他は制御されるかまたは監視及び制御される。任意
のリソースの監視は非割り込みであり、チップ機能の実
行または待機に何の影響も与えない。これは診断目的に
は理想的である。メッセージコンバータは、受信メッセ
ージの解釈と、送信メッセージの編集と、オン−チップ
ソース／宛先ロジックへのまたはオン−チップソース／
宛先ロジックからの情報の選択または指示との機能を実
行する。メッセージコンバータは、オン−チップ機能の
いずれからも独立して作動するので、何らかの割り込み
作動の実行が指示されるまで或いは指示されなければ非
割り込みである。図１１を参照すると、その構成は、メ
モリキャッシュ３０２を取り除き、共通バス３１２とＣ
ＰＵ命令取り出しバス３１４とをメモリバス１６６に直
接接続することによって応用されてもよい。更に、この
構成は、付加的なマスタまたはメモリバス１６６に接続
されたオン−チップの自律機能を有するようにも応用で
きる。さらにまた、ターゲットＣＰＵ１６２は取り除く
ことができ、メモリスレーブバス２２０とメモリマスタ
バス２２２とメモリモニタバス２２６とをメモリバス１
６６に直接接続できる。
【図１】本実施形態による接続点を有するテストアクセ
スポートコントローラを備えた集積回路を示す。
スポートコントローラを備えた集積回路を示す。
【図２】図１のテストアクセスポートコントローラを示
す。
す。
【図３】図２のテストアクセスポートコントローラに接
続するための本実施形態によるデータアダプタを示す。
続するための本実施形態によるデータアダプタを示す。
【図４】診断モードにおける図２のテストアクセスポー
トコントローラを介してオフ−チップ通信されたデータ
のデータフォーマットを示す。
トコントローラを介してオフ−チップ通信されたデータ
のデータフォーマットを示す。
【図５】図３のデータアダプタの実行を階層形状ブロッ
ク図で示す。
ク図で示す。
【図６】本実施形態によるメッセージのヘッダバイトの
フォーマットを示す。
フォーマットを示す。
【図７】本実施形態によるメッセージのフォーマットを
示す。
示す。
【図８】本実施形態によるメッセージコンバータを概略
的に示す。
的に示す。
【図９】本実施形態におけるメッセージコンバータに接
続されるバスのフォーマットを示す。
続されるバスのフォーマットを示す。
【図１０】本実施形態のメッセージコンバータの実行を
示す。
示す。
【図１１】本実施形態のメッセージコンバータの実行を
階層形状ブロック図で示す。
階層形状ブロック図で示す。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年２月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 集積回路装置及びその通信方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路装置とチッ
プ境界を越えてこれと通信する方法とに関する。
プ境界を越えてこれと通信する方法とに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】本発明
は、特に、これに限定されるものではないが、診断を目
的とした通信の改良に関する。即ち、集積回路がプロセ
ッサ等の埋め込まれた機能回路を有する場合、従来の診
断技術を使用して機能回路のリアルタイム非割り込み監
視を提供することは非常に困難である。機能回路はプロ
セッサである必要はなく、ＤＭＡ（Direct Memory Acce
ss；直接メモリアクセス）エンジンを含む他の機能回路
またはオン−チップキャッシュでもよい。
は、特に、これに限定されるものではないが、診断を目
的とした通信の改良に関する。即ち、集積回路がプロセ
ッサ等の埋め込まれた機能回路を有する場合、従来の診
断技術を使用して機能回路のリアルタイム非割り込み監
視を提供することは非常に困難である。機能回路はプロ
セッサである必要はなく、ＤＭＡ（Direct Memory Acce
ss；直接メモリアクセス）エンジンを含む他の機能回路
またはオン−チップキャッシュでもよい。
【０００３】従来、プロセッサ（ＣＰＵ）は単一チップ
として製造されており、メモリ等の全ての補助回路への
オフ−チップアクセスを必要とする。結果として、これ
らは複数のアクセスピンを有して、ＣＰＵに関する情
報、特に、メモリアドレス情報がこれらのアクセスピン
からいずれにしても外部的に入手できる。メモリアドレ
ス情報に加えて、プロセッサの内部状態に関する状態情
報を入手して、例えば、割り込み、命令ストリームにお
ける変化、ＣＰＵの種々の状態レジスタにおけるフラグ
の設定等の事象を確認するのに使用できる。
として製造されており、メモリ等の全ての補助回路への
オフ−チップアクセスを必要とする。結果として、これ
らは複数のアクセスピンを有して、ＣＰＵに関する情
報、特に、メモリアドレス情報がこれらのアクセスピン
からいずれにしても外部的に入手できる。メモリアドレ
ス情報に加えて、プロセッサの内部状態に関する状態情
報を入手して、例えば、割り込み、命令ストリームにお
ける変化、ＣＰＵの種々の状態レジスタにおけるフラグ
の設定等の事象を確認するのに使用できる。
【０００４】現今では、チップは複雑であり、オン−チ
ップのプロセッサだけではなくその関連メモリや他の補
助回路も含む。チップ上に複数のプロセッサを備えた
り、或いは、少なくとも１つのプロセッサとＤＭＡ（直
接メモリアクセス）エンジン、またはオン−チッププロ
セッサに関連するメモリにアクセスするためのＥＭＩ
（External Memory Interface ；外部メモリインタフェ
ース）を備える場合がある。このように、通常はオフ−
チップ入手が可能な信号がもはやＣＰＵの内部作動に関
する直接表示を提供しないので、プロセッサ作動を監視
するのはもはや単純なことではない。
ップのプロセッサだけではなくその関連メモリや他の補
助回路も含む。チップ上に複数のプロセッサを備えた
り、或いは、少なくとも１つのプロセッサとＤＭＡ（直
接メモリアクセス）エンジン、またはオン−チッププロ
セッサに関連するメモリにアクセスするためのＥＭＩ
（External Memory Interface ；外部メモリインタフェ
ース）を備える場合がある。このように、通常はオフ−
チップ入手が可能な信号がもはやＣＰＵの内部作動に関
する直接表示を提供しないので、プロセッサ作動を監視
するのはもはや単純なことではない。
【０００５】集積回路ＣＰＵ上で実行するように設計さ
れたソフトウエアの複雑さが増大するにつれて、ソフト
ウエアを適切にテストすることの重要性も増大する。こ
れには、ＣＰＵがソフトウエアを実行するのと同時にＣ
ＰＵの作動を監視する技術を必要とする。ソフトウエア
がリアルタイムで作動しながら非割り込みでモニタされ
ることは特に煩わしい要件である。
れたソフトウエアの複雑さが増大するにつれて、ソフト
ウエアを適切にテストすることの重要性も増大する。こ
れには、ＣＰＵがソフトウエアを実行するのと同時にＣ
ＰＵの作動を監視する技術を必要とする。ソフトウエア
がリアルタイムで作動しながら非割り込みでモニタされ
ることは特に煩わしい要件である。
【０００６】いわゆる診断又はデバッギング技術がこれ
を達成するために開発された。従来の１つの技術（ＩＣ
Ｅ；回路内エミュレータ）は、オン−チップハードウエ
アにマッチし、このハードウエアに接続されるエミュレ
ータボードの製造を必要とする。このように、オン−チ
ップ接続がエミュレータにマップされるので、エミュレ
ータ上でアクセスできる。しかしながら、エミュレータ
は構成が複雑かつ高価であり、いずれにしてもオン−チ
ップ通信の速度または状態に十分にマッチできない。こ
のため、優先するオン−チップ状態を正確にエミュレー
トすることは非常に困難である。
を達成するために開発された。従来の１つの技術（ＩＣ
Ｅ；回路内エミュレータ）は、オン−チップハードウエ
アにマッチし、このハードウエアに接続されるエミュレ
ータボードの製造を必要とする。このように、オン−チ
ップ接続がエミュレータにマップされるので、エミュレ
ータ上でアクセスできる。しかしながら、エミュレータ
は構成が複雑かつ高価であり、いずれにしてもオン−チ
ップ通信の速度または状態に十分にマッチできない。こ
のため、優先するオン−チップ状態を正確にエミュレー
トすることは非常に困難である。
【０００７】他の従来技術では、論理状態アナライザ
（ＬＳＡ）を使用している。これは、全てのオフ−チッ
プ通信状態を継続的に監視する集積回路のピンに接続さ
れる装置である。連続して発生する状態の各セットは記
憶された後に分析できる。エミュレータよりは安いが、
ＬＳＡは高価であるばかりではなく、記憶される莫大な
数の連続して発生する状態セットから何らかの有用な情
報を引き出すための多大な演繹と分析が必要である。オ
フ−チップで通信される状態信号を分析できるだけなの
で、オン−チップ状態に関する何らかの演繹または仮定
を行うことが当然必要となる。
（ＬＳＡ）を使用している。これは、全てのオフ−チッ
プ通信状態を継続的に監視する集積回路のピンに接続さ
れる装置である。連続して発生する状態の各セットは記
憶された後に分析できる。エミュレータよりは安いが、
ＬＳＡは高価であるばかりではなく、記憶される莫大な
数の連続して発生する状態セットから何らかの有用な情
報を引き出すための多大な演繹と分析が必要である。オ
フ−チップで通信される状態信号を分析できるだけなの
で、オン−チップ状態に関する何らかの演繹または仮定
を行うことが当然必要となる。
【０００８】更に近年では、埋め込まれたＣＰＵの作動
を監視する試みにおいて更なる開発がすすめられた。あ
る集積回路では、スキャンラッチチェインがオン−チッ
プで提供されて、オン−チップＴＡＰコントローラを使
用してＣＰＵのレジスタからデータを転送する。プロセ
スは破壊的なので、ＣＰＵが作動を継続する前にデータ
をＣＰＵレジスタ内に戻して読み込ませる必要がある。
このように、これを実行するには、ＣＰＵを停止させて
そのレジスタから状態情報を抽出する必要がある。この
ため、これはソフトウエアがリアルタイムで監視されな
ければならないという要求を満足させるものではない。
いくつかのケースでは、ＣＰＵの停止がソフトウエアの
作動する方法を変化させるので、リアルタイムで目に見
えるバグが、ＣＰＵがそのポイントで停止すると表れな
い。
を監視する試みにおいて更なる開発がすすめられた。あ
る集積回路では、スキャンラッチチェインがオン−チッ
プで提供されて、オン−チップＴＡＰコントローラを使
用してＣＰＵのレジスタからデータを転送する。プロセ
スは破壊的なので、ＣＰＵが作動を継続する前にデータ
をＣＰＵレジスタ内に戻して読み込ませる必要がある。
このように、これを実行するには、ＣＰＵを停止させて
そのレジスタから状態情報を抽出する必要がある。この
ため、これはソフトウエアがリアルタイムで監視されな
ければならないという要求を満足させるものではない。
いくつかのケースでは、ＣＰＵの停止がソフトウエアの
作動する方法を変化させるので、リアルタイムで目に見
えるバグが、ＣＰＵがそのポイントで停止すると表れな
い。
【０００９】更に、テストスキャンが完了するのを待っ
てＣＰＵレジスタからのすべてのスキャンデータをオフ
−チップに送信する必要があるので、監視プロセスがゆ
っくりである。このため、本発明は外部通信オフ−チッ
プのための機能を増大させて改良された診断手順を実行
させることを目的とする。
てＣＰＵレジスタからのすべてのスキャンデータをオフ
−チップに送信する必要があるので、監視プロセスがゆ
っくりである。このため、本発明は外部通信オフ−チッ
プのための機能を増大させて改良された診断手順を実行
させることを目的とする。
【００１０】オフ−チップホストプロセッサに、オン−
チップターゲットプロセッサまたは他のオン−チップ機
能と情報を共有させ、前記ターゲットプロセッサまたは
他のオン−チップ機能で制御させ、または、前記ターゲ
ットプロセッサまたは他のオン−チップ機能と通信させ
る種々の機構がある。しかしながら、これらの機構は、
これらがリアルタイムまたは非割り込み診断に特に適し
てはいないという意味で不都合がある。
チップターゲットプロセッサまたは他のオン−チップ機
能と情報を共有させ、前記ターゲットプロセッサまたは
他のオン−チップ機能で制御させ、または、前記ターゲ
ットプロセッサまたは他のオン−チップ機能と通信させ
る種々の機構がある。しかしながら、これらの機構は、
これらがリアルタイムまたは非割り込み診断に特に適し
てはいないという意味で不都合がある。
【００１１】１つの構成において、共通メモリバスはオ
フ−チップメモリとオン−チップメモリとを接続してこ
れらのリソースがホストプロセッサ及びターゲットプロ
セッサによって共有される可能性があるようにする。し
かしながら、これには、境界でバス接続を実施するため
にチップ境界で多数のコネクタピンが要求される。更
に、本構成において許される共有スキーマに応じてメモ
リ仲介ロジックが要求される。チップ境界にはバッファ
リングが必要であり、これは実行と待ち時間の中間状態
を可能にする。また、このような構成は、全てのアクセ
スが割り込みなので、非割り込み診断を考慮していな
い。
フ−チップメモリとオン−チップメモリとを接続してこ
れらのリソースがホストプロセッサ及びターゲットプロ
セッサによって共有される可能性があるようにする。し
かしながら、これには、境界でバス接続を実施するため
にチップ境界で多数のコネクタピンが要求される。更
に、本構成において許される共有スキーマに応じてメモ
リ仲介ロジックが要求される。チップ境界にはバッファ
リングが必要であり、これは実行と待ち時間の中間状態
を可能にする。また、このような構成は、全てのアクセ
スが割り込みなので、非割り込み診断を考慮していな
い。
【００１２】別の構成では、オフ−チップホストプロセ
ッサは、少数のコネクタピンを持つ通信ラインによって
オン−チップターゲットプロセッサと直接通信する。し
かしながら、これは、通信要件を処理するためにオン−
チップターゲットプロセッサまたは他の機能回路を増加
させて、使用する際に実行ペナルティを招くようにする
ことが要求される。また、ホストプロセッサは、ターゲ
ットプロセッサのアドレススペース内のオン−チップメ
モリにアクセスして、ターゲットプロセッサにこのメモ
リアクセスをさせるだけである。このように、メモリア
クセスを含むどんな診断手順も当然割り込みである。
ッサは、少数のコネクタピンを持つ通信ラインによって
オン−チップターゲットプロセッサと直接通信する。し
かしながら、これは、通信要件を処理するためにオン−
チップターゲットプロセッサまたは他の機能回路を増加
させて、使用する際に実行ペナルティを招くようにする
ことが要求される。また、ホストプロセッサは、ターゲ
ットプロセッサのアドレススペース内のオン−チップメ
モリにアクセスして、ターゲットプロセッサにこのメモ
リアクセスをさせるだけである。このように、メモリア
クセスを含むどんな診断手順も当然割り込みである。
【００１３】
【課題を解決するための手段】本発明の１態様によれ
ば、オン−チップターゲットプロセッサと、第１のビッ
ト幅を有し、前記ターゲットプロセッサとローカルメモ
リとの間に並列パスを提供し、アドレスラインとデータ
ラインと少なくとも１つの読み出し／書き込み制御ライ
ンとを有するオン−チップバスシステムと、該バスシス
テムのビット幅と同数の第１のピンのセットによってバ
スシステムに接続され、第１のピンのセットの数より少
ない第２のピンのセットを有するメッセージコンバータ
と、前記第２のピンのセットに接続して、チップ境界を
越えて低減ピンデータを伝達する通信パスと、を含んで
構成され、前記メッセージコンバータは、前記オン−チ
ップバスシステムに接続された制御回路と、前記通信パ
スを介してオフチップから供給されるメッセージを受信
し、各メッセージのメッセージ識別子をデコードし、前
記メッセージ識別子に従ってバスシステムのアドレスラ
イン、データライン及び読み出し／書き込みラインを前
記制御回路に選択させて、オン−チップターゲットプロ
セッサを使用せずにローカルメモリへのメモリアクセス
を実行する低減ピンデータ回路と、前記バスシステムか
ら受信した情報からのメッセージを公式化し、各メッセ
ージにメッセージ識別子を配分して、低減ピンデータの
形式でメッセージをオフ−チップで送信するデータ送信
回路と、を含んで構成されることを特徴とする単一チッ
プ集積回路装置が提供される。
ば、オン−チップターゲットプロセッサと、第１のビッ
ト幅を有し、前記ターゲットプロセッサとローカルメモ
リとの間に並列パスを提供し、アドレスラインとデータ
ラインと少なくとも１つの読み出し／書き込み制御ライ
ンとを有するオン−チップバスシステムと、該バスシス
テムのビット幅と同数の第１のピンのセットによってバ
スシステムに接続され、第１のピンのセットの数より少
ない第２のピンのセットを有するメッセージコンバータ
と、前記第２のピンのセットに接続して、チップ境界を
越えて低減ピンデータを伝達する通信パスと、を含んで
構成され、前記メッセージコンバータは、前記オン−チ
ップバスシステムに接続された制御回路と、前記通信パ
スを介してオフチップから供給されるメッセージを受信
し、各メッセージのメッセージ識別子をデコードし、前
記メッセージ識別子に従ってバスシステムのアドレスラ
イン、データライン及び読み出し／書き込みラインを前
記制御回路に選択させて、オン−チップターゲットプロ
セッサを使用せずにローカルメモリへのメモリアクセス
を実行する低減ピンデータ回路と、前記バスシステムか
ら受信した情報からのメッセージを公式化し、各メッセ
ージにメッセージ識別子を配分して、低減ピンデータの
形式でメッセージをオフ−チップで送信するデータ送信
回路と、を含んで構成されることを特徴とする単一チッ
プ集積回路装置が提供される。
【００１４】前記ローカルメモリは、オン−チップでも
オフ−チップでもよいが、オン−チップメモリインタフ
ェース回路によってバスシステムに接続される。しかし
ながら、ローカルメモリは、通常は、ターゲットプロセ
ッサのアドレススペース内にあり、ホストのアドレスス
ペース内にはない。上記に定義したようなメッセージコ
ンバータがない場合、ホストプロセッサはローカルメモ
リへのアクセスを実行することができない。
オフ−チップでもよいが、オン−チップメモリインタフ
ェース回路によってバスシステムに接続される。しかし
ながら、ローカルメモリは、通常は、ターゲットプロセ
ッサのアドレススペース内にあり、ホストのアドレスス
ペース内にはない。上記に定義したようなメッセージコ
ンバータがない場合、ホストプロセッサはローカルメモ
リへのアクセスを実行することができない。
【００１５】前記バスシステムは、単一の読み出し／書
き込み制御ラインまたは個別の読み出し／書き込み制御
ラインを含んで構成されてもよい。前記バスシステム
は、適宜「有効」、「要求」及び「許可」等の他の制御
ラインを含んでもよい。前記第２のピンのセットは、オ
フ−チップからオン−チップへのメッセージの供給をす
る方向に通信パスを提供してもよく、この場合、オン−
チップからオフ−チップへのメッセージの供給をする方
向に第２のピンの補助セットが設けられる。
き込み制御ラインまたは個別の読み出し／書き込み制御
ラインを含んで構成されてもよい。前記バスシステム
は、適宜「有効」、「要求」及び「許可」等の他の制御
ラインを含んでもよい。前記第２のピンのセットは、オ
フ−チップからオン−チップへのメッセージの供給をす
る方向に通信パスを提供してもよく、この場合、オン−
チップからオフ−チップへのメッセージの供給をする方
向に第２のピンの補助セットが設けられる。
【００１６】以下に説明するように、メッセージコンバ
ータは、制限されたピンカウントを介してホストと通信
するチップ上に設けられて、ホストからのメッセージを
解釈するか、またはホストへのメッセージを編集する。
前記メッセージコンバータは、種々のオン−チップリソ
ースへのアクセスを有することができる。オン−チップ
リソースのうちいくつかは監視されるだけであり、他の
リソースは制御されるか、または、監視及び制御され
る。任意のオン−チップリソースの監視が非割り込みで
あり、チップの機能の実行または待ち時間に影響を与え
ないことは重要な利点である。これは診断目的には理想
的である。
ータは、制限されたピンカウントを介してホストと通信
するチップ上に設けられて、ホストからのメッセージを
解釈するか、またはホストへのメッセージを編集する。
前記メッセージコンバータは、種々のオン−チップリソ
ースへのアクセスを有することができる。オン−チップ
リソースのうちいくつかは監視されるだけであり、他の
リソースは制御されるか、または、監視及び制御され
る。任意のオン−チップリソースの監視が非割り込みで
あり、チップの機能の実行または待ち時間に影響を与え
ないことは重要な利点である。これは診断目的には理想
的である。
【００１７】実施例のメッセージコンバータは、受信メ
ッセージの解釈、受信メッセージの編集及びオン−チッ
プターゲットプロセッサを有するオン−チップ機能回路
へのまたはオン−チップ機能回路からの情報の選択また
は指示の機能を実行する。メッセージコンバータはオン
−チップ機能回路からは独立して作動するので非割り込
みである。
ッセージの解釈、受信メッセージの編集及びオン−チッ
プターゲットプロセッサを有するオン−チップ機能回路
へのまたはオン−チップ機能回路からの情報の選択また
は指示の機能を実行する。メッセージコンバータはオン
−チップ機能回路からは独立して作動するので非割り込
みである。
【００１８】前記オン−チップ機能回路は、診断目的の
ための情報を保持する１組のレジスタを含み、診断情報
がメッセージコンバータの診断ポートを介してメッセー
ジコンバータに供給される。レジスタは、ターゲットプ
ロセッサの命令ポインタを保持するレジスタ及び／また
はターゲットプロセッサの状態を示すデータを保持する
レジスタを含むことができる。
ための情報を保持する１組のレジスタを含み、診断情報
がメッセージコンバータの診断ポートを介してメッセー
ジコンバータに供給される。レジスタは、ターゲットプ
ロセッサの命令ポインタを保持するレジスタ及び／また
はターゲットプロセッサの状態を示すデータを保持する
レジスタを含むことができる。
【００１９】メッセージコンバータはまた、 ｉ）オン−チップバスシステムに接続されて、ターゲッ
トプロセッサのアドレススペース内のリモートメモリへ
の、ターゲットプロセッサによって開始されたメモリア
クセスを可能にするメモリバススレーブポートと、 ｉｉ）バスシステムに接続されて、前記ローカルメモリ
で指示されたオフ−チップからの前記メモリアクセスを
許可するメモリバスマスタポートと、 ｉｉｉ）オン−チップバスシステムに接続されて、ター
ゲットプロセッサによって開始されたメモリアクセスを
監視するメモリバスモニタポートと、を有する。
トプロセッサのアドレススペース内のリモートメモリへ
の、ターゲットプロセッサによって開始されたメモリア
クセスを可能にするメモリバススレーブポートと、 ｉｉ）バスシステムに接続されて、前記ローカルメモリ
で指示されたオフ−チップからの前記メモリアクセスを
許可するメモリバスマスタポートと、 ｉｉｉ）オン−チップバスシステムに接続されて、ター
ゲットプロセッサによって開始されたメモリアクセスを
監視するメモリバスモニタポートと、を有する。
【００２０】メッセージコンバータは、所定のメッセー
ジプロトコルに従ってバスを介して受信された情報から
のメッセージを公式化するようにアレンジされる。この
メッセージプロトコルでは、メッセージ識別子は８ビッ
トヘッダ形式であり、ヘッダの最初の２ビットは、メッ
セージがデータ書き込み要求か、データ読み出し要求
か、データ読み出し応答かまたはトリガメッセージかを
識別する。この場合、メッセージコンバータは、８ビッ
トヘッダの２ビットをデコードしてメッセージ識別子を
デコードするデコード回路を含んで構成される。
ジプロトコルに従ってバスを介して受信された情報から
のメッセージを公式化するようにアレンジされる。この
メッセージプロトコルでは、メッセージ識別子は８ビッ
トヘッダ形式であり、ヘッダの最初の２ビットは、メッ
セージがデータ書き込み要求か、データ読み出し要求
か、データ読み出し応答かまたはトリガメッセージかを
識別する。この場合、メッセージコンバータは、８ビッ
トヘッダの２ビットをデコードしてメッセージ識別子を
デコードするデコード回路を含んで構成される。
【００２１】メッセージコンバータは、各メッセージの
ワードカウントをヘッダから識別する長さ識別回路を含
む。メモリアドレス内にロードするための一連のデータ
ワード内にメモリアドレスを含むメッセージに関して、
メッセージコンバータは、各ワードの受信時にワードカ
ウントを減少させるとともに、アドレスを増加させて各
データワードに関して配分されたアドレスを提供するよ
うにアレンジできる。このように、メッセージコンバー
タは、連続したアドレス位置に連続したデータワードを
自動的にロードするようにアレンジしてもよい。
ワードカウントをヘッダから識別する長さ識別回路を含
む。メモリアドレス内にロードするための一連のデータ
ワード内にメモリアドレスを含むメッセージに関して、
メッセージコンバータは、各ワードの受信時にワードカ
ウントを減少させるとともに、アドレスを増加させて各
データワードに関して配分されたアドレスを提供するよ
うにアレンジできる。このように、メッセージコンバー
タは、連続したアドレス位置に連続したデータワードを
自動的にロードするようにアレンジしてもよい。
【００２２】本発明はまた、上記単一チップ集積回路装
置と、オフ−チップホストプロセッサと、並列バスを介
してオフ−チップホストプロセッサに接続されるととも
に、オフ−チップ通信パスを介して単一チップ集積回路
装置と接続されるオフ−チップメッセージコンバータ
と、を含んで構成されるコンピュータシステムを提供す
る。オフ−チップメッセージコンバータは、オン−チッ
プのメッセージコンバータと同様の機能を実質的に実行
し、また、実際にホストプロセッサ自体の内部に提供さ
れる。
置と、オフ−チップホストプロセッサと、並列バスを介
してオフ−チップホストプロセッサに接続されるととも
に、オフ−チップ通信パスを介して単一チップ集積回路
装置と接続されるオフ−チップメッセージコンバータ
と、を含んで構成されるコンピュータシステムを提供す
る。オフ−チップメッセージコンバータは、オン−チッ
プのメッセージコンバータと同様の機能を実質的に実行
し、また、実際にホストプロセッサ自体の内部に提供さ
れる。
【００２３】診断機能を実行するためには、埋め込まれ
たターゲットプロセッサにおけるように、多くの物理的
制限が外部ホストプロセッサに加えられるわけではな
い。このため、ホストプロセッサは必要に応じてより多
くの機能を持つ。メッセージコンバータを使用すると、
オフ−チップ通信パスは、ターゲットプロセッサの継続
した通常作動を妨害することなく、オフ−チッププロセ
ッサを選択的に接続できる。これは、いわゆるホットイ
ンサーションと呼ばれる。
たターゲットプロセッサにおけるように、多くの物理的
制限が外部ホストプロセッサに加えられるわけではな
い。このため、ホストプロセッサは必要に応じてより多
くの機能を持つ。メッセージコンバータを使用すると、
オフ−チップ通信パスは、ターゲットプロセッサの継続
した通常作動を妨害することなく、オフ−チッププロセ
ッサを選択的に接続できる。これは、いわゆるホットイ
ンサーションと呼ばれる。
【００２４】本発明の別の態様によれば、オン−チップ
バスシステムによってアクセス可能ではあるが通常はホ
ストプロセッサのアクセススペースの外側に位置するタ
ーゲットメモリへの、オフ−チップホストプロセッサに
よりなされたメモリアクセス要求を実行する方法であっ
て、 ａ）ホストプロセッサが、メッセージの性質をメモリ読
み出しとして示すメッセージ識別子を含んだメモリアク
セスメッセージを公式化して、前記メッセージをオン−
チップバスシステムに接続されたオン−チップメッセー
ジコンバータに送信し、 ｂ）メッセージコンバータがメッセージを受信し、メッ
セージ識別子をデコードし、ターゲットメモリへのメモ
リ読み出し要求を実行し、前記メッセージコンバータは
また、メッセージ識別子を修正してメモリ応答を示し、
次につづくデータワード数を含むワードカウントととも
にメッセージ識別子をホストプロセッサに送信し、 ｃ）メッセージコンバータが、ワードカウントに従っ
て、前記ターゲットメモリから読み出したデータワード
をホストプロセッサに順次送信する、ことからなる方法
が提供される。
バスシステムによってアクセス可能ではあるが通常はホ
ストプロセッサのアクセススペースの外側に位置するタ
ーゲットメモリへの、オフ−チップホストプロセッサに
よりなされたメモリアクセス要求を実行する方法であっ
て、 ａ）ホストプロセッサが、メッセージの性質をメモリ読
み出しとして示すメッセージ識別子を含んだメモリアク
セスメッセージを公式化して、前記メッセージをオン−
チップバスシステムに接続されたオン−チップメッセー
ジコンバータに送信し、 ｂ）メッセージコンバータがメッセージを受信し、メッ
セージ識別子をデコードし、ターゲットメモリへのメモ
リ読み出し要求を実行し、前記メッセージコンバータは
また、メッセージ識別子を修正してメモリ応答を示し、
次につづくデータワード数を含むワードカウントととも
にメッセージ識別子をホストプロセッサに送信し、 ｃ）メッセージコンバータが、ワードカウントに従っ
て、前記ターゲットメモリから読み出したデータワード
をホストプロセッサに順次送信する、ことからなる方法
が提供される。
【００２５】逆に、オン−チップバスシステムに接続さ
れた機能回路から、オン−チップ機能回路のアドレスス
ペースの外側であってホストプロセッサのアドレススペ
ースの内側に通常は位置する遠隔メモリへの、メモリア
クセス要求を実行するのに使用される時は（この場合、
オン−チップ機能回路によって開始されたメモリアクセ
ス要求は、メッセージコンバータに供給され、このメッ
セージコンバータはオン−チップ機能回路からのメッセ
ージの性質を示すメッセージ識別子を含んだメモリアク
セスメッセージを公式化する）、メッセージ識別子をデ
コードし、リモートメモリへのメモリアクセスを実行
し、前記リモートメモリから読み出したデータワードを
含むメモリ応答を前記オン−チップメッセージコンバー
タに戻すオフ−チップホストプロセッサに、メッセージ
が送信される。
れた機能回路から、オン−チップ機能回路のアドレスス
ペースの外側であってホストプロセッサのアドレススペ
ースの内側に通常は位置する遠隔メモリへの、メモリア
クセス要求を実行するのに使用される時は（この場合、
オン−チップ機能回路によって開始されたメモリアクセ
ス要求は、メッセージコンバータに供給され、このメッ
セージコンバータはオン−チップ機能回路からのメッセ
ージの性質を示すメッセージ識別子を含んだメモリアク
セスメッセージを公式化する）、メッセージ識別子をデ
コードし、リモートメモリへのメモリアクセスを実行
し、前記リモートメモリから読み出したデータワードを
含むメモリ応答を前記オン−チップメッセージコンバー
タに戻すオフ−チップホストプロセッサに、メッセージ
が送信される。
【００２６】メッセージコンバータがメモリアクセス要
求メッセージをオフ−チップで供給すると、次のメッセ
ージまたは要求の処理が自由にできる。オン−チップ機
能回路だけが、そのメモリアクセス要求に対する応答を
待つ間に停止する。好ましい実施例において、本方法
は、トリガ状態を決定してトリガ状態に達したことを示
すトリガメッセージをホストプロセッサに戻すためのオ
ン−チップ機能回路の作動に影響を与えずに、オン−チ
ップ機能回路の状態を監視するステップを含む。
求メッセージをオフ−チップで供給すると、次のメッセ
ージまたは要求の処理が自由にできる。オン−チップ機
能回路だけが、そのメモリアクセス要求に対する応答を
待つ間に停止する。好ましい実施例において、本方法
は、トリガ状態を決定してトリガ状態に達したことを示
すトリガメッセージをホストプロセッサに戻すためのオ
ン−チップ機能回路の作動に影響を与えずに、オン−チ
ップ機能回路の状態を監視するステップを含む。
【００２７】ホストプロセッサ及びターゲットプロセッ
サは、リモートメモリ内のメモリ位置にアクセスすると
ともにデータ読み出し応答を待つデータ読み出し要求
を、ターゲットプロセッサがさらに先の作動を開始する
より前に、ディスパッチするターゲットプロセッサによ
って同期できる。好ましい実施例において、本発明は診
断手順を実行するのに特に有用な以下の特徴を提供す
る。
サは、リモートメモリ内のメモリ位置にアクセスすると
ともにデータ読み出し応答を待つデータ読み出し要求
を、ターゲットプロセッサがさらに先の作動を開始する
より前に、ディスパッチするターゲットプロセッサによ
って同期できる。好ましい実施例において、本発明は診
断手順を実行するのに特に有用な以下の特徴を提供す
る。
【００２８】１．リアルタイム診断をサポートするため
の、ホストプロセッサから独立した、プライベートリン
クを備えた（メッセージコンバータ形式の）ハードウエ
ア ２．ホストプロセッサからターゲットメモリ及び診断レ
ジスタへのアクセス ３．ターゲットプロセッサから診断機能へのアクセス ４．ターゲットからホストメモリへのアクセス ５．ホストからターゲットプロセッサをブートするため
の機能を有するターゲットプロセッサとサブシステムの
制御
の、ホストプロセッサから独立した、プライベートリン
クを備えた（メッセージコンバータ形式の）ハードウエ
ア ２．ホストプロセッサからターゲットメモリ及び診断レ
ジスタへのアクセス ３．ターゲットプロセッサから診断機能へのアクセス ４．ターゲットからホストメモリへのアクセス ５．ホストからターゲットプロセッサをブートするため
の機能を有するターゲットプロセッサとサブシステムの
制御
【００２９】
【発明の実施の態様】本発明を更に理解し、どのように
実施するかを添付の図面を参照して説明する。図１は、
テストアクセスポート（ＴＡＰ）コントローラ４とチッ
プ境界スキャンチェイン１０とを有する集積回路２を概
略的に示す。ＴＡＰコントローラ４は、ライン１４上の
テストクロック信号ＴＣＫと、ライン１６上のテストモ
ード選択信号ＴＭＳと、ライン１８上のテストデータ入
力信号ＴＤＩと、ライン２２上のテストリセット入力信
号ＴＲＳＴ＊と、をオフ−チップから受信する。ＴＡＰ
コントローラ４は、ライン２０上のテストデータ出力信
号ＴＤＯをオフ−チップに出力する。ＴＡＰコントロー
ラ４はまた、ライン１２上の装置識別子信号ＤＥＶＩＣ
ＥＩＤを受信する。図１において、装置識別子信号ＤＥ
ＶＩＣＥＩＤは、集積回路内でアースに接続された信号
ライン１２として示される。信号ライン１２はマルチビ
ットワイヤでよく、また、装置識別子信号ＤＥＶＩＣＥ
ＩＤは集積回路上またはオフ−チップ上のいずれかから
発生できる。信号ライン１２がマルチビットワイヤの場
合には、各ビットがチップ上の低レベルロジックまたは
高レベルロジックのいずれかに接続される。ＴＡＰコン
トローラ４は、ライン２８上のスキャンデータ入力信号
ＳＣＡＮＩＮと、ライン３８上のテストクロック信号Ｔ
ＥＳＴＣＬＫと、ライン２４上のスキャンテストモード
ＳＣＡＮＭＯＤＥの選択を示す信号と、をライン２６上
の診断モードＤＩＡＧＭＯＤＥの選択を示す信号と、を
オン−チップ回路に出力する。チップ境界スキャンチェ
イン１０は、ライン２８上のスキャンデータ入力信号Ｓ
ＣＡＮＩＮと、ライン２４上のスキャンテストモード信
号ＳＣＡＮＭＯＤＥと、を入力として受信し、ライン３
４上のスキャンデータ出力信号ＳＣＡＮＯＵＴをＴＡＰ
コントローラ４に出力する。本発明では、ライン２８上
のスキャンデータ入力信号ＳＣＡＮＩＮはまた、後述す
るように、診断のためにオン−チップソース／宛先ロジ
ックに接続される。本発明では、ソース／宛先ロジック
は、入力信号ＤＩＡＧＳＣＡＮＯＵＴをライン３６上で
ＴＡＰコントローラ４に供給する。
実施するかを添付の図面を参照して説明する。図１は、
テストアクセスポート（ＴＡＰ）コントローラ４とチッ
プ境界スキャンチェイン１０とを有する集積回路２を概
略的に示す。ＴＡＰコントローラ４は、ライン１４上の
テストクロック信号ＴＣＫと、ライン１６上のテストモ
ード選択信号ＴＭＳと、ライン１８上のテストデータ入
力信号ＴＤＩと、ライン２２上のテストリセット入力信
号ＴＲＳＴ＊と、をオフ−チップから受信する。ＴＡＰ
コントローラ４は、ライン２０上のテストデータ出力信
号ＴＤＯをオフ−チップに出力する。ＴＡＰコントロー
ラ４はまた、ライン１２上の装置識別子信号ＤＥＶＩＣ
ＥＩＤを受信する。図１において、装置識別子信号ＤＥ
ＶＩＣＥＩＤは、集積回路内でアースに接続された信号
ライン１２として示される。信号ライン１２はマルチビ
ットワイヤでよく、また、装置識別子信号ＤＥＶＩＣＥ
ＩＤは集積回路上またはオフ−チップ上のいずれかから
発生できる。信号ライン１２がマルチビットワイヤの場
合には、各ビットがチップ上の低レベルロジックまたは
高レベルロジックのいずれかに接続される。ＴＡＰコン
トローラ４は、ライン２８上のスキャンデータ入力信号
ＳＣＡＮＩＮと、ライン３８上のテストクロック信号Ｔ
ＥＳＴＣＬＫと、ライン２４上のスキャンテストモード
ＳＣＡＮＭＯＤＥの選択を示す信号と、をライン２６上
の診断モードＤＩＡＧＭＯＤＥの選択を示す信号と、を
オン−チップ回路に出力する。チップ境界スキャンチェ
イン１０は、ライン２８上のスキャンデータ入力信号Ｓ
ＣＡＮＩＮと、ライン２４上のスキャンテストモード信
号ＳＣＡＮＭＯＤＥと、を入力として受信し、ライン３
４上のスキャンデータ出力信号ＳＣＡＮＯＵＴをＴＡＰ
コントローラ４に出力する。本発明では、ライン２８上
のスキャンデータ入力信号ＳＣＡＮＩＮはまた、後述す
るように、診断のためにオン−チップソース／宛先ロジ
ックに接続される。本発明では、ソース／宛先ロジック
は、入力信号ＤＩＡＧＳＣＡＮＯＵＴをライン３６上で
ＴＡＰコントローラ４に供給する。
【００３０】以下に詳細に説明する図５は、ソース／宛
先ロジックを構成する構成要素を示す。ソース／宛先ロ
ジックは、少なくともオン−チップバスシステムに接続
されるプロセッサであり、オン−チップバスシステムは
これに接続されたオン−チップメモリを有する。オフ−
チップメモリもまたこのようなバスシステムに直接接続
できる。オン−チップソース／宛先ロジックはまた、Ｄ
ＭＡエンジン又はＥＭＩインタフェースを備えた他の機
能回路を持つ。
先ロジックを構成する構成要素を示す。ソース／宛先ロ
ジックは、少なくともオン−チップバスシステムに接続
されるプロセッサであり、オン−チップバスシステムは
これに接続されたオン−チップメモリを有する。オフ−
チップメモリもまたこのようなバスシステムに直接接続
できる。オン−チップソース／宛先ロジックはまた、Ｄ
ＭＡエンジン又はＥＭＩインタフェースを備えた他の機
能回路を持つ。
【００３１】ＴＡＰコントローラ４は、標準演算に必要
であり且つ本発明で要求される回路ブロックを備えて図
２に概略的に示される。図２を参照すると、ＴＡＰコン
トローラ４はその基本形式において、ステートマシン５
０と、ＩＤレジスタ４２と、命令レジスタ４４と、命令
デコーダ４６と、バイパスラッチ４８と、データマルチ
プレクサ５２と、命令／データマルチプレクサ５４と、
ラッチ５６と、インバータ６０と、を含んで構成され
る。命令レジスタ４４は、ライン１８上のテストデータ
入力信号ＴＤＩを受信し、バス６２への並列命令とライ
ン７６上への直列出力とを発生し、また、ライン８２上
の命令制御入力信号を受信する。命令デコーダ４６は、
バス６２上の並列命令とライン８４上のデコーダ制御入
力信号とを受信して、信号ＳＣＡＮＭＯＤＥ及び信号Ｄ
ＩＡＧＭＯＤＥをライン２４及び２６それぞれに、ま
た、ライン７０上に並列データマルチプレクサ選択信号
を発生する。バイパスラッチ４８は、ライン１８上のテ
ストデータ入力信号ＴＤＩを受信し、ライン７２上に出
力信号を発生する。ＩＤレジスタ４２は、ライン１２上
の並列の信号ＤＥＶＩＣＥＩＤを受信し、ライン６８上
に直列の装置識別子出力信号を発生する。データマルチ
プレクサ５２は、ライン６８上のＩＤレジスタ４２の出
力信号と、ライン７２上のバイパスラッチ４８の出力信
号と、ライン３４上の信号ＳＣＡＮＯＵＴと、ライン３
６上の信号ＤＩＡＧＳＣＡＮＯＵＴと、ライン７０上の
データマルチプレクサ選択信号と、を受信する。データ
マルチプレクサ５２は、ライン７４上に出力を発生す
る。命令／データマルチプレクサ５４は、ライン７６上
の直列出力と、ライン７４上のデータマルチプレクサの
出力と、ライン７８上の命令／データマルチプレクサ選
択信号と、を受信する。命令／データマルチプレクサ５
４は、ライン８０上に出力を発生する。ラッチ５６は、
ライン８０上の命令／データマルチプレクサ５４の出力
を受信し、ライン２０上にテストデータ出力信号ＴＤＯ
を発生する。ステートマシン５０は、ライン１６上の信
号ＴＭＳと、ライン２２上の信号ＴＲＳＴ＊と、を受信
する。ステートマシン５０は、ライン７８への命令／デ
ータマルチプレクサ選択信号と、ライン８２への命令制
御入力信号と、ライン８４へのデコーダ制御入力信号
と、を発生する。ＩＤレジスタ４２、命令レジスタ４
４、命令デコーダ４６、バイパスラッチ４８、ステート
マシン５０、及びデータコンバータ５７は、それぞれラ
イン１４上のテストクロック信号ＴＣＫを受信する。ラ
ッチ５６は、ライン６４上のインバータ６０を介して反
転されたテストクロック信号ＴＣＫを受信する。テスト
クロック信号ＴＣＫとテストデータ入力信号ＴＤＩは、
ライン３８の出力ＴＥＳＴＣＬＫ及びライン２８の出力
ＳＣＡＮＩＮとしてそれぞれ直接接続される。
であり且つ本発明で要求される回路ブロックを備えて図
２に概略的に示される。図２を参照すると、ＴＡＰコン
トローラ４はその基本形式において、ステートマシン５
０と、ＩＤレジスタ４２と、命令レジスタ４４と、命令
デコーダ４６と、バイパスラッチ４８と、データマルチ
プレクサ５２と、命令／データマルチプレクサ５４と、
ラッチ５６と、インバータ６０と、を含んで構成され
る。命令レジスタ４４は、ライン１８上のテストデータ
入力信号ＴＤＩを受信し、バス６２への並列命令とライ
ン７６上への直列出力とを発生し、また、ライン８２上
の命令制御入力信号を受信する。命令デコーダ４６は、
バス６２上の並列命令とライン８４上のデコーダ制御入
力信号とを受信して、信号ＳＣＡＮＭＯＤＥ及び信号Ｄ
ＩＡＧＭＯＤＥをライン２４及び２６それぞれに、ま
た、ライン７０上に並列データマルチプレクサ選択信号
を発生する。バイパスラッチ４８は、ライン１８上のテ
ストデータ入力信号ＴＤＩを受信し、ライン７２上に出
力信号を発生する。ＩＤレジスタ４２は、ライン１２上
の並列の信号ＤＥＶＩＣＥＩＤを受信し、ライン６８上
に直列の装置識別子出力信号を発生する。データマルチ
プレクサ５２は、ライン６８上のＩＤレジスタ４２の出
力信号と、ライン７２上のバイパスラッチ４８の出力信
号と、ライン３４上の信号ＳＣＡＮＯＵＴと、ライン３
６上の信号ＤＩＡＧＳＣＡＮＯＵＴと、ライン７０上の
データマルチプレクサ選択信号と、を受信する。データ
マルチプレクサ５２は、ライン７４上に出力を発生す
る。命令／データマルチプレクサ５４は、ライン７６上
の直列出力と、ライン７４上のデータマルチプレクサの
出力と、ライン７８上の命令／データマルチプレクサ選
択信号と、を受信する。命令／データマルチプレクサ５
４は、ライン８０上に出力を発生する。ラッチ５６は、
ライン８０上の命令／データマルチプレクサ５４の出力
を受信し、ライン２０上にテストデータ出力信号ＴＤＯ
を発生する。ステートマシン５０は、ライン１６上の信
号ＴＭＳと、ライン２２上の信号ＴＲＳＴ＊と、を受信
する。ステートマシン５０は、ライン７８への命令／デ
ータマルチプレクサ選択信号と、ライン８２への命令制
御入力信号と、ライン８４へのデコーダ制御入力信号
と、を発生する。ＩＤレジスタ４２、命令レジスタ４
４、命令デコーダ４６、バイパスラッチ４８、ステート
マシン５０、及びデータコンバータ５７は、それぞれラ
イン１４上のテストクロック信号ＴＣＫを受信する。ラ
ッチ５６は、ライン６４上のインバータ６０を介して反
転されたテストクロック信号ＴＣＫを受信する。テスト
クロック信号ＴＣＫとテストデータ入力信号ＴＤＩは、
ライン３８の出力ＴＥＳＴＣＬＫ及びライン２８の出力
ＳＣＡＮＩＮとしてそれぞれ直接接続される。
【００３２】集積回路２のテストを実行する際のＴＡＰ
コントローラ４の作動は、ＩＥＥＥ１１４９．１−１９
９０に詳細に説明されている。本質的に、有限長さのス
キャンチェインは、チップ境界スキャンチェイン１０に
よって形成されるチェインのように集積回路上で形成さ
れる。ＴＡＰコントローラ４は、ＩＥＥＥ基準１１４
９．１−１９９０によって定義される同期有限ステート
マシンである。ＩＥＥＥ基準１１４９．１−１９９０
は、集積回路に含むことのできるテストロジックを定義
して、集積回路間の相互接続のテスト、集積回路自体の
テスト、集積回路の通常作動中における回路動作の監視
又は修正の標準的な方法を提供する。
コントローラ４の作動は、ＩＥＥＥ１１４９．１−１９
９０に詳細に説明されている。本質的に、有限長さのス
キャンチェインは、チップ境界スキャンチェイン１０に
よって形成されるチェインのように集積回路上で形成さ
れる。ＴＡＰコントローラ４は、ＩＥＥＥ基準１１４
９．１−１９９０によって定義される同期有限ステート
マシンである。ＩＥＥＥ基準１１４９．１−１９９０
は、集積回路に含むことのできるテストロジックを定義
して、集積回路間の相互接続のテスト、集積回路自体の
テスト、集積回路の通常作動中における回路動作の監視
又は修正の標準的な方法を提供する。
【００３３】集積回路２の通常作動中、ＴＡＰコントロ
ーラ４は、リセット状態にあり、その入力と出力は全て
非作動である。ＩＥＥＥ基準１１４９．１−１９９０に
よるテストアクセスポートを使用したテストを実行する
場合、ＴＡＰコントローラは前記基準の定義に従って作
動する。このようなテストモードでは、ＴＡＰコントロ
ーラ４は少なくとも１つの作動のテストモードを選択で
きる。１つの可能なテストモードはスキャンテストモー
ドであり、これはライン２４上の信号ＳＣＡＮＭＯＤＥ
を設定することにより選択される。スキャンテストモー
ドでは、集積回路２上のスキャンチェインがテストのた
めに選択される。本実施形態において、チップ境界スキ
ャンチェイン１０が信号ＳＣＡＮＭＯＤＥによって選択
される。このようなスキャンテストは、単にスキャンチ
ェインの一端にデータを入力し、同一データがスキャン
チェインの他端で出力されることを確認するためにチェ
ックをすることを含む。或いは、オン−チップの機能ロ
ジックに入力されるデータをスキャンし、１以上のクロ
ックサイクルでチップを機能的にクロックして、機能ロ
ジックの出力をスキャンするような、より複雑なスキャ
ン操作を実行できる。オン−チップの任意の接続点また
は回路をテスト用に接続してスキャンチェインを形成で
きる。チップ境界スキャンチェイン１０は、テストモー
ドで制御されて集積回路２の全ての入力／出力ポートを
接続する一連のフリップフロップである。このようなス
キャンテスティングの完全な理解はＩＥＥＥ基準１１４
９．１−１９９０を参照することから求められる。スキ
ャンテスティングをどのように実行するかの特定の例と
して、ヨーロッパ特許出願公開第０６９８８９０号、第
０７０２２３９号、第０７０２２４０号、第０７０２２
４１号、第０７０２２４２号、第０７０２２４３号、第
０７０９６８８号が挙げられる。
ーラ４は、リセット状態にあり、その入力と出力は全て
非作動である。ＩＥＥＥ基準１１４９．１−１９９０に
よるテストアクセスポートを使用したテストを実行する
場合、ＴＡＰコントローラは前記基準の定義に従って作
動する。このようなテストモードでは、ＴＡＰコントロ
ーラ４は少なくとも１つの作動のテストモードを選択で
きる。１つの可能なテストモードはスキャンテストモー
ドであり、これはライン２４上の信号ＳＣＡＮＭＯＤＥ
を設定することにより選択される。スキャンテストモー
ドでは、集積回路２上のスキャンチェインがテストのた
めに選択される。本実施形態において、チップ境界スキ
ャンチェイン１０が信号ＳＣＡＮＭＯＤＥによって選択
される。このようなスキャンテストは、単にスキャンチ
ェインの一端にデータを入力し、同一データがスキャン
チェインの他端で出力されることを確認するためにチェ
ックをすることを含む。或いは、オン−チップの機能ロ
ジックに入力されるデータをスキャンし、１以上のクロ
ックサイクルでチップを機能的にクロックして、機能ロ
ジックの出力をスキャンするような、より複雑なスキャ
ン操作を実行できる。オン−チップの任意の接続点また
は回路をテスト用に接続してスキャンチェインを形成で
きる。チップ境界スキャンチェイン１０は、テストモー
ドで制御されて集積回路２の全ての入力／出力ポートを
接続する一連のフリップフロップである。このようなス
キャンテスティングの完全な理解はＩＥＥＥ基準１１４
９．１−１９９０を参照することから求められる。スキ
ャンテスティングをどのように実行するかの特定の例と
して、ヨーロッパ特許出願公開第０６９８８９０号、第
０７０２２３９号、第０７０２２４０号、第０７０２２
４１号、第０７０２２４２号、第０７０２２４３号、第
０７０９６８８号が挙げられる。
【００３４】ＩＥＥＥ基準１１４９．１−１９９０のテ
ストアクセスポートを使用する公知のテストモードの特
徴は、スキャンチェインが有限の長さか又は閉ループで
あること、また、テストデータ出力信号ＴＤＯがテスト
データ入力信号ＴＤＩに依存するとともに、テストデー
タ入力信号との時間関係を持つことである。本実施形態
では、作動の診断モードは、ＩＥＥＥ基準１１４９．１
−１９９０と一致するオン−チップのソース／宛先ロジ
ックの診断手順を実行するために提供される。このよう
な診断テストモードでは、テストデータ出力信号ＴＤＯ
はテストデータ入力信号ＴＤＩに依存しないので、この
テストデータ入力信号との時間関係を持たない。テスト
データ入力信号ＴＤＩとテストデータ出力信号ＴＤＯと
の間のチェインは、無限の長さまたは開ループであると
考えられる。診断モードでは、ＴＡＰコントローラ４
は、全ての正常な機能を提供しながら、付加的に全二重
の、フロー制御された、束縛されない直列データを、こ
れがデータの形式であるとは気づかずに伝える転送エー
ジェントとして作動する。逆に、ＴＡＰコントローラ４
は、通常はどんなフロー制御もせずに選択されたテスト
チェインを通過する単一のデータストリームを処理す
る。
ストアクセスポートを使用する公知のテストモードの特
徴は、スキャンチェインが有限の長さか又は閉ループで
あること、また、テストデータ出力信号ＴＤＯがテスト
データ入力信号ＴＤＩに依存するとともに、テストデー
タ入力信号との時間関係を持つことである。本実施形態
では、作動の診断モードは、ＩＥＥＥ基準１１４９．１
−１９９０と一致するオン−チップのソース／宛先ロジ
ックの診断手順を実行するために提供される。このよう
な診断テストモードでは、テストデータ出力信号ＴＤＯ
はテストデータ入力信号ＴＤＩに依存しないので、この
テストデータ入力信号との時間関係を持たない。テスト
データ入力信号ＴＤＩとテストデータ出力信号ＴＤＯと
の間のチェインは、無限の長さまたは開ループであると
考えられる。診断モードでは、ＴＡＰコントローラ４
は、全ての正常な機能を提供しながら、付加的に全二重
の、フロー制御された、束縛されない直列データを、こ
れがデータの形式であるとは気づかずに伝える転送エー
ジェントとして作動する。逆に、ＴＡＰコントローラ４
は、通常はどんなフロー制御もせずに選択されたテスト
チェインを通過する単一のデータストリームを処理す
る。
【００３５】テストモードにおけるＴＡＰコントローラ
４の作動の大要を、図１及び図２を参照して説明する。
図２においては、信号ＳＣＡＮＩＮはテストデータ入力
信号ＴＤＩに直接接続しているが、一定の状況では、信
号ＳＣＡＮＩＮは信号ＴＤＩの修正バージョンであって
もよい。同様に、テストクロック信号ＴＥＳＴＣＬＫは
テストクロック信号ＴＣＫに直接接続しているが、一定
の状況では、信号ＴＣＫの修正バージョンであることが
要求される。
４の作動の大要を、図１及び図２を参照して説明する。
図２においては、信号ＳＣＡＮＩＮはテストデータ入力
信号ＴＤＩに直接接続しているが、一定の状況では、信
号ＳＣＡＮＩＮは信号ＴＤＩの修正バージョンであって
もよい。同様に、テストクロック信号ＴＥＳＴＣＬＫは
テストクロック信号ＴＣＫに直接接続しているが、一定
の状況では、信号ＴＣＫの修正バージョンであることが
要求される。
【００３６】作動のテストモードでは、テストデータ入
力信号ＴＤＩとテストモード選択信号ＴＭＳは、テスト
クロック信号ＴＣＫの制御下でＴＡＰコントローラ４に
直列形式で供給される。ステートマシン５０は、テスト
クロック信号ＴＣＫの各動作エッジでテストモード選択
信号ＴＭＳの値に作用して、ＩＥＥＥ基準１１４９．１
−１９９０によって定義されるようにその状態を反復さ
せる。テストリセット信号ＴＲＳＴ＊は、ＩＥＥＥ基準
１１４９．１−１９９０に応じた低ロジック状態にある
時、ＴＡＰコントローラ４の非同期初期化を提供する。
力信号ＴＤＩとテストモード選択信号ＴＭＳは、テスト
クロック信号ＴＣＫの制御下でＴＡＰコントローラ４に
直列形式で供給される。ステートマシン５０は、テスト
クロック信号ＴＣＫの各動作エッジでテストモード選択
信号ＴＭＳの値に作用して、ＩＥＥＥ基準１１４９．１
−１９９０によって定義されるようにその状態を反復さ
せる。テストリセット信号ＴＲＳＴ＊は、ＩＥＥＥ基準
１１４９．１−１９９０に応じた低ロジック状態にある
時、ＴＡＰコントローラ４の非同期初期化を提供する。
【００３７】命令レジスタ４４は、テストクロック信号
ＴＣＫによってクロックされて、ステートマシン５０か
らのライン８２上の命令制御入力信号の制御下でテスト
データ入力信号ＴＤＩから直列形式で命令をロードす
る。命令が、命令レジスタ４４内に直列にロードされる
と、この命令は、ステートマシン５０からのライン８４
上のデコーダ制御入力信号の制御下で、命令バス６２を
経由して命令デコーダ４６に並列に転送される。ここで
記憶された命令に従って、命令デコーダ４６は、実行さ
れるのがスキャンテストか或いは診断テストかに応じて
信号ＳＣＡＮＭＯＤＥまたは信号ＤＩＡＧＭＯＤＥのい
ずれか一方を設定する。命令レジスタ４４及び命令デコ
ーダ４６のローディングは、ＩＥＥＥ基準１１４９．１
−１９９０に従ってステートマシン５０により制御され
る。命令デコーダ４６によってデコードされた命令に応
じて、また、以下に更に説明するように、命令デコーダ
４６のライン７０上の並列出力は、データマルチプレク
サ５２を制御して、その入力の１つを出力ライン７４に
接続する。同様に、ステートマシン５０のライン７８上
の出力は、命令／データマルチプレクサ５２を制御し
て、その入力の１つをライン８０上の出力に接続する。
ＴＣＫによってクロックされて、ステートマシン５０か
らのライン８２上の命令制御入力信号の制御下でテスト
データ入力信号ＴＤＩから直列形式で命令をロードす
る。命令が、命令レジスタ４４内に直列にロードされる
と、この命令は、ステートマシン５０からのライン８４
上のデコーダ制御入力信号の制御下で、命令バス６２を
経由して命令デコーダ４６に並列に転送される。ここで
記憶された命令に従って、命令デコーダ４６は、実行さ
れるのがスキャンテストか或いは診断テストかに応じて
信号ＳＣＡＮＭＯＤＥまたは信号ＤＩＡＧＭＯＤＥのい
ずれか一方を設定する。命令レジスタ４４及び命令デコ
ーダ４６のローディングは、ＩＥＥＥ基準１１４９．１
−１９９０に従ってステートマシン５０により制御され
る。命令デコーダ４６によってデコードされた命令に応
じて、また、以下に更に説明するように、命令デコーダ
４６のライン７０上の並列出力は、データマルチプレク
サ５２を制御して、その入力の１つを出力ライン７４に
接続する。同様に、ステートマシン５０のライン７８上
の出力は、命令／データマルチプレクサ５２を制御し
て、その入力の１つをライン８０上の出力に接続する。
【００３８】ＩＤレジスタ４２は、ライン１２上の並列
の信号ＤＥＶＩＣＥＩＤを受信する。ＩＤレジスタ４２
は、チップ識別子を記憶し、そのチップ識別子は、ＩＤ
レジスタ４２からライン６８を介してテストデータ出力
信号ＴＤＯにスキャンされる。チップ識別子は集積回路
２を識別する。一つの作動モードにおいて、命令デコー
ダ４６によってデコードされた命令は、マルチプレクサ
５２が制御されてライン６８上のその入力をライン７４
上のその出力に接続し、また、命令／データマルチプレ
クサ５４が制御されてライン７４上のその入力をライン
８０上のその出力に接続する場合に、装置の一致を単に
出力するものでよい。そして、装置の一致は信号ＴＤＯ
として直列に出力される。作動の別のモードでは、ライ
ン７６上の直列出力が命令／データマルチプレクサ５４
によりライン８０に接続される場合に、テストデータ出
力信号ＴＤＯに現行命令を出力することが要求される。
の信号ＤＥＶＩＣＥＩＤを受信する。ＩＤレジスタ４２
は、チップ識別子を記憶し、そのチップ識別子は、ＩＤ
レジスタ４２からライン６８を介してテストデータ出力
信号ＴＤＯにスキャンされる。チップ識別子は集積回路
２を識別する。一つの作動モードにおいて、命令デコー
ダ４６によってデコードされた命令は、マルチプレクサ
５２が制御されてライン６８上のその入力をライン７４
上のその出力に接続し、また、命令／データマルチプレ
クサ５４が制御されてライン７４上のその入力をライン
８０上のその出力に接続する場合に、装置の一致を単に
出力するものでよい。そして、装置の一致は信号ＴＤＯ
として直列に出力される。作動の別のモードでは、ライ
ン７６上の直列出力が命令／データマルチプレクサ５４
によりライン８０に接続される場合に、テストデータ出
力信号ＴＤＯに現行命令を出力することが要求される。
【００３９】テスト作動の一つのモードでは、特定の集
積回路２のＴＡＰコントローラ４がテストデータ入力信
号ＴＤＩをテストデータ出力信号ＴＤＯに接続すること
だけが要求される。この作動モードでは、データマルチ
プレクサ５２が制御されてライン７２上のバイパスラッ
チ４８の出力をライン７４上の出力に接続し、命令／デ
ータマルチプレクサ５４が制御されてライン７４をライ
ン８０上の出力に接続する。このように、テストデータ
入力信号ＴＤＩは、ラッチ５６を介してテストデータ出
力信号ＴＤＯに接続される。
積回路２のＴＡＰコントローラ４がテストデータ入力信
号ＴＤＩをテストデータ出力信号ＴＤＯに接続すること
だけが要求される。この作動モードでは、データマルチ
プレクサ５２が制御されてライン７２上のバイパスラッ
チ４８の出力をライン７４上の出力に接続し、命令／デ
ータマルチプレクサ５４が制御されてライン７４をライ
ン８０上の出力に接続する。このように、テストデータ
入力信号ＴＤＩは、ラッチ５６を介してテストデータ出
力信号ＴＤＯに接続される。
【００４０】ラッチ５６は単に、テストデータ出力信号
ＴＤＯの時間制御をして、この信号がテストクロック信
号ＴＣＫの立ち下がりエッジに同期できるようにするた
めにだけ設けられたフリップフロップである。実行され
るテストモードがスキャンテストモードの場合、命令デ
コーダ４６が信号ＳＣＡＮＭＯＤＥを設定する。データ
マルチプレクサ５２が命令デコーダ４６により制御され
て、信号ＳＣＡＮＯＵＴを出力ライン７４に接続する。
命令／データマルチプレクサ５４もまた制御されてライ
ン７４をライン８０に接続して、信号ＳＣＡＮＯＵＴを
テストデータ出力信号ＴＤＯとして出力する。このよう
なスキャンテストモード中では、テストデータは、テス
トデータ入力信号ＴＤＩと直接接続する信号ＳＣＡＮＩ
Ｎ上の選択されたスキャンチェイン内にスキャンされ
る。スキャンテスティング、特に境界スキャンテスティ
ングは、ＩＥＥＥ基準１１４９．１−１９９０に十分に
説明されている。実行されるテストに応じた付加制御信
号が選択スキャンチェインに供給されて必要なテスト作
動を実行する必要がある。
ＴＤＯの時間制御をして、この信号がテストクロック信
号ＴＣＫの立ち下がりエッジに同期できるようにするた
めにだけ設けられたフリップフロップである。実行され
るテストモードがスキャンテストモードの場合、命令デ
コーダ４６が信号ＳＣＡＮＭＯＤＥを設定する。データ
マルチプレクサ５２が命令デコーダ４６により制御され
て、信号ＳＣＡＮＯＵＴを出力ライン７４に接続する。
命令／データマルチプレクサ５４もまた制御されてライ
ン７４をライン８０に接続して、信号ＳＣＡＮＯＵＴを
テストデータ出力信号ＴＤＯとして出力する。このよう
なスキャンテストモード中では、テストデータは、テス
トデータ入力信号ＴＤＩと直接接続する信号ＳＣＡＮＩ
Ｎ上の選択されたスキャンチェイン内にスキャンされ
る。スキャンテスティング、特に境界スキャンテスティ
ングは、ＩＥＥＥ基準１１４９．１−１９９０に十分に
説明されている。実行されるテストに応じた付加制御信
号が選択スキャンチェインに供給されて必要なテスト作
動を実行する必要がある。
【００４１】本実施形態では、命令デコーダ４６がライ
ン２６上の信号ＤＩＡＧＭＯＤＥを設定する場合に診断
モードに入る。更に、データマルチプレクサ５２が制御
されてライン３６上の信号ＤＩＡＧＳＣＡＮＯＵＴをラ
イン７４上の出力に接続する。これは、命令／データマ
ルチプレクサ５４を介してライン８０に、またラッチ５
６を介してテストデータ出力信号ＴＤＯに順次接続され
る。
ン２６上の信号ＤＩＡＧＭＯＤＥを設定する場合に診断
モードに入る。更に、データマルチプレクサ５２が制御
されてライン３６上の信号ＤＩＡＧＳＣＡＮＯＵＴをラ
イン７４上の出力に接続する。これは、命令／データマ
ルチプレクサ５４を介してライン８０に、またラッチ５
６を介してテストデータ出力信号ＴＤＯに順次接続され
る。
【００４２】診断モードにおいて、テストデータ入力信
号ＴＤＩとテストデータ出力信号ＴＤＯとの間の直列デ
ータフローは、スキャンテストモードに対抗するものと
しての無限の長さのシフトレジスタを通ると考えられ
る。このモードにおいて直列データフローは有限の長さ
のシフトレジスタ（シフトレジスタチェイン）を通る。
診断モードでは、テストデータ入力信号ＴＤＩとしてテ
ストアクセスポート内にシフトされた一連のビットパタ
ーンは、テストデータ出力信号としてテストアクセスポ
ートの外にシフトされた一連のビットパターンに反映さ
れない。診断データの通信は、ホストからターゲットへ
及びターゲットからホストへ（読み出し及び書き込み）
のメモリアクセス要求、ＣＰＵレジスタの状態情報、メ
モリアクセス要求に応答してホストメモリまたはターゲ
ットメモリから読み出されたデータ、ＣＰＵレジスタ内
にロードするための状態データ、及びターゲットＣＰＵ
によってアクセスされるメモリアドレスに関する情報を
含む。このように、診断モードは、データの非割り込み
モニタリングまたはデータの割り込みローディングを含
む。
号ＴＤＩとテストデータ出力信号ＴＤＯとの間の直列デ
ータフローは、スキャンテストモードに対抗するものと
しての無限の長さのシフトレジスタを通ると考えられ
る。このモードにおいて直列データフローは有限の長さ
のシフトレジスタ（シフトレジスタチェイン）を通る。
診断モードでは、テストデータ入力信号ＴＤＩとしてテ
ストアクセスポート内にシフトされた一連のビットパタ
ーンは、テストデータ出力信号としてテストアクセスポ
ートの外にシフトされた一連のビットパターンに反映さ
れない。診断データの通信は、ホストからターゲットへ
及びターゲットからホストへ（読み出し及び書き込み）
のメモリアクセス要求、ＣＰＵレジスタの状態情報、メ
モリアクセス要求に応答してホストメモリまたはターゲ
ットメモリから読み出されたデータ、ＣＰＵレジスタ内
にロードするための状態データ、及びターゲットＣＰＵ
によってアクセスされるメモリアドレスに関する情報を
含む。このように、診断モードは、データの非割り込み
モニタリングまたはデータの割り込みローディングを含
む。
【００４３】診断モードにおいて、テストアクセスポー
ト内にシフトされた直列データは、任意の所望の手段、
例えば、データチャンクを表す開始ビット及び停止ビッ
トでエンコードできる単一方向直列データストリームで
ある。同様に、テストアクセスポートを介してシフトア
ウトされたデータは、任意の所望の手段、例えば、デー
タチャンクを表す開始ビット及び停止ビットでエンコー
ドできる１方向直列データストリームである。通常、シ
フトインされたデータ及びシフトアウトされたデータ
は、同様の方法でエンコードされる。１方向入力及び出
力データストリームは、全二重の２方向直列通信を可能
にするために同時に使用される。一連の直列データビッ
トは情報バイトを構成できる。
ト内にシフトされた直列データは、任意の所望の手段、
例えば、データチャンクを表す開始ビット及び停止ビッ
トでエンコードできる単一方向直列データストリームで
ある。同様に、テストアクセスポートを介してシフトア
ウトされたデータは、任意の所望の手段、例えば、デー
タチャンクを表す開始ビット及び停止ビットでエンコー
ドできる１方向直列データストリームである。通常、シ
フトインされたデータ及びシフトアウトされたデータ
は、同様の方法でエンコードされる。１方向入力及び出
力データストリームは、全二重の２方向直列通信を可能
にするために同時に使用される。一連の直列データビッ
トは情報バイトを構成できる。
【００４４】本実施形態において、通常テストモードに
加えて作動の診断モードが提供されると、集積回路２に
は、図３に示すように、ＴＡＰコントローラ４とオン−
チップソース／宛先ロジックとの間をインタフェースす
るデータアダプタ９０が備えられる。データアダプタ９
０は、ＴＡＰコントローラ４からの入力として、ライン
２８上のスキャンデータ入力信号ＳＣＡＮＩＮと、ライ
ン３８上のテストクロック信号ＴＥＳＴＣＬＫと、ライ
ン２６上の診断モードＤＩＡＧＭＯＤＥの選択を示す信
号と、を受信する。データアダプタ９０は、ＴＡＰコン
トローラ４にライン３６上の信号ＤＩＡＧＳＣＡＮＯＵ
Ｔを出力する。データアダプタ９０は、ライン９２上の
送信データバスＴＸＤＡＴＡのオン−チップソース／宛
先ロジックからデータを受信し、ライン９４上の受信デ
ータバスＲＸＤＡＴＡのオン−チップソース／宛先ロジ
ックにデータを出力する。データアダプタ９０は、ライ
ン９６上の送信有効信号ＴＸＶＡＬＩＤを入力し、ライ
ン９８上の送信肯定応答信号ＴＸＡＣＫを出力する。両
信号は、送信データバスＴＸＤＡＴＡに関連する制御信
号である。データアダプタ９０は、ライン１００上の受
信有効信号ＲＸＶＡＬＩＤを出力し、ライン１０２上の
受信肯定応答信号ＲＸＡＣＫを入力する。両信号は、受
信データバスＲＸＤＡＴＡに関連する制御信号である。
加えて作動の診断モードが提供されると、集積回路２に
は、図３に示すように、ＴＡＰコントローラ４とオン−
チップソース／宛先ロジックとの間をインタフェースす
るデータアダプタ９０が備えられる。データアダプタ９
０は、ＴＡＰコントローラ４からの入力として、ライン
２８上のスキャンデータ入力信号ＳＣＡＮＩＮと、ライ
ン３８上のテストクロック信号ＴＥＳＴＣＬＫと、ライ
ン２６上の診断モードＤＩＡＧＭＯＤＥの選択を示す信
号と、を受信する。データアダプタ９０は、ＴＡＰコン
トローラ４にライン３６上の信号ＤＩＡＧＳＣＡＮＯＵ
Ｔを出力する。データアダプタ９０は、ライン９２上の
送信データバスＴＸＤＡＴＡのオン−チップソース／宛
先ロジックからデータを受信し、ライン９４上の受信デ
ータバスＲＸＤＡＴＡのオン−チップソース／宛先ロジ
ックにデータを出力する。データアダプタ９０は、ライ
ン９６上の送信有効信号ＴＸＶＡＬＩＤを入力し、ライ
ン９８上の送信肯定応答信号ＴＸＡＣＫを出力する。両
信号は、送信データバスＴＸＤＡＴＡに関連する制御信
号である。データアダプタ９０は、ライン１００上の受
信有効信号ＲＸＶＡＬＩＤを出力し、ライン１０２上の
受信肯定応答信号ＲＸＡＣＫを入力する。両信号は、受
信データバスＲＸＤＡＴＡに関連する制御信号である。
【００４５】データアダプタ９０は、受信シフトレジス
タ１１４と、受信バッファ１１６と、受信制御ロジック
１１０と、受信フロー制御状態フリップフロップ１２０
と、送信フロー制御状態フリップフロップ１２４と、送
信シフトレジスタ１１８と、送信制御ロジック１１２
と、を含んで構成される。受信シフトレジスタ１１４
は、ライン２８上の信号ＳＣＡＮＩＮと受信制御ロジッ
ク１１０からのライン１２６上の制御信号とを受信し、
バス１３０上に並列データを出力して受信バッファ１１
６への入力を形成する。受信バッファ１１６は、更に受
信制御ロジック１１０からのライン１２８上の制御信号
を受信し、ライン９４上に受信データバス信号ＲＸＤＡ
ＴＡを発生する。受信制御ロジック１１０は、更にライ
ン１００上に信号ＲＸＶＡＬＩＤを発生し、ライン１０
２上の信号ＲＸＡＣＫを受信し、ライン２６上の信号Ｄ
ＩＡＧＭＯＤＥを受信し、ライン１３４及び１３２上に
信号ＳＴＡＲＴＤＡＴＡ及びＡＣＫＲＸをそれぞれ発生
する。受信フロー制御状態フリップフロップ１２０は、
信号ＳＴＡＲＴＤＡＴＡとライン１３６上の信号ＴＸＳ
ＥＮＤＡＣＫとを受信し、送信制御ロジック１１２への
信号ＲＸＳＥＮＤＡＣＫをライン１４２上に出力する。
送信フロー制御状態フリップフロップ１２４は、信号Ａ
ＣＫＲＸとライン１３８上の信号ＴＸＳＥＮＤＢＹＴＥ
とを受信し、送信制御ロジック１１２への信号ＴＸＷＡ
ＩＴＡＣＫをライン１４０上に出力する。送信制御ロジ
ック１１２は、更にライン２６上の信号ＤＩＡＧＭＯＤ
Ｅとライン９６上の信号ＴＸＶＡＬＩＤとを受信し、信
号ＴＸＡＣＫをライン９８上に、送信シフトレジスタ１
１８への制御信号をライン１４４上に、並列信号ＳＥＲ
ＣＯＮＴを送信シフトレジスタ１１８に出力する。送信
シフトレジスタ１１８は、更にライン９２上の並列デー
タバスＴＸＤＡＴＡを受信し、ライン３６上に信号ＤＩ
ＡＧＳＣＡＮＯＵＴを出力する。
タ１１４と、受信バッファ１１６と、受信制御ロジック
１１０と、受信フロー制御状態フリップフロップ１２０
と、送信フロー制御状態フリップフロップ１２４と、送
信シフトレジスタ１１８と、送信制御ロジック１１２
と、を含んで構成される。受信シフトレジスタ１１４
は、ライン２８上の信号ＳＣＡＮＩＮと受信制御ロジッ
ク１１０からのライン１２６上の制御信号とを受信し、
バス１３０上に並列データを出力して受信バッファ１１
６への入力を形成する。受信バッファ１１６は、更に受
信制御ロジック１１０からのライン１２８上の制御信号
を受信し、ライン９４上に受信データバス信号ＲＸＤＡ
ＴＡを発生する。受信制御ロジック１１０は、更にライ
ン１００上に信号ＲＸＶＡＬＩＤを発生し、ライン１０
２上の信号ＲＸＡＣＫを受信し、ライン２６上の信号Ｄ
ＩＡＧＭＯＤＥを受信し、ライン１３４及び１３２上に
信号ＳＴＡＲＴＤＡＴＡ及びＡＣＫＲＸをそれぞれ発生
する。受信フロー制御状態フリップフロップ１２０は、
信号ＳＴＡＲＴＤＡＴＡとライン１３６上の信号ＴＸＳ
ＥＮＤＡＣＫとを受信し、送信制御ロジック１１２への
信号ＲＸＳＥＮＤＡＣＫをライン１４２上に出力する。
送信フロー制御状態フリップフロップ１２４は、信号Ａ
ＣＫＲＸとライン１３８上の信号ＴＸＳＥＮＤＢＹＴＥ
とを受信し、送信制御ロジック１１２への信号ＴＸＷＡ
ＩＴＡＣＫをライン１４０上に出力する。送信制御ロジ
ック１１２は、更にライン２６上の信号ＤＩＡＧＭＯＤ
Ｅとライン９６上の信号ＴＸＶＡＬＩＤとを受信し、信
号ＴＸＡＣＫをライン９８上に、送信シフトレジスタ１
１８への制御信号をライン１４４上に、並列信号ＳＥＲ
ＣＯＮＴを送信シフトレジスタ１１８に出力する。送信
シフトレジスタ１１８は、更にライン９２上の並列デー
タバスＴＸＤＡＴＡを受信し、ライン３６上に信号ＤＩ
ＡＧＳＣＡＮＯＵＴを出力する。
【００４６】図にはその接続は示されてはいないが、デ
ータアダプタ９０には任意にオン−チップシステムクロ
ックからの入力が供給される。データアダプタとオン−
チップソース／宛先ロジックとの間のデータ及び制御信
号が、オン−チップソース／宛先ロジックのクロックと
同期する必要がある場合には、システムクロックは同期
実行のために使用できる。データアダプタ９０は、信号
ＴＥＳＴＣＬＫ（信号ＴＣＫから引き出された）によっ
てクロックされたＴＡＰコントローラからソース／宛先
ロジックの内部機能のクロック環境まで、また、ソース
／宛先ロジックのクロック環境から信号ＴＥＳＴＣＬＫ
によってクロックされたＴＡＰコントローラまでの直列
データの同期を実行する。図には示されていないが、Ｔ
ＡＰコントローラ４は任意にスキャンイネーブル信号を
データアダプタ９０に供給してもよい。このようなスキ
ャンイネーブル信号は、ＴＡＰコントローラがテストデ
ータ出力信号ＴＤＯへのデータ出力用スキャンパスを選
択したことを示す。
ータアダプタ９０には任意にオン−チップシステムクロ
ックからの入力が供給される。データアダプタとオン−
チップソース／宛先ロジックとの間のデータ及び制御信
号が、オン−チップソース／宛先ロジックのクロックと
同期する必要がある場合には、システムクロックは同期
実行のために使用できる。データアダプタ９０は、信号
ＴＥＳＴＣＬＫ（信号ＴＣＫから引き出された）によっ
てクロックされたＴＡＰコントローラからソース／宛先
ロジックの内部機能のクロック環境まで、また、ソース
／宛先ロジックのクロック環境から信号ＴＥＳＴＣＬＫ
によってクロックされたＴＡＰコントローラまでの直列
データの同期を実行する。図には示されていないが、Ｔ
ＡＰコントローラ４は任意にスキャンイネーブル信号を
データアダプタ９０に供給してもよい。このようなスキ
ャンイネーブル信号は、ＴＡＰコントローラがテストデ
ータ出力信号ＴＤＯへのデータ出力用スキャンパスを選
択したことを示す。
【００４７】データアダプタ９０は、ＴＡＰコントロー
ラ４を介したオフ−チップからの１方向直列データをオ
ン−チップソース／宛先ロジックで使用するのにより適
したフォーマットに変換する。逆に、データアダプタ９
０は、オン−チップソース／宛先ロジックにより供給さ
れるデータフォーマットを１方向直列データに変換す
る。好ましい実施形態においては、並列８ビット又はバ
イトの形式でデータをオン−チップソース／宛先ロジッ
クに供給するのが望ましい。しかしながら、特に受信デ
ータバスＲＸＤＡＴＡ及び送信データバスＴＸＢＵＳ
は、１バイト幅よりも１ビット幅のみでもよい。また、
受信及び送信データバスＲＸＢＵＳとＴＸＢＵＳは、複
数バイト幅のバスであってもよい。
ラ４を介したオフ−チップからの１方向直列データをオ
ン−チップソース／宛先ロジックで使用するのにより適
したフォーマットに変換する。逆に、データアダプタ９
０は、オン−チップソース／宛先ロジックにより供給さ
れるデータフォーマットを１方向直列データに変換す
る。好ましい実施形態においては、並列８ビット又はバ
イトの形式でデータをオン−チップソース／宛先ロジッ
クに供給するのが望ましい。しかしながら、特に受信デ
ータバスＲＸＤＡＴＡ及び送信データバスＴＸＢＵＳ
は、１バイト幅よりも１ビット幅のみでもよい。また、
受信及び送信データバスＲＸＢＵＳとＴＸＢＵＳは、複
数バイト幅のバスであってもよい。
【００４８】データアダプタ９０は、受信及び送信の両
データの「フロー制御」の機能を実行する。直列データ
は、受信端部がこのデータを受信できる容量を有してデ
ータ損失または低下を防止する時は、ＴＡＰコントロー
ラ４を（どちらの方向でも）単に通過するだけである。
受信端部がより多くのデータを受信する用意があること
の通信は、そのような情報を反対方向に送信することに
より実行される。これはフロー制御プロトコルを構成す
る。本実施形態におけるデータアダプタ９０は、オン−
チップソース／宛先ロジックとの通信のために１方向直
列データの並列フォーマットへの変換を提供する。この
ように、フロー制御プロトコルはまた、データアダプタ
９０とオン−チップソース／宛先ロジックとの間で必要
である。
データの「フロー制御」の機能を実行する。直列データ
は、受信端部がこのデータを受信できる容量を有してデ
ータ損失または低下を防止する時は、ＴＡＰコントロー
ラ４を（どちらの方向でも）単に通過するだけである。
受信端部がより多くのデータを受信する用意があること
の通信は、そのような情報を反対方向に送信することに
より実行される。これはフロー制御プロトコルを構成す
る。本実施形態におけるデータアダプタ９０は、オン−
チップソース／宛先ロジックとの通信のために１方向直
列データの並列フォーマットへの変換を提供する。この
ように、フロー制御プロトコルはまた、データアダプタ
９０とオン−チップソース／宛先ロジックとの間で必要
である。
【００４９】このように、このフロー制御は２つの境
界、ＴＡＰコントローラ４とデータアダプタ９０との間
の境界、及びデータアダプタ９０とこのデータアダプタ
９０がインタフェースするオン−チップソース／宛先ロ
ジックとの間の境界、を越えて実行される。ＴＡＰコン
トローラ４とデータアダプタ９０との間のフロー制御を
提供するには、テストデータ入力信号ＴＤＩライン及び
テストデータ出力信号ライン上の１方向データが、図４
(a) に示されるような開始及び停止ビットでエンコード
される。ビットフロー制御プロトコルは、２つの開始ビ
ットＳ１及びＳ２、１つの停止ビットＥ１で信号を送る
ゼロ復帰方式（ＲＴＺ）である。開始ビットと停止ビッ
トとの間にはデータのバイトが含まれる。このフォーマ
ットの直列データは、ＴＡＰコントローラ４のテストデ
ータ入力信号ＴＤＩからライン２８上の信号ＳＣＡＮＩ
Ｎまで通過してデータアダプタ９０に入力される。デー
タアダプタ９０の受信制御ロジック１１０は、直列デー
タ信号ＳＣＡＮＩＮを受信する。受信制御信号が２つの
連続した直列ビットを開始ビットＳ１及びＳ２として認
識すると、受信シフトレジスタ１１４がライン１２６上
で制御されて、データバイトを内部で形成する次の連続
した８ビットを直列にロードする。
界、ＴＡＰコントローラ４とデータアダプタ９０との間
の境界、及びデータアダプタ９０とこのデータアダプタ
９０がインタフェースするオン−チップソース／宛先ロ
ジックとの間の境界、を越えて実行される。ＴＡＰコン
トローラ４とデータアダプタ９０との間のフロー制御を
提供するには、テストデータ入力信号ＴＤＩライン及び
テストデータ出力信号ライン上の１方向データが、図４
(a) に示されるような開始及び停止ビットでエンコード
される。ビットフロー制御プロトコルは、２つの開始ビ
ットＳ１及びＳ２、１つの停止ビットＥ１で信号を送る
ゼロ復帰方式（ＲＴＺ）である。開始ビットと停止ビッ
トとの間にはデータのバイトが含まれる。このフォーマ
ットの直列データは、ＴＡＰコントローラ４のテストデ
ータ入力信号ＴＤＩからライン２８上の信号ＳＣＡＮＩ
Ｎまで通過してデータアダプタ９０に入力される。デー
タアダプタ９０の受信制御ロジック１１０は、直列デー
タ信号ＳＣＡＮＩＮを受信する。受信制御信号が２つの
連続した直列ビットを開始ビットＳ１及びＳ２として認
識すると、受信シフトレジスタ１１４がライン１２６上
で制御されて、データバイトを内部で形成する次の連続
した８ビットを直列にロードする。
【００５０】２つの連続した開始ビットＳ１及びＳ２に
応答して、受信制御ロジック１１０はまた、受信フロー
制御状態フリップフロップ１２０を設定するライン１３
４上の信号ＳＴＡＲＴＤＡＴＡを設定する。設定される
と、受信フロー制御状態フリップフロップ１２０は、順
次、ライン１４２上の信号ＲＸＳＥＮＤＡＣＫを設定
し、この信号により、送信制御ロジック１１２は、図４
(b) に示される形式でテストデータ出力信号ＴＤＯに肯
定応答信号を送る。この肯定応答信号は、開始肯定応答
ビットＡＣＫと停止ビットＥ１のみを含んで構成され
る。これらのビットは、ライン１４４上の信号の制御下
でライン１５０上の信号ＳＥＲＣＯＮＴとして送信シフ
トレジスタ１１８に並列に直接ロードされ、信号ＤＩＡ
ＧＳＣＡＮＯＵＴとして、図４(b) の直列形式で送信シ
フトレジスタ１１８から出力される。肯定応答信号が送
られると、送信制御ロジック１１２は、ライン１３６上
に信号ＴＸＳＥＮＤＡＣＫを設定して、受信フロー制御
状態フリップフロップをリセットし、信号ＲＸＳＥＮＤ
ＡＣＫをリセットする。
応答して、受信制御ロジック１１０はまた、受信フロー
制御状態フリップフロップ１２０を設定するライン１３
４上の信号ＳＴＡＲＴＤＡＴＡを設定する。設定される
と、受信フロー制御状態フリップフロップ１２０は、順
次、ライン１４２上の信号ＲＸＳＥＮＤＡＣＫを設定
し、この信号により、送信制御ロジック１１２は、図４
(b) に示される形式でテストデータ出力信号ＴＤＯに肯
定応答信号を送る。この肯定応答信号は、開始肯定応答
ビットＡＣＫと停止ビットＥ１のみを含んで構成され
る。これらのビットは、ライン１４４上の信号の制御下
でライン１５０上の信号ＳＥＲＣＯＮＴとして送信シフ
トレジスタ１１８に並列に直接ロードされ、信号ＤＩＡ
ＧＳＣＡＮＯＵＴとして、図４(b) の直列形式で送信シ
フトレジスタ１１８から出力される。肯定応答信号が送
られると、送信制御ロジック１１２は、ライン１３６上
に信号ＴＸＳＥＮＤＡＣＫを設定して、受信フロー制御
状態フリップフロップをリセットし、信号ＲＸＳＥＮＤ
ＡＣＫをリセットする。
【００５１】本実施形態で使用されるフロー制御プロト
コルによれば、信号ＳＥＲＣＯＮＴは、開始ビットＳ１
とＳ２及び停止ビットＥ１とを送信シフトレジスタ１１
８内に直接ロードするのを許可する３ビット信号であ
る。ＴＡＰコントローラ４を介して出力され、オン−チ
ップソース／宛先ロジックによって示されるデータバイ
トが送信データバスＴＸＤＡＴＡ上に現れると、このデ
ータバイトは送信制御ロジック１１２の制御下で送信シ
フトレジスタ１１８内に並列にロードされ、送信制御ロ
ジック１１２は、図４(a) に示されるフォーマットの信
号を直列にシフトする前に、信号ＳＥＲＣＯＮＴを形成
する開始ビットＳ１、Ｓ２及び停止ビットＥ１を送信シ
フトレジスタ内の適宜なビット位置に直接ロードする。
肯定応答信号を送ると、送信制御ロジック１１２は単一
の開始ビットと停止ビットを送信シフトレジスタ１１８
内に直接ロードしてから、それらを全て直列にシフトす
る。
コルによれば、信号ＳＥＲＣＯＮＴは、開始ビットＳ１
とＳ２及び停止ビットＥ１とを送信シフトレジスタ１１
８内に直接ロードするのを許可する３ビット信号であ
る。ＴＡＰコントローラ４を介して出力され、オン−チ
ップソース／宛先ロジックによって示されるデータバイ
トが送信データバスＴＸＤＡＴＡ上に現れると、このデ
ータバイトは送信制御ロジック１１２の制御下で送信シ
フトレジスタ１１８内に並列にロードされ、送信制御ロ
ジック１１２は、図４(a) に示されるフォーマットの信
号を直列にシフトする前に、信号ＳＥＲＣＯＮＴを形成
する開始ビットＳ１、Ｓ２及び停止ビットＥ１を送信シ
フトレジスタ内の適宜なビット位置に直接ロードする。
肯定応答信号を送ると、送信制御ロジック１１２は単一
の開始ビットと停止ビットを送信シフトレジスタ１１８
内に直接ロードしてから、それらを全て直列にシフトす
る。
【００５２】受信制御ロジック１１０が信号ＳＣＡＮＩ
Ｎの停止ビットＥ１を受信すると、データバイトは受信
シフトレジスタ１１４内にロードされ、受信制御ロジッ
ク１１０の制御下でデータバイトはバス１３０上を受信
シフトレジスタ１１４から受信バッファ１１６まで転送
される。データバイトが受信バッファ１１６内にロード
されると、このデータバイトは、ライン１００上の信号
ＲＸＶＡＬＩＤも設定する受信制御ロジック１１０の制
御下でバスＲＸＤＡＴＡ上に出力される。信号ＲＸＶＡ
ＬＩＤに応答して、オン−チップソース／宛先ロジック
はＲＸＢＵＳ上のデータバイトを受け入れ、この受信を
ライン１０２上の信号ＲＸＡＣＫを設定することによっ
て示す。信号ＲＸＡＣＫに応答して、受信制御ロジック
１１０は、信号ＲＸＶＡＬＩＤをリセットし、受信シフ
トレジスタ１１４内に別のデータバイトがある場合は、
信号ＲＡＶＡＬＩＤを再度設定する前にこれを受信バッ
ファ１１６に転送する。
Ｎの停止ビットＥ１を受信すると、データバイトは受信
シフトレジスタ１１４内にロードされ、受信制御ロジッ
ク１１０の制御下でデータバイトはバス１３０上を受信
シフトレジスタ１１４から受信バッファ１１６まで転送
される。データバイトが受信バッファ１１６内にロード
されると、このデータバイトは、ライン１００上の信号
ＲＸＶＡＬＩＤも設定する受信制御ロジック１１０の制
御下でバスＲＸＤＡＴＡ上に出力される。信号ＲＸＶＡ
ＬＩＤに応答して、オン−チップソース／宛先ロジック
はＲＸＢＵＳ上のデータバイトを受け入れ、この受信を
ライン１０２上の信号ＲＸＡＣＫを設定することによっ
て示す。信号ＲＸＡＣＫに応答して、受信制御ロジック
１１０は、信号ＲＸＶＡＬＩＤをリセットし、受信シフ
トレジスタ１１４内に別のデータバイトがある場合は、
信号ＲＡＶＡＬＩＤを再度設定する前にこれを受信バッ
ファ１１６に転送する。
【００５３】受信バッファ１１６が好ましい実施形態に
おいて提供される。これは、データの受信をオーバーラ
ップする公知のトークンを２つの開始ビットが受信され
るとすぐに送信させ、また、連続したバイトを、各バイ
トの間にどんな隙間もなしに転送させることによって、
効果的なデータ転送速度を維持する。データバッファリ
ングもまた送信側に設けることができる。
おいて提供される。これは、データの受信をオーバーラ
ップする公知のトークンを２つの開始ビットが受信され
るとすぐに送信させ、また、連続したバイトを、各バイ
トの間にどんな隙間もなしに転送させることによって、
効果的なデータ転送速度を維持する。データバッファリ
ングもまた送信側に設けることができる。
【００５４】オン−チップソース／宛先ロジックは、デ
ータバイトをＴＸＤＡＴＡバス９２上のデータアダプタ
９０に並列に転送する。オン−チップソース／宛先ロジ
ックが、転送されるデータバイトを有している時は、ラ
イン９６上の信号ＴＸＶＡＬＩＤが設定される。信号Ｔ
ＸＶＡＬＩＤが設定されるのに応答して、送信制御ロジ
ック１１２が、ライン１４４を介して送信シフトレジス
タ１１８を制御してＴＸＤＡＴＡバス上のデータバイト
を並列にロードする。更に、ライン１５０を使用して、
送信制御ロジック１１２は、適宜な開始ビットＳ１とＳ
２及び停止ビットＥ１を送信シフトレジスタ１１８内に
ロードする。そして、再びライン１４４を介した送信制
御ロジック１１２の制御下で、２つの開始ビットと１つ
の停止ビットを含むデータバイトが信号ＤＩＡＧＳＣＡ
ＮＯＵＴとして送信シフトレジスタ１１８から外に直列
にシフトされ、これはＴＡＰコントローラ４を介して信
号ＴＤＯに接続される。バスＴＸＤＡＴＡ上のデータバ
イトがシフトレジスタ内にロードされると、送信制御ロ
ジック１１２は、ライン９８上に信号ＴＸＡＣＫを設定
してオン−チップソース／宛先ロジックへのデータバイ
トの受信の肯定応答をする。そして、オン−チップソー
ス／宛先ロジックは別のデータバイトを送信できる。デ
ータバッファリングが、必要に応じて送信シフトレジス
タ１１８と関連して提供される。
ータバイトをＴＸＤＡＴＡバス９２上のデータアダプタ
９０に並列に転送する。オン−チップソース／宛先ロジ
ックが、転送されるデータバイトを有している時は、ラ
イン９６上の信号ＴＸＶＡＬＩＤが設定される。信号Ｔ
ＸＶＡＬＩＤが設定されるのに応答して、送信制御ロジ
ック１１２が、ライン１４４を介して送信シフトレジス
タ１１８を制御してＴＸＤＡＴＡバス上のデータバイト
を並列にロードする。更に、ライン１５０を使用して、
送信制御ロジック１１２は、適宜な開始ビットＳ１とＳ
２及び停止ビットＥ１を送信シフトレジスタ１１８内に
ロードする。そして、再びライン１４４を介した送信制
御ロジック１１２の制御下で、２つの開始ビットと１つ
の停止ビットを含むデータバイトが信号ＤＩＡＧＳＣＡ
ＮＯＵＴとして送信シフトレジスタ１１８から外に直列
にシフトされ、これはＴＡＰコントローラ４を介して信
号ＴＤＯに接続される。バスＴＸＤＡＴＡ上のデータバ
イトがシフトレジスタ内にロードされると、送信制御ロ
ジック１１２は、ライン９８上に信号ＴＸＡＣＫを設定
してオン−チップソース／宛先ロジックへのデータバイ
トの受信の肯定応答をする。そして、オン−チップソー
ス／宛先ロジックは別のデータバイトを送信できる。デ
ータバッファリングが、必要に応じて送信シフトレジス
タ１１８と関連して提供される。
【００５５】送信シフトレジスタ１１８が送信制御ロジ
ック１１２に制御されて、図４(a)に示される形式の直
列データを出力すると、送信制御ロジック１１２はま
た、ライン１３８上に信号ＴＸＳＥＮＤＢＹＴＥを設定
し、この信号は送信フロー制御状態フリップフロップ１
２４を設定する。この信号に応答して、送信フロー制御
状態フリップフロップ１２４はライン１４０上に信号Ｔ
ＸＷＡＩＴＡＣＫを設定する。信号ＴＸＷＡＩＴＡＣＫ
が設定されると、データバイトが受信されたことをオン
−チップソース／宛先ロジックが肯定応答するのを送信
制御ロジック１１２は待つ。オン−チップソース／宛先
ロジックは送信データバイトをうまく受信すると、図４
(b) に示されるタイプの肯定応答信号をテストデータ入
力信号ＴＤＩに送る。ライン２８上の信号ＳＣＡＮＩＮ
のような肯定応答信号を受信すると、受信制御ロジック
１１０は、ライン１３２上に信号ＡＣＫＲＸを設定し
て、送信フロー制御状態フリップフロップ１２４をリセ
ットさせ、結果として信号ＴＸＷＡＩＴＡＣＫをリセッ
トさせる。そして、送信制御ロジック１１２は、オン−
チップソース／宛先ロジックからの次の並列データバイ
トの受信及び送信のための準備をする。
ック１１２に制御されて、図４(a)に示される形式の直
列データを出力すると、送信制御ロジック１１２はま
た、ライン１３８上に信号ＴＸＳＥＮＤＢＹＴＥを設定
し、この信号は送信フロー制御状態フリップフロップ１
２４を設定する。この信号に応答して、送信フロー制御
状態フリップフロップ１２４はライン１４０上に信号Ｔ
ＸＷＡＩＴＡＣＫを設定する。信号ＴＸＷＡＩＴＡＣＫ
が設定されると、データバイトが受信されたことをオン
−チップソース／宛先ロジックが肯定応答するのを送信
制御ロジック１１２は待つ。オン−チップソース／宛先
ロジックは送信データバイトをうまく受信すると、図４
(b) に示されるタイプの肯定応答信号をテストデータ入
力信号ＴＤＩに送る。ライン２８上の信号ＳＣＡＮＩＮ
のような肯定応答信号を受信すると、受信制御ロジック
１１０は、ライン１３２上に信号ＡＣＫＲＸを設定し
て、送信フロー制御状態フリップフロップ１２４をリセ
ットさせ、結果として信号ＴＸＷＡＩＴＡＣＫをリセッ
トさせる。そして、送信制御ロジック１１２は、オン−
チップソース／宛先ロジックからの次の並列データバイ
トの受信及び送信のための準備をする。
【００５６】図５は、ホストメモリとターゲットメモリ
との間の接続を確立するのにどのようにデータアダプタ
９０を使用するかを系統図形式で示す。集積回路２は、
相互の間をオフ−チップで通信し、また、上記信号を使
用してオン−チップで回路と通信する、ＴＡＰコントロ
ーラ４とデータアダプタ９０とを含んで構成される。図
５において、上述の信号に相当する信号には同様の参照
符号を使用する。図５から明らかなように、集積回路２
はまた、メモリバスアダプタ１６０と、ターゲットＣＰ
Ｕ１６２と、オン−チップメモリ１６４と、を含んで構
成される。集積回路２には、ターゲットＣＰＵ１６２及
びオン−チップメモリ１６４とインタフェースするメモ
リバス１６６が備えられる。メモリバス１６６はまた、
オフ−チップメモリ１７４に接続する。オフ−チップの
テストアクセスポート信号ＴＣＫ、ＴＭＳ、ＴＤＩ、Ｔ
ＤＯ及びＴＲＳＴ＊が、ＴＡＰコントローライニシャラ
イザ１７６に接続しており、このＴＡＰコントローライ
ニシャライザ１７６は、それ自体別のデータアダプタ１
８０からライン１７８上の直列データ入力信号ＳＥＲＩ
Ｎを受信し、データアダプタ１８０へライン１７９上の
直列データ出力信号ＳＥＲＯＵＴを出力する。この別の
データアダプタ１８０は、ライン１９０、１８８及び１
８６上の信号ＥＸＴＲＸＤＡＴＡ、ＥＸＴＲＸＶＡＬＩ
Ｄ及びＥＸＴＴＸＡＣＫを、別のメモリバスアダプタ１
９４に出力し、ライン１８４、１８２及び１９２上の信
号ＥＸＴＴＸＤＡＴＡ、ＥＸＴＴＸＶＡＬＩＤ及びＥＸ
ＴＲＸＡＣＫをメモリバスアダプタ１９４から受信す
る。メモリバスアダプタ１９４は外部メモリバス１９８
に接続される。ホストＣＰＵ２００は、外部メモリバス
１９８に接続され、別のオフ−チップメモリ２０２も外
部メモリバス１９８に接続される。
との間の接続を確立するのにどのようにデータアダプタ
９０を使用するかを系統図形式で示す。集積回路２は、
相互の間をオフ−チップで通信し、また、上記信号を使
用してオン−チップで回路と通信する、ＴＡＰコントロ
ーラ４とデータアダプタ９０とを含んで構成される。図
５において、上述の信号に相当する信号には同様の参照
符号を使用する。図５から明らかなように、集積回路２
はまた、メモリバスアダプタ１６０と、ターゲットＣＰ
Ｕ１６２と、オン−チップメモリ１６４と、を含んで構
成される。集積回路２には、ターゲットＣＰＵ１６２及
びオン−チップメモリ１６４とインタフェースするメモ
リバス１６６が備えられる。メモリバス１６６はまた、
オフ−チップメモリ１７４に接続する。オフ−チップの
テストアクセスポート信号ＴＣＫ、ＴＭＳ、ＴＤＩ、Ｔ
ＤＯ及びＴＲＳＴ＊が、ＴＡＰコントローライニシャラ
イザ１７６に接続しており、このＴＡＰコントローライ
ニシャライザ１７６は、それ自体別のデータアダプタ１
８０からライン１７８上の直列データ入力信号ＳＥＲＩ
Ｎを受信し、データアダプタ１８０へライン１７９上の
直列データ出力信号ＳＥＲＯＵＴを出力する。この別の
データアダプタ１８０は、ライン１９０、１８８及び１
８６上の信号ＥＸＴＲＸＤＡＴＡ、ＥＸＴＲＸＶＡＬＩ
Ｄ及びＥＸＴＴＸＡＣＫを、別のメモリバスアダプタ１
９４に出力し、ライン１８４、１８２及び１９２上の信
号ＥＸＴＴＸＤＡＴＡ、ＥＸＴＴＸＶＡＬＩＤ及びＥＸ
ＴＲＸＡＣＫをメモリバスアダプタ１９４から受信す
る。メモリバスアダプタ１９４は外部メモリバス１９８
に接続される。ホストＣＰＵ２００は、外部メモリバス
１９８に接続され、別のオフ−チップメモリ２０２も外
部メモリバス１９８に接続される。
【００５７】ＴＡＰコントローライニシャライザ１７６
は、テストモードか診断モードのいずれかの作動用のＴ
ＡＰコントローラ４を構成する。メモリバスアダプタ１
６０，１９４は、バスＲＸＤＡＴＡ上の並列データをオ
ン−チップソース／宛先ロジックと通信するのにより適
宜なメッセージフォーマットに調整する。このため、メ
モリバスアダプタはメッセージコンバータであって、こ
こに開示されるタイプのメッセージコンバータである。
メモリバスアダプタはまた、オン−チップソース／宛先
ソースのメッセージフォーマットをバスＴＸＤＡＴＡの
送信用の並列データバイトに変換する。
は、テストモードか診断モードのいずれかの作動用のＴ
ＡＰコントローラ４を構成する。メモリバスアダプタ１
６０，１９４は、バスＲＸＤＡＴＡ上の並列データをオ
ン−チップソース／宛先ロジックと通信するのにより適
宜なメッセージフォーマットに調整する。このため、メ
モリバスアダプタはメッセージコンバータであって、こ
こに開示されるタイプのメッセージコンバータである。
メモリバスアダプタはまた、オン−チップソース／宛先
ソースのメッセージフォーマットをバスＴＸＤＡＴＡの
送信用の並列データバイトに変換する。
【００５８】図５の構成は種々の診断手順に使用でき
る。オン−チップ及びオフ−チップ直列リンクが集積回
路２とホストＣＰＵ２００との間の種々の異なるタイプ
の診断データの通信を可能にする。ホストＣＰＵ２００
は、オン−チップバスシステム１６６を使用してオン−
チップメモリ１６４またはオフ−チップメモリ１７４に
アクセスできるが、これにはターゲットＣＰＵ１６２を
必要としない。このためには、ホストＣＰＵによりなさ
れたメモリアクセス要求が、オフ−チップメモリバスア
ダプタ１９４と、データアダプタ１８０と、ＴＡＰコン
トローライニシャライザ１７６と、オン−チップＴＡＰ
コントローラ４と、データアダプタ９０と、メモリバス
アダプタ１６０と、を含んで構成されるインタフェース
回路を介して、ここに述べられる種々の変換を行って送
信できる。同様に、オン−チップメモリ１６４またはオ
フ−チップメモリ１７４から読み出されたデータは、オ
ン−チップバスシステム１６６とインタフェース回路と
を介してホストＣＰＵに戻ることができる。逆に、ター
ゲットＣＰＵが、ホストＣＰＵに関連したオフ−チップ
メモリ２０２とアクセスできる。ホストＣＰＵ２００に
関連したオフ−チップメモリ２０２から読み出されたデ
ータも、同様にインタフェース回路を介して戻ることが
できる。
る。オン−チップ及びオフ−チップ直列リンクが集積回
路２とホストＣＰＵ２００との間の種々の異なるタイプ
の診断データの通信を可能にする。ホストＣＰＵ２００
は、オン−チップバスシステム１６６を使用してオン−
チップメモリ１６４またはオフ−チップメモリ１７４に
アクセスできるが、これにはターゲットＣＰＵ１６２を
必要としない。このためには、ホストＣＰＵによりなさ
れたメモリアクセス要求が、オフ−チップメモリバスア
ダプタ１９４と、データアダプタ１８０と、ＴＡＰコン
トローライニシャライザ１７６と、オン−チップＴＡＰ
コントローラ４と、データアダプタ９０と、メモリバス
アダプタ１６０と、を含んで構成されるインタフェース
回路を介して、ここに述べられる種々の変換を行って送
信できる。同様に、オン−チップメモリ１６４またはオ
フ−チップメモリ１７４から読み出されたデータは、オ
ン−チップバスシステム１６６とインタフェース回路と
を介してホストＣＰＵに戻ることができる。逆に、ター
ゲットＣＰＵが、ホストＣＰＵに関連したオフ−チップ
メモリ２０２とアクセスできる。ホストＣＰＵ２００に
関連したオフ−チップメモリ２０２から読み出されたデ
ータも、同様にインタフェース回路を介して戻ることが
できる。
【００５９】また、ターゲットＣＰＵが診断目的のため
に監視される。例えば、それ自体のメモリへのそのアク
セスがオン−チップ回路によって監視され、アクセスさ
れたメモリアドレスに関する情報がインタフェース回路
を使用してホストＣＰＵに送信される。更に、ターゲッ
トＣＰＵは、その状態を示す構成レジスタを含むか又は
アクセスできる。これらのレジスタの内容に関する情報
はオフ−チップでインタフェース回路を使用してホスト
ＣＰＵに送信される。逆に、特定状態情報がこれらのレ
ジスタ内にロードされてホストＣＰＵの命令下でターゲ
ットＣＰＵの状況に影響を与える。
に監視される。例えば、それ自体のメモリへのそのアク
セスがオン−チップ回路によって監視され、アクセスさ
れたメモリアドレスに関する情報がインタフェース回路
を使用してホストＣＰＵに送信される。更に、ターゲッ
トＣＰＵは、その状態を示す構成レジスタを含むか又は
アクセスできる。これらのレジスタの内容に関する情報
はオフ−チップでインタフェース回路を使用してホスト
ＣＰＵに送信される。逆に、特定状態情報がこれらのレ
ジスタ内にロードされてホストＣＰＵの命令下でターゲ
ットＣＰＵの状況に影響を与える。
【００６０】このように、ここで述べられるインタフェ
ース回路は、ホストからターゲットへのまたターゲット
からホストへの（読み出し及び書き込み）メモリアクセ
ス要求、ＣＰＵレジスタの状態情報、メモリアクセス要
求に応答したホストメモリまたはターゲットメモリから
の読み出しデータ、ＣＰＵレジスタ内へロードするため
の状況データ及びターゲットＣＰＵによりアクセスされ
るメモリアドレスに関する情報を含む診断データの通信
を可能にする。
ース回路は、ホストからターゲットへのまたターゲット
からホストへの（読み出し及び書き込み）メモリアクセ
ス要求、ＣＰＵレジスタの状態情報、メモリアクセス要
求に応答したホストメモリまたはターゲットメモリから
の読み出しデータ、ＣＰＵレジスタ内へロードするため
の状況データ及びターゲットＣＰＵによりアクセスされ
るメモリアドレスに関する情報を含む診断データの通信
を可能にする。
【００６１】このように、インタフェース回路は、以下
の診断上の機能を回路内に提供できる。リアルタイムの
診断手順の実行機能、即ち、ターゲットＣＰＵがリアル
タイムで作動すると同時に、その作動に割り込まずに診
断手順を行う。特に、メモリバスの監視とターゲットメ
モリへのアクセスが、ターゲットＣＰＵを必要とせずに
ホストＣＰＵにより行える。
の診断上の機能を回路内に提供できる。リアルタイムの
診断手順の実行機能、即ち、ターゲットＣＰＵがリアル
タイムで作動すると同時に、その作動に割り込まずに診
断手順を行う。特に、メモリバスの監視とターゲットメ
モリへのアクセスが、ターゲットＣＰＵを必要とせずに
ホストＣＰＵにより行える。
【００６２】ホストＣＰＵからターゲットメモリ及び構
成レジスタへのアクセス。ターゲットＣＰＵからホスト
メモリへのアクセス。ホストプロセッサからＣＰＵのブ
ーティング操作を実行する機能を含む、ターゲットＣＰ
Ｕ及びサブシステムの制御。本実施形態では、テストデ
ータ入力信号ＴＤＩとテストデータ出力信号ＴＤＯ上の
作動の診断モードにおけるテストアクセスポート内及び
外へシフトされる１方向直列データストリームは、メッ
セージ形式の情報である。このようなメッセージは、ホ
ストＣＰＵまたはターゲットＣＰＵによって開始され
る。デバッギング環境において、ホストＣＰＵは、オン
−チップソース／宛先ロジックの割り込み又は非割り込
み診断を実行できる。或いは、診断モードにおいて、こ
のようなメッセージは、ターゲットＣＰＵによって開始
できる。
成レジスタへのアクセス。ターゲットＣＰＵからホスト
メモリへのアクセス。ホストプロセッサからＣＰＵのブ
ーティング操作を実行する機能を含む、ターゲットＣＰ
Ｕ及びサブシステムの制御。本実施形態では、テストデ
ータ入力信号ＴＤＩとテストデータ出力信号ＴＤＯ上の
作動の診断モードにおけるテストアクセスポート内及び
外へシフトされる１方向直列データストリームは、メッ
セージ形式の情報である。このようなメッセージは、ホ
ストＣＰＵまたはターゲットＣＰＵによって開始され
る。デバッギング環境において、ホストＣＰＵは、オン
−チップソース／宛先ロジックの割り込み又は非割り込
み診断を実行できる。或いは、診断モードにおいて、こ
のようなメッセージは、ターゲットＣＰＵによって開始
できる。
【００６３】図５のメモリバスアダプタ１６０は、チッ
プに入力されるメッセージを、オン−チップソース／宛
先ロジックによって使用するための制御情報、アドレス
及びデータに変換する。本実施形態では、各メッセージ
は複数のバイトで構成されるパケットである。前述のよ
うに、データアダプタ９０は入力する直列データを並列
バイトに変換し、出力するバイトを直列データに変換す
る。メモリバスアダプタ１６０は、入力するメッセージ
をデコードして、オン−チップソース／宛先ロジックに
制御情報、アドレス情報及びデータ情報を供給する。同
様に、メモリバスアダプタ１６０は、オン−チップソー
ス／宛先ロジックからの制御情報、アドレス情報及びデ
ータ情報を、データアダプタに並列で送信されたメッセ
ージにエンコードする。
プに入力されるメッセージを、オン−チップソース／宛
先ロジックによって使用するための制御情報、アドレス
及びデータに変換する。本実施形態では、各メッセージ
は複数のバイトで構成されるパケットである。前述のよ
うに、データアダプタ９０は入力する直列データを並列
バイトに変換し、出力するバイトを直列データに変換す
る。メモリバスアダプタ１６０は、入力するメッセージ
をデコードして、オン−チップソース／宛先ロジックに
制御情報、アドレス情報及びデータ情報を供給する。同
様に、メモリバスアダプタ１６０は、オン−チップソー
ス／宛先ロジックからの制御情報、アドレス情報及びデ
ータ情報を、データアダプタに並列で送信されたメッセ
ージにエンコードする。
【００６４】本実施形態において、開始される２つのタ
イプのメッセージと、応答として発生する２つのタイプ
のメッセージがある。開始される２つのタイプのメッセ
ージは、特定メモリ位置に特定データを書き込むための
メモリ書き込み要求「ｐｏｋｅ」と、特定メモリ位置か
らデータを読み出すためのメモリ読み出し要求「ｐｅｅ
ｋ」とである。レスポンスとして発生する２つのタイプ
のメッセージは、メモリ読み出し要求に応答して読み出
しデータを戻す「ｐｅｅｋｅｄ」メッセージと、後述の
「ｔｒｉｇｇｅｒｅｄ」メッセージとである。各メッセ
ージの第１のバイトは、ヘッダバイトであり、４つのメ
ッセージの各々の構成は図６に示される。ヘッダバイト
は、パケットの性質を識別するパケット識別子を構成す
る。
イプのメッセージと、応答として発生する２つのタイプ
のメッセージがある。開始される２つのタイプのメッセ
ージは、特定メモリ位置に特定データを書き込むための
メモリ書き込み要求「ｐｏｋｅ」と、特定メモリ位置か
らデータを読み出すためのメモリ読み出し要求「ｐｅｅ
ｋ」とである。レスポンスとして発生する２つのタイプ
のメッセージは、メモリ読み出し要求に応答して読み出
しデータを戻す「ｐｅｅｋｅｄ」メッセージと、後述の
「ｔｒｉｇｇｅｒｅｄ」メッセージとである。各メッセ
ージの第１のバイトは、ヘッダバイトであり、４つのメ
ッセージの各々の構成は図６に示される。ヘッダバイト
は、パケットの性質を識別するパケット識別子を構成す
る。
【００６５】第１の２ビットのヘッダバイトは、メッセ
ージのタイプ、即ち、メッセージが「ｐｏｋｅ」、「ｐ
ｅｅｋ」、「ｐｅｅｋｅｄ」又は「ｔｒｉｇｇｅｒｅ
ｄ」メッセージかどうか、を識別するタイプ識別子であ
る。以下の６ビットのヘッダバイトは、ヘッダバイトに
続き前記メッセージに関連するワード数を識別して、パ
ケットの長さを識別する長さ識別子として機能する。或
いは、以下に詳細に説明するように、これらの６ビット
は理由識別子として機能できる。図７は本実施形態によ
る４つのタイプのメッセージの各々の構成を示す。図７
(a) は「ｐｏｋｅ」ヘッダバイト００＋ＷＯＲＤＣＯＵ
ＮＴを含んで構成される「ｐｏｋｅ」メッセージを示
し、アドレスワードが続き、更に少なくとも１つのデー
タワードが続く。図７(b) は「ｐｅｅｋ」ヘッダバイト
０１＋ＷＯＲＤＣＯＵＮＴを含んで構成される「ｐｅｅ
ｋ」メッセージであり、アドレスワードが続く。図７
(C) は「ｐｅｅｋｅｄ」ヘッダバイト１０＋ＷＯＲＤＣ
ＯＵＮＴを含んで構成される「ｐｅｅｋｅｄ」メッセー
ジであり、少なくとも１つのデータワードが続く。図７
(d) は「ｔｒｉｇｇｅｒｅｄ」ヘッダバイト１１＋ＲＥ
ＡＳＯＮのみを含む「ｔｒｉｇｇｅｒｅｄ」メッセージ
である。４つのタイプのメッセージの各々の操作は以下
に詳細に説明する。
ージのタイプ、即ち、メッセージが「ｐｏｋｅ」、「ｐ
ｅｅｋ」、「ｐｅｅｋｅｄ」又は「ｔｒｉｇｇｅｒｅ
ｄ」メッセージかどうか、を識別するタイプ識別子であ
る。以下の６ビットのヘッダバイトは、ヘッダバイトに
続き前記メッセージに関連するワード数を識別して、パ
ケットの長さを識別する長さ識別子として機能する。或
いは、以下に詳細に説明するように、これらの６ビット
は理由識別子として機能できる。図７は本実施形態によ
る４つのタイプのメッセージの各々の構成を示す。図７
(a) は「ｐｏｋｅ」ヘッダバイト００＋ＷＯＲＤＣＯＵ
ＮＴを含んで構成される「ｐｏｋｅ」メッセージを示
し、アドレスワードが続き、更に少なくとも１つのデー
タワードが続く。図７(b) は「ｐｅｅｋ」ヘッダバイト
０１＋ＷＯＲＤＣＯＵＮＴを含んで構成される「ｐｅｅ
ｋ」メッセージであり、アドレスワードが続く。図７
(C) は「ｐｅｅｋｅｄ」ヘッダバイト１０＋ＷＯＲＤＣ
ＯＵＮＴを含んで構成される「ｐｅｅｋｅｄ」メッセー
ジであり、少なくとも１つのデータワードが続く。図７
(d) は「ｔｒｉｇｇｅｒｅｄ」ヘッダバイト１１＋ＲＥ
ＡＳＯＮのみを含む「ｔｒｉｇｇｅｒｅｄ」メッセージ
である。４つのタイプのメッセージの各々の操作は以下
に詳細に説明する。
【００６６】上記のように、メモリバスアダプタ１６０
は、メッセージコンバータとして機能し、以下に説明さ
れる。図８は、本実施形態によるメッセージコンバータ
１６０のブロック図である。既に詳細に説明したよう
に、メッセージコンバータ１６０は、データアダプタ９
０からライン９４上の受信データバスＲＸＤＡＴＡの情
報バイトを受信し、ライン９２上の送信データバスＴＸ
ＤＡＴＡの情報バイトをデータアダプタ９０に送信す
る。更に、上述のように、メッセージコンバータ１６０
は、データアダプタからのライン１００及び９８上の信
号ＲＸＶＡＬＩＤ及びＴＸＡＣＫのそれぞれを受信し、
ライン１０２及び９６上に信号ＲＸＡＣＫ及びＴＸＶＡ
ＬＩＤのそれぞれをデータアダプタに発生する。また、
メッセージコンバータ１６０は、３つのメモリバスポー
ト、即ち、メモリスレーブバス２２０、メモリマスタバ
ス２２２及びメモリモニタバス２２６を介してオン−チ
ップソース／宛先ロジックとインタフェースする。メッ
セージコンバータ１６０はさらに、診断バス２３４を介
してオン−チップソース／宛先ロジックとインタフェー
スする。更に、メッセージコンバータ１６０は、ライン
２３６上のシステム信号ＳＹＳＴＥＭを受信する。
は、メッセージコンバータとして機能し、以下に説明さ
れる。図８は、本実施形態によるメッセージコンバータ
１６０のブロック図である。既に詳細に説明したよう
に、メッセージコンバータ１６０は、データアダプタ９
０からライン９４上の受信データバスＲＸＤＡＴＡの情
報バイトを受信し、ライン９２上の送信データバスＴＸ
ＤＡＴＡの情報バイトをデータアダプタ９０に送信す
る。更に、上述のように、メッセージコンバータ１６０
は、データアダプタからのライン１００及び９８上の信
号ＲＸＶＡＬＩＤ及びＴＸＡＣＫのそれぞれを受信し、
ライン１０２及び９６上に信号ＲＸＡＣＫ及びＴＸＶＡ
ＬＩＤのそれぞれをデータアダプタに発生する。また、
メッセージコンバータ１６０は、３つのメモリバスポー
ト、即ち、メモリスレーブバス２２０、メモリマスタバ
ス２２２及びメモリモニタバス２２６を介してオン−チ
ップソース／宛先ロジックとインタフェースする。メッ
セージコンバータ１６０はさらに、診断バス２３４を介
してオン−チップソース／宛先ロジックとインタフェー
スする。更に、メッセージコンバータ１６０は、ライン
２３６上のシステム信号ＳＹＳＴＥＭを受信する。
【００６７】メモリスレーブバス２２０、メモリマスタ
バス２２２、メモリモニタバス２２６及び診断バス２３
４は、それぞれ１方向バスとして図８に示される。しか
しながら、各バスは、図８の矢印で示されるのとは反対
の方向の信号を含む。図８において使用される規則は、
バスの矢印方向が要求がなされる方向を反映することで
ある。図９は、特に各バスに含まれる信号を示す。
バス２２２、メモリモニタバス２２６及び診断バス２３
４は、それぞれ１方向バスとして図８に示される。しか
しながら、各バスは、図８の矢印で示されるのとは反対
の方向の信号を含む。図８において使用される規則は、
バスの矢印方向が要求がなされる方向を反映することで
ある。図９は、特に各バスに含まれる信号を示す。
【００６８】図９を参照すると、各バスは、複数のＡＤ
ＤＲＥＳＳ信号３５０と、複数のＷＲＩＴＥ＿ＤＡＴＡ
信号３５２と、複数のＲＥＡＤ＿ＤＡＴＡ信号３５４
と、１つのＲＥＱＵＥＳＴ信号３５６と、１つのＧＲＡ
ＮＴ信号３５８と、１つのＶＡＬＩＤ信号３６０と、を
含む。各バスは、図示されない関連する他の制御信号、
即ち、読み出し書き込み制御信号を有する。図９から明
らかなように、ＡＤＤＲＥＳＳ信号３５０とＷＲＩＴＥ
＿ＤＡＴＡ信号３５２とＲＥＱＵＥＳＴ信号３５６と
は、全て１方向に伝達され、ＲＥＡＤ＿ＤＡＴＡ信号３
５４とＧＲＡＮＴ信号３５８とＶＡＬＩＤ信号３６０と
は、反対方向に伝達される。しかしながら、メモリモニ
タバス２２６において、ＲＥＡＤ＿ＤＡＴＡ信号３５４
とＧＲＡＮＴ信号３５８もまた、ＡＤＤＲＥＳＳ信号３
５０、ＷＲＩＴＥ＿ＤＡＴＡ信号３５２、ＲＥＱＵＥＳ
Ｔ信号３５６と同じ方向に伝達できることは言うまでも
ない。ＶＡＬＩＤ信号３６０は、メモリモニタバス２２
６には接続されない。
ＤＲＥＳＳ信号３５０と、複数のＷＲＩＴＥ＿ＤＡＴＡ
信号３５２と、複数のＲＥＡＤ＿ＤＡＴＡ信号３５４
と、１つのＲＥＱＵＥＳＴ信号３５６と、１つのＧＲＡ
ＮＴ信号３５８と、１つのＶＡＬＩＤ信号３６０と、を
含む。各バスは、図示されない関連する他の制御信号、
即ち、読み出し書き込み制御信号を有する。図９から明
らかなように、ＡＤＤＲＥＳＳ信号３５０とＷＲＩＴＥ
＿ＤＡＴＡ信号３５２とＲＥＱＵＥＳＴ信号３５６と
は、全て１方向に伝達され、ＲＥＡＤ＿ＤＡＴＡ信号３
５４とＧＲＡＮＴ信号３５８とＶＡＬＩＤ信号３６０と
は、反対方向に伝達される。しかしながら、メモリモニ
タバス２２６において、ＲＥＡＤ＿ＤＡＴＡ信号３５４
とＧＲＡＮＴ信号３５８もまた、ＡＤＤＲＥＳＳ信号３
５０、ＷＲＩＴＥ＿ＤＡＴＡ信号３５２、ＲＥＱＵＥＳ
Ｔ信号３５６と同じ方向に伝達できることは言うまでも
ない。ＶＡＬＩＤ信号３６０は、メモリモニタバス２２
６には接続されない。
【００６９】メモリマスタバス２２２は、オフ−チップ
ホストＣＰＵによって駆動されてメモリアクセス要求を
ターゲットＣＰＵメモリ領域につくり、また、診断機能
によっても駆動できる。メモリスレーブバス２２０は、
ターゲットＣＰＵによって駆動されてオフ−チップメモ
リまたは診断機能にメモリアクセス要求をつくる。メモ
リモニタバス２２６は、メモリスレーブバス２２０と同
じオン−チップ信号に接続され、診断機能により使用さ
れてどのターゲットＣＰＵがスレーブバスを使用するか
を確認（非割り込み）する固定通路バスである。診断バ
ス２３４は、メモリバスというよりはレジスタアドレス
バスであり、診断機能により発生する「ｔｒｉｇｇｅｒ
ｅｄ」事象を伝達すると同時に、オン−チップ診断機能
からの読み出し及びオン−チップ診断機能への書き込み
を実行できる。診断バスはまた、診断機能からのメモリ
アクセス（メモリマスタバスを介したローカルオン−チ
ップ／オフ−チップメモリへのまたはデータアダプタを
介したリモートホストメモリへの）を開始するのに使用
される。
ホストＣＰＵによって駆動されてメモリアクセス要求を
ターゲットＣＰＵメモリ領域につくり、また、診断機能
によっても駆動できる。メモリスレーブバス２２０は、
ターゲットＣＰＵによって駆動されてオフ−チップメモ
リまたは診断機能にメモリアクセス要求をつくる。メモ
リモニタバス２２６は、メモリスレーブバス２２０と同
じオン−チップ信号に接続され、診断機能により使用さ
れてどのターゲットＣＰＵがスレーブバスを使用するか
を確認（非割り込み）する固定通路バスである。診断バ
ス２３４は、メモリバスというよりはレジスタアドレス
バスであり、診断機能により発生する「ｔｒｉｇｇｅｒ
ｅｄ」事象を伝達すると同時に、オン−チップ診断機能
からの読み出し及びオン−チップ診断機能への書き込み
を実行できる。診断バスはまた、診断機能からのメモリ
アクセス（メモリマスタバスを介したローカルオン−チ
ップ／オフ−チップメモリへのまたはデータアダプタを
介したリモートホストメモリへの）を開始するのに使用
される。
【００７０】状態信号が、ターゲットＣＰＵから診断機
能を介してメッセージコンバータに供給される。これら
の信号は、命令ポインタが有効である時を示す制御信号
を備えた命令ポインタ等のターゲットＣＰＵ進行情報を
含む。ホストＣＰＵは、命令ポインタを監視してターゲ
ットＣＰＵが何をしているかを判定する。状態信号はま
た、ＣＰＵの作動状態に関する付加的な情報を提供する
多面的な個別の制御信号を含む他のターゲットＣＰＵ状
態信号を含む。状態は、診断バスの「ｒｅｇｉｓｔｅ
ｒ」読み出しによりアクセスされる。命令ポインタもま
た異なるレジスタアドレスからではあるが、「ｒｅｇｉ
ｓｔｅｒ」読み出しによりアクセスできる。
能を介してメッセージコンバータに供給される。これら
の信号は、命令ポインタが有効である時を示す制御信号
を備えた命令ポインタ等のターゲットＣＰＵ進行情報を
含む。ホストＣＰＵは、命令ポインタを監視してターゲ
ットＣＰＵが何をしているかを判定する。状態信号はま
た、ＣＰＵの作動状態に関する付加的な情報を提供する
多面的な個別の制御信号を含む他のターゲットＣＰＵ状
態信号を含む。状態は、診断バスの「ｒｅｇｉｓｔｅ
ｒ」読み出しによりアクセスされる。命令ポインタもま
た異なるレジスタアドレスからではあるが、「ｒｅｇｉ
ｓｔｅｒ」読み出しによりアクセスできる。
【００７１】オン−チップソース／宛先ロジックのステ
ータスに関連する他の情報は、オン−チップレジスタに
関連する情報等のステータス信号として含まれるが、こ
のような情報は、一般的には診断目的のためのオン−チ
ップ機能のいくつかの抽出を含むレジスタから引き出さ
れるだけである。機能信号は任意の非割り込みオン−チ
ップ診断機能、例えば、診断情報及び制御の抽出を容易
にする任意のレジスタ、に接続できる。
ータスに関連する他の情報は、オン−チップレジスタに
関連する情報等のステータス信号として含まれるが、こ
のような情報は、一般的には診断目的のためのオン−チ
ップ機能のいくつかの抽出を含むレジスタから引き出さ
れるだけである。機能信号は任意の非割り込みオン−チ
ップ診断機能、例えば、診断情報及び制御の抽出を容易
にする任意のレジスタ、に接続できる。
【００７２】メモリマスタバスは、オン−チップのアド
レスバスと、書き込みバスと、読み出しバスと、関連す
る制御信号とに接続される。メモリマスタバスは、オン
−チップメモリ１６４、オフ−チップメモリ１７４及び
構成レジスタ等のメモリバスを介してアクセス可能な任
意の他のリソースを含むターゲットメモリスペース内の
範囲に、ホストＣＰＵ及び診断機能がアクセスできるよ
うに使用される。
レスバスと、書き込みバスと、読み出しバスと、関連す
る制御信号とに接続される。メモリマスタバスは、オン
−チップメモリ１６４、オフ−チップメモリ１７４及び
構成レジスタ等のメモリバスを介してアクセス可能な任
意の他のリソースを含むターゲットメモリスペース内の
範囲に、ホストＣＰＵ及び診断機能がアクセスできるよ
うに使用される。
【００７３】個別のバスポートにオン−チップソース／
宛先ロジックとの種々の接続点を設けるよりも、それら
の間を識別する適宜な制御信号を使用して、いくつかの
バスを組合せることができる。例えば、メモリバス書き
込みデータと読み出しデータとは、共通のメモリデータ
バスに組合される。メモリアドレスはメモリデータに組
合される。メモリスレーブバスはメモリマスタバスに組
合される。このような選択肢は、実行、領域及び他の要
素間の実行トレードオフを表す。
宛先ロジックとの種々の接続点を設けるよりも、それら
の間を識別する適宜な制御信号を使用して、いくつかの
バスを組合せることができる。例えば、メモリバス書き
込みデータと読み出しデータとは、共通のメモリデータ
バスに組合される。メモリアドレスはメモリデータに組
合される。メモリスレーブバスはメモリマスタバスに組
合される。このような選択肢は、実行、領域及び他の要
素間の実行トレードオフを表す。
【００７４】ライン２３６上のシステム信号は、システ
ムサービスに接続点を提供する。このようなシステムサ
ービスは、例えば、クロッキング、電源、リセット、テ
ストである。メッセージコンバータ１６０は、データア
ダプタによって直列ビットフォーマットから直列バイト
フォーマットに変換された連続した情報バイトを受信
し、ヘッダバイトを読み出してその内部に伝えられるメ
ッセージを決定する。このようにメッセージコンバータ
１６０は、入力するメッセージを解釈して必要な作動を
実行する。この必要な動作には、ホストに戻される情報
を選択すること、又は、メッセージコンバータに接続さ
れるバスのうちの適宜な１つを介してメモリアクセスを
開始してデータを読み出すか書き込むことが含まれる。
メッセージコンバータ１６０はまた、メッセージプロト
コルに従ってオン−チップバスから受信した並列データ
をオフ−チップ送信用のメッセージに編集する。これに
は、ヘッダバイトを並列データとアドレスバイトとに配
分して、入力するデータ、アドレス及び制御信号に応じ
てメッセージの性質を定義することが含まれる。図８の
メッセージコンバータ１６０の作動と図６及び７のメッ
セージプロトコルとを図１０を参照して詳細に説明す
る。
ムサービスに接続点を提供する。このようなシステムサ
ービスは、例えば、クロッキング、電源、リセット、テ
ストである。メッセージコンバータ１６０は、データア
ダプタによって直列ビットフォーマットから直列バイト
フォーマットに変換された連続した情報バイトを受信
し、ヘッダバイトを読み出してその内部に伝えられるメ
ッセージを決定する。このようにメッセージコンバータ
１６０は、入力するメッセージを解釈して必要な作動を
実行する。この必要な動作には、ホストに戻される情報
を選択すること、又は、メッセージコンバータに接続さ
れるバスのうちの適宜な１つを介してメモリアクセスを
開始してデータを読み出すか書き込むことが含まれる。
メッセージコンバータ１６０はまた、メッセージプロト
コルに従ってオン−チップバスから受信した並列データ
をオフ−チップ送信用のメッセージに編集する。これに
は、ヘッダバイトを並列データとアドレスバイトとに配
分して、入力するデータ、アドレス及び制御信号に応じ
てメッセージの性質を定義することが含まれる。図８の
メッセージコンバータ１６０の作動と図６及び７のメッ
セージプロトコルとを図１０を参照して詳細に説明す
る。
【００７５】図１０は、本実施形態によるメッセージコ
ンバータ１６０を示す。メッセージコンバータ１６０
は、ヘッダレジスタ２４０と、アドレスレジスタ２４２
と、データレジスタ２４４と、減分制御２４６と、増分
制御２４８と、シフト制御２５０と、ステートマシン２
５２と、バス選択及び指定ロジック２５４と、を含んで
構成される。メッセージコンバータ１６０には、全ての
制御信号を伝達するための内部制御バス２５８と、内部
情報バス２５６と、が備えられる。内部制御バス２５８
は、ステートマシン２５２に接続し、ステートマシン２
５２への及びステートマシン２５２からのフロー制御信
号ＲＸＶＡＬＩＤ、ＲＸＡＣＫ、ＴＸＶＡＬＩＤ及びＴ
ＸＡＣＫを伝達する。内部制御バス２５８は更に、ライ
ン２６０上の減分制御信号を減分制御２４６に、ライン
２６２上の増分制御信号を増分制御２４８に、ライン２
６４上のシフト制御信号をシフト制御２５０に、ライン
２６６上のヘッダ制御信号をヘッダレジスタ２４０に、
ライン２６８上のアドレス制御信号をアドレスレジスタ
２４２に、ライン２７０上のデータ制御信号をデータレ
ジスタ２４４に、また、ライン２７２上の選択及び指定
制御信号をバス選択及び指定ロジック２５４に伝達す
る。ヘッダレジスタ２４０は、減分制御２４６からライ
ン２４１上の制御信号を受信し、アドレスレジスタ２４
２は、増分制御２４８からライン２４３上の制御信号を
受信し、また、データレジスタ２４４は、シフト制御２
５０からライン２４５上の制御信号を受信する。情報バ
ス２５６は、受信データバイトＲＸＤＡＴＡをヘッダレ
ジスタ２４０、アドレスレジスタ２４２、データレジス
タ２４４及びバス選択及び指定ロジック２５４に伝達す
る。また、情報バス２５６は、バス選択及び指定ロジッ
ク２５４、データレジスタ２４４、アドレスレジスタ２
４２及びヘッダレジスタ２４０からの出力を送信データ
信号ＴＸＤＡＴＡに伝達する。バス選択及び指定ロジッ
ク２５４は、メモリスレーブバス２２０、メモリマスタ
バス２２２、メモリモニタバス２２６及び診断バス２３
４の１つへの或いはこれらの１つからの情報バス２５６
上の情報を指定し、その情報は、本実施形態ではバイト
幅のものである。
ンバータ１６０を示す。メッセージコンバータ１６０
は、ヘッダレジスタ２４０と、アドレスレジスタ２４２
と、データレジスタ２４４と、減分制御２４６と、増分
制御２４８と、シフト制御２５０と、ステートマシン２
５２と、バス選択及び指定ロジック２５４と、を含んで
構成される。メッセージコンバータ１６０には、全ての
制御信号を伝達するための内部制御バス２５８と、内部
情報バス２５６と、が備えられる。内部制御バス２５８
は、ステートマシン２５２に接続し、ステートマシン２
５２への及びステートマシン２５２からのフロー制御信
号ＲＸＶＡＬＩＤ、ＲＸＡＣＫ、ＴＸＶＡＬＩＤ及びＴ
ＸＡＣＫを伝達する。内部制御バス２５８は更に、ライ
ン２６０上の減分制御信号を減分制御２４６に、ライン
２６２上の増分制御信号を増分制御２４８に、ライン２
６４上のシフト制御信号をシフト制御２５０に、ライン
２６６上のヘッダ制御信号をヘッダレジスタ２４０に、
ライン２６８上のアドレス制御信号をアドレスレジスタ
２４２に、ライン２７０上のデータ制御信号をデータレ
ジスタ２４４に、また、ライン２７２上の選択及び指定
制御信号をバス選択及び指定ロジック２５４に伝達す
る。ヘッダレジスタ２４０は、減分制御２４６からライ
ン２４１上の制御信号を受信し、アドレスレジスタ２４
２は、増分制御２４８からライン２４３上の制御信号を
受信し、また、データレジスタ２４４は、シフト制御２
５０からライン２４５上の制御信号を受信する。情報バ
ス２５６は、受信データバイトＲＸＤＡＴＡをヘッダレ
ジスタ２４０、アドレスレジスタ２４２、データレジス
タ２４４及びバス選択及び指定ロジック２５４に伝達す
る。また、情報バス２５６は、バス選択及び指定ロジッ
ク２５４、データレジスタ２４４、アドレスレジスタ２
４２及びヘッダレジスタ２４０からの出力を送信データ
信号ＴＸＤＡＴＡに伝達する。バス選択及び指定ロジッ
ク２５４は、メモリスレーブバス２２０、メモリマスタ
バス２２２、メモリモニタバス２２６及び診断バス２３
４の１つへの或いはこれらの１つからの情報バス２５６
上の情報を指定し、その情報は、本実施形態ではバイト
幅のものである。
【００７６】図１０の実施形態において、システム信号
２３６は、ヘッダレジスタ２４０と、アドレスレジスタ
２４２と、データレジスタ２４４と、ステートマシン２
５２とをクロックするのに使用されるライン２８０上の
クロック信号を提供するだけである。メッセージコンバ
ータ１６０の作動を、予測される種々のメッセージタイ
プについて以下に説明する。
２３６は、ヘッダレジスタ２４０と、アドレスレジスタ
２４２と、データレジスタ２４４と、ステートマシン２
５２とをクロックするのに使用されるライン２８０上の
クロック信号を提供するだけである。メッセージコンバ
ータ１６０の作動を、予測される種々のメッセージタイ
プについて以下に説明する。
【００７７】ホストＣＰＵが「ｐｏｋｅ」を開始する
と、図７(a) に示される形式の直列メッセージが、集積
回路2 のテストアクセスポートで受信され、続いて、受
信データバスＲＸＤＡＴＡ上でデータアダプタ９０によ
って並列の情報バイトの形式で出力される。受信データ
バスＲＸＤＡＴＡ上の各並列情報バイトを出力すると、
データアダプタ９０は、ライン１００上で信号ＲＸＶＡ
ＬＩＤを設定する。ライン１００上の信号ＲＸＶＡＬＩ
Ｄに応答して、メッセージコンバータ１６０のステート
マシン２５２は、受信データバスＲＸＤＡＴＡの情報バ
イトをメッセージコンバータ１６０内にロードし、ライ
ン１０２上に信号ＲＸＡＣＫを設定して情報バイトの受
信を肯定応答する。信号ＲＸＶＡＬＩＤを設定してメッ
セージの第１の情報バイトを示すデータアダプタ９０に
応答して、ステートマシン２５２は、ライン２６６を介
してヘッダレジスタ２４０を制御し、受信データバスＲ
ＸＤＡＴＡの情報バイトを内部情報バス２５６を介して
ヘッダレジスタ２４０内にロードする。そして、ステー
トマシン２５２は、ヘッダレジスタ２４０内にロードさ
れたバイトのうちの少なくとも２つの重要なビットを検
索して、どのタイプのメッセージが入力するのかを決定
する。この場合、ステートマシン２５２は、受信したバ
イトの少なくとも２つの重要なビットを００として識別
し、「ｐｏｋｅ」メッセージに対応するとして入力メッ
セージを識別する。ホストＣＰＵによって開始された
「ｐｏｋｅ」メッセージは、ホストＣＰＵがターゲット
ＣＰＵメモリ領域内に特定アドレスで挿入しようとする
データを含む。ヘッダレジスタ２４０に記憶されたヘッ
ダバイトと関連するワードカウントは、メッセージ内の
データワード数のカウントである。ステートマシン２５
２は、ライン２６８を介してアドレスレジスタ２４２を
制御して、受信データバスＲＸＤＡＴＡ上で受信される
次の４バイトを、情報バス２５６を介してアドレスレジ
スタ２４２内にロードする。この４バイトはアドレスワ
ードを形成する。アドレスワードがアドレスレジスタ２
４２内にロードされると、受信データバスＲＸＤＡＴＡ
で受信される第１のデータワードを形成する次の４バイ
トが、制御ライン２７０を介してステートマシン２５２
の制御下でデータレジスタ２４４内にロードされる。そ
して、ステートマシン２５２は、ライン２７２を介して
バス選択及び指定ロジック２５４を制御してアドレスレ
ジスタ２４２とデータレジスタ２４４の内容をメモリマ
スタバス２２２に出力する。アドレスレジスタとデータ
レジスタの内容をメモリマスタバス２２２に出力する
と、ステートマシン２５２は、前記バスに関連する書き
込み制御信号と、メモリマスタバスに関連するライン３
５６上の要求信号とを設定する。アクセスされるターゲ
ットＣＰＵのメモリスペースに関連するメモリアービタ
は、要求されたメモリアクセスが進行できることを判定
すると、メモリマスタバスに関連するライン３５８上の
許可（ＧＲＡＮＴ）信号を宣言する。より高い優先順位
の要求者（例えばＣＰＵ）が要求を出さずに前回アクセ
スを完了した場合、メッセージコンバータ１６０は低優
先順位を持ってもよい。要求及び許可の信号セットは、
各データワード転送毎に要求される。
と、図７(a) に示される形式の直列メッセージが、集積
回路2 のテストアクセスポートで受信され、続いて、受
信データバスＲＸＤＡＴＡ上でデータアダプタ９０によ
って並列の情報バイトの形式で出力される。受信データ
バスＲＸＤＡＴＡ上の各並列情報バイトを出力すると、
データアダプタ９０は、ライン１００上で信号ＲＸＶＡ
ＬＩＤを設定する。ライン１００上の信号ＲＸＶＡＬＩ
Ｄに応答して、メッセージコンバータ１６０のステート
マシン２５２は、受信データバスＲＸＤＡＴＡの情報バ
イトをメッセージコンバータ１６０内にロードし、ライ
ン１０２上に信号ＲＸＡＣＫを設定して情報バイトの受
信を肯定応答する。信号ＲＸＶＡＬＩＤを設定してメッ
セージの第１の情報バイトを示すデータアダプタ９０に
応答して、ステートマシン２５２は、ライン２６６を介
してヘッダレジスタ２４０を制御し、受信データバスＲ
ＸＤＡＴＡの情報バイトを内部情報バス２５６を介して
ヘッダレジスタ２４０内にロードする。そして、ステー
トマシン２５２は、ヘッダレジスタ２４０内にロードさ
れたバイトのうちの少なくとも２つの重要なビットを検
索して、どのタイプのメッセージが入力するのかを決定
する。この場合、ステートマシン２５２は、受信したバ
イトの少なくとも２つの重要なビットを００として識別
し、「ｐｏｋｅ」メッセージに対応するとして入力メッ
セージを識別する。ホストＣＰＵによって開始された
「ｐｏｋｅ」メッセージは、ホストＣＰＵがターゲット
ＣＰＵメモリ領域内に特定アドレスで挿入しようとする
データを含む。ヘッダレジスタ２４０に記憶されたヘッ
ダバイトと関連するワードカウントは、メッセージ内の
データワード数のカウントである。ステートマシン２５
２は、ライン２６８を介してアドレスレジスタ２４２を
制御して、受信データバスＲＸＤＡＴＡ上で受信される
次の４バイトを、情報バス２５６を介してアドレスレジ
スタ２４２内にロードする。この４バイトはアドレスワ
ードを形成する。アドレスワードがアドレスレジスタ２
４２内にロードされると、受信データバスＲＸＤＡＴＡ
で受信される第１のデータワードを形成する次の４バイ
トが、制御ライン２７０を介してステートマシン２５２
の制御下でデータレジスタ２４４内にロードされる。そ
して、ステートマシン２５２は、ライン２７２を介して
バス選択及び指定ロジック２５４を制御してアドレスレ
ジスタ２４２とデータレジスタ２４４の内容をメモリマ
スタバス２２２に出力する。アドレスレジスタとデータ
レジスタの内容をメモリマスタバス２２２に出力する
と、ステートマシン２５２は、前記バスに関連する書き
込み制御信号と、メモリマスタバスに関連するライン３
５６上の要求信号とを設定する。アクセスされるターゲ
ットＣＰＵのメモリスペースに関連するメモリアービタ
は、要求されたメモリアクセスが進行できることを判定
すると、メモリマスタバスに関連するライン３５８上の
許可（ＧＲＡＮＴ）信号を宣言する。より高い優先順位
の要求者（例えばＣＰＵ）が要求を出さずに前回アクセ
スを完了した場合、メッセージコンバータ１６０は低優
先順位を持ってもよい。要求及び許可の信号セットは、
各データワード転送毎に要求される。
【００７８】メモリアクセス後、ヘッダレジスタ２４０
に含まれるワードカウントが１ではない場合（本実施形
態では、１はゼロのワードカウントを示す）、アドレス
レジスタ２４２は、制御ライン２４３を介して増分制御
２４８によって増分され、別のワード情報がデータレジ
スタ２４４内にロードされる。更に、レジスタ２４４へ
のデータワードのローディング後、アドレスレジスタ２
４２内に記憶されたアドレス及びデータレジスタ２４４
内に記憶されたデータは、書き込み制御信号及び要求信
号が設定されるのとともにメモリマスタバス上に出力さ
れ、また、データレジスタ２４４内に含まれるデータワ
ードがアドレスレジスタ２４２内に含まれるアドレスに
書き込まれる。その肯定応答は、メモリマスタバス上に
許可信号を設定するメモリアービタによって確認され
る。この一連のアドレスレジスタ２４２の増分とデータ
レジスタ２４４内への４バイト情報のローディングは、
ヘッダレジスタ２４０に含まれるワードカウントが１と
同じ、即ち、データワードが残らない、状態になるまで
継続する。
に含まれるワードカウントが１ではない場合（本実施形
態では、１はゼロのワードカウントを示す）、アドレス
レジスタ２４２は、制御ライン２４３を介して増分制御
２４８によって増分され、別のワード情報がデータレジ
スタ２４４内にロードされる。更に、レジスタ２４４へ
のデータワードのローディング後、アドレスレジスタ２
４２内に記憶されたアドレス及びデータレジスタ２４４
内に記憶されたデータは、書き込み制御信号及び要求信
号が設定されるのとともにメモリマスタバス上に出力さ
れ、また、データレジスタ２４４内に含まれるデータワ
ードがアドレスレジスタ２４２内に含まれるアドレスに
書き込まれる。その肯定応答は、メモリマスタバス上に
許可信号を設定するメモリアービタによって確認され
る。この一連のアドレスレジスタ２４２の増分とデータ
レジスタ２４４内への４バイト情報のローディングは、
ヘッダレジスタ２４０に含まれるワードカウントが１と
同じ、即ち、データワードが残らない、状態になるまで
継続する。
【００７９】ホストＣＰＵが「ｐｅｅｋ」を開始する
と、図７(b) に示される形式の直列メッセージが集積回
路２のテストアクセスポートで受信され、続いて受信デ
ータバスＲＸＤＡＴＡ上のデータアダプタ９０によって
並列情報バイト形式で出力される。信号ＲＡＶＡＬＩＤ
を設定して第１の情報バイトを示すデータアダプタ９０
に応答して、ステートマシン２５２はヘッダレジスタ２
４０を制御してその内部に情報バイトをロードする。そ
して、ステートマシン２５２はその内部にロードされた
バイトのうち少なくとも２つの重要なビットを検索し
て、どのメッセージが入力するかを判定するが、この場
合、受信したバイトのうち少なくとも２つの重要なビッ
トを０１として識別し、入力するメッセージを「ｐｅｅ
ｋ」メッセージに対応するものとして識別する。ホスト
ＣＰＵによって開始される「ｐｅｅｋ」メッセージはタ
ーゲットＣＰＵメモリ領域内にアドレスを含み、その内
容はホストＣＰＵが検索する。
と、図７(b) に示される形式の直列メッセージが集積回
路２のテストアクセスポートで受信され、続いて受信デ
ータバスＲＸＤＡＴＡ上のデータアダプタ９０によって
並列情報バイト形式で出力される。信号ＲＡＶＡＬＩＤ
を設定して第１の情報バイトを示すデータアダプタ９０
に応答して、ステートマシン２５２はヘッダレジスタ２
４０を制御してその内部に情報バイトをロードする。そ
して、ステートマシン２５２はその内部にロードされた
バイトのうち少なくとも２つの重要なビットを検索し
て、どのメッセージが入力するかを判定するが、この場
合、受信したバイトのうち少なくとも２つの重要なビッ
トを０１として識別し、入力するメッセージを「ｐｅｅ
ｋ」メッセージに対応するものとして識別する。ホスト
ＣＰＵによって開始される「ｐｅｅｋ」メッセージはタ
ーゲットＣＰＵメモリ領域内にアドレスを含み、その内
容はホストＣＰＵが検索する。
【００８０】ステートマシン２５２が、その内部に含ま
れる第１の２ビットのヘッダバイトを０１として識別す
ることにより、ヘッダレジスタ２４０内にロードされた
「ｐｅｅｋ」メッセージを識別すると、ステートマシン
２５２は、ヘッダバイトの第１の２ビットを「ｐｅｅｋ
ｅｄ」ヘッダ用の適宜なビット、即ち、１０に対応する
ように変化させて、この変化させたヘッダバイトを送信
データバスに送信してヘッダレジスタ内に記憶されたワ
ードカウントをそのまま含むホストＣＰＵに戻し、図７
（c)に示される形式の戻された「ｐｅｅｋｅｄ」メッセ
ージのヘッダバイトを形成する。言い換えれば、「ｐｅ
ｅｋ」ヘッダバイトは「ｐｅｅｋｅｄ」ヘッダバイトと
して、そのままのワードカウントと０１から１０に変化
した少なくとも２つの重要なビットとともに戻される。
受信データバスＲＸＤＡＴＡ上で受信された次の４バイ
ト情報がアドレスレジスタ２４２内にロードされてアド
レスワードを形成する。ステートマシン２５２は、ライ
ン２７２を介して選択及び指定ロジック２５４を制御
し、メモリマスタバスに関連する読み出し制御信号の設
定と、メモリマスタバスに関連する要求信号が設定され
るのと、を連係して、アドレスレジスタ２４２に含まれ
るアドレスワードをメモリマスタバス２２２上に出力す
る。
れる第１の２ビットのヘッダバイトを０１として識別す
ることにより、ヘッダレジスタ２４０内にロードされた
「ｐｅｅｋ」メッセージを識別すると、ステートマシン
２５２は、ヘッダバイトの第１の２ビットを「ｐｅｅｋ
ｅｄ」ヘッダ用の適宜なビット、即ち、１０に対応する
ように変化させて、この変化させたヘッダバイトを送信
データバスに送信してヘッダレジスタ内に記憶されたワ
ードカウントをそのまま含むホストＣＰＵに戻し、図７
（c)に示される形式の戻された「ｐｅｅｋｅｄ」メッセ
ージのヘッダバイトを形成する。言い換えれば、「ｐｅ
ｅｋ」ヘッダバイトは「ｐｅｅｋｅｄ」ヘッダバイトと
して、そのままのワードカウントと０１から１０に変化
した少なくとも２つの重要なビットとともに戻される。
受信データバスＲＸＤＡＴＡ上で受信された次の４バイ
ト情報がアドレスレジスタ２４２内にロードされてアド
レスワードを形成する。ステートマシン２５２は、ライ
ン２７２を介して選択及び指定ロジック２５４を制御
し、メモリマスタバスに関連する読み出し制御信号の設
定と、メモリマスタバスに関連する要求信号が設定され
るのと、を連係して、アドレスレジスタ２４２に含まれ
るアドレスワードをメモリマスタバス２２２上に出力す
る。
【００８１】設定される要求信号に応答して、アクセス
されるターゲットＣＰＵのメモリスペースに連絡するメ
モリアービタが、要求されたアクセスが進行できること
を判定すると、アービタはメモリマスタバスに関連する
許可信号を設定する。メモリマスタバス上のアドレス出
力に関連する実際のメモリ位置がアクセスされ、その内
部に記憶されたデータがメモリマスタバスの読み出しデ
ータバス上に出力されると、アービタはメモリマスタバ
スに関連する信号ＶＡＬＩＤを設定してデータがホスト
ＣＰＵに返送される用意ができていることを示す。設定
される信号ＶＡＬＩＤに応答して、ステートマシン２５
２は、ライン２７２を介してバス選択及び指定制御ロジ
ックを制御してメモリマスタバスの読み出しデータバス
上のデータをデータレジスタ２４４内にロードする。デ
ータレジスタ２４４内にロードされたデータワードは、
内部情報バス２５６を介して送信データバスＴＸＤＡＴ
Ａ上に一度に１バイトずつシフトアウトされて、ホスト
ＣＰＵに返送される。要求、許可及び有効の信号のセッ
トが転送される各データワード毎に必要である。
されるターゲットＣＰＵのメモリスペースに連絡するメ
モリアービタが、要求されたアクセスが進行できること
を判定すると、アービタはメモリマスタバスに関連する
許可信号を設定する。メモリマスタバス上のアドレス出
力に関連する実際のメモリ位置がアクセスされ、その内
部に記憶されたデータがメモリマスタバスの読み出しデ
ータバス上に出力されると、アービタはメモリマスタバ
スに関連する信号ＶＡＬＩＤを設定してデータがホスト
ＣＰＵに返送される用意ができていることを示す。設定
される信号ＶＡＬＩＤに応答して、ステートマシン２５
２は、ライン２７２を介してバス選択及び指定制御ロジ
ックを制御してメモリマスタバスの読み出しデータバス
上のデータをデータレジスタ２４４内にロードする。デ
ータレジスタ２４４内にロードされたデータワードは、
内部情報バス２５６を介して送信データバスＴＸＤＡＴ
Ａ上に一度に１バイトずつシフトアウトされて、ホスト
ＣＰＵに返送される。要求、許可及び有効の信号のセッ
トが転送される各データワード毎に必要である。
【００８２】データレジスタ２４４内にロードされたデ
ータワードがホストＣＰＵにシフトバックされた後、ス
テートマシン２５２はライン２６０を介して減分制御２
４６を制御し、制御ライン２４１を介してヘッダレジス
タ２４０に含まれるワードカウントを１だけ減少させ
る。ワードカウントが１ではない場合、増分制御２４８
がライン２６２を介してステートマシン２５２によって
制御されて、制御ライン２４３を介してアドレスレジス
タ２４２に含まれるアドレスを増加し、このアドレスが
再びバス選択及び指定ロジック２５４によって設定され
た要求信号及び読み出し制御信号とともにメモリマスタ
バス２２２上に出力される。このように、ターゲットＣ
ＰＵメモリ領域内の次の連続したメモリ位置が読み出さ
れ、その内容がメッセージコンバータ１６０のデータレ
ジスタ２４４内に書き込まれる。また、このデータワー
ドは１バイトずつ送信データバスＴＸＤＡＴＡ上でホス
トＣＰＵにシフトアウトされ、ヘッダレジスタ内のワー
ドカウントが再び１だけ減少される。ヘッダレジスタ２
４０に含まれるワードカウントが０と同じ、即ちデータ
ワードが残らない状態になるまで、このサイクルが繰り
返される。
ータワードがホストＣＰＵにシフトバックされた後、ス
テートマシン２５２はライン２６０を介して減分制御２
４６を制御し、制御ライン２４１を介してヘッダレジス
タ２４０に含まれるワードカウントを１だけ減少させ
る。ワードカウントが１ではない場合、増分制御２４８
がライン２６２を介してステートマシン２５２によって
制御されて、制御ライン２４３を介してアドレスレジス
タ２４２に含まれるアドレスを増加し、このアドレスが
再びバス選択及び指定ロジック２５４によって設定され
た要求信号及び読み出し制御信号とともにメモリマスタ
バス２２２上に出力される。このように、ターゲットＣ
ＰＵメモリ領域内の次の連続したメモリ位置が読み出さ
れ、その内容がメッセージコンバータ１６０のデータレ
ジスタ２４４内に書き込まれる。また、このデータワー
ドは１バイトずつ送信データバスＴＸＤＡＴＡ上でホス
トＣＰＵにシフトアウトされ、ヘッダレジスタ内のワー
ドカウントが再び１だけ減少される。ヘッダレジスタ２
４０に含まれるワードカウントが０と同じ、即ちデータ
ワードが残らない状態になるまで、このサイクルが繰り
返される。
【００８３】ターゲットＣＰＵは、「ｐｏｋｅ」又は
「ｐｅｅｋ」メッセージを開始してホストＣＰＵ２００
のメモリスペースからデータを書き込むかまたは読み出
す。ターゲットＣＰＵ領域のメモリスレーブバス２２０
とその関連制御信号を監視し、読み出しまたは書き込み
制御信号に関連して、ターゲットＣＰＵによるアドレス
バス上のアドレス出力がターゲットＣＰＵではなくホス
トＣＰＵのアドレス範囲内であることを識別するステー
トマシン２５２によって、ターゲットＣＰＵによる「ｐ
ｏｋｅ」メッセージまたは「ｐｅｅｋ」メッセージの開
始が認識される。複数ワードの「ｐｅｅｋ」メッセージ
及び「ｐｏｋｅ」メッセージを実行する上記のようなタ
ーゲットＣＰＵにより開始される「ｐｏｋｅ」メッセー
ジ及び「ｐｅｅｋ」メッセージに対して、ターゲットＣ
ＰＵは単一ワードの「ｐｅｅｋ」メッセージ及び「ｐｏ
ｋｅ」メッセージのみを実行できる。
「ｐｅｅｋ」メッセージを開始してホストＣＰＵ２００
のメモリスペースからデータを書き込むかまたは読み出
す。ターゲットＣＰＵ領域のメモリスレーブバス２２０
とその関連制御信号を監視し、読み出しまたは書き込み
制御信号に関連して、ターゲットＣＰＵによるアドレス
バス上のアドレス出力がターゲットＣＰＵではなくホス
トＣＰＵのアドレス範囲内であることを識別するステー
トマシン２５２によって、ターゲットＣＰＵによる「ｐ
ｏｋｅ」メッセージまたは「ｐｅｅｋ」メッセージの開
始が認識される。複数ワードの「ｐｅｅｋ」メッセージ
及び「ｐｏｋｅ」メッセージを実行する上記のようなタ
ーゲットＣＰＵにより開始される「ｐｏｋｅ」メッセー
ジ及び「ｐｅｅｋ」メッセージに対して、ターゲットＣ
ＰＵは単一ワードの「ｐｅｅｋ」メッセージ及び「ｐｏ
ｋｅ」メッセージのみを実行できる。
【００８４】ターゲットＣＰＵが「ｐｏｋｅ」メッセー
ジを開始すると、これは、メモリスレーブバスの書き込
みデータバスに関連する書き込み信号と、設定されるメ
モリスレーブバスに関連する要求信号とを識別するステ
ートマシン２５２によって認識される。また、ステート
マシン２５２は、メモリスレーブバスによって要求され
る書き込みデータと関連するアドレスがターゲットＣＰ
Ｕ領域のメモリ範囲の外側であることを認識する。この
状況に応じて、ステートマシン２５２は、図６(a) に示
されるような予め記憶された「ｐｏｋｅ」ヘッダバイト
を制御ライン２６６を介してヘッダレジスタ２４０内に
直接ロードする。このような「ｐｏｋｅ」ヘッダバイト
は１つのデータワードを示すワードカウントを持つ。そ
して、メモリスレーブバスのアドレスデータバス上のア
ドレスワードはバス選択及び指定ロジック２５４を介し
て、ステートマシン２５２の制御下でアドレスレジスタ
２４２内にロードされ、メモリスレーブバスの書き込み
データバス上の書き込みデータも同様にデータアダプタ
１６０のデータレジスタ２４４内にロードされる。そし
て、ステートマシン２５２の制御下で、ヘッダレジスタ
２４０内の「ｐｏｋｅ」バイトは、送信データバスＴＸ
ＤＡＴＡ上を通ってホストＣＰＵに出力され、アドレス
レジスタ２４２に含まれる４バイトアドレスとデータレ
ジスタ２４４に含まれる４バイトデータが続く。
ジを開始すると、これは、メモリスレーブバスの書き込
みデータバスに関連する書き込み信号と、設定されるメ
モリスレーブバスに関連する要求信号とを識別するステ
ートマシン２５２によって認識される。また、ステート
マシン２５２は、メモリスレーブバスによって要求され
る書き込みデータと関連するアドレスがターゲットＣＰ
Ｕ領域のメモリ範囲の外側であることを認識する。この
状況に応じて、ステートマシン２５２は、図６(a) に示
されるような予め記憶された「ｐｏｋｅ」ヘッダバイト
を制御ライン２６６を介してヘッダレジスタ２４０内に
直接ロードする。このような「ｐｏｋｅ」ヘッダバイト
は１つのデータワードを示すワードカウントを持つ。そ
して、メモリスレーブバスのアドレスデータバス上のア
ドレスワードはバス選択及び指定ロジック２５４を介し
て、ステートマシン２５２の制御下でアドレスレジスタ
２４２内にロードされ、メモリスレーブバスの書き込み
データバス上の書き込みデータも同様にデータアダプタ
１６０のデータレジスタ２４４内にロードされる。そし
て、ステートマシン２５２の制御下で、ヘッダレジスタ
２４０内の「ｐｏｋｅ」バイトは、送信データバスＴＸ
ＤＡＴＡ上を通ってホストＣＰＵに出力され、アドレス
レジスタ２４２に含まれる４バイトアドレスとデータレ
ジスタ２４４に含まれる４バイトデータが続く。
【００８５】同様に、要求信号とターゲットＣＰＵ領域
のアドレス範囲の外側のメモリスレーブバスのアドレス
バス上のアドレスとに関連して読み出し信号をメモリス
レーブバス上で識別するステートマシン２５２に応答し
て、ステートマシン２５２は、「ｐｅｅｋ」ヘッダバイ
トに相当する図６(b) に示されるヘッダバイトをヘッダ
レジスタ２４０内にロードする。この場合、ヘッダバイ
トは１つのワードカウントを含む、即ち、データワード
がないことを示す。同様に、上述のように、ステートマ
シン２５２はまた、データアダプタ１６０を制御してメ
モリスレーブバスのアドレスバス上のアドレスをアドレ
スレジスタ２４２内にロードする。そして、ヘッダレジ
スタ２４０に含まれるヘッダバイトは、送信データバス
ＴＸＤＡＴＡ上に出力され、アドレスレジスタ２４２に
記憶された４つの連続したバイトが続く。
のアドレス範囲の外側のメモリスレーブバスのアドレス
バス上のアドレスとに関連して読み出し信号をメモリス
レーブバス上で識別するステートマシン２５２に応答し
て、ステートマシン２５２は、「ｐｅｅｋ」ヘッダバイ
トに相当する図６(b) に示されるヘッダバイトをヘッダ
レジスタ２４０内にロードする。この場合、ヘッダバイ
トは１つのワードカウントを含む、即ち、データワード
がないことを示す。同様に、上述のように、ステートマ
シン２５２はまた、データアダプタ１６０を制御してメ
モリスレーブバスのアドレスバス上のアドレスをアドレ
スレジスタ２４２内にロードする。そして、ヘッダレジ
スタ２４０に含まれるヘッダバイトは、送信データバス
ＴＸＤＡＴＡ上に出力され、アドレスレジスタ２４２に
記憶された４つの連続したバイトが続く。
【００８６】この段階で、メッセージコンバータ１６０
は、開始されたターゲット「ｐｅｅｋ」メッセージで終
了するが、ターゲットＣＰＵはメモリスレーブバス２２
０上の信号ＶＡＬＩＤを受信していない。結果として、
ターゲットＣＰＵは「ｓｔｕｃｋ」（即ち、固定された
かまたは継続して待機中）であり、何もしていない（停
止または他の中断ではない）。しかしながら、メッセー
ジコンバータ１６０は「ｓｔｕｃｋ」ではなく、その他
の活動（ＣＰＵが「ｓｔｕｃｋ」なので開始されたター
ゲット「ｐｅｅｋ」メッセージまたは「ｐｏｋｅ」メッ
セージを受信しないが）を進行する位置にいる。
は、開始されたターゲット「ｐｅｅｋ」メッセージで終
了するが、ターゲットＣＰＵはメモリスレーブバス２２
０上の信号ＶＡＬＩＤを受信していない。結果として、
ターゲットＣＰＵは「ｓｔｕｃｋ」（即ち、固定された
かまたは継続して待機中）であり、何もしていない（停
止または他の中断ではない）。しかしながら、メッセー
ジコンバータ１６０は「ｓｔｕｃｋ」ではなく、その他
の活動（ＣＰＵが「ｓｔｕｃｋ」なので開始されたター
ゲット「ｐｅｅｋ」メッセージまたは「ｐｏｋｅ」メッ
セージを受信しないが）を進行する位置にいる。
【００８７】このように、メッセージコンバータがメモ
リアクセスメッセージをオフ−チップホストプロセッサ
に送信すると、後続のメッセージまたは要求を自由に処
理できる。ターゲットＣＰＵにより開始された「ｐｏｋ
ｅ」メッセージまたは「ｐｅｅｋ」メッセージに応答し
て、ホストＣＰＵは「ｐｅｅｋｅｄ」メッセージで応答
する。ホストＣＰＵからの「ｐｅｅｋｅｄ」メッセージ
の受信は、図６(c) の構成に対応するヘッダレジスタ内
のヘッダバイトを認識するステートマシン２５２によっ
て識別される。受信データバスＲＸＤＡＴＡからの次の
４バイトの情報がデータレジスタ２４４内にシフトさ
れ、その内部にロードされたデータワードが、設定され
るメモリスレーブバスと連絡する信号ＶＡＬＩＤと関連
して、ステートマシン２５２の制御下で、ターゲットＣ
ＰＵ領域のメモリスレーブバス２２０のデータバスに、
バス選択及び指定制御ロジック２５４によって転送され
るので、ターゲットＣＰＵのメモリスペースと連絡する
メモリアービタに、「ｐｅｅｋ」要求によって要求され
たデータが利用可能であることを表示する。ターゲット
ＣＰＵは単一ワード「ｐｅｅｋ」を開始するだけなの
で、ホストＣＰＵからの「ｐｅｅｋｅｄ」メッセージは
単一データワードのみを含む。ターゲットＣＰＵが信号
ＶＡＬＩＤを受信すると、「ｓｔｕｃｋ」ではなくな
る。
リアクセスメッセージをオフ−チップホストプロセッサ
に送信すると、後続のメッセージまたは要求を自由に処
理できる。ターゲットＣＰＵにより開始された「ｐｏｋ
ｅ」メッセージまたは「ｐｅｅｋ」メッセージに応答し
て、ホストＣＰＵは「ｐｅｅｋｅｄ」メッセージで応答
する。ホストＣＰＵからの「ｐｅｅｋｅｄ」メッセージ
の受信は、図６(c) の構成に対応するヘッダレジスタ内
のヘッダバイトを認識するステートマシン２５２によっ
て識別される。受信データバスＲＸＤＡＴＡからの次の
４バイトの情報がデータレジスタ２４４内にシフトさ
れ、その内部にロードされたデータワードが、設定され
るメモリスレーブバスと連絡する信号ＶＡＬＩＤと関連
して、ステートマシン２５２の制御下で、ターゲットＣ
ＰＵ領域のメモリスレーブバス２２０のデータバスに、
バス選択及び指定制御ロジック２５４によって転送され
るので、ターゲットＣＰＵのメモリスペースと連絡する
メモリアービタに、「ｐｅｅｋ」要求によって要求され
たデータが利用可能であることを表示する。ターゲット
ＣＰＵは単一ワード「ｐｅｅｋ」を開始するだけなの
で、ホストＣＰＵからの「ｐｅｅｋｅｄ」メッセージは
単一データワードのみを含む。ターゲットＣＰＵが信号
ＶＡＬＩＤを受信すると、「ｓｔｕｃｋ」ではなくな
る。
【００８８】メモリスレーブバス２２０は、ターゲット
ＣＰＵによって使用されて、メッセージコンバータ１６
０を介してホストＣＰＵによってアクセスされるオン−
チップ診断機能にアクセスする。これは開始されたター
ゲット「ｐｅｅｋ」／「ｐｏｋｅ」に使用するのと同じ
バスであり、アドレス範囲は、これがオン−チップ診断
機能へのアクセスかどうか判定する。ターゲットＣＰＵ
によってメモリスレーブバス２２０上で開始される任意
の作動に応答して、ステートマシン２５２はライン２７
２を介してバス選択及び指定ロジック２５４を制御しメ
モリスレーブバス２２０上の任意の情報または制御信号
を診断バス２３４に転送する。
ＣＰＵによって使用されて、メッセージコンバータ１６
０を介してホストＣＰＵによってアクセスされるオン−
チップ診断機能にアクセスする。これは開始されたター
ゲット「ｐｅｅｋ」／「ｐｏｋｅ」に使用するのと同じ
バスであり、アドレス範囲は、これがオン−チップ診断
機能へのアクセスかどうか判定する。ターゲットＣＰＵ
によってメモリスレーブバス２２０上で開始される任意
の作動に応答して、ステートマシン２５２はライン２７
２を介してバス選択及び指定ロジック２５４を制御しメ
モリスレーブバス２２０上の任意の情報または制御信号
を診断バス２３４に転送する。
【００８９】図１１を参照すると、図８及び図１０のメ
ッセージコンバータ１６０と、オン−チップソース／宛
先ロジックまたはターゲット領域とホストＣＰＵと、の
間の相互接続が概略的に示される。図５を参照して前述
したように、集積回路２は、ＴＡＰコントローラ４と、
データアダプタ９０と、ＣＰＵレジスタ１６３を有する
ターゲットＣＰＵ１６２と、オン−チップメモリ１６４
と、を含んで構成される。加えて、図１１の集積回路２
は、診断レジスタ３０１を有する診断機能回路３００
と、メモリキャッシュ３０２と、外部メモリインタフェ
ースコントローラ３０４と、図１０で詳細に説明したメ
ッセージコンバータ１６０と、を含んで構成される。図
１１において、ホストＣＰＵ２００がホスト通信アダプ
タ３０８を介して集積回路２のＴＡＰコントローラ４と
インタフェースすることが示されている。本実施形態に
おいて、ホスト通信アダプタ３０８は、ＴＡＰコントロ
ーライニシャライザ１７６と、データアダプタ１８０
と、図５において説明したメモリバスアダプタ１９４
と、を含んで構成される。また、ホスト通信アダプタ３
０８は、ホストＣＰＵ２００からまたはホストＣＰＵ２
００へのメッセージを変換するための集積回路２に設け
られたメッセージコンバータ１６０と同等のメッセージ
コンバータを有する。更に、図１１を参照すると、メッ
セージコンバータ１６０が診断バス２３４を介して診断
機能回路３００と通信するのがわかる。診断機能回路３
００とターゲットＣＰＵ１６２とは、バス３１０を介し
て相互に通信する。メッセージコンバータ１６０のメモ
リモニタバス２２６とメモリスレーブバス２２０は、タ
ーゲットＣＰＵとメモリキャッシュ３０２との間の共通
バス３１２と接続する。また、ターゲットＣＰＵとメモ
リキャッシュ３０２とは、ＣＰＵ命令−取り出しバス３
１４を介して相互接続する。メッセージコンバータ１６
０上のメモリマスタバス２２２は、オン−チップソース
／宛先ロジックのメモリバス１６６に順次接続するメモ
リキャッシュ３０２に接続する。図５を参照して前述し
たように、メモリバス１６６はオン−チップメモリ１６
４に接続する。また、メモリバス１６６は、外部メモリ
インタフェースコントローラ３０４と接続し、その外部
メモリインターフェースコントローラ３０４は、オフ−
チップメモリ１７４とインタフェースするオフ−チップ
メモリバス３１６にオン−チップソース／宛先ロジック
メモリバス１６６をインタフェースする。
ッセージコンバータ１６０と、オン−チップソース／宛
先ロジックまたはターゲット領域とホストＣＰＵと、の
間の相互接続が概略的に示される。図５を参照して前述
したように、集積回路２は、ＴＡＰコントローラ４と、
データアダプタ９０と、ＣＰＵレジスタ１６３を有する
ターゲットＣＰＵ１６２と、オン−チップメモリ１６４
と、を含んで構成される。加えて、図１１の集積回路２
は、診断レジスタ３０１を有する診断機能回路３００
と、メモリキャッシュ３０２と、外部メモリインタフェ
ースコントローラ３０４と、図１０で詳細に説明したメ
ッセージコンバータ１６０と、を含んで構成される。図
１１において、ホストＣＰＵ２００がホスト通信アダプ
タ３０８を介して集積回路２のＴＡＰコントローラ４と
インタフェースすることが示されている。本実施形態に
おいて、ホスト通信アダプタ３０８は、ＴＡＰコントロ
ーライニシャライザ１７６と、データアダプタ１８０
と、図５において説明したメモリバスアダプタ１９４
と、を含んで構成される。また、ホスト通信アダプタ３
０８は、ホストＣＰＵ２００からまたはホストＣＰＵ２
００へのメッセージを変換するための集積回路２に設け
られたメッセージコンバータ１６０と同等のメッセージ
コンバータを有する。更に、図１１を参照すると、メッ
セージコンバータ１６０が診断バス２３４を介して診断
機能回路３００と通信するのがわかる。診断機能回路３
００とターゲットＣＰＵ１６２とは、バス３１０を介し
て相互に通信する。メッセージコンバータ１６０のメモ
リモニタバス２２６とメモリスレーブバス２２０は、タ
ーゲットＣＰＵとメモリキャッシュ３０２との間の共通
バス３１２と接続する。また、ターゲットＣＰＵとメモ
リキャッシュ３０２とは、ＣＰＵ命令−取り出しバス３
１４を介して相互接続する。メッセージコンバータ１６
０上のメモリマスタバス２２２は、オン−チップソース
／宛先ロジックのメモリバス１６６に順次接続するメモ
リキャッシュ３０２に接続する。図５を参照して前述し
たように、メモリバス１６６はオン−チップメモリ１６
４に接続する。また、メモリバス１６６は、外部メモリ
インタフェースコントローラ３０４と接続し、その外部
メモリインターフェースコントローラ３０４は、オフ−
チップメモリ１７４とインタフェースするオフ−チップ
メモリバス３１６にオン−チップソース／宛先ロジック
メモリバス１６６をインタフェースする。
【００９０】図１１の構成は、オン−チップソース／宛
先ロジックとホストＣＰＵとの間でメッセージを送信す
ることによって種々の診断手順を実行するのに使用でき
る。診断バス２３４は、診断機能回路３００の診断レジ
スタ３０１への又は診断レジスタ３０１からの読み出し
及び書き込みを可能にするとともに、トリガ事象を読み
出させる。ターゲットＣＰＵに関連する制御情報は、診
断機能回路３００から読み出される。ターゲットＣＰＵ
に関連する命令ポインタと他の制御信号は、診断機能回
路３００の診断レジスタ３０１に記憶される。命令ポイ
ンタは、診断レジスタ３０１の一つに連続して複写さ
れ、診断バス２３４上の要求によってアクセスされる。
ターゲットＣＰＵの状態を検索するには、診断機能回路
３００の診断レジスタ３０１の一つを検索する必要があ
る。診断レジスタ３０１は、例えば、ＳＴＯＲＥ、ＴＲ
ＡＰ、ＴＡＫＥ＿Ａ＿ＴＲＡＰ、ＴＲＡＰ＿ＡＴ＿ＮＥ
ＸＴ＿ＥＸＩＴ等の、ターゲットＣＰＵの種々の制御信
号を記憶できる。これらの信号は特定のワイヤを介して
ＣＰＵに伝達される。
先ロジックとホストＣＰＵとの間でメッセージを送信す
ることによって種々の診断手順を実行するのに使用でき
る。診断バス２３４は、診断機能回路３００の診断レジ
スタ３０１への又は診断レジスタ３０１からの読み出し
及び書き込みを可能にするとともに、トリガ事象を読み
出させる。ターゲットＣＰＵに関連する制御情報は、診
断機能回路３００から読み出される。ターゲットＣＰＵ
に関連する命令ポインタと他の制御信号は、診断機能回
路３００の診断レジスタ３０１に記憶される。命令ポイ
ンタは、診断レジスタ３０１の一つに連続して複写さ
れ、診断バス２３４上の要求によってアクセスされる。
ターゲットＣＰＵの状態を検索するには、診断機能回路
３００の診断レジスタ３０１の一つを検索する必要があ
る。診断レジスタ３０１は、例えば、ＳＴＯＲＥ、ＴＲ
ＡＰ、ＴＡＫＥ＿Ａ＿ＴＲＡＰ、ＴＲＡＰ＿ＡＴ＿ＮＥ
ＸＴ＿ＥＸＩＴ等の、ターゲットＣＰＵの種々の制御信
号を記憶できる。これらの信号は特定のワイヤを介して
ＣＰＵに伝達される。
【００９１】前述のように、ホストＣＰＵがメモリマス
タバス２２２を介してターゲットＣＰＵメモリスペース
内のメモリ位置に書き込みができるのと同様の方法で、
ホストＣＰＵは、診断バス２３４を介して診断機能回路
３００内のレジスタに書き込みができる。診断機能回路
３００のレジスタに書き込みをするホストＣＰＵに応答
して、トリガされた事象が発生する。このトリガ事象
は、トリガ事象を識別する理由コードに関連する要求信
号を識別するステートマシン２５２によってメッセージ
コンバータ１６０内で検出される。要求信号に応答し
て、ステートマシン２５２は、トリガ事象に関連する理
由コードを、トリガヘッダバイトを識別する２ビット１
１とともに、ヘッダレジスタ２４０内にロードする。そ
して、ヘッダレジスタ２４０に記憶されたトリガヘッダ
バイトが送信データバスＴＸＤＡＴＡ上をターゲットＣ
ＰＵに出力される。
タバス２２２を介してターゲットＣＰＵメモリスペース
内のメモリ位置に書き込みができるのと同様の方法で、
ホストＣＰＵは、診断バス２３４を介して診断機能回路
３００内のレジスタに書き込みができる。診断機能回路
３００のレジスタに書き込みをするホストＣＰＵに応答
して、トリガされた事象が発生する。このトリガ事象
は、トリガ事象を識別する理由コードに関連する要求信
号を識別するステートマシン２５２によってメッセージ
コンバータ１６０内で検出される。要求信号に応答し
て、ステートマシン２５２は、トリガ事象に関連する理
由コードを、トリガヘッダバイトを識別する２ビット１
１とともに、ヘッダレジスタ２４０内にロードする。そ
して、ヘッダレジスタ２４０に記憶されたトリガヘッダ
バイトが送信データバスＴＸＤＡＴＡ上をターゲットＣ
ＰＵに出力される。
【００９２】上記のように、ターゲットＣＰＵ自体が、
メモリモニタバス２２６と診断バス２３４とを介して診
断機能回路３００にアクセスできる。同様に、ターゲッ
トＣＰＵが診断機能回路に書き込みをすると、この書き
込みに応答してトリガ事象が発生して、ステートマシン
２５２がヘッダレジスタ２４０に含まれるトリガヘッダ
バイトを出力してターゲットＣＰＵに戻す。ステートマ
シン２５２は、診断バス２３４上の書き込みがターゲッ
トＣＰＵによって行われたかまたはホストＣＰＵによっ
て行われたかを記憶し、トリガ事象を正しい宛先に返送
する。
メモリモニタバス２２６と診断バス２３４とを介して診
断機能回路３００にアクセスできる。同様に、ターゲッ
トＣＰＵが診断機能回路に書き込みをすると、この書き
込みに応答してトリガ事象が発生して、ステートマシン
２５２がヘッダレジスタ２４０に含まれるトリガヘッダ
バイトを出力してターゲットＣＰＵに戻す。ステートマ
シン２５２は、診断バス２３４上の書き込みがターゲッ
トＣＰＵによって行われたかまたはホストＣＰＵによっ
て行われたかを記憶し、トリガ事象を正しい宛先に返送
する。
【００９３】図１１に示された環境で実行される本実施
形態によるメッセージコンバータは、テストアクセスポ
ートからのブート、ホットプラグ挿入及びホストとター
ゲットの同期化等の種々の高レベルの診断特徴を維持で
きる。このように、本実施形態によれば、集積回路に挿
入され、限定されたピンカウントを介してホストＣＰＵ
とオン−チップソース／宛先ロジックとの間の通信を提
供するメッセージコンバータが設けられる。このコンバ
ータは、種々のオン−チップリソースへのアクセスを有
する。これらのリソースのうちのいくつかは単に監視さ
れるだけであり、他は制御されるかまたは監視及び制御
される。任意のリソースの監視は非割り込みであり、チ
ップ機能の実行または待機に何の影響も与えない。これ
は診断目的には理想的である。メッセージコンバータ
は、受信メッセージの解釈と、送信メッセージの編集
と、オン−チップソース／宛先ロジックへのまたはオン
−チップソース／宛先ロジックからの情報の選択または
指示との機能を実行する。メッセージコンバータは、オ
ン−チップ機能のいずれからも独立して作動するので、
何らかの割り込み作動の実行が指示されるまで或いは指
示されなければ非割り込みである。
形態によるメッセージコンバータは、テストアクセスポ
ートからのブート、ホットプラグ挿入及びホストとター
ゲットの同期化等の種々の高レベルの診断特徴を維持で
きる。このように、本実施形態によれば、集積回路に挿
入され、限定されたピンカウントを介してホストＣＰＵ
とオン−チップソース／宛先ロジックとの間の通信を提
供するメッセージコンバータが設けられる。このコンバ
ータは、種々のオン−チップリソースへのアクセスを有
する。これらのリソースのうちのいくつかは単に監視さ
れるだけであり、他は制御されるかまたは監視及び制御
される。任意のリソースの監視は非割り込みであり、チ
ップ機能の実行または待機に何の影響も与えない。これ
は診断目的には理想的である。メッセージコンバータ
は、受信メッセージの解釈と、送信メッセージの編集
と、オン−チップソース／宛先ロジックへのまたはオン
−チップソース／宛先ロジックからの情報の選択または
指示との機能を実行する。メッセージコンバータは、オ
ン−チップ機能のいずれからも独立して作動するので、
何らかの割り込み作動の実行が指示されるまで或いは指
示されなければ非割り込みである。
【００９４】診断バス２３４は、診断機能回路３００の
診断レジスタ３０１への又は診断レジスタ３０１からの
読み出し及び書き込みを可能にするとともに、トリガ事
象を発生させる。ターゲットＣＰＵに関連する制御情報
は、診断機能回路３００から読み出される。ターゲット
ＣＰＵに関連する命令ポインタと他の制御信号は、診断
機能回路３００の診断レジスタ３０１に記憶される。命
令ポインタは、診断レジスタ３０１の一つに連続して複
写され、診断バス２３４上の要求によってアクセスされ
る。ターゲットＣＰＵの状態を検索するには、診断機能
回路３００の診断レジスタ３０１の一つを検索する必要
がある。診断レジスタ３０１は、例えば、ＳＴＯＲＥ、
ＴＲＡＰ、ＴＡＫＥ＿Ａ＿ＴＲＡＰ、ＴＲＡＰ＿ＡＴ＿
ＮＥＸＴ＿ＥＸＩＴ等の、ターゲットＣＰＵの種々の制
御信号を記憶できる。これらの信号は特定のワイヤを介
してＣＰＵに伝達される。
診断レジスタ３０１への又は診断レジスタ３０１からの
読み出し及び書き込みを可能にするとともに、トリガ事
象を発生させる。ターゲットＣＰＵに関連する制御情報
は、診断機能回路３００から読み出される。ターゲット
ＣＰＵに関連する命令ポインタと他の制御信号は、診断
機能回路３００の診断レジスタ３０１に記憶される。命
令ポインタは、診断レジスタ３０１の一つに連続して複
写され、診断バス２３４上の要求によってアクセスされ
る。ターゲットＣＰＵの状態を検索するには、診断機能
回路３００の診断レジスタ３０１の一つを検索する必要
がある。診断レジスタ３０１は、例えば、ＳＴＯＲＥ、
ＴＲＡＰ、ＴＡＫＥ＿Ａ＿ＴＲＡＰ、ＴＲＡＰ＿ＡＴ＿
ＮＥＸＴ＿ＥＸＩＴ等の、ターゲットＣＰＵの種々の制
御信号を記憶できる。これらの信号は特定のワイヤを介
してＣＰＵに伝達される。
【００９５】前述のように、ホストＣＰＵがメモリマス
タバス２２２を介してターゲットＣＰＵメモリスペース
内のメモリ位置に書き込みができるのと同様の方法で、
ホストＣＰＵは、診断バス２３４を介して診断機能回路
３００内のレジスタに書き込みができる。診断機能回路
３００のレジスタに書き込みをするホストＣＰＵに応答
して、トリガされた事象が発生する。このトリガ事象
は、トリガ事象を識別する理由コードに関連する要求信
号を識別するステートマシン２５２によってメッセージ
コンバータ１６０内で検出される。要求信号に応答し
て、ステートマシン２５２は、トリガ事象に関連する理
由コードを、トリガヘッダバイトを識別する２ビット１
１とともに、ヘッダレジスタ２４０内にロードする。そ
して、ヘッダレジスタ２４０に記憶されたトリガヘッダ
バイトが送信データバスＴＸＤＡＴＡ上をターゲットＣ
ＰＵに出力される。
タバス２２２を介してターゲットＣＰＵメモリスペース
内のメモリ位置に書き込みができるのと同様の方法で、
ホストＣＰＵは、診断バス２３４を介して診断機能回路
３００内のレジスタに書き込みができる。診断機能回路
３００のレジスタに書き込みをするホストＣＰＵに応答
して、トリガされた事象が発生する。このトリガ事象
は、トリガ事象を識別する理由コードに関連する要求信
号を識別するステートマシン２５２によってメッセージ
コンバータ１６０内で検出される。要求信号に応答し
て、ステートマシン２５２は、トリガ事象に関連する理
由コードを、トリガヘッダバイトを識別する２ビット１
１とともに、ヘッダレジスタ２４０内にロードする。そ
して、ヘッダレジスタ２４０に記憶されたトリガヘッダ
バイトが送信データバスＴＸＤＡＴＡ上をターゲットＣ
ＰＵに出力される。
【００９６】上記のように、ターゲットＣＰＵ自体が、
メモリモニタバス２２６と診断バス２３４とを介して診
断機能回路３００にアクセスできる。同様に、ターゲッ
トＣＰＵが診断機能回路に書き込みをすると、この書き
込みに応答してトリガ事象が発生して、ステートマシン
２５２がヘッダレジスタ２４０に含まれるトリガヘッダ
バイトを出力してターゲットＣＰＵに戻す。ステートマ
シン２５２は、診断バス２３４上の書き込みがターゲッ
トＣＰＵによって行われたかまたはホストＣＰＵによっ
て行われたかを記憶し、トリガ事象を正しい宛先に返送
する。
メモリモニタバス２２６と診断バス２３４とを介して診
断機能回路３００にアクセスできる。同様に、ターゲッ
トＣＰＵが診断機能回路に書き込みをすると、この書き
込みに応答してトリガ事象が発生して、ステートマシン
２５２がヘッダレジスタ２４０に含まれるトリガヘッダ
バイトを出力してターゲットＣＰＵに戻す。ステートマ
シン２５２は、診断バス２３４上の書き込みがターゲッ
トＣＰＵによって行われたかまたはホストＣＰＵによっ
て行われたかを記憶し、トリガ事象を正しい宛先に返送
する。
【００９７】図１１に示された環境で実行される本実施
形態によるメッセージコンバータは、テストアクセスポ
ートからのブート、ホットプラグ挿入及びホストとター
ゲットの同期化等の種々の高レベルの診断特徴を維持で
きる。このように、本実施形態によれば、集積回路に挿
入され、限定されたピンカウントを介してホストＣＰＵ
とオン−チップソース／宛先ロジックとの間の通信を提
供するメッセージコンバータが設けられる。このコンバ
ータは、種々のオン−チップリソースへのアクセスを有
する。これらのリソースのうちのいくつかは単に監視さ
れるだけであり、他は制御されるかまたは監視及び制御
される。任意のリソースの監視は非割り込みであり、チ
ップ機能の実行または待機に何の影響も与えない。これ
は診断目的には理想的である。メッセージコンバータ
は、受信メッセージの解釈と、送信メッセージの編集
と、オン−チップソース／宛先ロジックへのまたはオン
−チップソース／宛先ロジックからの情報の選択または
指示との機能を実行する。メッセージコンバータは、オ
ン−チップ機能のいずれからも独立して作動するので、
何らかの割り込み作動の実行が指示されるまで或いは指
示されなければ非割り込みである。
形態によるメッセージコンバータは、テストアクセスポ
ートからのブート、ホットプラグ挿入及びホストとター
ゲットの同期化等の種々の高レベルの診断特徴を維持で
きる。このように、本実施形態によれば、集積回路に挿
入され、限定されたピンカウントを介してホストＣＰＵ
とオン−チップソース／宛先ロジックとの間の通信を提
供するメッセージコンバータが設けられる。このコンバ
ータは、種々のオン−チップリソースへのアクセスを有
する。これらのリソースのうちのいくつかは単に監視さ
れるだけであり、他は制御されるかまたは監視及び制御
される。任意のリソースの監視は非割り込みであり、チ
ップ機能の実行または待機に何の影響も与えない。これ
は診断目的には理想的である。メッセージコンバータ
は、受信メッセージの解釈と、送信メッセージの編集
と、オン−チップソース／宛先ロジックへのまたはオン
−チップソース／宛先ロジックからの情報の選択または
指示との機能を実行する。メッセージコンバータは、オ
ン−チップ機能のいずれからも独立して作動するので、
何らかの割り込み作動の実行が指示されるまで或いは指
示されなければ非割り込みである。
【００９８】図１１を参照すると、その構成は、メモリ
キャッシュ３０２を取り除き、共通バス３１２とＣＰＵ
命令取り出しバス３１４とをメモリバス１６６に直接接
続することによって応用されてもよい。更に、この構成
は、付加的なマスタまたはメモリバス１６６に接続され
たオン−チップの自律機能を有するようにも応用でき
る。さらにまた、ターゲットＣＰＵ１６２は取り除くこ
とができ、メモリスレーブバス２２０とメモリマスタバ
ス２２２とメモリモニタバス２２６とをメモリバス１６
６に直接接続できる。
キャッシュ３０２を取り除き、共通バス３１２とＣＰＵ
命令取り出しバス３１４とをメモリバス１６６に直接接
続することによって応用されてもよい。更に、この構成
は、付加的なマスタまたはメモリバス１６６に接続され
たオン−チップの自律機能を有するようにも応用でき
る。さらにまた、ターゲットＣＰＵ１６２は取り除くこ
とができ、メモリスレーブバス２２０とメモリマスタバ
ス２２２とメモリモニタバス２２６とをメモリバス１６
６に直接接続できる。
【図面の簡単な説明】
【図１】本実施形態による接続点を有するテストアクセ
スポートコントローラを備えた集積回路を示す。
スポートコントローラを備えた集積回路を示す。
【図２】図１のテストアクセスポートコントローラを示
す。
す。
【図３】図２のテストアクセスポートコントローラに接
続するための本実施形態によるデータアダプタを示す。
続するための本実施形態によるデータアダプタを示す。
【図４】診断モードにおける図２のテストアクセスポー
トコントローラを介してオフ−チップ通信されたデータ
のデータフォーマットを示す。
トコントローラを介してオフ−チップ通信されたデータ
のデータフォーマットを示す。
【図５】図３のデータアダプタの実行を階層形状ブロッ
ク図で示す。
ク図で示す。
【図６】本実施形態によるメッセージのヘッダバイトの
フォーマットを示す。
フォーマットを示す。
【図７】本実施形態によるメッセージのフォーマットを
示す。
示す。
【図８】本実施形態によるメッセージコンバータを概略
的に示す。
的に示す。
【図９】本実施形態におけるメッセージコンバータに接
続されるバスのフォーマットを示す。
続されるバスのフォーマットを示す。
【図１０】本実施形態のメッセージコンバータの実行を
示す。
示す。
【図１１】本実施形態のメッセージコンバータの実行を
階層形状ブロック図で示す。
階層形状ブロック図で示す。
Claims (24)
- 【請求項１】 オン−チップターゲットプロセッサと、 第１のビット幅を有し、前記ターゲットプロセッサとロ
ーカルメモリとの間に並列パスを提供し、アドレスライ
ンとデータラインと少なくとも１つの読み出し／書き込
み制御ラインとを有するオン−チップバスシステムと、 該バスシステムのビット幅と同数の第１のピンのセット
によってバスシステムに接続され、第１のピンのセット
の数より少ない第２のピンのセットを有するメッセージ
コンバータと、 前記第２のピンのセットに接続して、チップ境界を越え
て低減ピンデータを伝達する通信パスと、を含んで構成
され、 前記メッセージコンバータは、 前記オン−チップバスシステムに接続された制御回路
と、 前記通信パスを介してオフ−チップから供給されるメッ
セージを受信し、各メッセージのメッセージ識別子をデ
コードし、前記メッセージ識別子に従ってバスシステム
のアドレスライン、データライン及び読み出し／書き込
みラインを前記制御回路に選択させて、オン−チップタ
ーゲットプロセッサを使用せずにローカルメモリへのメ
モリアクセスを実行する低減ピンデータ回路と、 前記バスシステムから受信した情報からのメッセージを
公式化し、各メッセージにメッセージ識別子を配分し
て、低減ピンデータの形式でメッセージをオフ−チップ
で送信するデータ送信回路と、 を含んで構成されることを特徴とする単一チップ集積回
路装置。 - 【請求項２】 前記ローカルメモリは、オン−チップで
あることを特徴とする請求項１記載の単一チップ集積回
路装置。 - 【請求項３】 前記ローカルメモリは、オフ−チップで
あるが、オン−チップメモリインタフェース回路を介し
て前記バスシステムに接続されることを特徴とする請求
項１記載の単一チップ集積回路装置。 - 【請求項４】 前記バスシステムは、それぞれ独立した
複数の読み出し／書き込み制御ラインを含んで構成され
ることを特徴とする請求項１〜３のいずれか１つに記載
の単一チップ集積回路装置。 - 【請求項５】 前記第２のピンのセットは、オフ−チッ
プからオン−チップへのメッセージの供給方向に通信パ
スを提供し、かつ、オン−チップからオフ−チップへの
メッセージの供給方向に第２のピンの補助セットが設け
られることを特徴とする請求項１〜４のいずれか１つに
記載の単一チップ集積回路装置。 - 【請求項６】 前記オン−チップターゲットプロセッサ
に接続されたオン−チップ機能回路を含んで構成される
ことを特徴とする請求項１〜５のいずれか１つに記載の
単一チップ集積回路装置。 - 【請求項７】 前記オン−チップ機能回路は、診断目的
のための情報を保持する１組のレジスタを含み、前記診
断情報が、前記メッセージコンバータの診断ポートを介
して前記メッセージコンバータに供給されることを特徴
とする請求項６記載の単一チップ集積回路装置。 - 【請求項８】 前記レジスタの少なくとも１つが、前記
ターゲットプロセッサの命令ポインタを保持することを
特徴とする請求項７記載の単一チップ集積回路装置。 - 【請求項９】 前記レジスタの少なくとも１つが、前記
ターゲットプロセッサの状態を示すデータを保持するこ
とを特徴とする請求項７記載の単一チップ集積回路装
置。 - 【請求項１０】 前記メッセージコンバータは、前記オ
ン−チップバスシステムに接続されて、前記ターゲット
プロセッサのアドレススペース内のリモートメモリへ
の、ターゲットプロセッサによって開始されるメモリア
クセスを可能にするメモリバススレーブポートを含んで
構成されることを特徴とする請求項１〜９のいずれか１
つに記載の単一チップ集積回路装置。 - 【請求項１１】 前記メッセージコンバータは、バスシ
ステムに接続されて、前記ローカルメモリで指示された
オフ−チップからの前記メモリアクセスを許可するメモ
リバスマスタポートを含んで構成されることを特徴とす
る請求項１〜１０のいずれか１つに記載の単一チップ集
積回路装置。 - 【請求項１２】 前記メッセージコンバータは、オン−
チップバスシステムに接続されて、前記ターゲットプロ
セッサによって開始されるメモリアクセスを監視するメ
モリバスモニタポートを含んで構成されることを特徴と
する請求項６又は７記載の単一チップ集積回路装置。 - 【請求項１３】 前記メッセージコンバータは、所定の
メッセージプロトコルに従ってバスを介して受信された
情報からの前記メッセージを公式化し、このメッセージ
プロトコルでは、前記メッセージ識別子が８ビットヘッ
ダ形式であり、前記ヘッダの２ビットは、メッセージが
データ書き込み要求か、データ読み出し要求か、データ
読み出し応答かまたはトリガメッセージかを識別するこ
とを特徴とする請求項１〜１２のいずれか１つに記載の
単一チップ集積回路装置。 - 【請求項１４】 前記メッセージコンバータは、前記８
ビットヘッダの２ビットをデコードしてメッセージ識別
子をデコードするデコード回路を含んで構成されること
を特徴とする請求項１３記載の単一チップ集積回路装
置。 - 【請求項１５】 前記メッセージコンバータは、各メッ
セージのワードカウントを前記ヘッダから識別する長さ
識別回路を含んで構成されることを特徴とする請求項１
〜１４のいずれか１つに記載の単一チップ集積回路装
置。 - 【請求項１６】 メモリアドレス及び該メモリアドレス
内にロードするための一連のデータワードを含むメッセ
ージに関して、前記メッセージコンバータは、各ワード
の受信時にワードカウントを減少させるとともに、アド
レスを増加させて各データワードに関して配分されたア
ドレスを提供する手段を含んで構成されることを特徴と
する請求項１４記載の単一チップ集積回路装置。 - 【請求項１７】 請求項１から１６のいずれか１つに記
載の単一チップ集積回路装置と、 オフ−チップホストプロセッサと、 並列バスを介して前記オフ−チップホストプロセッサに
接続されるとともに、前記オフ−チップ通信パスを介し
て前記単一チップ集積回路装置に接続されるオフ−チッ
プメッセージコンバータと、を含んで構成されるコンピ
ュータシステム。 - 【請求項１８】 前記オフ−チップ通信パスは、前記タ
ーゲットプロセッサの継続した通常作動を妨害すること
なく、前記オフ−チッププロセッサを選択的に接続でき
ることを特徴とする請求項１７記載のコンピュータシス
テム。 - 【請求項１９】 オン−チップバスシステムによってア
クセス可能ではあるが通常はホストプロセッサのアドレ
ススペースの外側に位置するターゲットメモリへの、オ
フ−チップホストプロセッサによりなされたメモリアク
セス要求を実行する方法であって、 ａ）前記ホストプロセッサが、メッセージの性質をメモ
リ読み出しとして示すメッセージ識別子を含んだメモリ
アクセスメッセージを公式化して、前記メッセージをオ
ン−チップバスシステムに接続されたオン−チップメッ
セージコンバータに送信し、 ｂ）前記メッセージコンバータが、前記メッセージを受
信し、前記メッセージ識別子をデコードし、前記ターゲ
ットメモリへのメモリ読み出し要求を実行し、前記メッ
セージコンバータはまた、前記メッセージ識別子を修正
してメモリ応答を示し、次につづくデータワード数を含
むワードカウントとともに前記メッセージ識別子を前記
ホストプロセッサに送信し、 ｃ）前記メッセージコンバータが、前記ワードカウント
に従って、前記ターゲットメモリから読み出したデータ
ワードを前記ホストプロセッサに順次送信する、 ことからなることを特徴とする方法。 - 【請求項２０】 前記オン−チップバスシステムに接続
された機能回路から、前記オン−チップ機能回路のアド
レススペースの外側であって前記ホストプロセッサのア
ドレススペースの内側に通常は位置するリモートメモリ
への、メモリアクセス要求を実行することを含み、前記
オン−チップ機能回路によって開始されたメモリアクセ
ス要求は、前記メッセージコンバータに供給され、この
メッセージコンバータは、メッセージの性質を示すメッ
セージ識別子を含んだメモリアクセスメッセージを公式
化し、このメッセージは、前記オフ−チップホストプロ
セッサに送信され、該オフ−チップホストプロセッサ
は、前記メッセージ識別子をデコードし、そのリモート
メモリへのメモリアクセスを実行し、前記リモートメモ
リから読み出したデータワードを含むメモリ応答を前記
オン−チップメッセージコンバータに戻す、ことからな
ることを特徴とする請求項１９記載の方法。 - 【請求項２１】 前記メッセージコンバータが、前記メ
モリアクセスメッセージを前記オフ−チップホストプロ
セッサに送信すると、次のメッセージまたは要求の処理
が自由にできることを特徴とする請求項２０記載の方
法。 - 【請求項２２】 トリガ状態を決定してトリガ状態に達
したことを示すトリガメッセージを前記ホストプロセッ
サに戻すためのオン−チップ機能回路の作動に影響を与
えずに、前記オン−チップ機能回路の状態を監視するス
テップを含んでなることを特徴とする請求項１９〜２１
のいずれか１つに記載の方法。 - 【請求項２３】 前記メッセージが、所定のメッセージ
プロトコルに従って公式化され、このメッセージプロト
コルでは、前記メッセージ識別子が８ビットヘッダ形式
であり、このヘッダの最初の２ビットは、前記メッセー
ジが、前記ホストメモリへのデータの書き込みのための
データ書き込み要求か、前記ホストメモリからのデータ
の読み出しのためのデータ読み出し要求か、メモリアク
セス応答かまたはトリガメッセージかを識別することを
特徴とする請求項２２記載の方法。 - 【請求項２４】 前記ホストプロセッサ及び前記ターゲ
ットプロセッサは、オン−チップターゲットプロセッサ
の使用のために、リモートメモリ内のメモリ位置にアク
セスするとともにデータ読み出し応答を待つデータ読み
出し要求を、前記ターゲットプロセッサがさらに先の作
動を開始するより前に、ディスパッチする前記ターゲッ
トプロセッサによって同期されることを特徴とする請求
項２１〜２３のいずれか１つに記載の方法。
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