JPH10207693A - 浮動小数点演算ユニット - Google Patents
浮動小数点演算ユニットInfo
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Abstract
(57)【要約】
【課題】 独立した乗算実行ユニットと加算実行ユニッ
トとを有するプロセッサで乗算加算命令を実現すること
である。 【解決手段】 ｐビット精度の３つのオペランドＡ、
Ｂ、Ｃについて乗算加算命令ＡＣ＋Ｂを実行する際に独
立した乗算動作と加算動作を実行するための浮動小数点
演算ユニットは、乗算ユニットと、スティッキー・コレ
クト・ユニットと、加算ユニットと、丸めユニットとを
含む。しかも、リスク条件検出ユニットは、丸めユニッ
トによって丸める前に非精密な結果量の発生に対応する
リスク条件の検出を行う。リスク条件を検出すると、ト
ラップがトリガーされ、拡張シーケンス実現ユニットが
拡張乗算加算シーケンスを実行し、最終丸めの前に無限
精度を有する乗算加算出力を出力する。ｐビット精度の
３つのオペランドＡ、Ｂ、Ｃについて乗算加算命令ＡＣ
＋Ｂを実行する際に独立した乗算動作と加算動作を実行
するための浮動小数点演算方法も開示する。
トとを有するプロセッサで乗算加算命令を実現すること
である。 【解決手段】 ｐビット精度の３つのオペランドＡ、
Ｂ、Ｃについて乗算加算命令ＡＣ＋Ｂを実行する際に独
立した乗算動作と加算動作を実行するための浮動小数点
演算ユニットは、乗算ユニットと、スティッキー・コレ
クト・ユニットと、加算ユニットと、丸めユニットとを
含む。しかも、リスク条件検出ユニットは、丸めユニッ
トによって丸める前に非精密な結果量の発生に対応する
リスク条件の検出を行う。リスク条件を検出すると、ト
ラップがトリガーされ、拡張シーケンス実現ユニットが
拡張乗算加算シーケンスを実行し、最終丸めの前に無限
精度を有する乗算加算出力を出力する。ｐビット精度の
３つのオペランドＡ、Ｂ、Ｃについて乗算加算命令ＡＣ
＋Ｂを実行する際に独立した乗算動作と加算動作を実行
するための浮動小数点演算方法も開示する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはスーパ
ースカラ・マイクロプロセッサに関し、より具体的には
独立した乗算命令と加算命令とを使用して高精度乗算加
算計算を実行するための方法および装置に関する。
ースカラ・マイクロプロセッサに関し、より具体的には
独立した乗算命令と加算命令とを使用して高精度乗算加
算計算を実行するための方法および装置に関する。
【０００２】
【従来の技術】縮小命令セット・コンピュータ（ＲＩＳ
Ｃ）マイクロプロセッサは当技術分野では周知のもので
ある。ＲＩＳＣプロセッサは、特定のシステム・アーキ
テクチャによる主要機能構成要素を含む。たとえば、Ｒ
ＩＳＣプロセッサは、整数ユニット、分岐処理ユニッ
ト、浮動小数点ユニットなどの３つの実行ユニットを含
むことができる。このため、ＲＩＳＣプロセッサは、た
とえば、３つの実行ユニットのそれぞれに１つずつ、ク
ロック当たり３つの命令を出して回収することができる
スーパースカラ・プロセッサを含む。パフォーマンスを
高めるために、命令は順不同で完了することができる
が、その実行は実際には順次行われるように見えるだろ
う。
Ｃ）マイクロプロセッサは当技術分野では周知のもので
ある。ＲＩＳＣプロセッサは、特定のシステム・アーキ
テクチャによる主要機能構成要素を含む。たとえば、Ｒ
ＩＳＣプロセッサは、整数ユニット、分岐処理ユニッ
ト、浮動小数点ユニットなどの３つの実行ユニットを含
むことができる。このため、ＲＩＳＣプロセッサは、た
とえば、３つの実行ユニットのそれぞれに１つずつ、ク
ロック当たり３つの命令を出して回収することができる
スーパースカラ・プロセッサを含む。パフォーマンスを
高めるために、命令は順不同で完了することができる
が、その実行は実際には順次行われるように見えるだろ
う。
【０００３】拡張マイクロプロセッサ用の浮動小数点ハ
ードウェアおよびアルゴリズムの設計は、パフォーマン
スと、浮動小数点の正確さと、拡張マイクロプロセッサ
市場における既存のソフトウェア・アプリケーションと
の互換性との兼ね合いを伴う場合が多い。
ードウェアおよびアルゴリズムの設計は、パフォーマン
スと、浮動小数点の正確さと、拡張マイクロプロセッサ
市場における既存のソフトウェア・アプリケーションと
の互換性との兼ね合いを伴う場合が多い。
【０００４】以下に示す説明では、単精度、倍精度、拡
張精度用の各種浮動小数点フォーマットについて言及す
る。図１は、単精度、倍精度、拡張精度用の浮動小数点
２進固定長フォーマットを示す。様々なコンピュータ・
マイクロプロセッサ・アーキテクチャでは、レジスタお
よびメモリに値を格納し、マイクロプロセッサ・レジス
タにアクセスし、このようなレジスタ内のデータを表現
するためにオペランド規則を使用する。メモリ内のデー
タには単精度フォーマットを使用することができる。メ
モリまたは浮動小数点レジスタ内のデータには倍精度フ
ォーマットを使用することができる。
張精度用の各種浮動小数点フォーマットについて言及す
る。図１は、単精度、倍精度、拡張精度用の浮動小数点
２進固定長フォーマットを示す。様々なコンピュータ・
マイクロプロセッサ・アーキテクチャでは、レジスタお
よびメモリに値を格納し、マイクロプロセッサ・レジス
タにアクセスし、このようなレジスタ内のデータを表現
するためにオペランド規則を使用する。メモリ内のデー
タには単精度フォーマットを使用することができる。メ
モリまたは浮動小数点レジスタ内のデータには倍精度フ
ォーマットを使用することができる。
【０００５】浮動小数点フォーマット内の値は、ｓ（符
号ビット）、ｅｘｐ（指数）、FRACTION（仮数）という
３つのフィールドからなる。符号ビットの長さは単一ビ
ットである。指数および小数フィールドの長さは特定の
精度フォーマットによって決まる。単精度の浮動小数点
フォーマットは３２ビットを含み、符号ビットが１ビッ
ト、指数ビットが８ビット、仮数が２３ビットになる。
倍精度の浮動小数点フォーマットは６４ビットを含み、
符号ビットが１ビット、指数ビットが１１ビット、仮数
が５２ビットになる。拡張精度の浮動小数点フォーマッ
トは８１ビットを含み、符号ビットが１ビット、指数ビ
ットが１６ビット、仮数が６４ビットになる。さらに、
浮動小数点表現については、仮数部は、FRACTIONの右に
連結された先行暗黙ビットからなる。この先行暗黙ビッ
トは、正規化数の場合は１（イチ）になり、非正規化数
の場合は０（ゼロ）になる。また、先行暗黙ビットは単
位ビット位置（すなわち、２進小数点の左の最初のビッ
ト位置）に位置する。
号ビット）、ｅｘｐ（指数）、FRACTION（仮数）という
３つのフィールドからなる。符号ビットの長さは単一ビ
ットである。指数および小数フィールドの長さは特定の
精度フォーマットによって決まる。単精度の浮動小数点
フォーマットは３２ビットを含み、符号ビットが１ビッ
ト、指数ビットが８ビット、仮数が２３ビットになる。
倍精度の浮動小数点フォーマットは６４ビットを含み、
符号ビットが１ビット、指数ビットが１１ビット、仮数
が５２ビットになる。拡張精度の浮動小数点フォーマッ
トは８１ビットを含み、符号ビットが１ビット、指数ビ
ットが１６ビット、仮数が６４ビットになる。さらに、
浮動小数点表現については、仮数部は、FRACTIONの右に
連結された先行暗黙ビットからなる。この先行暗黙ビッ
トは、正規化数の場合は１（イチ）になり、非正規化数
の場合は０（ゼロ）になる。また、先行暗黙ビットは単
位ビット位置（すなわち、２進小数点の左の最初のビッ
ト位置）に位置する。
【０００６】数値および非数値は、単精度、倍精度、拡
張精度の各種フォーマット内で表現可能である。数値は
実数の近似値になり、正規化数、非正規化数、ゼロ値を
含む。さらに、表現可能な非数値数は正と負の無限大を
含む。
張精度の各種フォーマット内で表現可能である。数値は
実数の近似値になり、正規化数、非正規化数、ゼロ値を
含む。さらに、表現可能な非数値数は正と負の無限大を
含む。
【０００７】２進浮動小数点数は、実数の近似値を取る
ために使用する機械表現可能値である。３通りのカテゴ
リの数としては、正規化数、非正規化数、ゼロ値があ
る。正規化数の値は、単精度浮動小数点フォーマットで
は１〜２５６の範囲、倍精度浮動小数点フォーマットで
は１〜２０４６の範囲のバイアス指数値を有する。暗黙
単位ビットは正規化数の場合１になる。さらに、正規化
数は以下のように解釈される。 ＮＯＲＭ＝（−１）S×２E×（1.fraction） 式中、（Ｓ）は符号であり、（Ｅ）は非バイアス指数で
あり、（1.fraction）は先行単位ビット（暗黙ビット）
と小数部から構成される仮数部である。ゼロ値は、ゼロ
というバイアス指数値と、ゼロという仮数値（先行ビッ
ト＝０）とを有する。ゼロには正または負の符号を付け
ることができる。非正規化数は、ゼロというバイアス指
数値と、非ゼロの小数フィールド値とを有する。非正規
化数は、表現可能な正規化数より規模が小さい非ゼロの
数である。これらは、暗黙単位ユニットがゼロになる値
である。非正規化数は以下のように解釈される。 ＤＥＮＯＲＭ＝（−１）S×２Emin×（0.fraction） 式中、（Ｓ）は符号であり、（Emin）は最小表現可能指
数値（単精度では−１２６、倍精度では−１０２２）で
あり、（0.fraction）は先行ビット（暗黙ビット）と小
数部から構成される仮数部である。
ために使用する機械表現可能値である。３通りのカテゴ
リの数としては、正規化数、非正規化数、ゼロ値があ
る。正規化数の値は、単精度浮動小数点フォーマットで
は１〜２５６の範囲、倍精度浮動小数点フォーマットで
は１〜２０４６の範囲のバイアス指数値を有する。暗黙
単位ビットは正規化数の場合１になる。さらに、正規化
数は以下のように解釈される。 ＮＯＲＭ＝（−１）S×２E×（1.fraction） 式中、（Ｓ）は符号であり、（Ｅ）は非バイアス指数で
あり、（1.fraction）は先行単位ビット（暗黙ビット）
と小数部から構成される仮数部である。ゼロ値は、ゼロ
というバイアス指数値と、ゼロという仮数値（先行ビッ
ト＝０）とを有する。ゼロには正または負の符号を付け
ることができる。非正規化数は、ゼロというバイアス指
数値と、非ゼロの小数フィールド値とを有する。非正規
化数は、表現可能な正規化数より規模が小さい非ゼロの
数である。これらは、暗黙単位ユニットがゼロになる値
である。非正規化数は以下のように解釈される。 ＤＥＮＯＲＭ＝（−１）S×２Emin×（0.fraction） 式中、（Ｓ）は符号であり、（Emin）は最小表現可能指
数値（単精度では−１２６、倍精度では−１０２２）で
あり、（0.fraction）は先行ビット（暗黙ビット）と小
数部から構成される仮数部である。
【０００８】算術演算によって、符号ビットと、指数
と、ゼロの先行ビットを含む非ゼロ仮数部とからなる中
間結果が得られると、その結果は正規化数ではないの
で、格納する前に正規化しなければならない。数の正規
化は、先行仮数ビットが１になるまで、シフトした各ビ
ットごとに１だけその指数を減分しながらその仮数部を
左にシフトすることによって行う。保護ビットと丸めビ
ットはそのシフトに関与し、ゼロは丸めビットにシフト
される。正規化中、指数はその範囲が無制限であるよう
に見なされる。得られる指数値が、その結果について指
定されたフォーマットで表現できる最小値より小さい場
合、中間結果は「小さい」と言われる。その数の符号は
変化しない。算術演算によって得られる非ゼロの中間結
果が、指定のフォーマットで表現できる最小値より小さ
い指数を有する場合、格納された結果は非正規化が必要
になる可能性がある。数の非正規化は、指数がそのフォ
ーマットの最小値と等しくなるまで、シフトした各ビッ
トごとに１だけその指数を増分しながらその仮数部を右
にシフトすることによって行う。このシフト・プロセス
中に有効ビットが失われる場合、正確さの喪失が発生し
ている。その数の符号は変化しない。
と、ゼロの先行ビットを含む非ゼロ仮数部とからなる中
間結果が得られると、その結果は正規化数ではないの
で、格納する前に正規化しなければならない。数の正規
化は、先行仮数ビットが１になるまで、シフトした各ビ
ットごとに１だけその指数を減分しながらその仮数部を
左にシフトすることによって行う。保護ビットと丸めビ
ットはそのシフトに関与し、ゼロは丸めビットにシフト
される。正規化中、指数はその範囲が無制限であるよう
に見なされる。得られる指数値が、その結果について指
定されたフォーマットで表現できる最小値より小さい場
合、中間結果は「小さい」と言われる。その数の符号は
変化しない。算術演算によって得られる非ゼロの中間結
果が、指定のフォーマットで表現できる最小値より小さ
い指数を有する場合、格納された結果は非正規化が必要
になる可能性がある。数の非正規化は、指数がそのフォ
ーマットの最小値と等しくなるまで、シフトした各ビッ
トごとに１だけその指数を増分しながらその仮数部を右
にシフトすることによって行う。このシフト・プロセス
中に有効ビットが失われる場合、正確さの喪失が発生し
ている。その数の符号は変化しない。
【０００９】算術命令、丸め命令、変換命令はいずれ
も、無限に精密であると見なされる中間結果が得られる
ようにマイクロプロセッサ・アーキテクチャによって定
義される。この結果は、有限長の精度で浮動小数点レジ
スタ（ＦＰＲ）に書き込むことができる。正規化または
非正規化の後、無限精度の中間結果をその命令が要求す
る精度で表現できない場合、その結果はターゲットＦＰ
Ｒに入れる前に丸められる。丸めは、特定のマイクロプ
ロセッサに固有の特定の丸め命令に応じて行われる。
も、無限に精密であると見なされる中間結果が得られる
ようにマイクロプロセッサ・アーキテクチャによって定
義される。この結果は、有限長の精度で浮動小数点レジ
スタ（ＦＰＲ）に書き込むことができる。正規化または
非正規化の後、無限精度の中間結果をその命令が要求す
る精度で表現できない場合、その結果はターゲットＦＰ
Ｒに入れる前に丸められる。丸めは、特定のマイクロプ
ロセッサに固有の特定の丸め命令に応じて行われる。
【００１０】ＩＥＥＥ７５４規格は６４ビットと３２ビ
ットの算術計算を含む。この規格では、単精度オペラン
ドのために単精度算術計算を用意しなければならない。
また、この規格では、倍精度算術命令が単精度オペラン
ドまたは倍精度オペランドの一方（または両方）を持つ
ことができるが、単精度命令が倍精度オペランドを受け
入れてはならないと規定している。
ットの算術計算を含む。この規格では、単精度オペラン
ドのために単精度算術計算を用意しなければならない。
また、この規格では、倍精度算術命令が単精度オペラン
ドまたは倍精度オペランドの一方（または両方）を持つ
ことができるが、単精度命令が倍精度オペランドを受け
入れてはならないと規定している。
【００１１】ＩＥＥＥ演算用の６４ビット実行モデルで
は、各種ビットとフィールドが次のように定義されてい
る。すなわち、Ｓビットは符号ビットであり、Ｃビット
は仮数部からの繰上りを捕捉する繰上りビットであり、
Ｌビットはオペランドからの暗黙ビットを受け取る仮数
部の先行単位ビットであり、FRACTIONはオペランドの小
数部を受け入れる５２ビット・フィールドであり、保護
（Ｇ）、丸め（Ｒ）、スティッキー（Ｘ）の各ビットは
累算器の下位ビットの拡張部である。ＧビットとＲビッ
トは結果の正規化後に必要なものである。ＧビットとＲ
ビットとＸビットは、中間結果が２つの最も近い表現可
能な値に同程度に近いかどうかを判定するために丸め中
に必要なものである。Ｘビットは、累算器の右シフトま
たはその他の下位結果ビットの生成のために、Ｒビット
の下位側に現れると思われるすべてのビットの論理和を
表現することにより、ＧビットとＲビットの拡張部とし
て機能する。ＧビットとＲビットは左シフトに関与し、
ゼロはＲビットにシフトされる。中間結果の仮数部は、
Ｌビットと、FRACTIONと、Ｇ、Ｒ、Ｘの各ビットとで構
成される。ある演算の無限精度中間結果は、浮動小数点
累算器のＬ、FRACTION、Ｇ、Ｒ、Ｘビットで正規化され
た結果である。結果をＦＰＲ（浮動小数点レジスタ）に
格納する前に、必要であれば、ＦＲＳＣＲ［ＲＮ］（Ｆ
ＲＳＣＲは浮動小数点状況制御レジスタ、ＲＮは丸めモ
ード）によって指定される丸めモードを使用して仮数を
丸める。丸めによってＣへの繰上りが発生する場合、仮
数部は１桁右にシフトされ、指数は１だけ増分される。
これにより、おそらく指数のオーバフローが発生するは
ずである。丸めに使用するビット位置の左の小数ビット
はＦＰＲに格納され、下位ビット位置がある場合、その
ビット位置はゼロに設定される。
は、各種ビットとフィールドが次のように定義されてい
る。すなわち、Ｓビットは符号ビットであり、Ｃビット
は仮数部からの繰上りを捕捉する繰上りビットであり、
Ｌビットはオペランドからの暗黙ビットを受け取る仮数
部の先行単位ビットであり、FRACTIONはオペランドの小
数部を受け入れる５２ビット・フィールドであり、保護
（Ｇ）、丸め（Ｒ）、スティッキー（Ｘ）の各ビットは
累算器の下位ビットの拡張部である。ＧビットとＲビッ
トは結果の正規化後に必要なものである。ＧビットとＲ
ビットとＸビットは、中間結果が２つの最も近い表現可
能な値に同程度に近いかどうかを判定するために丸め中
に必要なものである。Ｘビットは、累算器の右シフトま
たはその他の下位結果ビットの生成のために、Ｒビット
の下位側に現れると思われるすべてのビットの論理和を
表現することにより、ＧビットとＲビットの拡張部とし
て機能する。ＧビットとＲビットは左シフトに関与し、
ゼロはＲビットにシフトされる。中間結果の仮数部は、
Ｌビットと、FRACTIONと、Ｇ、Ｒ、Ｘの各ビットとで構
成される。ある演算の無限精度中間結果は、浮動小数点
累算器のＬ、FRACTION、Ｇ、Ｒ、Ｘビットで正規化され
た結果である。結果をＦＰＲ（浮動小数点レジスタ）に
格納する前に、必要であれば、ＦＲＳＣＲ［ＲＮ］（Ｆ
ＲＳＣＲは浮動小数点状況制御レジスタ、ＲＮは丸めモ
ード）によって指定される丸めモードを使用して仮数を
丸める。丸めによってＣへの繰上りが発生する場合、仮
数部は１桁右にシフトされ、指数は１だけ増分される。
これにより、おそらく指数のオーバフローが発生するは
ずである。丸めに使用するビット位置の左の小数ビット
はＦＰＲに格納され、下位ビット位置がある場合、その
ビット位置はゼロに設定される。
【００１２】ＩＥＥＥ７５４規格によれば、ＦＲＳＣＲ
［ＲＮ］によりユーザ選択可能な４通りの丸めモードが
提供される。丸めの場合、概念上の保護、丸め、スティ
ッキーの各ビットは累算器ビットで定義される。倍精度
浮動小数点数用の保護、丸め、スティッキーの各ビット
の位置は、累算器のビット５３（Ｇビット）、ビット５
４（Ｒビット）、ビット５５（Ｘビット）になる。単精
度浮動小数点数の場合、保護（Ｇ）、丸め（Ｒ）、ステ
ィッキー（Ｘ）の各ビットの位置は、累算器のビット２
４、ビット２５、ビット２６〜５２（Ｇ、Ｒ、Ｘビッ
ト）になる。
［ＲＮ］によりユーザ選択可能な４通りの丸めモードが
提供される。丸めの場合、概念上の保護、丸め、スティ
ッキーの各ビットは累算器ビットで定義される。倍精度
浮動小数点数用の保護、丸め、スティッキーの各ビット
の位置は、累算器のビット５３（Ｇビット）、ビット５
４（Ｒビット）、ビット５５（Ｘビット）になる。単精
度浮動小数点数の場合、保護（Ｇ）、丸め（Ｒ）、ステ
ィッキー（Ｘ）の各ビットの位置は、累算器のビット２
４、ビット２５、ビット２６〜５２（Ｇ、Ｒ、Ｘビッ
ト）になる。
【００１３】必要であれば、保持すべき最下位ビットが
FRACTIONの下位ビット位置になるまで、仮数部を右にシ
フトした場合のように丸めを扱うことができる。保護、
丸め、スティッキーのいずれかのビットが非ゼロである
場合、その結果は不正確になる。保護ビットは中間結果
のビット５３である。丸めビットは中間結果のビット５
４である。スティッキー・ビットはビット５５（これを
含む）の右側の残りのすべてのビットのＯＲである。
FRACTIONの下位ビット位置になるまで、仮数部を右にシ
フトした場合のように丸めを扱うことができる。保護、
丸め、スティッキーのいずれかのビットが非ゼロである
場合、その結果は不正確になる。保護ビットは中間結果
のビット５３である。丸めビットは中間結果のビット５
４である。スティッキー・ビットはビット５５（これを
含む）の右側の残りのすべてのビットのＯＲである。
【００１４】オペランドが非正規化数である場合、これ
は演算を開始する前に事前正規化される。得られる仮数
の最上位ビットが１ではない場合、その結果は正規化さ
れる。結果は、ＦＰＳＣＲの浮動小数点丸め制御フィー
ルドＲＮの制御の下でターゲット精度まで丸められ、ｆ
ｒＤ（浮動小数点宛先レジスタＤ）に入れられる。
は演算を開始する前に事前正規化される。得られる仮数
の最上位ビットが１ではない場合、その結果は正規化さ
れる。結果は、ＦＰＳＣＲの浮動小数点丸め制御フィー
ルドＲＮの制御の下でターゲット精度まで丸められ、ｆ
ｒＤ（浮動小数点宛先レジスタＤ）に入れられる。
【００１５】特定のマイクロプロセッサ・システム・ア
ーキテクチャによれば、具体的な１組の条件についてテ
ストするためのＴＲＡＰ命令を用意することができる。
トラップ命令によってテストした条件のいずれかを満足
する場合、システム・トラップ・ハンドラが呼び出され
る。テストした条件をすべて満足しない場合、命令実行
は通常通りに続行される。
ーキテクチャによれば、具体的な１組の条件についてテ
ストするためのＴＲＡＰ命令を用意することができる。
トラップ命令によってテストした条件のいずれかを満足
する場合、システム・トラップ・ハンドラが呼び出され
る。テストした条件をすべて満足しない場合、命令実行
は通常通りに続行される。
【００１６】上記の浮動小数点の説明に関連して示す
と、スーパースカラ計算機の命令の特定の例は、米国ニ
ューヨーク州アーモンクのＩＢＭより入手可能なＲＩＳ
ＣマイクロプロセッサのＰｏｗｅｒ／ＰｏｗｅｒＰＣフ
ァミリーなどの拡張マイクロプロセッサ・アーキテクチ
ャにおける統合乗算加算命令（＋／−（Ａ＊Ｃ）＋／−
Ｂ）の実現である。統合乗算加算命令（＋／−（Ａ＊
Ｃ）＋／−Ｂ）は通常、ＲＩＳＣマイクロプロセッサの
乗算累算（ＭＡＣ）ユニットで実行される。拡張マイク
ロプロセッサ・アーキテクチャの実施態様では、たとえ
ば、図２のユニット１０（すなわち、ヒューズ付き乗算
加算ユニット）など、３つのオペランドＡ、Ｂ、Ｃを受
け入れる単一ユニットで乗算加算命令をサポートしてい
る。浮動小数点乗算加算命令の場合、参照番号１２によ
って識別されるレジスタｆｒＡ（浮動小数点レジスタ
Ａ）内の浮動小数点オペランドに、参照番号１４によっ
て識別されるレジスタｆｒＣ（浮動小数点レジスタＣ）
内の浮動小数点オペランドを掛ける。参照番号１６によ
って識別されるレジスタｆｒＢ（浮動小数点レジスタ
Ｂ）内の浮動小数点オペランドを中間結果Ａ＊Ｃに加え
る。加数Ｂとの加算の前の積Ａ＊Ｃの中間丸めを取り除
くことにより、高精度が達成される。このような実施態
様をたとえば図２に示すが、同図のｐはオペランド精度
を表す。このようなヒューズ付き乗算加算ユニット１０
では、Ｂの加算前の積Ａ＊Ｃの丸めが回避され、最終結
果の１回の丸めだけが行われるという利点が得られる
が、ヒューズ付き乗算加算ユニットには欠点がある。た
とえば、スーパースカラ・プロセッサでヒューズ付き乗
算加算ユニットを実現する際の主な欠点の１つは、最良
のパフォーマンスが得られないこと、すなわち、乗算加
算命令のための並行した乗算命令と加算命令が不可能な
ことである。
と、スーパースカラ計算機の命令の特定の例は、米国ニ
ューヨーク州アーモンクのＩＢＭより入手可能なＲＩＳ
ＣマイクロプロセッサのＰｏｗｅｒ／ＰｏｗｅｒＰＣフ
ァミリーなどの拡張マイクロプロセッサ・アーキテクチ
ャにおける統合乗算加算命令（＋／−（Ａ＊Ｃ）＋／−
Ｂ）の実現である。統合乗算加算命令（＋／−（Ａ＊
Ｃ）＋／−Ｂ）は通常、ＲＩＳＣマイクロプロセッサの
乗算累算（ＭＡＣ）ユニットで実行される。拡張マイク
ロプロセッサ・アーキテクチャの実施態様では、たとえ
ば、図２のユニット１０（すなわち、ヒューズ付き乗算
加算ユニット）など、３つのオペランドＡ、Ｂ、Ｃを受
け入れる単一ユニットで乗算加算命令をサポートしてい
る。浮動小数点乗算加算命令の場合、参照番号１２によ
って識別されるレジスタｆｒＡ（浮動小数点レジスタ
Ａ）内の浮動小数点オペランドに、参照番号１４によっ
て識別されるレジスタｆｒＣ（浮動小数点レジスタＣ）
内の浮動小数点オペランドを掛ける。参照番号１６によ
って識別されるレジスタｆｒＢ（浮動小数点レジスタ
Ｂ）内の浮動小数点オペランドを中間結果Ａ＊Ｃに加え
る。加数Ｂとの加算の前の積Ａ＊Ｃの中間丸めを取り除
くことにより、高精度が達成される。このような実施態
様をたとえば図２に示すが、同図のｐはオペランド精度
を表す。このようなヒューズ付き乗算加算ユニット１０
では、Ｂの加算前の積Ａ＊Ｃの丸めが回避され、最終結
果の１回の丸めだけが行われるという利点が得られる
が、ヒューズ付き乗算加算ユニットには欠点がある。た
とえば、スーパースカラ・プロセッサでヒューズ付き乗
算加算ユニットを実現する際の主な欠点の１つは、最良
のパフォーマンスが得られないこと、すなわち、乗算加
算命令のための並行した乗算命令と加算命令が不可能な
ことである。
【００１７】命令を順不同で実行するスーパースカラ計
算機では、乗算動作と加算動作の待ち時間を最小限にす
るためにそれぞれ最適化された個別ユニットで乗算と加
算が独立して続行できるようにすることにより、パフォ
ーマンスの改善が達成される。個々の加算ユニットと乗
算ユニットは、たとえば、米国カリフォルニア州サンタ
・クララのＩｎｔｅｌ社から入手可能なＩｎｔｅｌのｘ
８６ベース・プロセッサに含まれている。さらに、ｘ８
６プロセッサは拡張精度用にフォーマットされている
（すなわち、各浮動小数点レジスタは８１ビットを収容
する）。２つの６４ビットの仮数を掛けると１２８ビッ
トの中間結果が得られ、これはその後、８１ビットの拡
張精度フォーマット用に６４ビットまで丸められる。こ
のような実施態様をたとえば図３に示すが、同図のｐは
オペランド精度を表す。独立したユニットによって乗算
加算シーケンスを実行すると、２ｐという全精度データ
経路幅が乗算ユニットから加算ユニットに繰り上げられ
ない限り、オペランドＢの加算前のＡ＊Ｃという積の中
間丸めのために精度が失われる。データ経路の幅、サポ
ート・ユニット、レジスタを２倍にすることは、ほとん
ど場合、マイクロプロセッサのシリコン領域や複雑さの
点で極めて高価なものになる。
算機では、乗算動作と加算動作の待ち時間を最小限にす
るためにそれぞれ最適化された個別ユニットで乗算と加
算が独立して続行できるようにすることにより、パフォ
ーマンスの改善が達成される。個々の加算ユニットと乗
算ユニットは、たとえば、米国カリフォルニア州サンタ
・クララのＩｎｔｅｌ社から入手可能なＩｎｔｅｌのｘ
８６ベース・プロセッサに含まれている。さらに、ｘ８
６プロセッサは拡張精度用にフォーマットされている
（すなわち、各浮動小数点レジスタは８１ビットを収容
する）。２つの６４ビットの仮数を掛けると１２８ビッ
トの中間結果が得られ、これはその後、８１ビットの拡
張精度フォーマット用に６４ビットまで丸められる。こ
のような実施態様をたとえば図３に示すが、同図のｐは
オペランド精度を表す。独立したユニットによって乗算
加算シーケンスを実行すると、２ｐという全精度データ
経路幅が乗算ユニットから加算ユニットに繰り上げられ
ない限り、オペランドＢの加算前のＡ＊Ｃという積の中
間丸めのために精度が失われる。データ経路の幅、サポ
ート・ユニット、レジスタを２倍にすることは、ほとん
ど場合、マイクロプロセッサのシリコン領域や複雑さの
点で極めて高価なものになる。
【００１８】したがって、統合乗算加算実施態様に同等
の結果をもたらすように独立ユニット手法の改善策を提
供することが望ましいはずである。
の結果をもたらすように独立ユニット手法の改善策を提
供することが望ましいはずである。
【００１９】
【発明が解決しようとする課題】本発明の一目的は、独
立した乗算実行ユニットと加算実行ユニットとを有する
プロセッサで乗算加算命令を実現することにある。
立した乗算実行ユニットと加算実行ユニットとを有する
プロセッサで乗算加算命令を実現することにある。
【００２０】
【課題を解決するための手段】本発明の方法および装置
によれば、独立して動作し、２つの命令を並行して実行
する個別の乗算ユニットと加算ユニットとを有すること
により、乗算加算命令の最良パフォーマンスが達成され
る。本発明では、個別の乗算ユニットと加算ユニットと
を含むスーパースカラ・マシンの乗算加算命令で提供さ
れる高精度を達成する。さらに、本発明は、６つの命令
からなる拡張シーケンスを実行しなければならない状況
の識別のための乗算加算命令の安価なハードウェア実施
態様を提供する。
によれば、独立して動作し、２つの命令を並行して実行
する個別の乗算ユニットと加算ユニットとを有すること
により、乗算加算命令の最良パフォーマンスが達成され
る。本発明では、個別の乗算ユニットと加算ユニットと
を含むスーパースカラ・マシンの乗算加算命令で提供さ
れる高精度を達成する。さらに、本発明は、６つの命令
からなる拡張シーケンスを実行しなければならない状況
の識別のための乗算加算命令の安価なハードウェア実施
態様を提供する。
【００２１】本発明によれば、浮動小数点演算ユニット
および方法は、３つのオペランドＡ、Ｂ、Ｃについて乗
算加算命令を実行する際に独立した乗算動作と加算動作
を実行し、各オペランドは所与の浮動小数点精度に応じ
てｐビットを有する。演算ユニットは、オペランドＡお
よびＣを受け取るための入力段階を有し、ｄビットのデ
ータ経路幅をさらに有し、ｐ＜ｄ≦２ｐである乗算ユニ
ットを含む。入力段階は、オペランドＡおよびＣのそれ
ぞれの最下位ビットの右に連結されたｂビットの０から
なるそれぞれのバッファを含み、ｂはｄ−ｐビットに等
しい。乗算ユニットは、ｄ個の上位ビットＡＣUPPERと
ｄ個の下位ビットＡＣLOWERとを含む積Ａ＊Ｃを伝達す
るための出力段階をさらに含む。スティッキー・コレク
ト・ユニットは、ＡＣLOWERを受け取り、ＡＣLOWERのす
べてのビットの論理和を表すスティッキー・ビットを生
成し、ＡＣLOWERのいずれかのビットが１になるとステ
ィッキー・ビットが１になる。ＡＣUPPERとオペランド
Ｂとを受け取る入力段階を有する加算ユニットはｄビッ
トのデータ経路を含む。加算ユニットの入力段階は、オ
ペランドＢの最下位ビットの右に連結されたｂビットの
０からなるバッファを含み、ｂはｄ−ｐビットに等し
い。加算ユニットは、結果量＋／−ＡＣUPPER＋／−Ｂ
を出力するための出力段階をさらに含む。乗算ユニット
と、スティッキー・コレクト・ユニットと、加算ユニッ
トは、統合乗算加算シーケンスを実現する。丸め手段
は、スティッキー・ビットに応答して、さらに所望の丸
めモードに応じて、ｐビットの精度まで結果量＋／−Ａ
ＣUPPER＋／−Ｂを丸める。丸め手段は演算ユニットの
乗算加算出力をさらに出力する。リスク条件検出手段
は、丸め手段による結果量の丸めの前に結果量に関する
第１のリスク条件または第２のリスク条件のいずれかの
発生を検出する。第１のリスク条件は結果量＋／−ＡＣ
UP PER＋／−Ｂに関する不要な取消しを示し、第２のリ
スク条件は結果量＋／−ＡＣUPPER＋／−Ｂにおける具
体的な精度の喪失を示す。リスク条件を検出すると、リ
スク条件検出手段は、元の結果量＋／−ＡＣUPPER＋／
−Ｂを廃棄し、拡張乗算加算シーケンスを開始するため
にさらにトラップをトリガーする。最後に、実現手段
は、演算ユニットの乗算加算出力を提供するために、ト
ラップに応答して３つのオペランドＡ、Ｂ、Ｃについて
拡張乗算加算シーケンスを実現し、拡張乗算加算シーケ
ンスは統合乗算加算シーケンスとの数学的互換性を達成
するために選択される。
および方法は、３つのオペランドＡ、Ｂ、Ｃについて乗
算加算命令を実行する際に独立した乗算動作と加算動作
を実行し、各オペランドは所与の浮動小数点精度に応じ
てｐビットを有する。演算ユニットは、オペランドＡお
よびＣを受け取るための入力段階を有し、ｄビットのデ
ータ経路幅をさらに有し、ｐ＜ｄ≦２ｐである乗算ユニ
ットを含む。入力段階は、オペランドＡおよびＣのそれ
ぞれの最下位ビットの右に連結されたｂビットの０から
なるそれぞれのバッファを含み、ｂはｄ−ｐビットに等
しい。乗算ユニットは、ｄ個の上位ビットＡＣUPPERと
ｄ個の下位ビットＡＣLOWERとを含む積Ａ＊Ｃを伝達す
るための出力段階をさらに含む。スティッキー・コレク
ト・ユニットは、ＡＣLOWERを受け取り、ＡＣLOWERのす
べてのビットの論理和を表すスティッキー・ビットを生
成し、ＡＣLOWERのいずれかのビットが１になるとステ
ィッキー・ビットが１になる。ＡＣUPPERとオペランド
Ｂとを受け取る入力段階を有する加算ユニットはｄビッ
トのデータ経路を含む。加算ユニットの入力段階は、オ
ペランドＢの最下位ビットの右に連結されたｂビットの
０からなるバッファを含み、ｂはｄ−ｐビットに等し
い。加算ユニットは、結果量＋／−ＡＣUPPER＋／−Ｂ
を出力するための出力段階をさらに含む。乗算ユニット
と、スティッキー・コレクト・ユニットと、加算ユニッ
トは、統合乗算加算シーケンスを実現する。丸め手段
は、スティッキー・ビットに応答して、さらに所望の丸
めモードに応じて、ｐビットの精度まで結果量＋／−Ａ
ＣUPPER＋／−Ｂを丸める。丸め手段は演算ユニットの
乗算加算出力をさらに出力する。リスク条件検出手段
は、丸め手段による結果量の丸めの前に結果量に関する
第１のリスク条件または第２のリスク条件のいずれかの
発生を検出する。第１のリスク条件は結果量＋／−ＡＣ
UP PER＋／−Ｂに関する不要な取消しを示し、第２のリ
スク条件は結果量＋／−ＡＣUPPER＋／−Ｂにおける具
体的な精度の喪失を示す。リスク条件を検出すると、リ
スク条件検出手段は、元の結果量＋／−ＡＣUPPER＋／
−Ｂを廃棄し、拡張乗算加算シーケンスを開始するため
にさらにトラップをトリガーする。最後に、実現手段
は、演算ユニットの乗算加算出力を提供するために、ト
ラップに応答して３つのオペランドＡ、Ｂ、Ｃについて
拡張乗算加算シーケンスを実現し、拡張乗算加算シーケ
ンスは統合乗算加算シーケンスとの数学的互換性を達成
するために選択される。
【００２２】
【発明の実施の形態】本発明によれば、独立した乗算お
よび加算ハードウェア・ユニットによって乗算加算命令
が実現される。しかも、本発明の演算ユニットにより、
データ経路またはレジスタ幅を２倍にせずに統合乗算加
算実現と同等の結果が達成される。さらに、並行２命令
シーケンスのパフォーマンスが得られる。
よび加算ハードウェア・ユニットによって乗算加算命令
が実現される。しかも、本発明の演算ユニットにより、
データ経路またはレジスタ幅を２倍にせずに統合乗算加
算実現と同等の結果が達成される。さらに、並行２命令
シーケンスのパフォーマンスが得られる。
【００２３】以下にさらに詳述するように、本発明によ
る望ましい設計ポイントは次のようにいくつかの特徴に
よって達成される。第１に、乗算加算命令シーケンス
は、初期乗算（Ａ＊Ｃ）とそれに続く単一加算（ＡＣ
UPPER＋Ｂ）からなる。第２に、データ経路幅は、ター
ゲット精度（ここではバッファという）を上回る数ビッ
ト分だけ拡張される。たとえば、好ましい実施例のデー
タ経路は、１１ビットに相当するバッファ分だけ拡張さ
れる。第３に、固有のスティッキー・ビットは、切り捨
てられた下位積ビットＡＣLOWER間の論理和から形成さ
れる。第４に、最終加算で検出可能であり、統合乗算加
算ユニットからの各種結果を達成するための発生見込み
を識別する第１および第２のリスク条件が識別される。
最後に、最終加算で第１および第２のリスク条件を動的
に検出すると、元の積結果を廃棄して、以下に示す式１
が詳細に示すような６命令の拡張乗算加算シーケンスに
よって再開するためのハードウェア・トラップをトリガ
ーする。したがって、このリスク条件は、拡張シーケン
スの実行を開始するために使用する。
る望ましい設計ポイントは次のようにいくつかの特徴に
よって達成される。第１に、乗算加算命令シーケンス
は、初期乗算（Ａ＊Ｃ）とそれに続く単一加算（ＡＣ
UPPER＋Ｂ）からなる。第２に、データ経路幅は、ター
ゲット精度（ここではバッファという）を上回る数ビッ
ト分だけ拡張される。たとえば、好ましい実施例のデー
タ経路は、１１ビットに相当するバッファ分だけ拡張さ
れる。第３に、固有のスティッキー・ビットは、切り捨
てられた下位積ビットＡＣLOWER間の論理和から形成さ
れる。第４に、最終加算で検出可能であり、統合乗算加
算ユニットからの各種結果を達成するための発生見込み
を識別する第１および第２のリスク条件が識別される。
最後に、最終加算で第１および第２のリスク条件を動的
に検出すると、元の積結果を廃棄して、以下に示す式１
が詳細に示すような６命令の拡張乗算加算シーケンスに
よって再開するためのハードウェア・トラップをトリガ
ーする。したがって、このリスク条件は、拡張シーケン
スの実行を開始するために使用する。
【００２４】次に図４および図５を参照し、３つのオペ
ランドＡ、Ｂ、Ｃに対して乗算加算命令を実行する際に
独立した乗算動作と加算動作を実行するための浮動小数
点演算ユニット１００について説明する。オペランドＡ
は被乗数、オペランドＣは乗数、オペランドＢは加数で
ある。各オペランドは、所与の浮動小数点精度による規
定の数のｐビットからなるデータを含む。ｐビットは、
データが正（＋）であるか負（−）であるかを示す１つ
の符号ビットと、ｘ個の指数ビットと、ｙ個の仮数ビッ
トとを含む。
ランドＡ、Ｂ、Ｃに対して乗算加算命令を実行する際に
独立した乗算動作と加算動作を実行するための浮動小数
点演算ユニット１００について説明する。オペランドＡ
は被乗数、オペランドＣは乗数、オペランドＢは加数で
ある。各オペランドは、所与の浮動小数点精度による規
定の数のｐビットからなるデータを含む。ｐビットは、
データが正（＋）であるか負（−）であるかを示す１つ
の符号ビットと、ｘ個の指数ビットと、ｙ個の仮数ビッ
トとを含む。
【００２５】演算ユニット１００は、オペランドＡおよ
びＣを受け取るための入力段階を有する乗算ユニット１
０２を含む。この入力段階はｄビットの外部データ経路
幅を含み、ｐ＜ｄ≦２ｐである。この入力段階は、オペ
ランドＡおよびＣのそれぞれの最下位ビットの右に連結
されたｂビットの０からなるそれぞれのバッファ（１０
４、１０６）をさらに含む。好ましいことに、ｂはｄ−
ｐビットに等しい。乗算ユニット１０２は、積Ａ＊Ｃを
伝達するための出力段階をさらに含む。積Ａ＊Ｃは、ｄ
個の上位ビットＡＣUPPERとｄ個の下位ビットＡＣLOWER
とを含む。
びＣを受け取るための入力段階を有する乗算ユニット１
０２を含む。この入力段階はｄビットの外部データ経路
幅を含み、ｐ＜ｄ≦２ｐである。この入力段階は、オペ
ランドＡおよびＣのそれぞれの最下位ビットの右に連結
されたｂビットの０からなるそれぞれのバッファ（１０
４、１０６）をさらに含む。好ましいことに、ｂはｄ−
ｐビットに等しい。乗算ユニット１０２は、積Ａ＊Ｃを
伝達するための出力段階をさらに含む。積Ａ＊Ｃは、ｄ
個の上位ビットＡＣUPPERとｄ個の下位ビットＡＣLOWER
とを含む。
【００２６】スティッキー・コレクト・ユニット１０８
は、図４に示すように、ＡＣLOWERを受け取り、ＡＣ
LOWERのすべてのビットの論理和を表す固有のスティッ
キー・ビット１１０を生成するために設けられている。
スティッキー・ビット１１０は、ＡＣLOWERのいずれか
のビットが１になると１になる。スティッキー・コレク
ト・ユニット１０８は、標準の浮動小数点スティッキー
・コレクタを含む。固有のスティッキー・ビット１１０
は、その後ＡＣUPPERに関連付けられる特殊タグにな
る。
は、図４に示すように、ＡＣLOWERを受け取り、ＡＣ
LOWERのすべてのビットの論理和を表す固有のスティッ
キー・ビット１１０を生成するために設けられている。
スティッキー・ビット１１０は、ＡＣLOWERのいずれか
のビットが１になると１になる。スティッキー・コレク
ト・ユニット１０８は、標準の浮動小数点スティッキー
・コレクタを含む。固有のスティッキー・ビット１１０
は、その後ＡＣUPPERに関連付けられる特殊タグにな
る。
【００２７】加算ユニット１１２は、ＡＣUPPERとオペ
ランドＢとを受け取るための入力段階を含む。加算ユニ
ット１１２は、ｄビットの外部データ経路幅をさらに含
み、さらにその入力段階は、オペランドＢの最下位ビッ
トの右に連結されたｂビットの０からなるバッファ１１
４を含む。前述したものと同様に、バッファ１１４はｂ
ビットを含み、ｂはｄ−ｐビットに等しい。加算ユニッ
ト１１２は、結果量＋／−ＡＣUPPER＋／−Ｂを出力す
るための出力段階をさらに含む。
ランドＢとを受け取るための入力段階を含む。加算ユニ
ット１１２は、ｄビットの外部データ経路幅をさらに含
み、さらにその入力段階は、オペランドＢの最下位ビッ
トの右に連結されたｂビットの０からなるバッファ１１
４を含む。前述したものと同様に、バッファ１１４はｂ
ビットを含み、ｂはｄ−ｐビットに等しい。加算ユニッ
ト１１２は、結果量＋／−ＡＣUPPER＋／−Ｂを出力す
るための出力段階をさらに含む。
【００２８】本発明の浮動小数点演算ユニット１００の
好ましい実施例では、乗算ユニット１０２は２ｄビット
の内部データ経路幅を含み、加算ユニット１１２はｄ＋
１ビットの内部データ経路幅を含む。乗算ユニット１０
２と加算ユニット１１２は、ｄビットの外部通信リンク
によってさらに相互接続され、ｐ≦ｄの精度を有する結
果量を生成することができる。あるいは、乗算ユニット
１０２と加算ユニット１１２はそれぞれ、１つの符号ビ
ットと、１６個の指数ビットと、６４個の仮数ビットと
を含む８１ビットの内部通信リンクをさらに含む。
好ましい実施例では、乗算ユニット１０２は２ｄビット
の内部データ経路幅を含み、加算ユニット１１２はｄ＋
１ビットの内部データ経路幅を含む。乗算ユニット１０
２と加算ユニット１１２は、ｄビットの外部通信リンク
によってさらに相互接続され、ｐ≦ｄの精度を有する結
果量を生成することができる。あるいは、乗算ユニット
１０２と加算ユニット１１２はそれぞれ、１つの符号ビ
ットと、１６個の指数ビットと、６４個の仮数ビットと
を含む８１ビットの内部通信リンクをさらに含む。
【００２９】さらに図４を参照すると、丸め手段１１６
は、固有のスティッキー・ビット１１０に応答して、さ
らに所望の丸めモードに応じて、ｐビットの精度まで結
果量＋／−ＡＣUPPER＋／−Ｂを丸めるために設けられ
ている。丸め手段１１６は演算ユニット１００の乗算加
算出力をさらに出力し、その乗算加算出力は最終結果に
対応する。
は、固有のスティッキー・ビット１１０に応答して、さ
らに所望の丸めモードに応じて、ｐビットの精度まで結
果量＋／−ＡＣUPPER＋／−Ｂを丸めるために設けられ
ている。丸め手段１１６は演算ユニット１００の乗算加
算出力をさらに出力し、その乗算加算出力は最終結果に
対応する。
【００３０】本発明の演算ユニット１００に関連して、
リスク条件検出手段１２０は、第１のリスク条件または
第２のリスク条件のいずれかの発生を検出するために設
けられている。第１および第２のリスク条件は、丸め手
段１１６による結果量の最終丸めの前に結果量に関して
発生する。第１のリスク条件は結果量＋／−ＡＣUPPE R
＋／−Ｂに関する不要な取消しを示し、第２のリスク条
件は結果量＋／−ＡＣU PPER＋／−Ｂにおける固有の精
度の喪失を示す。第１または第２のリスク条件の一方を
検出すると、リスク条件検出手段１２０はさらにハード
ウェア・トラップ１２２をトリガーする。トリガーする
と、トラップ１２２は、その時点で存在する結果量＋／
−ＡＣUPPER＋／−Ｂを廃棄し、さらに拡張乗算加算シ
ーケンス１２４を開始する。
リスク条件検出手段１２０は、第１のリスク条件または
第２のリスク条件のいずれかの発生を検出するために設
けられている。第１および第２のリスク条件は、丸め手
段１１６による結果量の最終丸めの前に結果量に関して
発生する。第１のリスク条件は結果量＋／−ＡＣUPPE R
＋／−Ｂに関する不要な取消しを示し、第２のリスク条
件は結果量＋／−ＡＣU PPER＋／−Ｂにおける固有の精
度の喪失を示す。第１または第２のリスク条件の一方を
検出すると、リスク条件検出手段１２０はさらにハード
ウェア・トラップ１２２をトリガーする。トリガーする
と、トラップ１２２は、その時点で存在する結果量＋／
−ＡＣUPPER＋／−Ｂを廃棄し、さらに拡張乗算加算シ
ーケンス１２４を開始する。
【００３１】リスク条件検出手段は、先行ゼロ検出（Ｌ
ＺＤ）手段１２６と、ゼロ検出（ＺＤ）手段１２８と、
適当な論理手段１３０とを含む。ＬＺＤ手段１２６は、
結果量１３２の最初の「ｂ」個の先行ビット１４０がす
べてゼロであるかどうかを検出する。しかも、ＬＺＤ手
段１２６は、最初の「ｂ」個の先行ビットがすべてゼロ
であることを表す第１の状態を有するＬＺＤ出力１２７
を出力する。ゼロ検出（ＺＤ）手段１２８は、結果量１
３２の下位ビットのうちの最後の「ｂ」個のビット１４
２がすべてゼロであるかどうかを検出し、さらに下位ビ
ットのうちの最後の「ｂ」個のビットがすべてゼロであ
ることを表す第１の状態を有するＺＤ出力１２９を出力
する。最後に、リスク条件検出論理手段１３０は、ステ
ィッキー・ビット１１０、ＬＺＤ出力１２７、ＺＤ出力
１２９に応答し、ｉ）１に相当するスティッキー・ビッ
ト１１０に対応する第１のリスク条件を検出したときに
トラップ１２２をトリガーし、ＬＺＤ出力１２７が第１
の状態になり、ii）１に相当するスティッキー・ビット
１１０に対応する第２のリスク条件を検出したときにト
ラップ１２２をトリガーし、ＺＤ出力１２９が第１の状
態になる。先行ゼロ検出手段１２６と、ゼロ検出手段１
２８と、論理手段１３０の具体的な実施態様は、必要な
論理機能を実現するために当技術分野で既知の適当な論
理回路技法を使用して作成することができる。
ＺＤ）手段１２６と、ゼロ検出（ＺＤ）手段１２８と、
適当な論理手段１３０とを含む。ＬＺＤ手段１２６は、
結果量１３２の最初の「ｂ」個の先行ビット１４０がす
べてゼロであるかどうかを検出する。しかも、ＬＺＤ手
段１２６は、最初の「ｂ」個の先行ビットがすべてゼロ
であることを表す第１の状態を有するＬＺＤ出力１２７
を出力する。ゼロ検出（ＺＤ）手段１２８は、結果量１
３２の下位ビットのうちの最後の「ｂ」個のビット１４
２がすべてゼロであるかどうかを検出し、さらに下位ビ
ットのうちの最後の「ｂ」個のビットがすべてゼロであ
ることを表す第１の状態を有するＺＤ出力１２９を出力
する。最後に、リスク条件検出論理手段１３０は、ステ
ィッキー・ビット１１０、ＬＺＤ出力１２７、ＺＤ出力
１２９に応答し、ｉ）１に相当するスティッキー・ビッ
ト１１０に対応する第１のリスク条件を検出したときに
トラップ１２２をトリガーし、ＬＺＤ出力１２７が第１
の状態になり、ii）１に相当するスティッキー・ビット
１１０に対応する第２のリスク条件を検出したときにト
ラップ１２２をトリガーし、ＺＤ出力１２９が第１の状
態になる。先行ゼロ検出手段１２６と、ゼロ検出手段１
２８と、論理手段１３０の具体的な実施態様は、必要な
論理機能を実現するために当技術分野で既知の適当な論
理回路技法を使用して作成することができる。
【００３２】リスク条件検出論理の詳細説明では、第１
または第２のリスク条件のいずれかが検出された場合、
拡張乗算加算シーケンスを実行しなければならない。第
１のリスク条件については、減算取消しにより回復不能
な精度の喪失が発生する。この場合、スティッキー・コ
レクト１０８の出力は１または「ＯＮ」に相当するステ
ィッキー・ビット１１０を示し、ＬＺＤ手段１２６はｂ
ビット１４０（ただし、ｂ＝ｄ−ｐ）の取消しを示す。
すなわち、最終丸めの前にその和についてｐビットを上
回る不要な取消しが行われたことになる。第２のリスク
条件については、ＡＣという積の切捨て領域にＢを加算
することにより精度の喪失が発生し、ＡＣUPPERとＡＣ
LOWERとの間の領域で繰上りが発生する。したがって、
第２のリスク条件の判定は、ＡＣUPPER積に対してその
下位ビットへの加算または減算が行われるかどうかの判
定を含む。この場合、スティッキー・コレクト１０８の
出力は１または「ＯＮ」に相当するスティッキー・ビッ
ト１１０を示し、ＺＤ手段１２８は下位ｂビット１４２
（ただし、ｂ＝ｄ−ｐ）が０に等しいことを示す。精度
を維持するため、Ｂを加算するには、全精度を備えた正
しい結果を得るためにＡＣLOWER領域が全精度であるこ
とが必要である。
または第２のリスク条件のいずれかが検出された場合、
拡張乗算加算シーケンスを実行しなければならない。第
１のリスク条件については、減算取消しにより回復不能
な精度の喪失が発生する。この場合、スティッキー・コ
レクト１０８の出力は１または「ＯＮ」に相当するステ
ィッキー・ビット１１０を示し、ＬＺＤ手段１２６はｂ
ビット１４０（ただし、ｂ＝ｄ−ｐ）の取消しを示す。
すなわち、最終丸めの前にその和についてｐビットを上
回る不要な取消しが行われたことになる。第２のリスク
条件については、ＡＣという積の切捨て領域にＢを加算
することにより精度の喪失が発生し、ＡＣUPPERとＡＣ
LOWERとの間の領域で繰上りが発生する。したがって、
第２のリスク条件の判定は、ＡＣUPPER積に対してその
下位ビットへの加算または減算が行われるかどうかの判
定を含む。この場合、スティッキー・コレクト１０８の
出力は１または「ＯＮ」に相当するスティッキー・ビッ
ト１１０を示し、ＺＤ手段１２８は下位ｂビット１４２
（ただし、ｂ＝ｄ−ｐ）が０に等しいことを示す。精度
を維持するため、Ｂを加算するには、全精度を備えた正
しい結果を得るためにＡＣLOWER領域が全精度であるこ
とが必要である。
【００３３】本発明により使用するための拡張乗算加算
シーケンスは、縮小データ経路を使用して実現すること
が好ましい。図５に示すような好ましい実施態様では、
中間乗算が２回行われる。第１の乗算中に部分積ＡＣ
(2p-1:p)の上位ｐビットが生成される。第２の乗算で
は、部分積ＡＣ(p-1:0)の下位ｐビットが生成される。
次に、以下の演算により、加算器を通る３回の通過によ
って乗算加算が実施される。
シーケンスは、縮小データ経路を使用して実現すること
が好ましい。図５に示すような好ましい実施態様では、
中間乗算が２回行われる。第１の乗算中に部分積ＡＣ
(2p-1:p)の上位ｐビットが生成される。第２の乗算で
は、部分積ＡＣ(p-1:0)の下位ｐビットが生成される。
次に、以下の演算により、加算器を通る３回の通過によ
って乗算加算が実施される。
【数３】この場合、拡張乗算加算シーケンスは合計４つ
の個別の命令を必要とする。また、下位積の項ＡＣ
(p-1:0)では再正規化が必要であり、ハードウェアがさ
らに複雑になるかまたは個別の再正規化命令が必要であ
ることに留意されたい。あるいは、統合乗算加算シーケ
ンスとの数学的互換性を達成するための拡張シーケンス
を使用することができる。
の個別の命令を必要とする。また、下位積の項ＡＣ
(p-1:0)では再正規化が必要であり、ハードウェアがさ
らに複雑になるかまたは個別の再正規化命令が必要であ
ることに留意されたい。あるいは、統合乗算加算シーケ
ンスとの数学的互換性を達成するための拡張シーケンス
を使用することができる。
【００３４】次に図４および図５を参照し、３つのオペ
ランドＡ、Ｂ、Ｃに対して拡張乗算加算シーケンスを実
現するための手段１２４について詳細に説明する。上記
のように、拡張乗算加算シーケンスはトラップ１２２に
応答して開始される。拡張シーケンス実現手段１２４
は、拡張シーケンスを実現し、さらにリスク条件が発生
したときに演算ユニット１００の乗算加算出力を出力す
る。拡張乗算加算シーケンス実現手段１２４は、オペラ
ンドＡおよびＣを受け取るためのｐビットの縮小データ
経路幅を有する乗算手段１５０を含む。乗算手段１５０
は、中間積Ａ＊Ｃの結果１５２を出力するために第１お
よび第２の乗算を実行する。中間積Ａ＊Ｃは、上位ｐビ
ットの部分積ＡＣ(2p-1:p)と下位ｐビットの部分積ＡＣ
(p-1:0)とを含む。加算手段１５４は、以下の演算によ
り、加算ユニットを通る３回の通過を実行するために設
けられている。
ランドＡ、Ｂ、Ｃに対して拡張乗算加算シーケンスを実
現するための手段１２４について詳細に説明する。上記
のように、拡張乗算加算シーケンスはトラップ１２２に
応答して開始される。拡張シーケンス実現手段１２４
は、拡張シーケンスを実現し、さらにリスク条件が発生
したときに演算ユニット１００の乗算加算出力を出力す
る。拡張乗算加算シーケンス実現手段１２４は、オペラ
ンドＡおよびＣを受け取るためのｐビットの縮小データ
経路幅を有する乗算手段１５０を含む。乗算手段１５０
は、中間積Ａ＊Ｃの結果１５２を出力するために第１お
よび第２の乗算を実行する。中間積Ａ＊Ｃは、上位ｐビ
ットの部分積ＡＣ(2p-1:p)と下位ｐビットの部分積ＡＣ
(p-1:0)とを含む。加算手段１５４は、以下の演算によ
り、加算ユニットを通る３回の通過を実行するために設
けられている。
【数４】その結果、無限精度の中間結果量ＡＣ＋Ｂが生
成される。最後に、丸め手段１５６は、ｐビットの精度
まで中間結果量ＡＣ＋Ｂを丸めるために設けられてい
る。丸め手段１５６は、本発明の演算ユニット１００の
乗算加算出力に対応する出力をさらに出力する。
成される。最後に、丸め手段１５６は、ｐビットの精度
まで中間結果量ＡＣ＋Ｂを丸めるために設けられてい
る。丸め手段１５６は、本発明の演算ユニット１００の
乗算加算出力に対応する出力をさらに出力する。
【００３５】上記の説明に関連して、加算ユニットを通
る３回の通過を実行するための手段は、オペランドＢを
受け取り、出力量Ｂ／２を出力するための入力段階を有
するシフト手段１５８と、それとの加算の準備として量
Ｂ／２と位置が合うように下位部分積ＡＣ(p-1:0)を調
整するための調整手段１６０とをさらに含む。次に、上
位部分積ＡＣ(2p-1:p)を量Ｂ／２に加算して、第１の中
間量ＡＣ(2p-1:p)＋Ｂ／２を形成する。位置合せした部
分積ＡＣ(p-1:0)を量Ｂ／２に加算して、第２の中間量
ＡＣ(p-1:0)＋Ｂ／２を形成する。最後に、第１および
第２の中間量をまとめて加算し、中間結果量ＡＣ＋Ｂを
形成する。
る３回の通過を実行するための手段は、オペランドＢを
受け取り、出力量Ｂ／２を出力するための入力段階を有
するシフト手段１５８と、それとの加算の準備として量
Ｂ／２と位置が合うように下位部分積ＡＣ(p-1:0)を調
整するための調整手段１６０とをさらに含む。次に、上
位部分積ＡＣ(2p-1:p)を量Ｂ／２に加算して、第１の中
間量ＡＣ(2p-1:p)＋Ｂ／２を形成する。位置合せした部
分積ＡＣ(p-1:0)を量Ｂ／２に加算して、第２の中間量
ＡＣ(p-1:0)＋Ｂ／２を形成する。最後に、第１および
第２の中間量をまとめて加算し、中間結果量ＡＣ＋Ｂを
形成する。
【００３６】図５に関して前述した拡張シーケンスの実
現は、最終丸めの前に無限精度まで正確なＡＣ＋Ｂとい
う結果を生成するように独立した乗算および加算データ
フロー・パイプを制御するためのハードウェア状態計算
機または低レベル・コードを使用して実行することがで
きる。第１の段階で乗算器は、個々にＡおよびＣオペラ
ンドの２倍の幅のＡＣ結果を生成する。この結果は、幅
が制限された加算器およびデータフロー経路を通過して
移動するために、ＡＣUPPER部分とＡＣLOWER部分とに分
割される。３つの加算器を使用してＡＣ＋Ｂという結果
を生成する。本発明による統合乗算加算により、独立し
た乗算シーケンスと加算シーケンスとのパフォーマンス
の損失が防止される。ただし、幅ｐの入力オペランドに
対する乗算加算動作では、ＩＥＥＥ７５４浮動小数点規
格に定義された標準の丸め規則を使用して、幅３ｐの結
果を生成することができることに留意されたい。
現は、最終丸めの前に無限精度まで正確なＡＣ＋Ｂとい
う結果を生成するように独立した乗算および加算データ
フロー・パイプを制御するためのハードウェア状態計算
機または低レベル・コードを使用して実行することがで
きる。第１の段階で乗算器は、個々にＡおよびＣオペラ
ンドの２倍の幅のＡＣ結果を生成する。この結果は、幅
が制限された加算器およびデータフロー経路を通過して
移動するために、ＡＣUPPER部分とＡＣLOWER部分とに分
割される。３つの加算器を使用してＡＣ＋Ｂという結果
を生成する。本発明による統合乗算加算により、独立し
た乗算シーケンスと加算シーケンスとのパフォーマンス
の損失が防止される。ただし、幅ｐの入力オペランドに
対する乗算加算動作では、ＩＥＥＥ７５４浮動小数点規
格に定義された標準の丸め規則を使用して、幅３ｐの結
果を生成することができることに留意されたい。
【００３７】リスク条件の検出を伴う本発明の高性能乗
算加算実施態様について、図４を参照して説明した。い
ずれかのリスク条件が検出された場合、精度の喪失が発
生しているので、図５の全乗算加算シーケンスを使用し
なければならない。高性能実施態様では、標準のＡＣ乗
算動作が実行されて切り捨てられ、最下位ビットを伴う
データ経路は、前述のように残りの積から形成された標
準のスティッキー・ビットを含む。スティッキーは収集
され、その後、無限に精密な結果を生成するためには１
つのスティッキーだけが必要であるという想定の元に検
査される。Ｂの加算後、リスク条件検出器は、その想定
が正しかったか間違っていたかを示す。リスク条件は、
加算器の幅を希望通りに拡張することによって最小限に
することができる。図４の加算段階はｄビットのデータ
経路幅を示している（ｄ＞ｐであり、データ経路は入力
オペランド精度よりｂビット広い（ｂ＝ｄ−ｐ））。
算加算実施態様について、図４を参照して説明した。い
ずれかのリスク条件が検出された場合、精度の喪失が発
生しているので、図５の全乗算加算シーケンスを使用し
なければならない。高性能実施態様では、標準のＡＣ乗
算動作が実行されて切り捨てられ、最下位ビットを伴う
データ経路は、前述のように残りの積から形成された標
準のスティッキー・ビットを含む。スティッキーは収集
され、その後、無限に精密な結果を生成するためには１
つのスティッキーだけが必要であるという想定の元に検
査される。Ｂの加算後、リスク条件検出器は、その想定
が正しかったか間違っていたかを示す。リスク条件は、
加算器の幅を希望通りに拡張することによって最小限に
することができる。図４の加算段階はｄビットのデータ
経路幅を示している（ｄ＞ｐであり、データ経路は入力
オペランド精度よりｂビット広い（ｂ＝ｄ−ｐ））。
【００３８】Ｂオペランドの加算後、先行ゼロ検出を使
用して、最終結果が正規化を必要とするかどうかを判定
する。先行ゼロ検出の幅はデータ経路バッファの幅と同
じである。このため、ＡＣ積の切捨てによってその最終
結果にたどり着くかどうかを判定することができる。こ
のバッファにより、データ経路は精度の喪失なしにｂビ
ット分だけ左に正規化することができる。最終結果がｂ
ビット以上の正規化を必要とする場合、ＡＣ積の切捨て
により不正確な結果が生成される。元の乗算オペランド
が正規化されると想定しているので、結果内に先行ゼロ
が発生するのは、ＢオペランドがＡＣから効果的に減算
される場合のみである。リスク条件が発生するために
は、少なくともｂ個のビットを取り消さなければなら
ず、これはさらに大規模取消しと見なされる。
用して、最終結果が正規化を必要とするかどうかを判定
する。先行ゼロ検出の幅はデータ経路バッファの幅と同
じである。このため、ＡＣ積の切捨てによってその最終
結果にたどり着くかどうかを判定することができる。こ
のバッファにより、データ経路は精度の喪失なしにｂビ
ット分だけ左に正規化することができる。最終結果がｂ
ビット以上の正規化を必要とする場合、ＡＣ積の切捨て
により不正確な結果が生成される。元の乗算オペランド
が正規化されると想定しているので、結果内に先行ゼロ
が発生するのは、ＢオペランドがＡＣから効果的に減算
される場合のみである。リスク条件が発生するために
は、少なくともｂ個のビットを取り消さなければなら
ず、これはさらに大規模取消しと見なされる。
【００３９】Ｂオペランドの加算によりバッファ域ｂを
越える繰上りが発生し、その結果、ＡＣUPPER積を増分
すると、第２のリスク条件が発生する。繰上り（または
借り）がＡＣ積の切捨ての結果として発生したかどうか
は判定できないので、拡張シーケンスを使用して動作を
再実行しなければならない。この想定は、ＡＣ積が先行
する１を有し、その結果の全精度を含むということに基
づくものである。ＢオペランドがＡＣUPPER結果より下
に位置合せした場合、それはＡＣUPPER結果に影響し、
その後、最終結果に影響する可能性がある。最終丸め、
ゼロ用のバッファ域、ＡＣ積後の初期スティッキー収集
を検査することにより、正確さの喪失が発生したかどう
かを判定することができる。
越える繰上りが発生し、その結果、ＡＣUPPER積を増分
すると、第２のリスク条件が発生する。繰上り（または
借り）がＡＣ積の切捨ての結果として発生したかどうか
は判定できないので、拡張シーケンスを使用して動作を
再実行しなければならない。この想定は、ＡＣ積が先行
する１を有し、その結果の全精度を含むということに基
づくものである。ＢオペランドがＡＣUPPER結果より下
に位置合せした場合、それはＡＣUPPER結果に影響し、
その後、最終結果に影響する可能性がある。最終丸め、
ゼロ用のバッファ域、ＡＣ積後の初期スティッキー収集
を検査することにより、正確さの喪失が発生したかどう
かを判定することができる。
【００４０】少数の追加ビットまでデータ経路を拡張す
ると、リスク条件（前述の通り）は十分まれなものにな
り、一時トラップから拡張乗算加算シーケンスへの相当
なパフォーマンスの低下を防止できるほどになる。たと
えば、倍精度フォーマットでは、５３ビットのデータ経
路（小数点の左の１つの暗黙先行ビットを含む）が１１
ビット分だけ拡張され、６４ビットデータ経路を形成す
る。ここに示す多くの事例では、「データ経路」という
用語を使用し、使用してきた。データ経路と言う場合、
精度フォーマットの仮数部のみを指す。
ると、リスク条件（前述の通り）は十分まれなものにな
り、一時トラップから拡張乗算加算シーケンスへの相当
なパフォーマンスの低下を防止できるほどになる。たと
えば、倍精度フォーマットでは、５３ビットのデータ経
路（小数点の左の１つの暗黙先行ビットを含む）が１１
ビット分だけ拡張され、６４ビットデータ経路を形成す
る。ここに示す多くの事例では、「データ経路」という
用語を使用し、使用してきた。データ経路と言う場合、
精度フォーマットの仮数部のみを指す。
【００４１】上記の特徴に関連して、本発明による演算
ユニットおよび方法では、複合動作について非精密な結
果を得るために、中間演算動作中にリスク条件の特徴付
けを行うことが有利である。しかも、有利なことに、中
間演算動作中のリスク条件のハードウェア検出の実施態
様により、精密な結果を迅速に完了するか、または最初
の結果を一時変更するために拡張精度シーケンスを開始
することができる。式１に詳細を示す拡張乗算加算シー
ケンスは、上位および下位のＡ＊Ｃ積結果について別々
に操作することにより、全精度の乗算加算結果を達成す
る。
ユニットおよび方法では、複合動作について非精密な結
果を得るために、中間演算動作中にリスク条件の特徴付
けを行うことが有利である。しかも、有利なことに、中
間演算動作中のリスク条件のハードウェア検出の実施態
様により、精密な結果を迅速に完了するか、または最初
の結果を一時変更するために拡張精度シーケンスを開始
することができる。式１に詳細を示す拡張乗算加算シー
ケンスは、上位および下位のＡ＊Ｃ積結果について別々
に操作することにより、全精度の乗算加算結果を達成す
る。
【００４２】実施態様例 ターゲット・フォーマットとして倍精度（１つの符号ビ
ットと、１１個の指数ビットと、５３個の有効仮数ビッ
ト）を選択する以下の例に関連して、本発明をさらに説
明することができる。個々のユニット（すなわち、乗算
ユニットと加算ユニット）、データ経路、およびレジス
タは、内部の８１ビット・フォーマット（１つの符号ビ
ットと、１６個の指数ビットと、６４個の仮数ビット）
をサポートする。本発明に関しては、２命令乗算加算の
正確さは、以下の２通りの状況下で統合乗算加算の正確
さとは異なるものと判定されている。 １．ＡＣ＋／−Ｂは減ずべきであり、ＡＣとＢは匹敵す
る大きさである。この場合、最終加算／減算中に、（大
規模取消しに対応する）ＡＣ項とＢ項の部分取消しによ
り仮数精度が失われる。統合命令乗算加算と比較する
と、積および減数の指数の差が１１未満である場合、独
立命令の乗算加算実施態様は潜在的に正確さが劣る可能
性がある。この条件は仮数加算の直後に加算器の内部で
容易に検出され、和の再正規化を制御するために先行ゼ
ロ検出（ＬＺＤ）が実現される。ＬＺＤカウントが１０
を超える場合、仮数の正確さは統合乗算加算で得られる
はずのものより低下する可能性があり、式１の拡張シー
ケンスを使用した命令再生が必要になる。 ２．統合命令（ｆｍａｄｄ）乗算加算実施態様では保持
されるが本発明による独立命令（ｆｍａｄｄ）乗算加算
では乗算後に廃棄される下位積ビットと加数項との間の
加算または減算は、最終丸めの結果を決定する際に決定
的なものになる。この特定の状況は分析され識別されて
いるが、リスク条件は丸め前に和の仮数から識別され
る。というのは、これはトラップ条件検出器を実現する
ためにも便利な時点であるからである。まれな場合にす
べてのリスク条件がゼロが連続する１０ビット・フィー
ルドを共用するので、１０ビットのゼロ検出時にトラッ
プするだけで十分であることが分かっている。余分なビ
ットがそれより少ない実施態様の場合、拡張シーケンス
への不要なトラップを最小限にするために最下位ビット
（ＬＳＢ）と保護ビットもデコードすることが必要にな
る可能性がある。
ットと、１１個の指数ビットと、５３個の有効仮数ビッ
ト）を選択する以下の例に関連して、本発明をさらに説
明することができる。個々のユニット（すなわち、乗算
ユニットと加算ユニット）、データ経路、およびレジス
タは、内部の８１ビット・フォーマット（１つの符号ビ
ットと、１６個の指数ビットと、６４個の仮数ビット）
をサポートする。本発明に関しては、２命令乗算加算の
正確さは、以下の２通りの状況下で統合乗算加算の正確
さとは異なるものと判定されている。 １．ＡＣ＋／−Ｂは減ずべきであり、ＡＣとＢは匹敵す
る大きさである。この場合、最終加算／減算中に、（大
規模取消しに対応する）ＡＣ項とＢ項の部分取消しによ
り仮数精度が失われる。統合命令乗算加算と比較する
と、積および減数の指数の差が１１未満である場合、独
立命令の乗算加算実施態様は潜在的に正確さが劣る可能
性がある。この条件は仮数加算の直後に加算器の内部で
容易に検出され、和の再正規化を制御するために先行ゼ
ロ検出（ＬＺＤ）が実現される。ＬＺＤカウントが１０
を超える場合、仮数の正確さは統合乗算加算で得られる
はずのものより低下する可能性があり、式１の拡張シー
ケンスを使用した命令再生が必要になる。 ２．統合命令（ｆｍａｄｄ）乗算加算実施態様では保持
されるが本発明による独立命令（ｆｍａｄｄ）乗算加算
では乗算後に廃棄される下位積ビットと加数項との間の
加算または減算は、最終丸めの結果を決定する際に決定
的なものになる。この特定の状況は分析され識別されて
いるが、リスク条件は丸め前に和の仮数から識別され
る。というのは、これはトラップ条件検出器を実現する
ためにも便利な時点であるからである。まれな場合にす
べてのリスク条件がゼロが連続する１０ビット・フィー
ルドを共用するので、１０ビットのゼロ検出時にトラッ
プするだけで十分であることが分かっている。余分なビ
ットがそれより少ない実施態様の場合、拡張シーケンス
への不要なトラップを最小限にするために最下位ビット
（ＬＳＢ）と保護ビットもデコードすることが必要にな
る可能性がある。
【００４３】したがって、無限の中間精度を提供し、独
立した乗算ユニットと加算ユニットによって達成される
乗算加算命令を実現するための浮動小数点方法および装
置を示してきた。このような方法および装置は、さらに
スループットの改善をもたらす。しかも、本発明は、Ｐ
ｏｗｅｒＰＣのコア命令セットからの乗算加算命令を実
行して同じ結果を得ることができる単一浮動小数点ユニ
ットを提供する。さらに、本発明の浮動小数点方法およ
び装置は、全精度乗算加算命令の実現のために乗算およ
び加算のｘ８６コア命令を実行することができる。ここ
に述べたように、本発明は、拡張精度の独立した乗算ユ
ニットと加算ユニットによって倍精度乗算加算命令を有
利に実現する。数値の精度は５３ビットであり、データ
・フロー精度は６４ビットである。
立した乗算ユニットと加算ユニットによって達成される
乗算加算命令を実現するための浮動小数点方法および装
置を示してきた。このような方法および装置は、さらに
スループットの改善をもたらす。しかも、本発明は、Ｐ
ｏｗｅｒＰＣのコア命令セットからの乗算加算命令を実
行して同じ結果を得ることができる単一浮動小数点ユニ
ットを提供する。さらに、本発明の浮動小数点方法およ
び装置は、全精度乗算加算命令の実現のために乗算およ
び加算のｘ８６コア命令を実行することができる。ここ
に述べたように、本発明は、拡張精度の独立した乗算ユ
ニットと加算ユニットによって倍精度乗算加算命令を有
利に実現する。数値の精度は５３ビットであり、データ
・フロー精度は６４ビットである。
【００４４】その具体的な実施例を参照して本発明を具
体的に示し説明してきたが、形式および細部の点でそれ
に様々な変更を加えることができ、本発明の精神を逸脱
せずにここに具体的に記載した実施例を上回る本発明の
その他の実施例を作成または実施できることは、当業者
には理解されるだろう。同様に、現在開示されている実
施例の他の変更、組合せ、修正も明らかになるだろう。
開示した実施例とその詳細は、本発明の実施を教示する
ためのものであり、例示を目的とするものであって、限
定を目的とするものではない。したがって、このような
明らかではあるがまだ開示されていない実施例、変更、
組合せ、および修正は、特許請求の範囲のみに限定され
る本発明の精神および範囲に該当するものと見なされ
る。
体的に示し説明してきたが、形式および細部の点でそれ
に様々な変更を加えることができ、本発明の精神を逸脱
せずにここに具体的に記載した実施例を上回る本発明の
その他の実施例を作成または実施できることは、当業者
には理解されるだろう。同様に、現在開示されている実
施例の他の変更、組合せ、修正も明らかになるだろう。
開示した実施例とその詳細は、本発明の実施を教示する
ためのものであり、例示を目的とするものであって、限
定を目的とするものではない。したがって、このような
明らかではあるがまだ開示されていない実施例、変更、
組合せ、および修正は、特許請求の範囲のみに限定され
る本発明の精神および範囲に該当するものと見なされ
る。
【００４５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００４６】（１）３つのオペランドＡ、Ｂ、Ｃについ
て乗算加算命令を実行する際に独立した乗算動作と加算
動作を実行するための浮動小数点演算ユニットにおい
て、Ａは被乗数、Ｃは乗数、Ｂは加数であり、各オペラ
ンドは、データが正（＋）の値を表すかまたは負（−）
の値を表すかを示す１つの符号ビットと、ｘ個の指数ビ
ットと、ｙ個の仮数ビットとを含む、所与の浮動小数点
精度に応じて規定数ｐ個のビットからなるデータを含
み、（ａ）オペランドＡおよびＣを受け取るための入力
段階を含み、ｄビットの外部データ経路幅を有する乗算
ユニットであって、ｐ＜ｄ≦２ｐであり、さらに入力段
階がオペランドＡおよびＣのそれぞれの最下位ビットの
右に連結されたｂビットの０からなるそれぞれのバッフ
ァを含み、ｂがｄ−ｐビットに等しく、ｄ個の上位ビッ
トＡＣUPPERとｄ個の下位ビットＡＣLOWERとを含む積Ａ
＊Ｃを伝達するための出力段階をさらに含む乗算ユニッ
トと、（ｂ）ＡＣLOWERを受け取り、ＡＣLOWERのすべて
のビットの論理和を表すスティッキー・ビットを生成す
るスティッキー・コレクト・ユニットであって、ＡＣ
LOWERのいずれかのビットが１になるとスティッキー・
ビットが１になるスティッキー・コレクト・ユニット
と、（ｃ）ＡＣUPPERとオペランドＢとを受け取る入力
段階を有し、ｄビットの外部データ経路幅を有する加算
ユニットであって、さらに入力段階がオペランドＢの最
下位ビットの右に連結されたｂビットの０からなるバッ
ファを含み、ｂがｄ−ｐビットに等しく、結果量＋／−
ＡＣUPPER＋／−Ｂを出力するための出力段階をさらに
含み、前記乗算ユニットと、前記スティッキー・コレク
ト・ユニットと、前記加算ユニットが統合乗算加算シー
ケンスを実現する加算ユニットと、（ｄ）スティッキー
・ビットに応答して、さらに所望の丸めモードに応じ
て、ｐビットの精度まで結果量＋／−ＡＣUPPER＋／−
Ｂを丸める手段であって、前記演算ユニットの乗算加算
出力をさらに出力する丸め手段と、（ｅ）前記丸め手段
による結果量の丸めの前に結果量に関する第１のリスク
条件または第２のリスク条件のいずれかの発生を検出す
る手段であって、第１のリスク条件は結果量＋／−ＡＣ
UPPER＋／−Ｂに関する不要な取消しを示し、第２のリ
スク条件は結果量＋／−ＡＣUPPER＋／−Ｂにおける具
体的な精度の喪失を示し、リスク条件を検出すると、結
果量＋／−ＡＣUPPER＋／−Ｂを廃棄し、さらに拡張乗
算加算シーケンスを開始するためにトラップをトリガー
するリスク条件検出手段と、（ｆ）トラップに応答して
３つのオペランドＡ、Ｂ、Ｃについて拡張乗算加算シー
ケンスを実現し、前記演算ユニットの乗算加算出力を出
力するための手段であって、統合乗算加算シーケンスと
の数学的互換性を達成するために拡張乗算加算シーケン
スが選択される実現手段とを含む浮動小数点演算ユニッ
ト。 （２）前記リスク条件検出手段が、結果量の最初のｂ個
の先行ビットがすべてゼロであるかどうかを検出する先
行ゼロ検出（ＬＺＤ）手段であって、最初のｂ個の先行
ビットがすべてゼロであることを表す第１の状態を有す
るＬＺＤ出力を出力する先行ゼロ検出（ＬＺＤ）手段
と、結果量の下位ビットのうちの最後のｂ個のビットが
すべてゼロであるかどうかを検出するゼロ検出（ＺＤ）
手段であって、下位ビットのうちの最後のｂ個のビット
がすべてゼロであることを表す第１の状態を有するＺＤ
出力を出力するゼロ検出（ＺＤ）手段と、スティッキー
・ビット、ＬＺＤ出力、ＺＤ出力に応答する論理手段で
あって、 ｉ）１に相当するスティッキー・ビットに対応する第１
のリスク条件を検出したときにトラップをトリガーし、
ＬＺＤ出力が第１の状態になり、 ii）１に相当するスティッキー・ビットに対応する第２
のリスク条件を検出したときにトラップをトリガーし、
ＺＤ出力が第１の状態になる論理手段とを含むことを特
徴とする、上記（１）に記載の浮動小数点演算ユニッ
ト。 （３）前記拡張乗算加算シーケンス実現手段が、オペラ
ンドＡおよびＣを受け取るためのｐビットの縮小データ
経路幅を有し、上位ｐビットの部分積ＡＣ(2p-1:p)と下
位ｐビットの部分積ＡＣ(p-1:0)とを含む中間積Ａ＊Ｃ
を出力するために第１および第２の乗算を実行する乗算
手段と、以下の演算により、加算ユニットを通る３回の
通過を実行するための加算手段であって、
て乗算加算命令を実行する際に独立した乗算動作と加算
動作を実行するための浮動小数点演算ユニットにおい
て、Ａは被乗数、Ｃは乗数、Ｂは加数であり、各オペラ
ンドは、データが正（＋）の値を表すかまたは負（−）
の値を表すかを示す１つの符号ビットと、ｘ個の指数ビ
ットと、ｙ個の仮数ビットとを含む、所与の浮動小数点
精度に応じて規定数ｐ個のビットからなるデータを含
み、（ａ）オペランドＡおよびＣを受け取るための入力
段階を含み、ｄビットの外部データ経路幅を有する乗算
ユニットであって、ｐ＜ｄ≦２ｐであり、さらに入力段
階がオペランドＡおよびＣのそれぞれの最下位ビットの
右に連結されたｂビットの０からなるそれぞれのバッフ
ァを含み、ｂがｄ−ｐビットに等しく、ｄ個の上位ビッ
トＡＣUPPERとｄ個の下位ビットＡＣLOWERとを含む積Ａ
＊Ｃを伝達するための出力段階をさらに含む乗算ユニッ
トと、（ｂ）ＡＣLOWERを受け取り、ＡＣLOWERのすべて
のビットの論理和を表すスティッキー・ビットを生成す
るスティッキー・コレクト・ユニットであって、ＡＣ
LOWERのいずれかのビットが１になるとスティッキー・
ビットが１になるスティッキー・コレクト・ユニット
と、（ｃ）ＡＣUPPERとオペランドＢとを受け取る入力
段階を有し、ｄビットの外部データ経路幅を有する加算
ユニットであって、さらに入力段階がオペランドＢの最
下位ビットの右に連結されたｂビットの０からなるバッ
ファを含み、ｂがｄ−ｐビットに等しく、結果量＋／−
ＡＣUPPER＋／−Ｂを出力するための出力段階をさらに
含み、前記乗算ユニットと、前記スティッキー・コレク
ト・ユニットと、前記加算ユニットが統合乗算加算シー
ケンスを実現する加算ユニットと、（ｄ）スティッキー
・ビットに応答して、さらに所望の丸めモードに応じ
て、ｐビットの精度まで結果量＋／−ＡＣUPPER＋／−
Ｂを丸める手段であって、前記演算ユニットの乗算加算
出力をさらに出力する丸め手段と、（ｅ）前記丸め手段
による結果量の丸めの前に結果量に関する第１のリスク
条件または第２のリスク条件のいずれかの発生を検出す
る手段であって、第１のリスク条件は結果量＋／−ＡＣ
UPPER＋／−Ｂに関する不要な取消しを示し、第２のリ
スク条件は結果量＋／−ＡＣUPPER＋／−Ｂにおける具
体的な精度の喪失を示し、リスク条件を検出すると、結
果量＋／−ＡＣUPPER＋／−Ｂを廃棄し、さらに拡張乗
算加算シーケンスを開始するためにトラップをトリガー
するリスク条件検出手段と、（ｆ）トラップに応答して
３つのオペランドＡ、Ｂ、Ｃについて拡張乗算加算シー
ケンスを実現し、前記演算ユニットの乗算加算出力を出
力するための手段であって、統合乗算加算シーケンスと
の数学的互換性を達成するために拡張乗算加算シーケン
スが選択される実現手段とを含む浮動小数点演算ユニッ
ト。 （２）前記リスク条件検出手段が、結果量の最初のｂ個
の先行ビットがすべてゼロであるかどうかを検出する先
行ゼロ検出（ＬＺＤ）手段であって、最初のｂ個の先行
ビットがすべてゼロであることを表す第１の状態を有す
るＬＺＤ出力を出力する先行ゼロ検出（ＬＺＤ）手段
と、結果量の下位ビットのうちの最後のｂ個のビットが
すべてゼロであるかどうかを検出するゼロ検出（ＺＤ）
手段であって、下位ビットのうちの最後のｂ個のビット
がすべてゼロであることを表す第１の状態を有するＺＤ
出力を出力するゼロ検出（ＺＤ）手段と、スティッキー
・ビット、ＬＺＤ出力、ＺＤ出力に応答する論理手段で
あって、 ｉ）１に相当するスティッキー・ビットに対応する第１
のリスク条件を検出したときにトラップをトリガーし、
ＬＺＤ出力が第１の状態になり、 ii）１に相当するスティッキー・ビットに対応する第２
のリスク条件を検出したときにトラップをトリガーし、
ＺＤ出力が第１の状態になる論理手段とを含むことを特
徴とする、上記（１）に記載の浮動小数点演算ユニッ
ト。 （３）前記拡張乗算加算シーケンス実現手段が、オペラ
ンドＡおよびＣを受け取るためのｐビットの縮小データ
経路幅を有し、上位ｐビットの部分積ＡＣ(2p-1:p)と下
位ｐビットの部分積ＡＣ(p-1:0)とを含む中間積Ａ＊Ｃ
を出力するために第１および第２の乗算を実行する乗算
手段と、以下の演算により、加算ユニットを通る３回の
通過を実行するための加算手段であって、
【数５】無限精度の中間結果量ＡＣ＋Ｂを出力する加算
手段と、ｐビットの精度まで中間結果量ＡＣ＋Ｂを丸
め、前記演算ユニットの乗算加算出力に対応する出力を
出力する丸め手段とを含むことを特徴とする、上記
（１）に記載の浮動小数点演算ユニット。 （４）加算ユニットを通る３回の通過を実行するための
前記手段が、オペランドＢを受け取り、出力量Ｂ／２を
出力するための入力段階を有するシフト手段と、それと
の加算の準備として量Ｂ／２と位置が合うように下位部
分積ＡＣ(p-1:0 )を調整するための調整手段とをさらに
含み、上位部分積ＡＣ(2p-1:p)を量Ｂ／２に加算して第
１の中間量ＡＣ(2p-1:p)＋Ｂ／２を形成し、位置合せし
た部分積ＡＣ(p-1:0)を量Ｂ／２に加算して第２の中間
量ＡＣ(p-1:0)＋Ｂ／２を形成し、第１および第２の中
間量を加算して中間結果量ＡＣ＋Ｂを形成することを特
徴とする、上記（３）に記載の浮動小数点演算ユニッ
ト。 （５）前記乗算ユニットが２ｄビットの内部データ経路
幅を含み、前記加算ユニットがｄ＋１ビットの内部デー
タ経路幅を含み、さらに前記乗算ユニットと前記加算ユ
ニットがｄビットの外部通信リンクによって相互接続さ
れ、ｐ≦ｄの精度を有する結果量を生成することができ
ることを特徴とする、上記（１）に記載の浮動小数点演
算ユニット。 （６）前記乗算ユニットと前記加算ユニットが、全中間
精度で乗算加算シーケンスを実行できる独立したユニッ
トであることをさらに特徴とする、上記（５）に記載の
浮動小数点演算ユニット。 （７）前記乗算ユニットと前記加算ユニットがそれぞ
れ、１つの符号ビットと、１６個の指数ビットと、６４
個の仮数ビットとを含む８１ビットの内部通信リンクを
さらに含むことを特徴とする、上記（１）に記載の浮動
小数点演算ユニット。 （８）３つのオペランドＡ、Ｂ、Ｃについて乗算加算命
令を実行する際に独立した乗算動作と加算動作を実行す
るための浮動小数点演算方法において、Ａは被乗数、Ｃ
は乗数、Ｂは加数であり、各オペランドは、データが正
（＋）の値を表すかまたは負（−）の値を表すかを示す
１つの符号ビットと、ｘ個の指数ビットと、ｙ個の仮数
ビットとを含む、所与の浮動小数点精度に応じて規定数
ｐ個のビットからなるデータを含み、（ａ）オペランド
ＡおよびＣを受け取るための入力段階を含み、ｄビット
の外部データ経路幅を有する乗算ユニットを提供するス
テップであって、ｐ＜ｄ≦２ｐであり、さらに入力段階
がオペランドＡおよびＣのそれぞれの最下位ビットの右
に連結されたｂビットの０からなるそれぞれのバッファ
を含み、ｂがｄ−ｐビットに等しく、前記乗算ユニット
がｄ個の上位ビットＡＣUPPERとｄ個の下位ビットＡＣ
LOWERとを含む積Ａ＊Ｃを伝達するための出力段階をさ
らに含む乗算ステップと、（ｂ）ＡＣLOWERを受け取
り、ＡＣLOWERのすべてのビットの論理和を表すスティ
ッキー・ビットを生成するスティッキー・コレクト・ユ
ニットを提供するステップであって、ＡＣLOWERのいず
れかのビットが１になるとスティッキー・ビットが１に
なるスティッキー・コレクト・ステップと、（ｃ）ＡＣ
UPPERとオペランドＢとを受け取る入力段階を有し、ｄ
ビットの外部データ経路幅を有する加算ユニットを提供
するステップであって、さらに入力段階がオペランドＢ
の最下位ビットの右に連結されたｂビットの０からなる
バッファを含み、ｂがｄ−ｐビットに等しく、前記加算
ユニットが結果量＋／−ＡＣUPPER＋／−Ｂを出力する
ための出力段階をさらに含み、乗算ユニットと、スティ
ッキー・コレクト・ユニットと、加算ユニットが統合乗
算加算シーケンスを実現する加算ステップと、（ｄ）ス
ティッキー・ビットに応答して、さらに所望の丸めモー
ドに応じて、ｐビットの精度まで結果量＋／−ＡＣ
UPPER＋／−Ｂを丸めるステップであって、乗算加算出
力をさらに出力する丸めステップと、（ｅ）前記丸めス
テップによる結果量の丸めの前に結果量に関する第１の
リスク条件または第２のリスク条件のいずれかの発生を
検出するステップであって、第１のリスク条件は結果量
＋／−ＡＣUPPER＋／−Ｂに関する不要な取消しを示
し、第２のリスク条件は結果量＋／−ＡＣUPPER＋／−
Ｂにおける具体的な精度の喪失を示し、リスク条件を検
出すると、結果量＋／−ＡＣUPPER＋／−Ｂを廃棄し、
さらに拡張乗算加算シーケンスを開始するためにトラッ
プをトリガーするリスク条件検出ステップと、（ｆ）ト
ラップに応答して３つのオペランドＡ、Ｂ、Ｃについて
拡張乗算加算シーケンスを実現し、乗算加算出力を出力
するステップであって、統合乗算加算シーケンスとの数
学的互換性を達成するために拡張乗算加算シーケンスが
選択される実現ステップとを含む浮動小数点演算方法。 （９）前記リスク条件検出ステップが、結果量の最初の
ｂ個の先行ビットがすべてゼロであるかどうかを検出す
る先行ゼロ検出（ＬＺＤ）ステップであって、最初のｂ
個の先行ビットがすべてゼロであることを表す第１の状
態を有するＬＺＤ出力を出力する先行ゼロ検出（ＬＺ
Ｄ）ステップと、結果量の下位ビットのうちの最後のｂ
個のビットがすべてゼロであるかどうかを検出するゼロ
検出（ＺＤ）ステップであって、下位ビットのうちの最
後のｂ個のビットがすべてゼロであることを表す第１の
状態を有するＺＤ出力を出力するゼロ検出（ＺＤ）ステ
ップと、スティッキー・ビット、ＬＺＤ出力、ＺＤ出力
に応答する論理手段を提供するステップであって、 ｉ）１に相当するスティッキー・ビットに対応する第１
のリスク条件を検出したときにトラップをトリガーし、
ＬＺＤ出力が第１の状態になり、 ii）１に相当するスティッキー・ビットに対応する第２
のリスク条件を検出したときにトラップをトリガーし、
ＺＤ出力が第１の状態になる論理ステップとを含むこと
を特徴とする、上記（８）に記載の浮動小数点演算方
法。 （１０）前記拡張乗算加算シーケンス実現ステップが、
オペランドＡおよびＣを受け取るためのｐビットの縮小
データ経路幅を有し、上位ｐビットの部分積ＡＣ
(2p-1:p)と下位ｐビットの部分積ＡＣ(p-1:0)とを含む
中間積Ａ＊Ｃを出力するために第１および第２の乗算を
実行する乗算手段を提供する乗算ステップと、以下の演
算により、加算ユニットを通る３回の通過を実行するス
テップであって、
手段と、ｐビットの精度まで中間結果量ＡＣ＋Ｂを丸
め、前記演算ユニットの乗算加算出力に対応する出力を
出力する丸め手段とを含むことを特徴とする、上記
（１）に記載の浮動小数点演算ユニット。 （４）加算ユニットを通る３回の通過を実行するための
前記手段が、オペランドＢを受け取り、出力量Ｂ／２を
出力するための入力段階を有するシフト手段と、それと
の加算の準備として量Ｂ／２と位置が合うように下位部
分積ＡＣ(p-1:0 )を調整するための調整手段とをさらに
含み、上位部分積ＡＣ(2p-1:p)を量Ｂ／２に加算して第
１の中間量ＡＣ(2p-1:p)＋Ｂ／２を形成し、位置合せし
た部分積ＡＣ(p-1:0)を量Ｂ／２に加算して第２の中間
量ＡＣ(p-1:0)＋Ｂ／２を形成し、第１および第２の中
間量を加算して中間結果量ＡＣ＋Ｂを形成することを特
徴とする、上記（３）に記載の浮動小数点演算ユニッ
ト。 （５）前記乗算ユニットが２ｄビットの内部データ経路
幅を含み、前記加算ユニットがｄ＋１ビットの内部デー
タ経路幅を含み、さらに前記乗算ユニットと前記加算ユ
ニットがｄビットの外部通信リンクによって相互接続さ
れ、ｐ≦ｄの精度を有する結果量を生成することができ
ることを特徴とする、上記（１）に記載の浮動小数点演
算ユニット。 （６）前記乗算ユニットと前記加算ユニットが、全中間
精度で乗算加算シーケンスを実行できる独立したユニッ
トであることをさらに特徴とする、上記（５）に記載の
浮動小数点演算ユニット。 （７）前記乗算ユニットと前記加算ユニットがそれぞ
れ、１つの符号ビットと、１６個の指数ビットと、６４
個の仮数ビットとを含む８１ビットの内部通信リンクを
さらに含むことを特徴とする、上記（１）に記載の浮動
小数点演算ユニット。 （８）３つのオペランドＡ、Ｂ、Ｃについて乗算加算命
令を実行する際に独立した乗算動作と加算動作を実行す
るための浮動小数点演算方法において、Ａは被乗数、Ｃ
は乗数、Ｂは加数であり、各オペランドは、データが正
（＋）の値を表すかまたは負（−）の値を表すかを示す
１つの符号ビットと、ｘ個の指数ビットと、ｙ個の仮数
ビットとを含む、所与の浮動小数点精度に応じて規定数
ｐ個のビットからなるデータを含み、（ａ）オペランド
ＡおよびＣを受け取るための入力段階を含み、ｄビット
の外部データ経路幅を有する乗算ユニットを提供するス
テップであって、ｐ＜ｄ≦２ｐであり、さらに入力段階
がオペランドＡおよびＣのそれぞれの最下位ビットの右
に連結されたｂビットの０からなるそれぞれのバッファ
を含み、ｂがｄ−ｐビットに等しく、前記乗算ユニット
がｄ個の上位ビットＡＣUPPERとｄ個の下位ビットＡＣ
LOWERとを含む積Ａ＊Ｃを伝達するための出力段階をさ
らに含む乗算ステップと、（ｂ）ＡＣLOWERを受け取
り、ＡＣLOWERのすべてのビットの論理和を表すスティ
ッキー・ビットを生成するスティッキー・コレクト・ユ
ニットを提供するステップであって、ＡＣLOWERのいず
れかのビットが１になるとスティッキー・ビットが１に
なるスティッキー・コレクト・ステップと、（ｃ）ＡＣ
UPPERとオペランドＢとを受け取る入力段階を有し、ｄ
ビットの外部データ経路幅を有する加算ユニットを提供
するステップであって、さらに入力段階がオペランドＢ
の最下位ビットの右に連結されたｂビットの０からなる
バッファを含み、ｂがｄ−ｐビットに等しく、前記加算
ユニットが結果量＋／−ＡＣUPPER＋／−Ｂを出力する
ための出力段階をさらに含み、乗算ユニットと、スティ
ッキー・コレクト・ユニットと、加算ユニットが統合乗
算加算シーケンスを実現する加算ステップと、（ｄ）ス
ティッキー・ビットに応答して、さらに所望の丸めモー
ドに応じて、ｐビットの精度まで結果量＋／−ＡＣ
UPPER＋／−Ｂを丸めるステップであって、乗算加算出
力をさらに出力する丸めステップと、（ｅ）前記丸めス
テップによる結果量の丸めの前に結果量に関する第１の
リスク条件または第２のリスク条件のいずれかの発生を
検出するステップであって、第１のリスク条件は結果量
＋／−ＡＣUPPER＋／−Ｂに関する不要な取消しを示
し、第２のリスク条件は結果量＋／−ＡＣUPPER＋／−
Ｂにおける具体的な精度の喪失を示し、リスク条件を検
出すると、結果量＋／−ＡＣUPPER＋／−Ｂを廃棄し、
さらに拡張乗算加算シーケンスを開始するためにトラッ
プをトリガーするリスク条件検出ステップと、（ｆ）ト
ラップに応答して３つのオペランドＡ、Ｂ、Ｃについて
拡張乗算加算シーケンスを実現し、乗算加算出力を出力
するステップであって、統合乗算加算シーケンスとの数
学的互換性を達成するために拡張乗算加算シーケンスが
選択される実現ステップとを含む浮動小数点演算方法。 （９）前記リスク条件検出ステップが、結果量の最初の
ｂ個の先行ビットがすべてゼロであるかどうかを検出す
る先行ゼロ検出（ＬＺＤ）ステップであって、最初のｂ
個の先行ビットがすべてゼロであることを表す第１の状
態を有するＬＺＤ出力を出力する先行ゼロ検出（ＬＺ
Ｄ）ステップと、結果量の下位ビットのうちの最後のｂ
個のビットがすべてゼロであるかどうかを検出するゼロ
検出（ＺＤ）ステップであって、下位ビットのうちの最
後のｂ個のビットがすべてゼロであることを表す第１の
状態を有するＺＤ出力を出力するゼロ検出（ＺＤ）ステ
ップと、スティッキー・ビット、ＬＺＤ出力、ＺＤ出力
に応答する論理手段を提供するステップであって、 ｉ）１に相当するスティッキー・ビットに対応する第１
のリスク条件を検出したときにトラップをトリガーし、
ＬＺＤ出力が第１の状態になり、 ii）１に相当するスティッキー・ビットに対応する第２
のリスク条件を検出したときにトラップをトリガーし、
ＺＤ出力が第１の状態になる論理ステップとを含むこと
を特徴とする、上記（８）に記載の浮動小数点演算方
法。 （１０）前記拡張乗算加算シーケンス実現ステップが、
オペランドＡおよびＣを受け取るためのｐビットの縮小
データ経路幅を有し、上位ｐビットの部分積ＡＣ
(2p-1:p)と下位ｐビットの部分積ＡＣ(p-1:0)とを含む
中間積Ａ＊Ｃを出力するために第１および第２の乗算を
実行する乗算手段を提供する乗算ステップと、以下の演
算により、加算ユニットを通る３回の通過を実行するス
テップであって、
【数６】無限精度の中間結果量ＡＣ＋Ｂを出力する加算
ステップと、ｐビットの精度まで中間結果量ＡＣ＋Ｂを
丸め、乗算加算出力に対応する出力を出力する丸めステ
ップとを含むことを特徴とする、上記（８）に記載の浮
動小数点演算方法。 （１１）加算ユニットを通る３回の通過を実行する前記
ステップが、オペランドＢをシフトして、出力量Ｂ／２
を出力するステップと、それとの加算の準備として量Ｂ
／２と位置が合うように下位部分積ＡＣ(p-1:0 )を調整
するステップとをさらに含み、上位部分積ＡＣ(2p-1:p)
を量Ｂ／２に加算して第１の中間量ＡＣ(2p-1:p)＋Ｂ／
２を形成し、位置合せした部分積ＡＣ(p-1:0)を量Ｂ／
２に加算して第２の中間量ＡＣ(p-1:0)＋Ｂ／２を形成
し、第１および第２の中間量を加算して中間結果量ＡＣ
＋Ｂを形成することを特徴とする、上記（１０）に記載
の浮動小数点演算方法。 （１２）乗算ユニットが２ｄビットの内部データ経路幅
を含み、加算ユニットがｄ＋１ビットの内部データ経路
幅を含み、さらに乗算ユニットと加算ユニットがｄビッ
トの外部通信リンクによって相互接続され、ｐ≦ｄの精
度を有する結果量を生成することができることを特徴と
する、上記（８）に記載の浮動小数点演算方法。 （１３）乗算ユニットと前記加算ユニットが、全中間精
度で乗算加算シーケンスを実行できる独立したユニット
であることをさらに特徴とする、上記（１２）に記載の
浮動小数点演算方法。 （１４）乗算ユニットと加算ユニットがそれぞれ、１つ
の符号ビットと、１６個の指数ビットと、６４個の仮数
ビットとを含む８１ビットの内部通信リンクをさらに含
むことを特徴とする、上記（８）に記載の浮動小数点演
算方法。
ステップと、ｐビットの精度まで中間結果量ＡＣ＋Ｂを
丸め、乗算加算出力に対応する出力を出力する丸めステ
ップとを含むことを特徴とする、上記（８）に記載の浮
動小数点演算方法。 （１１）加算ユニットを通る３回の通過を実行する前記
ステップが、オペランドＢをシフトして、出力量Ｂ／２
を出力するステップと、それとの加算の準備として量Ｂ
／２と位置が合うように下位部分積ＡＣ(p-1:0 )を調整
するステップとをさらに含み、上位部分積ＡＣ(2p-1:p)
を量Ｂ／２に加算して第１の中間量ＡＣ(2p-1:p)＋Ｂ／
２を形成し、位置合せした部分積ＡＣ(p-1:0)を量Ｂ／
２に加算して第２の中間量ＡＣ(p-1:0)＋Ｂ／２を形成
し、第１および第２の中間量を加算して中間結果量ＡＣ
＋Ｂを形成することを特徴とする、上記（１０）に記載
の浮動小数点演算方法。 （１２）乗算ユニットが２ｄビットの内部データ経路幅
を含み、加算ユニットがｄ＋１ビットの内部データ経路
幅を含み、さらに乗算ユニットと加算ユニットがｄビッ
トの外部通信リンクによって相互接続され、ｐ≦ｄの精
度を有する結果量を生成することができることを特徴と
する、上記（８）に記載の浮動小数点演算方法。 （１３）乗算ユニットと前記加算ユニットが、全中間精
度で乗算加算シーケンスを実行できる独立したユニット
であることをさらに特徴とする、上記（１２）に記載の
浮動小数点演算方法。 （１４）乗算ユニットと加算ユニットがそれぞれ、１つ
の符号ビットと、１６個の指数ビットと、６４個の仮数
ビットとを含む８１ビットの内部通信リンクをさらに含
むことを特徴とする、上記（８）に記載の浮動小数点演
算方法。
【図１】単精度（３２ビット）、倍精度（６４ビッ
ト）、拡張精度（８１ビット）用の浮動小数点精度フォ
ーマットを示す図である。
ト）、拡張精度（８１ビット）用の浮動小数点精度フォ
ーマットを示す図である。
【図２】既知の拡張マイクロプロセッサ・アーキテクチ
ャのヒューズ付き乗算加算ユニットにおける統合乗算加
算命令（＋／−（Ａ＊Ｃ）＋／−Ｂ）の流れ図の実施態
様を示す図である。
ャのヒューズ付き乗算加算ユニットにおける統合乗算加
算命令（＋／−（Ａ＊Ｃ）＋／−Ｂ）の流れ図の実施態
様を示す図である。
【図３】既知の拡張マイクロプロセッサ・アーキテクチ
ャの独立した乗算ユニットと加算ユニットによって実現
される乗算加算動作の流れ図の実施態様を示す図であ
る。
ャの独立した乗算ユニットと加算ユニットによって実現
される乗算加算動作の流れ図の実施態様を示す図であ
る。
【図４】本発明による独立した乗算ユニットと加算ユニ
ットによって実現される乗算加算動作の流れ図の実施態
様を示す図である。
ットによって実現される乗算加算動作の流れ図の実施態
様を示す図である。
【図５】本発明による独立した乗算ユニットと加算ユニ
ットによって実現される乗算加算動作の拡張シーケンス
の流れ図の実施態様を示す図である。
ットによって実現される乗算加算動作の拡張シーケンス
の流れ図の実施態様を示す図である。
１００ 浮動小数点演算ユニット １０２ 乗算ユニット １０４ バッファ １０６ バッファ １０８ スティッキー・コレクト・ユニット １１０ スティッキー・ビット １１２ 加算ユニット １１４ バッファ １１６ 丸め手段 １２０ リスク条件検出手段 １２２ ハードウェア・トラップ １２４ 拡張乗算加算シーケンス １２６ 先行ゼロ検出（ＬＺＤ）手段 １２７ ＬＺＤ出力 １２８ ゼロ検出（ＺＤ）手段 １２９ ＺＤ出力 １３０ リスク条件検出論理手段 １３２ 結果量 １４０ 最初の「ｂ」個の先行ビット １４２ 最後の「ｂ」個のビット
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年２月２３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【数１】 無限精度の中間結果量ＡＣ＋Ｂを出力する加算手段と、 ｐビットの精度まで中間結果量ＡＣ＋Ｂを丸め、前記演
算ユニットの乗算加算出力に対応する出力を出力する丸
め手段とを含むことを特徴とする、請求項１に記載の浮
動小数点演算ユニット。
算ユニットの乗算加算出力に対応する出力を出力する丸
め手段とを含むことを特徴とする、請求項１に記載の浮
動小数点演算ユニット。
【数２】 無限精度の中間結果量ＡＣ＋Ｂを出力する加算ステップ
と、 ｐビットの精度まで中間結果量ＡＣ＋Ｂを丸め、乗算加
算出力に対応する出力を出力する丸めステップとを含む
ことを特徴とする、請求項８に記載の浮動小数点演算方
法。
と、 ｐビットの精度まで中間結果量ＡＣ＋Ｂを丸め、乗算加
算出力に対応する出力を出力する丸めステップとを含む
ことを特徴とする、請求項８に記載の浮動小数点演算方
法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】本発明により使用するための拡張乗算加算
シーケンスは、縮小データ経路を使用して実現すること
が好ましい。図５に示すような好ましい実施態様では、
中間乗算が２回行われる。第１の乗算中に部分積ＡＣ
(2p-1:p)の上位ｐビットが生成される。第２の乗算で
は、部分積ＡＣ(p-1:0)の下位ｐビットが生成される。
次に、以下の演算により、加算器を通る３回の通過によ
って乗算加算が実施される。
シーケンスは、縮小データ経路を使用して実現すること
が好ましい。図５に示すような好ましい実施態様では、
中間乗算が２回行われる。第１の乗算中に部分積ＡＣ
(2p-1:p)の上位ｐビットが生成される。第２の乗算で
は、部分積ＡＣ(p-1:0)の下位ｐビットが生成される。
次に、以下の演算により、加算器を通る３回の通過によ
って乗算加算が実施される。
【数３】 この場合、拡張乗算加算シーケンスは合計４つの個別の
命令を必要とする。また、下位積の項ＡＣ(p-1:0)では
再正規化が必要であり、ハードウェアがさらに複雑にな
るかまたは個別の再正規化命令が必要であることに留意
されたい。あるいは、統合乗算加算シーケンスとの数学
的互換性を達成するための拡張シーケンスを使用するこ
とができる。
命令を必要とする。また、下位積の項ＡＣ(p-1:0)では
再正規化が必要であり、ハードウェアがさらに複雑にな
るかまたは個別の再正規化命令が必要であることに留意
されたい。あるいは、統合乗算加算シーケンスとの数学
的互換性を達成するための拡張シーケンスを使用するこ
とができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】次に図４および図５を参照し、３つのオペ
ランドＡ、Ｂ、Ｃに対して拡張乗算加算シーケンスを実
現するための手段１２４について詳細に説明する。上記
のように、拡張乗算加算シーケンスはトラップ１２２に
応答して開始される。拡張シーケンス実現手段１２４
は、拡張シーケンスを実現し、さらにリスク条件が発生
したときに演算ユニット１００の乗算加算出力を出力す
る。拡張乗算加算シーケンス実現手段１２４は、オペラ
ンドＡおよびＣを受け取るためのｐビットの縮小データ
経路幅を有する乗算手段１５０を含む。乗算手段１５０
は、中間積Ａ＊Ｃの結果１５２を出力するために第１お
よび第２の乗算を実行する。中間積Ａ＊Ｃは、上位ｐビ
ットの部分積ＡＣ(2p-1:p)と下位ｐビットの部分積ＡＣ
(p-1:0)とを含む。加算手段１５４は、以下の演算によ
り、加算ユニットを通る３回の通過を実行するために設
けられている。
ランドＡ、Ｂ、Ｃに対して拡張乗算加算シーケンスを実
現するための手段１２４について詳細に説明する。上記
のように、拡張乗算加算シーケンスはトラップ１２２に
応答して開始される。拡張シーケンス実現手段１２４
は、拡張シーケンスを実現し、さらにリスク条件が発生
したときに演算ユニット１００の乗算加算出力を出力す
る。拡張乗算加算シーケンス実現手段１２４は、オペラ
ンドＡおよびＣを受け取るためのｐビットの縮小データ
経路幅を有する乗算手段１５０を含む。乗算手段１５０
は、中間積Ａ＊Ｃの結果１５２を出力するために第１お
よび第２の乗算を実行する。中間積Ａ＊Ｃは、上位ｐビ
ットの部分積ＡＣ(2p-1:p)と下位ｐビットの部分積ＡＣ
(p-1:0)とを含む。加算手段１５４は、以下の演算によ
り、加算ユニットを通る３回の通過を実行するために設
けられている。
【数４】 その結果、無限精度の中間結果量ＡＣ＋Ｂが生成され
る。最後に、丸め手段１５６は、ｐビットの精度まで中
間結果量ＡＣ＋Ｂを丸めるために設けられている。丸め
手段１５６は、本発明の演算ユニット１００の乗算加算
出力に対応する出力をさらに出力する。
る。最後に、丸め手段１５６は、ｐビットの精度まで中
間結果量ＡＣ＋Ｂを丸めるために設けられている。丸め
手段１５６は、本発明の演算ユニット１００の乗算加算
出力に対応する出力をさらに出力する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】（１）３つのオペランドＡ、Ｂ、Ｃについ
て乗算加算命令を実行する際に独立した乗算動作と加算
動作を実行するための浮動小数点演算ユニットにおい
て、Ａは被乗数、Ｃは乗数、Ｂは加数であり、各オペラ
ンドは、データが正（＋）の値を表すかまたは負（−）
の値を表すかを示す１つの符号ビットと、ｘ個の指数ビ
ットと、ｙ個の仮数ビットとを含む、所与の浮動小数点
精度に応じて規定数ｐ個のビットからなるデータを含
み、（ａ）オペランドＡおよびＣを受け取るための入力
段階を含み、ｄビットの外部データ経路幅を有する乗算
ユニットであって、ｐ＜ｄ≦２ｐであり、さらに入力段
階がオペランドＡおよびＣのそれぞれの最下位ビットの
右に連結されたｂビットの０からなるそれぞれのバッフ
ァを含み、ｂがｄ−ｐビットに等しく、ｄ個の上位ビッ
トＡＣUPPERとｄ個の下位ビットＡＣLOWERとを含む積Ａ
＊Ｃを伝達するための出力段階をさらに含む乗算ユニッ
トと、（ｂ）ＡＣLOWERを受け取り、ＡＣLOWERのすべて
のビットの論理和を表すスティッキー・ビットを生成す
るスティッキー・コレクト・ユニットであって、ＡＣ
LOWERのいずれかのビットが１になるとスティッキー・
ビットが１になるスティッキー・コレクト・ユニット
と、（ｃ）ＡＣUPPERとオペランドＢとを受け取る入力
段階を有し、ｄビットの外部データ経路幅を有する加算
ユニットであって、さらに入力段階がオペランドＢの最
下位ビットの右に連結されたｂビットの０からなるバッ
ファを含み、ｂがｄ−ｐビットに等しく、結果量＋／−
ＡＣUPPER＋／−Ｂを出力するための出力段階をさらに
含み、前記乗算ユニットと、前記スティッキー・コレク
ト・ユニットと、前記加算ユニットが統合乗算加算シー
ケンスを実現する加算ユニットと、（ｄ）スティッキー
・ビットに応答して、さらに所望の丸めモードに応じ
て、ｐビットの精度まで結果量＋／−ＡＣUPPER＋／−
Ｂを丸める手段であって、前記演算ユニットの乗算加算
出力をさらに出力する丸め手段と、（ｅ）前記丸め手段
による結果量の丸めの前に結果量に関する第１のリスク
条件または第２のリスク条件のいずれかの発生を検出す
る手段であって、第１のリスク条件は結果量＋／−ＡＣ
UPPER＋／−Ｂに関する不要な取消しを示し、第２のリ
スク条件は結果量＋／−ＡＣUPPER＋／−Ｂにおける具
体的な精度の喪失を示し、リスク条件を検出すると、結
果量＋／−ＡＣUPPER＋／−Ｂを廃棄し、さらに拡張乗
算加算シーケンスを開始するためにトラップをトリガー
するリスク条件検出手段と、（ｆ）トラップに応答して
３つのオペランドＡ、Ｂ、Ｃについて拡張乗算加算シー
ケンスを実現し、前記演算ユニットの乗算加算出力を出
力するための手段であって、統合乗算加算シーケンスと
の数学的互換性を達成するために拡張乗算加算シーケン
スが選択される実現手段とを含む浮動小数点演算ユニッ
ト。 （２）前記リスク条件検出手段が、結果量の最初のｂ個
の先行ビットがすべてゼロであるかどうかを検出する先
行ゼロ検出（ＬＺＤ）手段であって、最初のｂ個の先行
ビットがすべてゼロであることを表す第１の状態を有す
るＬＺＤ出力を出力する先行ゼロ検出（ＬＺＤ）手段
と、結果量の下位ビットのうちの最後のｂ個のビットが
すべてゼロであるかどうかを検出するゼロ検出（ＺＤ）
手段であって、下位ビットのうちの最後のｂ個のビット
がすべてゼロであることを表す第１の状態を有するＺＤ
出力を出力するゼロ検出（ＺＤ）手段と、スティッキー
・ビット、ＬＺＤ出力、ＺＤ出力に応答する論理手段で
あって、 ｉ）１に相当するスティッキー・ビットに対応する第１
のリスク条件を検出したときにトラップをトリガーし、
ＬＺＤ出力が第１の状態になり、 ii）１に相当するスティッキー・ビットに対応する第２
のリスク条件を検出したときにトラップをトリガーし、
ＺＤ出力が第１の状態になる論理手段とを含むことを特
徴とする、上記（１）に記載の浮動小数点演算ユニッ
ト。 （３）前記拡張乗算加算シーケンス実現手段が、オペラ
ンドＡおよびＣを受け取るためのｐビットの縮小データ
経路幅を有し、上位ｐビットの部分積ＡＣ(2p-1:p)と下
位ｐビットの部分積ＡＣ(p-1:0)とを含む中間積Ａ＊Ｃ
を出力するために第１および第２の乗算を実行する乗算
手段と、以下の演算により、加算ユニットを通る３回の
通過を実行するための加算手段であって、
て乗算加算命令を実行する際に独立した乗算動作と加算
動作を実行するための浮動小数点演算ユニットにおい
て、Ａは被乗数、Ｃは乗数、Ｂは加数であり、各オペラ
ンドは、データが正（＋）の値を表すかまたは負（−）
の値を表すかを示す１つの符号ビットと、ｘ個の指数ビ
ットと、ｙ個の仮数ビットとを含む、所与の浮動小数点
精度に応じて規定数ｐ個のビットからなるデータを含
み、（ａ）オペランドＡおよびＣを受け取るための入力
段階を含み、ｄビットの外部データ経路幅を有する乗算
ユニットであって、ｐ＜ｄ≦２ｐであり、さらに入力段
階がオペランドＡおよびＣのそれぞれの最下位ビットの
右に連結されたｂビットの０からなるそれぞれのバッフ
ァを含み、ｂがｄ−ｐビットに等しく、ｄ個の上位ビッ
トＡＣUPPERとｄ個の下位ビットＡＣLOWERとを含む積Ａ
＊Ｃを伝達するための出力段階をさらに含む乗算ユニッ
トと、（ｂ）ＡＣLOWERを受け取り、ＡＣLOWERのすべて
のビットの論理和を表すスティッキー・ビットを生成す
るスティッキー・コレクト・ユニットであって、ＡＣ
LOWERのいずれかのビットが１になるとスティッキー・
ビットが１になるスティッキー・コレクト・ユニット
と、（ｃ）ＡＣUPPERとオペランドＢとを受け取る入力
段階を有し、ｄビットの外部データ経路幅を有する加算
ユニットであって、さらに入力段階がオペランドＢの最
下位ビットの右に連結されたｂビットの０からなるバッ
ファを含み、ｂがｄ−ｐビットに等しく、結果量＋／−
ＡＣUPPER＋／−Ｂを出力するための出力段階をさらに
含み、前記乗算ユニットと、前記スティッキー・コレク
ト・ユニットと、前記加算ユニットが統合乗算加算シー
ケンスを実現する加算ユニットと、（ｄ）スティッキー
・ビットに応答して、さらに所望の丸めモードに応じ
て、ｐビットの精度まで結果量＋／−ＡＣUPPER＋／−
Ｂを丸める手段であって、前記演算ユニットの乗算加算
出力をさらに出力する丸め手段と、（ｅ）前記丸め手段
による結果量の丸めの前に結果量に関する第１のリスク
条件または第２のリスク条件のいずれかの発生を検出す
る手段であって、第１のリスク条件は結果量＋／−ＡＣ
UPPER＋／−Ｂに関する不要な取消しを示し、第２のリ
スク条件は結果量＋／−ＡＣUPPER＋／−Ｂにおける具
体的な精度の喪失を示し、リスク条件を検出すると、結
果量＋／−ＡＣUPPER＋／−Ｂを廃棄し、さらに拡張乗
算加算シーケンスを開始するためにトラップをトリガー
するリスク条件検出手段と、（ｆ）トラップに応答して
３つのオペランドＡ、Ｂ、Ｃについて拡張乗算加算シー
ケンスを実現し、前記演算ユニットの乗算加算出力を出
力するための手段であって、統合乗算加算シーケンスと
の数学的互換性を達成するために拡張乗算加算シーケン
スが選択される実現手段とを含む浮動小数点演算ユニッ
ト。 （２）前記リスク条件検出手段が、結果量の最初のｂ個
の先行ビットがすべてゼロであるかどうかを検出する先
行ゼロ検出（ＬＺＤ）手段であって、最初のｂ個の先行
ビットがすべてゼロであることを表す第１の状態を有す
るＬＺＤ出力を出力する先行ゼロ検出（ＬＺＤ）手段
と、結果量の下位ビットのうちの最後のｂ個のビットが
すべてゼロであるかどうかを検出するゼロ検出（ＺＤ）
手段であって、下位ビットのうちの最後のｂ個のビット
がすべてゼロであることを表す第１の状態を有するＺＤ
出力を出力するゼロ検出（ＺＤ）手段と、スティッキー
・ビット、ＬＺＤ出力、ＺＤ出力に応答する論理手段で
あって、 ｉ）１に相当するスティッキー・ビットに対応する第１
のリスク条件を検出したときにトラップをトリガーし、
ＬＺＤ出力が第１の状態になり、 ii）１に相当するスティッキー・ビットに対応する第２
のリスク条件を検出したときにトラップをトリガーし、
ＺＤ出力が第１の状態になる論理手段とを含むことを特
徴とする、上記（１）に記載の浮動小数点演算ユニッ
ト。 （３）前記拡張乗算加算シーケンス実現手段が、オペラ
ンドＡおよびＣを受け取るためのｐビットの縮小データ
経路幅を有し、上位ｐビットの部分積ＡＣ(2p-1:p)と下
位ｐビットの部分積ＡＣ(p-1:0)とを含む中間積Ａ＊Ｃ
を出力するために第１および第２の乗算を実行する乗算
手段と、以下の演算により、加算ユニットを通る３回の
通過を実行するための加算手段であって、
【数５】 無限精度の中間結果量ＡＣ＋Ｂを出力する加算手段と、
ｐビットの精度まで中間結果量ＡＣ＋Ｂを丸め、前記演
算ユニットの乗算加算出力に対応する出力を出力する丸
め手段とを含むことを特徴とする、上記（１）に記載の
浮動小数点演算ユニット。 （４）加算ユニットを通る３回の通過を実行するための
前記手段が、オペランドＢを受け取り、出力量Ｂ／２を
出力するための入力段階を有するシフト手段と、それと
の加算の準備として量Ｂ／２と位置が合うように下位部
分積ＡＣ(p-1:0 )を調整するための調整手段とをさらに
含み、上位部分積ＡＣ(2p-1:p)を量Ｂ／２に加算して第
１の中間量ＡＣ(2p-1:p)＋Ｂ／２を形成し、位置合せし
た部分積ＡＣ(p-1:0)を量Ｂ／２に加算して第２の中間
量ＡＣ(p-1:0)＋Ｂ／２を形成し、第１および第２の中
間量を加算して中間結果量ＡＣ＋Ｂを形成することを特
徴とする、上記（３）に記載の浮動小数点演算ユニッ
ト。 （５）前記乗算ユニットが２ｄビットの内部データ経路
幅を含み、前記加算ユニットがｄ＋１ビットの内部デー
タ経路幅を含み、さらに前記乗算ユニットと前記加算ユ
ニットがｄビットの外部通信リンクによって相互接続さ
れ、ｐ≦ｄの精度を有する結果量を生成することができ
ることを特徴とする、上記（１）に記載の浮動小数点演
算ユニット。 （６）前記乗算ユニットと前記加算ユニットが、全中間
精度で乗算加算シーケンスを実行できる独立したユニッ
トであることをさらに特徴とする、上記（５）に記載の
浮動小数点演算ユニット。 （７）前記乗算ユニットと前記加算ユニットがそれぞ
れ、１つの符号ビットと、１６個の指数ビットと、６４
個の仮数ビットとを含む８１ビットの内部通信リンクを
さらに含むことを特徴とする、上記（１）に記載の浮動
小数点演算ユニット。 （８）３つのオペランドＡ、Ｂ、Ｃについて乗算加算命
令を実行する際に独立した乗算動作と加算動作を実行す
るための浮動小数点演算方法において、Ａは被乗数、Ｃ
は乗数、Ｂは加数であり、各オペランドは、データが正
（＋）の値を表すかまたは負（−）の値を表すかを示す
１つの符号ビットと、ｘ個の指数ビットと、ｙ個の仮数
ビットとを含む、所与の浮動小数点精度に応じて規定数
ｐ個のビットからなるデータを含み、（ａ）オペランド
ＡおよびＣを受け取るための入力段階を含み、ｄビット
の外部データ経路幅を有する乗算ユニットを提供するス
テップであって、ｐ＜ｄ≦２ｐであり、さらに入力段階
がオペランドＡおよびＣのそれぞれの最下位ビットの右
に連結されたｂビットの０からなるそれぞれのバッファ
を含み、ｂがｄ−ｐビットに等しく、前記乗算ユニット
がｄ個の上位ビットＡＣUPPERとｄ個の下位ビットＡＣ
LOWERとを含む積Ａ＊Ｃを伝達するための出力段階をさ
らに含む乗算ステップと、（ｂ）ＡＣLOWERを受け取
り、ＡＣLOWERのすべてのビットの論理和を表すスティ
ッキー・ビットを生成するスティッキー・コレクト・ユ
ニットを提供するステップであって、ＡＣLOWERのいず
れかのビットが１になるとスティッキー・ビットが１に
なるスティッキー・コレクト・ステップと、（ｃ）ＡＣ
UPPERとオペランドＢとを受け取る入力段階を有し、ｄ
ビットの外部データ経路幅を有する加算ユニットを提供
するステップであって、さらに入力段階がオペランドＢ
の最下位ビットの右に連結されたｂビットの０からなる
バッファを含み、ｂがｄ−ｐビットに等しく、前記加算
ユニットが結果量＋／−ＡＣUPPER＋／−Ｂを出力する
ための出力段階をさらに含み、乗算ユニットと、スティ
ッキー・コレクト・ユニットと、加算ユニットが統合乗
算加算シーケンスを実現する加算ステップと、（ｄ）ス
ティッキー・ビットに応答して、さらに所望の丸めモー
ドに応じて、ｐビットの精度まで結果量＋／−ＡＣ
UPPER＋／−Ｂを丸めるステップであって、乗算加算出
力をさらに出力する丸めステップと、（ｅ）前記丸めス
テップによる結果量の丸めの前に結果量に関する第１の
リスク条件または第２のリスク条件のいずれかの発生を
検出するステップであって、第１のリスク条件は結果量
＋／−ＡＣUPPER＋／−Ｂに関する不要な取消しを示
し、第２のリスク条件は結果量＋／−ＡＣUPPER＋／−
Ｂにおける具体的な精度の喪失を示し、リスク条件を検
出すると、結果量＋／−ＡＣUPPER＋／−Ｂを廃棄し、
さらに拡張乗算加算シーケンスを開始するためにトラッ
プをトリガーするリスク条件検出ステップと、（ｆ）ト
ラップに応答して３つのオペランドＡ、Ｂ、Ｃについて
拡張乗算加算シーケンスを実現し、乗算加算出力を出力
するステップであって、統合乗算加算シーケンスとの数
学的互換性を達成するために拡張乗算加算シーケンスが
選択される実現ステップとを含む浮動小数点演算方法。 （９）前記リスク条件検出ステップが、結果量の最初の
ｂ個の先行ビットがすべてゼロであるかどうかを検出す
る先行ゼロ検出（ＬＺＤ）ステップであって、最初のｂ
個の先行ビットがすべてゼロであることを表す第１の状
態を有するＬＺＤ出力を出力する先行ゼロ検出（ＬＺ
Ｄ）ステップと、結果量の下位ビットのうちの最後のｂ
個のビットがすべてゼロであるかどうかを検出するゼロ
検出（ＺＤ）ステップであって、下位ビットのうちの最
後のｂ個のビットがすべてゼロであることを表す第１の
状態を有するＺＤ出力を出力するゼロ検出（ＺＤ）ステ
ップと、スティッキー・ビット、ＬＺＤ出力、ＺＤ出力
に応答する論理手段を提供するステップであって、 ｉ）１に相当するスティッキー・ビットに対応する第１
のリスク条件を検出したときにトラップをトリガーし、
ＬＺＤ出力が第１の状態になり、 ii）１に相当するスティッキー・ビットに対応する第２
のリスク条件を検出したときにトラップをトリガーし、
ＺＤ出力が第１の状態になる論理ステップとを含むこと
を特徴とする、上記（８）に記載の浮動小数点演算方
法。 （１０）前記拡張乗算加算シーケンス実現ステップが、
オペランドＡおよびＣを受け取るためのｐビットの縮小
データ経路幅を有し、上位ｐビットの部分積ＡＣ
(2p-1:p)と下位ｐビットの部分積ＡＣ(p-1:0)とを含む
中間積Ａ＊Ｃを出力するために第１および第２の乗算を
実行する乗算手段を提供する乗算ステップと、以下の演
算により、加算ユニットを通る３回の通過を実行するス
テップであって、
ｐビットの精度まで中間結果量ＡＣ＋Ｂを丸め、前記演
算ユニットの乗算加算出力に対応する出力を出力する丸
め手段とを含むことを特徴とする、上記（１）に記載の
浮動小数点演算ユニット。 （４）加算ユニットを通る３回の通過を実行するための
前記手段が、オペランドＢを受け取り、出力量Ｂ／２を
出力するための入力段階を有するシフト手段と、それと
の加算の準備として量Ｂ／２と位置が合うように下位部
分積ＡＣ(p-1:0 )を調整するための調整手段とをさらに
含み、上位部分積ＡＣ(2p-1:p)を量Ｂ／２に加算して第
１の中間量ＡＣ(2p-1:p)＋Ｂ／２を形成し、位置合せし
た部分積ＡＣ(p-1:0)を量Ｂ／２に加算して第２の中間
量ＡＣ(p-1:0)＋Ｂ／２を形成し、第１および第２の中
間量を加算して中間結果量ＡＣ＋Ｂを形成することを特
徴とする、上記（３）に記載の浮動小数点演算ユニッ
ト。 （５）前記乗算ユニットが２ｄビットの内部データ経路
幅を含み、前記加算ユニットがｄ＋１ビットの内部デー
タ経路幅を含み、さらに前記乗算ユニットと前記加算ユ
ニットがｄビットの外部通信リンクによって相互接続さ
れ、ｐ≦ｄの精度を有する結果量を生成することができ
ることを特徴とする、上記（１）に記載の浮動小数点演
算ユニット。 （６）前記乗算ユニットと前記加算ユニットが、全中間
精度で乗算加算シーケンスを実行できる独立したユニッ
トであることをさらに特徴とする、上記（５）に記載の
浮動小数点演算ユニット。 （７）前記乗算ユニットと前記加算ユニットがそれぞ
れ、１つの符号ビットと、１６個の指数ビットと、６４
個の仮数ビットとを含む８１ビットの内部通信リンクを
さらに含むことを特徴とする、上記（１）に記載の浮動
小数点演算ユニット。 （８）３つのオペランドＡ、Ｂ、Ｃについて乗算加算命
令を実行する際に独立した乗算動作と加算動作を実行す
るための浮動小数点演算方法において、Ａは被乗数、Ｃ
は乗数、Ｂは加数であり、各オペランドは、データが正
（＋）の値を表すかまたは負（−）の値を表すかを示す
１つの符号ビットと、ｘ個の指数ビットと、ｙ個の仮数
ビットとを含む、所与の浮動小数点精度に応じて規定数
ｐ個のビットからなるデータを含み、（ａ）オペランド
ＡおよびＣを受け取るための入力段階を含み、ｄビット
の外部データ経路幅を有する乗算ユニットを提供するス
テップであって、ｐ＜ｄ≦２ｐであり、さらに入力段階
がオペランドＡおよびＣのそれぞれの最下位ビットの右
に連結されたｂビットの０からなるそれぞれのバッファ
を含み、ｂがｄ−ｐビットに等しく、前記乗算ユニット
がｄ個の上位ビットＡＣUPPERとｄ個の下位ビットＡＣ
LOWERとを含む積Ａ＊Ｃを伝達するための出力段階をさ
らに含む乗算ステップと、（ｂ）ＡＣLOWERを受け取
り、ＡＣLOWERのすべてのビットの論理和を表すスティ
ッキー・ビットを生成するスティッキー・コレクト・ユ
ニットを提供するステップであって、ＡＣLOWERのいず
れかのビットが１になるとスティッキー・ビットが１に
なるスティッキー・コレクト・ステップと、（ｃ）ＡＣ
UPPERとオペランドＢとを受け取る入力段階を有し、ｄ
ビットの外部データ経路幅を有する加算ユニットを提供
するステップであって、さらに入力段階がオペランドＢ
の最下位ビットの右に連結されたｂビットの０からなる
バッファを含み、ｂがｄ−ｐビットに等しく、前記加算
ユニットが結果量＋／−ＡＣUPPER＋／−Ｂを出力する
ための出力段階をさらに含み、乗算ユニットと、スティ
ッキー・コレクト・ユニットと、加算ユニットが統合乗
算加算シーケンスを実現する加算ステップと、（ｄ）ス
ティッキー・ビットに応答して、さらに所望の丸めモー
ドに応じて、ｐビットの精度まで結果量＋／−ＡＣ
UPPER＋／−Ｂを丸めるステップであって、乗算加算出
力をさらに出力する丸めステップと、（ｅ）前記丸めス
テップによる結果量の丸めの前に結果量に関する第１の
リスク条件または第２のリスク条件のいずれかの発生を
検出するステップであって、第１のリスク条件は結果量
＋／−ＡＣUPPER＋／−Ｂに関する不要な取消しを示
し、第２のリスク条件は結果量＋／−ＡＣUPPER＋／−
Ｂにおける具体的な精度の喪失を示し、リスク条件を検
出すると、結果量＋／−ＡＣUPPER＋／−Ｂを廃棄し、
さらに拡張乗算加算シーケンスを開始するためにトラッ
プをトリガーするリスク条件検出ステップと、（ｆ）ト
ラップに応答して３つのオペランドＡ、Ｂ、Ｃについて
拡張乗算加算シーケンスを実現し、乗算加算出力を出力
するステップであって、統合乗算加算シーケンスとの数
学的互換性を達成するために拡張乗算加算シーケンスが
選択される実現ステップとを含む浮動小数点演算方法。 （９）前記リスク条件検出ステップが、結果量の最初の
ｂ個の先行ビットがすべてゼロであるかどうかを検出す
る先行ゼロ検出（ＬＺＤ）ステップであって、最初のｂ
個の先行ビットがすべてゼロであることを表す第１の状
態を有するＬＺＤ出力を出力する先行ゼロ検出（ＬＺ
Ｄ）ステップと、結果量の下位ビットのうちの最後のｂ
個のビットがすべてゼロであるかどうかを検出するゼロ
検出（ＺＤ）ステップであって、下位ビットのうちの最
後のｂ個のビットがすべてゼロであることを表す第１の
状態を有するＺＤ出力を出力するゼロ検出（ＺＤ）ステ
ップと、スティッキー・ビット、ＬＺＤ出力、ＺＤ出力
に応答する論理手段を提供するステップであって、 ｉ）１に相当するスティッキー・ビットに対応する第１
のリスク条件を検出したときにトラップをトリガーし、
ＬＺＤ出力が第１の状態になり、 ii）１に相当するスティッキー・ビットに対応する第２
のリスク条件を検出したときにトラップをトリガーし、
ＺＤ出力が第１の状態になる論理ステップとを含むこと
を特徴とする、上記（８）に記載の浮動小数点演算方
法。 （１０）前記拡張乗算加算シーケンス実現ステップが、
オペランドＡおよびＣを受け取るためのｐビットの縮小
データ経路幅を有し、上位ｐビットの部分積ＡＣ
(2p-1:p)と下位ｐビットの部分積ＡＣ(p-1:0)とを含む
中間積Ａ＊Ｃを出力するために第１および第２の乗算を
実行する乗算手段を提供する乗算ステップと、以下の演
算により、加算ユニットを通る３回の通過を実行するス
テップであって、
【数６】 無限精度の中間結果量ＡＣ＋Ｂを出力する加算ステップ
と、ｐビットの精度まで中間結果量ＡＣ＋Ｂを丸め、乗
算加算出力に対応する出力を出力する丸めステップとを
含むことを特徴とする、上記（８）に記載の浮動小数点
演算方法。 （１１）加算ユニットを通る３回の通過を実行する前記
ステップが、オペランドＢをシフトして、出力量Ｂ／２
を出力するステップと、それとの加算の準備として量Ｂ
／２と位置が合うように下位部分積ＡＣ(p-1:0 )を調整
するステップとをさらに含み、上位部分積ＡＣ(2p-1:p)
を量Ｂ／２に加算して第１の中間量ＡＣ(2p-1:p)＋Ｂ／
２を形成し、位置合せした部分積ＡＣ(p-1:0)を量Ｂ／
２に加算して第２の中間量ＡＣ(p-1:0)＋Ｂ／２を形成
し、第１および第２の中間量を加算して中間結果量ＡＣ
＋Ｂを形成することを特徴とする、上記（１０）に記載
の浮動小数点演算方法。 （１２）乗算ユニットが２ｄビットの内部データ経路幅
を含み、加算ユニットがｄ＋１ビットの内部データ経路
幅を含み、さらに乗算ユニットと加算ユニットがｄビッ
トの外部通信リンクによって相互接続され、ｐ≦ｄの精
度を有する結果量を生成することができることを特徴と
する、上記（８）に記載の浮動小数点演算方法。 （１３）乗算ユニットと前記加算ユニットが、全中間精
度で乗算加算シーケンスを実行できる独立したユニット
であることをさらに特徴とする、上記（１２）に記載の
浮動小数点演算方法。 （１４）乗算ユニットと加算ユニットがそれぞれ、１つ
の符号ビットと、１６個の指数ビットと、６４個の仮数
ビットとを含む８１ビットの内部通信リンクをさらに含
むことを特徴とする、上記（８）に記載の浮動小数点演
算方法。
と、ｐビットの精度まで中間結果量ＡＣ＋Ｂを丸め、乗
算加算出力に対応する出力を出力する丸めステップとを
含むことを特徴とする、上記（８）に記載の浮動小数点
演算方法。 （１１）加算ユニットを通る３回の通過を実行する前記
ステップが、オペランドＢをシフトして、出力量Ｂ／２
を出力するステップと、それとの加算の準備として量Ｂ
／２と位置が合うように下位部分積ＡＣ(p-1:0 )を調整
するステップとをさらに含み、上位部分積ＡＣ(2p-1:p)
を量Ｂ／２に加算して第１の中間量ＡＣ(2p-1:p)＋Ｂ／
２を形成し、位置合せした部分積ＡＣ(p-1:0)を量Ｂ／
２に加算して第２の中間量ＡＣ(p-1:0)＋Ｂ／２を形成
し、第１および第２の中間量を加算して中間結果量ＡＣ
＋Ｂを形成することを特徴とする、上記（１０）に記載
の浮動小数点演算方法。 （１２）乗算ユニットが２ｄビットの内部データ経路幅
を含み、加算ユニットがｄ＋１ビットの内部データ経路
幅を含み、さらに乗算ユニットと加算ユニットがｄビッ
トの外部通信リンクによって相互接続され、ｐ≦ｄの精
度を有する結果量を生成することができることを特徴と
する、上記（８）に記載の浮動小数点演算方法。 （１３）乗算ユニットと前記加算ユニットが、全中間精
度で乗算加算シーケンスを実行できる独立したユニット
であることをさらに特徴とする、上記（１２）に記載の
浮動小数点演算方法。 （１４）乗算ユニットと加算ユニットがそれぞれ、１つ
の符号ビットと、１６個の指数ビットと、６４個の仮数
ビットとを含む８１ビットの内部通信リンクをさらに含
むことを特徴とする、上記（８）に記載の浮動小数点演
算方法。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェオフリー・フラニス・バーンズ アメリカ合衆国 ペンシルベニア州マカン ギー ウィロー・ストリート 241 (72)発明者 ジェームズ・エイチ・ヘッソン アメリカ合衆国78733 テキサス州オース チン ピューチェク・コーブ 10619
Claims (14)
- 【請求項１】３つのオペランドＡ、Ｂ、Ｃについて乗算
加算命令を実行する際に独立した乗算動作と加算動作を
実行するための浮動小数点演算ユニットにおいて、Ａは
被乗数、Ｃは乗数、Ｂは加数であり、各オペランドは、
データが正（＋）の値を表すかまたは負（−）の値を表
すかを示す１つの符号ビットと、ｘ個の指数ビットと、
ｙ個の仮数ビットとを含む、所与の浮動小数点精度に応
じて規定数ｐ個のビットからなるデータを含み、 （ａ）オペランドＡおよびＣを受け取るための入力段階
を含み、ｄビットの外部データ経路幅を有する乗算ユニ
ットであって、ｐ＜ｄ≦２ｐであり、さらに入力段階が
オペランドＡおよびＣのそれぞれの最下位ビットの右に
連結されたｂビットの０からなるそれぞれのバッファを
含み、ｂがｄ−ｐビットに等しく、ｄ個の上位ビットＡ
ＣUPPERとｄ個の下位ビットＡＣLOWERとを含む積Ａ＊Ｃ
を伝達するための出力段階をさらに含む乗算ユニット
と、 （ｂ）ＡＣLOWERを受け取り、ＡＣLOWERのすべてのビッ
トの論理和を表すスティッキー・ビットを生成するステ
ィッキー・コレクト・ユニットであって、ＡＣLOWERの
いずれかのビットが１になるとスティッキー・ビットが
１になるスティッキー・コレクト・ユニットと、 （ｃ）ＡＣUPPERとオペランドＢとを受け取る入力段階
を有し、ｄビットの外部データ経路幅を有する加算ユニ
ットであって、さらに入力段階がオペランドＢの最下位
ビットの右に連結されたｂビットの０からなるバッファ
を含み、ｂがｄ−ｐビットに等しく、結果量＋／−ＡＣ
UPPER＋／−Ｂを出力するための出力段階をさらに含
み、前記乗算ユニットと、前記スティッキー・コレクト
・ユニットと、前記加算ユニットが統合乗算加算シーケ
ンスを実現する加算ユニットと、 （ｄ）スティッキー・ビットに応答して、さらに所望の
丸めモードに応じて、ｐビットの精度まで結果量＋／−
ＡＣUPPER＋／−Ｂを丸める手段であって、前記演算ユ
ニットの乗算加算出力をさらに出力する丸め手段と、 （ｅ）前記丸め手段による結果量の丸めの前に結果量に
関する第１のリスク条件または第２のリスク条件のいず
れかの発生を検出する手段であって、第１のリスク条件
は結果量＋／−ＡＣUPPER＋／−Ｂに関する不要な取消
しを示し、第２のリスク条件は結果量＋／−ＡＣUPPER
＋／−Ｂにおける具体的な精度の喪失を示し、リスク条
件を検出すると、結果量＋／−ＡＣUPPER＋／−Ｂを廃
棄し、さらに拡張乗算加算シーケンスを開始するために
トラップをトリガーするリスク条件検出手段と、 （ｆ）トラップに応答して３つのオペランドＡ、Ｂ、Ｃ
について拡張乗算加算シーケンスを実現し、前記演算ユ
ニットの乗算加算出力を出力するための手段であって、
統合乗算加算シーケンスとの数学的互換性を達成するた
めに拡張乗算加算シーケンスが選択される実現手段とを
含む浮動小数点演算ユニット。 - 【請求項２】前記リスク条件検出手段が、 結果量の最初のｂ個の先行ビットがすべてゼロであるか
どうかを検出する先行ゼロ検出（ＬＺＤ）手段であっ
て、最初のｂ個の先行ビットがすべてゼロであることを
表す第１の状態を有するＬＺＤ出力を出力する先行ゼロ
検出（ＬＺＤ）手段と、 結果量の下位ビットのうちの最後のｂ個のビットがすべ
てゼロであるかどうかを検出するゼロ検出（ＺＤ）手段
であって、下位ビットのうちの最後のｂ個のビットがす
べてゼロであることを表す第１の状態を有するＺＤ出力
を出力するゼロ検出（ＺＤ）手段と、 スティッキー・ビット、ＬＺＤ出力、ＺＤ出力に応答す
る論理手段であって、 ｉ）１に相当するスティッキー・ビットに対応する第１
のリスク条件を検出したときにトラップをトリガーし、
ＬＺＤ出力が第１の状態になり、 ii）１に相当するスティッキー・ビットに対応する第２
のリスク条件を検出したときにトラップをトリガーし、
ＺＤ出力が第１の状態になる論理手段とを含むことを特
徴とする、請求項１に記載の浮動小数点演算ユニット。 - 【請求項３】前記拡張乗算加算シーケンス実現手段が、 オペランドＡおよびＣを受け取るためのｐビットの縮小
データ経路幅を有し、上位ｐビットの部分積ＡＣ
(2p-1:p)と下位ｐビットの部分積ＡＣ(p-1:0)とを含む
中間積Ａ＊Ｃを出力するために第１および第２の乗算を
実行する乗算手段と、 以下の演算により、加算ユニットを通る３回の通過を実
行するための加算手段であって、 【数１】無限精度の中間結果量ＡＣ＋Ｂを出力する加算
手段と、 ｐビットの精度まで中間結果量ＡＣ＋Ｂを丸め、前記演
算ユニットの乗算加算出力に対応する出力を出力する丸
め手段とを含むことを特徴とする、請求項１に記載の浮
動小数点演算ユニット。 - 【請求項４】加算ユニットを通る３回の通過を実行する
ための前記手段が、 オペランドＢを受け取り、出力量Ｂ／２を出力するため
の入力段階を有するシフト手段と、 それとの加算の準備として量Ｂ／２と位置が合うように
下位部分積ＡＣ(p-1:0 )を調整するための調整手段とを
さらに含み、 上位部分積ＡＣ(2p-1:p)を量Ｂ／２に加算して第１の中
間量ＡＣ(2p-1:p)＋Ｂ／２を形成し、位置合せした部分
積ＡＣ(p-1:0)を量Ｂ／２に加算して第２の中間量ＡＣ
(p-1:0)＋Ｂ／２を形成し、第１および第２の中間量を
加算して中間結果量ＡＣ＋Ｂを形成することを特徴とす
る、請求項３に記載の浮動小数点演算ユニット。 - 【請求項５】前記乗算ユニットが２ｄビットの内部デー
タ経路幅を含み、前記加算ユニットがｄ＋１ビットの内
部データ経路幅を含み、さらに前記乗算ユニットと前記
加算ユニットがｄビットの外部通信リンクによって相互
接続され、ｐ≦ｄの精度を有する結果量を生成すること
ができることを特徴とする、請求項１に記載の浮動小数
点演算ユニット。 - 【請求項６】前記乗算ユニットと前記加算ユニットが、
全中間精度で乗算加算シーケンスを実行できる独立した
ユニットであることをさらに特徴とする、請求項５に記
載の浮動小数点演算ユニット。 - 【請求項７】前記乗算ユニットと前記加算ユニットがそ
れぞれ、１つの符号ビットと、１６個の指数ビットと、
６４個の仮数ビットとを含む８１ビットの内部通信リン
クをさらに含むことを特徴とする、請求項１に記載の浮
動小数点演算ユニット。 - 【請求項８】３つのオペランドＡ、Ｂ、Ｃについて乗算
加算命令を実行する際に独立した乗算動作と加算動作を
実行するための浮動小数点演算方法において、Ａは被乗
数、Ｃは乗数、Ｂは加数であり、各オペランドは、デー
タが正（＋）の値を表すかまたは負（−）の値を表すか
を示す１つの符号ビットと、ｘ個の指数ビットと、ｙ個
の仮数ビットとを含む、所与の浮動小数点精度に応じて
規定数ｐ個のビットからなるデータを含み、 （ａ）オペランドＡおよびＣを受け取るための入力段階
を含み、ｄビットの外部データ経路幅を有する乗算ユニ
ットを提供するステップであって、ｐ＜ｄ≦２ｐであ
り、さらに入力段階がオペランドＡおよびＣのそれぞれ
の最下位ビットの右に連結されたｂビットの０からなる
それぞれのバッファを含み、ｂがｄ−ｐビットに等し
く、前記乗算ユニットがｄ個の上位ビットＡＣUPPERと
ｄ個の下位ビットＡＣLOWERとを含む積Ａ＊Ｃを伝達す
るための出力段階をさらに含む乗算ステップと、 （ｂ）ＡＣLOWERを受け取り、ＡＣLOWERのすべてのビッ
トの論理和を表すスティッキー・ビットを生成するステ
ィッキー・コレクト・ユニットを提供するステップであ
って、ＡＣLOWERのいずれかのビットが１になるとステ
ィッキー・ビットが１になるスティッキー・コレクト・
ステップと、 （ｃ）ＡＣUPPERとオペランドＢとを受け取る入力段階
を有し、ｄビットの外部データ経路幅を有する加算ユニ
ットを提供するステップであって、さらに入力段階がオ
ペランドＢの最下位ビットの右に連結されたｂビットの
０からなるバッファを含み、ｂがｄ−ｐビットに等し
く、前記加算ユニットが結果量＋／−ＡＣUPPER＋／−
Ｂを出力するための出力段階をさらに含み、乗算ユニッ
トと、スティッキー・コレクト・ユニットと、加算ユニ
ットが統合乗算加算シーケンスを実現する加算ステップ
と、 （ｄ）スティッキー・ビットに応答して、さらに所望の
丸めモードに応じて、ｐビットの精度まで結果量＋／−
ＡＣUPPER＋／−Ｂを丸めるステップであって、乗算加
算出力をさらに出力する丸めステップと、 （ｅ）前記丸めステップによる結果量の丸めの前に結果
量に関する第１のリスク条件または第２のリスク条件の
いずれかの発生を検出するステップであって、第１のリ
スク条件は結果量＋／−ＡＣUPPER＋／−Ｂに関する不
要な取消しを示し、第２のリスク条件は結果量＋／−Ａ
ＣUPPER＋／−Ｂにおける具体的な精度の喪失を示し、
リスク条件を検出すると、結果量＋／−ＡＣUPPER＋／
−Ｂを廃棄し、さらに拡張乗算加算シーケンスを開始す
るためにトラップをトリガーするリスク条件検出ステッ
プと、 （ｆ）トラップに応答して３つのオペランドＡ、Ｂ、Ｃ
について拡張乗算加算シーケンスを実現し、乗算加算出
力を出力するステップであって、統合乗算加算シーケン
スとの数学的互換性を達成するために拡張乗算加算シー
ケンスが選択される実現ステップとを含む浮動小数点演
算方法。 - 【請求項９】前記リスク条件検出ステップが、 結果量の最初のｂ個の先行ビットがすべてゼロであるか
どうかを検出する先行ゼロ検出（ＬＺＤ）ステップであ
って、最初のｂ個の先行ビットがすべてゼロであること
を表す第１の状態を有するＬＺＤ出力を出力する先行ゼ
ロ検出（ＬＺＤ）ステップと、 結果量の下位ビットのうちの最後のｂ個のビットがすべ
てゼロであるかどうかを検出するゼロ検出（ＺＤ）ステ
ップであって、下位ビットのうちの最後のｂ個のビット
がすべてゼロであることを表す第１の状態を有するＺＤ
出力を出力するゼロ検出（ＺＤ）ステップと、 スティッキー・ビット、ＬＺＤ出力、ＺＤ出力に応答す
る論理手段を提供するステップであって、 ｉ）１に相当するスティッキー・ビットに対応する第１
のリスク条件を検出したときにトラップをトリガーし、
ＬＺＤ出力が第１の状態になり、 ii）１に相当するスティッキー・ビットに対応する第２
のリスク条件を検出したときにトラップをトリガーし、
ＺＤ出力が第１の状態になる論理ステップとを含むこと
を特徴とする、請求項８に記載の浮動小数点演算方法。 - 【請求項１０】前記拡張乗算加算シーケンス実現ステッ
プが、 オペランドＡおよびＣを受け取るためのｐビットの縮小
データ経路幅を有し、上位ｐビットの部分積ＡＣ
(2p-1:p)と下位ｐビットの部分積ＡＣ(p-1:0)とを含む
中間積Ａ＊Ｃを出力するために第１および第２の乗算を
実行する乗算手段を提供する乗算ステップと、 以下の演算により、加算ユニットを通る３回の通過を実
行するステップであって、 【数２】無限精度の中間結果量ＡＣ＋Ｂを出力する加算
ステップと、 ｐビットの精度まで中間結果量ＡＣ＋Ｂを丸め、乗算加
算出力に対応する出力を出力する丸めステップとを含む
ことを特徴とする、請求項８に記載の浮動小数点演算方
法。 - 【請求項１１】加算ユニットを通る３回の通過を実行す
る前記ステップが、 オペランドＢをシフトして、出力量Ｂ／２を出力するス
テップと、 それとの加算の準備として量Ｂ／２と位置が合うように
下位部分積ＡＣ(p-1:0 )を調整するステップとをさらに
含み、 上位部分積ＡＣ(2p-1:p)を量Ｂ／２に加算して第１の中
間量ＡＣ(2p-1:p)＋Ｂ／２を形成し、位置合せした部分
積ＡＣ(p-1:0)を量Ｂ／２に加算して第２の中間量ＡＣ
(p-1:0)＋Ｂ／２を形成し、第１および第２の中間量を
加算して中間結果量ＡＣ＋Ｂを形成することを特徴とす
る、請求項１０に記載の浮動小数点演算方法。 - 【請求項１２】乗算ユニットが２ｄビットの内部データ
経路幅を含み、加算ユニットがｄ＋１ビットの内部デー
タ経路幅を含み、さらに乗算ユニットと加算ユニットが
ｄビットの外部通信リンクによって相互接続され、ｐ≦
ｄの精度を有する結果量を生成することができることを
特徴とする、請求項８に記載の浮動小数点演算方法。 - 【請求項１３】乗算ユニットと前記加算ユニットが、全
中間精度で乗算加算シーケンスを実行できる独立したユ
ニットであることをさらに特徴とする、請求項１２に記
載の浮動小数点演算方法。 - 【請求項１４】乗算ユニットと加算ユニットがそれぞ
れ、１つの符号ビットと、１６個の指数ビットと、６４
個の仮数ビットとを含む８１ビットの内部通信リンクを
さらに含むことを特徴とする、請求項８に記載の浮動小
数点演算方法。
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