JPH10200411A - オーバーサンプリング型ｄ／ａ変換装置 - Google Patents
オーバーサンプリング型ｄ／ａ変換装置Info
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- JPH10200411A JPH10200411A JP72097A JP72097A JPH10200411A JP H10200411 A JPH10200411 A JP H10200411A JP 72097 A JP72097 A JP 72097A JP 72097 A JP72097 A JP 72097A JP H10200411 A JPH10200411 A JP H10200411A
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Abstract
(57)【要約】
【課題】 より少ない語長でありながら広ダイナミック
レンジが得られるオーバーサンプリング型Ｄ／Ａ変換装
置を提供する。 【解決手段】 入力ディジタル信号のオーバーサンプリ
ング処理を行うディジタルフィルタ１１から出力される
ディジタル信号の語長を１次デルタ・シグマ変調器１２
により削減する。この１次デルタ・シグマ変調器１２は
後段に接続される２次以上の次数を有するデルタ・シグ
マ変調手段であるＭＡＳＨ回路１３と同じ動作速度で動
作させ、１次デルタ・シグマ変調器１２の出力語長をデ
ィジタルフィルタ１１の入力語長より小さくして、ＭＡ
ＳＨ回路１３に入力する。このＭＡＳＨ回路１３は入力
語長が削減された分、各構成要素の語長を減らすことが
でき、回路規模を削減することができる。
レンジが得られるオーバーサンプリング型Ｄ／Ａ変換装
置を提供する。 【解決手段】 入力ディジタル信号のオーバーサンプリ
ング処理を行うディジタルフィルタ１１から出力される
ディジタル信号の語長を１次デルタ・シグマ変調器１２
により削減する。この１次デルタ・シグマ変調器１２は
後段に接続される２次以上の次数を有するデルタ・シグ
マ変調手段であるＭＡＳＨ回路１３と同じ動作速度で動
作させ、１次デルタ・シグマ変調器１２の出力語長をデ
ィジタルフィルタ１１の入力語長より小さくして、ＭＡ
ＳＨ回路１３に入力する。このＭＡＳＨ回路１３は入力
語長が削減された分、各構成要素の語長を減らすことが
でき、回路規模を削減することができる。
Description
【０００１】
【発明の属する技術分野】本発明はディジタル信号をア
ナログ信号に変換するオーバーサンプリング型のＤ／Ａ
変換装置に関するものである。
ナログ信号に変換するオーバーサンプリング型のＤ／Ａ
変換装置に関するものである。
【０００２】
【従来の技術】従来のオーバーサンプリング型Ｄ／Ａ変
換装置については、アイエー出版社発行の『ラジオ技
術』１９８９年１０月号第５０〜５２頁に記載されたも
のが知られている。このオーバーサンプリング型Ｄ／Ａ
変換装置の構成をブロック図として図３に示し、以下に
おいてその説明を行う。
換装置については、アイエー出版社発行の『ラジオ技
術』１９８９年１０月号第５０〜５２頁に記載されたも
のが知られている。このオーバーサンプリング型Ｄ／Ａ
変換装置の構成をブロック図として図３に示し、以下に
おいてその説明を行う。
【０００３】オーバーサンプリング型のディジタルフィ
ルタ１１が１６ビット‐１ｆs （ｆs はサンプリング周
波数）の入力信号のオーバーサンプリングを行い、１ｆ
s の信号を８倍サンプリングの８ｆs に変換することに
より、折り返し成分を高い周波数側に追いやる。このと
き、ディジタルフィルタ１１では演算による誤差の蓄積
を極力減らすために語長を１６ビットから２４ビットに
増やしている。フィードバック型のデルタ・シグマ変調
手段の一種である１次デルタ・シグマ変調器１１２は８
ｆs で動作し、ディジタルフィルタ１１の出力信号のデ
ルタ・シグマ変調を行うことにより２４ビットから１８
ビットにまで語長圧縮を行う。１次デルタ・シグマ変調
器１１２の出力はＭＡＳＨ（Multi stAge noise SHapin
g）回路１１３に入力される。ＭＡＳＨ回路１１３は、
デルタ・シグマ変調器の一種であり、ここでは、１次の
デルタ・シグマ変調器と２次のデルタ・シグマ変調器に
よって構成されており、局部量子化器と加算器と積分器
と遅延器と微分器より成っており、このＭＡＳＨ回路１
１３の詳細はアイエー出版社発行の『ラジオ技術』１９
８８年５月号の第１４０〜１４３頁に記載されている。
ＭＡＳＨ回路１１３は３２倍サンプリングの３２ｆs で
動作し、その入力を１１値（１１階調）にまで圧縮す
る。この信号を右側ＰＷＭ変換器１４と左側ＰＷＭ変換
器１５においてパルス幅変調し、Ｌチャンネル、Ｒチャ
ンネルそれぞれのアナログ信号として出力する。
ルタ１１が１６ビット‐１ｆs （ｆs はサンプリング周
波数）の入力信号のオーバーサンプリングを行い、１ｆ
s の信号を８倍サンプリングの８ｆs に変換することに
より、折り返し成分を高い周波数側に追いやる。このと
き、ディジタルフィルタ１１では演算による誤差の蓄積
を極力減らすために語長を１６ビットから２４ビットに
増やしている。フィードバック型のデルタ・シグマ変調
手段の一種である１次デルタ・シグマ変調器１１２は８
ｆs で動作し、ディジタルフィルタ１１の出力信号のデ
ルタ・シグマ変調を行うことにより２４ビットから１８
ビットにまで語長圧縮を行う。１次デルタ・シグマ変調
器１１２の出力はＭＡＳＨ（Multi stAge noise SHapin
g）回路１１３に入力される。ＭＡＳＨ回路１１３は、
デルタ・シグマ変調器の一種であり、ここでは、１次の
デルタ・シグマ変調器と２次のデルタ・シグマ変調器に
よって構成されており、局部量子化器と加算器と積分器
と遅延器と微分器より成っており、このＭＡＳＨ回路１
１３の詳細はアイエー出版社発行の『ラジオ技術』１９
８８年５月号の第１４０〜１４３頁に記載されている。
ＭＡＳＨ回路１１３は３２倍サンプリングの３２ｆs で
動作し、その入力を１１値（１１階調）にまで圧縮す
る。この信号を右側ＰＷＭ変換器１４と左側ＰＷＭ変換
器１５においてパルス幅変調し、Ｌチャンネル、Ｒチャ
ンネルそれぞれのアナログ信号として出力する。
【０００４】右側ＰＷＭ変換器１４および左側ＰＷＭ変
換器１５はそれぞれ高レベルの高域周波数の再生時に高
調波歪みをなくすために２つのＰＷＭ変換器１４ａ，１
４ｂあるいは１５ａ，１５ｂに分け、相補的な関係のＰ
ＷＭ波のＲ１とＲ２を、あるいはＬ１とＬ２を出力し、
また、それぞれが正相と逆相の出力を有していて、後段
の図示しない差動回路を通すことにより、高調波歪みを
打ち消すとともにＳ／Ｎ特性を向上している。いま、内
部の１つのＰＷＭ変換器についてみると、そのＰＷＭ変
換器は、図４（ａ）に示すように１１値（−５〜＋５）
の入力をＰＷＭ変換して正相の出力端子から１１通りの
パルス幅の信号を出力する。逆相の出力端子からは波形
上での上下関係が逆の信号を出力する。図４（ｂ）に出
力の例を示す。左右が対称形をした状態での出力波形と
なっているのが特長である。ディジタルの入力信号列の
一例として“−４，−３，−１，−４，−２，−５”が
ＰＷＭ変換されて図４（ｂ）のアナログの出力信号とな
っている。Ｔ＝１／７６８ｆs である。
換器１５はそれぞれ高レベルの高域周波数の再生時に高
調波歪みをなくすために２つのＰＷＭ変換器１４ａ，１
４ｂあるいは１５ａ，１５ｂに分け、相補的な関係のＰ
ＷＭ波のＲ１とＲ２を、あるいはＬ１とＬ２を出力し、
また、それぞれが正相と逆相の出力を有していて、後段
の図示しない差動回路を通すことにより、高調波歪みを
打ち消すとともにＳ／Ｎ特性を向上している。いま、内
部の１つのＰＷＭ変換器についてみると、そのＰＷＭ変
換器は、図４（ａ）に示すように１１値（−５〜＋５）
の入力をＰＷＭ変換して正相の出力端子から１１通りの
パルス幅の信号を出力する。逆相の出力端子からは波形
上での上下関係が逆の信号を出力する。図４（ｂ）に出
力の例を示す。左右が対称形をした状態での出力波形と
なっているのが特長である。ディジタルの入力信号列の
一例として“−４，−３，−１，−４，−２，−５”が
ＰＷＭ変換されて図４（ｂ）のアナログの出力信号とな
っている。Ｔ＝１／７６８ｆs である。
【０００５】以上のようにして、入力された１６ビット
‐１ｆs の入力信号を効率良くパルス幅変調信号に変換
することにより、高性能のＤ／Ａ変換を行うことができ
る。
‐１ｆs の入力信号を効率良くパルス幅変調信号に変換
することにより、高性能のＤ／Ａ変換を行うことができ
る。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の技術に係るオーバーサンプリング型Ｄ／Ａ
変換装置の構成では、広ダイナミックレンジを得るため
に出力語長の大きな、したがって回路規模の大きなデル
タ・シグマ変調器１１２が必要となり、しかも後段に接
続されるフィードフォワード型のデルタ・シグマ変調手
段であるＭＡＳＨ回路１１３も入力ビット数が１８ビッ
トと回路規模の大きなデルタ・シグマ変調器を必要とし
ていた。
ような従来の技術に係るオーバーサンプリング型Ｄ／Ａ
変換装置の構成では、広ダイナミックレンジを得るため
に出力語長の大きな、したがって回路規模の大きなデル
タ・シグマ変調器１１２が必要となり、しかも後段に接
続されるフィードフォワード型のデルタ・シグマ変調手
段であるＭＡＳＨ回路１１３も入力ビット数が１８ビッ
トと回路規模の大きなデルタ・シグマ変調器を必要とし
ていた。
【０００７】本発明は、このような事情に鑑みて創案さ
れたものであって、より少ない語長でありながら広ダイ
ナミックレンジが得られるオーバーサンプリング型Ｄ／
Ａ変換装置を提供することを目的としている。
れたものであって、より少ない語長でありながら広ダイ
ナミックレンジが得られるオーバーサンプリング型Ｄ／
Ａ変換装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】この課題を解決するため
に本発明に係るオーバーサンプリング型Ｄ／Ａ変換装置
は、入力ディジタル信号のオーバーサンプリング処理を
行うオーバーサンプリング型ディジタルフィルタと、こ
のオーバーサンプリング型ディジタルフィルタから出力
されるディジタル信号の語長を減ずる１次デルタ・シグ
マ変調手段と、この１次デルタ・シグマ変調手段の出力
を入力とする２次以上の次数を有するデルタ・シグマ変
調手段とを備え、前記１次デルタ・シグマ変調手段の動
作周期を前記２次以上のデルタ・シグマ変調手段の動作
周期と同じに設定してあるとともに、前記１次デルタ・
シグマ変調手段の出力語長を前記入力ディジタル信号の
語長より少なく設定してあることを特徴としている。２
次以上のデルタ・シグマ変調手段における局部量子化器
と加算器と積分器と遅延器と微分器などの各構成要素の
語長を減らすことができ、回路規模の大幅な削減を可能
としながら、広ダイナミックレンジを確保することがで
きる。
に本発明に係るオーバーサンプリング型Ｄ／Ａ変換装置
は、入力ディジタル信号のオーバーサンプリング処理を
行うオーバーサンプリング型ディジタルフィルタと、こ
のオーバーサンプリング型ディジタルフィルタから出力
されるディジタル信号の語長を減ずる１次デルタ・シグ
マ変調手段と、この１次デルタ・シグマ変調手段の出力
を入力とする２次以上の次数を有するデルタ・シグマ変
調手段とを備え、前記１次デルタ・シグマ変調手段の動
作周期を前記２次以上のデルタ・シグマ変調手段の動作
周期と同じに設定してあるとともに、前記１次デルタ・
シグマ変調手段の出力語長を前記入力ディジタル信号の
語長より少なく設定してあることを特徴としている。２
次以上のデルタ・シグマ変調手段における局部量子化器
と加算器と積分器と遅延器と微分器などの各構成要素の
語長を減らすことができ、回路規模の大幅な削減を可能
としながら、広ダイナミックレンジを確保することがで
きる。
【０００９】
【発明の実施の形態】本発明に係る請求項１のオーバー
サンプリング型Ｄ／Ａ変換装置は、入力ディジタル信号
のオーバーサンプリング処理を行うオーバーサンプリン
グ型ディジタルフィルタと、このオーバーサンプリング
型ディジタルフィルタから出力されるディジタル信号の
語長を減ずる１次デルタ・シグマ変調手段と、この１次
デルタ・シグマ変調手段の出力を入力とする２次以上の
次数を有するデルタ・シグマ変調手段とを備え、前記１
次デルタ・シグマ変調手段の動作周期を前記２次以上の
デルタ・シグマ変調手段の動作周期と同じに設定してあ
るとともに、前記１次デルタ・シグマ変調手段の出力語
長を前記入力ディジタル信号の語長より少なく設定して
あることを特徴としている。１次デルタ・シグマ変調手
段を後段の２次以上のデルタ・シグマ変調手段と同等の
動作速度で動作させるように構成してあるので、低域
（オーディオ帯域である０〜０．５ｆs ）のダイナミッ
クレンジが拡大するという作用を有する。
サンプリング型Ｄ／Ａ変換装置は、入力ディジタル信号
のオーバーサンプリング処理を行うオーバーサンプリン
グ型ディジタルフィルタと、このオーバーサンプリング
型ディジタルフィルタから出力されるディジタル信号の
語長を減ずる１次デルタ・シグマ変調手段と、この１次
デルタ・シグマ変調手段の出力を入力とする２次以上の
次数を有するデルタ・シグマ変調手段とを備え、前記１
次デルタ・シグマ変調手段の動作周期を前記２次以上の
デルタ・シグマ変調手段の動作周期と同じに設定してあ
るとともに、前記１次デルタ・シグマ変調手段の出力語
長を前記入力ディジタル信号の語長より少なく設定して
あることを特徴としている。１次デルタ・シグマ変調手
段を後段の２次以上のデルタ・シグマ変調手段と同等の
動作速度で動作させるように構成してあるので、低域
（オーディオ帯域である０〜０．５ｆs ）のダイナミッ
クレンジが拡大するという作用を有する。
【００１０】本発明に係る請求項２のオーバーサンプリ
ング型Ｄ／Ａ変換装置は、上記請求項１において、オー
バーサンプリング型ディジタルフィルタの出力に対し、
ディザ信号を加えた後に１次デルタ・シグマ変調手段に
入力するように構成してあることを特徴としている。入
力ディジタル信号の信号レベルが微小な場合であっても
確実に１次デルタ・シグマ変調手段によるノイズシェー
ピングが行われるという作用を有する。
ング型Ｄ／Ａ変換装置は、上記請求項１において、オー
バーサンプリング型ディジタルフィルタの出力に対し、
ディザ信号を加えた後に１次デルタ・シグマ変調手段に
入力するように構成してあることを特徴としている。入
力ディジタル信号の信号レベルが微小な場合であっても
確実に１次デルタ・シグマ変調手段によるノイズシェー
ピングが行われるという作用を有する。
【００１１】本発明に係る請求項３のオーバーサンプリ
ング型Ｄ／Ａ変換装置は、上記請求項２において、ディ
ザ発生器は、それが発生するディザ信号が入力ディジタ
ル信号と比較して、レベルが低いか、あるいは帯域が高
い、の少なくとも一方を満たすように構成されているこ
とを特徴としている。入力ディジタル信号の信号レベル
が微小な場合であっても確実に１次デルタ・シグマ変調
手段によるノイズシェーピングが行われるとともに、加
えたディザ信号がオーディオ帯域に現れなくて、ディザ
信号自身が聴感上感知されないという作用を有する。
ング型Ｄ／Ａ変換装置は、上記請求項２において、ディ
ザ発生器は、それが発生するディザ信号が入力ディジタ
ル信号と比較して、レベルが低いか、あるいは帯域が高
い、の少なくとも一方を満たすように構成されているこ
とを特徴としている。入力ディジタル信号の信号レベル
が微小な場合であっても確実に１次デルタ・シグマ変調
手段によるノイズシェーピングが行われるとともに、加
えたディザ信号がオーディオ帯域に現れなくて、ディザ
信号自身が聴感上感知されないという作用を有する。
【００１２】本発明に係る請求項４のオーバーサンプリ
ング型Ｄ／Ａ変換装置は、上記請求項３において、ディ
ザ発生器は、それが発するディザ信号が入力ディジタル
信号と比較してレベルが低くかつ直流オフセット信号で
あるように構成されていることを特徴としている。この
場合も、入力ディジタル信号の信号レベルが微小な場合
であっても確実に１次デルタ・シグマ変調手段によるノ
イズシェーピングが行われるとともに、ディザ信号自身
が聴感上感知されないという作用を有する。
ング型Ｄ／Ａ変換装置は、上記請求項３において、ディ
ザ発生器は、それが発するディザ信号が入力ディジタル
信号と比較してレベルが低くかつ直流オフセット信号で
あるように構成されていることを特徴としている。この
場合も、入力ディジタル信号の信号レベルが微小な場合
であっても確実に１次デルタ・シグマ変調手段によるノ
イズシェーピングが行われるとともに、ディザ信号自身
が聴感上感知されないという作用を有する。
【００１３】本発明に係る請求項５のオーバーサンプリ
ング型Ｄ／Ａ変換装置は、上記請求項３において、ディ
ザ発生器は、それが発するディザ信号がレベルが低くか
つ直流オフセット信号に対して帯域が高い信号を加算し
た信号であるように構成されていることを特徴としてい
る。万一、入力ディジタル信号が逆極性で同一レベルの
オフセットを有する信号に出会った場合においても、確
実に１次デルタ・シグマ変調手段によってノイズシェー
ピングが行われ、しかも聴感上ディザ信号によるノイズ
の上昇がないという作用を有する。
ング型Ｄ／Ａ変換装置は、上記請求項３において、ディ
ザ発生器は、それが発するディザ信号がレベルが低くか
つ直流オフセット信号に対して帯域が高い信号を加算し
た信号であるように構成されていることを特徴としてい
る。万一、入力ディジタル信号が逆極性で同一レベルの
オフセットを有する信号に出会った場合においても、確
実に１次デルタ・シグマ変調手段によってノイズシェー
ピングが行われ、しかも聴感上ディザ信号によるノイズ
の上昇がないという作用を有する。
【００１４】以下、本発明に係るオーバーサンプリング
型Ｄ／Ａ変換装置の具体的な実施の形態について、図面
に基づいて詳細に説明する。
型Ｄ／Ａ変換装置の具体的な実施の形態について、図面
に基づいて詳細に説明する。
【００１５】〔実施の形態１〕図１は本発明の実施の形
態１に係るオーバーサンプリング型Ｄ／Ａ変換装置の構
成を示すブロック図である。図１において、１１は１６
ビット‐１ｆs のディジタル入力信号を入力し２４ビッ
ト‐８ｆs の状態で出力するオーバーサンプリング型の
ディジタルフィルタ、１２はディジタルフィルタ１１か
らの２４ビット‐８ｆs の入力信号をノイズシェーピン
グにより１０ビット‐３２ｆs に変換して出力する１次
のデルタ・シグマ変調手段の一例である１次デルタ・シ
グマ変調器、１３は１次デルタ・シグマ変調器１２から
の１０ビット‐３２ｆs の入力信号を１１値‐３２ｆs
に変換して出力する２次のデルタ・シグマ変調手段の一
例であるＭＡＳＨ回路である。１４は内部に第１のＰＷ
Ｍ変換器１４ａと第２のＰＷＭ変換器１４ｂとをもつ右
側ＰＷＭ変換器、１５は内部に第１のＰＷＭ変換器１５
ａと第２のＰＷＭ変換器１５ｂとをもつ左側ＰＷＭ変換
器である。
態１に係るオーバーサンプリング型Ｄ／Ａ変換装置の構
成を示すブロック図である。図１において、１１は１６
ビット‐１ｆs のディジタル入力信号を入力し２４ビッ
ト‐８ｆs の状態で出力するオーバーサンプリング型の
ディジタルフィルタ、１２はディジタルフィルタ１１か
らの２４ビット‐８ｆs の入力信号をノイズシェーピン
グにより１０ビット‐３２ｆs に変換して出力する１次
のデルタ・シグマ変調手段の一例である１次デルタ・シ
グマ変調器、１３は１次デルタ・シグマ変調器１２から
の１０ビット‐３２ｆs の入力信号を１１値‐３２ｆs
に変換して出力する２次のデルタ・シグマ変調手段の一
例であるＭＡＳＨ回路である。１４は内部に第１のＰＷ
Ｍ変換器１４ａと第２のＰＷＭ変換器１４ｂとをもつ右
側ＰＷＭ変換器、１５は内部に第１のＰＷＭ変換器１５
ａと第２のＰＷＭ変換器１５ｂとをもつ左側ＰＷＭ変換
器である。
【００１６】上記の構成において重要であるのは、１次
デルタ・シグマ変調器１２の動作周期（１／３２ｆs ）
がＭＡＳＨ回路１３の動作周期（１／３２ｆs ）と同じ
であり、さらに、１次デルタ・シグマ変調器１２の出力
語長（１０ビット）が入力ディジタル信号の語長（１６
ビット）よりも少なくなっているという点である。
デルタ・シグマ変調器１２の動作周期（１／３２ｆs ）
がＭＡＳＨ回路１３の動作周期（１／３２ｆs ）と同じ
であり、さらに、１次デルタ・シグマ変調器１２の出力
語長（１０ビット）が入力ディジタル信号の語長（１６
ビット）よりも少なくなっているという点である。
【００１７】次に、動作を説明する。オーバーサンプリ
ング型のディジタルフィルタ１１が１６ビット‐１ｆs
の入力信号のオーバーサンプリングを行い、１ｆs の信
号を８倍サンプリングの８ｆs に変換することにより、
折り返し成分を高い周波数側に追いやる。このときディ
ジタルフィルタ１１では演算による誤差の蓄積を極力減
らすために語長を１６ビットから２４ビットに増やして
出力する。
ング型のディジタルフィルタ１１が１６ビット‐１ｆs
の入力信号のオーバーサンプリングを行い、１ｆs の信
号を８倍サンプリングの８ｆs に変換することにより、
折り返し成分を高い周波数側に追いやる。このときディ
ジタルフィルタ１１では演算による誤差の蓄積を極力減
らすために語長を１６ビットから２４ビットに増やして
出力する。
【００１８】１次デルタ・シグマ変調器１２は３２ｆs
で動作しており、ディジタルフィルタ１１の出力信号の
デルタ・シグマ変調を行うことにより２４ビットから１
０ビットにまで語長圧縮を行う。１次のデルタ・シグマ
変調では低域にいくに従って量子化雑音を６ｄＢ／oct
で落とすことができる。つまり、帯域の下半分ではダイ
ナミックレンジが６ｄＢ良くなることを意味する。単に
ｆs が２倍になれば３ｄＢ改善するので、１次のデルタ
・シグマ変調ではｆs を２倍にする毎に６ｄＢ＋３ｄＢ
より、ダイナミックレンジを９ｄＢ改善することができ
る。ここでは、１次デルタ・シグマ変調器１２を３２ｆ
s で動作させているので、３２＝２5 より、オーディオ
帯域では９ｄＢ×５、すなわち４５ｄＢ改善することが
できる。４５ｄＢは約７ビット相当のダイナミックレン
ジであるので、この１次デルタ・シグマ変調器１２の出
力では、１０＋７で１７ビット相当のダイナミックレン
ジを確保することができる。故に、ディジタルフィルタ
１１に入力された１６ビット‐１ｆs の入力はほとんど
ディジタルフィルタ１１による演算誤差の影響を受ける
ことなく（信号のＳＮ比を劣化させることなく）、ＭＡ
ＳＨ回路１３へ入力される。
で動作しており、ディジタルフィルタ１１の出力信号の
デルタ・シグマ変調を行うことにより２４ビットから１
０ビットにまで語長圧縮を行う。１次のデルタ・シグマ
変調では低域にいくに従って量子化雑音を６ｄＢ／oct
で落とすことができる。つまり、帯域の下半分ではダイ
ナミックレンジが６ｄＢ良くなることを意味する。単に
ｆs が２倍になれば３ｄＢ改善するので、１次のデルタ
・シグマ変調ではｆs を２倍にする毎に６ｄＢ＋３ｄＢ
より、ダイナミックレンジを９ｄＢ改善することができ
る。ここでは、１次デルタ・シグマ変調器１２を３２ｆ
s で動作させているので、３２＝２5 より、オーディオ
帯域では９ｄＢ×５、すなわち４５ｄＢ改善することが
できる。４５ｄＢは約７ビット相当のダイナミックレン
ジであるので、この１次デルタ・シグマ変調器１２の出
力では、１０＋７で１７ビット相当のダイナミックレン
ジを確保することができる。故に、ディジタルフィルタ
１１に入力された１６ビット‐１ｆs の入力はほとんど
ディジタルフィルタ１１による演算誤差の影響を受ける
ことなく（信号のＳＮ比を劣化させることなく）、ＭＡ
ＳＨ回路１３へ入力される。
【００１９】ＭＡＳＨ回路１３は３２倍サンプリングの
３２ｆs で動作しており、その入力を１１値（１１階
調）にまで圧縮する。前述の通り、ＭＡＳＨ回路１３は
１次のデルタ・シグマ変調と２次のデルタ・シグマ変調
によって構成されたデルタ・シグマ変調手段の一種であ
り、局部量子化器と加算器と積分器と遅延器と微分器よ
り成っている。一般にＭＡＳＨ回路は入力データのビッ
ト数が減った場合、その分を上記各加算器、遅延器から
その語長を削減してもそのダイナミックレンジは影響を
受けない。つまり、図１に示すように、ＭＡＳＨ回路１
３の入力ビット数が図３に示す従来例の場合の１８ビッ
トから１０ビットに減ると、上記各加算器、遅延器も８
ビットその語長を削減することができる。すなわち、低
域（オーディオ帯域である０〜０．５ｆs ）のダイナミ
ックレンジを拡大させて性能を劣化させることなく、大
幅な回路規模の削減が可能となる。 以下、従来例で示
した場合と同様に、ＭＡＳＨ回路１３の出力をＰＷＭ変
換器５，６でパルス幅変調し、Ｌチャンネル用、Ｒチャ
ンネル用として、それぞれのアナログ信号を出力する。
３２ｆs で動作しており、その入力を１１値（１１階
調）にまで圧縮する。前述の通り、ＭＡＳＨ回路１３は
１次のデルタ・シグマ変調と２次のデルタ・シグマ変調
によって構成されたデルタ・シグマ変調手段の一種であ
り、局部量子化器と加算器と積分器と遅延器と微分器よ
り成っている。一般にＭＡＳＨ回路は入力データのビッ
ト数が減った場合、その分を上記各加算器、遅延器から
その語長を削減してもそのダイナミックレンジは影響を
受けない。つまり、図１に示すように、ＭＡＳＨ回路１
３の入力ビット数が図３に示す従来例の場合の１８ビッ
トから１０ビットに減ると、上記各加算器、遅延器も８
ビットその語長を削減することができる。すなわち、低
域（オーディオ帯域である０〜０．５ｆs ）のダイナミ
ックレンジを拡大させて性能を劣化させることなく、大
幅な回路規模の削減が可能となる。 以下、従来例で示
した場合と同様に、ＭＡＳＨ回路１３の出力をＰＷＭ変
換器５，６でパルス幅変調し、Ｌチャンネル用、Ｒチャ
ンネル用として、それぞれのアナログ信号を出力する。
【００２０】〔実施の形態２〕図２は本発明の実施の形
態２に係るオーバーサンプリング型Ｄ／Ａ変換装置の構
成を示すブロック図である。図２において、実施の形態
１に係る図１におけるのと同一符号は同一構成を示し、
簡単に説明すると、１１はオーバーサンプリング型のデ
ィジタルフィルタ、１２は１次デルタ・シグマ変調器、
１３は２次以上のデルタ・シグマ変調手段であるＭＡＳ
Ｈ回路、１４は右側ＰＷＭ変換器、１５は左側ＰＷＭ変
換器である。本実施の形態２においては、以上の構成に
加えて次のような構成を備えている。図２において、２
０はディジタルフィルタ１１の出力端子と１次デルタ・
シグマ変調器１２の入力端子との間に挿入された加算
器、２１は加算器２０に対してディザ信号を加えるディ
ザ発生器である。
態２に係るオーバーサンプリング型Ｄ／Ａ変換装置の構
成を示すブロック図である。図２において、実施の形態
１に係る図１におけるのと同一符号は同一構成を示し、
簡単に説明すると、１１はオーバーサンプリング型のデ
ィジタルフィルタ、１２は１次デルタ・シグマ変調器、
１３は２次以上のデルタ・シグマ変調手段であるＭＡＳ
Ｈ回路、１４は右側ＰＷＭ変換器、１５は左側ＰＷＭ変
換器である。本実施の形態２においては、以上の構成に
加えて次のような構成を備えている。図２において、２
０はディジタルフィルタ１１の出力端子と１次デルタ・
シグマ変調器１２の入力端子との間に挿入された加算
器、２１は加算器２０に対してディザ信号を加えるディ
ザ発生器である。
【００２１】ディザ発生器２１はオーディオ帯域にスペ
クトル成分を有しないディザ信号を発生しており、この
ディザ信号が加算器２０を用いてディジタルフィルタ１
１からの出力に加算される。このようなディザ信号を加
算することにより、入力信号のレベルが微小な場合であ
っても確実に１次デルタ・シグマ変調器１２によるノイ
ズシェーピングが行われ、確実にそのダイナミックレン
ジを確保することができる。しかも、ディザ信号のスペ
クトル成分がオーディオ帯域にないため、原信号である
ディジタルフィルタ１１への入力ディジタル信号の品質
が保たれた状態で出力される。
クトル成分を有しないディザ信号を発生しており、この
ディザ信号が加算器２０を用いてディジタルフィルタ１
１からの出力に加算される。このようなディザ信号を加
算することにより、入力信号のレベルが微小な場合であ
っても確実に１次デルタ・シグマ変調器１２によるノイ
ズシェーピングが行われ、確実にそのダイナミックレン
ジを確保することができる。しかも、ディザ信号のスペ
クトル成分がオーディオ帯域にないため、原信号である
ディジタルフィルタ１１への入力ディジタル信号の品質
が保たれた状態で出力される。
【００２２】〔実施の形態３〕実施の形態３の場合のブ
ロック図は図２と同じである。上記の実施の形態２にお
いてはディザ信号としてオーディオ帯域にスペクトル成
分を有しないものを用いたが、この実施の形態３の場合
においては、ディザ発生器２１として、それが発生する
ディザ信号がディジタルフィルタ１１への入力ディジタ
ル信号と比較して、レベルが低いか、あるいは帯域が高
い、の少なくとも一方を満たすようにしたものである。
ロック図は図２と同じである。上記の実施の形態２にお
いてはディザ信号としてオーディオ帯域にスペクトル成
分を有しないものを用いたが、この実施の形態３の場合
においては、ディザ発生器２１として、それが発生する
ディザ信号がディジタルフィルタ１１への入力ディジタ
ル信号と比較して、レベルが低いか、あるいは帯域が高
い、の少なくとも一方を満たすようにしたものである。
【００２３】この場合、入力ディジタル信号の信号レベ
ルが微小な場合であっても確実に１次デルタ・シグマ変
調器１２によるノイズシェーピングが行われるととも
に、ディザ信号自身が聴感上感知されないという効果が
ある。
ルが微小な場合であっても確実に１次デルタ・シグマ変
調器１２によるノイズシェーピングが行われるととも
に、ディザ信号自身が聴感上感知されないという効果が
ある。
【００２４】〔実施の形態４〕実施の形態４の場合のブ
ロック図は図２と同じである。ディザ発生器２１とし
て、それが発するディザ信号が入力ディジタル信号と比
較してレベルが低くかつ直流オフセット信号であるよう
に構成したものである。
ロック図は図２と同じである。ディザ発生器２１とし
て、それが発するディザ信号が入力ディジタル信号と比
較してレベルが低くかつ直流オフセット信号であるよう
に構成したものである。
【００２５】この場合も、入力ディジタル信号の信号レ
ベルが微小な場合であっても確実に１次デルタ・シグマ
変調器１２によるノイズシェーピングが行われるととも
に、ディザ信号自身が聴感上感知されないという効果が
ある。
ベルが微小な場合であっても確実に１次デルタ・シグマ
変調器１２によるノイズシェーピングが行われるととも
に、ディザ信号自身が聴感上感知されないという効果が
ある。
【００２６】〔実施の形態５〕実施の形態５の場合のブ
ロック図は図２と同じである。ディザ発生器２１とし
て、それが発生するディザ信号が前記レベルが低い直流
オフセット信号に対して帯域が高い信号を加算した信号
であるように構成したものである。
ロック図は図２と同じである。ディザ発生器２１とし
て、それが発生するディザ信号が前記レベルが低い直流
オフセット信号に対して帯域が高い信号を加算した信号
であるように構成したものである。
【００２７】このようにすると、万一、入力ディジタル
信号が逆極性で同一レベルのオフセットを有する信号に
出会った場合においても、確実に１次デルタ・シグマ変
調器１２によってノイズシェーピングが行われ、しかも
聴感上ディザ信号によるノイズの上昇がないという効果
がある。
信号が逆極性で同一レベルのオフセットを有する信号に
出会った場合においても、確実に１次デルタ・シグマ変
調器１２によってノイズシェーピングが行われ、しかも
聴感上ディザ信号によるノイズの上昇がないという効果
がある。
【００２８】
【発明の効果】以上のように本発明によれば、オーバー
サンプリング型のディジタルフィルタに接続された１次
デルタ・シグマ変調手段によってその出力語長をディジ
タルフィルタの入力語長以下にすることができるため、
それの次段の２次以上のデルタ・シグマ変調手段に対す
る入力語長を少なくでき、これに伴って、この２次以上
のデルタ・シグマ変調手段における局部量子化器と加算
器と積分器と遅延器と微分器などの各構成要素の語長を
も減らすことができ、回路規模の大幅な削減を可能とし
ながらも、広ダイナミックレンジを確保することができ
るという効果が得られる。
サンプリング型のディジタルフィルタに接続された１次
デルタ・シグマ変調手段によってその出力語長をディジ
タルフィルタの入力語長以下にすることができるため、
それの次段の２次以上のデルタ・シグマ変調手段に対す
る入力語長を少なくでき、これに伴って、この２次以上
のデルタ・シグマ変調手段における局部量子化器と加算
器と積分器と遅延器と微分器などの各構成要素の語長を
も減らすことができ、回路規模の大幅な削減を可能とし
ながらも、広ダイナミックレンジを確保することができ
るという効果が得られる。
【図１】本発明の実施の形態１に係るオーバーサンプリ
ング型Ｄ／Ａ変換装置の構成を示すブロック図である。
ング型Ｄ／Ａ変換装置の構成を示すブロック図である。
【図２】本発明の実施の形態２に係るオーバーサンプリ
ング型Ｄ／Ａ変換装置の構成を示すブロック図である。
ング型Ｄ／Ａ変換装置の構成を示すブロック図である。
【図３】従来の技術に係るオーバーサンプリング型Ｄ／
Ａ変換装置の構成を示すブロック図である。
Ａ変換装置の構成を示すブロック図である。
【図４】本発明の実施の形態および従来の技術における
ＰＷＭ変換器の動作の説明図である。
ＰＷＭ変換器の動作の説明図である。
１１……オーバーサンプリング型ディジタルフィルタ １２……１次デルタ・シグマ変調器 １３……２次以上のデルタ・シグマ変調手段としてのＭ
ＡＳＨ回路 １４……右側ＰＷＭ変換器 １５……左側ＰＷＭ変換器 ２０……加算器 ２１……ディザ発生器
ＡＳＨ回路 １４……右側ＰＷＭ変換器 １５……左側ＰＷＭ変換器 ２０……加算器 ２１……ディザ発生器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 畠中 秀晃 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (5)
- 【請求項１】 入力ディジタル信号のオーバーサンプリ
ング処理を行うオーバーサンプリング型ディジタルフィ
ルタと、このオーバーサンプリング型ディジタルフィル
タから出力されるディジタル信号の語長を減ずる１次デ
ルタ・シグマ変調手段と、この１次デルタ・シグマ変調
手段の出力を入力とする２次以上の次数を有するデルタ
・シグマ変調手段とを備え、前記１次デルタ・シグマ変
調手段の動作周期を前記２次以上のデルタ・シグマ変調
手段の動作周期と同じに設定してあるとともに、前記１
次デルタ・シグマ変調手段の出力語長を前記入力ディジ
タル信号の語長より少なく設定してあることを特徴とす
るオーバーサンプリング型Ｄ／Ａ変換装置。 - 【請求項２】 オーバーサンプリング型ディジタルフィ
ルタの出力に対し、ディザ信号を加えた後に１次デルタ
・シグマ変調手段に入力するように構成してあることを
特徴とする請求項１に記載のオーバーサンプリング型Ｄ
／Ａ変換装置。 - 【請求項３】 ディザ発生器は、それが発生するディザ
信号が入力ディジタル信号と比較して、レベルが低い
か、あるいは帯域が高い、の少なくとも一方を満たすよ
うに構成されていることを特徴とする請求項２に記載の
オーバーサンプリング型Ｄ／Ａ変換装置。 - 【請求項４】 ディザ発生器は、それが発するディザ信
号が入力ディジタル信号と比較してレベルが低くかつ直
流オフセット信号であるように構成されていることを特
徴とする請求項３に記載のオーバーサンプリング型Ｄ／
Ａ変換装置。 - 【請求項５】 ディザ発生器は、それが発するディザ信
号がレベルが低くかつ直流オフセット信号に対して帯域
が高い信号を加算した信号であるように構成されている
ことを特徴とする請求項３に記載のオーバーサンプリン
グ型Ｄ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00072097A JP3350801B2 (ja) | 1997-01-07 | 1997-01-07 | オーバーサンプリング型ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00072097A JP3350801B2 (ja) | 1997-01-07 | 1997-01-07 | オーバーサンプリング型ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10200411A true JPH10200411A (ja) | 1998-07-31 |
| JP3350801B2 JP3350801B2 (ja) | 2002-11-25 |
Family
ID=11481595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00072097A Expired - Fee Related JP3350801B2 (ja) | 1997-01-07 | 1997-01-07 | オーバーサンプリング型ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3350801B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009159027A (ja) * | 2007-12-25 | 2009-07-16 | Toshiba Corp | 通信装置 |
| JP2009267698A (ja) * | 2008-04-24 | 2009-11-12 | Renesas Technology Corp | Δς型ａ／ｄ変換器 |
-
1997
- 1997-01-07 JP JP00072097A patent/JP3350801B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009159027A (ja) * | 2007-12-25 | 2009-07-16 | Toshiba Corp | 通信装置 |
| JP2009267698A (ja) * | 2008-04-24 | 2009-11-12 | Renesas Technology Corp | Δς型ａ／ｄ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3350801B2 (ja) | 2002-11-25 |
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