JPH1019999A - Ic tester - Google Patents
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- JPH1019999A JPH1019999A JP8177701A JP17770196A JPH1019999A JP H1019999 A JPH1019999 A JP H1019999A JP 8177701 A JP8177701 A JP 8177701A JP 17770196 A JP17770196 A JP 17770196A JP H1019999 A JPH1019999 A JP H1019999A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は各種のＩＣを試験
するＩＣ試験装置に関する。The present invention relates to an IC test apparatus for testing various ICs.
【０００２】[0002]
【従来の技術】図４に従来のＩＣ試験装置の概略の構成
を示す。図中１０はテスト用コンピュータを示す。この
テスト用コンピュータ１０には、例えば磁気ディスクの
ような外部記憶装置１１から試験用プログラム及び試験
条件等が入力されて目的とする被試験ＩＣ５０を試験す
る。テスト用コンピュータ１０から引き出されたテスト
バスラインＴ−ＢＵＳに各種のテストユニット２０，３
０，４０が接続され、これら各テストユニット２０〜４
０の何れかがプログラムに従って選択的に動作し、被試
験ＩＣ５０が試験される。2. Description of the Related Art FIG. 4 shows a schematic configuration of a conventional IC test apparatus. In the figure, reference numeral 10 denotes a test computer. The test computer 10 receives a test program, test conditions, and the like from an external storage device 11 such as a magnetic disk, and tests the target IC under test 50. Various test units 20, 3 are connected to a test bus line T-BUS drawn from the test computer 10.
0, 40 are connected to each of these test units 20 to 4
0 selectively operates according to the program, and the IC under test 50 is tested.
【０００３】テストユニット２０は機能試験を受け持つ
機能試験ユニットを示す。機能試験とは例えばディジタ
ルＩＣを実際に動作させて正常に動作するか否かを試験
する試験モードを指す。従って、例えばメモリを試験す
る場合には、試験パターン発生器２２から試験パターン
信号を発生させ、その試験パターン信号をピンエレクト
ロニクスボード２３を通じて被試験ＩＣ５０に供給し、
この試験パターン信号を被試験ＩＣ５０に記憶させ、そ
の記憶を読み出して期待値と比較し、不一致の発生を検
出して不良の記憶セルの存在を検出し、被試験ＩＣ５０
の良否の判定を行う。The test unit 20 is a function test unit that performs a function test. The function test indicates, for example, a test mode in which the digital IC is actually operated to test whether it operates normally. Therefore, for example, when testing a memory, a test pattern signal is generated from the test pattern generator 22, and the test pattern signal is supplied to the IC under test 50 through the pin electronics board 23.
The test pattern signal is stored in the IC under test 50, the stored data is read out and compared with an expected value, the occurrence of a mismatch is detected, and the presence of a defective memory cell is detected.
Is determined.
【０００４】例えば電圧印加／電流測定試験を行う際、
図５に示すように電圧印加ユニットから、被試験ＩＣ５
０に印加した電圧は電圧印加ユニットから電圧を出力し
始めるタイミングＴ0 から所定の時間経過したタイミン
グＴ1 で出力が３Ｖに安定する。またこの時、被試験Ｉ
Ｃ５０から出力（あるいは吸引）する電流が安定するま
でに同様の時間を要する。For example, when performing a voltage application / current measurement test,
As shown in FIG.
0 voltage applied to the output at the timing T 1 has elapsed from the timing T 0 begins to output a voltage from the voltage applying unit a predetermined time to stabilize the 3V. At this time, the test I
The same time is required until the current output (or attracted) from C50 is stabilized.
【０００５】このように電圧を印加し始め、電圧値が所
定の値になり、かつ被試験ＩＣ５０からの出力（吸引）
電流が期待する値までに達する時間を一般にセットリン
グタイムと呼んでいる。このセットリングタイムは図５
に示すように印加する電圧、電圧レンジ測定する電流、
電流レンジにより変化する。例えば印加電圧が３Ｖの場
合と５Ｖの場合ではセットリングタイムは異なる。一般
に高電圧／微少電流時セットリングタイムは大きくな
る。As described above, when the voltage starts to be applied, the voltage value reaches a predetermined value, and the output (suction) from the IC under test 50 is obtained.
The time required for the current to reach the expected value is generally called settling time. This settling time is shown in FIG.
Voltage to apply, voltage range to measure current,
Varies depending on the current range. For example, the settling time differs between the case where the applied voltage is 3V and the case where the applied voltage is 5V. Generally, the settling time at a high voltage / small current becomes long.
【０００６】ユニット２１はプログラマブルロード試験
を行うプログラマブルロード試験ユニットを示す。プロ
グラマブルロード試験とは、機能試験中に被試験ＩＣ５
０の出力端子に所定の負荷を接続した状態で所定の電圧
を持つ論理値を出力することができるか否かを試験する
ことと、被試験ＩＣ５０の出力端子が所定の電流を吸引
し、また出力することができるか否かを試験する試験モ
ードを指す。The unit 21 is a programmable load test unit for performing a programmable load test. Programmable load test means that the IC under test 5
Testing whether a logic value having a predetermined voltage can be output in a state where a predetermined load is connected to the output terminal of 0, the output terminal of the IC under test attracts a predetermined current, and This refers to a test mode for testing whether output is possible.
【０００７】この試験モードでも、出力信号の立上りか
ら出力信号の値が安定するまでの時間をセットリングタ
イムＳＴで規定し、セットリングタイムＳＴで規定した
時間経過した時点で電圧値または電流値を測定し、その
値が予め予定した電圧値の範囲に入っているか、または
電流値の範囲に入っているかを比較判定し、良否の判定
を行っている。In this test mode as well, the time from when the output signal rises to when the value of the output signal stabilizes is defined by the settling time ST, and when the time specified by the settling time ST has elapsed, the voltage or current value is changed. The measured value is compared with a predetermined voltage value range or a current value range to determine whether the value is within the range of the current value.
【０００８】テストユニット３０は直流試験用ユニット
を示す。直流試験とは被試験ＩＣ５０の各入力端子また
は出力端子に所定の電圧を印加しながら電流を測定する
電圧印加電流測定モードと、被試験ＩＣ５０の入力端子
または出力端子に所定の電流を印加し、その電流を印加
した入力端子または出力端子に所定の電圧範囲に入る電
圧が発生するか否かを見る電流印加電圧測定モードとが
ある。電圧印加電流測定モードでは電圧を例えば階段状
に変化させ、各電圧ステップごとにその電圧値に対応し
た電流値を測定し、その電流値が目的とする電流値の範
囲に入っているか否かにより良否を判定する。また、電
流印加電圧測定モードでは被試験ＩＣ５０の端子に階段
状に変化する電流を印加し、各電流のステップごとに被
試験ＩＣ５０の端子に発生する電圧値を測定し、その電
圧値が予め予定した電圧の範囲に入っているか否かによ
り被試験ＩＣ５０の良否を判定する。この直流試験の場
合も、電圧または電流をステップ状に変化させた場合
に、その応答信号が安定するまでの時間、つまりセット
リングタイムＳＴによって電流値を測定するタイミング
あるいは電圧値を測定するタイミングを規定している。The test unit 30 is a DC test unit. The DC test is a voltage application current measurement mode in which a current is measured while applying a predetermined voltage to each input terminal or output terminal of the IC under test 50, and a predetermined current is applied to the input terminal or output terminal of the IC under test 50, There is a current applied voltage measurement mode for checking whether or not a voltage within a predetermined voltage range is generated at an input terminal or an output terminal to which the current is applied. In the voltage application current measurement mode, the voltage is changed, for example, in a step-like manner, and a current value corresponding to the voltage value is measured at each voltage step, and depending on whether the current value is within a target current value range or not. The quality is determined. In the current applied voltage measurement mode, a current that changes in a stepwise manner is applied to the terminal of the IC under test 50, and a voltage value generated at the terminal of the IC 50 is measured at each current step, and the voltage value is set in advance. The quality of the IC under test 50 is determined based on whether or not the voltage falls within the range of the set voltage. Also in the case of this DC test, when the voltage or current is changed stepwise, the time until the response signal is stabilized, that is, the timing of measuring the current value or the timing of measuring the voltage value by the settling time ST is determined. Stipulates.
【０００９】テストユニット４０は、例えばＡＤ変換器
或いはＤＡ変換器のようなアナログ回路を持つＩＣを試
験することに用いるアナログユニットを示す。このアナ
ログユニット４０でも被試験ＩＣ５０が出力値を変更す
るごとに、その変更開始のタイミングから所定の時間経
過し、出力値が安定したと見られるタイミングで出力値
を測定して読み込み、その値が予め予定した範囲に入っ
ているか否かを見る試験を行う。The test unit 40 is an analog unit used for testing an IC having an analog circuit such as an AD converter or a DA converter. In the analog unit 40 as well, every time the IC under test 50 changes the output value, the output value is measured and read at a timing at which a predetermined time has elapsed from the timing of the start of the change and the output value is considered to be stable. A test is performed to see if it is within a predetermined range.
【００１０】[0010]
【発明が解決しようとする課題】上述したように、ＩＣ
試験装置では何れのテストユニットを使用したテストで
あっても、被試験ＩＣ５０の出力が安定するまでの時間
を経過したタイミングで被試験ＩＣ５０の出力の値（電
圧または電流）を測定して取り込む動作を行う。このた
め、各テスト用プログラムにはテスト条件と共に、その
テスト条件に合致したセットリングタイムＳＴを設定し
ている。SUMMARY OF THE INVENTION As described above, an IC
In the test apparatus, regardless of the test using any test unit, the operation of measuring and taking in the output value (voltage or current) of the IC under test 50 at the timing when the time until the output of the IC under test stabilizes has elapsed. I do. Therefore, a settling time ST that matches the test condition is set in each test program together with the test condition.
【００１１】図６にテストプログムの記述の一例を示
す。この例では各テストユニットを被試験ＩＣの複数の
端子ピンに共用する型式のシァード型と呼ばれているＩ
Ｃ試験装置用のプロクラムの例を示す。ステップ〜
はプログラムの途中の一部を示す。ステップではＶＳ
ＩＭ ＵＤＣにより電圧印加電流測定用直流電圧発生ユ
ニットの条件を設定している。ＳＤＴは印加電圧の設定
欄、ＳＲＮＧは印加電圧を発生させるための電圧発生部
の電圧発生レンジを選択するための設定欄である。電圧
発生レンジとしては例えば２Ｖ，８Ｖ，２０Ｖ，４０
Ｖ，６０Ｖの電圧を発生する電圧発生部を具備し、この
電圧発生部の中からどの電圧発生部（電圧発生レンジ）
を選択するかを設定する。ここで、例えば印加電圧とし
て５Ｖを設定したとすると、ＳＲＮＧには８Ｖを設定す
れば印加電圧の５Ｖを最も精度よく発生させることがで
きる。ＭＲＮＧには電流測定部の電流測定レンジを設定
する。FIG. 6 shows an example of a description of a test program. In this example, each test unit is commonly used for a plurality of terminal pins of the IC under test, and is called a shield type.
4 shows an example of a program for a C test apparatus. Step ~
Indicates a part of the program. The step is VS
The conditions of the DC voltage generation unit for measuring the voltage applied current are set by the IM UDC. SDT is a setting column for setting an applied voltage, and SRNG is a setting column for selecting a voltage generation range of a voltage generator for generating an applied voltage. As the voltage generation range, for example, 2V, 8V, 20V, 40
A voltage generator for generating a voltage of 60 V or 60 V, and which voltage generator (voltage generation range) is selected from the voltage generators
Set or select. Here, for example, assuming that 5 V is set as the applied voltage, 5 V of the applied voltage can be generated most accurately by setting 8 V in SRNG. The current measurement range of the current measurement unit is set in MRNG.
【００１２】ステップでは電圧発生ユニットＩＮ1 〜
ＩＮn に発生させる電圧の発生条件を設定している。図
の例ではＩＮ2 の電圧発生条件を設定した例を示す。被
試験ＩＣ５０に試験パターン信号を与えるドライバの駆
動電圧を設定する。ＶＩＨは高レベル側の駆動電圧、Ｖ
ＩＬは低レベル側の駆動電圧の値を示す。この駆動電圧
ＶＩＨとＶＩＬによって被試験ＩＣ５０に与えられる試
験パターン信号のＨ論理の電圧とＬ論理の電圧が規定さ
れる。In the step, the voltage generation units IN 1 to IN 1
The conditions for generating the voltage generated at IN n are set. In the example of FIG showing an example of setting the voltage generation condition of IN 2. A drive voltage of a driver for supplying a test pattern signal to the IC under test 50 is set. VIH is a high-level drive voltage, V
IL indicates the value of the drive voltage on the low level side. The drive voltages VIH and VIL define the H logic voltage and the L logic voltage of the test pattern signal supplied to the IC under test 50.
【００１３】ステップではＶＳn により被試験ＩＣ５
０に与える電源電圧の条件を設定する。ＳＤＴは印加電
圧、ＳＲＮＧは電圧発生レンジ、ＭＲＮＧは電流測定レ
ンジの設定欄を示す。ステップではＰn により被試験
ＩＣ５０のピン番号Ｐ1 〜Ｐn にステップで設定した
電圧発生ユニットＩＮ1 〜ＩＮn のどれから電圧を印加
するかを設定する。図の例ではピン番号Ｐ1 に電圧発生
ユニットＩＮ2 を割当た例を示す。[0013] to be tested by the VS n in step IC5
The condition of the power supply voltage given to 0 is set. SDT indicates an applied voltage, SRNG indicates a voltage generation range, and MRNG indicates a setting column for a current measurement range. In step for setting whether to apply a voltage from one of the voltage generating unit IN 1 to IN n set in step pin number P 1 to P n of the test IC50 by P n. In the example of FIG show examples was assigned a voltage generating unit IN 2 to pin number P 1.
【００１４】ステップでセットリングタイムを設定す
る。図の例では４msを設定した場合を示す。ステップ
で試験を開始する。ステップではＬＰＡＴ ＡＢＣに
よりパターン名ＡＢＣを印加してファンクション試験
（ＬＰＡＴ）を実行する。ステップでＵＤＣにより直
流試験を実行する。以下試験の項目が列記される。各試
験ごとにステップで設定したセットリングタイムが適
用される。The settling time is set in a step. The example in the figure shows a case where 4 ms is set. Start the test in steps. In the step, the pattern name ABC is applied by the LPAT ABC, and the function test (LPAT) is executed. In a step, a DC test is performed by the UDC. The test items are listed below. The set ring time set in steps is applied for each test.
【００１５】セットリングタイムは図６に示したステッ
プ〜の設定内容が変わるごとに適正値が変わるか
ら、ステップ〜の設定条件を変更した試験を行わせ
ようとすると、その条件に合致したセットリングタイム
に設定し直さなければならない。セットリングタイムの
決定は各試験装置に添付された取扱い説明書等を参照し
て決めなければならないから、テスト用のプログラムを
作成する作業が煩雑となり、手間が掛かる欠点がある。Since the proper value of the settling time changes each time the setting contents of steps 1 to 3 shown in FIG. 6 change, if a test in which the setting conditions of steps 1 to 3 are changed is to be performed, the settling time that matches the conditions is set. You have to reset it to time. Since the determination of the settling time has to be determined by referring to the instruction manual attached to each test apparatus, there is a disadvantage that the work of creating a test program becomes complicated and requires much time.
【００１６】この手間を省くために、一般にはセットリ
ングタイムＳＴを適正な時間より長めの時間に設定し、
各試験ごとに共用してしまう傾向がある。このように適
正な時間より長いセットリングタイムＳＴを設定した場
合には、適正な時間より長い時間経過した時点で被試験
ＩＣの出力の状態を測定するから、その測定値は最終値
に近くなり、適正な測定値を得ることができる。しかし
ながら、セットリングタイムＳＴが長めに設定されるこ
とにより試験に要する時間が長く掛かってしまう欠点が
ある。In order to eliminate this trouble, the settling time ST is generally set to a longer time than an appropriate time,
They tend to be shared by each test. When the set ring time ST longer than the proper time is set as described above, the output state of the IC under test is measured when the longer time than the proper time elapses, so that the measured value becomes close to the final value. And proper measurement values can be obtained. However, there is a drawback that the time required for the test is long because the settling time ST is set longer.
【００１７】つまり、セットリングタイムＳＴの１回当
たりの時間は数１０μ秒乃至数１００ミリ秒程度の短い
時間ではあるが、セットリングタイムＳＴは測定の回数
分存在するから、その累積値は大きくなり、ＩＣの試験
時間に占める割合は大きくなる。この発明の目的は、テ
スト用プロクラムの作成を簡素化すると共に、各試験ご
とに与えるセットリングタイムＳＴを適正値に設定する
ことができ、従ってＩＣの試験に要する時間も短縮する
ことができるＩＣ試験装置を提供しようとするものであ
る。That is, although the time per settling time ST is as short as several tens of microseconds to several hundred milliseconds, since the settling time ST exists for the number of times of measurement, its accumulated value is large. Therefore, the ratio of the IC to the test time increases. SUMMARY OF THE INVENTION It is an object of the present invention to simplify the creation of a test program and to set an appropriate settling time ST for each test, thereby shortening the time required for IC testing. It is intended to provide a test device.
【００１８】[0018]
【課題を解決するための手段】この発明では各テストモ
ードごとに試験条件に適合しセットリングタイムを規定
したセットリングタイムテーブルを設け、実行中の試験
条件に従ってこのセットリングタイムテーブルを参照
し、セットリングタイムテーブルから最適なセットリン
グタイムを読み出し、このセットリングタイムに従って
試験を実行するように構成したＩＣ試験装置を提供する
ものである。According to the present invention, a settling time table is provided for each test mode that conforms to the test conditions and defines the settling time, and the settling time table is referred to according to the test conditions being executed. It is an object of the present invention to provide an IC test apparatus configured to read out an optimal settling time from a settling time table and execute a test in accordance with the settling time.
【００１９】従って、この発明によればテスト用プログ
ラムには試験条件だけを記述すればよいから、テスト用
プログラムの作成作業は簡素化される。しかも、各試験
条件ごとに適正なセットリングタイムを設定できるか
ら、セットリングタイムの部分で無駄な時間が費やされ
ることはない。よって試験に要する時間を短くすること
ができる利点も得られる。Therefore, according to the present invention, since only the test conditions need to be described in the test program, the operation of creating the test program is simplified. In addition, since an appropriate settling time can be set for each test condition, no wasted time is consumed in the settling time. Therefore, an advantage that the time required for the test can be shortened is also obtained.
【００２０】[0020]
【発明の実施の形態】図１にこの発明によるＩＣ試験装
置の実施例を示す。図４と対応する部分には同一符号を
付して示す。図１に示す点線で囲んだ部分６０がこの発
明によって提案する部分の構成を示す。この発明で提案
する部分６０は命令解読手段６１と、バッファメモリ６
２と、セットリングタイムテーブル６３と、タイマ６４
とによって構成される。FIG. 1 shows an embodiment of an IC test apparatus according to the present invention. Parts corresponding to those in FIG. 4 are denoted by the same reference numerals. A portion 60 surrounded by a dotted line shown in FIG. 1 shows a configuration of a portion proposed by the present invention. The part 60 proposed in the present invention comprises an instruction decoding means 61 and a buffer memory 6.
2, a settling time table 63, and a timer 64
It is constituted by and.
【００２１】バッファメモリ６２には外部記憶装置１１
から入力された各試験条件がテスト用コンピュータ１０
からテストバスＴ−ＢＵＳを介して書き込まれる。図２
にバッファメモリ６２に書き込まれた設定条件の一例を
示す。この例では直流電圧発生ユニットＵＤＣの設定条
件を示す。図３にセットリングタイムテーブル６３のテ
ーブル内容の一例を示す。電圧発生ユニットＵＤＣの電
圧発生レンジＳＲＮＧＳ１，Ｓ２，Ｓ３，Ｓ４…Ｓn が
２Ｖ，８Ｖ，２０Ｖ，４０Ｖ…に設定される。これに対
し、電流測定レンジＭＲＮＧはＭ１，Ｍ２，Ｍ３…Ｍn
が0.８μA ，８μA ，８０μA ，…に設定され、電圧発
生レンジが２Ｖで電流測定レンジが0.８μA の場合はセ
ットリングタイムが２０ms，電流測定レンジが８μA の
場合はセットリングタイムは１０ms，８０μA の場合は
４msのように各セットリングタイムが予め書き込まれ
る。The buffer memory 62 has an external storage device 11
Each test condition input from the test computer 10
Is written via the test bus T-BUS. FIG.
4 shows an example of the setting conditions written in the buffer memory 62. This example shows the setting conditions of the DC voltage generation unit UDC. FIG. 3 shows an example of table contents of the settling time table 63. A voltage source range SRNGS1, S2, S3, S4 ... S n of the voltage generating unit UDC is set 2V, 8V, 20V, a 40V .... In contrast, the current measurement range MRNG are M1, M2, M3 ... M n
Are set to 0.8 μA, 8 μA, 80 μA,..., The settling time is 20 ms when the voltage generation range is 2 V and the current measurement range is 0.8 μA, and the settling time is 10 ms when the current measurement range is 8 μA. In the case of 80 μA, each settling time is written in advance such as 4 ms.
【００２２】命令解読手段６１はテスト用コンピュータ
から各テストユニット２０，３０，４０に送られる実行
命令をテストバスＴ−ＢＵＳを介して読み取り、現在実
行中のテスト命令を解読する。この解読結果がバッファ
メモリ６２に書き込まれている設定値と一致するごとに
タイマ６４を起動させると共に、その設定条件によりセ
ットリングタイムテーブル６３を参照し、適合したセッ
トリングタイムを読み出す。The instruction decoding means 61 reads an execution instruction sent from the test computer to each of the test units 20, 30, and 40 via the test bus T-BUS, and decodes the currently executed test instruction. Each time the decoding result matches the set value written in the buffer memory 62, the timer 64 is started, and the settling time table 63 is read out according to the set conditions to read out a suitable settling time.
【００２３】例えば、直流電圧発生ユニットＵＤＣ1 に
関する実行命令が発生すると、その直流電圧発生ユニッ
トＵＤＣ1 に設定された電圧発生レンジＳＲＮＧ＝８Ｖ
と電流測定レンジＭＲＮＧ＝８０μA の設定値をバッフ
ァメモリ６２から読み出し、その設定値に従ってセット
リングタイムテーブル６３を参照し、この例ではセット
リングタイム４msが求められる。[0023] For example, when the execution command is generated about the DC voltage generating unit UDC 1, the voltage source range SRNG set in the DC voltage generating unit UDC 1 = 8V
The set value of the current measurement range MRNG = 80 μA is read from the buffer memory 62, and the settling time table 63 is referred to according to the set value. In this example, a settling time of 4 ms is obtained.
【００２４】タイマ６４は直流電圧の発生命令の発生時
点で既に起動しているから、命令解読手段６１はタイマ
６４が発生する時刻がセットリングタイムテーブル６３
で求めたセットリングタイムに合致するか否かを監視
し、タイマ６４の積算時間がセットリングタイムに一致
した時点でテスト用コンピュータ１０に測定開始用の信
号を送り込む。Since the timer 64 has already been activated at the time of the generation of the DC voltage generation command, the command decoding means 61 determines that the time at which the timer 64 is generated corresponds to the settling time table 63.
It monitors whether or not the settling time matches the settling time calculated in step (1), and sends a signal for starting the measurement to the test computer 10 when the accumulated time of the timer 64 matches the settling time.
【００２５】テスト用コンピュータ１０はこの測定開始
用信号を受けることにより、起動中のテストユニット３
０または４０に測定指令を出し、電圧または電流値の測
定を実行させる。このようにして、この発明によれば各
テストユニットの設定状態に対応して最適なセットリン
グタイムＳＴをテーブから参照して求め、タイマ６３の
積算値（起動からの時間）がセットリングタイムに一致
した時点で測定開始命令を出力して電圧の測定、電流の
測定を実行させる。The test computer 10 receives the measurement start signal, so that the activated test unit 3
A measurement command is issued to 0 or 40, and measurement of voltage or current value is executed. In this manner, according to the present invention, the optimum settling time ST corresponding to the setting state of each test unit is obtained by referring to the table, and the integrated value (time from the start) of the timer 63 is set to the settling time. At the time of coincidence, a measurement start command is output to execute voltage measurement and current measurement.
【００２６】[0026]
【発明の効果】以上説明したように、この発明によれば
各テストユニットの設定状態からセットリングテーブル
を参照し、最適なセットリングタイムを求める構成とし
たから、テスト用プログラムにはセットリングタイムを
記述しなくてよくなり、テスト用プログラムの作成を容
易に行うことができる。また、セットリングタイムをそ
の都度最適値（必要最小限）の時間で求められるから、
試験に要する時間を短くすることができる利点が得られ
る。As described above, according to the present invention, the settling table is referred to from the setting state of each test unit to determine the optimum settling time. Is not required to be described, and a test program can be easily created. In addition, since the settling time can be obtained at the optimal value (minimum required) each time,
The advantage that the time required for the test can be shortened is obtained.
【図１】この発明の一実施例を示すブロック図。FIG. 1 is a block diagram showing one embodiment of the present invention.
【図２】この発明の要部の動作を説明するための図。FIG. 2 is a diagram for explaining the operation of the main part of the present invention.
【図３】この発明に用いるセットリングタイムテーブル
の一例を示す図。FIG. 3 is a diagram showing an example of a settling time table used in the present invention.
【図４】従来の技術を説明するためのブロック図。FIG. 4 is a block diagram for explaining a conventional technique.
【図５】電圧の違いによってセットリングタイムが変化
する様子を説明するための波形図。FIG. 5 is a waveform chart for explaining how a settling time changes depending on a voltage difference.
【図６】テストプログラムの記載例を示す図。FIG. 6 is a diagram showing a description example of a test program.
１０ テスト用コンピュータ １１ 外部記憶装置 ２０ 機能試験ユニット ２１ プログラマブルロード試験ユニット ２２ パターン発生器 ２３ ピンエレクトロニクスボード ３０ 直流試験用ユニット ４０ アナログ試験用ユニット ６１ 命令解読手段 ６２ バッファメモリ ６３ セットリングタイムテーブル ６４ タイマ DESCRIPTION OF SYMBOLS 10 Test computer 11 External storage device 20 Functional test unit 21 Programmable load test unit 22 Pattern generator 23 Pin electronics board 30 DC test unit 40 Analog test unit 61 Instruction decoding means 62 Buffer memory 63 Settling time table 64 Timer
Claims (1)
たセットリングタイムで規定したタイミングで取り込ん
で、その応答が正しいか否かを比較判定し、被試験ＩＣ
が正常に動作するか否かを試験するＩＣ試験装置におい
て、 試験条件に対応させてセットリングタイムを記憶したセ
ットリングタイムテーブルを設け、試験条件ごとに上記
セットリングタイムテーブルを参照し、試験条件に従っ
て最適セットリングタイムを選択して試験を実行させる
ことを特徴とするＩＣ試験装置。1. A response output signal of an IC under test is fetched at a timing specified by a preset settling time, and it is determined whether or not the response is correct.
In an IC test apparatus for testing whether or not the device operates normally, a settling time table storing settling times corresponding to test conditions is provided, and the settling time table is referred to for each test condition. An IC test apparatus wherein an optimum settling time is selected according to the following to execute a test.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8177701A JPH1019999A (en) | 1996-07-08 | 1996-07-08 | Ic tester |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8177701A JPH1019999A (en) | 1996-07-08 | 1996-07-08 | Ic tester |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1019999A true JPH1019999A (en) | 1998-01-23 |
Family
ID=16035601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8177701A Withdrawn JPH1019999A (en) | 1996-07-08 | 1996-07-08 | Ic tester |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1019999A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012150011A (en) * | 2011-01-19 | 2012-08-09 | Murata Mfg Co Ltd | Characteristic measuring method and device for electronic component |
-
1996
- 1996-07-08 JP JP8177701A patent/JPH1019999A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012150011A (en) * | 2011-01-19 | 2012-08-09 | Murata Mfg Co Ltd | Characteristic measuring method and device for electronic component |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |