JPH10199827A - Wiring structure and display device using the same - Google Patents
Wiring structure and display device using the sameInfo
- Publication number
- JPH10199827A JPH10199827A JP35842496A JP35842496A JPH10199827A JP H10199827 A JPH10199827 A JP H10199827A JP 35842496 A JP35842496 A JP 35842496A JP 35842496 A JP35842496 A JP 35842496A JP H10199827 A JPH10199827 A JP H10199827A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wiring layer
- alloy
- layer made
- alloy containing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は配線構造及びそれ
を用いた表示装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wiring structure and a display device using the same.
【０００２】[0002]
【従来の技術】例えば、アクティブマトリックス型の液
晶表示装置には、走査ライン及び信号ライン等からなる
配線を備えているとともに、走査ラインと信号ラインの
各交点近傍に画素電極及び該画素電極に接続されたスイ
ッチング素子としての薄膜トランジスタを備えたものが
ある。2. Description of the Related Art For example, an active matrix type liquid crystal display device is provided with wiring composed of a scanning line and a signal line, and is connected to a pixel electrode and a pixel electrode near each intersection of the scanning line and the signal line. Provided with a thin film transistor as a switching element.
【０００３】図３は従来のこのような液晶表示装置の一
部の断面図を示したものである。この液晶表示装置はガ
ラス基板１を備えている。ガラス基板１の上面の所定の
箇所にはゲート電極２を含む走査ライン（図示せず）が
形成され、その表面には陽極酸化膜３が形成され、その
上面全体にはゲート絶縁膜４が形成されている。ゲート
絶縁膜４の上面の所定の箇所でゲート電極２に対応する
部分にはアモルファスシリコンからなる半導体薄膜５が
形成されている。半導体薄膜５の上面の中央部にはブロ
ッキング層６が形成されている。半導体薄膜５及びブロ
ッキング層６の上面の両側にはｎ+シリコンからなるオ
ーミックコンタクト層７、８が形成されている。オーミ
ックコンタクト層７、８の各上面にはドレイン電極９及
びソース電極１０が形成されている。また、これら電極
９、１０の形成と同時に信号ライン（図示せず）が形成
されている。ゲート絶縁膜４の上面の所定の箇所にはＩ
ＴＯからなる画素電極１１がソース電極１０に接続され
て形成されている。画素電極１１の所定の部分を除く上
面全体にはパッシベーション膜１２が形成されている。FIG. 3 is a cross-sectional view of a part of such a conventional liquid crystal display device. This liquid crystal display device has a glass substrate 1. A scanning line (not shown) including a gate electrode 2 is formed at a predetermined location on the upper surface of the glass substrate 1, an anodic oxide film 3 is formed on the surface, and a gate insulating film 4 is formed on the entire upper surface. Have been. A semiconductor thin film 5 made of amorphous silicon is formed in a portion corresponding to the gate electrode 2 at a predetermined location on the upper surface of the gate insulating film 4. A blocking layer 6 is formed at the center of the upper surface of the semiconductor thin film 5. Ohmic contact layers 7 and 8 made of n + silicon are formed on both sides of the upper surfaces of the semiconductor thin film 5 and the blocking layer 6. A drain electrode 9 and a source electrode 10 are formed on the upper surfaces of the ohmic contact layers 7 and 8, respectively. A signal line (not shown) is formed simultaneously with the formation of these electrodes 9 and 10. A predetermined portion of the upper surface of the gate insulating film 4 has I
A pixel electrode 11 made of TO is connected to the source electrode 10 and formed. A passivation film 12 is formed on the entire upper surface of the pixel electrode 11 except for a predetermined portion.
【０００４】ところで、ゲート電極２を含む走査ライン
からなる配線の材料としては、一般に、Ｔｉ、Ｔａ、Ｍ
ｏ、Ｃｒ等の高融点金属を含有するＡｌ合金が用いられ
ている。この場合、ＡｌにＴｉ等の高融点金属を含有さ
せるのは、Ａｌの耐熱性が十分でなく、後工程の加熱工
程においてヒロックが発生するのを抑制するためであ
る。このように、耐ヒロック特性を考慮するのは、例え
ば、ゲート電極２を含む走査ライン上に形成されるゲー
ト絶縁膜４の絶縁耐圧が低下しないようにするためであ
る。[0004] By the way, as a material of a wiring composed of a scanning line including the gate electrode 2, Ti, Ta, M
Al alloys containing refractory metals such as o and Cr are used. In this case, the reason why the high melting point metal such as Ti is contained in Al is that the heat resistance of Al is not sufficient and hillocks are prevented from being generated in a heating step in a later step. The reason for considering the hillock resistance in this manner is, for example, to prevent the withstand voltage of the gate insulating film 4 formed on the scanning line including the gate electrode 2 from decreasing.
【０００５】しかるに、このような耐ヒロック特性を考
慮した場合、Ｔｉ等の含有量を３ａｔ％程度以下とする
ことができず、ひいては配線（ゲート電極２を含む走査
ライン）の抵抗率を２０μΩｃｍ程度以下とすることが
できない。一方、最近では、液晶表示装置の高精細化や
高開口率化等に伴って、配線のより一層の低抵抗化が要
求されている。このため、最近では、耐ヒロック特性が
良く、しかも抵抗率を１０μΩｃｍ程度以下とすること
のできるＡｌ−Ｎｄ合金が注目されている。However, considering such hillock resistance, the content of Ti or the like cannot be reduced to about 3 at% or less, and the resistivity of the wiring (scanning line including the gate electrode 2) is reduced to about 20 μΩcm. You cannot: On the other hand, recently, with higher definition and higher aperture ratio of liquid crystal display devices, further lowering of wiring resistance is required. For this reason, recently, an Al-Nd alloy having good hillock resistance and a resistivity of about 10 μΩcm or less has been attracting attention.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、Ａｌ−
Ｎｄ合金からなる配線の場合には、ピンホール（ボイ
ド）の発生が問題となっている。すなわち、走査ライン
にピンホールが発生した場合には、走査ラインの断線に
より線欠陥となり、ゲート電極２にピンホールが発生し
た場合には、薄膜トランジスタの欠陥により点欠陥とな
り、歩留及び信頼性が低下することになる。この発明の
課題は、配線にピンホールに起因する断線が生じないよ
うにすることができ、しかも配線の抵抗率を１０μΩｃ
ｍ程度以下とすることができるようにすることである。However, Al-
In the case of wiring made of an Nd alloy, generation of pinholes (voids) is a problem. That is, when a pinhole occurs in a scanning line, a line defect occurs due to disconnection of the scanning line, and when a pinhole occurs in the gate electrode 2, a point defect occurs due to a defect in the thin film transistor, and yield and reliability are reduced. Will decrease. An object of the present invention is to prevent disconnection due to pinholes in a wiring, and to reduce the wiring resistivity to 10 μΩc.
m or less.
【０００７】[0007]
【課題を解決するための手段】請求項１記載の発明は、
希土類元素の１種または２種以上を含有するＡｌ合金か
らなる第１配線層とＴｉ、Ｔａ、Ｍｏ、Ｃｒ等の高融点
金属の１種または２種以上を含有するＡｌ合金からなる
第２配線層とを含む複数の配線層で構成したものであ
る。請求項５記載の発明は、主としてＡｌからなる第１
配線層と、希土類元素の１種または２種以上を含有する
Ａｌ合金からなる第２配線層と、Ｔｉ、Ｔａ、Ｍｏ、Ｃ
ｒ等の高融点金属の１種または２種以上を含有するＡｌ
合金からなる第３配線層とによって配線を構成したもの
である。According to the first aspect of the present invention,
A first wiring layer made of an Al alloy containing one or more rare earth elements and a second wiring made of an Al alloy containing one or more refractory metals such as Ti, Ta, Mo, and Cr And a plurality of wiring layers. According to a fifth aspect of the present invention, there is provided the first method mainly comprising Al.
A wiring layer, a second wiring layer made of an Al alloy containing one or more rare earth elements, Ti, Ta, Mo, C
Al containing one or more refractory metals such as r
The wiring is constituted by the third wiring layer made of an alloy.
【０００８】この発明によれば、Ｎｄ等の希土類元素を
含有するＡｌ合金からなる配線層にピンホールが発生し
ても、一体的に形成されたＴｉ等の高融点金属を含有す
るＡｌ合金からなる配線層によって断線を防止すること
ができ、したがって配線にピンホールに起因する断線が
生じないようにすることができ、しかも配線の抵抗率を
１０μΩｃｍ程度以下とすることができる。According to the present invention, even if a pinhole is generated in the wiring layer made of an Al alloy containing a rare earth element such as Nd, the Al alloy containing a high melting point metal such as Ti is integrally formed. The disconnection can be prevented by the wiring layer, so that disconnection due to pinholes can be prevented from occurring in the wiring, and the resistivity of the wiring can be reduced to about 10 μΩcm or less.
【０００９】[0009]
【発明の実施の形態】図１はこの発明の第１実施形態に
おける液晶表示装置の要部の断面図を示したものであ
る。この図において、図３と同一名称部分には同一の符
号を付し、その説明を適宜省略する。この第１実施形態
では、ゲート電極２を含む走査ラインは、ガラス基板１
上に形成されたＮｄ等の希土類元素の１種または２種以
上を含有するＡｌ合金からなる第１配線層２ａと、この
第１配線層２ａ上に形成されたＴｉ、Ｔａ、Ｍｏ、Ｃｒ
等の高融点金属の１種または２種以上を含有するＡｌ合
金からなる第２配線層２ｂとによって構成されている。
そして、両配線層２ａ、２ｂからなるゲート電極２を含
む走査ラインの表面には陽極酸化膜３が形成されてい
る。FIG. 1 is a sectional view showing a main part of a liquid crystal display device according to a first embodiment of the present invention. In this figure, the same reference numerals are given to the same parts as those in FIG. 3, and the description thereof will be omitted as appropriate. In the first embodiment, the scanning line including the gate electrode 2 is
A first wiring layer 2a made of an Al alloy containing one or more rare earth elements such as Nd, and Ti, Ta, Mo, and Cr formed on the first wiring layer 2a.
And a second wiring layer 2b made of an Al alloy containing one or more kinds of high melting point metals.
An anodic oxide film 3 is formed on the surface of the scanning line including the gate electrode 2 composed of both wiring layers 2a and 2b.
【００１０】このようなゲート電極２を含む走査ライン
では、Ｎｄ等の希土類元素を含有するＡｌ合金からなる
第１配線層２ａにピンホールが発生しても、その上に形
成されたＴｉ等の高融点金属を含有するＡｌ合金からな
る第２配線層２ｂによって断線を防止することができ、
したがってピンホールに起因する断線が生じないように
することができ、しかも抵抗率を１０μΩｃｍ程度以下
とすることができる。この結果、低抵抗化を図ることが
できるとともに、歩留及び信頼性の向上を図ることがで
きる。In a scan line including such a gate electrode 2, even if a pinhole is generated in the first wiring layer 2a made of an Al alloy containing a rare earth element such as Nd, even if a pinhole is formed on the first wiring layer 2a, a Ti or the like is formed thereon. Disconnection can be prevented by the second wiring layer 2b made of an Al alloy containing a high melting point metal,
Therefore, disconnection due to pinholes can be prevented, and the resistivity can be reduced to about 10 μΩcm or less. As a result, the resistance can be reduced, and the yield and reliability can be improved.
【００１１】次に、両配線層２ａ、２ｂの具体的材料及
び具体的数値の一例について説明する。第１配線層２ａ
はＮｄが０．５〜１．５ａｔ％含有されたＡｌ−Ｎｄ合
金であり、例えば、Ａｌ−１ａｔ％Ｎｄ合金によって形
成すると、その抵抗率ρ1は約７．５μΩｃｍとなる。
第２配線層２ｂはＴｉが２．５〜５ａｔ％含有されたＡ
ｌ−Ｔｉ合金であり、例えば、Ａｌ−２．９ａｔ％Ｔｉ
合金によって形成すると、その抵抗率ρ2は約２０μΩ
ｃｍとなる。そして、第１配線層２ａと第２配線層２ｂ
との膜厚の比を６：４とする。この場合、計算の都合
上、両配線層２ａ、２ｂの合計膜厚を１０００Åとする
と、第１配線層２ａの膜厚ｔ1は６００Åとなり、第２
配線層２ｂの膜厚ｔ2は４００Åとなる。Next, an example of specific materials and specific numerical values of the wiring layers 2a and 2b will be described. First wiring layer 2a
Is an Al—Nd alloy containing 0.5 to 1.5 at% of Nd. For example, when formed from an Al-1 at% Nd alloy, the resistivity ρ 1 is about 7.5 μΩcm.
The second wiring layer 2b is made of A containing 2.5 to 5 at% of Ti.
1-Ti alloy, for example, Al-2.9 at% Ti
When formed by an alloy, its resistivity ρ 2 is about 20 μΩ
cm. Then, the first wiring layer 2a and the second wiring layer 2b
Is 6: 4. In this case, assuming that the total thickness of both wiring layers 2a and 2b is 1000 ° for the sake of calculation, the thickness t 1 of first wiring layer 2a is 600 ° and the thickness of second wiring layer 2a is 2 °.
The thickness t 2 of the wiring layer 2b is 400 °.
【００１２】ところで、抵抗率ρとシート抵抗Ｒｓ（Ω
／□）と膜厚ｔ（ｃｍ）との間には、ρ＝Ｒｓ×ｔの関
係がある。したがって、第１配線層２ａのシート抵抗Ｒ
ｓ1は、ρ1／ｔ1＝７．５μΩｃｍ／６００Å＝１．２
５Ω／□となる。第２配線層２ｂのシート抵抗Ｒｓ
2は、ρ2／ｔ2＝２０μΩｃｍ／４００Å＝５Ω／□と
なる。そして、両配線層２ａ、２ｂの合成シート抵抗Ｒ
ｓは、両配線層２ａ、２ｂが抵抗として並列になってい
るので、１／｛（１／Ｒｓ1）＋（１／Ｒｓ2）｝＝１Ω
／□となる。この結果、両配線層２ａ、２ｂの合成抵抗
率ρは、Ｒｓ×ｔ＝１Ω／□×１０００Å＝１０μΩｃ
ｍとなり、低抵抗化を図ることができる。Incidentally, the resistivity ρ and the sheet resistance Rs (Ω
/ □) and the film thickness t (cm) have a relationship of ρ = Rs × t. Therefore, the sheet resistance R of the first wiring layer 2a
s 1 is ρ 1 / t 1 = 7.5 μΩcm / 600Å = 1.2
5Ω / □. Sheet resistance Rs of second wiring layer 2b
2 is ρ 2 / t 2 = 20 μΩcm / 400Å = 5Ω / □. Then, the composite sheet resistance R of both wiring layers 2a and 2b
s is 1 / {(1 / Rs 1 ) + (1 / Rs 2 )} = 1Ω because both wiring layers 2 a and 2 b are in parallel as a resistor.
/ □. As a result, the combined resistivity ρ of both wiring layers 2a and 2b is Rs × t = 1Ω / □ × 1000Å = 10 μΩc
m, and the resistance can be reduced.
【００１３】次に、図２はこの発明の第２実施形態にお
ける液晶表示装置の要部の断面図を示したものである。
この図において、図３と同一名称部分には同一の符号を
付し、その説明を適宜省略する。この第２実施形態で
は、ゲート電極２を含む走査ラインは、ガラス基板１上
に形成された主としてＡｌからなる第１配線層２ｃと、
この第１配線層２ｃ上に形成されたＮｄ等の希土類元素
の１種または２種以上を含有するＡｌ合金からなる第２
配線層２ｄと、この第２配線層２ｄ上に形成されたＴ
ｉ、Ｔａ、Ｍｏ、Ｃｒ等の高融点金属の１種または２種
以上を含有するＡｌ合金からなる第３配線層２ｅとによ
って構成されている。この場合も、第１〜第３配線層２
ｃ〜２ｅからなるゲート電極２を含む走査ラインの表面
には陽極酸化膜３が形成されている。FIG. 2 is a sectional view showing a main part of a liquid crystal display device according to a second embodiment of the present invention.
In this figure, the same reference numerals are given to the same parts as those in FIG. 3, and the description thereof will be omitted as appropriate. In the second embodiment, the scanning line including the gate electrode 2 includes a first wiring layer 2c mainly made of Al formed on the glass substrate 1,
A second layer made of an Al alloy containing one or more rare earth elements such as Nd formed on the first wiring layer 2c.
The wiring layer 2d and the T formed on the second wiring layer 2d
and a third wiring layer 2e made of an Al alloy containing one or more of high melting point metals such as i, Ta, Mo, and Cr. Also in this case, the first to third wiring layers 2
An anodic oxide film 3 is formed on the surface of the scanning line including the gate electrode 2 composed of c to 2e.
【００１４】そして、このようなゲート電極２を含む走
査ラインの場合も、Ａｌ−Ｎｄ合金からなる第２配線層
２ｄにピンホールが発生しても、その上に形成されたＡ
ｌ−Ｔｉ合金からなる第３配線層２ｅによって断線を防
止することができ、したがってピンホールに起因する断
線が生じないようにすることができ、しかも抵抗率を１
０μΩｃｍ程度以下とすることができる。この結果、低
抵抗化を図ることができるとともに、歩留及び信頼性の
向上を図ることができる。In the case of such a scanning line including the gate electrode 2, even if a pinhole is generated in the second wiring layer 2d made of an Al--Nd alloy, the A
Disconnection can be prevented by the third wiring layer 2e made of the l-Ti alloy, so that disconnection due to pinholes can be prevented, and the resistivity can be reduced to 1%.
It can be about 0 μΩcm or less. As a result, the resistance can be reduced, and the yield and reliability can be improved.
【００１５】次に、第１〜第３配線層２ｃ〜２ｅの具体
的材料及び具体的数値の一例について説明する。第１配
線層２ｃを主としてＡｌからなる材料によって形成する
と、その抵抗率ρ3は約３μΩｃｍとなる。第２配線層
２ｄをＡｌ−１ａｔ％Ｎｄ合金によって形成すると、そ
の抵抗率ρ4は約７．５μΩｃｍとなる。第３配線層２
ｅをＡｌ−２．９ａｔ％Ｔｉ合金によって形成すると、
その抵抗率ρ5は約２０μΩｃｍとなる。そして、第１
〜第３配線層ｃ〜２ｅの膜厚の比を５：２：３とする。
この場合も、計算の都合上、第１〜第３配線層２ｃ〜２
ｅの合計膜厚を１０００Åとすると、第１配線層２ｃの
膜厚ｔ3は５００Åとなり、第２配線層２ｄの膜厚ｔ4は
２００Åとなり、第３配線層２ｅの膜厚ｔ5は３００Å
となる。Next, examples of specific materials and specific numerical values of the first to third wiring layers 2c to 2e will be described. When the first wiring layer 2c is formed of a material mainly composed of Al, the resistivity ρ 3 is about 3 μΩcm. When the second wiring layer 2d is formed of an Al-1 at% Nd alloy, its resistivity ρ 4 is about 7.5 μΩcm. Third wiring layer 2
When e is formed from an Al-2.9 at% Ti alloy,
The resistivity ρ 5 is about 20 μΩcm. And the first
The thickness ratio of the third to third wiring layers c to 2e is 5: 2: 3.
Also in this case, for the sake of calculation, the first to third wiring layers 2c to 2c
Assuming that the total thickness of e is 1000 °, the thickness t 3 of the first wiring layer 2c is 500 °, the thickness t 4 of the second wiring layer 2d is 200 °, and the thickness t 5 of the third wiring layer 2e is 300 °.
Becomes
【００１６】そして、第１配線層２ｃのシート抵抗Ｒｓ
3は、ρ3／ｔ3＝３μΩｃｍ／５００Å＝０．６Ω／□
となる。第２配線層２ｄのシート抵抗Ｒｓ4は、ρ4／ｔ
4＝７．５μΩｃｍ／２００Å＝３．７５Ω／□とな
る。第３配線層２ｅのシート抵抗Ｒｓ5は、ρ5／ｔ5＝
２０μΩｃｍ／３００Å＝６．６７Ω／□となる。そし
て、第１〜第３配線層２ｃ〜２ｅの合成シート抵抗Ｒｓ
は、第１〜第３配線層２ｃ〜２ｅが抵抗として並列にな
っているので、１／｛（１／Ｒｓ3）＋（１／Ｒｓ4）＋
（１／Ｒｓ5）｝＝０．４８Ω／□となる。この結果、
第１〜第３配線層２ｃ〜２ｅの合成抵抗率ρは、Ｒｓ×
ｔ＝０．４８Ω／□×１０００Å＝４．８μΩｃｍとな
り、より一層の低抵抗化を図ることができる。The sheet resistance Rs of the first wiring layer 2c is
3 is ρ 3 / t 3 = 3 μΩcm / 500Å = 0.6Ω / □
Becomes The sheet resistance Rs 4 of the second wiring layer 2d is ρ 4 / t
4 = 7.5 μΩcm / 200 ° = 3.75Ω / □. The sheet resistance Rs 5 of the third wiring layer 2e is, ρ 5 / t 5 =
20 μΩcm / 300 ° = 6.67Ω / □. Then, the composite sheet resistance Rs of the first to third wiring layers 2c to 2e
Since the first to third wiring layers 2c to 2e are connected in parallel as resistors, 1 / の (1 / Rs 3 ) + (1 / Rs 4 ) +
(1 / Rs 5 )｝ = 0.48Ω / □. As a result,
The combined resistivity ρ of the first to third wiring layers 2c to 2e is Rs ×
t = 0.48Ω / □ × 1000Å = 4.8 μΩcm, and the resistance can be further reduced.
【００１７】なお、上記実施形態では、表示装置に適用
した場合で示したが、本発明の配線構造は、表示装置以
外の配線として幅広く適用できるものである。また、薄
膜トランジスタのゲート電極を含む走査ラインに限ら
ず、ソース電極、ドレイン電極またはこれらの電極を含
む信号ラインの配線としても使用することができる。In the above embodiment, the case where the present invention is applied to a display device is described. However, the wiring structure of the present invention can be widely applied as a wiring other than the display device. Further, the present invention can be used not only for a scan line including a gate electrode of a thin film transistor but also for a source electrode, a drain electrode, or a wiring of a signal line including these electrodes.
【００１８】[0018]
【発明の効果】以上説明したように、この発明によれ
ば、Ｎｄ等の希土類元素を含有するＡｌ合金からなる配
線層にピンホールが発生しても、一体的に形成されたＴ
ｉ等の高融点金属を含有するＡｌ合金からなる配線層に
よって断線を防止することができるので、配線にピンホ
ールに起因する断線が生じないようにすることができ、
しかも配線の抵抗率を１０μΩｃｍ程度以下とすること
ができ、ひいては低抵抗化を図ることができるととも
に、歩留及び信頼性の向上を図ることができる。As described above, according to the present invention, even if a pinhole is generated in the wiring layer made of an Al alloy containing a rare earth element such as Nd, the T layer formed integrally is formed.
Since the disconnection can be prevented by the wiring layer made of an Al alloy containing a high melting point metal such as i, disconnection due to a pinhole can be prevented from occurring in the wiring,
In addition, the resistivity of the wiring can be reduced to about 10 μΩcm or less, so that the resistance can be reduced, and the yield and reliability can be improved.
【図１】この発明の第１実施形態における液晶表示装置
の要部の断面図。FIG. 1 is a sectional view of a main part of a liquid crystal display device according to a first embodiment of the present invention.
【図２】この発明の第２実施形態における液晶表示装置
の要部の断面図。FIG. 2 is a sectional view of a main part of a liquid crystal display device according to a second embodiment of the present invention.
【図３】従来の液晶表示装置の一部の断面図。FIG. 3 is a cross-sectional view of a part of a conventional liquid crystal display device.
２ ゲート電極 ２ａ 第１配線層 ２ｂ 第２配線層 ２ｃ 第１配線層 ２ｄ 第２配線層 ２ｅ 第３配線層 2 Gate electrode 2a First wiring layer 2b Second wiring layer 2c First wiring layer 2d Second wiring layer 2e Third wiring layer
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０５Ｋ 1/02 Ｈ０１Ｌ 29/78 ６１７Ｌ ６１７Ｍ ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI H05K 1/02 H01L 29/78 617L 617M
Claims (10)
するＡｌ合金からなる第１配線層とＴｉ、Ｔａ、Ｍｏ、
Ｃｒ等の高融点金属の１種または２種以上を含有するＡ
ｌ合金からなる第２配線層とを含む複数の配線層で構成
したことを特徴とする配線構造。1. A first wiring layer made of an Al alloy containing one or more rare earth elements and Ti, Ta, Mo,
A containing one or more refractory metals such as Cr
A wiring structure comprising a plurality of wiring layers including a second wiring layer made of a 1 alloy.
ｌ−Ｔｉ合金からなる第２配線層とを含む複数の配線層
で構成したことを特徴とする配線構造。2. A semiconductor device comprising: a first wiring layer made of an Al—Nd alloy;
A wiring structure comprising a plurality of wiring layers including a second wiring layer made of an l-Ti alloy.
前記第１配線層が下層で、前記第２配線層が上層である
ことを特徴とする配線構造。3. The method according to claim 1, wherein
The wiring structure, wherein the first wiring layer is a lower layer and the second wiring layer is an upper layer.
おいて、前記第１配線層及び前記第２配線層の少なくと
も一方は表面に酸化膜を有することを特徴とする配線構
造。4. The wiring structure according to claim 1, wherein at least one of said first wiring layer and said second wiring layer has an oxide film on a surface.
土類元素の１種または２種以上を含有するＡｌ合金から
なる第２配線層と、Ｔｉ、Ｔａ、Ｍｏ、Ｃｒ等の高融点
金属の１種または２種以上を含有するＡｌ合金からなる
第３配線層とによって配線を構成したことを特徴とする
配線構造。5. A first wiring layer mainly composed of Al, a second wiring layer composed of an Al alloy containing one or more rare earth elements, and a high melting point metal such as Ti, Ta, Mo, or Cr. A wiring structure, wherein a wiring is constituted by a third wiring layer made of an Al alloy containing one or more kinds.
ｌ−Ｎｄ合金からなる第２配線層と、Ａｌ−Ｔｉ合金か
らなる第３配線層とによって配線を構成したことを特徴
とする配線構造。6. A first wiring layer mainly composed of Al;
A wiring structure, wherein a wiring is constituted by a second wiring layer made of an l-Nd alloy and a third wiring layer made of an Al-Ti alloy.
前記第１〜第３配線層はこの順番で順次積層されている
ことを特徴とする配線構造。7. The method according to claim 5, wherein
The wiring structure, wherein the first to third wiring layers are sequentially stacked in this order.
〜第３配線層の少なくとも一層は表面に酸化膜を有する
ことを特徴とする配線構造。8. The invention according to claim 7, wherein the first
A wiring structure, characterized in that at least one of the third wiring layers has an oxide film on the surface.
は２種以上を含有するＡｌ合金からなる第１配線層とＴ
ｉ、Ｔａ、Ｍｏ、Ｃｒ等の高融点金属の１種または２種
以上を含有するＡｌ合金からなる第２配線層とを含む複
数の配線層で構成した配線と、を具備することを特徴と
する表示装置。9. A transparent insulating substrate, a first wiring layer made of an Al alloy containing one or more rare earth elements, and T
and a wiring composed of a plurality of wiring layers including a second wiring layer made of an Al alloy containing one or more of high melting point metals such as i, Ta, Mo, and Cr. Display device.
として画素電極に接続したアクティブ型の表示装置にお
いて、前記薄膜トランジスタのゲート、ソース、ドレイ
ン電極の少なくとも１つを、希土類元素の１種または２
種以上を含有するＡｌ合金からなる第１配線層とＴｉ、
Ｔａ、Ｍｏ、Ｃｒ等の高融点金属の１種または２種以上
を含有するＡｌ合金からなる第２配線層とを含む複数の
配線層で構成したことを特徴とする表示装置。10. An active display device in which a thin film transistor is connected to a pixel electrode as a switching element, at least one of a gate, a source, and a drain electrode of the thin film transistor is connected to one or more of rare earth elements.
A first wiring layer made of an Al alloy containing at least one species and Ti,
A display device comprising: a plurality of wiring layers including a second wiring layer made of an Al alloy containing one or more kinds of high melting point metals such as Ta, Mo, and Cr.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35842496A JPH10199827A (en) | 1996-12-28 | 1996-12-28 | Wiring structure and display device using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35842496A JPH10199827A (en) | 1996-12-28 | 1996-12-28 | Wiring structure and display device using the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10199827A true JPH10199827A (en) | 1998-07-31 |
Family
ID=18459233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35842496A Pending JPH10199827A (en) | 1996-12-28 | 1996-12-28 | Wiring structure and display device using the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10199827A (en) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421901B1 (en) * | 1998-12-10 | 2004-04-17 | 엘지.필립스 엘시디 주식회사 | Reflecting substrate of reflective type liquid crystal display devices |
| JP2005033198A (en) * | 2003-07-11 | 2005-02-03 | Chi Mei Electronics Corp | Hillock-free aluminum layer and its forming method |
| US6936959B2 (en) | 2002-01-25 | 2005-08-30 | Sanyo Electric Co., Ltd. | Display apparatus |
| US7009749B2 (en) | 2002-03-11 | 2006-03-07 | Sanyo Electric Co., Ltd. | Optical element and manufacturing method therefor |
| KR100582130B1 (en) * | 2002-03-07 | 2006-05-23 | 산요덴키가부시키가이샤 | Wiring structure, manufacturing method thereof and optical apparatus |
| US7126593B2 (en) | 2002-01-29 | 2006-10-24 | Sanyo Electric Co., Ltd. | Drive circuit including a plurality of transistors characteristics of which are made to differ from one another, and a display apparatus including the drive circuit |
| US7150669B2 (en) | 2002-03-05 | 2006-12-19 | Sanyo Electric Co., Ltd. | Electroluminescent panel and a manufacturing method therefor |
| US7215304B2 (en) | 2002-02-18 | 2007-05-08 | Sanyo Electric Co., Ltd. | Display apparatus in which characteristics of a plurality of transistors are made to differ from one another |
| KR100741072B1 (en) | 2005-01-17 | 2007-07-19 | 삼성에스디아이 주식회사 | A thin film transistor, a method for prepairng the same and a flat panel display device |
| US7456910B2 (en) * | 2000-08-08 | 2008-11-25 | Lg Display Co., Ltd. | Liquid crystal display device and fabricating method thereof |
| JP2010087068A (en) * | 2008-09-30 | 2010-04-15 | Hitachi Ltd | Display |
-
1996
- 1996-12-28 JP JP35842496A patent/JPH10199827A/en active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421901B1 (en) * | 1998-12-10 | 2004-04-17 | 엘지.필립스 엘시디 주식회사 | Reflecting substrate of reflective type liquid crystal display devices |
| US7456910B2 (en) * | 2000-08-08 | 2008-11-25 | Lg Display Co., Ltd. | Liquid crystal display device and fabricating method thereof |
| US8497949B2 (en) | 2000-08-08 | 2013-07-30 | Lg Display Co., Ltd. | Liquid crystal display device and fabricating method thereof |
| US6936959B2 (en) | 2002-01-25 | 2005-08-30 | Sanyo Electric Co., Ltd. | Display apparatus |
| US7126593B2 (en) | 2002-01-29 | 2006-10-24 | Sanyo Electric Co., Ltd. | Drive circuit including a plurality of transistors characteristics of which are made to differ from one another, and a display apparatus including the drive circuit |
| US7215304B2 (en) | 2002-02-18 | 2007-05-08 | Sanyo Electric Co., Ltd. | Display apparatus in which characteristics of a plurality of transistors are made to differ from one another |
| US7150669B2 (en) | 2002-03-05 | 2006-12-19 | Sanyo Electric Co., Ltd. | Electroluminescent panel and a manufacturing method therefor |
| KR100582130B1 (en) * | 2002-03-07 | 2006-05-23 | 산요덴키가부시키가이샤 | Wiring structure, manufacturing method thereof and optical apparatus |
| US7078733B2 (en) | 2002-03-07 | 2006-07-18 | Sanyo Electric Co., Ltd. | Aluminum alloyed layered structure for an optical device |
| US7009749B2 (en) | 2002-03-11 | 2006-03-07 | Sanyo Electric Co., Ltd. | Optical element and manufacturing method therefor |
| JP4729661B2 (en) * | 2003-07-11 | 2011-07-20 | 奇美電子股▲ふん▼有限公司 | Aluminum layer free from hillocks and method for forming the same |
| JP2005033198A (en) * | 2003-07-11 | 2005-02-03 | Chi Mei Electronics Corp | Hillock-free aluminum layer and its forming method |
| KR100741072B1 (en) | 2005-01-17 | 2007-07-19 | 삼성에스디아이 주식회사 | A thin film transistor, a method for prepairng the same and a flat panel display device |
| JP2010087068A (en) * | 2008-09-30 | 2010-04-15 | Hitachi Ltd | Display |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4905066A (en) | Thin-film transistor | |
| JPH08330600A (en) | Thin film transistor, organic el display and manufacture of organic el display | |
| JP2002116451A (en) | Liquid crystal display device | |
| JP3346217B2 (en) | Wiring forming method and display device manufacturing method | |
| JP3955156B2 (en) | Electronic equipment component board and electronic equipment | |
| JPH10199827A (en) | Wiring structure and display device using the same | |
| JPH0715017A (en) | Plate display device and preparation thereof | |
| EP0683525A1 (en) | Thin-film transistor array for display | |
| KR100329585B1 (en) | Thin-film transistor and liquid crystal display device | |
| JP3053093B2 (en) | Active matrix liquid crystal display | |
| JPH0376589B2 (en) | ||
| JPH0713180A (en) | Liquid crystal display device | |
| KR100670060B1 (en) | Manufacturing method of a thin film transistor array panel for a liquid crystal display | |
| JP3231487B2 (en) | Active matrix type liquid crystal display | |
| JP3245612B2 (en) | Method for manufacturing multilayer wiring board | |
| JPH08146463A (en) | Switching element array and display device using the same | |
| JP3736105B2 (en) | Active matrix substrate, manufacturing method thereof, and liquid crystal panel | |
| JPH0675143B2 (en) | Active matrix substrate | |
| JP3245613B2 (en) | Manufacturing method of thin film element | |
| JP3257001B2 (en) | Multilayer wiring board and method for manufacturing multilayer wiring board | |
| JPH06252171A (en) | Manufacture of active matrix panel | |
| JP2000216158A (en) | FORMATION OF Al WIRING | |
| JPH0854642A (en) | Liquid crystal display device | |
| JP3245614B2 (en) | Manufacturing method of thin film element | |
| JP3233076B2 (en) | Active matrix liquid crystal display |