JPH10198561A - プリフェッチの望ましさに関連するエントリのあるロードターゲットバッファを具現するマイクロプロセッサ回路、システム、および方法 - Google Patents

プリフェッチの望ましさに関連するエントリのあるロードターゲットバッファを具現するマイクロプロセッサ回路、システム、および方法

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JPH10198561A
JPH10198561A JP10031905A JP3190598A JPH10198561A JP H10198561 A JPH10198561 A JP H10198561A JP 10031905 A JP10031905 A JP 10031905A JP 3190598 A JP3190598 A JP 3190598A JP H10198561 A JPH10198561 A JP H10198561A
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ゼット．エヌ．カイ ジョージ
H Shell Johnathan
エィチ．シエル ジョナサン
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Abstract

(57)【要約】 【課題】 データプリフェッチによるデータへのアクセ
スの改善。 【解決手段】 アドレスに応答してデータを出力し、予
測されたターゲットデータアドレスを含むプリフェッチ
要求を受けるようにも動作し得るメモリシステム２０を
含むマイクロプロセッサ１２は、第一の長さの第一の複
数のエントリと第二の長さの第二の複数のエントリを含
むロードターゲット回路５６も含む。第一の複数のエン
トリは、エントリを対応する第一の複数のデータフェッ
チ命令に対応させる値（ＡＤＤＲＥＳＳ ＴＡＧ）と、
対応する予測ターゲットデータアドレスを示す値（ＰＯ
ＩＮＴＥＲ Ａ）を含む。第二の複数のエントリも、そ
れを対応する、プリフェッチ要求を発することが望まし
くない、第二の複数のデータフェッチ命令に対応させる
値（ＡＤＤＲＥＳＳ ＴＡＧ）を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はマイクロプロセッサ
技術に関するものであり、更に詳しくはプリフェッチの
望ましさに関連するエントリのあるロードターゲットバ
ッファを具現するマイクロプロセッサ回路、システム、
および方法に関するものである。
【０００２】
【従来の技術】マイクロプロセッサ技術は早いペースで
進歩し続けており、設計のすべての側面に考慮が払われ
ている。性能については、種々の関連および非関連のマ
イクロプロセッサ回路の速度および動作を改善すること
によりマイクロプロセッサ全体の、より早い速度が達成
されている。たとえば、動作効率が改善されている一つ
の領域は、並列と故障命令の実行を行えるようにするこ
とによって行われる。もう一つの例として、命令、デー
タの一方または両方を含む情報に対して、より早く、よ
り大きなアクセスが行えるようにすることによっても、
動作効率は改善される。本発明は主としてこのアクセス
能力を目指しており、更に詳しくはデータロード動作ま
たはデータ記憶動作に応答してこのようなデータをプリ
フェッチすることによりデータに対するアクセスを改善
することを目指している。
【０００３】情報に対するアクセス時間を改善すること
を目指している最新式のコンピュータシステムでの非常
に一般的な一つのアプローチは、システムの中に一つ以
上のレベルのキャッシュレベルを含めることである。た
とえば、キャッシュメモリをマイクロプロセッサ上に直
接形成すること、マイクロプロセッサが外部キャッシュ
メモリにアクセスすること、の一方または両方を行える
ようにする。通常、最低のレベルのキャッシュ（すなわ
ち、アクセスすべき最初のキャッシュ）は、階層構造で
それより上のキャッシュ（一つまたは複数）より小さ
く、早く、そして与えられたメモリの階層構造の中のキ
ャッシュ数は変わり得る。いずれにしても、キャッシュ
階層構造を使用するとき、情報アドレスが発せられると
き、アドレスを通常、最低レベルのキャッシュ宛てとす
ることにより、そのアドレスに対応する情報がそのキャ
ッシュに記憶されているか、すなわちそのキャッシュに
「ヒット」があるが調べる。ヒットが起きると、アドレ
ス指定された情報がキャッシュから検索され、メモリ階
層構造の中でより高位のメモリにアクセスする必要は無
い。ここで、より高位のメモリはヒットキャッシュメモ
リに比べて多分アクセスが遅い。これに反して、キャッ
シュヒットが生じなかった場合には、キャッシュミスが
生じたと言われる。次にこれに応じて、問題のアドレス
が次の、より高位のメモリ構造に呈示される。この次
の、より高位のメモリ構造がもう一つのキャッシュであ
る場合には、もう一度ヒットまたはミスが生じ得る。各
キャッシュでミスが生じた場合には、結局プロセスはシ
ステム内の最高位のメモリ構造に達し、その点で、その
メモリからアドレス指定された情報を検索することがで
きる。
【０００４】
【発明が解決しょうとする課題】キャッシュシステムが
存在するとした場合、速度を増大するためのもう一つの
従来技術の手法では、キャッシュシステムと組み合わせ
て、情報のプリフェッチが行われる。プリフェッチと
は、投機的検索、または情報検索の準備であって、情報
が外部メモリのような高位のメモリシステムから検索さ
れてキャッシュに入り、次の後続のクロックサイクル後
のある点で、予想される事象に対してマイクロプロセッ
サが検索された情報を必要とするものと想定している。
この点で、ロードの場合の方が多分、検索に関連してよ
り多く考えられるが、プリフェッチはデータの記憶にも
関連し得る。更に詳しく述べると、検索されたデータを
マイクロプロセッサが使用し得るように特定のデータが
検索される場合に、ロードが行われる。しかし、記憶動
作では、まず一群のデータが検索され、その群の一部が
上書きされる。更に、記憶質問のようないくつかの記憶
動作は、実際にデータを検索することはしないで、近づ
いている事象に対してマイクロプロセッサの外部のリソ
ースを用意する。この事象が情報をそのリソースに記憶
する。この「従来の技術」および後に続く「発明の実施
の形態」の目的のため、これらの各場合をプリフェッチ
の型と考えるべきである。いずれにしても、データを投
機的に検索してオンチップキャッシュに入れるプリフェ
ッチの場合に、プリフェッチを生じた予想された事象が
実際に生じると、プリフェッチされた情報は既にキャッ
シュに入っているので、キャッシュからフェッチするこ
とができ、高位のメモリシステムからそれを捜し求める
必要は無い。換言すれば、実際のフェッチが必要になっ
た場合、プリフェッチによりキャッシュミスの危険性が
低下する。
【０００５】
【課題を解決するための手段】上記の手法のもとで、本
発明者はマイクロプロセッサの中にロードターゲットバ
ッファ（ＬＴＢ）を設ける。このロードターゲットバッ
ファは、ある実施例ではプリフェッチのためのアドレス
として使用すべきデータのアドルスを予測し、更に他の
実施例ではプリフェッチの望ましさに基づき、更にある
場合にはデータフェッチパターンの挙動に基づき異なる
長さのエントリを含む。したがって以下、種々の従来技
術の考慮点に対処する種々の実施例、および熟練した当
業者が確かめ得るその他の側面を示す。
【０００６】一実施例では、アドレスに応答してデータ
を出力するためのメモリシステムが提供される。メモリ
システムは、予測されたターゲットデータアドレスをそ
なえるプリフェッチ要求を受けるようにも動作し得る。
マイクロプロセッサには、ロードターゲット回路も含ま
れる。ロードターゲット回路は第一の長さの第一の複数
のエントリと第二の長さの第二の複数のエントリとを含
む。第一の複数のエントリの各々は、エントリを対応す
る第一の複数のデータフェッチ命令に対応させるための
値をそなえる。更に、第一の複数のエントリの各々は、
対応する予測されたターゲットデータアドレスを表示す
るための値をもそなえる。第二の複数のエントリの各々
も、第二の複数のエントリの各々を対応する第二の複数
のデータフェッチ命令に対応させるための値をそなえ
る。しかし、第二の複数のデータフェッチ命令の各々
は、それに対してプリフェッチ要求を発することが望ま
しくない型のデータフェッチ命令である。他の回路、シ
ステム、および方法も開示され、特許請求される。
【０００７】
【発明の実施の形態】図１には、全体が１０で表された
本発明の実施例によるマイクロプロセッサに基づくシス
テムのブロック図を示す。システム１０にはマイクロプ
ロセッサ１２が含まれており、マイクロプロセッサ１２
はバスＢをそなえている。図１２に関連して後で説明す
るように、バスＢは種々の外部装置に接続され得る。し
かし、実施例に対する状況を与える目的で、外部メモリ
１４だけがバスＢに接続されるものとして示されてい
る。付加的な品目については後で説明する。マイクロプ
ロセッサ１２はマイクロプロセッサ構造の種々の異なる
型を表すことができることに注意すべきである。熟練し
た当業者は、多数のこのような構造を知っているか、確
認することができる。しかし、この点で、図１の構成要
素に関連する以外のこのようなマイクロプロセッサに関
連する詳細は、説明を簡略にするために図示も、説明も
しない。
【０００８】図１のブロックでマイクロプロセッサ１２
には、当業者に知られている仕方のメモリ階層構造、す
なわち最低位の記憶システムから始まって、より高位の
記憶システムに向かうデータを読み書きする階層構造が
含まれている。このようなシステムの最低レベルには、
０レベルのデータキャッシュ回路があり、これは図１で
はＬ０データキャッシュ１６として示されている。「Ｌ
０」表示は当業者には知られているようにメモリ階層構
造の事柄を示す。詳しく述べると、低い数字が表示され
たキャッシュ回路は一般に、後で説明するＬ１およびＬ
２のデータキャッシュ回路のようなより高い数字の名称
をそなえたキャッシュ回路に比べて（後で説明する）マ
イクロプロセッサパイプラインの実行ユニットにより近
い。更にキャッシュの数字名称は、キャッシュから読ん
だり書いたりするときにキャッシュが通常アクセスされ
る上がっていく順番の表示を与える。このように、この
ようなアクセスはまずＬ０キャッシュに対して行われ、
そのキャッシュに対してキャッシュミスが生じた場合に
は、Ｌ１キャッシュに対するアクセスが続いて行われる
というようにメモリ階層構造を通っていき、ついにキャ
ッシュまたは他のメモリ構造にヒットが見出される。本
実施例ではＬ０データキャッシュ１６は、１６バイトの
ブロックで合計１Ｋバイトのデータを記憶するように動
作することができる４個の部分からなるセット対応の
（４−ｗａｙ ｓｅｔ ａｓｓｏｃｉａｔｉｖｅ）キャ
ッシュであり、各部分は一度に６４ビット（すなわち、
８バイト）を出力するように動作できることが好まし
い。
【０００９】マイクロプロセッサ１２には更にＬ１デー
タキャッシュ１８が含まれている。Ｌ１データキャッシ
ュ１８はバス１９を介してＬ０データキャッシュ１６に
接続される。この場合も、「Ｌ１」という名称はこのキ
ャッシュがメモリ階層構造でＬ０データキャッシュ１６
に比べて高位にあるということを必ず示す。本実施例で
はＬ１データキャッシュ１８は、３２バイトのブロック
で合計８Ｋバイトのデータを記憶するように動作するこ
とができる２個の部分からなるセット対応のキャッシュ
であり、各部分は一度に１２８ビット（すなわち、１６
バイト）を出力するように動作できることが好ましい。
【００１０】システム１０には、Ｌ２統合キャッシュ２
０も含まれている。Ｌ２統合キャッシュ２０は、３２バ
イトのサブブロックをそなえた６４バイトのブロックで
合計６４Ｋバイトのデータを記憶するように動作するこ
とができる４個の部分からなるセット対応のキャッシュ
であり、各部分は一度に２５６ビット（すなわち、３２
バイト）を出力するように動作できることが好ましい。
Ｌ２キャッシュを統合キャッシュと呼ぶのは、データを
記憶する他に他の情報も記憶するということを意味する
ということに注意すべきである。詳しく述べると、後で
示すように、Ｌ２統合キャッシュ２０はアドレス変換情
報の他に、命令も記憶する。しかし、代替実施例では、
情報の型（一つまたは複数）が変わり得るということに
注意すべきである。いずれにしてもこのときデータに対
して、Ｌ０データキャッシュ１６からＬ１データキャッ
シュ１８に、そしてＬ２統合キャッシュ２０へとメモリ
階層構造が形成されるということに注意すべきである。
したがって、Ｌ２統合キャッシュ２０のアドレス指定を
生じ得る第一の発生源は、Ｌ１データキャッシュ１８の
ミスに応答するＬ１データキャッシュ１８である。Ｌ１
データキャッシュ１８のミスはＬ０データキャッシュ１
６のミスから生じる。更にキャッシュミスを生じた各フ
ェッチの場合、この階層構造の次の、より高いレベルで
データが捜し求められる。したがって、Ｌ２統合キャッ
シュ２０でミスが生じた場合には、データは外部メモリ
１４からアドレス指定される。Ｌ２統合キャッシュ２０
にはアクセス制御器２２も含まれていることにも注意す
べきである。後で詳細に説明するように、アクセス制御
器２２はＬ２統合キャッシュ２０にアクセスするように
という要求を受ける。ここでそれらの要求は、Ｌ２統合
キャッシュ２０から情報をフェッチまたはプリフェッチ
するためのものである。
【００１１】Ｌ２統合キャッシュ２０に関連する図１に
示された他の情報径路について説明する前に、バスＢに
向かう上向きの図１の説明を完了するものとして、Ｌ２
統合キャッシュ２０は更にバス２４を介してバスインタ
フェースユニット（ＢＩＵ）２６に接続され、ＢＩＵ２
６はバスＢに接続される。前に示唆したように、バスＢ
によりマイクロプロセッサ１２からの外部アクセスが可
能となり、したがってマイクロプロセッサ１２と外部メ
モリ１４等のマイクロプロセッサ外部の他の要素との間
の通信を制御し、遂行することができる。熟練した当業
者には明らかなように、外部メモリ１４はメモリ階層構
造でＬ２統合キャッシュ２０より高位である（そしても
ちろん、Ｌ１データキャッシュ１８およびＬ０データキ
ャッシュ１６よりも高位である）。もう一つの例とし
て、バスＢと主メモリ１４との間に外部キャッシュを接
続してもよい。このようにして、マイクロプロセッサ１
２はこのような外部キャッシュと通信することができ
る。更にもう一つの例として、マイクロプロセッサ１２
は多マイクロプロセッサシステムで他のマイクロプロセ
ッサと通信してもよい。たとえば、それらの他のマイク
ロプロセッサのオンチップメモリと通信してもよい。い
ずれにしても、これらの外部装置は例としてのものであ
り、この点で、マイクロプロセッサ１２の外部の付加的
な要素は簡単さのため詳細に説明しない。このような要
素の例は熟練した当業者は知っていたり、確かめること
ができる。
【００１２】上記のように、Ｌ２統合キャッシュ２０も
命令を記憶する。これについては、Ｌ２統合キャッシュ
２０のアドレス指定を生じ得る第二の発生源はＬ１命令
キャッシュ２８である。詳しく述べると、Ｌ１命令キャ
ッシュ２８はバス３０を介してＬ２統合キャッシュ２０
に接続される。その名前が示すように、Ｌ１命令キャッ
シュ２８は（Ｌ１データキャッシュ１８にデータが記憶
されるのに対して）命令を記憶する。実施例では、Ｌ１
命令キャッシュ２８はＬ１データキャッシュ１８と同様
の構成と大きさになっており、したがって合計８Ｋバイ
トの情報を記憶するように動作することができる２個の
部分からなるセット対応のキャッシュであることが好ま
しい。ここでは、情報は３２バイトのブロックの命令で
あり、各部分は一度に１２８命令ビット（すなわち、１
６バイト）を出力するように動作することができる。
【００１３】Ｌ２統合キャッシュ２０のアドレス指定を
生じ得る第三の発生源はトランスレーション・ルックア
サイド・バッファ（ＴＬＢ）３２である。詳しく述べる
と、ＴＬＢ３２はバス３４を介してＬ２統合キャッシュ
２０に接続されている。実施例では、マイクロプロセッ
サの分野では普通に行われているように、論理命令アド
レスは対応する物理的アドレスに翻訳（ｔｒａｎｓｌａ
ｔｅ）される。このような状況においてＴＬＢ３２はい
くつかの既存の翻訳のテーブルを記憶しているので、後
続の時点にこのような翻訳にアクセスすることができ、
翻訳を再計算する必要は無い。更に、ＴＬＢ３２の探索
にミスがあった場合には、ＴＬＢ３２に結合されたハー
ドウェアは主メモリのページテーブルを通るテーブルウ
ォークを開始することにより、アドレス翻訳を決定す
る。これらの主メモリページテーブルは一部または全部
をＬ２統合キャッシュ２０に記憶してもよい。実施例で
は、ＴＬＢ３２は２５６エントリ、４個の部分からなる
セット対応のものであり、各行が単一の翻訳を記憶する
ような大きさになっていることが好ましい。
【００１４】図１に示すように異なるレベルのキャッシ
ュがあるが、このようなキャッシュは各々、仲裁回路３
６にも接続される。仲裁回路３６は、低位のキャッシュ
のミスに基づいて各キャッシュへの相次ぐアクセスの一
般的な動作を示すために含まれる。たとえば、上記のよ
うに、Ｌ０データキャッシュ１６へのキャッシュアクセ
スがキャッシュミスになった場合、Ｌ１データキャッシ
ュ１８がアクセスされ、次にＬ２統合キャッシュ２０が
アクセスされというようにして、以下同様に行われる。
したがって仲裁回路３６は、動作に対する仲裁制御を表
し、熟練した当業者は種々のやり方でこれを具現するこ
とができる。仲裁回路３６はＬ２統合キャッシュ２０の
アクセス制御器２２にも接続されていることに注意すべ
きである。このようにして、より低レベルのキャッシュ
のミスに基づいてＬ２統合キャッシュ２０に対するアク
セス要求が示されたとき、仲裁回路３６はこのアクセス
要求をアクセス制御器２２に与える。しかし、後で詳し
く説明するように、アクセス制御器２２は付加的な制御
レベルも表し、これによりこれらの要求は順位をつけて
表に並べられ、優先順位に基づいてＬ２統合キャッシュ
２０に再送出される。
【００１５】Ｌ２統合キャッシュ２０のアドレス指定を
生じ得る第四の発生源は、Ｌ２統合キャッシュ２０にス
ヌープ（ｓｎｏｏｐ）要求を出す任意の回路である。当
業者には知られているように、スヌープはメモリ階層構
造の異なるレベルを通してメモリの一貫性を確実にする
機能である。スヌープ要求はマイクロプロセッサの内部
または外部で発生することができる。通常、スヌープ
は、メモリシステムの一つ以上のレベルに対するアドレ
スを示すことにより行われる。図１でこの機能は、ＢＩ
Ｕ２６から仲裁回路３６へのスヌープアドレス入力とし
て示されている。仲裁回路３６は図１のキャッシュ構造
のいずれかにスヌープアドレスを示すことができる。各
キャッシュには、一貫性プロトコルを具現するというよ
うな当業者には知られている要因に応じて種々の仕方で
スヌープアドレスに応答するように指示することができ
る。たとえば、スヌープアドレスに対応する情報を記憶
しているか確かめることだけを行うようにキャッシュに
指示することができる。もう一つの例として、スヌープ
アドレスに対応する情報をそなえていれば、このような
情報を出力するようにキャッシュに指示することができ
る。更にもう一つの例として、スヌープアドレスに対応
する情報をそなえていれば、このような情報を無効にす
るようにキャッシュに指示することができる。いずれに
してもスヌープアドレスは、Ｌ２統合キャッシュ２０に
対する更にもう一つの潜在的なアドレスとなる。
【００１６】マイクロプロセッサ１２のアドレス指定可
能なメモリ階層構造の種々の構成要素を示したが、次
に、メモリ階層構造からのアドレス指定可能な情報を必
要とするマイクロプロセッサの構成要素について説明す
る。これについては、マイクロプロセッサ１２には全体
を３８で表したパイプラインが含まれる。パイプライン
３８を使用して、複合命令セットコンピュータ（ＣＩＳ
Ｃ：ｃｏｍｐｌｅｘ ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ
ｃｏｍｐｕｔｅｒ）で命令を受けて、処理することが
できる。パイプライン３８は４０から５０までの偶数の
参照番号を付した６段階をそなえるものとして例示され
ている。４０から５０までの各段階は、いくつかの点に
おいて、当業者には知られている段階（一つまたは複
数）を表しており、異なる構成の中では名前や機能が異
なることがあり得る。したがって、以下の説明は例を示
すものであり、発明の実施例を限定するものではない。
パイプライン３８について一般的に注意すべきことは命
令を開始段で受けるということである。本例では、開始
段は命令フェッチ段４０である。命令フェッチ段４０に
は、ブランチターゲットバッファ（ＢＴＢ）４１が含ま
れる。ブランチターゲットバッファ（ＢＴＢ）４１は、
当業者には知られているようにブランチ命令の状況で命
令のフェッチを助ける。段４０による命令フェッチは、
上記のようなＬ１命令キャッシュ２８からの第一のレベ
ルで行われる。命令フェッチによっては、特にメモリ階
層構造システムのより遅い構成要素にアクセスするため
に、１クロックサイクルより長い間、パイプラインを停
止させることがあり得るということに注意すべきであ
る。代表的には、受信された命令はその後、一つ以上の
復号段４２で復号される。したがって、パイプラインに
は整数個の復号段が含まれ得るが、パイプライン３８に
は例としてこのような復号段４２が一つしか含まれてい
ない。通常、復号プロセスは多段（すなわち、多クロッ
ク）プロセスであることは理解されるはずである。復号
段４２（一つ以上の段）はより複雑な命令を伸長して、
本明細書でマイクロオペレーションコードと呼ぶ一つ以
上の簡単なオペレーションとする。これらのマイクロオ
ペレーションコードは、代表的には単一の実行クロック
で実行させることができる。マイクロオペレーションコ
ードは構成や製造者により異なる名前が付けられている
ことに注意すべきである。たとえば、テキサスインスツ
ルメント社の規格では、マイクロオペレーションコード
はアトミックオペレーション（ＡＯｐ）と呼ばれる。こ
れらのＡＯｐは全体として完成すれば、そのオプコード
とオペランドがある場合にはそれらを含む命令セット命
令の完成と卒業を表す。ＡＯｐはいくつかのＲＩＳＣ命
令とほぼ同等であるので、マイクロプロセッサの種々の
部分に接続されて、復号された命令の実行を次に開始す
るコードであることに注意すべきである。したがって、
ＡＯｐは他の構成でＲＯｐ、μＯｐ、またはＲＩＳＣ８
６命令と呼ばれるものと同等である。
【００１７】復号段４２からマイクロオペレーションコ
ードが発生すると、スケジュール段４４がマイクロプロ
セッサの対応する適当な実行ユニットに対してそれらの
コードを指定する。いくつかの協定では、スケジュール
段は各マイクロオペレーションコードのそれの実行ユニ
ットへの発行と呼ばれる。たとえば、マイクロプロセッ
サに三つの実行ユニット（たとえば、演算ユニット、ロ
ード／記憶ユニット、および浮動小数点ユニット）が含
まれている場合には、対応する各実行ユニットは３個以
内のマイクロオペレーションコードの群を形成して、単
一のクロックサイクルでの実行に対して割り当てること
ができる。実際には、たとえば、演算ユニットが１個よ
り多く、ロード／記憶ユニットが１個より多いというよ
うにして、マイクロプロセッサが３個より多い実行ユニ
ットを含むことがあり得る。このような場合には、単一
のクロックサイクルで実行すべきマイクロオペレーショ
ンコードの数をそれに応じて増大することができる。本
明細書で使用する用語として、マイクロオペレーション
コードの群はその大きさにかかわらず、「マシンワー
ド」と呼ばれる。このようなマシンワードが実行リソー
ス当たり５０ビット以上を必要とすることもまれでない
ので、三つの実行ユニットをそなえたマイクロプロセッ
サは幅が１５０ビットのオーダのマシンワードに応答し
て動作することがあり得る。
【００１８】スケジュール段４４に続く段の説明をする
前に、マシンワードは上記の代わりとして異なる発生源
から、すなわちマイクロプログラムメモリ５２から来る
ことがあるということにも注意すべきである。マイクロ
プログラムメモリはこの分野ではマイクロＲＯＭと呼ば
れることが多い。マイクロプログラムメモリ５２は一般
に、マシンワードの種々の列（ｔｈｒｅａｄ）で予めプ
ログラミングされたＲＯＭである。マイクロプログラム
メモリ５２の出力は、スケジュール段４４の出力と同様
にマルチプレクサ５４の入力として接続される。その結
果として、ここでは詳細に説明する必要のない種々の制
御信号に応答してマルチプレクサ５４は、スケジュール
段４４からのマシンワードではなくてマイクロプログラ
ムメモリ５２からのマシンワードを次の後続の段に与え
る。更に詳しく述べると、マイクロプログラムメモリ５
２に対するエントリポイントアドレスを発生することが
できる。この場合、このような列の最初のマシンワード
が出力され、次に後続の各クロックサイクルの間に列の
中の後続のマシンワードを出力することができる。した
がって、このプロセスを繰り返すことにより、マイクロ
プログラムメモリ５２からの全体の列の中の一つの列が
パイプライン３８の残りに送られる。パイプライン３８
の残りは次にマイクロプログラムメモリの列の中の各マ
シンワードを実行し、完了することができる。
【００１９】マルチプレクサ５４の後のオペランドフェ
ッチ段４６は、現在発せられているマシンワードの中の
マイクロオペレーションコードのいずれか一つ以上を実
行するために必要な任意のデータをフェッチする。代表
的にはこのデータには、レジスタまたはメモリからフェ
ッチされたオペランドが含まれる。メモリからデータを
検索する状況で、段４６はＬ０データキャッシュ１６に
接続され、そのキャッシュからデータを捜す。この場合
も、そのキャッシュレベルでミスが生じると、熟練した
当業者には明らかなように、より高位のレベル、たとえ
ばＬ１データキャッシュ１８、Ｌ２統合キャッシュ２
０、または外部メモリ１４からデータを捜す。命令フェ
ッチと同様に、いくつかのデータフェッチも１クロック
サイクルより長くパイプラインを停止させることがあ
る。
【００２０】実行段４８には、一つ以上の演算ユニッ
ト、一つ以上のロード／記憶ユニット、および浮動小数
点ユニットのような多数の実行ユニットが含まれる。こ
のような各ユニットに対して、ユニットはマシンワード
のそれに対応する部分を実行する。すなわち、各実行ユ
ニットはそれに割り当てられたマイクロオペレーション
コードでそれに対応する機能を遂行する。実行段４８の
一つ以上の実行ユニットがデータにアクセスすることも
ある。したがって、段４８はＬ０データキャッシュ１６
にも接続され、その接続により、マイクロプロセッサ１
２のメモリ階層構造でそのキャッシュより高位の付加的
なデータ記憶構造だけでなく、そのキャッシュにもアク
セスする。
【００２１】最後に、段５０は命令を卒業する。これは
命令を完了し、マイクロプロセッサの構成された状態に
対して、もしあればその命令の影響を及ぼすということ
を意味する。更に、命令の結果があれば、それがレジス
タファイルのようなある記憶装置に書き込まれる。この
最後の動作は一般にライトバック（ｗｒｉｔｅ ｂａｃ
ｋ）と呼ばれ、ときにはパイプラインの最終段の一部で
ないが、命令の卒業と同時に生じる機能と考えられる。
【００２２】以上の説明から熟練した当業者には明らか
なように、マイクロプロセッサ１２にはそのメモリ階層
構造からの情報にアクセスできる種々の回路が含まれ、
その情報はデータ、命令、またはアドレス翻訳テーブル
のいずれであってもよい。ここまで説明したアクセスは
このような情報の実際のフェッチを処理する。すなわ
ち、その情報がパイプライン３８に直接フェッチされる
情報の検索を処理する。代表的には、フェッチされた情
報は、それがフェッチされたサイクルの直後のクロック
サイクルで作用を受ける。たとえば、命令フェッチ段４
０により第一のクロックサイクルでフェッチされた命令
は、第一のクロックサイクルに続く次のクロックサイク
ルに復号段４２により復号することができる。もう一つ
の例として、第一のクロックサイクルにデータフェッチ
段４６によりフェッチされるデータは、第一のクロック
サイクルに続く次のクロックサイクルに、実行段４８の
実行ユニットが使用することができる。最後に、注意す
べきことは、上記のアクセスの型は説明のためのもので
あり、アクセスの他の型も熟練した当業者は確かめるこ
とができる。たとえば、ある命令は、パイプラインの種
々の異なる段階のいずれかにあるとき、メモリの階層構
造にアクセスして、情報をパイプラインにフェッチする
ことができる。更に、上記のパイプライン３８の説明は
単に例示のためのものである。したがって当業者には知
られているように、他の型のパイプライン構成の種々の
パイプライン段を通るときに、命令は情報をパイプライ
ンにフェッチすることができる。
【００２３】フェッチによる情報のアクセスについて説
明してきたが、システム１０には、フェッチではなくて
プリフェッチを必要とする情報アクセスに関する種々の
回路および方法も含まれる。プリフェッチがフェッチと
異なるのは、プリフェッチされた情報は受信するとすぐ
に情報に作用する必要が実際にあるので、検索されるの
ではなくて投機的に検索されるという点である。本実施
例では、後で説明するようにシステム１０のメモリ階層
構造を通る実効アクセス時間を短縮するためにプリフェ
ッチが使用される。更に、上記の「従来の技術」で説明
したように、プリフェッチはロード、データ記憶、また
は記憶質問のような場合に関係し得る。いずれにしても
この点で、後の実施例の理解を容易にするため、前置き
の説明を行う。前に述べたように、外部メモリ１４に記
憶される情報は種々のキャッシュにも記憶され、異なる
キャッシュを特徴付けているのは、一部はメモリ階層構
造の中でのそれらの位置と、与えられたキャッシュが記
憶する情報の型である。プリフェッチの場合、マイクロ
プロセッサ１２の中の種々の回路（それらの回路につい
ては後で説明する）の中の一つがプリフェッチを希望す
ると、要求する回路は所望の情報に対応するプリフェッ
チ要求を発する。後で詳細に述べるように、プリフェッ
チ要求には少なくとも所望の情報のアドレスと所望の情
報の大きさについての何らかの表示（たとえば、バイト
数）が含まれることが好ましい。実施例ではプリフェッ
チ要求が、より低レベルのキャッシュ構造ではなくて、
Ｌ２統合キャッシュ２０に直接結合されることに注意す
べきである。換言すれば、フェッチ要求と異なりプリフ
ェッチ要求は、その要求により捜される特定の型の情報
を記憶しているかも知れない最低レベル（一つまたは複
数）のキャッシュにはアクセスしない。このアプローチ
が行われる理由は、実施例ではＬ２統合キャッシュ２０
はその情報が下方包括的であるからである。換言すれ
ば、Ｌ２統合キャッシュ２０より下位のキャッシュ内の
どの情報もＬ２統合キャッシュ２０にも記憶されている
からである。たとえば、Ｌ１データキャッシュ１８が情
報のキャッシュ列を記憶する場合には、その同じ情報が
Ｌ２統合キャッシュ２０にも記憶される。したがって、
プリフェッチ動作がＬ２統合キャッシュ２０に発せられ
てキャッシュミスになった場合、それより低位のキャッ
シュはどれも要求された情報を記憶していないこともわ
かるので、プリフェッチ動作を続行して、チップ上の情
報をＬ２統合キャッシュ２０に入れることが有益であ
る。一旦情報がチップ上にもたらされると、その後、そ
の情報が必要になった場合、より容易にアクセスできる
（すなわち、少なくともＬ２統合キャッシュ２０でアク
セスできる）ので、外部アクセスは必要でない。したが
って、これに関して注意すべきことは、プリフェッチの
利点のほとんどはプリフェッチされたデータをオンチッ
プで持ってくることにより行われる。換言すれば、プリ
フェッチが無くて、その情報に対するフェッチが後で発
せられ、その情報をオフチップで検索しなければならな
い場合には、このアクセスのために多数のクロックサイ
クルが必要になると思われる。しかし、情報をオンチッ
プでプリフェッチすることにより、オンチップキャッシ
ュの中の少なくとも１個から情報を入手することができ
る。したがって、その情報にアクセスするための時間
は、オフチップアクセスで必要とされる時間に比べてか
なり短くなる。更に、プリフェッチ動作がＬ２統合キャ
ッシュ２０に発せられてキャッシュヒットになった場
合、情報はＬ２統合キャッシュ２０から入手でき、Ｌ２
統合キャッシュ２０に比べて階層構造でより低位のキャ
ッシュからさえも入手できることがわかっている。した
がって、いずれの位置でも、オフチップリソースから情
報を検索しなければならない場合に比べて比較的短い期
間内に、情報にアクセスすることができる。この好まし
い動作の付加的な利点については、後で説明する。いず
れにしても、付加的な介在無しに、一旦プリフェッチ要
求がＬ２統合キャッシュ２０に示されると、Ｌ２統合キ
ャッシュ２０がその情報を記憶していることを一般的に
確かめることができるか、またはその情報をより高位の
レベルのメモリから検索してＬ２統合キャッシュ２０に
入れることができる。代替案として、プリフェッチされ
た情報をマイクロプロセッサ１２の中の何か他のリソー
スに、たとえば一群のプリフェッチバッファの中に記憶
してもよい。ここで、それらのバッファはＬ２統合キャ
ッシュ２０の一部であるか、または別個の構造である。
いずれにしても、一旦情報がプリフェッチされれば、そ
して投機的プリフェッチが正しければ、すなわち、その
情報がその後実際のフェッチに必要であれば、これはキ
ャッシュ（Ｌ２統合キャッシュ２０）または他のオンチ
ップリソースからアクセス可能であるので、情報に対す
る実効アクセス時間が最小化される。
【００２４】プリフェッチの上記の説明で更に注意すべ
きことは、次のような、本実施例が扱う二つの考慮すべ
き問題が生じるということである。第一に、どの回路が
プリフェッチを発するかという考慮すべき問題がある。
第二に、プリフェッチ情報のアクセスは付加的な介在無
しに上記のようにしてＬ２統合キャッシュ２０に対して
進むと前に述べたが、後で詳しく説明するように本実施
例は場合によってはプリフェッチ機能で介在する回路お
よび方法を提供する。
【００２５】上記したように、実施例では種々の回路が
プリフェッチを発し得る。これに関してまず注意すべき
ことは、実際のフェッチを発し得る上記の回路のいくつ
かはプリフェッチ要求も発し得るということである。た
とえば、実行段４８はデータに対するプリフェッチ要求
を、たとえばそれの一つ以上のロード／記憶ユニットの
動作により発することができる。もう一つの例として、
当業者にはＢＴＢは命令に対する実際のフェッチを発す
る（すなわち、直ちに復号等を行うためパイプラインに
配置するために実際のフェッチを発する）ことが知られ
ているが、本実施例では命令フェッチ段４０のＢＴＢ
（ブランチターゲットバッファ）４１もプリフェッチ要
求を発することができるので、一つ以上の命令がＬ２統
合キャッシュ２０にプリフェッチされる。これについて
は、本発明と出願人が同じで、 に出願され、ここに引用
されている米国特許出願第 号、「マイクロプ
ロセッサにおけるブランチ予測とキャッシュプリフェッ
チの組み合わせ」（Ｃｏｍｂｉｎｅｄ Ｂｒａｎｃｈ
Ｐｒｅｄｉｃｔｉｏｎ Ａｎｄ Ｃａｃｈｅ Ｐｒｅｆ
ｅｔｃｈ Ｉｎ Ａ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）
（代理人処理番号ＴＩ−２４１５４）を参照できる。マ
イクロプロセッサ１２には、プリフェッチ要求を発する
ことができる付加的な回路が含まれる。詳しく述べると
マイクロプロセッサ１２には更に、Ｌ２統合キャッシュ
２０に接続されたロードターゲットバッファ（ＬＴＢ）
５６も含まれる（ただし代替実施例では、それが発する
プリフェッチ要求はどこか他の所に、たとえば、より低
レベルのキャッシュ（一つまたは複数）に接続すること
ができる）。この点で、そして前置きとして注意すべき
ことはＬＴＢ５６に、あるデータフェッチ命令のアドレ
ス、およびそれらの命令により将来、どのデータが使用
されるかに基づくマイクロプロセッサ１２による予測が
含まれる。このようにして、一旦データフェッチ命令自
身がパイプライン３８にフェッチされると、ＬＴＢ５６
を使用してデータフェッチ命令に対応するエントリをそ
なえているか判定する。そうであれば、その予測および
多分、データフェッチ命令に対応する他の情報に基づい
て、ＬＴＢ５６はＬ２統合キャッシュ２０にプリフェッ
チ要求を発することができる。他の介在無しに、Ｌ２統
合キャッシュ２０から始まってメモリ階層構造を通って
上向きに伝搬するプリフェッチ動作によりプリフェッチ
要求に応答するので、データが現在オンチップである
（そのキャッシュの一つの中にある）と確認されるか、
またはそれがプリフェッチ要求に応答してマイクロプロ
セッサ上に検索することができる。したがって、一旦検
索された場合、命令がパイプライン３８を通るときにデ
ータフェッチ命令がデータを要求すれば、データは後続
の使用に利用できる。他の介在が無い場合にプリフェッ
チ要求に応答してプリフェッチ動作が行われるというこ
とを少し前に説明した。しかし、これについては場合に
よって、要求に応答するプリフェッチ動作は他のシステ
ムパラメータに基づいて抑制または変形することができ
る。このようなシステムの更に詳しい情報については、
本発明と出願人が同じで、本発明と同じ日に出願され、
ここに引用されている米国特許出願第 号、「マイクロプ
ロセッサに基づくシステムでプリフェッチ処理のための
回路、システム、および方法」（Ｃｉｒｃｕｉｔｓ，Ｓ
ｙｓｔｅｍｓ，ＡｎｄＭｅｔｈｏｄｓ Ｆｏｒ Ｐｒｅ
ｆｅｔｃｈ Ｈａｎｄｌｉｎｇ Ｉｎ Ａ Ｍｉｃｒｏ
ｐｒｏｃｅｓｓｏｒ−Ｂａｓｅｄ Ｓｙｓｔｅｍ）（代
理人処理番号ＴＩ−２４１５３）を参照できる。
【００２６】ＬＴＢ５６はデータフェッチ命令によって
フェッチすべきデータのアドレスを予測する。説明の目
的で、このデータをターゲットデータと呼び、そのアド
レスをターゲットデータアドレスと呼ぶことにする。Ｌ
ＴＢ５６の予測に応答して、データフェッチ命令が実行
される前に、ターゲットデータアドレスのターゲットデ
ータをマイクロプロセッサチップ上のキャッシュ（たと
えば、Ｌ２統合キャッシュ２０）または他のメモリ構造
にプリフェッチすることができる。したがって、その後
データフェッチ命令がテータを要求すると、何か外部記
憶装置からデータをフェッチしないで、オンチップキャ
ッシュまたはメモリ構造からデータをフェッチすること
ができる。換言すれば、このようにしてプリフェッチす
ることにより、キャッシュミスのコストが低減されるの
で、マイクロプロセッサの効率が向上する。しかし、プ
リフェッチの利点があるとして、この利点が実現される
のは、ＬＴＢが与えられたデータフェッチ命令に対する
データパターンを正確に予測できる場合だけである。後
で詳細に説明するように、本実施例は種々の複雑なデー
タパターンに対して正確な予測を与えることにより従来
の技術を改善する。
【００２７】少なくとも現在の出版物は科学分野のソフ
トウェアを対象とした簡単なロードターゲットの予測に
ついて論じており、したがって、このようなソフトウェ
アでしばしば出会うデータ構造を対象としている。これ
と異なり、本発明者は業務のためのデータレコード処理
ソフトウェアは科学および技術のソフトウェアと異な
る、かなり異なる型のデータ構造を含むことを認識し
た。したがって、現在のＬＴＢはこのような異なるデー
タ構造に対して良好に適合していない。したがって本発
明者は本明細書で、データレコード処理ソフトウェアに
対して特に有益なターゲットデータのプリフェッチを許
容する種々の実施例を示す。レコード処理ソフトウェア
とはレコード集約的なプログラムを表わそうとしてい
る。レコードのファイル内の各レコードに対して、命令
のループが繰り返されることが多い。この概念を更に導
入するために、図２ａは全体を６０で表した簡単なレコ
ードを示しており、このレコードには例として６０ａか
ら６０ｅまでの５個のフィールドが含まれている。もち
ろん、これより少ない数またはより多い数のフィールド
を使用してもよく、それらのフィールドの主題は非常に
変化してもよい。図２ａの例は、後の説明のために一般
的な状況を示している。レコード６０の最初のフィール
ド６０ａはＥＭＰＬＯＹＥＥ ＮＡＭＥ（従業員の氏
名）を表し、残りのフィールドはその従業員の属性を指
定する。詳しく述べると、第二のフィールド６０ｂはそ
の従業員のＩ．Ｄ．ＮＵＭＢＥＲ（ＩＤ番号）を表し、
第三のフィールド６０ｃはその従業員のＨＯＵＲＬＹ
ＷＡＧＥ（時給）を表し、第四のフィールド６０ｄはそ
の従業員のＨＯＵＲＳ ＷＯＲＫＥＤ ＦＯＲ ＴＨＥ
ＰＡＳＴ ＭＯＮＴＨ（先月の労働時間）（以後ＨＯ
ＵＲＳ ＷＯＲＫＥＤ（労働時間）と略す）数を表す。
第五のフィールド６０ｅは、後でより良く理解できるよ
うに、フィールド６０ｃおよび６０ｄに基づくその従業
員に対するＰＡＹ ＤＵＥ（支払い賃金）を表す。
【００２８】後の説明に対する背景を示すため、図２ｂ
は４個のレコード６２、６４、６６、および６８を示
す。これらは図２ａのレコード６０のフォーマットに従
っている。しかし、この場合も後の説明のための例を示
すため、レコード６２、６４、６６、および６８の各々
に対して特定の情報が与えられている。たとえば、レコ
ード６２には、ＥＭＰＬＯＹＥＥ ＮＡＭＥ（従業員氏
名）としてアベ・アダムス（Ａｂｅ Ａｄａｍｓ）、そ
のＩ．Ｄ．ＮＵＭＢＥＲ（ＩＤ番号）として１２３、そ
のＨＯＵＲＬＹ ＷＡＧＥ（時給）として６．５０ド
ル、そのＨＯＵＲＳＷＯＲＫＥＤ（労働時間）数として
１８５、そのＰＡＹ ＤＵＥ（支払い賃金）として１２
０２．５０ドルがリストされている。熟練した当業者
は、各フィールドのデータについて再度説明しなくて
も、レコード６４、６６、および６８の各々に対してど
のようにこのデータが示されているか理解できるはずで
ある。また、レコード６２、６４、６６、および６８に
示された実際の情報フィールドは虚構で作成されたデー
タに過ぎず、したがって、生死にかかわらず、いかなる
個人をも反映したものではない。
【００２９】本実施例がＬＴＢ技術に関連するものであ
るとして、ＬＴＢ５６の予測が充分な回数、正確である
場合には、ＬＴＢ５６の使用はマイクロプロセッサの効
率を改善する。これに関して、レコードフォーマットを
導入し、本発明者はデータレコードを処理するためのあ
る公知の手法の環境で予測が充分に許容できるようにす
るためのＬＴＢ５６の構成の仕方を理解した。図３はこ
のような手法の一つを紹介するものである。詳しく述べ
ると、データレコード処理ソフトウェアにより普通に使
用される一つの手法では、三つの別々のメモリエリアを
使用して、三つの異なるデータレコードの処理が重なり
合えるようにする。このプロセスを示すため、図３には
ＡＲＥＡ１、ＡＲＥＡ２、ＡＲＥＡ３と名付けられた三
つの、このようなメモリエリアが示されている。代表的
には、図３に関連して説明したやり方で使用されるＡＲ
ＥＡはメモリ内の別々のページであるが、メモリエリア
を供するための他の手法を使用してもよい。いずれにし
ても、三つのＡＲＥＡの中の各エリアの位置は、その開
始アドレスによりソフトウェアにはわかる。説明のため
の例を示すため、ＡＲＥＡ１はメモリのアドレス１２０
０で始まり、ＡＲＥＡ２はメモリのアドレス２２００で
始まり、ＡＲＥＡ３はメモリのアドレス５２００で始ま
るものとする。例示のため、種々のＡＲＥＡのアドレス
は熟練した当業者には理解されるように１６進数であ
る。
【００３０】一旦、図３のＡＲＥＡの位置がわかれば、
各ＡＲＥＡはすぐ後に説明するようにレコードファイル
のレコードの中の一つのレコードに対する一時的な作業
スペースとして使用される。例として図２ｂのレコード
を使用すると、各メモリＡＲＥＡは相次ぐレコードのた
めに使用される。更に、このようなＡＲＥＡの使用は次
のように重なり合う。図３でｔ１と示された第一の時点
に、ＡＲＥＡ１の開始アドレスである１２００から始ま
って、データレコードがＡＲＥＡ１にフェッチされる。
したがって本例では、図２ｂからのレコード６２がＡＲ
ＥＡ１にフェッチされる。第五のフィールド（すなわ
ち、ＰＡＹ ＤＵＥ（支払い賃金））が図３に示されて
いるが、その値は最初はレコードの中に無くて、後で説
明するように、後で計算されて、メモリに書き込まれる
ことに注意すべきである。また注意すべきことは、この
ようなレコード６２の入力は代表的には、別個のダイレ
クトメモリアクセス制御器（ＤＭＡ）等を使用するなど
して、中央処理装置（ＣＰＵ：ｃｅｎｔｒａｌ ｐｒｏ
ｃｅｓｓｉｎｇ ｕｎｉｔ）に負担をかけることなく行
われるということである。このようにして、ｔ１の間
に、ＤＭＡを使用して、ディスク記憶装置のようなある
記憶装置からレコード６２がフェッチされ、ＡＲＥＡ１
の開始アドレスである１２００から始まってＡＲＥＡ１
に入力される。図３でｔ２で示される第二の時点には、
データレコードがＡＲＥＡ２の開始アドレスである２２
００から始まってＡＲＥＡ２にフェッチされる。したが
って本例では、図２ｂからのレコード６４がＤＭＡを介
してＡＲＥＡ２に入力される。しかしｔ２の間で更に注
意すべきことは、レコード６４がＡＲＥＡ２に入力され
ている間に、ＡＲＥＡ１のレコード６２がＣＰＵによっ
て処理されつつあるということである。すなわち、レコ
ード６２のフィールドは、それらのフィールドのどれか
を読み出すため、そしてそれらのフィールドに情報を書
き込むためにプログラムコードが利用できる。その後、
図３でｔ３で示される第三の時点には、データレコード
がＡＲＥＡ３の開始アドレスである５２００から始まっ
てＡＲＥＡ３にフェッチされる。したがって本例では、
図２ｂからのレコード６６がＤＭＡを介してＡＲＥＡ３
に入力される。しかし、ＡＲＥＡ１とＡＲＥＡ２の両方
が既にレコードを受けているので、ｔ３の間で更に注意
すべきことは、ＤＭＡを介してレコード６６がＡＲＥＡ
３に入力されている間に、ＡＲＥＡ２のレコード６４が
処理されつつあり、ＡＲＥＡ１のレコード６２が出力さ
れつつあるということである。ＡＲＥＡ１のレコード６
２について更に詳しく述べると、注意すべきことは、こ
れもＤＭＡ等を使用することによりＣＰＵに負担をかけ
ることなくディスク記憶装置に出力されるということで
ある。
【００３１】ＡＲＥＡ１からＡＲＥＡ３のフォーマット
が与えられているが、それらのＡＲＥＡに記憶されたレ
コードの処理を続ける前に注意すべきことは、エリア当
たり一つのレコードの上記のフォーマットは例示のため
のものであるということである。したがって、代替案と
して、この性質のＡＲＥＡに対する、ある入力／出力は
ブロック状レコードによって行われる。この用語は当業
者には知られている。ブロック状レコードは、複数のレ
コードが単一のエリアに配置される場合を示す。ここ
で、それらの複数のレコードはブロックと呼ばれる。た
とえば、図３で、レコード６２および６４をＡＲＥＡ１
に記憶し、レコード６６および６８をＡＲＥＡ２に記憶
することができる。このように、以下に教示される種々
の概念から理解されるように、本実施例により異なるデ
ータパターンが実現され、収容することができる。
【００３２】ＡＲＥＡ１からＡＲＥＡ３の各ＡＲＥＡが
上記のようにしてレコードを受けた後、注意すべきこと
は、レコードのファイルの中の各レコードを処理しなけ
ればならないので、手順が続行されるということであ
る。このようにして、ｔ４で、レコードファイルの中の
次のレコードがＡＲＥＡ１に入力される。図３には示さ
れていないが、ｔ４の間に、図２ｂのレコード６８がＡ
ＲＥＡ１に入力される。更に、この同じｔ４の間に、レ
コード６４がＡＲＥＡ２から出力され、ＡＲＥＡ３のレ
コード６６が処理される。この手順が与えられると、熟
練した当業者には理解できるように、相次ぐレコードを
メモリ内で効率的に処理できるとともに、ディスク記憶
装置からの、そしてディスク記憶装置へのそれらのレコ
ードのアクセス時間を短縮できる。換言すれば、三つの
メモリエリアでなく、単一のメモリエリアだけを使用す
る場合には、単一のレコードがそのエリアに入力され、
処理された後、そのエリアから出力され、その後、次の
単一レコードについて同様のことが行われ、以下同様に
進められる。この後者の手順では、一つのレコードの入
力の時間、もう一つのレコードの処理の時間、更にもう
一つのレコードの出力の時間に重なりが無いので、多数
のレコードを処理するためには、かなり、より長い時間
が必要とされる。したがって、要するに、図３に示す手
法はレコード処理効率を改善する。しかし、更に、後で
説明するように、図３の手順がどのようにして検出され
てＬＴＢ５６に記録される予測可能性のレベルを生じる
かということも本発明者は理解した。上記のプロセスと
組み合わせてプリフェッチを使用することにより、マイ
クロプロセッサの効率を更に改善することができる。
【００３３】本実施例の説明を更に進める。次の表１
は、図２ｂのレコードを処理するための簡単な擬似コー
ドプログラムを示す。
【表１】 ＬＴＢ５６の構成の説明を進める前に、表１の擬似コー
ドに関連した付加的な注釈を加えることは有用である。
まず注意すべきことは、擬似コードとして表１のコード
は単なる一例に過ぎず、コードにより示される機能を遂
行するためにマイクロプロセッサが使用する実際のコー
ドは、形式、複雑さの一方または両方が異なり得るとい
うことである。いずれにしても、表１が示そうとしてい
ることは、種々のプログラムコード行がメモリの中のど
こかに記憶されるということと、プログラム行が図２ｂ
のレコードファイルの中の各レコードに対して種々の動
作を行うということである。プログラムコードのメモリ
記憶について注意すべきことは、表１は各プログラム行
に対するメモリアドレスをリスト表示したものであり、
アドレスはアドレス１０から始まり、相次ぐ命令毎に１
づつ大きくなる。したがって、この点以降、このような
各命令は表１のそのアドレスで表す。コードにより行わ
れる動作に対して表１の例は、各従業員が先月かせいだ
金額を計算するものである。すなわち、表１の例は図２
ａに示されたＰＡＹ ＤＵＥ（支払い賃金）フィールド
を計算するものである。詳しく述べるとＰＡＹ ＤＵＥ
（支払い賃金）は、各従業員のＨＯＵＲＬＹ ＷＡＧＥ
（時給）にその従業員のＨＯＵＲＳ ＷＯＲＫＥＤ（労
働時間）を乗算することにより計算される。更に詳しく
述べると、命令１１および１２はこれらの乗数の各々を
それぞれのレジスタにロードし、命令１３はそれらのレ
ジスタの乗算を行い、積を第三のレジスタに記憶する。
最後に、命令１３は結果を対応するレコードに対するＰ
ＡＹ ＤＵＥ（支払い賃金）フィールドに記憶させる。
もちろん、種々の付加的な動作を行うことはできるが、
本例は下記の原理を説明するのに充分なはずである。
【００３４】本発明者は次に、図３のメモリＡＲＥＡに
関連して観察され、そして本実施例に従ってＬＴＢ５６
により予測され得る動作のルーピングパターンについて
説明する。このルーピング手法を説明するために、図２
ｂのレコードの処理段を通って上記の擬似コードをたど
ってみる。Ｊ＝１に対する擬似コードについては、レコ
ード６２（すなわち、Ａｂｅ Ａｄａｍｓ）が処理され
る。命令１１はターゲットデータアドルス１２１４にあ
るＡｂｅのＨＯＵＲＬＹ ＷＡＧＥ（時給）のターゲッ
トデータをロードする。命令１２はターゲットデータア
ドレス１２１８にあるＡｂｅのＨＯＵＲＳ ＷＯＲＫＥ
Ｄ（労働時間）のターゲットデータをロードする。命令
１３は、これらの二つの乗数の積を計算し、これをレジ
スタＲＥＧ３に記憶させる。最後に命令１４は命令１３
により得られた積を、ＰＡＹ ＤＵＥ（支払い賃金）フ
ィールドに対応するメモリＡＲＥＡ位置、すなわちター
ゲットデータアドレス１２１Ｃに記憶させる。次に命令
１５によりＪが増大させられ、Ｊ＝２に対して、同じ命
令によりレコード６４（すなわち、Ｂａｒｒｙ Ｂａｒ
ｎｅｓ）に対するデータが処理される。したがってこの
場合も、命令１１がターゲットデータアドレス２２１４
にあるＢａｒｒｙのＨＯＵＲＬＹ ＷＡＧＥ（時給）の
ターゲットデータをロードする。命令１２は、ターゲッ
トデータアドレス２２１８にあるＢａｒｒｙのＨＯＵＲ
Ｓ ＷＯＲＫＥＤ（労働時間）のターゲットデータをロ
ードする。その後、積が計算され、ターゲットデータア
ドレス２２１Ｃに書き込まれる。再びＪが増大させら
れ、Ｊ＝３に対して、同じ命令によりレコード６６（す
なわち、Ｃｉｎｄｙ Ｃｏｘ）に対するデータが処理さ
れる。したがってこの場合も、命令１１がターゲットデ
ータアドレス５２１４にあるＣｉｎｄｙのＨＯＵＲＬＹ
ＷＡＧＥ（時給）のターゲットデータをロードする。
命令１２は、ターゲットデータアドレス５２１８にある
ＣｉｎｄｙのＨＯＵＲＳ ＷＯＲＫＥＤ（労働時間）の
ターゲットデータをロードする。その後、積が計算さ
れ、ターゲットデータアドレス５２１Ｃに記憶される。
【００３５】ファイルの最初の三つのレコードを処理し
たとき、前に述べたようにＡＲＥＡ３のレコードが上記
の命令によって処理されているとき、ＡＲＥＡ１に次の
レコードがロードされる。したがって上記の例では、Ａ
ＲＥＡ３のＣｉｎｄｙ Ｃｏｘに対するレコードが処理
されている間、Ｄｉａｎｅ Ｄａｖｉｓに対するレコー
ド６８がＡＲＥＡ１にフェッチされている。したがっ
て、Ｊ＝４に対して表１からの命令が続行され、同じ命
令によりレコード６８（すなわち、ＤｉａｎｅＤａｖｉ
ｓ）に対するデータが処理される。したがってこの場合
も、命令１１がターゲットデータアドレス１２１４にあ
るＤｉａｎｅのＨＯＵＲＬＹ ＷＡＧＥ（時給）のター
ゲットデータをロードする。命令１２は、ターゲットデ
ータアドレス１２１８にあるＤｉａｎｅのＨＯＵＲＳ
ＷＯＲＫＥＤ（労働時間）のターゲットデータをロード
する。その後、積が計算され、ターゲットデータアドレ
ス１２１Ｃに記憶される。最後に、図２ｂには付加的な
データが示されていないが、熟練した当業者には理解さ
れるように、相次ぐ各レコードに対して命令１０から１
４がメモリＡＲＥＡ毎に繰り返される。したがって、一
つのメモリＡＲＥＡのデータを処理したとき、プロセス
はルーピング形式で次のメモリエリアに継続する。すな
わち、ＡＲＥＡ１から、ＡＲＥＡ２に、ＡＲＥＡ３に、
そして再びＡＲＥＡ１に戻る。
【００３６】上記を想定して、本発明者は次に上記のこ
とからのデータロードの予測可能性についての本発明者
の理解について説明する。たとえば、命令１１の各生起
について考えてみる。Ｊ＝１の場合、命令１１がターゲ
ットアドレス１２１４からのデータを要求した。Ｊ＝２
の場合、命令１１がターゲットアドレス２２１４からの
データを要求した。Ｊ＝３の場合、命令１１がターゲッ
トアドレス５２１４からのデータを要求した。最後に、
Ｊ＝４の場合、命令１１がターゲットアドレス１２１４
からのデータをもう一度要求した。このようにして、更
に付加的なレコードの処理が行われると、ターゲットア
ドレスのパターン、すなわち１２１４から２２１４へ、
５２１４へ、１２１４に戻るパターンがあり、各レコー
ドに対して繰り返される。したがって、レコードの完全
性のため、本発明者はループを予測できるということを
理解する。これにより、単一の命令（すなわち、命令１
１）がルーピング形式で、すなわち第一のアドレスか
ら、第二のアドレスに、第三のアドレスに、そして第一
のアドレスに戻る形式でデータを要求する。更に、命令
１２もこのようにしてループ状となるが、アドレス１２
１８から、２２１８へ、５２１８へ、１２１８に戻り、
これが繰り返される。実際、種々のデータレコード処理
ソフトウェアプログラムに対して、このプロセスが生じ
得ることがわかる。したがって、与えられたデータフェ
ッチ命令に対して、本実施例はこのようなルーピング手
法を検出する。更に本実施例は、データフェッチ命令が
検出された形式でループ動作を続けるということを更に
予測する。最後に、（好ましくはＬＴＢ５６に記憶され
ている）予測に基づいて、本実施例はこのルーピング形
式で使用されるべきデータをプリフェッチすることがで
きる。これにより、キャッシュミスが最少限となり、後
で詳しく説明するようにマイクロプロセッサの効率が改
善される。
【００３７】図４は上記のＬＴＢ５６に示された単一の
エントリ５６１の第一の実施例を示す。実施例ではＬＴ
Ｂ５６に８個の部分からなるセット対応構造で２０４８
個のオーダのエントリを含めることができるが、図４に
は１個の部分の１エントリだけが示されている。本実施
例の残りのエントリは同じフォーマットをそなえること
が理解されるはずである。一般にＬＴＢ５６の各エント
リは、異なるデータフェッチ命令に対応する情報を記憶
するように動作することができる。したがって後でより
良く理解されるように、ＬＴＢ５６で２０４８個までの
異なるデータフェッチ命令を一度に識別することができ
る。各エントリ特有の形式化については後で詳細に説明
するが、ここではＬＴＢ５６全体の効果を簡単に紹介す
る。一般に、データフェッチ命令が命令フェッチ段４０
によってフェッチされたとき、ＬＴＢ５６が探索され
て、そのフェッチ命令に対応するエントリをＬＴＢ５６
が記憶しているか判定される。ＬＴＢ５６が記憶してい
ない場合には、後で詳細に説明するようにエントリが作
成され、更新される。一旦エントリが作成され、妥当な
状態に設定されると、上記のようにそれはデータフェッ
チ命令によりフェッチされるべきデータのアドレスの一
つ以上の予測を与える。換言すれば、データフェッチ命
令が命令フェッチ段４０によりフェッチされ、ＬＴＢ５
６がそのデータフェッチ命令に対応する妥当なエントリ
をそなえていることが見出されたとする。この場合、デ
ータフェッチ命令がまだ命令パイプライン３８の相対的
に上にある間に、ＬＴＢ５６からの予測を使用して、Ｌ
ＴＢエントリによって予測されたデータアドレスに対す
るプリフェッチ要求が発せられる。その結果、この要求
に応答して、データをマイクロプロセッサチップ上のキ
ャッシュ等にプリフェッチすることができる。その後、
データフェッチ命令がその実行段に達したとき、それは
キャッシュから直接データをフェッチすることができ、
マイクロプロセッサ外部のメモリからそれにアクセスす
る必要は無い。このようにして、エントリ５６１につい
ての以下の詳細な説明からより良く理解されるように、
マイクロプロセッサの効率が向上する。
【００３８】エントリ５６１の最初の三つの値はデータ
フェッチ命令に一般的なものであり、残りの７個の値は
データフェッチ命令に対応するデータをプリフェッチす
るための予測に向けられている。これらの値の各々につ
いては後で説明する。
【００３９】エントリ５６１の一般的な値から始める
と、その最初の値はＡＤＤＲＥＳＳＴＡＧ（アドレスタ
グ）である。ＡＤＤＲＥＳＳ ＴＡＧはデータフェッチ
命令がメモリのどこに記憶されているかというアドレス
をリストしたものである。たとえば、エントリ５６１が
表１の第一のロード命令に対応していれば、ＡＤＤＲＥ
ＳＳ ＴＡＧは１１の値に対応する。エントリ５６１の
第二の値には、データフェッチ命令についてのＭＩＳＣ
ＥＬＬＡＮＥＯＵＳ ＣＯＮＴＲＯＬ ＩＮＦＯＲＭＡ
ＴＩＯＮ（雑制御情報）が含まれている。ここでこのよ
うな情報は、ブランチ命令に対するＢＴＢにリストされ
た情報と類似のものとすることができる。たとえば、こ
の値の一部として妥当なインジケータを記憶することが
できる。これにより、エントリ内の情報が妥当である
か、そしてこのような情報を分析する他の回路が依存で
きるか、後で判定することができる。他の例について
は、熟練した当業者は確かめることができる。エントリ
５６１の第三の値は、データフェッチ命令のＡＣＣＥＳ
Ｓ ＴＹＰＥ（アクセス型）である。アクセス型の種々
の例は前に紹介した。たとえば、もっと単刀直入なアク
セス型はフェッチ要求である。この場合、データフェッ
チ命令はあるメモリ位置から情報を検索する（すなわ
ち、ロードする）ために探索を行う。しかし、もう一つ
の例として、要求はデータ記憶質問であるかも知れな
い。この場合、データ記憶質問はあるメモリ構造を準備
してデータを検索する要求であるが、実際にはデータは
検索されない。かわりに、要求はデータフェッチ記憶質
問であるかも知れない。ここで、データ記憶質問と同様
に、データフェッチ記憶質問でも、あるメモリ構造を準
備してデータを検索する。しかし、この場合は更に、準
備の一部として一群のデータが検索されてキャッシュに
入る。その群の一部はその群への後続の記憶により上書
きされるものと予想されている。更に他の型の要求につ
いては、熟練した当業者は確かめることができる。
【００４０】エントリ５６１の予測に関する値について
説明しているが、エントリ５６１の第四の値はＮＥＸＴ
ＰＯＩＮＴＥＲ（ネクストポインタ）である。これ
は、対応するデータフェッチ命令に対してフェッチされ
るべきデータの次の予測として三つの異なるポインタと
それに対応する制御のうちどれを使用するかを示すもの
である。更に詳しく述べると、エントリ５６１の残りの
６個の値は３個のポインタ（ＰＯＩＮＴＥＲ Ａ、ＰＯ
ＩＮＴＥＲ Ｂ、およびＰＯＩＮＴＥＲ Ｃ）として示
されている）とそれらの各ポインタに対する制御値（そ
れぞれＡ ＣＯＮＴＲＯＬ、Ｂ ＣＯＮＴＲＯＬ、Ｃ
ＣＯＮＴＲＯＬとして示されている）に対応している。
各ＰＯＩＮＴＥＲはターゲットデータアドレスを記憶す
ることができる。したがって、そのアドレスにおけるデ
ータはエントリ５６１に結合された命令に対してプリフ
ェッチされるべきターゲットデータの予測を表す。ＣＯ
ＮＴＲＯＬ情報については後で詳しく説明する。この点
で、ＮＥＸＴ ＰＯＩＮＴＥＲ値に戻って説明する。下
記の例を使用して示すようにその値は、３個のポインタ
およびそれに対応するＣＯＮＴＲＯＬの中のどれが、エ
ントリ５６１に対するＡＤＤＲＥＳＳ ＴＡＧで識別さ
れたデータフェッチ命令に対する次のターゲットデータ
アドレスを予測するかを示す。したがって、ＮＥＸＴ
ＰＯＩＮＴＥＲは２ビットの値であることが好ましい。
ここで２ビットの状態は、次の表２に示すように３個の
ＰＯＩＮＴＥＲとそのＣＯＮＴＲＯＬの中の一つを示
す。
【表２】 表２でＮＥＸＴ ＰＯＩＮＴＥＲの２進値が００であれ
ば、これは与えられたデータフェッチ命令に対するター
ゲットデータアドレスに対する予測として使用されるべ
き次のＰＯＩＮＴＥＲがＰＯＩＮＴＥＲ Ａであるとい
うことを示す。これにより、ＰＯＩＮＴＥＲ Ａに対応
するＣＯＮＴＲＯＬ情報によって制御される。同様に、
値０１および１０はそれぞれＰＯＩＮＴＥＲ Ｂおよび
ＰＯＩＮＴＥＲ Ｃに対応する。最後に、１１の値は代
替実施例で使用するために取って置かれる。
【００４１】３個のＰＯＩＮＴＥＲの各々に対するＣＯ
ＮＴＲＯＬ情報は、ＰＯＩＮＴＥＲが妥当であるか否か
を示すため、そして妥当であれば、それの対応するＰＯ
ＩＮＴＥＲに対するフェッチパターン型を符号化するた
めに使用される。フェッチパターン型については、下記
のように本実施例はデータフェッチパターンの異なる型
を検出することができる。これらのモードの一つはルー
プモードであり、これは上記の表１の擬似コードと関連
して説明した例に対応し、後で更に説明する。他のモー
ドにはストライディング（ｓｔｒｉｄｉｎｇ）パターン
が含まれるが、これについては後で詳しく説明する。い
ずれにしても、検出されたパターンはＣＯＮＴＲＯＬ情
報に符号化される。これまでルーピング（ｌｏｏｐｉｎ
ｇ）だけが紹介されてきたので、表３にはＣＯＮＴＲＯ
Ｌ情報の種々の表示が示されている。これらはＰＯＩＮ
ＴＥＲが妥当であるか否か、そして妥当である場合に
は、それに対応するルーピングの型を３ビットの値で示
す。
【表３】 表３で、ＣＯＮＴＲＯＬの２進値が０００に等しいと、
これは対応するＰＯＩＮＴＥＲ値が妥当でないというこ
とを示す。一方、ＣＯＮＴＲＯＬの左端のビットが１に
等しければ、ＣＯＮＴＲＯＬの右の２ビットは、下記の
例で示すように、現在のＰＯＩＮＴＥＲが指定するアド
レスからフェッチした後、制御がそれにループを形成す
べきＰＯＩＮＴＥＲを指定する。最後に、ＣＯＮＴＲＯ
Ｌの左端のビットが０に等しく、右側の２ビットの中の
１ビットが非０であれば、後で詳しく説明するように代
替実施例で使用するための更に付加的なモードが表され
る。
【００４２】エントリ５６１の特性と上記の種々の側面
を更に示すため、表１に関連してエントリ５６１の中の
値の設定について以下説明する。更に詳しく述べると、
以下の説明は表１の命令１１に当てはまるが、表１の命
令１２にも同様に当てはまる。前に述べたように表１の
プログラムは、マイクロプロセッサ１２がアクセスでき
るメモリ、たとえば外部メモリ１４の中に命令として記
憶される。したがって、それらの命令を処理するため、
各命令がパイプライン３８内にフェッチされ、それを通
ってその実行段に向かう。したがって、このプロセスの
間に、命令１１が初めて（すなわち、命令１０のＪ＝１
に対して）命令フェッチ段４０によりフェッチされる。
この点で当業者には知られた手法により、命令がロー
ド、記憶、記憶質問等のようなデータフェッチ命令であ
るということが検出される。命令がデータフェッチ命令
であると検出されたことに応答して、ＬＴＢ５６はそれ
のエントリの一つが命令１１に対応するか判定するよう
に求められる。現在の例では、これが命令１１がフェッ
チされる最初であるので、ＬＴＢ５６は命令１１に対応
するエントリをそなえていない。したがって、後で説明
するようにエントリが作成される。更に、エントリがＬ
ＴＢ５６で検出された場合には、命令１１に制御タグを
付けることもできるので、それがパイプライン３８を通
るとき、ＬＴＢ５６でそれに対して既に設定されたエン
トリをそなえるデータフェッチ命令であることがわか
る。
【００４３】ＬＴＢ５６内でのエントリの作成にはま
ず、ＬＴＢ５６のどこでエントリを作成するか決めるこ
とが含まれる。これについては、ＬＴＢ５６にまだ未使
用の行があれば、それらの行の一つをランダムまたは何
か置換アルゴリズムにより選択して、命令１１に対応す
るように使用することができる。これに反して、ＬＴＢ
５６の各行が他のデータフェッチ命令に対して既に設定
されていれば、既存の各エントリに対応する最古使用
（ＬＲＵ：ｌｅａｓｔ ｒｅｃｅｎｔｌｙ ｕｓｅｄ）
がチェックされ、最古使用であるエントリが立ちのかせ
られ（すなわち、無効にされ）て、その場所に新しいエ
ントリを形成することができる。ＬＲＵを使用してテー
ブル内のエントリを立ちのかすことについては、キャッ
シュの使用におけるように当業者には知られており、こ
こに引用されているパターソンとヘネシー著「コンピュ
ータ構成の定量的アプローチ」というテキストの第５章
に示されている（”Ｃｏｍｐｕｔｅｒ Ａｒｃｈｉｔｅ
ｃｔｕｒｅ Ａ Ｑｕａｎｔｉｔａｔｉｖｅ Ａｐｐｒ
ｏａｃｈ”，Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ，ｂｙ Ｐ
ａｔｔｅｒｓｏｎ ａｎｄ Ｈｅｎｎｅｓｓｙ，Ｍｏｒ
ｇａｎ Ｋａｕｆｍａｎｎ Ｐｕｂｌｉｓｈｅｒｓ，Ｉ
ｎｃ．）。二つの手法に構わず、本発明の実施例に戻っ
て、現在の例としてエントリ５６１の中の命令１１のた
めにエントリが形成されたものとする。エントリ５６１
を選択すると、それのアドレスタグの値が、１１に対応
するように、すなわち現在のデータフェッチ命令がメモ
リの中に記憶されているアドレスを表すように、設定さ
れる。更に後でより良く理解されるように、ＮＥＸＴ
ＰＯＩＮＴＥＲの値が０１に、すなわち、ＰＯＩＮＴＥ
ＲＢが命令１１の次の生起の際に使用されるべき次のポ
インタであるということを示すように設定される。更
に、これは命令１１の最初の生起であるので、命令１１
の次の生起がどのようなデータを必要とするかを予測す
る情報は一般に充分でない。しかしデフォルトとして、
現在のデータフェッチ命令（すなわち、命令１１）がル
ープモードの一部である、すなわち上記の表１の擬似コ
ードの例によって示されるように命令の生起毎にルーピ
ング形式でデータが集められるものと予測される。した
がって、ＰＯＩＮＴＥＲ Ａのターゲットアドレスから
ＰＯＩＮＴＥＲ Ｂのターゲットアドレスに向かってル
ープが形成されると考えられるので、ＰＯＩＮＴＥＲ
Ａに対応するＡ ＣＯＮＴＲＯＬ情報が１０１に設定さ
れる。これにより、次のターゲットアドレスがＰＯＩＮ
ＴＥＲ Ｂにより指示されるループモードが予測され
る。しかし、この予測を超えて、残りのＰＯＩＮＴＥＲ
ＢおよびＰＯＩＮＴＥＲ Ｃに対応するＣＯＮＴＲＯ
Ｌ情報値が非妥当（すなわち、表３に示す０００）に設
定される。エントリ５６１が設定された後、結局、命令
１１はパイプライン３８を通り、それが必要とするデー
タに対する実際のアドレスを確かめることができる。し
かし、この点で、そのアドレスがＰＯＩＮＴＥＲ Ａの
値の中に記憶される。図３に関連して示した例で説明し
たように、命令１１の最初の生起はアドレス１２１４か
らのデータを必要とする。したがって、１２１４のアド
レスがＰＯＩＮＴＥＲ Ａの中に記憶される。
【００４４】表１からの上記の説明を続ける。Ｊ＝２で
ある次の繰り返しのため、命令１４は制御を命令１０に
戻す。したがって、２回目に、命令１１が命令フェッチ
段４０によってフェッチされる。再び、命令１１がデー
タフェッチ命令であることが検出されるので、ＬＴＢ５
６を使用して、それのエントリの一つが命令１１である
か判定する。現在の例では、命令１１の前の生起のた
め、そして他のどの介在事象もエントリに影響を及ぼさ
なかったと仮定しているので、エントリ５６１のＡＤＤ
ＲＥＳＳ ＴＡＧが命令１１に対応するものとして検出
される。これに応答して、エントリ５６１のＮＥＸＴ
ＰＯＩＮＴＥＲを使用して、予測されたターゲットデー
タアドレスのどれが命令１１に対応するものか判定す
る。上記のようにＮＥＸＴ ＰＯＩＮＴＥＲはＰＯＩＮ
ＴＥＲ Ｂを示すので、可能性のあるターゲットデータ
アドレスとしてＰＯＩＮＴＥＲ Ｂの値が調べられる。
更に上記のようにＰＯＩＮＴＥＲ Ｂに対応するＢ Ｃ
ＯＮＴＲＯＬは現在、非妥当に設定されている。したが
って、この点で、命令１１の第二の生起に対するターゲ
ットデータアドルスの予測は無い。これに応答して、ま
ずＮＥＸＴ ＰＯＩＮＴＥＲの値が１０に設定される。
すなわち、ＰＯＩＮＴＥＲ Ｃが、命令１１の次の生起
時に使用するべき次のポインタであることが示される。
更に、再びデフォルトとして、現在のデータフェッチ命
令（すなわち、命令１１）がループモードの一部となる
ことが予測される。したがって、ＰＯＩＮＴＥＲ Ｂの
ターゲットデータアドレスからＰＯＩＮＴＥＲ Ｃのタ
ーゲットデータアドレスに向かってループが形成される
と考えられるので、Ｂ ＣＯＮＴＲＯＬが１１０に設定
される。これにより、次のターゲットアドレスがＰＯＩ
ＮＴＥＲ Ｃにより指示されるループモードが予測され
る。その後、再びプロセスは命令１１がパイプライン３
８を通過するのを、それの実際のターゲットデータアド
レスが判定されるまで待つ。図３に関連して示した例で
は、上記のように命令１１の第二の生起はアドレス２２
１４からのデータを必要とするので、２２１４のアドレ
スがＰＯＩＮＴＥＲ Ｂに記憶される。これまでの例の
ように二つのターゲットデータアドレスが二つのＰＯＩ
ＮＴＥＲ（たとえば、ＰＯＩＮＴＥＲ ＡおよびＰＯＩ
ＮＴＥＲＢ）に記憶された後、（または代わりとして、
第二のアドレスが記憶されているのと同時に、またはそ
れが記憶される前に）、後で明らかになる理由により付
加的な試験が行われる。詳しく述べると、二つのターゲ
ットデータアドレスが一致するか判定される。しかし、
現在の例では、このような一致は無い。したがって、後
で詳しく説明するようにループモードの仮定のもとでプ
ロセスが続行される。
【００４５】表１からの上記の例について更に説明を続
ける。Ｊ＝３である次の繰り返しのため、命令１４は制
御を命令１０に戻す。したがって、３回目に、命令１１
が命令フェッチ段４０によってフェッチされる。再び、
命令１１がデータフェッチ命令であることが検出され、
ＬＴＢ５６を使用して、命令１１に対応するエントリ５
６１にアクセスする。これに応答して、エントリ５６１
のＮＥＸＴ ＰＯＩＮＴＥＲ値を使用して、予測された
ターゲットデータアドレスのどれが命令１１に対応する
ものか判定する。ＮＥＸＴ ＰＯＩＮＴＥＲはＰＯＩＮ
ＴＥＲ Ｃを示すので、可能性のあるターゲットデータ
アドレスとしてＰＯＩＮＴＥＲ Ｃの値が調べられる。
しかし、上記のようにＰＯＩＮＴＥＲ Ｃに対応するＣ
ＣＯＮＴＲＯＬは現在、非妥当に設定されている。し
たがって、この点で、命令１１の第三の生起に対するタ
ーゲットデータアドレスの妥当な予測は無い。これに応
答して、まずＮＥＸＴ ＰＯＩＮＴＥＲの値が００に設
定される。すなわち、ＰＯＩＮＴＥＲ Ａが、命令１１
の次の生起時に使用するべき次のポインタであることが
示される。もう一度、デフォルトとして、現在のデータ
フェッチ命令１１がループモードの一部となることが予
測される。これにより、ＰＯＩＮＴＥＲ Ｃのターゲッ
トデータアドレスからＰＯＩＮＴＥＲ Ｃのターゲット
データアドレスに向かってルーピングされるので、ＰＯ
ＩＮＴＥＲ Ｃに対応するＣ ＣＯＮＴＲＯＬが１００
に設定される。これにより、次のターゲットアドレスが
ＰＯＩＮＴＥＲ Ａにより指示されるループモードが予
測される。その後、再びプロセスは命令１１がパイプラ
イン３８を通過するのを、それの実際のターゲットデー
タアドレスが判定されるまで待つ。図３に関連して示し
た例では、上記のように命令１１の第三の生起はアドレ
ス５２１４からのデータを必要とするので、５２１４の
アドレスがＰＯＩＮＴＥＲ Ｃに記憶される。これまで
の例のように三つのターゲットデータアドレスが三つの
すべてのＰＯＩＮＴＥＲに記憶された後、（または代わ
りとして、第三のアドレスが記憶されているのと同時
に、またはそれが記憶される前に）、後で明らかになる
理由により付加的な試験が行われる。詳しく述べると、
最も最近のターゲットデータアドレス（たとえば、ＰＯ
ＩＮＴＥＲ Ｃの中にあるターゲットデータアドレス）
が最も最古のターゲットデータアドレス（たとえば、Ｐ
ＯＩＮＴＥＲ Ａの中にあるターゲットデータアドレ
ス）と一致するか判定される。しかし、現在の例では、
このような一致は無い。したがって、後で詳しく説明す
るようにループモードの仮定のもとで、現在説明してい
るプロセスが続行される。しかし注意すべきことは、後
で詳しく説明する代替プロセスでは、最も最近のターゲ
ットデータアドレス（たとえば、ＰＯＩＮＴＥＲ Ｃの
中にあるターゲットデータアドレス）がＰＯＩＮＴＥＲ
Ｂの中にあるターゲットデータアドレスとも一致する
かという判定も行われるということである。
【００４６】説明の、この点現在で上記の表１の例をま
とめると、命令１１が３回処理された例でエントリ５６
１が図５にリストされた値となる。したがって要約する
と、まず使用すべきＮＥＸＴ ＰＯＩＮＴＥＲはＰＯＩ
ＮＴＥＲ Ａである。更に、各ＰＯＩＮＴＥＲに対して
ループモードが予測される。換言すれば、ＰＯＩＮＴＥ
Ｒ Ａが第一のターゲットデータアドレス（すなわち、
１２１４）を表し、それに対応するＡ ＣＯＮＴＲＯＬ
が予測するところによれば、ＰＯＩＮＴＥＲＡにより指
示されるデータが命令１１により使用された後、それの
次の生起がＰＯＩＮＴＥＲ Ｂのターゲットデータアド
レスに対してループとなる。同様に、ＰＯＩＮＴＥＲ
Ｂが第二のターゲットデータアドレス（すなわち、２２
１４）を表し、それに対応するＢ ＣＯＮＴＲＯＬが予
測するところによれば、ＰＯＩＮＴＥＲ Ｂにより指示
されるデータが命令１１により使用された後、それの次
の生起がＰＯＩＮＴＥＲ Ｃのターゲットデータアドレ
スに対してループとなる。ＰＯＩＮＴＥＲ Ｃが第三の
ターゲットデータアドレス（すなわち、５２１４）を表
し、それに対応するＣ ＣＯＮＴＲＯＬが予測するとこ
ろによれば、ＰＯＩＮＴＥＲ Ｃにより指示されるデー
タが命令１１により使用された後、それの次の生起がＰ
ＯＩＮＴＥＲ Ａのターゲットデータアドレスに戻るル
ープを完成する。
【００４７】上記のことから熟練した当業者には明らか
なように、命令１１の後続の生起毎に、ＬＴＢエントリ
５６１はその命令に対するデータフェッチのパターンを
正確に予測する。たとえば、データフェッチ命令の第四
の生起に対する例を続けると、命令フェッチ段４０によ
り命令１１がフェッチされ、エントリ５６１が検出さ
れ、使用される。ＰＯＩＮＴＥＲ Ａが現在制御しつつ
あるということをＮＥＸＴ ＰＯＩＮＴＥＲ値が示し、
Ａ ＣＯＮＴＲＯＬがループモードを示し、そして命令
１１のこの第四の生起ではターゲットデータアドレス１
２１４のターゲットデータが必要になるということをＰ
ＯＩＮＴＥＲ Ａの値が予測する。したがってこの点
で、ＬＴＢ５６またはそれと結合された回路によりプリ
フェッチ要求が発せられ、ターゲットデータアドレス１
２１４のデータのプリフェッチが要求される。したがっ
て図１ｂおよび図２に戻って、この第四の生起によりプ
リフェッチ要求が発せられ、Ｄｉａｎｅ Ｄａｖｉｓに
対するＨＯＵＲＬＹ ＷＡＧＥ（時給）が検索される。
このように、データフェッチ命令１１がパイプライン３
８を通るとき、このデータをオンチップキャッシュにプ
リフェッチすることができる。その後、データフェッチ
命令１１が実行されるとき、それは代替案のように外部
メモリから検索する必要無しにオンチップキャッシュか
らデータをロードすることができる。この代替案では、
はるかに長い時間を要する。
【００４８】データフェッチ命令１１の第四の生起と、
その命令の後続の各生起を更に使用して、エントリ５６
１が正確であることを保証する。たとえば、第四の生起
の間に、データフェッチ命令の実行の前または実行の間
に、それの実際のターゲットデータアドレスが判定され
る。現在の例で、図２ｂのレコードでは、実際のターゲ
ットデータアドレスは予測されたアドレスと同じ、すな
わち、１２１４のアドレスとなる。その結果、エントリ
５６１はその予測が正しいままとなり、修正する必要は
無い。実際、熟練した当業者には理解されるように、デ
ータフェッチ命令１１の相次ぐ生起毎に、図５の値によ
り示される予測は正確である。これにより、データフェ
ッチ命令１１の各生起に対して、メモリアドレス１２１
４、２２１４、および５２１４からのデータの連続した
プリフェッチを行うことができる。したがって、これら
の各場合に、エントリ５６１の正確さが確かめられ、そ
の中の値は乱されない。
【００４９】三つのアドルスを含むルーピングパターン
に対してエントリ５６１を成功裏に設定する例を示し
た。命令１１の第二の繰り返し（すなわち、Ｊ＝２）に
関連して説明したように、二つのターゲットデータアド
レスが一致するかという比較も行われ、上記の例ではこ
のような一致は無かった。しかし注意すべきことは、本
実施例は、ある命令に対するターゲットデータアドレス
として同じデータアドレスが繰り返しアクセスされるデ
ータパターンを検出することもでき、上記の比較はこの
ような検出を行うための一つの手法である。更に詳しく
述べると、代わりの例として、命令１１が上記のように
ルーピングではなくて、アドレス１２１４に繰り返しア
クセスしたものと仮定する。このようにして、命令１１
の第二の繰り返し後に、上記の手法を使用してＰＯＩＮ
ＴＥＲ ＡとＰＯＩＮＴＥＲ Ｂの両方が１２１４に設
定される。しかし前に説明したように、ＰＯＩＮＴＥＲ
Ｂが設定された後にＰＯＩＮＴＥＲ ＡとＰＯＩＮＴ
ＥＲ Ｂの比較も行われる。しかし、現在の例では二つ
は一致するので、代替予測手法はデータフェッチ命令が
同じターゲットデータアドレスに繰り返しアクセスする
命令であるということを予測する。これに応答して、Ｎ
ＥＸＴ ＰＯＩＮＴＥＲが０１に維持され、これにより
ＰＯＩＮＴＥＲ Ｂがもう一度ＮＥＸＴ ＰＯＩＮＴＥ
Ｒであることが示される。その結果、命令１１の相次ぐ
生起毎に、ＰＯＩＮＴＥＲ Ｂが予測されたターゲット
データアドレスを記憶しているということをＮＥＸＴ
ＰＯＩＮＴＥＲは連続的に示す。これにより、同じアド
レスのループモードが示される。したがって、その点以
降、そして予測の誤りが検出されるまで、命令１１に対
するターゲットデータアドルスとして同じアドレス（た
とえば、１２１４）が使用される。注意すべきことは、
ＰＯＩＮＴＥＲ Ａがこの同じターゲットデータアドレ
スを記憶するので、代わりにＮＥＸＴ ＰＯＩＮＴＥＲ
はＰＯＩＮＴＥＲＡを示すものとして維持することによ
り、アドレスの相次ぐ各生起がターゲットデータアドレ
スとしてアドレス１２１４を予測するようにもできる。
実際、更にＰＯＩＮＴＥＲ ＡとＰＯＩＮＴＥＲ Ｂの
両方が同じアドレスを指示するので、ＰＯＩＮＴＥＲ
ＡとＰＯＩＮＴＥＲ Ｂとの間にループを形成するよう
に制御を設定できる。これにより、実際上、両者が指示
する同じアドレス（すなわち、１２１４）が命令１１の
相次ぐ生起に対するターゲットデータアドレスとなる。
【００５０】上記の同じアドレスパターンを検出する場
合の他に、命令１１の３回目の繰り返し（すなわち、Ｊ
＝３）に関連して説明したように、ＰＯＩＮＴＥＲ Ｃ
の設定に関連して、それが最古のターゲットデータアド
レス（たとえば、、ＰＯＩＮＴＥＲ Ａの中のターゲッ
トデータアドレス）と一致するか判定される。上記の例
では一致が無かったので、プロセスはループモードの仮
定のもとで続行された。しかし、ここで注意すべきこと
は、本実施例はループに上記のような三つではなくて二
つのアドレスだけが含まれるルーピングデータパターン
を検出することもできるということである。更に詳しく
述べると、代わりの例として、命令１１が一つの生起で
アドレス１２１４にアクセスし、次の生起でアドレス２
２１４にアクセスし、次の生起でアドレス１２１４にル
ープで戻り、以下同様にルーピングパターンを繰り返す
ものと仮定する。したがって、命令１１の３回目の繰り
返しの後、上記の手法を使用してＰＯＩＮＴＥＲ Ａと
ＰＯＩＮＴＥＲ Ｂは１２１４と２２１４にそれぞれ設
定されるが、ＰＯＩＮＴＥＲ Ｃも１２１４に設定され
る。また上記したように、ＰＯＩＮＴＥＲ Ｃの設定後
に、ＰＯＩＮＴＥＲＡとＰＯＩＮＴＥＲ Ｃとの比較、
およびＰＯＩＮＴＥＲ ＢとＰＯＩＮＴＥＲ Ｃとの比
較もある（ＰＯＩＮＴＥＲ ＡとＰＯＩＮＴＥＲ Ｃと
が一致すれば、ＰＯＩＮＴＥＲ ＢとＰＯＩＮＴＥＲ
Ｃとを比較する必要は無い。現在の筋書きでは、ＡがＣ
に等しければ、ＢはＣに等しくないからである（ＡはＢ
に等しくないと既に判定されたため））。しかし現在の
例では、ＰＯＩＮＴＥＲ ＡとＰＯＩＮＴＥＲ Ｃとが
一致するので、代わりの予測手法がデータフェッチ命令
はＰＯＩＮＴＥＲ Ｂ内のアドレスからループでＰＯＩ
ＮＴＥＲ Ａ内のアドレスに戻る命令であると予測する
（すなわち、ＰＯＩＮＴＥＲ ＣとＰＯＩＮＴＥＲ Ａ
とが同じターゲットデータアドレスを表すから）。これ
に応答して、ＮＥＸＴ ＰＯＩＮＴＥＲが０１に設定さ
れる。これにより、ＰＯＩＮＴＥＲ Ｂがもう一度ＮＥ
ＸＴ ＰＯＩＮＴＥＲであるということが示される。更
に、ＡＣＯＮＴＲＯＬが１０１に設定されることにより
次のＰＯＩＮＴＥＲがＰＯＩＮＴＥＲ Ｂであることが
示されるとともに、Ｂ ＣＯＮＴＲＯＬが１００に設定
されることにより次のＰＯＩＮＴＥＲがＰＯＩＮＴＥＲ
Ａであることが示される。その後、データフェッチ命
令の生起毎に、ＮＥＸＴ ＰＯＩＮＴＥＲがＰＯＩＮＴ
ＥＲ ＡとＰＯＩＮＴＥＲ Ｂとの間に切り換えること
ができるので、それらの二つのＰＯＩＮＴＥＲによりそ
れぞれ示される二つのアドレスの間でループが継続され
る。
【００５１】上記の説明は、データフェッチ命令１１の
４回目の生起とその命令の後続の各生起がエントリ５６
１の正確な予測を生じる例を示す。しかし他の場合に
は、問題となっているテータフェッチ命令が三つのター
ゲットデータアドレスの間にループとなっているように
思われるが、データフェッチ命令の付加的な生起によ
り、予測されたループパターンからはずれた実際のター
ゲットデータアドレスが生じる。この場合、エントリ５
６１はある仕方で修正される。このような修正の一例を
後で、ルーピングの前にストライディングを行う実施例
に関連して説明する。しかし更に他の修正は、熟練した
当業者が確かめることができ、図４の実施例で与えられ
る種々の値のフォーマットに構成することもできる。
【００５２】これまで説明してきたようにＬＴＢ５６の
実施例によるループモードの構成が与えられた場合、後
で説明するようにＬＴＢ５６の各エントリのフォーマッ
トを拡張することにより、付加的な実施例を実現するこ
とができる。この実施例は、上記の場合のようにルーピ
ングを予測するだけでなく、ターゲットデータアドレス
後であるが、次のターゲットデータアドレスに対してル
ープを形成する前に、ストライド（ｓｔｒｉｄｅ）を予
測する。付加的な実施例に対する紹介として、図６ａは
図２ａのレコード６０をもう一度示しているが、そのレ
コードに付加的な四つのフィールド６０ｆから６０ｉが
付加されている。図６ａに示すように、これらのフィー
ルドはそれぞれ、今月の第一週から第四週に対するＷＥ
ＥＫＬＹＨＯＵＲＳ ＷＯＲＫＥＤ（週労働時間）数を
表す。したがって、これらのフィールドは加算される
と、フィールド６２ｄに示されたＨＯＵＲＳ ＷＯＲＫ
ＥＤ ＦＯＲ ＰＡＳＴ ＭＯＮＴＨ（先月の労働時
間）を与える。もちろん本例では、与えられた月が４週
しかないものと仮定している。この仮定は、本実施例の
以後の説明の基礎を与えるとともに、例を簡単にするた
めに行われたものである。いずれにしても、４週を仮定
し、そして前には説明しなかったが、フィールド６０ｆ
から６０ｉを加算し、その結果をフィールド６０ｄに記
憶するプログラムによって、フィールド６０ｄの値を書
き込むことができる。
【００５３】図６ａの概念を更に説明するために、図６
ｂは図２ｂのレコード６２、６４、６６、および６８を
示すが、それらのレコードに図６ａにより導入された新
しいフィールドが付加されている。たとえば、Ａｂｅ
Ａｄａｍｓに対応するレコード６２で、フィールド６０
ｆから６０ｉはＡｂｅが先月の第一週に４０時間働き、
先月の第二週に５０時間働き、先月の第三週に５０時間
働き、先月の第四週に４５時間働いたということを表
す。熟練した当業者には理解されるように、このデータ
はレコード６４、６６、および６８の各々に対しても与
えられる。その中の各フィールドのデータについて再び
説明することはしない。
【００５４】図６ａおよび６ｂがあたえられたとき、下
の表は図６ｂのレコードを処理するための簡単な擬似コ
ードプログラムを示す。このプログラムは、各ＷＥＥＫ
ＬＹＨＯＵＲＳ ＷＯＲＫＥＤ（週労働時間）フィール
ドの和を判定することによりＨＯＵＲＳ ＷＯＲＫＥＤ
ＦＯＲ ＴＨＥ ＰＡＳＴ ＭＯＮＴＨ（先月労働時
間）の各レコードに対する値を与える。
【表４】
【００５５】付加的なＬＴＢ５６の実施例の説明を進め
る前に、再び注意すべきことは、表４が擬似コードを表
し、したがってコードによって示される機能を果たすた
めマイクロプロセッサが使用する実際のコードは形式と
複雑さの一方または両方が異なることがあり得る。いず
れにしても、もう一度、表４のプログラムコードの種々
の行がメモリのどこかに記憶され、プログラム行は図６
ｂのレコードファイルの中の各レコードに対して種々の
動作を行う。プログラムコードのメモリ記憶装置に対し
て、上記の表１と同様に、表４はプログラムの各行に対
するメモリアドレスをリストしたものである。表４の例
に対して、プログラムコードを記憶するメモリアドレス
はアドレス２０から始まって、相次ぐ命令毎に増大す
る。この点以降、このような各命令は表４のそれのアド
レスによって表される。コードによって行われる動作に
ついては、表４の例の命令２２から２６は、従業員のレ
コードにリストされた４週の各々に対してＷＥＥＫＬＹ
ＨＯＵＲＳ ＷＯＲＫＥＤ（週労働時間）を従業員毎
に加算することにより、従業員毎のＨＯＵＲＳ ＷＯＲ
ＫＥＤ ＦＯＲ ＴＨＥ ＰＡＳＴ ＭＯＮＴＨ（先月
の労働時間）を計算する。更に詳しく述べると、命令２
１がレジスタＲＥＧ２をクリアした（すなわち、それを
０にセットした）後、４回の繰り返しに対して命令２３
はＷＥＥＫＬＹＨＯＵＲＳ ＷＯＲＫＥＤ（週労働時
間）の四つの値の相次ぐ一つをレジスタＲＥＧ１にロー
ドする。それらの各々に対して、命令２３はロードし、
命令２４はレジスタＲＥＧ１とＲＥＧ２の内容を加算
し、結果をレジスタＲＥＧ２に記憶する。したがって熟
練した当業者には理解されるように命令２４は、与えら
れた従業員レコードに対して命令２３によりロードされ
た値の各々の和をレジスタＲＥＧ２に累積する。四つの
週フィールドのすべてに対して加算が完了すると、命令
２６はＨＯＵＲＳ ＷＯＲＫＥＤ ＦＯＲ ＴＨＥ Ｐ
ＡＳＴ ＭＯＮＴＨ（先月の労働時間）と名付けられた
フィールドに対応するロケーションのレコードに総計を
戻して記憶する。もう一度、命令２７から２９によって
更に示されるように、種々の付加的な動作が行われ得
る。詳しく述べると、すべての繰り返しの後に命令２４
がＨＯＵＲＳ ＷＯＲＫＥＤ ＦＯＲ ＴＨＥ ＰＡＳ
Ｔ ＭＯＮＴＨ（先月の労働時間）の合計を与えると、
命令２７がその従業員のＨＯＵＲＬＹ ＷＡＧＥ（時
給）をロードする。命令２８がこの値にその従業員のＨ
ＯＵＲＳ ＷＯＲＫＥＤ ＦＯＲ ＴＨＥ ＰＡＳＴ
ＭＯＮＴＨ（先月の労働時間）を乗算する。その結果、
そのときレジスタＲＥＧ２にある積がその従業員に対す
るＰＡＹ ＤＵＥ（支払い賃金）を表す。したがって命
令２９により、その値がレコードに書き戻される。最後
に、更に付加的な動作が行われ得るが、以下に示す原理
を説明するためには本例は充分なはずである。
【００５６】本発明者は次に、ストライディングパター
ンの後にルーピングパターンが続く動作について説明す
る。これについては、図３のメモリＡＲＥＡフォーマッ
トに関連して述べた。メモリＡＲＥＡフォーマットをよ
り良く示すために、図７は図３のメモリＡＲＥＡをもう
一度示すが、それらのＡＲＥＡはＷＥＥＫＬＹ ＨＯＵ
ＲＳ ＷＯＲＫＥＤ（週労働時間）フィールドの各々に
対してターゲットデータアドレスを示すように拡張され
る。たとえば、ＡＲＥＡ１はＡｂｅ Ａｄａｍｓに対す
るＷＥＥＫＬＹ ＨＯＵＲＳ ＷＯＲＫＥＤ（週労働時
間）をアドレス１２２１、１２２４、１２２７、および
１２２Ａに記憶する。同様に、ＡＲＥＡ２はＢａｒｒｙ
Ｂａｒｎｅｓに対するＷＥＥＫＬＹ ＨＯＵＲＳ Ｗ
ＯＲＫＥＤ（週労働時間）をアドレス２２２１、２２２
４、２２２７、および２２２Ａに記憶する。ＡＲＥＡ３
はＣｉｎｄｙ Ｃｏｘに対するＷＥＥＫＬＹ ＨＯＵＲ
ＳＷＯＲＫＥＤ（週労働時間）をアドレス５２２１、５
２２４、５２２７、および５２２Ａに記憶する。
【００５７】次に、ストライディングの後にルーピング
が続くパターンについて説明する。図６ｂのレコードの
処理段階により、表４の擬似コードについて説明する。
Ｊ＝１の擬似コードで、レコード６２（すなわち、Ａｂ
ｅ Ａｄａｍｓ）が処理される。命令２１により、合計
を記憶しているレジスタＲＥＧ２がクリアされる。命令
２２により、レコードに対して四つのＷＥＥＫＬＹ Ｈ
ＯＵＲＳ ＷＯＲＫＥＤ（週労働時間）フィールドの各
々を処理するループが開始される。次に命令２３によ
り、１２２１のターゲットデータアドレスにある、Ａｂ
ｅのＷＥＥＫＬＹＨＯＵＲＳ ＷＯＲＫＥＤ［＃１］の
ターゲットデータ（すなわち、４０）がロードされる。
次に命令２４により、ロードされた値がレジスタＲＥＧ
２の中の値と加算され、その値がレジスタＲＥＧ２に記
憶される。したがって、この点では、レジスタＲＥＧ２
が０にクリアされたので、レジスタＲＥＧ２には合計４
０が記憶される。次に、命令２５がプログラムを命令２
３に戻す（すなわち、Ｋ＝２）。したがって、これは命
令２３の第二の生起を表す。命令２３のこの第二の生起
により、１２２４のターゲットデータアドレスにある、
ＡｂｅのＷＥＥＫＬＹ ＨＯＵＲＳ ＷＯＲＫＥＤ［＃
２］のターゲットデータ（すなわち、５０）がロードさ
れる。次に命令２４により、ロードされた値（すなわ
ち、５０）がレジスタＲＥＧ２の中の値（すなわち、４
０）と加算され、その値（すなわち、９０）がレジスタ
ＲＥＧ２に記憶される。命令２３から２４の上記の繰り
返しは、Ｋ＝３およびＫ＝４に対して再び行われる。こ
のようにして、命令２３の第三の生起により、１２２７
のターゲットデータアドレスにある、ＡｂｅのＷＥＥＫ
ＬＹ ＨＯＵＲＳ ＷＯＲＫＥＤ［＃３］のターゲット
データ（すなわち、５０）がロードされる。次に命令２
４により、ロードされた値（すなわち、５０）がレジス
タＲＥＧ２の中の値（すなわち、９０）と加算され、そ
の値（すなわち、１４０）がレジスタＲＥＧ２に記憶さ
れる。更に、命令２３の第四の生起により、１２２Ａの
ターゲットデータアドレスにある、ＡｂｅのＷＥＥＫＬ
Ｙ ＨＯＵＲＳ ＷＯＲＫＥＤ［＃４］のターゲットデ
ータ（すなわち、４５）がロードされる。次に命令２４
により、ロードされた値（すなわち、４５）がレジスタ
ＲＥＧ２の中の値（すなわち、１４０）と加算され、そ
の値（すなわち、１８５）がレジスタＲＥＧ２に記憶さ
れる。この点で、プログラムは命令２６まで継続する。
命令２６により、レジスタＲＥＧ２の中の合計（すなわ
ち、１８５）がＡｂｅＡｄａｍｓに対するＨＯＵＲＳ
ＷＯＲＫＥＤ ＦＯＲ ＴＨＥ ＰＡＳＴ ＭＯＮＴＨ
（先月の労働時間）に対応するメモリアドレスに記憶さ
れる。したがって、１８５という値がメモリアドレス１
２１８に記憶される。最後に、前記のように命令２７か
ら２９で、Ａｂｅ Ａｄａｍｓに対するＰＡＹ ＤＵＥ
（支払い賃金）も計算される。
【００５８】上記で単一の繰り返しＪ＝１は、ストライ
ディングとして知られるデータロードの予測可能性の一
つの型を示す。ストライディングはそれだけで、またぐ
ようにして行われるデータフェッチのその後の認識と予
測として知られている。しかし、直前の段落に示された
例の単一の繰り返しのストライディングについての以下
の説明の後に、更に本実施例のもとでストライディング
をループ検出とどのように組み合わせることができるか
も示される。この組み合わせにより、従来技術に比べて
更に付加的な利点が得られる。一般にストライディング
とは、一旦初期フェッチ（とそのアドレス）が設定され
れば、後続の次のフェッチに対しては「ストライド」と
呼ばれる一定距離がとられるように、相次いでデータを
フェッチするデータ処理パターンを指す。たとえば、初
期フェッチアドレスが１０進数１０００で、ストライド
が１０進数１０であれば、フェッチに対するアドレス系
列は１０００、１０１０、１０２０、１０３０等とな
る。当業者には知られているようにストライディングに
ついて多くの情報を得るためには、次の二つの文書を参
照できる。両者ともここに引用されている。（１）アイ
イーイーイー（ＩＥＥＥ）から文書番号０−８１８６−
３１７５−９／９２，著作権１９９２として発行されて
いるインテル社のジョン・ダブリュー・シー・フ、およ
びイリノイ大学のジャナク・エッチ・パテルとボブ・エ
ル・ジャンセン著「スカラプロセッサにおけるストライ
ド指向のプリフェッチ」（”Ｓｔｒｉｄｅ Ｄｉｒｅｃ
ｔｅｄＰｒｅｆｅｔｃｈｉｎｇ ｉｎ Ｓｃａｌａｒ
Ｐｒｏｃｅｓｓｏｒｓ”，ｂｙＪｏｈｎ Ｗ．Ｃ．Ｆｕ
ｏｆ Ｉｎｔｅｌ Ｃｏｒｐ，ａｎｄ Ｂｏｂ ＬＪ
ａｎｓｓｅｎｓ ｏｆ ｔｈｅ Ｃｅｎｔｅｒ ｆｏｒ
Ｒｅｌｉａｂｌｅａｎｄ Ｈｉｇｈ−Ｐｅｒｆｏｒｍ
ａｎｃｅ Ｃｏｍｐｕｔｉｎｇ ａｔ ｔｈｅ Ｕｎｉ
ｖｅｒｓｉｔｙ ｏｆ Ｉｌｌｉｎｏｉｓ）、および
（２）１９９５年１月１３日付けのミシガン大学のマイ
ケル・ゴールダとトレバー・エヌ・マッジ著「キャッシ
ュ待ち時間のためのハードウェアサポート」（”Ｈａｒ
ｄｗａｒｅ Ｓｕｐｐｏｒｔ ｆｏｒ Ｈｉｄｉｎｇ
Ｃａｃｈｅ Ｌａｔｅｎｃｙ”，ｂｙ Ｍｉｃｈａｅｌ
Ｇｏｌｄｅｒ ａｎｄ Ｔｒｅｖｏｒ Ｎ．Ｍｕｄｇ
ｅ ｏｆ ｔｈｅ Ａｄｖａｎｃｅｄ Ｃｏｍｐｕｔｅ
ｒ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｌａｂ ａｔ ｔｈｅ
Ｕｎｉｖｅｒｓｉｔｙ Ｏｆ Ｍｉｃｈｉｇａｎ）。
【００５９】前に紹介したように、上記のＪ＝１の単一
の繰り返しはストライディングの例を示す。たとえば、
Ｊ＝１の場合、命令２３に対するＫの各生起について考
えてみる。第一に、Ｊ＝１でＫ＝１の場合、命令２３は
ターゲットアドレス１２２１からのデータを要求した。
第二に、Ｊ＝１でＫ＝２の場合、命令２ ターゲットア
ドレス１２２４からのデータを要求した。第三に、Ｊ＝
１でＫ＝３の場合、命令２３はターゲットアドレス１２
２７からのデータを要求した。最後に、Ｊ＝１でＫ＝４
の場合、命令２３はターゲットアドレス１２２Ａからの
データを要求した。したがって、命令２３の四つの生起
にわたって、そのターゲットデータアドレスは１２２
１、１２２４、１２２７、および１２２Ａであった。し
たがって、ストライディングの状況で、初期フェッチは
アドレス１２２４に対するものであった。次の三つのア
クセスの各々に対して、ストライドは３であった。
【００６０】前の段落はストライディングを示すが、表
４の例は更にストライディングと組合わされたルーピン
グも示す。この組合わせを本実施例により検出し、後で
詳しく説明するようにＬＴＢ５６に符号化される。更に
詳しく述べると、直前に説明したようにＪ＝１に対して
Ｋが１から４までくりかえされた後、Ｊが２に増大させ
られる。ストライディングだけが予測される従来技術で
は、命令２３の次の生起に対して、最後にアクセスされ
たアドレス（すなわち、１２２Ａ）に３のストライドが
加算される。これにより、命令２３のこの次の生起がア
ドレス１２２Ｄのデータを使用するという予測が得られ
る。しかし、このような予測は不正確である。詳しく述
べると、Ｊ＝２のとき、命令２３の第一の生起はレコー
ド６４に対するＷＥＥＫＬＹ ＨＯＵＲＳ ＷＯＲＫＥ
Ｄ（週労働時間）［＃１］を要求し、その値が図７のメ
モリＡＲＥＡ２のアドレス２２２１に記憶される。しか
し、後で詳しく説明するように本実施例では、ストライ
ドからこの変化を正確に予測することができる。これに
より、従来技術に比べて更に改善される。
【００６１】表４の命令２３の例および図７のメモリＡ
ＲＥＡ内のレコードについての説明を続けることによ
り、本発明者が認め、本実施例に入れた、ストライドの
後、ルーピングを行うというパターンの繰り返しが熟練
した当業者に理解されよう。上記の例の説明を続ける。
この例のこの点現在で、命令２３によりアクセスされる
ターゲットデータアドレスは１２２１、１２２４、１２
２７、および１２２Ａである。ここで、命令２３の相次
ぐ生起に対するターゲットデータアドレス系列に注意す
べきである。したがって、アドレス２２２１はＪ＝２で
Ｋ＝１のときアクセスされる。次に、Ｊ＝２の間のＫの
残りの３回の繰り返しについて考えてみる。Ｊ＝２でＫ
＝２の場合、命令２３はターゲットアドレス２２２４か
らのデータを要求する。Ｊ＝２でＫ＝３の場合、命令２
３はターゲットアドレス２２２７からのデータを要求す
る。Ｊ＝２でＫ＝４の場合、命令２３はターゲットアド
レス２２２Ａからのデータを要求する。したがって、Ｊ
＝２であるときの命令２３の４回の生起に対して、その
ターゲットデータアドレスは２２２１、２２２４、２２
２７、および２２２Ａであった。命令２３の相次ぐ生起
の各々の詳細を説明しなくても熟練した当業者には理解
されるように、Ｊ＝３の場合、命令２３の４回の生起は
ターゲットデータアドルス５２２１、５２２４、５２２
７、および５２２Ａからのデータを要求する。しかしこ
の点で、前に説明したように、ＡＲＥＡ３が処理された
後、プロセスはループでＡＲＥＡ１に戻る。したがって
Ｊ＝４の場合、命令２３の第一の生起では、ループで戻
ってターゲットアドレス１２２１からのデータを要求す
る。その後、命令２３の次の三つの生起はターゲットア
ドレス１２２４、１２２７、および１２２Ａからのデー
タを要求する。
【００６２】上記で、ストライディングの後にルーピン
グの組み合わせを要約する。Ｊ＝１の場合、命令２３は
４回実行し、それらの回数の間、３の距離でストライド
する（たとえば、アドレス１２２１、１２２４、１２２
７、および１２２Ａ）。しかし、次にＪは増大させられ
るので、命令２３の次の実行は３の距離ストライドしな
い。その代わりに、初期の実施例の仕方でのループの始
まりは、命令２３がアドレス２２２１からのデータを要
求するときに形成される。その後、命令２３は次の三つ
のアクセスに対して３の距離を再びストライドする。こ
の点で、命令２３が次にアドレス５２２１からのデータ
を要求したとき、もう一度ループが続く。距離３のスト
ライドを３回行った後、ループが始まる同じアドレス、
すなわちアドレス１２２１からのデータを命令２３が次
に要求したとき、ループは完了する。したがって、命令
２３のすべての生起をまとめると、命令２３は１２２１
から１２２４へ、１２２７へ、１２２Ａへストライドし
た後、ループで２２２１に至り、そこから２２２４へ、
２２２７へ、２２２Ａへストライドした後、ループで５
２２１に至り、そこから５２２４へ、５２２７へ、５２
２Ａへストライドした後、ループで１２２１に戻り、命
令２３のすべての生起に対してこのパターンを連続的に
繰り返す。
【００６３】上記で、図８は上記のＬＴＢ５６で説明さ
れた、単一のエントリ５６１の付加的な実施例を示す。
ここでエントリ５６１には、上記の図４と同じ値が含ま
れているが、５個の付加的な値も含まれている。それら
の値により、本実施例では、単独で、または上記のよう
なルーピングとの組み合わせで、種々のストライドパタ
ーンを予測することができる。エントリ５６１の最初の
１０個の値については、前の説明を参照できる。したが
って、図８に示された新しく付加された値について集中
的に説明する。簡単に述べると、図８に新しく示された
値には、ＳＴＲＩＤＥ ＬＥＮＧＴＨ（ストライド長
さ）、ＳＴＲＩＤＥ ＴＨＲＥＳＨＯＬＤ（ストライド
閾値）、ＳＴＲＩＤＥ ＣＯＵＮＴＥＲ（ストライドカ
ウンタ）、ＴＥＭＰＯＲＡＲＹ ＰＯＩＮＴＥＲ ＳＡ
ＶＥＲ（一時ポインタセーバ）、およびＳＴＲＩＤＥ
ＣＯＮＴＲＯＬ（ストライド制御）が含まれる。図８に
は後で詳しく説明するように３個のＰＯＩＮＴＥＲに共
同使用される一組のストライドに関連した値が示されて
いるが、代替実施例では各ポインタとそれに結合された
ＣＯＮＴＲＯＬはそれ自身のストライドに関連した値を
そなえることができる。したがってこの代替実施例で
は、より複雑なデータパターンを予測することができ
る。これにより、単一のデータフェッチ命令の場合、一
つのストライド系列に対する長さや閾値は次のストライ
ド系列に対する長さや閾値と異なる。いずれにしても、
これらのストライドに関連した値の各々については以下
に説明する。
【００６４】図８に示されたストライドに関連した値の
情報と動作を示すために、それらの値の各々に対して、
まず前置きの説明を行う。上記の表４の命令２３の例に
より、サンプル情報を示す。説明を進める前に、ターゲ
ットデータアドレス１２２１、１２２４、１２２７、お
よび１２２Ａをストライドすることにより命令２３がど
のように進むかを前に示したことを想起されたい。次
に、図８のストライドに関連した値については、ＳＴＲ
ＩＤＥ ＬＥＮＧＴＨ（ストライド長さ）値は相次ぐス
トライドターゲットデータアドレス相互の間の相違の大
きさを表す。したがって現在の例では、ＳＴＲＩＤＥ
ＬＥＮＧＴＨは３に等しい。すなわち、アドレス１２２
１と１２２４との間のストライドは３、アドレス１２２
４と１２２７との間のストライドは３などである。ＳＴ
ＲＩＤＥ ＴＨＲＥＳＨＯＬＤ（ストライド閾値）は与
えられたストライド系列のターゲットアドレスの数であ
る。したがって現在の例では、ＳＴＲＩＤＥ ＴＨＲＥ
ＳＨＯＬＤは４に等しい（すなわち、１２２１、１２２
４、１２２７、および１２２Ａの系列には４個のアドレ
スがある）。次にＳＴＲＩＤＥ ＣＯＵＮＴＥＲ（スト
ライドカウンタ）は、与えられたストライド系列の中の
系列毎に進むカウンタである。進むことにより、相次ぐ
各ストライドの跡をたどるようにＣＯＵＮＴＥＲが増減
することを示そうとしている。実施例でこの機能を達成
するため、そして後で詳しく説明するように、ＳＴＲＩ
ＤＥ ＣＯＵＮＴＥＲには最初、ＳＴＲＩＤＥ ＴＨＲ
ＥＳＨＯＬＤがロードされた後、各ストライドが行われ
たとき０の値に向かって減らされる。ＴＥＭＰＯＲＡＲ
Ｙ ＰＯＩＮＴＥＲ ＳＡＶＥＲ（一時ポインタセー
バ）はストライドアドレスの系列の中の初期アドレスを
記憶するために使用される。したがって本例では、１２
２１のアドレスはＴＥＭＰＯＲＡＲＹ ＰＯＩＮＴＥＲ
ＳＡＶＥＲに記憶される。後で詳しく説明するよう
に、ストライド系列の終わりに、このアドレスは最初に
それを与えたＰＯＩＮＴＥＲの一つ（すなわち、Ａ、
Ｂ、またはＣ）に戻される。ＴＥＭＰＯＲＡＲＹ ＰＯ
ＩＮＴＥＲ ＳＡＶＥＲを設ける代わりに、代替実施例
ではストライド系列の終わりに初期アドレスを再計算し
てもよい。この場合、再計算された初期アドレスはそれ
を与えたＰＯＩＮＴＥＲに戻される。最後に、ＳＴＲＩ
ＤＥ ＣＯＮＴＲＯＬ（ストライド制御）は、後で更に
説明するように単独またはルーピングと組合わされてス
トライド手法の動作を制御するために熟練した当業者が
構成することができる付加的な情報を供給するだけであ
る。
【００６５】図８の種々のストライドに関連した値を紹
介したが、前に説明したように、ＰＯＩＮＴＥＲ Ａ、
ＰＯＩＮＴＥＲ Ｂ、およびＰＯＩＮＴＥＲ Ｃは各々
対応するＣＯＮＴＲＯＬ値をそなえ、またルーピングに
関連するときのそれらの値の内容はルーピングデータパ
ターンに関する限り表３に関運して前に紹介した。しか
し、これから紹介し、以下更に詳しく説明するように、
図８の実施例には更に種々のストライドに関連したパタ
ーンも含まれている。この機能を更に果たすために、各
ＰＯＩＮＴＥＲに対応するＣＯＮＴＲＯＬ情報は更にス
トライドに関連した動作を示し、またこれに関連して下
の表５は表３の値を繰り返しているが、種々のストライ
ド動作を入れるように表３の予備値のいくつかについて
定義もしている。
【表５】 表５でＣＯＮＴＲＯＬ情報の２進値が００１、０１０、
または０１１に等しい場合、これはＣＯＮＴＲＯＬに対
応するＰＯＩＮＴＥＲがストライドの作用に関連してい
ることを示している。相違点はストライドの大きさであ
る。特定のストライドの相違点を以下に説明する。
【００６６】表５に示すように、ＣＯＮＴＲＯＬ情報の
２進値が００１に等しい場合、これはストライドモード
を示す。この場合、ＬＴＢ５６のエントリのＳＴＲＩＤ
ＥＬＥＮＧＴＨ値にストライドの長さが記憶されてい
る。この側面を示すため、表４のコード例、そして更に
詳しくは、ＬＴＢ５６のエントリ５６１が命令２３のス
トライド動作にどのように関連するかについて以下に説
明する。この目的のため、図９はストライド動作の間、
命令２３に対してデータプリフェッチ予測を可能にする
ように設定されたときのエントリ５６１を示している。
命令２３を設定するためのステップについては後で詳し
く説明する。したがって、図９でエントリ５６１が事前
に設定され、表４の擬似コードがフェッチされ、前記の
パイプライン３８により処理されるべきものであると仮
定する。このようにして、命令フェッチ段４０は命令２
３をフエッチし、前記の場合のように、それがデータフ
ェッチ命令であることを検出する。このようにしてＬＴ
Ｂ５６を使用して、それが命令２３に対応するエントリ
を記憶しているか判定する。詳しく述べると、エントリ
５６１の中のアドレスタグフィールドは命令２３のアド
レスに一致するか判定され、したがってＬＴＢ５６はこ
のようなエントリをそなえているか判定される。次に、
エントリ５６１のＮＥＸＴ ＰＯＩＮＴＥＲ値が使用さ
れ、それはＰＯＩＮＴＥＲ Ａとそれに対応するＡ Ｃ
ＯＮＴＲＯＬは命令２３に対するターゲットデータアド
レスへの現在のプリフェッチ要求があれば、その現在の
プリフェッチ要求を制御するはずである。
【００６７】上記に応答して、Ａ ＰＯＩＮＴＥＲ Ｃ
ＯＮＴＲＯＬ ＩＮＦＯＲＭＡＴＩＯＮが評価され、そ
れは現在のアクセスがストライドの一部であることを示
す（すなわち、００１の値）。ここで、ストライドの長
さはＳＴＲＩＶＥ ＬＥＮＧＴＨ値に記憶されている。
この点から先のステップを更に説明するために、図１０
は全体が７０で表された方法を示す。方法７０はストラ
イド動作の現在の型に応答する種々の好ましいステップ
を表す。図示するように、方法７０は一般にステップ７
２で始まる。ステップ７２は単に、００１に等しいＣＯ
ＮＴＲＯＬ情報値に応答して（またはストライドモード
の動作を示す他の制御値のいずれかに応答して）方法が
始まったことを示すだけである。次に、方法７０はステ
ップ７４に続く。ステップ７４はＳＴＲＩＤＥ ＣＯＵ
ＮＴＥＲが０に等しいか調べる。方法７０の説明が完了
すればより良く理解されるように、これが１２２１、１
２２４、１２２７、および１２２Ａのストライド系列に
対する命令２３の第一の生起であるので、ＳＴＲＩＤＥ
ＣＯＵＮＴＥＲは０にリセットされている。したがっ
て、ステップ７４は真であるはずであり、方法７０はス
テップ７６に進む。何らかの理由でストライド系列の命
令の第一の生起でＳＴＲＩＤＥ ＣＯＵＮＴＥＲの値が
非零であれば、方法７０はステップ７７に進む。ステッ
プ７７は、ＳＴＲＩＤＥ ＣＯＵＮＴＥＲの誤った設定
に応答するためのエラーハンドラの一例である。
【００６８】ステップ７７のエラーハンドリングは二つ
の動作を行う。第一に、現在のＰＯＩＮＴＥＲに対する
ＣＯＮＴＲＯＬ情報は非妥当に設定される。したがっ
て、現在の例では、Ａ ＣＯＮＴＲＯＬが０００に設定
される。第二に、ＮＥＸＴ ＰＯＩＮＴＥＲ値が後続の
次のポインタを指すように進められる。したがって、現
在の例では、ＮＥＸＴ ＰＯＩＮＴＥＲの値が０１に設
定される。最後に、このエラーハンドリングが完了する
と、フローはステップ７７からステップ９０に進む。後
でも述べるようにステップ９０は、単にエントリ５６１
の現在の処理に対する方法７０の終わりを表すに過ぎな
い。
【００６９】命令２３の現在の例におけるように、スト
ライディングを開始すべきデータフェッチ命令があるＬ
ＴＢ５６の妥当なエントリについて当てはまるように、
ＳＴＲＩＤＥ ＣＯＵＮＴＥＲが０に等しいことがわか
った後に、ステップ７６に達する。次に、ステップ７６
は二つのセットアップ動作を行う。第一に、ステップ７
６は現在のＰＯＩＮＴＥＲの値をＴＥＭＰＯＲＡＲＹ
ＰＯＩＮＴＥＲ ＳＡＶＥＲ（一時ポインタセーバ）に
コピーする。したがって現在の例では、ＰＯＩＮＴＥＲ
Ａに記憶された１２２１という値がＴＥＭＰＯＲＡＲ
Ｙ ＰＯＩＮＴＥＲ ＳＡＶＥＲにコピーされる。後で
より明らかになる理由により、このＴＥＭＰＯＲＡＲＹ
ＰＯＩＮＴＥＲ ＳＡＶＥＲから後で検索されて、Ｐ
ＯＩＮＴＥＲ Ａに入る。第二に、ステップ７６はＳＴ
ＲＩＤＥ ＣＯＵＮＴＥＲにＳＴＲＩＤＥ ＴＨＲＥＳ
ＨＯＬＤをロードする。したがって、相次ぐストライド
の生起毎に前に述べたようにカウントが減っていく。こ
れについても、後で詳しく説明する。この二つのセット
アップ動作の後、方法７０はステップ７８に続く。
【００７０】ステップ７８は、対応するＰＯＩＮＴＥＲ
によって示されるアドレスで開始するようにプリフェッ
チ要求を発する。したがって、現在の例では、ＰＯＩＮ
ＴＥＲ Ａが問題になっているので、ステップ７８は１
２２１のターゲットデータアドレスにプリフェッチ要求
を発する。したがって、このプリフェッチ要求が実際の
プリフェッチ動作を誘発した場合、前に説明したように
アドレス１２２１のデータを検索してオンチップキャッ
シュに入れることができる。したがって、命令２３がパ
イプライン３８を通るとき適当な時点に達すると、その
データはそのキャッシュからフェッチして容易に利用す
ることができる。したがって再び、プリフェッチの利点
を実現することができる。ここでは、アドレスのストラ
イド系列の最初の場合にそれが示されている。次に、方
法７０はステップ８０に進む。
【００７１】ステップ８０では、ＳＴＲＩＤＥ ＣＯＵ
ＮＴＥＲの値を減少させる。現在の例では、図９で説明
したように、ＳＴＲＩＤＥ ＣＯＵＮＴＥＲはＳＴＲＩ
ＤＥＴＨＲＥＳＨＯＬＤからの４という値を記憶してい
る。したがってステップ８０で、この値を４から３に減
らす。後でより良く理解されるように、直前のステップ
７８によるプリフェッチ要求の相次ぐ発行毎に、ステッ
プ８０は再びカウントを減少させる。したがって、最後
にカウントは０に達し、与えられたストライドアドレス
の系列に対するすべてのストライドの場合が生じたとい
うことを示す。次に、方法７０はステップ８２に進む。
【００７２】ステップ８２は再び、ＳＴＲＩＤＥ ＣＯ
ＵＮＴＥＲが０に達したか判定する。直前の段落で説明
したように、与えられたストライドアドレスの系列に対
するすべてのストライドの場合が生じると、カウントが
０に達する。ＳＴＲＩＤＥＣＯＵＮＴＥＲが０に達して
いない場合には、方法７０はステップ８４に進む。これ
に反して、ＳＴＲＩＤＥ ＣＯＵＮＴＥＲが０に達した
場合には、方法７０はステップ８６に進む。現在の例で
は、ＳＴＲＩＤＥ ＣＯＵＮＴＥＲは３に等しいので、
方法７０はステップ８４に進む。
【００７３】ステップ８４は現在ポインタの値をＳＴＲ
ＩＤＥ ＬＥＮＧＴＨの値だけ増大させる。現在の例で
は、ＰＯＩＮＴＥＲ Ａは１２２１に等しく、ＳＴＲＩ
ＤＥＬＥＮＧＴＨは３に等しい。したがって、ステップ
８４に応答して、ＰＯＩＮＴＥＲ Ａの値が１２２１か
ら１２２４に増大される。次に、方法７０はステップ７
８に進む。
【００７４】上記の説明で熟練した当業者には理解され
るように、方法７０がステップ８４からステップ７８に
戻ることにより、一つ以上の付加的なプリフェッチ要求
が発せられる。後続の各プリフェッチ要求は前のプリフ
ェッチ要求のアドレスにＳＴＲＩＤＥ ＬＥＮＧＴＨの
値を加えたものを発する。たとえば、前に説明したよう
に、ステップ７８の第一の場合に１２２１のプリフェッ
チ要求が発せられ、そしてその後、ＰＯＩＮＴＥＲ Ａ
の値がＳＴＲＩＤＥ ＬＥＮＧＴＨの３だけ大きくされ
て１２２４の値となる。したがって次に、ステップ７８
はもう一度プリフェッチ要求を発するが、ここではアド
レス１２２４で行われる。更にステップ８０で再びＳＴ
ＲＩＤＥ ＣＯＵＮＴＥＲが減らされるが、ここでは３
から２に減らされる。後に続くステップ８２が制御をス
テップ８４に移し、ＰＯＩＮＴＥＲ Ａが増大させら
れ、このようにして続行される。したがって、このプロ
セスで１２２１、１２２４、１２２７、および１２２Ａ
の系列に対するプリフェッチ要求を発する。しかし、ア
ドレス１２２Ａでプリフェッチ要求を発行した後、ステ
ップ８０は再びＳＴＲＩＤＥ ＣＯＵＮＴＥＲを減少さ
せる。したがって、この点で、ＳＴＲＩＤＥ ＣＯＵＮ
ＴＥＲは１から０に減少させられる。その結果、ステッ
プ８２は制御をステップ８６に渡す。したがって、制御
のこの変化が生じるのは、ストライド系列（すなわち、
１２２１、１２２４、１２２７、および１２２Ａ）のす
べてのアドレスがプリフェッチ要求の対象となった後で
ある。
【００７５】ストライディングアドレスの系列に対応す
るすべてのプリフェッチ要求が発せられた後にステップ
８６で、ＴＥＭＰＯＲＡＲＹ ＰＯＩＮＴＥＲ ＳＡＶ
ＥＲからの値が現在のＰＯＩＮＴＥＲにコピーされて戻
される。現在の例では、前に説明したようにステップ８
６の前に、ＰＯＩＮＴＥＲ Ａの値はアドレス１２２
Ａ、すなわち、ストライドアドレスの系列１２２１、１
２２４、１２２７、および１２２Ａの最後のアドレスに
等しい。しかし、ステップ８６でＴＥＭＰＯＲＡＲＹ
ＰＯＩＮＴＥＲ ＳＡＶＥＲからのコピーバックによ
り、現在ＰＯＩＮＴＥＲの値がストライドアドレスの系
列の初めにあった値に戻される。したがって現在の例で
は、前に（ステップ７６で）ＴＥＭＰＯＲＡＲＹ ＰＯ
ＩＮＴＥＲＳＡＶＥＲに記憶された１２２１という値が
今ＰＯＩＮＴＥＲ Ａに戻される。したがって熟練した
当業者には理解されるように、ＰＯＩＮＴＥＲ Ａに基
づくプリフェッチ要求の次の場合には、その要求はもう
一度、ストライド系列の終わりではなくてストライド系
列の初めのアドレスに向けられる。更に、そしてＴＥＭ
ＰＯＲＡＲＹ ＰＯＩＮＴＥＲ ＳＡＶＥＲの紹介と関
連して前に説明したように、そのＳＡＶＥＲを使用する
代わりに、別の方法でＳＡＶＥＲに記憶された初期アド
レスを再循環させることによりステップ７６の結果を達
成することができる。たとえば、１２２１の終了アドレ
スの場合、ＳＴＲＩＤＥ ＬＥＮＧＴＨに（ＳＴＲＩＤ
Ｅ ＴＨＲＥＳＨＯＬＤ−１）の値を乗算することがで
き、その積を終了アドレスから減算することができる。
これにより、ＰＯＩＮＴＥＲ Ａを再記憶するための初
期アドレスが与えられる。
【００７６】ステップ８６の後、方法７０はステップ８
８に進む。ステップ８８は、問題になっているＬＴＢ５
６のエントリに対するＮＥＸＴ ＰＯＩＮＴＥＲインジ
ケータを進める。現在の例では、図９について説明した
ようにＮＥＸＴ ＰＯＩＮＴＥＲの値は現在００に設定
されている。すなわち、ＮＥＸＴ ＰＯＩＮＴＥＲは表
２に示された値によりＰＯＩＮＴＥＲ Ａを指す。した
がって、ステップ８８はＮＥＸＴ ＰＯＩＮＴＥＲ値を
０１に進める。これにより、ＰＯＩＮＴＥＲＢが、行５
６１が使用される次の場合に対して使用されるべき次の
ＰＯＩＮＴＥＲであるということが示される。換言すれ
ば、フェッチ段４０によりフェッチされることに応答し
て次回に命令２３が検出されたとき、行５６１が再び使
用されるが、そのときはステップ８８によるＮＥＸＴ
ＰＯＩＮＴＥＲの現在の前進に基づいてＰＯＩＮＴＥＲ
ＢとＢ ＣＯＮＴＲＯＬが制御を行う。更に注意すべ
きことは、ＮＥＸＴ ＰＯＩＮＴＥＲのこの前進はルー
ピング形式でエントリ５６１の相次ぐ各ポインタに対し
て続行される。換言すれば、ステップ８６に達したとき
ＮＥＸＴ ＰＯＩＮＴＥＲがＰＯＩＮＴＥＲ Ｃを示す
ように設定されると、その場合にＮＥＸＴ ＰＯＩＮＴ
ＥＲを前進させたとき、ＮＥＸＴ ＰＯＩＮＴＥＲは次
のＰＯＩＮＴＥＲとしてＰＯＩＮＴＥＲ Ａを指す。こ
のようにして、円形形式がＰＯＩＮＴＥＲ ＡからＰＯ
ＩＮＴＥＲ Ｂに、ＰＯＩＮＴＥＲＣに、ＰＯＩＮＴＥ
Ｒ Ａに戻る等のように形成される。
【００７７】今説明したステップ８８の動作の他に、ス
トライドを完了させ、円形の順序の次のＰＯＩＮＴＥＲ
以外のＰＯＩＮＴＥＲに対するループを形成できるよう
にすることにより、本発明の範囲内で更にもう一つの実
施例を作成することができる。換言すれば、前の段落で
は、ＮＥＸＴ ＰＯＩＮＴＥＲをＰＯＩＮＴＥＲ Ｃか
らＰＯＩＮＴＥＲ Ａに進める場合について説明した。
これにより、ＰＯＩＮＴＥＲ Ｃに関連するストライド
系列が完了した後、円形ルーピング形式が維持される。
換言すれば、表５に与えられたストライド制御値で、前
の段落が示唆するところによれば、ストライド系列が完
了した後、ＮＥＸＴ ＰＯＩＮＴＥＲを単に増大させ
る。これにより、今完了したストライド系列に関連して
使用されたばかりのＰＯＩＮＴＥＲに円形順序で続くＰ
ＯＩＮＴＥＲにより、次のターゲットデータアドレスが
示される。しかし、代替実施例として、ストライド系列
が完了した後、異なるＰＯＩＮＴＥＲがＮＥＸＴ ＰＯ
ＩＮＴＥＲとなるように、更に付加的な制御を行うこと
もできる。たとえば、各ＬＴＢエントリに付加的な値を
含めることができる。またはＣＯＮＴＲＯＬ内のビット
数を増やすことができる。いずれにしても付加的な機能
により、ストライド系列の完了後に、今使用したばかり
のＰＯＩＮＴＥＲに円形状に続かないＰＯＩＮＴＥＲが
指定される。たとえば、ＰＯＩＮＴＥＲ Ａがストライ
ド系列を支配した上記の例で、この付加的な制御によっ
てＮＥＸＴ ＰＯＩＮＴＥＲを１０に変えることができ
る。これにより、（上記の例のようなＰＯＩＮＴＥＲ
Ｂではなくて）ＰＯＩＮＴＥＲＣが、データフェッチ命
令の次の生起に対して使用すべき次のＰＯＩＮＴＥＲで
あるということが示される。このように各ＬＴＢエント
リで、上記のものより更にもっと複雑なデータパターン
を検出し、示すことができる。
【００７８】ステップ８８の後、方法７０はステップ９
０に達する。前に説明したように、ステップ７７のエラ
ーハンドリングの後にも、ステップ９０に達することが
あり得る。いずれにしても、ステップ９０は単に、ＬＴ
Ｂ５６の中の、ストライドモードの動作に基づく与えら
れたエントリに対する方法７０の終わりを表しているに
過ぎない。したがって、ステップ９０の後、方法７０は
多数の付加的な回数繰り返すことができる。それらの回
数はフェッチされた命令とＬＴＢ５６の中のエントリと
が一致したことに応答してもう一度開始される。ここ
で、一致するＬＴＢエントリはストライドモードを示す
ために設定された適当なＣＯＮＴＲＯＬ情報値をそなえ
ており、ストライドの長さはＳＴＲＩＤＥ ＬＥＮＧＴ
Ｈ値に示されている。
【００７９】上記の説明から熟練した当業者には理解さ
れるように、図８の実施例では、プリフェッチ要求をス
トライディングアドレスの系列に発することができる。
実際、本例を継続することにより、熟練した当業者には
理解されるように図８の実施例では、ストライディング
アドレス相互の間にルーピングも行うことができる。更
に詳しく述べると、図９を再び参照することにより、Ｐ
ＯＩＮＴＥＲ Ｂがアドレス２２２１を表すことがわか
る。前に説明したように、上記の例のステップ８８は、
ＮＥＸＴ ＰＯＩＮＴＥＲを変更して、行５６１が使用
される次の場合に使用されるべき次のＰＯＩＮＴＥＲと
してＰＯＩＮＴＥＲ Ｂを示す。このように、本例を続
けて説明する。フェッチ段４０によりフェッチされるこ
とに応答して命令２３が次に検出されたとき、フェッチ
を予測するために行５６１が再び使用されるが、この点
ＢではＢ ＣＯＮＴＲＯＬとＰＯＩＮＴＥＲ Ｂが使用
される。更に注意すべきことは、Ｂ ＣＯＮＴＲＯＬは
ルーピングモードを示すということである。したがっ
て、命令２３のこの場合に対して、再びプリフェッチ要
求がアドレス２２２１に対して発せられるが、その後に
命令２３の次の三つの生起の各々に対する三つのストラ
イドが続く。すなわち、次の三つのこのような生起はア
ドレス２２２４、２２２７、および２２２Ａに対するプ
リフェッチ要求を生じる。更に、プリフェッチ要求の一
部としてアドレス２２２Ａが発せられると、再びＮＥＸ
Ｔ ＰＯＩＮＴＥＲが増大させられ、今度は次のアクセ
スのための制御としてＰＯＩＮＴＥＲ Ｃおよびそれの
Ｃ ＣＯＮＴＲＯＬが示される。熟練した当業者には理
解されるように、命令２３の次の４回の生起に対しても
う一度アドレスのストライドパターンが生じる。それら
のアドレスには５２２１、５２２４、５２２７、および
５２２Ａが含まれる。最後に、これが完了したとき、再
びＮＥＸＴ ＰＯＩＮＴＥＲが増大させられる。今度は
次のアクセスのための制御としてＰＯＩＮＴＥＲ Ａお
よびそれのＡ ＣＯＮＴＲＯＬを生じるループバックが
完成する。このようにして、このパターンは多数回繰り
返すことができる。これにより、ストライドの後にルー
プが続く組み合わせ機能が得られる。
【００８０】上記の例では、各ＰＯＩＮＴＥＲに対して
ＣＯＮＴＲＯＬ情報値が設けられており、ＣＯＮＴＲＯ
Ｌ値は００１に等しい。すなわち、ストライドモードが
示され、ストライドの大きさがエントリ５６１のＳＴＲ
ＩＤＥ ＬＥＮＧＴＨに記憶された。しかし、代わりと
して０１０および０１１に等しいＣＯＮＴＲＯＬ値を使
用してもよい。それらの値は各々、（表５にＬＥＮＧＴ
Ｈ１およびＬＥＮＧＴＨ２として示されている）既知の
固定長さに対応している。たとえば、ＬＥＮＧＴＨ１は
３バイトの値とすることができる。この場合、ＳＴＲＩ
ＤＥ ＬＥＮＧＴＨ値からの値を使用する、前の例は代
わりに０１０のＣＯＮＴＲＯＬ値を使用して達成され
た。そしてそのＣＯＮＴＲＯＬ値から、それに対してプ
リフェッチ要求が発せられる次の予測されたアドレスを
計算するとき３というストライド長さを使用することが
わかっている。もう一つの例として、ＬＥＮＧＴＨ２は
与えられた構成に対する１ワードの大きさとすることが
できる。したがって、ＬＥＮＧＴＨ２はあるマシンにつ
いては４バイトとすることができる。したがって、この
ような場合には、ＣＯＮＴＲＯＬ値が０１１に等しけれ
ば、エントリのＳＴＲＩＤＥ ＬＥＮＧＴＨ値を使用す
る必要は無く、代わりに０１１符号化からわかるような
４バイトの固定値を使用して相次ぐストライドアドレス
を計算する。上記の他に、更により複雑なストライディ
ングデータパターンに対しては、一つのＰＯＩＮＴＥＲ
に対応するＣＯＮＴＲＯＬがもう一つのＰＯＩＮＴＥＲ
に対応するＣＯＮＴＲＯＬとモードが異なってもよい。
たとえば、Ａ ＣＯＮＴＲＯＬを００１、Ｂ ＣＯＮＴ
ＲＯＬを０１０、そしてＣ ＣＯＮＴＲＯＬを０１１と
することができる。このように、各ＣＯＮＴＲＯＬはス
トライドモードに関連するが、ストライド長さが異なっ
ている。更に他の例も、熟練した当業者には理解されよ
う。
【００８１】上記のアドレスのパターンを背景として、
この点までプリフェッチ要求が発せられるということを
述べてきた。したがって、要求が実際にプリフェッチ動
作を生じるということを肯定的に述べていない。換言す
れば、一旦プリフェッチ要求が発せられると、その要求
に応答してプリフェッチ動作が実際に行われるか否かは
要求している回路にはわからない。プリフェッチ動作が
行われれば、多分、要求されたデータはその後、オンチ
ップキャッシュで利用できるので、そのキャッシュから
実際のフェッチによってそのデータを使用することがで
きる。しかし、場合によっては、プリフェッチ要求にサ
ービスしない、すなわち、プリフェッチ要求に応答した
プリフェッチ動作を許さないことが望ましいこともあ
る。このような場合の二つの例を以下に述べる。
【００８２】プリフェッチ要求は発せられるが、その要
求に応答したプリフェッチは生じたり、生じなかったり
する場合の第一の例として、本実施例の更にもう一つの
側面では、ＬＴＢ５６の各エントリに一つ以上の付加的
な値を付加することができる。または上記のエントリに
アクセスする、ある付加的な回路を接続することができ
る。この付加的な回路は、キャッシュ行交差に基づいて
過去のプリフェッチ要求と比べて現在のプリフェッチ要
求を評価する。更に詳しく述べると、二つのアドレスを
評価することにより後続のアドレスが前のアドレスと同
じキャッシュ行の中にあるか否かを判定する種々の回路
がこの分野では知られている。後続のアドレスが前のア
ドレスと同じキャッシュ行の中に無ければ、後続のアド
レスは前のアドレスに対して行交差であると言われる。
すなわち、そのアドレスは一つのキャッシュ行と前のア
ドレスに対応するもう一つのキャッシュ行との間の境界
と交差する。本実施例の状況では、この機能をストライ
ド動作と組み合わせて使用することにより、性能を更に
改善する。更に詳しく述べると、プリフェッチ要求の一
部として相次ぐ各ストライドアドレスが発せられるにつ
れて、ストライドアドレスをこのような行交差検出回路
に提出することが好ましい。後続のアドレスがキャッシ
ュ行と交差しない場合には、したがって、前のストライ
ドアドレスに関連して多分捜された（かプリフェッチさ
れたかの一方または両方の）データを捜していることに
なる。したがって、他の考慮が無い場合には、後続のプ
リフェッチ要求はプリフェッチ動作を生じる必要は無
い。というのは、先行アドレスが既にプリフェッチ動作
を生じたからであり、またその動作により、後続のプリ
フェッチ要求で捜されるデータは既にキャッシュの中に
あることが保証されたからである。これをより良く説明
するため、命令２３の例に戻る。前に説明したように、
方法２０によって取り扱われるとき、命令２３は１２２
１、１２２４、１２２７、および１２２Ａのストライド
アドレスを発した。今、アドレス１２２１と１２２４が
一つのキャッシュ行の中にそろっており、アドレス１２
２７と１２２Ａが一つのキャッシュ行の中にそろってい
るものとする。命令２３の第一の生起に対しては、アド
レス１２２１に対応してプリフェッチ要求が発せられる
ことが前に示されている。これは系列の中の最初のアド
レスであるので、何か他の理由が無ければ、プリフェッ
チ要求に応答してプリフェッチ動作を行うことができ
る。このようにして、アドレス１２２１のデータがオン
チップキャッシュ内にプリフェッチされる。しかし、ア
ドレス１２２４もアドレス１２２１と同じキャッシュ内
にあるので、１２２１に対するアドレスがこのようにし
てプリフェッチされるのと同時にアドレス１２２４のデ
ータもプリフェッチされる。次に、命令２３の第二の生
起に対しては、アドレス１２２４に対応してプリフェッ
チ要求が発せられることが前に示された。しかし、ここ
で、キャッシュ行交差検出回路は現在のアドレス１２２
４が先行するアドレス１２２１と同じキャッシュ行の中
にあることを検出する。これに応答して、アドレス１２
２４のデータに対してはプリフェッチ要求が発せられる
事が好ましいが、これに応答してこの点ではプリフェッ
チ動作が行われないことが好ましい。なぜなら、アドレ
ス１２２１のデータと同時に、捜し求められたデータが
既に以前にキャッシュにプリフェッチされていたからで
ある。この例について、説明を続ける。命令２３の第三
の生起に対しては、アドレス１２２７に対応してプリフ
ェッチ要求が発せられることが前に示された。ここで、
キャッシュ行交差検出回路は現在のアドレス１２２７が
先行するアドレス１２２４と同じキャッシュ行の中に無
いことを検出する。したがって、アドレス１２２７のデ
ータに対して発せられたプリフェッチ要求に応答して、
プリフェッチ動作を行うことができることが好ましい。
これにより、アドレス１２２７（および１２２Ａ）のデ
ータが異なるキャッシュ行にフェッチされる。これによ
り、この場合も、そのデータは後でフェッチのためオン
チップで利用できる。
【００８３】プリフェッチ要求は発せられるが、その要
求に応答したプリフェッチは生じたり、生じなかったり
する場合の第二の例として、かなり前に説明したよう
に、付加的なシステムパラメータが、プリフェッチ動作
を行うべきか、または異なるが関連した応答性のプリフ
ェッチ動作が行われるように実際に要求を修正するべき
かということの有効性に影響を及ぼす。再び、これらの
付加的な考慮をするためには、前に引用した米国特許出
願第＿＿＿＿＿号、「マイクロプロセッサに基づくシス
テムでプリフェッチ処理のための回路、システム、およ
び方法」（Ｃｉｒｃｕｉｔｓ，Ｓｙｓｔｅｍｓ，Ａｎｄ
Ｍｅｔｈｏｄｓ Ｆｏｒ Ｐｒｅｆｅｔｃｈ Ｈａｎ
ｄｌｉｎｇ Ｉｎ Ａ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ
−Ｂａｓｅｄ Ｓｙｓｔｅｍ）（代理人処理番号ＴＩ−
２４１５３）を参照できる。
【００８４】図８および９のエントリ５６１によって行
われるストライド動作とそれに続くルーピング動作につ
いて説明してきた。それらの図のエントリ５６１の特性
と、前に紹介した種々の側面を更に説明するために、表
４の例の命令２３と関連して図９のエントリ５６１の中
の値の設定について説明する。前に説明したように、表
４のプログラムは、外部メモリ１４のような、マイクロ
プロセッサ１２がアクセスできるメモリに命令として記
憶される。したがって、それらの命令を処理するため
に、各命令はパイプライン３８内にフェッチされ、それ
を通ってその実行段４８に向かう。したがって、このプ
ロセスの間、命令２３が初めて（すなわち、Ｊ＝１でＫ
＝１の場合）命令フェッチ段４０によってフェッチされ
る。この点で当業者には知られた手法により、命令がロ
ード、記憶、記憶質問等のようなデータフェッチ命令で
あるということが検出される。命令２３がデータフェッ
チ命令であると検出されたことに応答して、図５のエン
トリ５６１に関連して説明したように同じ初期ステップ
が行われる。したがって、それらの詳細をここで再び説
明しなくても前の説明を参照して理解し得る。簡単に述
べると、前に説明したように、ＬＴＢ５６を使用して、
それのエントリの一つが命令２３に対応するか判定す
る。そして、エントリを検証するか、またはＬＴＢ５６
の中の新しい列に（たとえば、ＬＴＢ５６の最も古く使
用されたエントリを立ちのかせることにより）エントリ
を作成する。しかし、更に前に述べたように、図４のエ
ントリはストライドに関連した属性を含んでおらず、デ
フォルト予測はループが含まれているということだっ
た。したがって、図４のエントリ５６１に対して、デー
タフェッチ命令を受けて、それのターゲットデータアド
レスをエントリに入れた後、ＮＥＸＴ ＰＯＩＮＴＥＲ
の値が０１に設定される。これにより、ＰＯＩＮＴＥＲ
Ｂがデータフェッチ命令の次の生起の際に使用すべき次
のポインタであるということが示される。しかし、図８
のエントリ５６１の本実施例では、それに種々の付加的
なストライド処理能力が含まれている。その結果、後で
更に説明するように、それのデフォルト予測は、アドレ
ス系列がルーピングでなくストライディングを行うとい
うことである。したがって、ＮＥＸＴ ＰＯＩＮＴＥＲ
の値は００に維持される。すなわち、ＰＯＩＮＴＥＲ
Ａが命令２３の次の生起の際に使用すべき次のポインタ
であるということが示される。しかし、この点では単一
のターゲットデータアドレスしか無いので、それはＴＥ
ＭＰＯＲＡＲＹ ＰＯＩＮＴＥＲ ＳＡＶＥＲとＰＯＩ
ＮＴＥＲ Ａに記憶され、Ａ ＣＯＮＴＲＯＬは００１
に設定される。表５で説明したようにこれは、ストライ
ド長さがＳＴＲＩＤＥ ＬＥＮＧＴＨ値に記憶されたス
トライドモードエントリを示す。更に、ＰＯＩＮＴＥＲ
Ａの値がストライドアドレスの系列の中の第一のアド
レスであると予測されるので、ＳＴＲＩＤＥ ＣＯＵＮ
ＴＥＲは１に初期設定される。最後にＳＴＲＩＤＥ Ｃ
ＯＮＴＲＯＬは「不完全」に設定される。換言すれば、
本例の現在の点では、ストライド系列が完全であるか否
かわからない。したがって、後で理解されるような制御
の目的のため、ＳＴＲＩＤＥ ＣＯＮＴＲＯＬの中にあ
る値（たとえば、ある２進コード）が設定されて、この
不完全なステータスを表示する。
【００８５】命令２３の第二の生起により、ＬＴＢにヒ
ットが生じる。これに応答して、ＮＥＸＴ ＰＯＩＮＴ
ＥＲがＰＯＩＮＴＥＲ Ａであり、ＰＯＩＮＴＥＲ Ａ
に対するＣＯＮＴＲＯＬ値が００１（すなわち、ストラ
イドモードエントリ））、ＳＴＲＩＤＥ ＣＯＵＮＴＥ
Ｒが１に設定され、ＳＴＲＩＤＥ ＣＯＮＴＲＯＬが
「不完全」に設定されているということが判定される。
これに応答して、この第二の生起からの実際のターゲッ
トデータアドレスを使用して、その値とＰＯＩＮＴＥＲ
Ａに既に記憶されている値（すなわち、命令２３の第
一の生起による実際のターゲットデータアドレス）との
差が計算される。したがって現在の例では、１２２１と
いう第一の生起のターゲットデータアドレスが１２２４
という第二の生起のターゲットデータアドレスから減算
される。これにより、３という差が得られる。更に、ス
トライドモードとしてデフォルトモードが予測されるの
で、次にこの差はエントリ５６１のＳＴＲＩＤＥ ＬＥ
ＮＧＴＨ値に記憶される。更に、デフォルト予測によれ
ば命令２３のこの第二の生起は一連のストライドアドレ
スの中の２番目であるので、ＳＴＲＩＤＥ ＣＯＵＮＴ
ＥＲはこのとき１から２に増やされる。更に、現在のタ
ーゲットデータアドレス（すなわち、１２２４）がＰＯ
ＩＮＴＥＲ Ａに記憶される。最後に、二つの相次ぐア
ドレスだけが受信、分析されたので、ＮＥＸＴ ＰＯＩ
ＮＴＥＲは００にとどまってＰＯＩＮＴＥＲ Ａを示
し、Ａ ＣＯＮＴＲＯＬは００１にとどまり、ＳＴＲＩ
ＤＥ ＣＯＮＴＲＯＬは不完全なステータスを表示し続
ける。
【００８６】命令２３の第三の生起によって、ＬＴＢに
再びヒットが生じる。これに応答して、対応するエント
リに対して再び、ＮＥＸＴ ＰＯＩＮＴＥＲがＰＯＩＮ
ＴＥＲ Ａであり、Ａ ＣＯＮＴＲＯＬが００１に設定
されていると判定される。しかし、ここでは、ＳＴＲＩ
ＤＥ ＣＯＵＮＴＥＲが１より大きいということも検出
される。「不完全な」というＳＴＲＩＤＥ ＣＯＮＴＲ
ＯＬ値と組合わされたこの表示から、ストライド系列が
設定されつつあり、まだ完成しておらず、データフェッ
チ命令の二つの生起しか含んでいないということがわか
る。したがって再び、この第三の生起からの実際のター
ゲットデータアドレスを使用して、その値とＰＯＩＮＴ
ＥＲ Ａに既に記憶されている値（すなわち、命令２３
の第二の生起からの実際のターゲットデータアドレス）
との差が計算される。したがって、現在の例では、差は
３に等しい。次に、この差は既にＳＴＲＩＤＥ ＬＥＮ
ＧＴＨに記憶されている差と比較される。したがって、
現在の例では、一致していることが見出されるので、ア
ドレスのストライド系列が継続していると推定される。
その結果、（３という）同じ差がＳＴＲＩＤＥ ＬＥＮ
ＧＴＨ値にとどまる。更に、現在のターゲットデータア
ドレス（すなわち、１２２７）がＰＯＩＮＴＥＲ Ａに
記憶される。更に、ＳＴＲＩＤＥ ＣＯＵＮＴＥＲはこ
のとき２から３に増やされる。
【００８７】命令２３の第四の生起により、再びＬＴＢ
５６にヒットが生じ、対応するＮＥＸＴ ＰＯＩＮＴＥ
ＲがＰＯＩＮＴＥＲ Ａに設定され、Ａ ＣＯＮＴＲＯ
Ｌが００１に設定され、ＳＴＲＩＤＥ ＣＯＮＴＲＯＬ
が「不完全」に設定される。しかし、ＳＴＲＩＤＥ Ｃ
ＯＵＮＴＥＲが２より大きい（たとえば、現在３に等し
い）ので、データフェッチ命令のこの第四の生起に対す
る実際のターゲットデータアドレスはＰＯＩＮＴＥＲ
Ａの値（すなわち、命令の第三の生起による値）とＳＴ
ＲＩＤＥ ＬＥＮＧＴＨに記憶された値との和となると
このとき予測される。換言すれば、この第四の生起がも
う一度、上記の第一から第三の生起で始まった系列のス
トライドになるということがこのとき予測される。した
がって、現在の例では、ＳＴＲＩＤＥ ＬＥＮＧＴＨの
中の３という値がＰＯＩＮＴＥＲＡの中の１２２７の値
に加算され、その結果得られる１２２Ａのターゲットデ
ータアドルスを使用してそのアドレスのプリフェッチ要
求が発せられる。更に結局、命令のこの第四の生起によ
り、命令はパイプライン３８に沿って充分に進むので、
実際のターゲットデータアドレスが発せられる。これに
応答して、この第四の生起からの実際のターゲットデー
タアドレスを使用して、その値と前にＰＯＩＮＴＥＲ
Ａに記憶された命令２３の第三の生起からの値との差を
計算することにより、この第四の生起がもう一度ストラ
イドであったということを確かめる。ここで、差は３に
等しいので、ＳＴＲＩＤＥ ＬＥＮＧＴＨに既に記憶さ
れている値と比較したとき、その結果は一致する。した
がって、予測されたターゲットデータアドレスは正確で
あったことが確かめられるので、更に、アドレスのスト
ライド系列が継続していると推定される。その結果とし
て、同じ差（３）がＳＴＲＩＤＥ ＬＥＮＧＴＨ値にと
どまり、ＳＴＲＩＤＥ ＣＯＵＮＴＥＲがこのとき３か
ら４に増やされる。更に、現在のターゲットデータアド
レス（すなわち、１２２Ａ）がＰＯＩＮＴＥＲ Ａに記
憶される。
【００８８】命令２３の第五の生起により、再びＬＴＢ
５６にヒットが生じ、対応するＮＥＸＴ ＰＯＩＮＴＥ
ＲがＰＯＩＮＴＥＲ Ａに設定され、Ａ ＣＯＮＴＲＯ
Ｌが００１に設定され、ＳＴＲＩＤＥ ＣＯＮＴＲＯＬ
が「不完全」に設定される。もう一度、ＳＴＲＩＤＥ
ＣＯＵＮＴＥＲが２より大きい（たとえば、現在４に等
しい）ので、データフェッチ命令のこの第五の生起に対
する実際のターゲットデータアドレスはＰＯＩＮＴＥＲ
Ａの値（すなわち、命令の第四の生起による値）とＳ
ＴＲＩＤＥ ＬＥＮＧＴＨに記憶された値との和となる
とこのとき予測される。したがって、現在の例では、Ｓ
ＴＲＩＤＥ ＬＥＮＧＴＨの中の３という値がＰＯＩＮ
ＴＥＲ Ａの中の１２２Ａの値に加算され、その結果得
られる１２２Ｄのターゲットデータアドレスを使用して
そのアドレスのプリフェッチ要求が発せられる。更に結
局、命令のこの第五の生起により、命令はパイプライン
３８に沿って充分に進むので、実際のターゲットデータ
アドレスが発せられる。これに応答して、この第五の生
起からの実際のターゲットデータアドレスを使用して、
その値と前にＰＯＩＮＴＥＲ Ａに記憶された命令２３
の第四の生起からの値との差を計算することにより、こ
の第五の生起がもう一度ストライドであったということ
を確かめる。しかし、ここで、図７で説明したように命
令２３の第五の生起に対する実際のターゲットデータア
ドレスは２２２１である。したがって、この第五のアド
レスとＰＯＩＮＴＥＲ Ａに記憶された１２２Ａの値と
の差はＳＴＲＩＤＥ ＬＥＮＧＴＨに既に記憶されてい
る３という差に等しくない。このように、不一致に応答
して、現在の生起までのストライド系列が完了してい
る、すなわち、アドレス１２２１、１２２４、１２２
７、および１２２Ａの系列が完了していると判定され
る。したがって、これに応答して、その系列の第一のア
ドレスがＴＥＭＰＯＲＡＲＹ ＰＯＩＮＴＥＲ ＳＡＶ
ＥＲからＰＯＩＮＴＥＲＡに戻される。更に、ＳＴＲＩ
ＤＥ ＣＯＮＴＲＯＬの不完全なステータスがこのとき
再設定されて、ＰＯＩＮＴＥＲ Ａに対するストライド
分析が完全であることを示す。したがってＳＴＲＩＤＥ
ＬＥＮＧＴＨは、系列内のストライドアドレス相互の
間の適当な距離をそなえている。更に、前に説明したよ
うに、ストライド系列のアドレス毎にＳＴＲＩＤＥ Ｃ
ＯＵＮＴＥＲは増やされた。したがって、ストライド系
列の検出を終了すると、ＳＴＲＩＤＥ ＣＯＵＮＴＥ
らの値がＳＴＲＩＤＥ ＴＨＲＥＳＨＯＬＤに移され、
ＳＴＲＩＤＥ ＣＯＵＮＴＥＲが１に戻される。更に、
次にＮＥＸＴ ＰＯＩＮＴＥＲが０１の値に設定され
る。これにより、ＰＯＩＮＴＥＲ Ｂがデータフェッチ
命令の次の生起を制御すべきであるということが示され
る。最後に、命令２３の第五の生起による現在のターゲ
ットデータアドレスがＰＯＩＮＴＥＲ ＢとＴＥＭＰＯ
ＲＡＲＹ ＰＯＩＮＴＥＲ ＳＡＶＥＲに記憶され、Ｂ
ＣＯＮＴＲＯＬが００１に設定される。
【００８９】命令２３の第六の生起は種々の点で上記の
第二の生起に類似しているが、ここではＰＯＩＮＴＥＲ
ＡでなくＰＯＩＮＴＥＲ Ｂに対して動作が行われ
る。したがって、ＬＴＢ５６内のヒットに応答して、対
応するＮＥＸＴ ＰＯＩＮＴＥＲがＰＯＩＮＴＥＲ Ｂ
であり、ＰＯＩＮＴＥＲ Ｂに対するＣＯＮＴＲＯＬ値
が００１に設定され、ＳＴＲＩＤＥ ＣＯＵＮＴＥＲが
１に設定され、ＳＴＲＩＤＥ ＣＯＮＴＲＯＬが「不完
全」に設定される。これに応答して、この第六の生起か
らの実際のターゲットデータアドレスを使用して、その
値とＰＯＩＮＴＥＲ Ｂに既に記憶されている第五の生
起の実際のターゲットデータアドレスの値との差が計算
される。したがって現在の例では、２２２１という第五
の生起のターゲットデータアドレスが２２２４という第
六の生起のターゲットデータアドレスから減算される。
これにより、３という差が得られる。しかしこの点で、
前に説明したようにＰＯＩＮＴＥＲ Ａは既にストライ
ド系列に対応して完全に設定され、また前に説明したよ
うに各ＰＯＩＮＴＥＲは同じストライドリソースを共通
使用する。したがって、ＰＯＩＮＴＥＲ Ｂがストライ
ド系列にも対応できる程度まで、ＳＴＲＩＤＥ ＬＥＮ
ＧＴＨがＰＯＩＮＴＥＲ Ａの既に設定されたストライ
ド系列に対するのとＰＯＩＮＴＥＲ Ｂに対するのと同
じであることが保証される。したがって、第六および第
五の実際のターゲットデータアドレスから計算された３
というストライド長さが与えられたとき、この差がＳＴ
ＲＩＤＥＬＥＮＧＴＨ内の値と比較される。ここで、一
致が生じるので、ストライド系列に関連したＰＯＩＮＴ
ＥＲ Ｂの設定を続行することができる。しかし注意す
べきことは、一致しない場合には代替のステップが行わ
れるということである。たとえば、前に述べた代替実施
例では、各ＰＯＩＮＴＥＲはそれ自身の対応するストラ
イド属性をそなえているので、ＰＯＩＮＴＥＲ Ｂはス
トライド系列の異なる型、すなわちＳＴＲＩＤＥ ＬＥ
ＮＧＴＨ、ＳＴＲＩＤＥ ＴＨＲＥＳＨＯＬＤの一方ま
たは両方が異なる系列に対応するように設定することが
できる。熟練した当業者は更に他の代替実施例を確かめ
ることができる。いずれにしても、ストライド長さが一
致する現在の例に戻ると、ＳＴＲＩＤＥ ＣＯＵＮＴＥ
Ｒは１から２に増やされる。デフォルト予測によれば、
命令２３のこの第六の生起はＰＯＩＮＴＥＲ Ｂに対す
る一連のストライドアドレスで二番目だからである。更
に、現在のターゲットデータアドレス（すなわち、２２
２４）がＰＯＩＮＴＥＲ Ｂに記憶される。最後に、二
つの相次ぐアドレスだけが受信、分析されたので、ＮＥ
ＸＴ ＰＯＩＮＴＥＲは０１にとどまってＰＯＩＮＴＥ
Ｒ Ｂを示し、Ｂ ＣＯＮＴＲＯＬは００１にとどま
り、ＳＴＲＩＤＥ ＣＯＮＴＲＯＬは不完全なステータ
スに設定されたままになる。
【００９０】上記で熟練した当業者には理解されるよう
に、命令２３の第三、第四、および第五の生起に関連し
たＰＯＩＮＴＥＲ Ａの完了と同様にして、命令２３の
第七、第八、および第九の生起に対して前のステップを
繰り返すことによりＰＯＩＮＴＥＲ Ｂに対応する値を
完了することもできる。したがって、命令２３の第九の
生起の後、ＰＯＩＮＴＥＲ ＢにはＴＥＭＰＯＲＡＲＹ
ＰＯＩＮＴＥＲ ＳＡＶＥＲからの２２２１のアドレ
スが戻され、ＳＴＲＩＤＥ ＣＯＮＴＲＯＬは完了ステ
ータスを示すように再設定される。このようにして、一
旦次にＰＯＩＮＴＥＲ ＢがＮＥＸＴ ＰＯＩＮＴＥＲ
として示されると、それはストライド値との組み合わせ
で一連の４個のストライドアドレスを予測する。それら
のストライドアドレスは２２２１、２２２４、２２２
７、および２２２Ａである。更に注意すべきことは、第
九の生起を使用して現在のストライド系列が完了したと
推論されれば、ＳＴＲＩＤＥ ＣＯＵＮＴＥＲの値がＳ
ＴＲＩＤＥ ＴＨＲＥＳＨＯＬＤの値と比較される。こ
のステップは、多数のＰＯＩＮＴＥＲの間でストライド
に関連した値が共通使用されるため、再び必要とされ
る。換言すれば、この点で、前に説明したようにＳＴＲ
ＩＤＥ ＴＨＲＥＳＨＯＬＤは既に１２２１、１２２
４、１２２７、および１２２Ａのストライド系列に対し
て完全に設定されている。したがって、ＰＯＩＮＴＥＲ
Ｂがストライド系列にも対応できる程度まで、ＳＴＲ
ＩＤＥ ＴＨＲＥＳＨＯＬＤがＰＯＩＮＴＥＲ Ａの既
に設定されたストライド系列に対するのとＰＯＩＮＴＥ
Ｒ Ｂに対するのと同じであることが保証される。した
がって、４というＳＴＲＩＤＥ ＴＨＲＥＳＨＯＬＤが
与えられたとき、それがＳＴＲＩＤＥ ＣＯＵＮＴＥＲ
内の値と比較される。ここで、一致が生じるので、スト
ライド系列に関連したＰＯＩＮＴＥＲ Ｂの設定が完了
する。
【００９１】ＰＯＩＮＴＥＲ ＢとそのＣＯＮＴＲＯＬ
がストライドモードを示すように完結した後も、ＰＯＩ
ＮＴＥＲ ＡとＰＯＩＮＴＥＲ Ｂの値を比較するため
に付加的なステップを設けることができる。これら二つ
の値が一致すれば、代替の予測として、命令２３が４個
のアドレスを通って繰り返しストライド系列を遂行した
後、もとの同じアドレス（すなわち、ＰＯＩＮＴＥＲ
ＡとＰＯＩＮＴＥＲＢの両方に記憶されたアドレス）に
戻ると予測することができる。換言すれば、ＰＯＩＮＴ
ＥＲ Ａに対応する与えられたストライド系列に対し
て、系列が完了した後、同じ糸列の開始アドレスにルー
プで戻ると判定することができる。この場合、更に前に
述べたように、ステップ８８に関連して代替案を説明し
た。これにより、ストライドを完了し、その後に円形の
順序で次のＰＯＩＮＴＥＲ以外のＰＯＩＮＴＥＲへのＮ
ＥＸＴ ＰＯＩＮＴＥＲ表示を続けることができる。し
たがって、この現在の段落はこのような代替案から利益
を得る。この代替案により、ストライド系列を完了する
ことができ、現在完了しているストライドを支配した同
じＰＯＩＮＴＥＲをＮＥＸＴ ＰＯＩＮＴＥＲが表すこ
とができる。換言すれば、現在の例に対して、ＮＥＸＴ
ＰＯＩＮＴＥＲ値は００に設定されたままになる。し
たがって、ストライド系列が完了すると、今完了したば
かりのストライド系列をも制御したＰＯＩＮＴＥＲ Ａ
が再びデータフェッチ命令の次の生起を支配する。
【００９２】最後に、図７の例およびエントリ５６１の
設定に戻って、熟練した当業者には理解されるように、
第二組のストライドアドレス（すなわち、２２２１、２
２２４、２２２７、および２２２Ａ）に対する前のステ
ップが命令２３の第十から第十三の生起に対して繰り返
されることにより、ＰＯＩＮＴＥＲ Ｃに対応する値が
完了する。したがって、命令２３の第十三の生起後に、
ＰＯＩＮＴＥＲ ＣにＴＥＭＰＯＲＡＲＹ ＰＯＩＮＴ
ＥＲ ＳＡＶＥＲからの５２２１のアドレスが再記憶さ
れ、Ｃ ＣＯＮＴＲＯＬが００１に設定され、ＳＴＲＩ
ＤＥ ＣＯＮＴＲＯＬが分析完了を示すように再設定さ
れる。このようにして、一旦ＰＯＩＮＴＥＲ ＣがＮＥ
ＸＴ ＰＯＩＮＴＥＲとして示されると、それはストラ
イド値との組み合わせで一連の４個のストライドアドレ
スを予測する。それらのストライドアドレスは５２２
１、５２２４、５２２７、および５２２Ａである。更
に、命令２３の第十三の生起に対する実際のターゲット
データアドレスを受けた後、熟練した当業者には理解さ
れるように、ＮＥＸＴ ＰＯＩＮＴＥＲはＰＯＩＮＴＥ
Ｒ Ａを指示する。したがって、第十三の生起の実際の
ターゲットデータアドレスはＰＯＩＮＴＥＲ Ａの中の
ターゲットデータアドレスと一致することが確かめられ
る。したがって、現在の例では、一致が見出される。こ
れにより、ＰＯＩＮＴＥＲ Ｃに関連するストライド系
列の終わりからＰＯＩＮＴＥＲ Ａで表されるような次
のストライド系列の初めに至るループが完成する。
【００９３】上記で、熟練した当業者には理解されるよ
うに、命令２３の第十三の生起の後、そのエントリ５６
１が（すなわち、図９に示すように）完成し、上記のよ
うなストライドの後にループが続く系列を正確に予測す
るように検証される。したがって、図１０の方法での使
用を容易にするために、エントリ５６１を更に修正し
て、命令２３の次の生起（すなわち、第十四の生起）と
その後の他の生起が図１０の方法に従うようにすること
が好ましい。したがって、これを達成するため、ＳＴＲ
ＩＤＥ ＣＯＵＮＴＥＲにＳＴＲＩＤＥ ＴＨＲＥＳＨ
ＯＬＤをロードした後、一回減らすことが好ましい。と
いうのは、命令２３の第十三の生起、すなわち、現在の
ストライド系列の第一の生起は、それのターゲットデー
タの実際のフェッチが行われたという点で既に処理され
ているからである。したがって、この点以降、図１０の
方法は、エントリ５６１の予測が正確なままである限
り、上記のようにプリフェッチ要求を発することができ
る。
【００９４】上記で、熟練した当業者は本実施例がどの
ようにデータフェッチ命令に対するルーピングとストラ
イディングの両方のデータパターンを正確に予測できる
かを理解するはずである。更に、符号化の種々の例をそ
れらの予測に対して示し、それらの符号化を設定するた
めの種々の手法を示したが、熟練した当業者は他の代替
案を確かめることができる。たとえば、図４の実施例は
３個のＰＯＩＮＴＥＲ（およびそれらの対応するＣＯＮ
ＴＲＯＬフィールド）をそなえており、これは図２ａか
ら図７に紹介されたようなパターンを検出するためには
好ましいが、種々のデータパターンに対して代わりの個
数のＰＯＩＮＴＥＲを使用してもよい。もう一つの例と
して、図８の実施例に対する代替実施例を上記し、それ
によれば各ＰＯＩＮＴＥＲとそれに結合されたＣＯＮＴ
ＲＯＬはそれ自身のストライドに関連した値の組をそな
えているが、更にもう一つの実施例として、ストライド
に関連した値のテーブルを設け、ＬＴＢ５６の一つ以上
のエントリがそのテーブルを参照し、またはそのテーブ
ルをＬＴＢ５６の一つ以上のエントリからの一つ以上の
ＰＯＩＮＴＥＲと結合するようにもできる。換言すれ
ば、ストライド値のリソースプールを異なるＬＴＢ５６
によって共通使用することができるか、または一つ以上
のこのようなエントリの中の異なるＰＯＩＮＴＥＲによ
って共通使用することができる。熟練した当業者は、更
に他の例を確かめることができる。
【００９５】図１１は、上記のＬＴＢ５６のようなロー
ドターゲットバッファを構成する一つの方法を示す。詳
しく述べると、前に説明したように、ＬＴＢ５６に８個
の部分からなるセット対応構造の２０４８エントリが含
まれることが好ましい。したがって図１１に示すよう
に、ＬＴＢ５６は２０４８個のエントリをそなえてお
り、第一のエントリ５６１で始まり、最後のエントリ５
６２０４８で終わる。詳しく述べると、ＬＴＢ５６は８
部分セット対応構造であるので、ＬＴＢ５６の各行（ま
たは「セット」）は８個のエントリをそなえているの
で、各エントリは異なる８個の「部分」（ｗａｙ）の一
つに対応する。その用語はキャッシュの分野で使用され
る。更に、各セットは８個のエントリをそなえているの
で、ＬＴＢ５６は合計２５６セットをそなえることによ
り、合計２０４８エントリを形成する。したがって、２
０４８個のエントリの各々を使用して、対応するデータ
フェッチ命令についての情報を符号化することができ
る。しかし、これに関連して注意すべきことは、キャッ
シュのような写像結合構造として、当業者には知られて
いるように、ＬＴＢ５６のどこに命令を配置できるかと
いうことについての写像必要条件がある。更に詳しく述
べると、前に説明したように、与えられたデータフェッ
チ命令は対応するアドレスをそなえている。したがっ
て、このアドレスが与えられると、データフェッチ命令
はＬＴＢ５６の２５６個のセットの中の１セットだけに
写像される。そのセットが識別されると、そのセットで
使用されるべき８個のエントリの中の実際の１セットが
種々の原理によって決められる。まず、後で説明するＬ
ＲＵ情報で始まり、次に多分、後で説明する他の考慮も
入れて決められる。
【００９６】図１１のＬＴＢ５６の構成が与えられれ
ば、これは更に、本発明の更に他の実施例で使用するた
めの付加的な二つの概念を導入する。第一に、ＬＴＢ５
６の各行のエントリのいくつかは他のエントリより長
い。この概念を一般的に説明するため、図１１には垂直
な破線が含まれている。破線の左側のエントリは全体を
９２で表したグループの中にある。グループ９２のエン
トリは全体を９４で表したグループの中にある、破線の
右側のエントリに比べて短い。第二に、エントリの各セ
ットはＬＲＵ情報をそなえている。実施例では、エント
リのサイズによりＬＲＵ情報が分けられる。特定のセッ
トに対して同じサイズをそなえた各グループのエントリ
に対して、一つのＬＲＵインジケータが維持される。た
とえば、ＬＴＢ５６の最上部セットでは、ＬＲＵ０９２
と名付けられたＬＲＵインジケータがある。ここで、”
０”はそのＬＲＵ情報がＬＴＢ５６の最上部すなわち０
番目のセットに対応するということを示す。サブスクリ
プト”９２”は、そのＬＲＵ情報がセット０のグループ
９２の中のエントリ（すなわち、エントリ５６１、５６
２、５６３、および５６４）に対応するということを示
す。ＬＴＢ５６の最上部のセットに対応するもう一つの
例として、ＬＲＵ０９４名付けられたＬＲＵインジケー
タがある。ここで、”０”は再びそのＬＲＵ情報がＬＴ
Ｂ５６の最上部すなわち０番目のセットに対応するとい
うことを示す。そしてサブスクリプト”９４”は、その
ＬＲＵ情報がセット０のグループ９４の中のエントリ
（すなわち、エントリ５６５、５６６、５６７、および
５６８）に対応するということを示す。最後に、上記の
ように同じサイズのエントリのグループごとにＬＲＵ情
報をインジケータに分けるにもかかわらず、代替実施例
では、セット内のすべてのエントリに対して単一のＬＲ
Ｕインジケータを使用することができる。
【００９７】次に、図１１のＬＴＢ５６の可変長のエン
トリについて詳細に説明する。前に説明したように、グ
ループ９２のエントリは長さがグループ９４のエントリ
より短い。更に、詳しく述べると、前の図でエントリ５
６１の二つの異なるフォーマットについて説明した。す
なわち、一つは図４であり、もう一つは図８である。更
に注意すべきことは、図８の型のエントリは図４の型の
エントリに比べて構成するために必ず、より多くのビッ
ト数を必要とするということである。したがって、図１
１のＬＴＢ５６の実施例では、グループ９２のエントリ
は図４で示されたエントリ型を表すが、グループ９４の
エントリは図８で示されたエントリ型を表す。換言すれ
ば、グループ９２のエントリは、ルーピングおよび同一
アドレスパターンのような、複雑さの少ないデータパタ
ーンの挙動を予測するように動作できるのに対して、グ
ループ９４のエントリはルーピングおよび同一アドレス
パターンの他に、ストライディングまたはストライディ
ング後ルーピングのような、より複雑なパターンの挙動
を予測するように動作できる。図１１のＬＴＢ５６の可
変サイズのエントリによれば、すべての行が同数の値を
そなえたＬＴＢに比べて、種々の利点が得られる。詳し
く述べると、グループ９４の各エントリは値の個数が比
較的多い。すなわち、その１５個の値は、グループ９２
の各エントリの１０個の値に比べて多い。したがって、
与えられたデータフェッチ命令がグループ９２のエント
リによって特性を表すことができる場合には、そのデー
タフェッチ命令に対する情報をグループ９４ではなくて
グループ９２に配置する方が効率が良い。たとえば、表
１で、命令１１はルーピングパターンに従うように予測
することができる。したがって、命令１１をグループ９
４に入れると、その行に対するストライドに関連した値
は無駄になる。命令１１にはストライディングが含まれ
ていないからである。したがって、命令１１は図１１の
グループ９２に一つのエントリとして含めることが好ま
しい。その結果、命令１１はグループ９４のエントリを
使用しないので、そうでなければ命令１１によって使用
されてしまうエントリが付加的なストライドに関連した
リソースを使用する命令（たとえば、表４の命令２３）
に自由に割り当てられる。換言すれば、グループ９４の
各エントリを形成するために、かなりのリソースが必要
とされる。したがって、実施例では、それらのリソース
から利益を得る命令だけがグループ９４の中に維持され
る。更に、やはり前に述べたように、ストライドに関連
した値をそなえるエントリを設定するとき、デフォルト
予測はデータフェッチ命令がストライドモードに従うと
いうことである。したがって、このデフォルトが与えら
れた場合、はじめてＬＴＢ５６の中にエントリを設定す
るとき、そのエントリを最初、グループ９４の中に形成
することが更に好ましい。その後、ストライドモードの
デフォルト予測が不正確であると判定されれば、そのエ
ントリを修正して、グループ９２のエントリで得られ
る、複雑さの少ない構造に移すことができる。したがっ
て、再び、このプロセスは、グループ９２とグループ９
４の両方のエントリの使用を更に最適化する。更に、代
替実施例では、異なるデフォルト、たとえば、データフ
ェッチ命令がループモードに従うというデフォルト予測
をそなえたデフォルトを使用してもよい。したがって、
この代替デフォルトが与えられた場合、ＬＴＢ５６の中
にエントリをはじめて設定するとき、そのエントリはま
ずグループ９２の中に形成される。その後、ループモー
ドの代替デフォルト予測が不正確であると判定されれ
ば、そのエントリを修正して、グループ９４のエントリ
で得られる、より複雑な構造に移すことができる。更に
付加的な変形は、ＬＴＢの中のエントリの異なる型、お
よびそれらのエントリで符号化することができるデータ
パターンの挙動の複雑さによって左右される。したがっ
て、それ以上の変形は熟練した当業者が確かめることが
できる。
【００９８】次に、ＬＲＵ情報について詳細に説明す
る。ＬＲＵ情報については、ＬＴＢ５６内でのエントリ
の作成について説明したとき、一般的に紹介した。しか
し、ＬＲＵ情報は図１１に明白に示されている。なぜな
ら、後で詳しく説明するように、ＬＲＵ情報は各ＬＴＢ
エントリに含めることができる。更に付加的な情報と共
に使用することができるからである。この付加的な型の
情報については、後で図１２により説明する。図１２の
付加的な情報について説明する前に、前に一般的に説明
したように一実施例のＬＲＵ情報はＬＴＢ５６にエント
リを作成するときの一つの要素であることが好ましい。
詳しく述べると、ＬＲＵインジケータに対応するすべて
のエントリが完全になった（すなわち、妥当な情報を含
んだ）後は、ＬＲＵ情報は、次のデータフェッチ命令を
それらのエントリの中の一つに配置するために、使用さ
れたエントリの一つに上書きしてＬＴＢ５６に新しいエ
ントリを作成することに関連するようになる。エントリ
５６５、５６６、５６７、および５６８の各々が妥当な
情報を記憶すれば、ＬＲＵ９２が、それらのエントリの
とれが最も古く使用されたかを表示する。次に、次のデ
ータフェッチ命令を受け、そのアドレスのためそれがエ
ントリ５６５、５６６、５６７、および５６８を含むエ
ントリのセットに写像される例を考えてみる。換言すれ
ば、次のデータフェッチ命令が命令フェッチ段４０によ
ってフェッチされ、ＬＴＢ５６を使用してそれがそれに
対応するエントリを既にそなえているか否か判定し、そ
してエントリ５６５、５６６、５６７、および５６８の
どれもがそのグループのエントリに写像される新しく受
信されたデータフェッチ命令に対応しないと判定された
ものとする。換言すれば、したがって、４個のエントリ
５６５、５６６、５６７、および５６８が各々、他のデ
ータフェッチ命令に対応する情報を既に記憶しているも
のともこの点で判定される。したがって、第一の実施例
では、既存のエントリに対応するＬＲＵ情報をチェック
して、４個のエントリのどれが最も古く使用されたかを
明らかにする。したがって、本実施例では、ＬＲＵ９４
が評価される。ＬＲＵインジケータに応答して、最も古
く使用されたエントリが、新しくフェッチされたデータ
フェッチ命令に関する情報に置き換えられる。この置き
換えは、単に最も古く使用されたデータフェッチ命令に
対応する情報に上書きすることにより、あるいはまずそ
れを何か二次記憶装置に立ちのかせた後、それの場所に
新しいエントリを作成することにより、行うことができ
る。しかし、後で図１２の二つの付加的な値の紹介に続
いて、第二の代替実施例を詳しく説明する。この代替実
施例により、ある場合には上記のようにＬＲＵ情報を使
用することができるが、付加的な値に基づいて、更に最
も古く使用されたエントリ以外のエントリに上書きする
ことができる。
【００９９】図１２は、図４または図８のエントリ５６
１、または更に他の型のエントリの中にも含めることが
できる付加的な値を示す。したがって、図１２のエント
リ５６１は上記の図４または図８と同じ種々の値を含む
ことができるが、図を簡単にするために上記の値の中の
二つだけが示されている。図１２のエントリ５６１の中
の上記の値については、ＡＤＤＲＥＳＳ ＴＡＧとＰＯ
ＩＮＴＥＲ Ａとが含まれる。図１２のＡＤＤＲＥＳＳ
ＴＡＧは上記と同じである。ＰＯＩＮＴＥＲＡについ
ては、再び注意すべきことは、それは与えられたデータ
フェッチ命令に対するターゲットデータアドレスを予測
する値を表すということである。しかし、後で更に理解
されるように、図１２に関連して説明した側面の多く
は、単一のＰＯＩＮＴＥＲと複数のＰＯＩＮＴＥＲをそ
なえたＬＴＢエントリに適用できる。したがって、図１
２のエントリ５６１は、前記の種々の実施例と同様にＰ
ＯＩＮＴＥＲ ＢまたはＰＯＩＮＴＥＲ Ｃを含まな
い。図１２のエントリ５６１の中の新しく示された値に
ついては、過去の予測されたアドレスの正確さ（ＰＰＡ
Ａ：ｐａｓｔ ｐｒｅｄｉｃｔｅｄ ａｄｄｒｅｓｓ
ａｃｃｕｒａｃｙ）の値と過去のプリフェッチ有用性
（ＰＰＵ：ｐａｓｔ ｐｒｅｆｅｔｃｈ ｕｓｅｆｕｉ
ｎｅｓｓ）の値がそれらに含まれる。
【０１００】図１２に示されたＰＰＡＡについては、そ
れはＬＴＢ５６の対応するデータフェッチ命令の過去の
生起に対する過去の予測されたアドレスの正確さの測定
値を示す。換言すれば、上記の多数の例からわかるよう
に、ＬＴＢ５６のエントリの妥当な各ＰＯＩＮＴＥＲは
対応するデータフェッチ命令に対するターゲットデータ
アドレスを予測する。そしてエントリの可能性のある残
りの考慮（たとえば、ＮＥＸＴ ＰＯＩＮＴＥＲ、およ
びＰＯＩＮＴＥＲに対応するＣＯＮＴＲＯＬ）に基づい
て、予測されたターゲットデータアドレスを含むプリフ
ェッチ要求が発せられる。このプリフェッチ要求に応答
して、そして予測されたデータが既にオンチップでない
場合に、通常、プリフェッチ要求が行われる。このと
き、種々のシステムパラメータに基づいてプリフェッチ
動作を防止するため、または別のゆり方で修正するため
の、アクセス制御器２２の動作のような何か他の介在は
無い。プリフェッチ動作が行われる場合には、前に説明
したようにプリフェッチされた情報はオンチップで、キ
ャッシュまたはプリフェッチバッファのようなある記憶
リソースに与えられる。その後、データフェッチ命令が
充分にパイプライン３８を通ると、実際のターゲットデ
ータアドレスが判定され、そのターゲットデータアドレ
スのデータに対するフェッチが行われる。したがって、
ＬＴＢ５６の適当なエントリからの予測が正確であれ
ば、前にプリフェッチされたデータをこのときオンチッ
プ記憶リソースからフェッチすることができる。現在の
状況に対するこれらの動作を要約すると、パイプライン
３８を通るデータフェッチ命令の処理でデータフェッチ
命令がバイプライン３８を通って進むにつれて、ＬＴＢ
５６からの予測されたターゲットデータアドレスと実際
のターゲットデータアドレスの両方が発生する。与えら
れたデータフェッチ命令に対するこれらの二つのアドレ
スの両方にアクセスすると、本実施例はこの二つを比較
して、ＰＰＡＡに対する値を作成する。詳しく述べる
と、二つのアドレスが一致すると、ＬＴＢ５６の中のエ
ントリの最も最近の予測は正確である。逆に二つのアド
レスが一致しなければ、ＬＴＢ５６の中のエントリの最
も最近の予測は不正確である。これらの所見は種々の仕
方でＰＰＡＡで符号化し、更新することができる。以
下、二三の好ましい手法について説明する。
【０１０１】ＰＰＡＡの値を符号化する第一の例とし
て、前の段落からわかるように、データフェッチ命令の
与えられた生起に対する予測されたターゲットデータア
ドレスと実際のターゲットデータアドレスとを比較する
ために充分な情報を利用することができる。したがって
一実施例では、ＰＰＡＡは予測されたアドレス値による
正確な予測に応答して第一の方向に進むカウントであ
る。予測されたアドレス値による不正確な予測に応答し
て、カウントは第一の方向と逆の第二の方向に進む。た
とえば、比較されたターゲットデータアドレスが一致す
るたび毎にカウンタを増やすように第一の方向が大きく
なることができる。したがって、比較されたターゲット
データアドレスが一致しないたび毎にカウンタを減らす
ように第二の方向が小さくなる。その結果、ＰＰＡＡの
カウントが高くなるにつれて、対応するデータフェッチ
命令に対する最近の予測がより正確になる。更に、カウ
ントのビット数が多くなるにつれて、その表示の分解能
が大きくなる。実際、カウントブランチ予測器に対する
他の参考文献が存在する。たとえば、ここに引用されて
いるウェスタンリサーチラボラトリのテクニカルノート
ＴＮ−３６、スコットマックファーリングによる「ブラ
ンチ予測器の組み合わせ」である（”Ｃｏｍｂｉｎｉｎ
ｇ Ｂｒａｎｃｈ Ｐｒｅｄｉｃｔｏｒｓ”，Ｓｃｏｔ
ｔ ＭｃＦａｒｌｉｎｇ，Ｗｅｓｔｅｒｎ Ｒｅｓｅａ
ｒｃｈ Ｌａｂｏｒａｔｏｒｙ（ＷＲＬ），Ｔｅｃｈｎ
ｉｃａｌ Ｎｏｔｅ ＴＮ−３６，Ｊｕｎｅ １９９
３）。実施例では、５ビットカウントを使用するので、
カウントは３２個までの相次ぐ正しいまたは正しくない
予測を反映することができる。更に注意すべきことは、
与えられたデータフェッチ命令に対してＬＴＢ５６にエ
ントリが作成されるのと同時にカウントがまず設定され
ることが好ましく、そしてカウントの初期値はその両極
端の間の中間あたりに設定される。したがって、５ビッ
トカウンタの例では、その両極端は０から３１であるの
で、１５（すなわち、２進値０１１１１）または１６
（すなわち、２進値１００００）の値に初期設定するこ
とが好ましい。このようにカウントを中間値に初期設定
することにより、その初期表示は一方の極端または他方
の極端に偏ることはない。すなわち、その点ではＰＰＡ
Ａは、正しい予測または正しくない予測の過去の表示が
あったということを不当に示唆することはない。その代
わりに、対応するデータフェッチ命令のすぐ後に続く生
起が、上記のようにカウントを増やすか減らすことによ
り、正しい予測または正しくない予測の表示に向かって
カウント値を変化させることができる。
【０１０２】ＰＰＡＡの値の符号化の第二の例として、
ＰＰＡＡ値は予測されたターゲットデータアドレスと実
際のターゲットデータアドレスとが一致するか否かの過
去の判定を順次履歴として記録することができる。たと
えば、６ビットのＰＰＡＡフィールドは、これらの二つ
のアドレスの間の比較の最後の六つの状態を時間的に示
すことができる。したがって、不正確な予測が４回行わ
れた後、正確な予測が２回行われ、そして正確な予測が
論理高レベルで表されれば、６ビットのＰＰＡＡフィー
ルドは００００１１となる。したがって、０より１の多
いフィールドは、正確な予測の生起が最近多いというこ
とを示す。
【０１０３】ＰＰＡＡの値を符号化するための二つの実
施例を上記した。しかし注意すべきことは、現在の教示
が与えられれば、熟練した当業者は種々の付加的な構成
を確かめることができるということである。更に注意す
べきことは、エントリ５６１に関連して示した単一のＰ
ＰＡＡ値の使用は一実施例の例として示したものに過ぎ
ないということである。代替案に関連して前に説明した
ように、エントリ５６１は３個のＰＯＩＮＴＥＲを含む
ことができる。したがって代替実施例では、３個のＰＯ
ＩＮＴＥＲの各々が対応するＰＰＡＡ値をそなえること
ができ、その対応するＰＰＡＡ値は対応するＰＯＩＮＴ
ＥＲに対する過去の予測されたアドレスの正確さを表
す。この代替実施例では、必要な表示数を減らすことも
好ましい。たとえば、ＰＰＡＡに対する第一の符号化手
法に関連して５ビットのカウンタを説明した場合につい
ては、個別の各ＰＯＩＮＴＥＲに対してＰＰＡＡの個別
の値を初期化して維持する場合には、４ビットまたは３
ビットのカウンタのような、より小さい値を使用するこ
とが好ましい。代替実施例のもう一つの例として注意す
べきことは、ＬＴＢに関連したＰＰＡＡ値の使用は上記
のＬＴＢの型に限定する必要はないということである。
換言すれば、前記したようにＬＴＢ５６は、同一アドレ
スモード、ループモード、ストライドモード、ストライ
ド後ループの組み合わせモード、および熟練した当業者
が確かめることができるような更に他のデータパターン
を予測することができる。それにもかかわらず、本明細
書でＰＰＡＡに適用するものとして説明した概念の多く
は、他のＬＴＢにも適用し得る。
【０１０４】次に、図１２に示されたＰＰＵ値について
説明する。これは、プリフェッチの前の予測されたター
ゲットデータのロケーションの判定に応答した対応する
データフェッチ命令の過去のプリフェッチの有用性を示
す。換言すれば、上記の多数の例からわかるように、プ
リフェッチ要求が発せられたとき、プリフェッチされた
データは種々のレベルに記憶することができる。たとえ
ば、図１のマイクロプロセッサ１２では、前に説明した
ようにプリフェッチ要求がまずＬ２統合キャッシュ２０
に発せられて、要求されたターゲットデータがそこに記
憶されているか判定される。更に実施例では、Ｌ２統合
キャッシュ２０にヒットが生じると、プリフェッチ動作
は行われない。これに反してＬ２統合キャッシュ２０に
ミスが生じると、何か他の考慮無しに、予測されたター
ゲットデータアドレスからのデータが、外部キャッシ
ュ、主メモリ１４、または他のマイクロプロセッサのオ
ンチップメモリのような、あるオフチップリソースから
Ｌ２統合キャッシュ２０にプリフェッチ（すなわち、検
索）される。上記を簡単にすると、プリフェッチ要求に
応答して、実施例は予測されたターゲットデータがオン
チップであるか、オフチップであるか判定する。また、
実施例では、予測されたターゲットデータがオフチップ
であるときだけ、付加的なプリフェッチ動作が行われ
る。換言すれば、予測されたターゲットデータがオフチ
ップであれば、本発明者は、データをオンチップリソー
スにプリフェッチして、後でデータフェッチ命令が更に
パイプライン３８に入って行ったときフェッチできるよ
うにすることが有用であると考えた。逆に、予測された
ターゲットデータアドレスが既にオンチップであれば
（たとえば、Ｌ２統合キャッシュ２０にあれば）、デー
タフェッチ命令が更にパイプライン３８に入って行った
ときに、既にオンチップになっているデータをその後オ
ンチップ記憶リソースからフェッチすることができる。
したがって、後者の場合には、データが既にオンチップ
になっているので、付加的なプリフェッチ動作は有用で
ないと考えられる。上記のことをまとめると、データフ
ェッチ命令の一つの生起に対するプリフェッチ動作は有
用である（すなわち、予測されたターゲットデータアド
レスがオフチップである場合）が、データフェッチ命令
のもう一つの生起に対するプリフェッチ動作は必ずしも
有用ではない。これらの二つの可能性がある場合に、Ｐ
ＰＵはデータフェッチ命令の相次ぐ生起に対する有用性
の履歴を維持し、ＰＰＵの値は種々の仕方で符号化し、
更新することができる。以下、二三の好ましい手法につ
いて説明する。
【０１０５】ＰＰＵの値を符号化する第一の例として、
上記のＰＰＡＡの値と同様にカウンタで符号化すること
ができる。したがって一実施例では、ＰＰＵもカウント
であり、有用なプリフェッチ（たとえば、予測されたタ
ーゲットデータがオフチップである場合のプリフェッ
チ）に応答して第一の方向に進むが、有用でないとみな
されるプリフェッチ（たとえば、予測されたターゲット
データがオンチップである場合のプリフェッチ）に応答
して第一の方向と反対の第二の方向に進む。したがって
再び、一例として、予測されたターゲットデータがオフ
チップであるたび毎にカウンタを増やすように第一の方
向が大きくなることができる。したがって、予測された
ターゲットデータがオンチップであるたび毎にカウンタ
を減らすように第二の方向が小さくなる。その結果、Ｐ
ＰＵのカウントが高くなるにつれて、より有用なプリフ
ェッチが、対応するデータフェッチ命令に対する最近の
予測に基づいて行われることになる。更に、カウントの
ビット数が多くなるにつれて、その表示の分解能が大き
くなる。実施例では、５ビットカウントを使用するの
で、カウントはデータフェッチ命令の相次ぐ生起に対応
する３２個までの相次ぐ有用な、または有用でないプリ
フェッチ事象を反映することができる。更にこの場合
も、与えられたデータフェッチ命令に対してＬＴＢ５６
にエントリが作成されるのと同時にカウントがまず設定
されることが好ましく、そしてカウントの初期値はその
両極端の間の中間あたりに設定される。したがって、カ
ウントは一方の極端または他方の極端に偏ることはな
い。
【０１０６】ＰＰＵの値の符号化の第二の例として、Ｐ
ＰＵ値は上記のＰＰＡＡ値と同様に履歴系列として実施
することができる。したがってＰＰＵの場合には、履歴
系列はプリフェッチが有用であったか否かについての過
去の判定を反映する。たとえば、６ビットのＰＰＵフィ
ールドは、判定の最後の六つの状態を時間的に示すこと
ができる。したがって、オフチップからプリフェッチさ
れたデータの予測が４回行われた後、オンチップでアル
ことがわかったデータの予測が２回行われた場合には、
６ビットのＰＰＵフィールドは１１１１００となる。し
たがって、０より１の多いフィールドは、オフチップで
予測されたデータの生起が最近多いということを示す。
【０１０７】ＰＰＵの値を符号化するための二つの実施
例を上記した。しかし注意すべきことは、現在の教示が
与えられれば、熟練した当業者は種々の付加的な構成を
確かめることができるということである。たとえば、上
記の説明では、唯二つの状態、すなわち、予測されたデ
ータがオンチップであるかオフチップであるかに基づい
てＰＰＵを調整する。しかし、代替実施例はデータがど
こにあるかについてのより多くの情報を与えることがで
きる。したがって、異なる位置に異なるコードを割り当
てることができる。たとえば、どのオンチップ記憶装置
にデータがあるか、またはどのオフチップ記憶装置にデ
ータがあるかに応じて、異なるコードを割り当てること
ができる。更に、ＰＰＡＡの値の場合と同様に、ＰＰＵ
の値は３個のＰＯＩＮＴＥＲをそなえたエントリ５６１
で実現することができ、３個のＰＯＩＮＴＥＲの各々が
対応するＰＰＵをそなえることができ、その対応するＰ
ＰＵ値は対応するＰＯＩＮＴＥＲによって表されたデー
タに対する過去のプリフェッチの有用性を表す。代替実
施例のもう一つの例として、ＬＴＢに関連したＰＰＵ値
の使用は上記のＬＴＢの型に限定する必要はない。
【０１０８】図１２のＰＰＡＡ値およびＰＰＵ値の種々
の精査について説明してきた。本発明者はそれらの値の
種々の使用を想定している。それらの使用は各値、個別
であってもよいし、互いの組み合わせであってもよい。
これらの値のこのような使用をここに示すが、その各々
についてここで簡単に紹介する。ＰＰＡＡ値およびＰＰ
Ｕ値の第一の使用は、次のエントリが写像される関連の
ＬＴＢのすべてのエントリがいっぱいになった場合に、
ＬＴＢ５６のどのエントリに上書きするかを管理するた
めのＬＲＵ情報の評価に関連している。ＰＰＡＡ値およ
びＰＰＵ値の第二の使用は、プリフェッチの望ましさに
基づいてサイズの異なる行エントリをそなえるようにＬ
ＴＢが構成される場合に、ＬＴＢ５６の中のエントリを
突き止めるためである。ＰＰＡＡ値およびＰＰＵ値の第
三の使用は、図１のプリフェッチ制御器２２が考慮すべ
きシステムパラメータとしてである。
【０１０９】ＰＰＡＡ値の第一の使用は、ＬＴＢ５６の
あるセットの中の同じサイズのエントリのグループの中
のすべてのエントリがいっぱいになった場合に、ＬＴＢ
５６のどのエントリに上書きするかを管理するためのＬ
ＲＵ情報の評価に関連しており、図１３ａの方法９６ａ
によって概略的に示されている。方法９６ａはステップ
９８で始まる。ステップ９８で、パイプライン３８は命
令を受けて、それがデータフェッチ命令であるというこ
とを検出する。これに応答してステップ１００は、受信
されたデータフェッチ命令がその命令のアドレスに応じ
てそれに写像されるＬＴＢ５６内のセットを評価し、更
にそのセットの中のすべてのエントリがいっぱいである
か判定する。更に、ステップ１００は更に細かく区別し
て、実施例のように、セットに複数のエントリグループ
を設け、各グループはそのエントリが一つのサイズであ
るので見分けられ、同じセットの中の異なるグループの
エントリは異なるサイズであるようにすることができ
る。この細かい区別を行った場合、ステップ１００は受
信されたデータフェッチ命令に対応する情報をできる限
り符号化することが望ましいグループ（一つまたは複
数）の中のエントリだけを分析する。たとえば前に述べ
たように、実施例では、データフェッチ命令に対するエ
ントリがまずＬＴＢ５６の長い方のエントリ、すなわ
ち、ストライドに関連したフィールドを含むエントリの
中に作成される。したがって、この状況ではステップ１
００に、受信されたデータフェッチ命令がそれに写像さ
れるセットがまず識別され、その後、そのセットに対す
るグループ９４の各エントリがいっぱいであるか判定さ
れる。いっぱいでなければ、方法９６ａはステップ１０
２に進む。いっぱいであれば、方法９６ａはステップ１
０４に進む。
【０１１０】ステップ１０２で、ＬＴＢ５６の適切なセ
ットの、利用できるエントリの中の一つのエントリの中
に、現在のデータフェッチ命令に対応するエントリが作
成される。たとえば、適切なセットが識別されたとす
る。ＬＴＢ５６が図１１に示された形式である場合に
は、新しいエントリがグループ９４に作成されることが
好ましく、グループ９２の複雑さの少ない予測値を使用
できる場合には、後でグループ９２に変換することがで
きる。これに反して、関連のＬＴＢのすべてのエントリ
が同じサイズである場合には、ステップ１０２で、適切
なセットに対する利用できるエントリの中のいずれかに
エントリが作成される。利用できるエントリの中から一
つを実際に選択することは、種々の配置アルゴリズム、
たとえば、ランダム選択により、または利用できるエン
トリのアドレスにより（たとえば、最高のアドレスまた
は最低のアドレスをそなえた利用できるエントリを選択
することにより）行うことができる。いずれにしても、
ステップ１０２でそのエントリが作成されると、方法９
６ａはステップ９８に戻り、次のデータフェッチ命令を
待つ。
【０１１１】ステップ１０４に達するのは、データフェ
ッチ命令が受信され、（ステップ１００で）適切なＬＴ
Ｂセット（すなわち、データフェッチ命令のアドレスが
それに写像されるセット）のすべてのエントリがいっぱ
いであると判定された後である。次に、ステップ１０４
で、この適切なセットに対するＬＲＵインジケータを精
査する。再び、ＬＴＢ５６が図１１の形式である場合に
は、精査はグループ９４のＬＲＵインジケータについて
だけ行うことが好ましい。というのは、グループ９２の
エントリの一つを置き換える前に、グループ９４のエン
トリの一つを置き換えることが都合がよいからである。
たとえば、受信されたデータフェッチ命令がＬＴＢ５６
のセット０に写像される場合には、ＬＲＵ０９４インジ
ケータを精査して、エントリ５６５、５６６、５６７、
または５６８のどれが最も古く使用されたか判定する。
これに反して、関連のＬＴＢのすべてのエントリが同じ
サイズである場合には、ステップ１０４では、選択され
たセットの中の同じサイズのＬＴＢエントリのどれが最
も古く使用されたかを判定するだけである。次に、方法
９６ａはステップ１０６に進む。
【０１１２】ステップ１０６で、ステップ１０４で識別
されたエントリのＰＰＡＡ値がある関値より大きいが判
定される。換言すれば、熟練した当業者には理解される
ように、上記のＰＰＡＡはＬＴＢ５６の各エントリに対
して、そのエントリに対する過去の予測の成功の表示を
与える。したがって、ＬＴＢ５６のエントリに上書きす
るためにＬＲＵ情報にだけ頼る代わりとして、非常に正
確な予測を示すＰＰＡＡが、方法９６ａの残りのステッ
プを使用するＬＲＵ情報の効果を事実上無効にしてもよ
い。換言すれば、ＬＴＢ５６のあるエントリが非常に予
測可能であれば、たとえそのエントリが最も古く使用さ
れたとしても、それをＬＴＢ５６の中に保持することは
なお価値があるかも知れない。たとえば、上記のＰＰＡ
Ａのカウンタの実施例で、比較的大きなカウントは成功
した予測の過去の履歴を示す。更に詳しく述べると、５
ビットカウンタの例では、１１１００のオーダのカウン
ト閾値は、そのカウントに対応するＬＴＢ５６のエント
リに対してかなり成功した過去の予測を示唆すると思わ
れる。もちろん、熟練した当業者はこの閾値を調整して
もよい。いずれにしても、図１３ａの方法の実施例で
は、識別されたエントリのＰＰＡＡが所望の閾値以上で
あれば、方法９６ａはステップ１０８に進む。これに反
して、識別されたエントリのＰＰＡＡが所望の閾値より
小さい場合には、方法９６ａはステップ１１０に進む。
【０１１３】前に識別されたエントリのＰＰＡＡが比較
的高いのでステップ１０８に達すると、ステップ１０４
で精査された同じセットのＬＲＵインジケータを再び精
査して、そのセットの中の最も古く使用されたエントリ
を識別する。しかし、既に識別されたが、対応するＰＰ
ＡＡ値がステップ１０６の閾値を超えることもわかった
前のエントリについては、どれも精査しない。更に、ス
テップ１０４と同様に、図１１のＬＴＢ５６が問題にな
っている場合には、ステップ１０８で精査されるのは、
最初はグループ９４のエントリだけである。いずれにし
ても、熟練した当業者には理解されるように、ステップ
１０６および１０８は繰り返し継続して行われる。やが
て比較的古いＬＲＵ表示をそなえるだけでなく、ＰＰＡ
Ａの値がステップ１０６の閾値より低いエントリが、Ｌ
ＴＢ５６の関連セットのグループの中で識別される。代
替案として、図１３ａには明白に示されていないが、ス
テップ１０６でグループの各エントリのＰＰＡＡ値がス
テップ１０６の閾値以上である場合に、実施例ではＰＰ
ＡＡ値が最低のエントリが以後の動作のため識別され
る。更に、ステップ１０６を更に修正して、精査されつ
つあるグループの各エントリのＰＰＡＡ値がステップ１
０６の閾値以上であり、最低のＰＰＡＡ値が二つ以上の
エントリによって共有される場合には、それらの共有し
ているエントリの中で最も古く使用されたエントリが以
後の動作のため識別される。ステップ１０４によるエン
トリの識別が行われると、方法９６ａはステップ１１０
に進む。
【０１１４】ステップ１１０で、ステップ１０６の一回
以上の繰り返しによって識別されたエントリに上書きす
ることによって、受信されたデータフェッチ命令に対応
する新しいエントリが作成される。したがって通常は、
ＬＲＵ表示が比較的古く、更にＰＰＡＡ値がステップ１
０６の閾値より低い、ＬＴＢ５６の中のエントリに上書
きされる（ただし、前の段落で説明したように、ある場
合には、すべてのエントリのＰＰＡＡ値が閾値以上であ
る。この場合には、それらのエントリの中の一つが何か
代わりの手法によって識別される）。ステップ１１０で
そのエントリが作成されると、方法９６ａはステップ９
８に戻って、次のデータフェッチ命令を待つ。
【０１１５】上記で、熟練した当業者には理解されるよ
うに、方法９６ａは事実上、ＬＴＢ５６の中により多く
の、成功裏に予測されたデータフェッチ命令を維持す
る。したがって、これらの予測は保持されるので、それ
らのデータフェッチ命令はそれらの命令が将来生起した
場合に、より容易に処理される。更に、それらの命令に
対して情報（たとえば、ＰＯＩＮＴＥＲ、ＣＯＮＴＲＯ
Ｌ等）を再設定しなければならないため手順を繰り返す
必要が少なくなる。このような手順は、上記の図４およ
び図８のそれぞれの説明の後に例として示されている。
【０１１６】図１３ａの方法９６ａについて説明してき
た。更に注意すべきことは、ステップ１０６のＰＰＡＡ
値を上記のＰＰＵ値に置き換えることによって更にもう
一つの実施例を構成できるということである。したがっ
て、上記の詳細を繰り返すことなく熟練した当業者には
理解されるように、このような代替アプローチによりＰ
ＰＵ値は、ＬＴＢ５６の中のエントリに上書きするため
の唯一の規準としてＬＲＵ情報を使用することの効果を
事実上無効にする。換言すれば、この代替アプローチで
は、ＬＴＢ５６のセットがいっぱいになると（またはセ
ットの中の同一グループのすべてのエントリがいっぱい
になると）、最も古いエントリはそのＰＰＵ値が与えら
れた閾値を超えた場合には上書きされない。たとえば、
５ビットのカウンタの例では、１１１００のオーダのカ
ウント閾値は、そのカウントに対応するＬＴＢ５６のエ
ントリに対するプリフェッチのかなり強い有用性を示唆
するように思われる。したがって、ＰＰＡＡではなくて
ＰＰＵに関連して方法９６ａを使用することにより、こ
のようなエントリはＬＴＢ５６の中にとどまる。その代
わりに、より低いＰＰＵ表示をそなえた比較的古いエン
トリが、新しく受信されたデータフェッチ命令に対応す
るエントリにより上書きされる。
【０１１７】更にもう一つの代替案として、もう一つの
実施例が得られる。この実施例では、図１３ａの方法９
６ａを使用するが、ステップ１０６の比較はＰＰＡＡ値
とＰＰＵ値の両方に基づく。換言すれば、ＰＰＵにより
与えられる情報が得られれば、これをステップ１０６で
閾値に対して測定されるべきＰＰＡΛの値と、ある関数
で更に組み合わせることができる。たとえば、ＬＴＢ５
６の中の最も古く使用されたエントリに対して、それの
ＰＰＡＡ値は比較的低いが、それのＰＰＵ値は比較的高
いと仮定する。したがって、組合わされたとき、大きな
ＰＰＵ値により、ＰＰＡＡ値が低いにもかかわらずその
エントリをなお維持することを正当化することができ
る。したがって、組合わせに基づいて、このようなエン
トリをＬＴＢ５６の中に維持することができる。そして
その代わりに、ＰＰＡＡとＰＰＵの組合わせが閾値より
低い別のエントリに上書きする。最後に注意すべきこと
は、これに関連してＰＰＡＡとＰＰＵを組み合わせるた
めの考慮を限定する必要はなく、熟練した当業者は確か
めることができるということである。それにもかかわら
ず、実施例の一例として、ＰＰＡＡ値とＰＰＵ値とが各
々上記のようにカウントとして具体化される場合には、
ＰＰＡＡ値とＰＰＵ値の平均を計算して、閾値と比較す
ることができる。たとえば、各々の値が０と３１の間の
カウントであれば、二つのカウントを加算して、その和
を２で割り、閾値と比較することができる。実際には、
割り算を避けるため、和を今述べた閾値の２倍の値と比
較することができる。しかし、更に注意すべきことは、
ＰＰＡＡとＰＰＵを組み合わせるために、より複雑な関
数を用いることができるということである。たとえば、
前に説明したように、低いＰＰＡＡと組み合わされた高
いＰＰＵはＬＴＢ５６の中にエントリを維持することを
正当化できる。しかし、更に注意すべきことは、低いＰ
ＰＵと組み合わされた高いＰＰＡＡはＬＴＢ５６の中に
エントリを維持することを正当化できないということで
ある。したがって、上記の平均手法は、この後者の可能
性に対しては正しい結果に到達しない。というのは、平
均値自体は（）高いＰＰＵと低いＰＰＡＡ、（２）低い
ＰＰＵと高いＰＰＡＡ、に対して同じ結果に達するから
である。したがって、熟練した当業者には理解されるよ
うに、それら二つの値の相対サイズに基づいて異なる結
果が必要とされる場合には、ＰＰＵ値とＰＰＡＡ値とを
組み合わせる別の関数が望ましいことがある。熟練した
当業者は更に他のアプローチを確かめることができる。
【０１１８】図１３ｂは図１３ａの方法に対するフロー
チャートの変形を示す。この変形では、あるＬＴＢエン
トリに上書きすることもできるが、図１３ｂの付加的な
ステップにより、後で説明するようにＬＲＵ情報にかか
わらずエントリに上書きすることができる。図１３ｂで
は、図１３ａの方法９６ａと同じ各ステップが含まれて
いる。したがって、図１３ａの参照番号を図１３ｂでも
使用している。しかし、方法全体を区別するため、図１
３ｂの方法を９６ｂと表す。更に注意すべきことは、方
法９６ｂには方法９６ａのステップの他に二つのステッ
プが含まれているということである。詳しく述べると、
ステップ１００の後にステップ１０３ａおよび１０３ｂ
が挿入されている。これらの新しく追加されたステップ
の各々については後で説明する。
【０１１９】ステップ１００でグループのエントリがす
べていっぱいであると判定されたので、ステップ１０３
ａに進み、最低のＰＰＡＡ値をそなえたエントリが識別
される。再び、代替実施例では、ステップ１０３ａは最
低のＰＰＵ値をそなえたエントリを識別することができ
る。更にもう一つの代替実施例では、ステップ１０３ａ
は最低のＰＰＡＡとＰＰＵの組み合わせをそなえたエン
トリを識別することができる。このエントリが識別され
ると、ステップ１０３ｂはステップ１０３ａで使用され
た値（一つまたは複数）（すなわち、ＰＰＡＡ、ＰＰ
Ｕ、またはその二つの組み合わせ）がある閾値より低い
か判定する。この、ある閾値は図１３ｂではＴＨＲＥＳ
ＨＯＬＤ２と表されている。後で明らかとなる理由によ
り、ＴＨＲＥＳＨＯＬＤ２はＴＨＲＥＳＨＯＬＤに比べ
てかなり低い。問題になっている値（一つまたは複数）
がＴＨＲＥＳＨＯＬＤ２より低い場合には、方法９６ｂ
はステップ１１０に進む。図１３ａで説明したように、
ステップ１１０では識別されたエントリに上書きする。
したがって現在の例では、上書きされるエントリは、Ｐ
ＰＡＡ、ＰＰＵ、またはＰＰＡＡとＰＰＵの組み合わせ
がＴＨＲＥＳＨＯＬＤ２より低いエントリである。これ
に反して、ステップ１０３ｂで問題になっている値（一
つまたは複数）がＴＨＲＥＳＨＯＬＤ２以上である場合
には、方法は上記の図１３ａと同様にステップ１０４以
降に進む。
【０１２０】図１３ｂの付加的なステップ１０３ａおよ
び１０３ｂが与えられた場合、熟練した当業者は理解し
得るように、ステップ１０３ａおよび１０３ｂの付加的
な精査により、貧弱な予測可能性、プリフェッチを発す
る有用性の欠如、の一方または両方の理由によりＬＴＢ
の中に保持しておく価値がほとんど無いエントリを多分
識別することができる。したがって、ＬＴＢ５６のエン
トリに上書きするためにＬＲＵ情報に頼ることの完全な
代替としてＰＰＡＡ、ＰＰＵの一方または両方の値を使
用することができる。換言すれば、ＬＴＢ５６のあるエ
ントリの予測可能性が貧弱であるか、またはそれに対し
てプリフェッチ要求を発することが有益でなかった場合
には、そのエントリが最後に使用されたのがいつである
かにかかわらず、そのエントリをＬＴＢ５６に保持して
おく価値がないかも知れない。たとえば、上記のＰＰＡ
Ａのカウンタの実施例では、比較的低いカウントは成功
しなかった予測の過去の履歴を示す。更に詳しく述べる
と、５ビットのカウンタの例では、００１００のオーダ
のカウント閾値はそのカウントに対応するＬＴＢ５６の
中のエントリに対するかなり不成功の過去の予測を示唆
すると思われる。ＰＰＵの値およびＰＰＡＡとＰＰＵと
の組み合わせ関数の値について、熟練した当業者は同様
の精査を確かめることができる。したがって、いずれに
しても、貧弱な予測可能性、プリフェッチの有用性の欠
如、の一方または両方をそなえたエントリは、新しく作
成されたエントリの利益になるように立ちのかせられ
る。そしてそれは、その立ちのかせられるエントリがＬ
ＴＢの中にある間に最後に使用されたのがいつであるか
にかかわり無く行われる。
【０１２１】ＰＰＡＡ値またはＰＰＵ値単独、もしくは
これら二つの値の組み合わせの第二の使用は、プリフェ
ッチの望ましさに基づいてサイズの異なる行エントリを
そなえるようにＬＴＢが構成された場合に、そのＬＴＢ
の中の対応するエントリの位置をつきとめるためであ
る。これについては図１４に、全体を１１２で表したＬ
ＴＢの代替構成のブロック図が示されている。この代替
構成でも図１１と同様に再び、２０４８個のエントリが
８セットと２５６行にわたって配置され、再び異なるサ
イズに従ってエントリがグループ分けされている。しか
し、注意すべきことは、図１１の二つのグループと異な
り、図１４のＬＴＢ１１２には三つのグループが含まれ
ているということである。グループ１１６および１１８
は図１１のＬＴＢ５６のグループ９２および９４と同様
である。詳しく述べると、図１４では、グループ１１６
の各エントリは図４に示されたエントリ５６１の型（す
なわち、ループモード型エントリ）であり、グループ１
１８の各エントリは図８に示されたエントリ５６１の型
（すなわち、ストライド後ループモード型エントリ）で
あると示唆しょうとしている。したがって、グループ１
１６と１１８は、これらの二つのグループに対してデー
タフェッチパターンの挙動が異なるという点で互いに異
なっている。更に注意すべきことは、各行はやはり合計
８個のエントリをそなえており、またグループ１１４は
行当たり４個のエントリをそなえているので、グループ
１１６および１１８の中の各行は図１１の４個のエント
リと異なり２個のエントリしか含んでいない。グループ
１１４の各エントリについては、後で図１５により詳細
に説明する。
【０１２２】図１５には、単一のエントリ１１４ｎが示
されている。このエントリ１１４ｎは、図１４のグルー
プ１１４のすべてのエントリのフォーマットを表す。実
施例では、エントリ１１４ｎには二つの値しか含まれて
いない。第一の値は図４または図８に示されたエントリ
５６１の第一の値と同じであり、したがって、ＡＤＤＲ
ＥＳＳ ＴＡＧである。このＡＤＤＲＥＳＳ ＴＡＧは
エントリを、データフェッチ命令がメモリの中のどこに
記憶されているかというアドレスに関連づけるものであ
る。第二の値はＵＮＤＥＳＩＲＡＢＬＥ ＰＲＥＦＥＴ
ＣＨ ＩＮＤＩＣＡＴＯＲ（プリフェッチが望ましくな
いというインジケータ）である。このＵＮＤＥＳＩＲＡ
ＢＬＥ ＰＲＥＦＥＴＣＨ ＩＮＤＩＣＡＴＯＲは、エ
ントリ１１４ｎに対応するデータフェッチ命令がプリフ
ェッチ動作に対して望ましくないと判定されたというこ
とを表す。すなわち、一つ以上の理由により、データフ
ェッチ命令が既に分析され、そのデータフェッチ命令に
関してプリフェッチ要求がなされるべきでないと判定さ
れたということを表す。更に詳しく述べると、ＰＰＡＡ
値、ＰＰＵ値、または両者の組み合わせに基づいてプリ
フェッチ要求を発することが望ましくないことがある。
たとえば前に、あるデータフェッチ命令によりデータフ
ェッチのパターンを検出し、そのパターンから、そのデ
ータフェッチ命令に対する次のターゲットデータアドレ
スを予測するための種々の手法について説明した。しか
し、データパターンの多数の可能性のため、そしてまた
あるデータフェッチ命令は何らかのパターンに従ってフ
ェッチしないという事実のため、あるデータフェッチ命
令に対する次のターゲットデータアドレスは予測可能で
ない。実際、これは多数のデータフェッチ命令に対して
当てはまり得る。したがって、これらの型の命令が数回
の生起にわたって生じた後、ＬＴＢの中の各々に対して
エントリを形成すべきであるが、そのエントリは低いＰ
ＰＡＡ値をそなえることになる。したがって、あるデー
タフェッチ命令に対するＰＰＡＡがある閾値に達する
か、またはそれより下に下がったとき、その命令に対し
て予測不可能であると推論することがあり得る。たとえ
ば、ＰＰＡＡを示すために５ビットのカウンタが使用さ
れる上記の実施例では、００１００のオーダの閾値カウ
ントは対応するデータフェッチ命令が予測不可能である
ということを示唆していると思われる。この場合も、熟
練した当業者は実際のカウントの閾値数またはＰＰＡＡ
の他の尺度を変更することができる。いずれにしても、
一旦、与えられたデータフェッチ命令が予測不可能であ
るとみなされると、その命令のそれ以後の生起に対して
その命令に対するプリフェッチ要求をその後発すること
は望ましくないとみなされる。グループ１１６または１
１８の中のその命令に対する既存のエントリは無効とさ
れる。したがって、この閾値に達すると、次にグループ
１１４の中のエントリがそのデータフェッチ命令に対し
て形成される。やはり注意すべきことは、プリフェッチ
が望ましくないという推論はＰＰＵの結果として達した
ということである。換言すれば、与えられた命令に対し
て、それが数回生起した後に、ＬＴＢの中のエントリが
低いＰＰＵ値をそなえるところにエントリを形成でき
る。したがって、そのデータフェッチ命令に対するＰＰ
Ｕがある閾値以下になったとき、その予測可能性にかか
わらず、データはオンチップであることが多く、その理
由によりその命令に対してプリフェッチ要求を繰り返し
発することは望ましくないと推論することができる。こ
の場合も閾値は、カウンタをある所定の数と比較するな
ど、ＰＰＵの符号化に使用される手法に基づいて評価す
ることができる。いずれにしても、そのデータがオンチ
ップであることが多いので与えられたデータフェッチ命
令がプリフェッチ要求から利益を得ることはめったにな
いとみなされると、代替実施例ではその命令の以後の生
起に対してその命令に対するプリフェッチ要求をその後
発することは望ましくないとみなすことができる。した
がって、この閾値に達すると、次にそのデータフェッチ
命令に対してグループ１１４の中のエントリが形成さ
れ、この場合もグループ１１６または１１８の中のその
命令に対する既存のエントリは無効とされる。最後に、
ＰＰＡＡまたはＰＰＵを個別に使うのではなくて、もう
一度ＰＰＡＡとＰＰＵの両方の組み合わせを形成するこ
とにより、与えられたデータフェッチ命令に対してプリ
フェッチ要求を発することの長所を評価することもでき
る。このようにして、これらの値を組み合わせた関数に
基づいて閾値を設定すると、あるデータフェッチ命令を
それに対するプリフェッチ要求が望ましくない命令であ
ると識別することができ、そしてこの場合も、次にそれ
らのデータフェッチ命令に対してグループ１１４の中の
エントリが形成され、グループ１１６または１１８の中
のその命令に対する既存のエントリは無効とされる。
【０１２３】図１４のＬＴＢ１１２にもどって、すべて
の行が同数の値をそなえているＬＴＢに比べてそれから
得られる種々の利点について説明する。第一に、ＬＴＢ
１１２には、図１１のＬＴＢ５６から得られる利点の多
数がある。換言すれば、この場合も、グループ１１８で
はなくてグループ１１６にデータフェッチ命令に対する
情報を配置することはより効率的である。しかし、この
側面を超えて、適切なときは、エントリをグループ１１
６またはグループ１１８ではなくてグループ１１４に配
置することが更に有利である。詳しく述べると、グルー
プ１１４のエントリの二つの値と比べて、グループ１１
６およびグループ１１８の各エントリは比較的多い個数
の値をそなえている。したがって、与えられたデータフ
ェッチ命令がグループ１１４のエントリによって特性を
表すことができる場合には、そのデータフェッチ命令に
対する情報をグループ１１６またはグループ１１８では
なくてグループ１１４に配置することが更に効率的であ
る。たとえば、多数の頻繁に生じるデータフェッチ命令
に対してプリフェッチ要求を発することは望ましくない
ことがあり得る。したがって、最初はこのような各デー
タフェッチ命令に対してエントリをグループ１１６また
はグループ１１８に作成することができる。しかし、こ
のようなフェッチ命令に対するＰＰＡＡ、ＰＰＵ、また
はＰＰＡＡとＰＰＵの組み合わせ関数が適切な閾値に達
すると、そのエントリを無効とすることができ、そのデ
ータフェッチ命令に対して新しいエントリをグループ１
１４に作成することができる。その後、データフェッチ
命令が命令フェッチ段４０によってフェッチされたと
き、ＬＴＢ１１２が使用され、グループ１１４にヒット
が生じる。これにより、データフェッチ命令がプリフェ
ッチが望ましくない命令であることが前にわかったとい
うことが示される。したがって、そのデータフェッチ命
令については付加的な予測リソースを使用しなければな
らず、グループ１１４にとどまることができる。更に、
上記のグループ１１６またはグループ１１８の対比と同
様に、ここでも再びグループ１１６またはグループ１１
８の中のエントリの有利な付加的な値が、プリフェッチ
要求が望ましくないデータフェッチ命令によって浪費さ
れることがなく、その代わりに、それらのリソースは予
測可能なデータフェッチ命令の特性を表すために利用で
きるように残される。
【０１２４】上記のことからわかるように、命令はＬＴ
Ｂ１１２の中のグループの間を移動することができる。
たとえば、命令がストライディングパターンに従うとい
う予測により、データフェッチ命令が最初はグループ１
１８に配置することができる。しかし、その後命令が複
雑さの少ないパターンに従うことができると判定されれ
ば、これをグループ１１６に移動することができる。最
後に、データフェッチ命令が予測不可能であるか、また
は予測されたデータに対してオンチップとなることが多
いと判定された場合には、これをグループ１１４に移動
することができる。したがって、この場合も、ＬＴＢ１
１２から全体として与えられるリソースが最大限とされ
る。
【０１２５】注意すべきことは、ＬＴＢ１１２は種々の
点で変形して、更に付加的な実施例を形成することがで
きるということである。たとえば、ＬＴＢ１１２は単一
の構造として描かれているが、グループ１１４、１１６
および１１８の各々を別々の構造として形成してもよ
い。グループ１１６および１１８は特定の予測可能性型
（すなわち、それぞれループ、およびストライド後ルー
プ）となっているが、グループ１１４を他の型のＬＴＢ
エントリと組み合わせてもよい。これにより、プリフェ
ッチ要求が望ましくない第一グループのデータフェッチ
命令が設けられる（すなわち、グループ１１４）。また
第二グループも設けられるが、第二グループのデータフ
ェッチ命令は普通の仕方（たとえば、ルーピング）また
は第二グループの中で異なる仕方（すなわち、第二グル
ープの中のある命令はルーピングであるが、他の命令は
ストライディング後にルーピングである）で予測可能で
ある。更に、ここにはルーピングまたは、ストライディ
ング後にルーピングの例が与えられているが、上記の仕
方のいずれかで、更に付加的な型の予測可能性パターン
を組み合わせてもよい。たとえば、グループの各データ
フェッチ命令がストラィディングパターンの命令だけで
ある（すなわち、ルーピングまたは何か他の属性は無
い）ようなグループを含めてもよい。熟練した当業者は
更に他の型のパターンも確かめることができる。いずれ
にしても、プリフェッチが望ましくないデータフェッチ
命令はプリフェッチが望ましいデータフェッチ命令とは
別々に識別される。実際、この別々の性質のため、図１
５に示されたＵＮＤＥＳＩＲＡＢＬＥ ＰＲＥＦＥＴＣ
Ｈ ＩＮＤＩＣＡＴＯＲは必ずしもグループ１１４の各
エントリの値ではなくて、グループ１１４の各エントリ
の既知の属性としてもよい。換言すれば、与えられたデ
ータフェッチ命令に対してプリフェッチ要求が望ましく
ないという表示は、単にエントリがグループ１１４の中
にあるということだけで知ることができる。換言すれ
ば、あるエントリがあるグループ（たとえば、グループ
１１４）の中にあれば、定義によりそのエントリはプリ
フェッチ要求が望ましくなく、プリフェッチ要求を発す
るべきでないエントリであるということを示すために充
分な制御が行われる場合には、別個のＵＮＤＥＳＩＲＡ
ＢＬＥ ＰＲＥＦＥＴＣＨ ＩＮＤＩＣＡＴＯＲは不要
である。
【０１２６】ＰＰＡＡ値またはＰＰＵ値単独、もしくは
それら二つの値の組み合わせの第三の使用は、図１のプ
リフェッチ制御器２２によって精査されるべきシステム
パラメータとしての使用である。詳しく述べると、前記
米国特許出願第 号、「マイクロプロセッサに
基づくシステムでプリフェッチ処理のための回路、シス
テム、および方法」（Ｃｉｒｃｕｉｔｓ，Ｓｙｓｔｅｍ
ｓ，Ａｎｄ Ｍｅｔｈｏｄｓ Ｆｏｒ Ｐｒｅｆｅｔｃ
ｈ Ｈａｎｄｌｉｎｇ Ｉｎ Ａ Ｍｉｃｒｏｐｒｏｃ
ｅｓｓｏｒ−Ｂａｓｅｄ Ｓｙｓｔｅｍ）（代理人処理
番号ＴＩ−２４１５３）の図３にはプリフェッチサービ
スブロック８０が示されている。このプリフェッチサー
ビスブロック８０は、本明細書の図１に示されたアクセ
ス制御器２２の一部として含めることができる。プリフ
ェッチサービスブロック８０はプリフェッチ要求を受け
る。受信されたプリフェッチ要求と種々のシステムパラ
メータに応答してアクセス制御器２２は、プリフェッチ
されたデータがプリフェッチ要求により要求されたのと
サイズが同じであるか異なる場合に、プリフェッチ動作
を誘発しないことによりプリフェッチ要求を抑制する
か、またはオンチップキャッシュへのデータフェッチ動
作を誘発することができる。この動作について、プリフ
ェッチ要求に応答してプリフェッチ動作を誘発するか否
かに影響を及ぼし得る種々のシステムパラメータが上記
特許出願に示されている。その中に説明されているパラ
メータの他に、更に付加的なシステムパラメータはＰＰ
ＡＡ値、ＰＰＵ値、またはそれらの値の両方を組み合わ
せた関数とすることができる。たとえば、あるＬＴＢエ
ントリがあまり予測可能でない場合には、たとえ対応す
るデータフェッチ命令に応答してプリフェッチ要求が発
せられても、そのプリフェッチ要求に応答してプリフェ
ッチ動作を誘発することは価値がないかも知れない。更
に詳しく述べると、５ビットのカウンタの例では、０１
０００のオーダの閾値カウントは、そのカウントに対応
するＬＴＢエントリに対してかなり不成功の過去の予測
を示唆すると思われる。したがって、カウントが００１
１１以下である場合には、アクセス制御器２２はその要
求に応答してプリフェッチ動作を誘発しないことによ
り、そのプリフェッチ要求を抑制することができる。こ
の目的のため、この場合も、カウントの実際の閾値数ま
たはＰＰＡＡの他の尺度は熟練した当業者が変更するこ
とができる。
【０１２７】上記のように、直前の段落で説明した原理
も、熟練した当業者は修正して、ＰＰＵ値もしくはＰＰ
ＡＡ値とＰＰＵ値との組み合わせを入れるようにするこ
とができる。実際、ＰＰＡＡ値とＰＰＵ値とを組み合わ
せることによりアクセス制御器２２に表示を与えるため
の一つのアプローチとして（またはアクセス制御器２２
自身によって行われるように）、図１６はＰＰＡＡ値と
ＰＰＵ値を受けて、それらの二つの値に基づいてプリフ
ェッチコードを出力するためのプログラマブルテーブル
１２０を示す。プログラマブルテーブル１２０はマイク
ロプロセッサ１２上のどこかに配置される。詳しく述べ
ると、前に説明した実施例では、各値の過去の生起の中
の６回の生起を保持することによってＰＰＡＡとＰＰＵ
の両方が符号化された。したがって、データフェッチ命
令の生起毎に、対応するＰＰＡＡとＰＰＵの値がある。
図１６で、これらの値の各々は組合わされて、一対の値
を形成する。たとえば、［ＰＰＡＡ１，ＰＰＵ１］と表
された対は最も古く記憶された対を表すことを意図して
おり、［ＰＰＡＡ２，ＰＰＵ２］と表された対は最も古
く記憶された対の後の時間に到来した対を表すことを意
図しており、以下同様にして、［ＰＰＡＡ６，ＰＰ
Ｕ６］と表された６番目の対まで続く。このようにして
６対のビットが得られ、合計１２ビットの系列がプログ
ラマブルテーブル１２０のアドレスとして使用される。
更に、あるデータフェッチ命令の任意の与えられた生起
に対してＰＰＡＡとＰＰＵの値は異なり得るので、それ
らの値の相次ぐ６対に対してＰＰＡＡとＰＰＵの値の合
計２１２個の可能な組み合わせがある。したがって、プ
ログラマブルテーブル１２０には４０９６（すなわち、
２１２）個の異なるアドレス指定できるロケーションが
含まれる。後で説明するように、各ロケーションには一
つのプリフェッチコードが含まれる。
【０１２８】１２ビットの入力で表されるようなＰＰＡ
ＡとＰＰＵの値の組み合わせ系列が与えられた場合、プ
リフェッチ動作が望ましいか否かの表示をプリフェッチ
コードが与える。後で詳しく説明するように、入力系列
の第一の場合に応答したプリフェッチコード出力を変え
て、同じ入力系列の第二の場合に応答して異なる出力コ
ードが出力されるようにすることができる。この後者の
能力で、プログラマブルテーブル１２０はプログラマブ
ルと呼ばれる。４０９６のビット組み合わせのいずれに
対応する出力プリフェッチコードも、マイクロプロセッ
サ１２の動作の間、変えることができるからである。次
の表６は４通りの可能なプリフェッチコードを示してお
り、その後にそれらのコードの解釈と効果の説明があ
る。
【表６】
【０１２９】表６は、与えられたプリフェッチコードに
対してプリフェッチ動作が望ましいか否か、またデータ
フェッチ命令の現在の生起に基づいてそのコードを変え
るべきか否かを示す。たとえば、［ＰＰＡＡ１，ＰＰＵ
１］から［ＰＰＡＡ６，ＰＰＵ６］が１１１１１１１１
１１１１の系列に等しいものと仮定する。したがって、
データフェッチ命令の第一から第六の生起の各々に対し
て、予測されたターゲットデータアドレスは正しく、予
測されたターゲットデータアドレスはオフチップであっ
た。したがって、プリフェッチ動作は非常に有利であ
り、したがって、プリフェッチ動作は望ましい。いずれ
にしても、これの第七の生起に対して、プログラマブル
テーブル１２０のアドレスはそのアドレス１１１１１１
１１１１１１にある。これが００のプリフェッチコード
を出力するものとする。表６から、このコードはプリフ
ェッチ動作が望ましいということを示す。しかし更に、
データフェッチ命令の第七の生起は予測誤り（ＰＰＡＡ
＝０）を生じ、フェッチされたデータはオンチップであ
る（ＰＰＵ＝０）ものと仮定する。したがって、ともに
０に等しいＰＰＡＡとＰＰＵの値が２ビットの対の最新
のビットとして加えられる。そして次のデータフェッチ
命令に対して、すなわち、第八の生起に対して、プログ
ラマブルテーブル１２０はそのアドレス１１１１１１１
１１１００にアドレス指定され、適切なプリフェッチコ
ードを出力する。しかし更に、第七の生起によるＰＰＡ
ＡとＰＰＵの現在の値を使用して、必要なら前の生起に
よるプリフェッチコード（すなわち、第六の生起で使用
された１１１１１１１１１１１１のアドレスに応答して
出力される００の値）を更新する。詳しく述べると、Ｐ
ＰＡＡとＰＰＵの値は予測誤りとオフチップヒットによ
り今は低下しているので、更にこれらの低下したＰＰＡ
Ａ値とＰＰＵ値の組み合わせが、ある関数（表６ではｆ
｛ＰＰＡＡ，ＰＰＵ｝として示されている）によってア
ドレス指定されて、与えられた閾値より低くなるものと
仮定する。したがって、表６により、アドレス１１１１
１１１１１１１１に対するプリフェッチコードは００か
ら０１に変えるべきである。したがって、次回アドレス
１１１１１１１１１１１１がプログラマブルテーブル１
２０に入力されたとき、プログラマブルテーブル１２０
は００ではなくて０１の値を出力する。この例からわか
るように、上記はまた少したって繰り返される。アドレ
ス１１１１１１１１１１１１に対応するプリフェッチコ
ードはもう一度変化して、００または１０（プリフェッ
チ動作が望ましくないことを示唆する）にさえ戻る。
【０１３０】プログラマブルテーブル１２０についての
上記の説明では、すべてのＬＴＢエントリが単一のプロ
グラマブルテーブル１２０を使用するものと示唆してい
る。しかし、代替実施例では、複数のテーブルを使用す
ることができる。各ＬＴＢエントリがそれ自身の対応す
るプログラマブルテーブル１２０をそなえることさえ考
え得る。しかし、この後者の場合には、入力ビット数
（すなわち、ＰＰＡＡとＰＰＵの履歴量）を減らすこと
が好ましい。そうしなければ、２０４８個のＬＴＢエン
トリが各々、それ自身の４０９６ビットのプログラマブ
ルテーブルを必要とすることになる。これは実用上、構
造が大きくなり過ぎると思われる。更にもう一つの代替
案では、あるデータフェッチ命令に対するエントリは一
つのプログラマブルテーブルにアクセスすることがで
き、他のデータフェッチ命令に対するエントリは別のプ
ログラマブルテーブルにアクセスできる。たとえば、前
に説明したように、ＬＴＢエントリはＡＣＣＥＳＳ Ｔ
ＹＰＥ値を含むことができるので、一つの型のデータフ
ェッチ命令は第一のプログラマブルテーブルにアクセス
することができるのに対して、もう一つの型のデータフ
ェッチ命令は第二のプログラマブルテーブルにアクセス
することができる。更に他の例は熟練した当業者が確か
めることができる。
【０１３１】上記の説明から理解されるように、上記の
実施例は多数の利益と利点を与える。たとえば、ＬＴＢ
エントリは過去の予測されたアドレスの正確さを表す値
とともに作成することができる。もう一つの例として、
ＬＴＢエントリはそのエントリに対応するデータフェッ
チ命令にら対する過去のプリフェッチ動作の有用性を表
す値とともに作成することができる。実際、これらの値
のいずれも単独または組み合わせて使用することによ
り、データフェッチ命令の将来の生起に応答して将来の
プリフェッチ動作を遂行することの望ましさを表示する
ことができる。更に、これらの値は種々の目的に使用す
ることができる。たとえば、ＬＴＢ内のより古いエント
リに上書きするため、そのエントリに対する長さ、目的
の一方または両方が変わるＬＴＢの中であるエントリの
位置をつきとめるため、プリフェッチ要求を発すべき
か、または既に発せられたプリフェッチ要求に応答して
プリフェッチ動作を行うべきか判定するためなどであ
る。これらの利点の他に、ある側面の構成についてはか
なりの変化を伴い、しかもすべて本発明の範囲内にあっ
て、多数の異なる実施例が提供された。したがって、本
実施例を詳細に説明してきたが、特許請求の範囲に規定
された発明の範囲から逸脱することなく、上記の説明に
対して種々の置換、変形、または変更を行い得るもので
ある。
【０１３２】以上の説明に関して更に以下の項を開示す
る。 （１）マイクロプロセッサであって、アドレスに応答し
てデータを出力するためのメモリシステムであって、予
測されたターゲットデータアドレスをそなえるプリフェ
ッチ要求を受けるようにも動作し得るメモリシステム
と、ロードターゲット回路と、を具備し、前記ロードタ
ーゲット回路は、第一の長さの第一の複数のエントリで
あって、第一の複数のエントリの各々は、（ａ）第一の
複数のエントリの各々を対応する第一の複数のデータフ
ェッチ命令に対応させるための値と、（ｂ）対応する予
測されたターゲットデータアドレスを表示するための値
と、を具備するような第一の長さの第一の複数のエント
リと、第一の長さと異なる第二の長さの第二の複数のエ
ントリであって、第二の複数のエントリの各々は第二の
複数のエントリの各々を対応する第二の複数のデータフ
ェッチ命令に対応させるための値を具備するような第二
の複数のエントリと、を具備し、そして前記第二の複数
のデータフェッチ命令の各々はそれに対してプリフェッ
チ要求を発することが望ましくない型のデータフェッチ
命令である、マイクロプロセッサ。
【０１３３】（２）第１項記載のマイクロプロセッサで
あって、前記第二の複数のデータフェッチ命令の各々は
対応するターゲットデータアドレスをそなえ、そして前
記第二の複数のデータフェッチ命令の各々は、対応する
ターゲットデータが予測不可能であるので、それに対し
てプリフェッチ要求を発することが望ましくない型のも
のである、マイクロプロセッサ。 （３）第１項記載のマイクロプロセッサであって、前記
第二の複数のデータフェッチ命令の各々は対応するター
ゲットデータをそなえ、そして前記第二の複数のデータ
フェッチ命令の各々は、対応するターゲットデータがメ
モリシステムの中に配置されているので、それに対して
プリフェッチ要求を発することが望ましくない型のもの
である、マイクロプロセッサ。 （４）第１項記載のマイクロプロセッサであって、前記
第一の複数のデータフェッチ命令の各々はルーピングパ
ターンをそなえると予測されるので、前記第一の複数の
データフェッチ命令の各々に対して、対応するターゲッ
トデータアドレスは第一のターゲットデータアドレスか
ら少なくとも一つの中間アドレスを通って最後のターゲ
ットデータアドレスに進み、そして第一のターゲットデ
ータアドレスに戻る、マイクロプロセッサ。
【０１３４】（５）第１項記載のマイクロプロセッサで
あって、前記第一の複数のデータフェッチ命令の各々は
ストライディングパターンをそなえると予測されるの
で、前記第一の複数のデータフェッチ命令の各々に対し
て、対応するターゲットデータアドレスは第一のターゲ
ットデータアドレスから複数の付加的なターゲットデー
タアドレスを通って進み、複数の付加的なターゲットデ
ータアドレスの各々のデータターゲットアドレスはそれ
自身と直前のターゲットデータアドレスのデータターゲ
ットアドレスとの間の差としてストライド長さをそなえ
ている、マイクロプロセッサ。 （６）第１項記載のマイクロプロセッサであって、前記
第一の複数のデータフェッチ命令の各々はストライディ
ングパターンの後にルーピングパターンをそなえると予
測され、ストライディングパターンは、前記第一の複数
のデータフェッチ命令の各々に対して、対応するターゲ
ットデータアドレスが第一のターゲットデータアドレス
から複数の付加的なターゲットデータアドレスを通って
進むようなものであり、複数の付加的なターゲットデー
タアドレスの各々のデータターゲットアドレスはそれ自
身と直前のターゲットデータアドレスのデータターゲッ
トアドレスとの間の差としてストライド長さをそなえて
おり、そしてストライディングパターンとその後のルー
ピングパターンは、前記第一の複数のデータフェッチ命
令の各々に対して、対応するターゲットデータアドレス
は第一のターゲットデータアドレスから少なくとも一つ
の中間アドレスを通って最後のターゲットデータアドレ
スに進み、そして第一のターゲットデータアドレスに戻
る、マイクロプロセッサ。
【０１３５】（７）第１項記載のマイクロプロセッサで
あって、前記第一の複数のデータフェッチ命令の各々に
対するターゲットデータアドレスは第一のデータパター
ンに従って予測可能であり、更に第三の複数のエントリ
も含まれ、前記第三の複数のエントリの各々が前記第三
の複数のエントリの各々を対応する第三の複数のデータ
フェッチ命令に対応させるための値を具備し、前記第三
の複数のデータフェッチ命令の各々が対応するターゲッ
トデータアドレスをそなえ、そして前記第三の複数のデ
ータフェッチ命令の各々に対する対応するターゲットデ
ータアドレスが第二のデータパターンに従って予測可能
である、マイクロプロセッサ。 （８）第１項記載のマイクロプロセッサであって、前記
第二の複数のエントリが前記第一の複数のエントリに比
べて数が多い、マイクロプロセッサ。 （９）第１項記載のマイクロプロセッサであって、前記
第一の複数のエントリの各々が更に、対応する予測され
たターゲットデータアドレスの過去の予測された正確さ
を表示するための値をも具備する、マイクロプロセッ
サ。
【０１３６】（１０）第１項記載のマイクロプロセッサ
であって、前記第一の複数のエントリの各々が更に、予
測されたターゲットデータアドレスのターゲットデータ
が、そのエントリに対応するデータフェッチ命令の前の
過去の生起に応答してメモリシステムに記憶されたか否
かを表示するための過去プリフェッチ有用性値をも具備
する、マイクロプロセッサ。 （１１）第１項記載のマイクロプロセッサであって、前
記第一の長さが前記第二の長さより大きい、マイクロプ
ロセッサ。 （１２）第１項記載のマイクロプロセッサであって、前
記データフェッチ命令がロード命令である、マイクロプ
ロセッサ。 （１３）第１項記載のマイクロプロセッサであって、前
記データフェッチ命令が記憶命令である、マイクロプロ
セッサ。
【０１３７】（１４）マイクロプロセッサであって、ア
ドレスに応答してデータを出力するためのメモリシステ
ムであって、予測されたターゲットデータアドレスをそ
なえるプリフェッチ要求を受けるようにも動作し得るメ
モリシステムと、第一の複数のエントリを含むロードタ
ーゲット回路と、を具備し、前記第一の複数のエントリ
の各々が、（ａ）前記第一の複数のエントリの各々を対
応する第一の複数のデータフェッチ命令に対応させるた
めの値と、（ｂ）対応する予測されたターゲットデータ
アドレスを表示するための値と、（ｃ）予測されたター
ゲットデータアドレスのターゲットデータが、そのエン
トリに対応するデータフェッチ命令の前の過去の生起に
応答してメモリシステムに記憶されたか否かを表示する
ための過去プリフェッチ有用性値と、を具備する、マイ
クロプロセッサ。
【０１３８】（１５）第１４項記載のマイクロプロセッ
サであって、前記過去プリフェッチ有用性値がカウンタ
を具備し、予測されたターゲーットデータアドレスのタ
ーゲットデータがデータフェッチ命令の前の過去の生起
に応答してメモリシステムに記憶されなかったことが検
出されたことに応答して、前記カウンタが第一の方向に
進み、そして予測されたターゲットデータアドレスのタ
ーゲットデータがデータフェッチ命令の前の過去の生起
に応答してメモリシステムに記憶されたことが検出され
たことに応答して、前記カウンタが第二の方向に進む、
マイクロプロセッサ。 （１６）第１４項記載のマイクロプロセッサであって、
前記過去プリフェッチ有用性値が一連の２進インジケー
タを具備し、そして前記一連の２進インジケータの各々
が、予測されたターゲットデータアドレスのターゲット
データがデータフェッチ命令の前の過去の生起に応答し
てメモリシステムに記憶されたか否かを反映する、マイ
クロプロセッサ。
【０１３９】（１７）命令パイプラインとロードターゲ
ットバッファとをそなえたマイクロプロセッサを動作さ
せる方法であって、以下のステップを含むマイクロプロ
セッサ動作方法：命令パイプラインで、対応するメモリ
アドレスをそなえたデータフェッチ命令を受信するこ
と、マイクロプロセッサ上のロードターゲットバッファ
でエントリのグループを識別することであって、該識別
されたグループは受信されたデータフェッチ命令に対応
するターゲットデータアドレス予測情報を前記対応する
メモリアドレスに基づいて記憶することができるグルー
プであるような、エントリのグループを識別すること、
前記識別されたエントリグループから最も古く使用され
たエントリを識別することであって、前記最も古く使用
されたエントリは、（ａ）前記最も古く使用されたエン
トリをあるデータフェッチ命令に対応させるための値
と、（ｂ）前記最も古く使用されたエントリをある予測
されたターゲットデータアドレスに対応させるための値
と、（ｃ）前記最も古く使用されたエントリの前記予測
されたターゲットデータアトレスの過去の予測された正
確さを表示するための値と、を具備するような、最も古
く使用されたエントリを識別すること、および過去の予
測された正確さを表示するための前記値が所定の閾値よ
り低くなったことに応答して、前記受信されたデータフ
ェッチ命令に対応する予測情報を前記識別されたエント
リに上書きすること。
【０１４０】（１８）命令パイプラインとロードターゲ
ットバッファとをそなえたマイクロプロセッサを動作さ
せる方法であって、以下のステップを含むマイクロプロ
セッサ動作方法：命令パイプラインで、対応するメモリ
アドレスをそなえたデータフェッチ命令を受信するこ
と、マイクロプロセッサ上のロードターゲットバッファ
でエントリのグループを識別することであって、該識別
されたグループは受信されたデータフェッチ命令に対応
するターゲットデータアドレス予測情報を前記対応する
メモリアドレスに基づいて記憶することができるグルー
プであるような、エントリのグループを識別すること、
前記識別されたエントリグループから最も古く使用され
たエントリを識別することであって、前記最も古く使用
されたエントリは、（ａ）前記最も古く使用されたエン
トリをあるデータフェッチ命令に対応させるための値
と、（ｂ）前記最も古く使用されたエントリをある予測
されたターゲットデータアドレスに対応させるための値
と、（ｃ）予測されたターゲットデータアドレスのター
ゲットデータが、最も古く使用されたエントリに対応す
るデータフェッチ命令の前の過去の生起に応答してメモ
リシステムに記憶されたか否かを表示するための過去プ
リフェッチ有用性値と、を具備するような、最も古く使
用されたエントリを識別すること、および過去プリフェ
ッチ有用性値が所定の閾値より低くなったことに応答し
て、前記受信されたデータフェッチ命令に対応する予測
情報を前記識別されたエントリに上書きすること。
【０１４１】（１９）命令パイプラインとロードターゲ
ットバッファとをそなえたマイクロプロセッサを動作さ
せる方法であって、以下のステップを含むマイクロプロ
セッサ動作方法：命令パイプラインで、対応するメモリ
アドレスをそなえたデータフェッチ命令を受信するこ
と、マイクロプロセッサ上のロードターゲットバッファ
でエントリのグループを識別することであって、該識別
されたグループは受信されたデータフェッチ命令に対応
するターゲットデータアドレス予測情報を前記対応する
メモリアドレスに基づいて記憶することができるグルー
プであるような、エントリのグループを識別すること、
前記識別されたエントリグループから最も古く使用され
たエントリを識別することであって、前記最も古く使用
されたエントリは、（ａ）前記最も古く使用されたエン
トリをあるデータフェッチ命令に対応させるための値
と、（ｂ）前記最も古く使用されたエントリをある予測
されたターゲットデータアドレスに対応させるための値
と、（ｃ）前記最も古く使用されたエントリの前記予測
されたターゲットデータアドレスの過去の予測された正
確さを表示するための値と、（ｄ）予測されたターゲッ
トデータアドレスのターゲットデータが、最も古く使用
されたエントリに対応するデータフェッチ命令の前の過
去の生起に応答してメモリシステムに記憶されたか否か
を表示するための過去プリフェッチ有用性値と、を具備
するような、最も古く使用されたエントリを識別するこ
と、および過去の予測された正確さを表示するための前
記値と過去プリフェッチ有用性値との組み合わせが所定
の閾値より低くなったことに応答して、前記受信された
データフェッチ命令に対応する予測情報を前記識別され
たエントリに上書きすること。
【０１４２】（２０）命令パイプラインとロードターゲ
ットバッファとをそなえたマイクロプロセッサを動作さ
せる方法であって、以下のステップを含むマイクロプロ
セッサ動作方法：命令パイプラインで、対応するメモリ
アドレスをそなえたデータフェッチ命令を受信するこ
と、マイクロプロセッサ上のロードターゲットバッファ
でエントリのグループを識別することであって、該識別
されたグループは受信されたデータフェッチ命令に対応
するターゲットデータアドレス予測情報を前記対応する
メモリアドレスに基づいて記憶することができるグルー
プであるような、エントリのグループを識別すること、
前記識別されたエントリグループからある特定のエント
リを識別することであって、前記特定のエントリは、
（ａ）前記特定のエントリをあるデータフェッチ命令に
対応させるための値と、（ｂ）前記特定のエントリをあ
る予測されたターゲットデータアドレスに対応させるた
めの値と、（ｃ）前記特定のエントリの前記予測された
ターゲットデータアドレスの過去の予測された正確さを
表示するための値と、を具備するような、特定のエント
リを識別すること、および過去の予測された正確さを表
示するための前記値が所定の閾値より低くなったことに
応答して、前記受信されたデータフェッチ命令に対応す
る予測情報を前記特定のエントリに上書きすること。
【０１４３】（２１）命令パイプラインとロードターゲ
ットバッファとをそなえたマイクロプロセッサを動作さ
せる方法であって、以下のステップを含むマイクロプロ
セッサ動作方法：命令パイプラインで、対応するメモリ
アドレスをそなえたデータフェッチ命令を受信するこ
と、マイクロプロセッサ上のロードターゲットバッファ
でエントリのグループを識別することであって、該識別
されたグループは受信されたデータフェッチ命令に対応
するターゲットデータアドレス予測情報を前記対応する
メモリアドレスに基づいて記憶することができるグルー
プであるような、エントリのグループを識別すること、
前記識別されたエントリグループからある特定のエント
リを識別することであって、前記特定のエントリは、
（ａ）前記特定のエントリをあるデータフェッチ命令に
対応させるための値と、（ｂ）前記特定のエントリをあ
る予測されたターゲットデータアドレスに対応させるた
めの値と、（ｃ）予測されたターゲットデータアドレス
のターゲットデータが、前記特定のエントリに対応する
データフェッチ命令の前の過去の生起に応答してメモリ
システムに記憶されたか否かを表示するための過去プリ
フェッチ有用性値と、を具備するような、特定のエント
リを識別すること、および過去プリフェッチ有用性値が
所定の閾値より低くなったことに応答して、前記受信さ
れたデータフェッチ命令に対応する予測情報を前記特定
のエントリに上書きすること。
【０１４４】（２２）アドレスに応答してデータを出力
するためのメモリシステム（２０）を含むマイクロプロ
セッサ（１２）。メモリシステムは、予測されたターゲ
ットデータアドレスをそなえるプリフェッチ要求を受け
るようにも動作し得る。マイクロプロセッサには、ロー
ドターゲット回路（５６）も含まれる。ロードターゲッ
ト回路は第一の長さの第一の複数のエントリ（１１６）
と第二の長さの第二の複数のエントリとを含む。第一の
複数のエントリの各々は、エントリを対応する第一の複
数のデータフェッチ命令に対応させるための値（ＡＤＤ
ＲＥＳＳ ＴＡＧ）をそなえる。更に、第一の複数のエ
ントリの各々は、対応する予測されたターゲットデータ
アドレスを表示するための値（ＰＯＩＮＴＥＲ Ａ）を
もそなえる。第二の複数のエントリの各々も、第二の複
数のエントリの各々を対応する第二の複数のデータフェ
ッチ命令に対応させるための値（ＡＤＤＲＥＳＳ ＴＡ
Ｇ）をそなえる。しかし、第二の複数のデータフェッチ
命令の各々は、それに対してプリフェッチ要求を発する
ことが望ましくない型のデータフェッチ命令である。
【図面の簡単な説明】
【図１】 多レベルメモリシステムからの情報のフェッ
チおよびプリフェッチの両方を行うための種々の構成要
素がある、その多レベルメモリシステムをそなえたマイ
クロプロセッサの電気図である。
【図２】 レコードを示す図であって、ａはデータ処理
ソフトウェアによって処理されるべきレコードの一例の
フォーマットを示す図、ｂはａで示されるフォーマット
に従う４個のレコードで使用されるべきデータの一例を
示す図である。
【図３】 図２の最初の３個のレコードを記憶する３個
のメモリエリアの構成を示し、このメモリエリア構成に
より、単一の期間の間に、データが記憶装置から第一の
エリアに入力され、その間に、データが第二のエリアで
処理され、第三のエリアのデータが記憶装置に出力され
るというように、相次ぐデータレコードをオーバラップ
して取り扱うことができる、メモリエリア構成図であ
る。
【図４】 ルーピングデータパターンを収容するため
の、ロードターゲットバッファ（ＬＴＢ）の中のエント
リの第一の実施例を示す図である。
【図５】 ３個の相次ぐアドレス１２００、２２００、
および５２００の間のルーピングを示すように、ある値
が完了した図４のＬＴＢエントリを示す図である。
【図６】 レコードを示す図であって、ａは図２ａのレ
コードに更に付加的なフィールドを付加したフォーマッ
トを示す図、ｂはａで示されるフォーマットに従う４個
のレコードで使用されるべきデータの一例を示す図であ
る。
【図７】 図３の３個のメモリエリアの構成を示すが、
図６ｂに示された付加的なデータをも含むメモリエリア
の構成図である。
【図８】 ＬＴＢの中のエントリの第二の実施例を示
し、ストラィディングデータパターン、ルーピングデー
タパターン、またはストライディングデータパターンと
ルーピングデータパターンの組み合わせを収容するエン
トリの第二の実施例を示す図である。
【図９】 ３個の相次ぐアドレス１２２１、２２２１、
および５２２１の間のルーピング、とともにアドレス１
２２１からアドレス１２２Ａを通るストライディングを
示すように、ある値が完了した図８のＬＴＢエントリを
示す図である。
【図１０】 相次ぐストライドアドレスに対して相次ぐ
プリフェッチ要求が発せられるように、図８のＬＴＢエ
ントリに応答して動作する方法を示す図である。
【図１１】 ８個の部分からなるセット対応構造をそな
えたＬＴＢを示す図であり、各セットの最初の４個のエ
ントリが第一のサイズであり、各セットの第二の４個の
エントリが第一のサイズより大きな第二のサイズであ
る、ＬＴＢを示す図である。
【図１２】 エントリによって表される命令に対してプ
リフェッチ要求を発することの望ましさに関連する二つ
の値をそなえたＬＴＢエントリを示す図であり、その二
つの値が過去の予測されたアドレスの正確さを示すＰＰ
ＡＡ値と過去のプリフェッチの有用性を示すＰＰＵ値を
含む、ＬＴＢエントリを示す図である。
【図１３】 それのＬＲＵ値とＰＰＡＡ値に基づいてＬ
ＴＢエントリに上書きするための方法のフローチャート
を示す図であり、ａはそのフローチャートを示す図であ
り、ｂは比較的低いＰＰＡＡ値に基づいてもＬＴＢエン
トリに上書きできるようにした変形のフローチャートを
示す図である。
【図１４】 ８個の部分からなるセット対応構造をそな
えたＬＴＢを示す図であり、各セットの第一のグループ
のエントリは第一のサイズであり、それに対してプリフ
ェッチ要求を発することが望ましくない、対応するデー
タフェッチ命令を収容し、各セットの第二のグループの
エントリは第一のサイズより大きい第二のサイズであ
り、各セットの第三のグループのエントリは第二のサイ
ズより大きい第三のサイズである、ＬＴＢを示す図であ
る。
【図１５】 それに対してプリフェッチ要求を発するこ
とが望ましくない、データフェッチ命令を収容するため
のＬＴＢのエントリを示す図である。
【図１６】 ＰＰＡＡ値とＰＰＵ値を受けて、それら二
つの値に基づいてプリフェッチコードを出力するための
プログラマブルテーブルを示す図である。
【符号の説明】
１２ マイクロプロセッサ ２０ Ｌ２統合キャッシュ ３８ パイプライン ５６ ロードターゲットバッファ ９８ データフェッチ命令検出ステップ １０４ 最古使用エントリ判定ステップ １１４ プリフェッチが望ましくないエントリのグルー
プ １１６ ループモード型エントリのグループ １１８ ストライド後ループモード型エントリのグルー
プ ＰＰＡＡ 過去の予測されたアドレスの正確さ ＰＰＵ 過去のプリフェッチの有用性

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 マイクロプロセッサであって、 アドレスに応答してデータを出力するためのメモリシス
    テムであって、予測されたターゲットデータアドレスを
    そなえるプリフェッチ要求を受けるようにも動作し得る
    メモリシステムと、 ロードターゲット回路と、 を具備し、 前記ロードターゲット回路は、 第一の長さの第一の複数のエントリであって、該第一の
    複数のエントリの各々は、 （ａ）第一の複数のエントリの各々を対応する第一の複
    数のデータフェッチ命令に対応させるための値と、 （ｂ）対応する予測されたターゲットデータアドレスを
    表示するための値と、 を具備するような第一の長さの第一の複数のエントリ
    と、 第一の長さと異なる第二の長さの第二の複数のエントリ
    であって、該第二の複数のエントリの各々は該第二の複
    数のエントリの各々を対応する第二の複数のデータフェ
    ッチ命令に対応させるための値を具備するような第二の
    複数のエントリと、 を具備し、 前記第二の複数のデータフェッチ命令の各々はそれに対
    してプリフェッチ要求を発することが望ましくない型の
    データフェッチ命令である、 マイクロプロセッサ。
  2. 【請求項２】 命令パイプラインとロードターゲットバ
    ッファとをそなえたマイクロプロセッサを動作させる方
    法であって、 命令パイプラインで、対応するメモリアドレスをそなえ
    たデータフェッチ命令を受信するステップと、 マイクロプロセッサ上のロードターゲットバッファでエ
    ントリのグループを識別することであって、該識別され
    たグループは受信されたデータフェッチ命令に対応する
    ターゲットデータアドレス予測情報を前記対応するメモ
    リアドレスに基づいて記憶することができるグループで
    あるような、エントリのグループを識別するステップ
    と、 前記識別されたエントリグループから最も古く使用され
    たエントリを識別するステップであって、前記最も古く
    使用されたエントリは、 （ａ）前記最も古く使用されたエントリをあるデータフ
    ェッチ命令に対応させるための値と、 （ｂ）前記最も古く使用されたエントリをある予測され
    たターゲットデータアドレスに対応させるための値と、 （ｃ）前記最も古く使用されたエントリの前記予測され
    たターゲットデータアドレスの過去の予測された正確さ
    を表示するための値と、 を具備するような、最も古く使用されたエントリを識別
    するステップと、 過去の予測された正確さを表示するための前記値が所定
    の閾値より低くなったことに応答して、前記受信された
    データフェッチ命令に対応する予測情報を前記識別され
    たエントリに上書きするステップと、 を含む方法。
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