JPH10187545A - Ｉｄコード処理装置 - Google Patents
Ｉｄコード処理装置Info
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- JPH10187545A JPH10187545A JP8346975A JP34697596A JPH10187545A JP H10187545 A JPH10187545 A JP H10187545A JP 8346975 A JP8346975 A JP 8346975A JP 34697596 A JP34697596 A JP 34697596A JP H10187545 A JPH10187545 A JP H10187545A
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- data
- board
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Abstract
(57)【要約】
【課題】 機器のＩＤコードを入手しても更に機器の主
ボードに固有の暗号鍵を設定して暗号処理することによ
り不正改造を不可能にする 【解決手段】 ボード上のアドレスバス２とデータバス
３の配線の組合せとそれらの信号線のプルダウン抵抗６
の組合せによりボード毎に固有の暗号鍵を設定し、更に
ＥＰＲＯＭ５のアドレスを乱数発生器１５からの乱数に
より指定して機器のＩＤコードの暗号化及び復号化処理
を行うことにより、ＩＤコードのコピーによる機器不正
使用を防止する。
ボードに固有の暗号鍵を設定して暗号処理することによ
り不正改造を不可能にする 【解決手段】 ボード上のアドレスバス２とデータバス
３の配線の組合せとそれらの信号線のプルダウン抵抗６
の組合せによりボード毎に固有の暗号鍵を設定し、更に
ＥＰＲＯＭ５のアドレスを乱数発生器１５からの乱数に
より指定して機器のＩＤコードの暗号化及び復号化処理
を行うことにより、ＩＤコードのコピーによる機器不正
使用を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＰＲＯＭのコピ
ーによる装置の改造を防止する装置に関するものであ
り、特に、ＩＤコードの暗号化処理等のＩＤコード処理
に特徴を有するものである。
ーによる装置の改造を防止する装置に関するものであ
り、特に、ＩＤコードの暗号化処理等のＩＤコード処理
に特徴を有するものである。
【０００２】
【従来の技術】近年の記録技術の発達によって、ＤＶＤ
と呼ばれる小型の光ディスクに数ギガバイト以上のデー
タを記録することが可能になり、画像圧縮の技術によっ
て、一枚のディスクに数時間分の映画をデジタル記録す
ることが可能になった。ＤＶＤでは大容量性を生かし
て、米国向けの映像と日本向けの映像を一枚のディスク
に記録できる。両国では倫理基準が異なるので、米国向
けの映像は日本向けのＤＶＤデコーダーボード（以下デ
コーダーと略す）でしか再生できないように、カントリ
ーコードと呼ばれるＩＤコードをＥＰＲＯＭに書き込ん
でデコーダーに搭載し、再生時にはＥＰＲＯＭから読み
出したカントリーコードに従って映像を選択する。ここ
で問題となるのは、米国仕様のデコーダーのＥＰＲＯＭ
のデータを日本向けのデコーダーのＥＰＲＯＭにコピー
すると、米国向けの映像が見れるように改造できること
である。
と呼ばれる小型の光ディスクに数ギガバイト以上のデー
タを記録することが可能になり、画像圧縮の技術によっ
て、一枚のディスクに数時間分の映画をデジタル記録す
ることが可能になった。ＤＶＤでは大容量性を生かし
て、米国向けの映像と日本向けの映像を一枚のディスク
に記録できる。両国では倫理基準が異なるので、米国向
けの映像は日本向けのＤＶＤデコーダーボード（以下デ
コーダーと略す）でしか再生できないように、カントリ
ーコードと呼ばれるＩＤコードをＥＰＲＯＭに書き込ん
でデコーダーに搭載し、再生時にはＥＰＲＯＭから読み
出したカントリーコードに従って映像を選択する。ここ
で問題となるのは、米国仕様のデコーダーのＥＰＲＯＭ
のデータを日本向けのデコーダーのＥＰＲＯＭにコピー
すると、米国向けの映像が見れるように改造できること
である。
【０００３】特開平４−３５９３２０号公報は書き換え
不可能なワンタイムＰＲＯＭ（以下ＯＴＰＲＯＭと略
す）とＥＰＲＯＭを実装して両者に同じＩＤを書き込ん
でおき、両者のＩＤを比較することによってＥＰＲＯＭ
の変更の有無を判定する方式を提案している。図２は、
特開平４−３５９３２０号公報の示す従来方式の実施例
のブロック図である。図２においてゲートアレイ１６が
内蔵するＯＴＰＲＯＭ１７と、ＥＰＲＯＭ１８には同じ
ＩＤが書き込まれており、ＣＰＵ１９はプログラム実行
開始時にＯＴＰＲＯＭ２とＥＰＲＯＭ３からＩＤを読み
出して、両者のＩＤが一致した場合のみ以降のプログラ
ムを実行し、両者のＩＤが一致しない場合には以降のプ
ログラムを実効しない。
不可能なワンタイムＰＲＯＭ（以下ＯＴＰＲＯＭと略
す）とＥＰＲＯＭを実装して両者に同じＩＤを書き込ん
でおき、両者のＩＤを比較することによってＥＰＲＯＭ
の変更の有無を判定する方式を提案している。図２は、
特開平４−３５９３２０号公報の示す従来方式の実施例
のブロック図である。図２においてゲートアレイ１６が
内蔵するＯＴＰＲＯＭ１７と、ＥＰＲＯＭ１８には同じ
ＩＤが書き込まれており、ＣＰＵ１９はプログラム実行
開始時にＯＴＰＲＯＭ２とＥＰＲＯＭ３からＩＤを読み
出して、両者のＩＤが一致した場合のみ以降のプログラ
ムを実行し、両者のＩＤが一致しない場合には以降のプ
ログラムを実効しない。
【０００４】
【発明が解決しようとする課題】ＩＤコードの記憶にＯ
ＴＰＲＯＭを使用するとゲートアレイは特殊で割高とな
る問題点がある。一方、一般的で安価なＯＴＰＲＯＭを
実装すると、ＥＰＲＯＭとＯＴＰＲＯＭの両方をコピー
して別の装置に実装すれば、ＩＤコードが一致する為に
不正コピーが検出できず、また、複数の機器のＥＰＲＯ
Ｍを比較するとＩＤコードの部分だけが異なっているの
で、ＩＤコードの位置が容易に特定でき、従って、新機
種を一台だけ導入し、これのＥＰＲＯＭのＩＤコード以
外の部分を旧機種のＥＰＲＯＭにコピーするといった改
造も比較的容易であるという問題点があった。
ＴＰＲＯＭを使用するとゲートアレイは特殊で割高とな
る問題点がある。一方、一般的で安価なＯＴＰＲＯＭを
実装すると、ＥＰＲＯＭとＯＴＰＲＯＭの両方をコピー
して別の装置に実装すれば、ＩＤコードが一致する為に
不正コピーが検出できず、また、複数の機器のＥＰＲＯ
Ｍを比較するとＩＤコードの部分だけが異なっているの
で、ＩＤコードの位置が容易に特定でき、従って、新機
種を一台だけ導入し、これのＥＰＲＯＭのＩＤコード以
外の部分を旧機種のＥＰＲＯＭにコピーするといった改
造も比較的容易であるという問題点があった。
【０００５】
【課題を解決するための手段】前記課題を解決するため
に、本発明のＩＤコード処理装置は、ＩＤコードを暗号
化する暗号化手段と、その暗号化されたＩＤコードを記
憶する記憶手段と、その記憶手段の出力データを復号化
する復号化手段と、復号化されたＩＤコードの正否を判
定する判別手段を有するＩＤコード処理装置において、
前記暗号化手段の暗号鍵を設定する暗号鍵設定手段が、
データの信号線を抵抗によりプルアップあるいはプルダ
ウンして前記データの信号線のインピーダンスに応じた
電圧レベルのハイレベルとロウレベルの組合せにより決
定することによって、機器固有の暗号鍵を設定すること
を特徴としたものである。
に、本発明のＩＤコード処理装置は、ＩＤコードを暗号
化する暗号化手段と、その暗号化されたＩＤコードを記
憶する記憶手段と、その記憶手段の出力データを復号化
する復号化手段と、復号化されたＩＤコードの正否を判
定する判別手段を有するＩＤコード処理装置において、
前記暗号化手段の暗号鍵を設定する暗号鍵設定手段が、
データの信号線を抵抗によりプルアップあるいはプルダ
ウンして前記データの信号線のインピーダンスに応じた
電圧レベルのハイレベルとロウレベルの組合せにより決
定することによって、機器固有の暗号鍵を設定すること
を特徴としたものである。
【０００６】本発明によれば、機器の主基板に固有の暗
号鍵を有するので、その基板の暗号鍵で暗号化されたＩ
Ｄコードは、その基板の暗号鍵で復号された時だけ同じ
ＩＤコードに復元されるので、ＩＤコードの不正入手に
よる機器の不正使用を防止することが出来るＩＤコード
処理装置を提供出来る。
号鍵を有するので、その基板の暗号鍵で暗号化されたＩ
Ｄコードは、その基板の暗号鍵で復号された時だけ同じ
ＩＤコードに復元されるので、ＩＤコードの不正入手に
よる機器の不正使用を防止することが出来るＩＤコード
処理装置を提供出来る。
【０００７】
【発明の実施の形態】本発明の請求項１に記載のＩＤコ
ード処理装置は、ＩＤコードを暗号化する暗号化手段
と、その暗号化されたＩＤコードを記憶する記憶手段
と、その記憶手段の出力データを復号化する復号化手段
と、復号化されたＩＤコードの正否を判定する判別手段
を有するＩＤコード処理装置において、前記暗号化手段
の暗号鍵を設定する暗号鍵設定手段が、データの信号線
を抵抗によりプルアップあるいはプルダウンして前記デ
ータの信号線のインピーダンスに応じた電圧レベルのハ
イレベルとロウレベルの組合せにより決定することによ
って、機器固有の暗号鍵を設定することを特徴としたも
のであり、基板毎に固有の暗号鍵でＩＤコードを暗号処
理化することにより、ＩＤコードの不正入手による機器
の不正使用を防止することが出来る。
ード処理装置は、ＩＤコードを暗号化する暗号化手段
と、その暗号化されたＩＤコードを記憶する記憶手段
と、その記憶手段の出力データを復号化する復号化手段
と、復号化されたＩＤコードの正否を判定する判別手段
を有するＩＤコード処理装置において、前記暗号化手段
の暗号鍵を設定する暗号鍵設定手段が、データの信号線
を抵抗によりプルアップあるいはプルダウンして前記デ
ータの信号線のインピーダンスに応じた電圧レベルのハ
イレベルとロウレベルの組合せにより決定することによ
って、機器固有の暗号鍵を設定することを特徴としたも
のであり、基板毎に固有の暗号鍵でＩＤコードを暗号処
理化することにより、ＩＤコードの不正入手による機器
の不正使用を防止することが出来る。
【０００８】次に本発明の請求項２に記載されたＩＤコ
ード処理装置は、請求項１において、前記機器固有の暗
号鍵により暗号化されたＩＤコードを、乱数発生手段に
より発生される乱数により順次乱数化し、その乱数化さ
れた値を、前記乱数発生手段からの乱数に応じた値を記
憶手段のアドレスとしてその記憶手段に記憶することを
特徴としたものであり、基板毎に固有の暗号鍵と乱数で
ＩＤコードを暗号処理することにより、ＩＤコードの不
正入手による機器の不正使用を防止することが出来る。
ード処理装置は、請求項１において、前記機器固有の暗
号鍵により暗号化されたＩＤコードを、乱数発生手段に
より発生される乱数により順次乱数化し、その乱数化さ
れた値を、前記乱数発生手段からの乱数に応じた値を記
憶手段のアドレスとしてその記憶手段に記憶することを
特徴としたものであり、基板毎に固有の暗号鍵と乱数で
ＩＤコードを暗号処理することにより、ＩＤコードの不
正入手による機器の不正使用を防止することが出来る。
【０００９】次に、本発明の請求項３に記載されたＩＤ
コード処理装置は、請求項１あるいは請求項２におい
て、前記データの信号線の配線パターンにおいて、暗号
化されたＩＤコードを記憶する記憶手段のアドレス線ま
たはデータ線のビット順の入れ替えを行うことを特徴と
したものであり、アドレスとデータは配線によるビット
順の変換を受けるために、ＩＤコードの各ビットはボー
ドによって記憶素子上の異なるアドレスの異なるビット
上に記憶されることになり、機器のＩＤコードの不正使
用を防止することが出来る。
コード処理装置は、請求項１あるいは請求項２におい
て、前記データの信号線の配線パターンにおいて、暗号
化されたＩＤコードを記憶する記憶手段のアドレス線ま
たはデータ線のビット順の入れ替えを行うことを特徴と
したものであり、アドレスとデータは配線によるビット
順の変換を受けるために、ＩＤコードの各ビットはボー
ドによって記憶素子上の異なるアドレスの異なるビット
上に記憶されることになり、機器のＩＤコードの不正使
用を防止することが出来る。
【００１０】すなわち、メモリのアドレス線とデータ線
のビット順の入れ替えを行うと、アドレスとデータは配
線による変換を受けるために、データの各ビットはボー
ドによってＥＰＲＯＭ上の異なるアドレスの異なるビッ
ト位置に記憶されることになり、ＥＰＲＯＭの読み出し
が書き込みと同じボード上で行われるならば、アドレス
とデータの配線による逆変換が自動的に行われるために
書き込んだデータがそのまま読み出されるが、ＥＰＲＯ
Ｍを別の基板にコピーしてして読み出すと、別の逆変換
が行われるために別のアドレスの別のデータが読み出さ
れる。
のビット順の入れ替えを行うと、アドレスとデータは配
線による変換を受けるために、データの各ビットはボー
ドによってＥＰＲＯＭ上の異なるアドレスの異なるビッ
ト位置に記憶されることになり、ＥＰＲＯＭの読み出し
が書き込みと同じボード上で行われるならば、アドレス
とデータの配線による逆変換が自動的に行われるために
書き込んだデータがそのまま読み出されるが、ＥＰＲＯ
Ｍを別の基板にコピーしてして読み出すと、別の逆変換
が行われるために別のアドレスの別のデータが読み出さ
れる。
【００１１】ＥＰＲＯＭのコピーによる改造を試みる場
合、原理的にはメモリのアドレス線とデータ線と暗号鍵
を入力する信号線が、オリジナルの基板と同じ状態にな
るようにコピー先の基板を改造すればよいが、これらの
信号線は専用の信号線ではなく、再生機能を実現する為
の信号線でもあるので改造には危険と困難が伴う。本発
明によれば、他の目的に使用している多数の信号線を暗
号鍵の入力に使用できるので、暗号鍵のビット長を長く
して不正改造の困難さを増すことは容易である。 次
に、本発明の請求項４に記載されたＩＤコード処理装置
は、請求項３において、前記機器固有の暗号鍵を設定す
る手段において、プルアップ抵抗、またはプルダウン抵
抗の抵抗値を変えることによって、異なる暗号鍵を得る
ことを特徴としたものであり、ＩＤコードをボードに入
力すると、暗号化回路は基板毎に固有な暗号鍵で暗号化
してＥＰＲＯＭに書き込むので、個々のボードのＥＰＲ
ＯＭは異なる暗号化ＩＤコードデータを持つことにな
り、機器のＩＤコードの不正使用を防止することが出来
る。
合、原理的にはメモリのアドレス線とデータ線と暗号鍵
を入力する信号線が、オリジナルの基板と同じ状態にな
るようにコピー先の基板を改造すればよいが、これらの
信号線は専用の信号線ではなく、再生機能を実現する為
の信号線でもあるので改造には危険と困難が伴う。本発
明によれば、他の目的に使用している多数の信号線を暗
号鍵の入力に使用できるので、暗号鍵のビット長を長く
して不正改造の困難さを増すことは容易である。 次
に、本発明の請求項４に記載されたＩＤコード処理装置
は、請求項３において、前記機器固有の暗号鍵を設定す
る手段において、プルアップ抵抗、またはプルダウン抵
抗の抵抗値を変えることによって、異なる暗号鍵を得る
ことを特徴としたものであり、ＩＤコードをボードに入
力すると、暗号化回路は基板毎に固有な暗号鍵で暗号化
してＥＰＲＯＭに書き込むので、個々のボードのＥＰＲ
ＯＭは異なる暗号化ＩＤコードデータを持つことにな
り、機器のＩＤコードの不正使用を防止することが出来
る。
【００１２】すなわち、抵抗値の大小による暗号鍵の設
定方法は、抵抗の有無を目視することによって鍵を読み
取る手段を無効にするものであり、ＴＴＬレベルの信号
線は出力バッファの性質上、１００Ｋオーム程度の抵抗
でプルアップされたのと同じ状態にあるので、特にプル
ダウン抵抗が無ければハイインピーダンス状態ではハイ
レベルになる。ここで１０Ｋオームのプルダウン抵抗を
付ければローレベルになるが、１メガオームの抵抗を付
けるとハイレベルのままである。近年はチップ抵抗の微
細化が進んで抵抗値の表示が無くなっているので、プル
ダウン抵抗があってもローレベルになるかハイレベルに
なるかは個々に測定してみなければ分からない。さらに
基板の多層化と配線の狭間隔化が進んでいるので、基板
上の配線の行方を追うことは非常に難しくなっている。
定方法は、抵抗の有無を目視することによって鍵を読み
取る手段を無効にするものであり、ＴＴＬレベルの信号
線は出力バッファの性質上、１００Ｋオーム程度の抵抗
でプルアップされたのと同じ状態にあるので、特にプル
ダウン抵抗が無ければハイインピーダンス状態ではハイ
レベルになる。ここで１０Ｋオームのプルダウン抵抗を
付ければローレベルになるが、１メガオームの抵抗を付
けるとハイレベルのままである。近年はチップ抵抗の微
細化が進んで抵抗値の表示が無くなっているので、プル
ダウン抵抗があってもローレベルになるかハイレベルに
なるかは個々に測定してみなければ分からない。さらに
基板の多層化と配線の狭間隔化が進んでいるので、基板
上の配線の行方を追うことは非常に難しくなっている。
【００１３】一方、生産する側から見ると、ＣＡＤによ
って自動化された基板設計システムでは、基板の配線パ
ターンを数十種類生成することも困難ではない。基板は
製版技術により大きな基板から一度に数十枚の基板がプ
リントされるので、その一枚一枚が別のパターンになる
ように版をつくることができる。基板毎に実装する抵抗
を変えることも容易である、チップ部品の自動実装器に
１０Ｋオームのチップ抵抗と１Ｍオームのチップ抵抗を
よく混ぜて投入すれば、実装される抵抗の組み合わせは
ランダムになる。配線パターンと実装部品の組み合わせ
により２枚の基板が同じ暗号鍵を持つ確率は非常に小さ
く抑えられる。ＩＤコードの書き込みは全ての部品を実
装した後で行う。ＩＤコードをボードに入力すると、暗
号化回路は基板毎に固有な暗号鍵で暗号化してＥＰＲＯ
Ｍに書き込むので、個々のボードのＥＰＲＯＭは異なる
データを持つ。
って自動化された基板設計システムでは、基板の配線パ
ターンを数十種類生成することも困難ではない。基板は
製版技術により大きな基板から一度に数十枚の基板がプ
リントされるので、その一枚一枚が別のパターンになる
ように版をつくることができる。基板毎に実装する抵抗
を変えることも容易である、チップ部品の自動実装器に
１０Ｋオームのチップ抵抗と１Ｍオームのチップ抵抗を
よく混ぜて投入すれば、実装される抵抗の組み合わせは
ランダムになる。配線パターンと実装部品の組み合わせ
により２枚の基板が同じ暗号鍵を持つ確率は非常に小さ
く抑えられる。ＩＤコードの書き込みは全ての部品を実
装した後で行う。ＩＤコードをボードに入力すると、暗
号化回路は基板毎に固有な暗号鍵で暗号化してＥＰＲＯ
Ｍに書き込むので、個々のボードのＥＰＲＯＭは異なる
データを持つ。
【００１４】（実施の形態）以下に、本発明の請求項１
から請求項４に記載された発明の実施の形態について、
図１を用いて説明する。図１は、本発明の一実施例であ
るＭＰＥＧ再生ボードを示すものであり、図１におい
て、１はＰＣＩバスインターフェースチップ、２はアド
レスバス、３はデータバス、４はデコーダー、５はＥＥ
ＰＲＯＭ、６はプルダウン抵抗、７はＰＣＩインターフ
ェース回路、８はチップ内アドレスバス、９はチップ内
データバス、１０はローカルバスバッファ、１１は制御
回路、１２はラッチ、１３は暗号処理回路、１４は検査
回路、１５は乱数発生器である。本実施例のＭＰＥＧ再
生ボードはパソコンのＰＣＩバスに挿入する。バスとの
データ交換はＰＣＩバスインターフェースチップ１が行
い、ＰＣＩバスインターフェースチップ１はＰＣＩバス
上ではマルチプレクスされているアドレスとデータをデ
マルチプレクスしてアドレスバス２とデータバス３に出
力する。ＭＰＥＧデータを伸張するデコーダー４はアド
レスバス２とデータバス３に接続しており、ＰＣＩバス
インターフェースチップ１が出力するデータを受け取っ
て伸張処理を行う。アドレスバス２とデータバス３には
ＥＰＲＯＭ５も接続されているが、接続するアドレスと
データのビットの順序は基板毎に変えてある。また、ア
ドレスバスとデータバスの一部の信号線にはプルダウン
抵抗６が負荷として接続されており、プルダウンする信
号線の組み合わせも基板毎に変えてある。また、プルダ
ウン抵抗として実装する抵抗も、１０Ｋオームと１Ｍオ
ームの抵抗を混ぜて実装してあるので、実効的にプルダ
ウンされる信号線の組み合わせは基板毎にまちまちであ
る。ＰＣＩバスインターフェースチップ１とデコーダー
４とＥＰＲＯＭ５は全てＴＴＬレベルインターフェース
であり、ＴＴＬの出力バッファのリーク特性により信号
線がハイインピーダンスの時に、無負荷またはプルダウ
ン抵抗が１Ｍオームであればハイレベル、プルダウン抵
抗が１０Ｋオームであればローレベルになる。
から請求項４に記載された発明の実施の形態について、
図１を用いて説明する。図１は、本発明の一実施例であ
るＭＰＥＧ再生ボードを示すものであり、図１におい
て、１はＰＣＩバスインターフェースチップ、２はアド
レスバス、３はデータバス、４はデコーダー、５はＥＥ
ＰＲＯＭ、６はプルダウン抵抗、７はＰＣＩインターフ
ェース回路、８はチップ内アドレスバス、９はチップ内
データバス、１０はローカルバスバッファ、１１は制御
回路、１２はラッチ、１３は暗号処理回路、１４は検査
回路、１５は乱数発生器である。本実施例のＭＰＥＧ再
生ボードはパソコンのＰＣＩバスに挿入する。バスとの
データ交換はＰＣＩバスインターフェースチップ１が行
い、ＰＣＩバスインターフェースチップ１はＰＣＩバス
上ではマルチプレクスされているアドレスとデータをデ
マルチプレクスしてアドレスバス２とデータバス３に出
力する。ＭＰＥＧデータを伸張するデコーダー４はアド
レスバス２とデータバス３に接続しており、ＰＣＩバス
インターフェースチップ１が出力するデータを受け取っ
て伸張処理を行う。アドレスバス２とデータバス３には
ＥＰＲＯＭ５も接続されているが、接続するアドレスと
データのビットの順序は基板毎に変えてある。また、ア
ドレスバスとデータバスの一部の信号線にはプルダウン
抵抗６が負荷として接続されており、プルダウンする信
号線の組み合わせも基板毎に変えてある。また、プルダ
ウン抵抗として実装する抵抗も、１０Ｋオームと１Ｍオ
ームの抵抗を混ぜて実装してあるので、実効的にプルダ
ウンされる信号線の組み合わせは基板毎にまちまちであ
る。ＰＣＩバスインターフェースチップ１とデコーダー
４とＥＰＲＯＭ５は全てＴＴＬレベルインターフェース
であり、ＴＴＬの出力バッファのリーク特性により信号
線がハイインピーダンスの時に、無負荷またはプルダウ
ン抵抗が１Ｍオームであればハイレベル、プルダウン抵
抗が１０Ｋオームであればローレベルになる。
【００１５】ＰＣＩバスインターフェースチップ１の内
部にはＰＣＩインターフェース回路７があり、チップ内
アドレスバス８とチップ内データバス９にそれぞれアド
レスとデータを出力する。チップ内アドレスバス８とチ
ップ内データバス９はローカルバスバッファ１０を中継
してボード上のアドレスバス２とデータバス３と接続し
ている。チップ内のバスとボード上のバスの間の信号の
交換は制御回路１１が制御する。また、制御回路１１は
チップ内のラッチ１２、暗号処理回路１３、検査回路１
４、乱数発生器１５を制御してＩＤコードの読み書きを
処理する。
部にはＰＣＩインターフェース回路７があり、チップ内
アドレスバス８とチップ内データバス９にそれぞれアド
レスとデータを出力する。チップ内アドレスバス８とチ
ップ内データバス９はローカルバスバッファ１０を中継
してボード上のアドレスバス２とデータバス３と接続し
ている。チップ内のバスとボード上のバスの間の信号の
交換は制御回路１１が制御する。また、制御回路１１は
チップ内のラッチ１２、暗号処理回路１３、検査回路１
４、乱数発生器１５を制御してＩＤコードの読み書きを
処理する。
【００１６】これより本発明の実施例のＭＰＥＧ再生ボ
ードにおけるＩＤコードの処理について、図面を参照し
ながら説明する。ＰＣＩバスからのリセット信号が有効
である間は、ボードは初期化を行う。初期化中に制御回
路１１はボード上のデコーダー４ならびにＥＰＲＯＭ５
のデータ出力を禁止し、チップ内のＰＣＩインターフェ
ース回路７も出力禁止にし、ボード上のアドレスバス２
とデータバス３の論理値をチップ内アドレスバス８とチ
ップ内データバス９に出力するようローカルバスバッフ
ァ１０を制御する。リセット信号はラッチ１２にも入力
されており、リセットが有効である期間にアドレスバス
２とデータバス３の論理値を取り込む。ラッチが取り込
む値はボードのアドレスバス２とデータバス３の配線
と、プルダウン抵抗６の抵抗値の組み合わせによって決
まるので、ボード毎に異なる固有の値を取る。すなわ
ち、ボード固有の暗号鍵を記憶することになる。
ードにおけるＩＤコードの処理について、図面を参照し
ながら説明する。ＰＣＩバスからのリセット信号が有効
である間は、ボードは初期化を行う。初期化中に制御回
路１１はボード上のデコーダー４ならびにＥＰＲＯＭ５
のデータ出力を禁止し、チップ内のＰＣＩインターフェ
ース回路７も出力禁止にし、ボード上のアドレスバス２
とデータバス３の論理値をチップ内アドレスバス８とチ
ップ内データバス９に出力するようローカルバスバッフ
ァ１０を制御する。リセット信号はラッチ１２にも入力
されており、リセットが有効である期間にアドレスバス
２とデータバス３の論理値を取り込む。ラッチが取り込
む値はボードのアドレスバス２とデータバス３の配線
と、プルダウン抵抗６の抵抗値の組み合わせによって決
まるので、ボード毎に異なる固有の値を取る。すなわ
ち、ボード固有の暗号鍵を記憶することになる。
【００１７】ＰＣＩバスからのリセット信号が解除され
ると、検査回路１４はＩＤコードの読み出しとチェック
を開始する。制御回路１１は乱数発生器１５が発生する
疑似ランダムなアドレスをアドレスバス２に出力し、Ｅ
ＰＲＯＭ５が出力するデータを暗号処理回路１３に読み
込む。ラッチ１２は初期化時に取り込んだボード固有の
鍵と乱数発生器が出力するアドレスを暗号鍵として暗号
処理回路１３に与え、暗号処理回路１３は読み込まれた
データを与えられた鍵で復号する。次に、この復号化さ
れたＩＤコードを検査回路１４がチェックを行うことに
なる。
ると、検査回路１４はＩＤコードの読み出しとチェック
を開始する。制御回路１１は乱数発生器１５が発生する
疑似ランダムなアドレスをアドレスバス２に出力し、Ｅ
ＰＲＯＭ５が出力するデータを暗号処理回路１３に読み
込む。ラッチ１２は初期化時に取り込んだボード固有の
鍵と乱数発生器が出力するアドレスを暗号鍵として暗号
処理回路１３に与え、暗号処理回路１３は読み込まれた
データを与えられた鍵で復号する。次に、この復号化さ
れたＩＤコードを検査回路１４がチェックを行うことに
なる。
【００１８】すなわち、制御回路１１は乱数発生器１５
によってアドレスを変えながらＥＰＲＯＭ５の読み出し
を最大８回繰り返し、この間、検査回路１４は暗号処理
回路１３が出力するＩＤコードを監視し、出力が更新さ
れた時にＩＤコードが変化しなければ合格信号を、変化
すれば不合格信号を制御回路１１に出力し、制御回路１
１は合格信号が連続して３回入力した時点でＥＰＲＯＭ
５の読み出しを止めて暗号処理回路１３が出力する復号
化されたＩＤコードをデコーダー４に書き込む。デコー
ダー４はＭＰＥＧデータを再生する際に、国別の再生指
定がされたデータをＩＤコードに従って選択して伸張
し、有効なＩＤコードが書き込まれない場合には国別再
生指定のされたデータは再生しない。
によってアドレスを変えながらＥＰＲＯＭ５の読み出し
を最大８回繰り返し、この間、検査回路１４は暗号処理
回路１３が出力するＩＤコードを監視し、出力が更新さ
れた時にＩＤコードが変化しなければ合格信号を、変化
すれば不合格信号を制御回路１１に出力し、制御回路１
１は合格信号が連続して３回入力した時点でＥＰＲＯＭ
５の読み出しを止めて暗号処理回路１３が出力する復号
化されたＩＤコードをデコーダー４に書き込む。デコー
ダー４はＭＰＥＧデータを再生する際に、国別の再生指
定がされたデータをＩＤコードに従って選択して伸張
し、有効なＩＤコードが書き込まれない場合には国別再
生指定のされたデータは再生しない。
【００１９】次にＥＰＲＯＭ５に書き込みを行う際の動
作を説明する。リセット解除後のＥＰＲＯＭ５の読み出
しが終わっている時点で暗号処理回路１３にＩＤコード
を書き込むと制御回路１１はＥＰＲＯＭ５への書き込み
を開始する。制御回路１４は乱数発生器１５が発生する
疑似ランダムなアドレスをアドレスバス２に出力し、ラ
ッチ１２は初期化時に取り込んだボード固有の鍵と乱数
発生器が出力するアドレスを暗号鍵として暗号処理回路
１３に与え、暗号処理回路１３は書き込まれたＩＤコー
ドを与えられた鍵で暗号化して出力し、暗号処理回路１
３が出力する暗号化されたＩＤコードはデータバス３を
経由してＥＰＲＯＭ５に書き込まれる。制御回路１１は
乱数発生器１５によってアドレスを変えながらＥＰＲＯ
Ｍ５の書き込みを、乱数発生器１５の１周期分のアドレ
スが一巡するまで繰り返す。
作を説明する。リセット解除後のＥＰＲＯＭ５の読み出
しが終わっている時点で暗号処理回路１３にＩＤコード
を書き込むと制御回路１１はＥＰＲＯＭ５への書き込み
を開始する。制御回路１４は乱数発生器１５が発生する
疑似ランダムなアドレスをアドレスバス２に出力し、ラ
ッチ１２は初期化時に取り込んだボード固有の鍵と乱数
発生器が出力するアドレスを暗号鍵として暗号処理回路
１３に与え、暗号処理回路１３は書き込まれたＩＤコー
ドを与えられた鍵で暗号化して出力し、暗号処理回路１
３が出力する暗号化されたＩＤコードはデータバス３を
経由してＥＰＲＯＭ５に書き込まれる。制御回路１１は
乱数発生器１５によってアドレスを変えながらＥＰＲＯ
Ｍ５の書き込みを、乱数発生器１５の１周期分のアドレ
スが一巡するまで繰り返す。
【００２０】ここでボードＢのＥＰＲＯＭのコピーを作
り、ボードＡに実装したケースを考える。ＰＣＩバスイ
ンターフェースチップ１が出力するアドレスは、アドレ
スバス２によってビット順が変換されてＥＰＲＯＭ５に
与えられ、ＥＰＲＯＭ５が出力するデータはデータバス
３によってビット順が変換されてＰＣＩバスインターフ
ェースチップ１に読み込まれる。従ってボードＡとボー
ドＢの配線パターンが違っていると、ＥＰＲＯＭ５の異
なるアドレスのデータが異なる変換を受けて読み込まれ
るので、ＥＰＲＯＭが同じであっても読み出されるデー
タは全く異なる値になる。ボードＡとボードＢが偶然同
じ配線パターンを持つボードであった場合でも、ランダ
ムに実装されたプルダウン抵抗６の抵抗値の組み合わせ
が異なれば、データは異なる鍵によって暗号化されてい
るので、暗号処理回路が出力するＩＤコードは異なる値
になる。検査回路１４と制御回路１１は同じＩＤコード
が連続して４回出力された場合にだけ真正であると判断
するので、ＥＰＲＯＭをコピーして同じ機能のボードに
する試みが成功する確率はゼロに近い。
り、ボードＡに実装したケースを考える。ＰＣＩバスイ
ンターフェースチップ１が出力するアドレスは、アドレ
スバス２によってビット順が変換されてＥＰＲＯＭ５に
与えられ、ＥＰＲＯＭ５が出力するデータはデータバス
３によってビット順が変換されてＰＣＩバスインターフ
ェースチップ１に読み込まれる。従ってボードＡとボー
ドＢの配線パターンが違っていると、ＥＰＲＯＭ５の異
なるアドレスのデータが異なる変換を受けて読み込まれ
るので、ＥＰＲＯＭが同じであっても読み出されるデー
タは全く異なる値になる。ボードＡとボードＢが偶然同
じ配線パターンを持つボードであった場合でも、ランダ
ムに実装されたプルダウン抵抗６の抵抗値の組み合わせ
が異なれば、データは異なる鍵によって暗号化されてい
るので、暗号処理回路が出力するＩＤコードは異なる値
になる。検査回路１４と制御回路１１は同じＩＤコード
が連続して４回出力された場合にだけ真正であると判断
するので、ＥＰＲＯＭをコピーして同じ機能のボードに
する試みが成功する確率はゼロに近い。
【００２１】
【発明の効果】以上のように、本発明によれば、特殊な
部品を使用せずに機器の主基板自体に固有の暗号鍵を付
与し、その固有の暗号鍵によってＩＤコードを暗号化し
てＥＰＲＯＭに書き込むことにより、大きなコストアッ
プを伴わずにＥＰＲＯＭのコピーによる不正使用を防止
することができるＩＤコード処理装置を提供出来る。
部品を使用せずに機器の主基板自体に固有の暗号鍵を付
与し、その固有の暗号鍵によってＩＤコードを暗号化し
てＥＰＲＯＭに書き込むことにより、大きなコストアッ
プを伴わずにＥＰＲＯＭのコピーによる不正使用を防止
することができるＩＤコード処理装置を提供出来る。
【図１】本発明の実施の形態におけるＩＤコード処理装
置のブロック図
置のブロック図
【図２】従来例の実施の形態におけるＩＤコード処理装
置のブロック図
置のブロック図
【符号の説明】 １ ＰＣＩバスインターフェースチップ ２ アドレスバス ３ データバス ４ デコーダー ５ ＥＥＰＲＯＭ ６ プルダウン抵抗 ７ ＰＣＩインターフェース回路 ８ チップ内アドレスバス ９ チップ内データバス １０ ローカルバスバッファ １１ 制御回路 １２ ラッチ １３ 暗号処理回路 １４ 検査回路 １５ 乱数発生器 １６ ゲートアレイ １７ ＯＴＰＲＯＭ １８ ＥＰＲＯＭ １９ ＣＰＵ
Claims (4)
- 【請求項１】 ＩＤコードを暗号化する暗号化手段と、
その暗号化されたＩＤコードを記憶する記憶手段と、そ
の記憶手段の出力データを復号化する復号化手段と、復
号化されたＩＤコードの正否を判定する判別手段を有す
るＩＤコード処理装置において、前記暗号化手段の暗号
鍵を設定する暗号鍵設定手段が、データの信号線を抵抗
によりプルアップあるいはプルダウンして前記データの
信号線のインピーダンスに応じた電圧レベルのハイレベ
ルとロウレベルの組合せにより決定することによって、
機器固有の暗号鍵を設定することを特徴とするＩＤコー
ド処理装置。 - 【請求項２】 前記機器固有の暗号鍵により暗号化され
たＩＤコードを、乱数発生手段により発生される乱数に
より順次乱数化し、その乱数化された値を、前記乱数発
生手段からの乱数に応じた値を記憶手段のアドレスとし
てその記憶手段に記憶することを特徴とする請求項１記
載のＩＤコード処理装置。 - 【請求項３】 前記データの信号線の配線パターンにお
いて、暗号化されたＩＤコードを記憶する記憶手段のア
ドレス線またはデータ線のビット順の入れ替えを行うこ
とを特徴とする請求項１あるいは請求項２に記載された
ＩＤコード処理装置。 - 【請求項４】 前記機器固有の暗号鍵を設定する手段に
おいて、プルアップ抵抗、またはプルダウン抵抗の抵抗
値を変えることによって、異なる暗号鍵を得ることを特
徴とする請求項３に記載されたＩＤコード処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8346975A JPH10187545A (ja) | 1996-12-26 | 1996-12-26 | Ｉｄコード処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8346975A JPH10187545A (ja) | 1996-12-26 | 1996-12-26 | Ｉｄコード処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10187545A true JPH10187545A (ja) | 1998-07-21 |
Family
ID=18387084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8346975A Pending JPH10187545A (ja) | 1996-12-26 | 1996-12-26 | Ｉｄコード処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10187545A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003530599A (ja) * | 2000-04-06 | 2003-10-14 | マクロビジョン・コーポレーション | 暗号化された媒体へのアクセス権を制御・行使するシステム及び方法 |
| JP2008070771A (ja) * | 2006-09-15 | 2008-03-27 | Oki Data Corp | 画像形成装置及び画像形成装置の課金システム |
-
1996
- 1996-12-26 JP JP8346975A patent/JPH10187545A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003530599A (ja) * | 2000-04-06 | 2003-10-14 | マクロビジョン・コーポレーション | 暗号化された媒体へのアクセス権を制御・行使するシステム及び方法 |
| JP2008070771A (ja) * | 2006-09-15 | 2008-03-27 | Oki Data Corp | 画像形成装置及び画像形成装置の課金システム |
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