JPH10187539A - 非同期モード（ａｔｍ）セグメント化再アセンブリ装置仮想アドレス変換装置アーキテクチャ - Google Patents

非同期モード（ａｔｍ）セグメント化再アセンブリ装置仮想アドレス変換装置アーキテクチャ

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JPH10187539A
JPH10187539A JP9188924A JP18892497A JPH10187539A JP H10187539 A JPH10187539 A JP H10187539A JP 9188924 A JP9188924 A JP 9188924A JP 18892497 A JP18892497 A JP 18892497A JP H10187539 A JPH10187539 A JP H10187539A
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atu
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ジョン・イー・ワトキンス
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Abstract

(57)【要約】 【課題】 ネットワーク・インタフェース・カード内で
実施されるアドレス変換装置を使用して仮想アドレスを
物理アドレスに変換する新規な装置および方法を提供す
る。 【解決手段】 ネットワーク・インタフェース・カード
内で実施されるアドレス変換装置を使用して仮想アドレ
スを物理アドレスに変換する装置および方法について説
明する。本発明のアドレス変換装置は、コンピュータ・
システム内で使用される。このコンピュータ・システム
は、第１のバスと、第１のバスに結合された埋め込みキ
ャッシュとメモリとを含むプロセッサと、第２のバス
と、アドレス変換装置を含む、第２のバスに結合された
ネットワーク・ロジックと、第１のバスおよび第２のバ
スに結合されたバス・ブリッジとを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ転送の分野
に関する。詳細には、本発明は、ネットワーク・ロジッ
ク内で実施されるアドレス変換装置のアーキテクチャと
このアドレス変換装置を使用する方法に関する。
【０００２】
【従来の技術】１０年前から、物理アドレスを使用する
直接メモリ・アクセス（「ＤＭＡ」）ではなく、仮想ア
ドレスを使用する直接仮想メモリ・アクセス（「ＤＶＭ
Ａ」）を通じてメイン・メモリにアクセスする入出力装
置を含む、いくつかのシステム・アーキテクチャが開発
されている。ＤＶＭＡシステムに伴う１つの利点は、入
出力装置によるデータ・アクセスが簡略化されることで
ある。たとえば、ＤＭＡを通じてメモリにアクセスする
入出力装置（「ＤＭＡ入出力装置」）は、場合によって
は不連続ないくつかの物理ページにデータを「散在」さ
せる（すなわち、割り振る）と共にデータを「収集」す
るように制御しなければならない。長さが１ページを超
えるデータを収集することは通常、場合によっては不連
続な一群の物理ページにアクセスすることによって行わ
れる。これに対して、ＤＶＭＡを通じてメイン・メモリ
にアクセスする入出力装置（「ＤＶＭＡ入出力装置」）
は、データ・アクセスが連続仮想ページを通じて行われ
るのでそのような制御を必要としない。
【０００３】ＤＶＭＡシステムによってこの「散在−収
集」問題が簡略化されたが、このようなシステムでは、
ＤＶＭＡ入出力装置によって発行された仮想アドレスを
物理アドレスに変換しないかぎり、メイン・メモリから
データにアクセスすることはできなかった。図１に示し
たように、従来型のＤＶＭＡシステム１００は、場合に
よっては入出力アドレス変換バッファ１１０と呼ばれる
入出力メモリ管理装置（「入出力ＭＭＵ」）を使用し
て、仮想アドレスを、メイン・メモリ１２０によって使
用される物理アドレスに変換する。図のように、入出力
ＭＭＵ１１０は、入出力バス１４０およびシステム・バ
ス１５０に結合されるブリッジ要素１３０内で実施され
る。通常、入出力ＭＭＵ１１０は多くの場合、最小限の
追加コストでシステム性能を高めるために限られた数
「ｒ」のアドレス・マッピング（たとえば、１６個のフ
リー(fully)・アソシエーティブ・エントリ）を含む。し
たがって、複数の入出力ＤＶＭＡ装置１６０1ないし１
６０i（「ｉ」は整数であり、ｉ≧２である）は、シス
テム性能を低下させずに全体として最大で「ｒ」個の仮
想ページを使用する。要求されたアドレス・マッピング
が入出力ＭＭＵ１１０内に含まれておらず、入出力ＭＭ
Ｕ「ミス」が発生した場合、入出力ＭＭＵ１１０は、テ
ーブル・ウォークを行い、すべての可能なアドレス・マ
ッピングを含むメイン・メモリ１２０から、要求された
アドレス・マッピングを得なければ（取り込まなけれ
ば）ならない。テーブル・ウォーキングは、メモリ内の
順次索引付きテーブルを使用して特定の変換を見つける
ことと定義されている。したがって、「ヒット」ではな
く入出力ＭＭＵ「ミス」が発生したときには、入出力Ｍ
ＭＵ１１０がトランザクションを実行するのにより長い
時間がかかる。したがって、入出力ＭＭＵミスの頻度が
高いときにはシステム１００全体の性能が低下する。
【０００４】マルチメディア通信が行われるようになっ
たため、ネットワークは現在、複数のデータ・タイプを
サポートする必要がある。その結果、ネットワーク製造
業者は、その努力を非同期転送モード（「ＡＴＭ」）ネ
ットワークに集中する傾向がある。ＡＴＭネットワーク
では、多数、おそらく数１０個または数１００個の仮想
チャネルが同時に動作することができる。したがって、
ＤＶＭＡシステム１００は、入出力ネットワーク・イン
タフェース・ロジック１７０に結合されたＡＴＭネット
ワークをサポートするように構成されている場合、メイ
ン・メモリからのアドレス・マッピングの過度の取り込
みによって生じる著しい性能低下を経験する。たとえ
ば、単一方向で毎秒６２２メガビット（「Ｍｂｓ」）を
維持するためのＡＴＭリンクは、ネットワーク・インタ
フェース・ロジックが過度の入出力ＭＭＵ「ミス」とそ
の結果行われるテーブル・ウォークのためにその速度で
メモリとの間でデータを転送することができないので、
６２２Ｍｂｓよりもかなり低い速度に低下する恐れがあ
る。
【０００５】したがって、入出力ＭＭＵ１１０がテーブ
ル・ウォーキングを行う必要が低減するように、入出力
バス１４０に結合されたネットワーク・インタフェース
・カード（「ＮＩＣ」）内で実施され、そのカードと協
働して動作するアドレス変換装置（「ＡＴＵ」）を開発
すると有利である。ＮＩＣは、ＡＴＭネットワーク環境
とＤＶＭＡシステムを相互接続するために使用される。
【０００６】
【発明が解決しようとする課題】本発明は、ネットワー
ク・インタフェース・カード内で実施されるアドレス変
換装置を使用して仮想アドレスを物理アドレスに変換す
る新規な装置および方法を提供する。
【０００７】
【課題を解決するための手段】好ましい実施態様によれ
ば、このアドレス変換装置（ＡＴＵ）は、コンピュータ
・システム内で使用される。このコンピュータ・システ
ムは、第１のバスと、第１のバスに結合された内蔵（埋
め込まれた）キャッシュとメモリを含むプロセッサと、
第２のバスと、第２のバスに結合されたネットワーク・
ロジックとを備え、このネットワーク・ロジックは、ア
ドレス変換装置と、第１のバスおよび第２のバスに結合
されたバス・ブリッジとを含む。
【０００８】バス・ブリッジは、仮想アドレスを物理ア
ドレスに変換することもできる入出力ＭＭＵ（入出力メ
モリ管理装置）を含む。アドレス変換装置は、仮想アド
レスをバス・ブリッジへ伝送することができ、次いでバ
ス・ブリッジがこの仮想アドレスを、対応する物理アド
レスに変換する。他のケースでは、アドレス変換装置
は、変換済み物理アドレスを発行し、バス・ブリッジ内
の入出力ＭＭＵをバイパスすることができる。これによ
ってシステム性能が高まる。
【０００９】他の実施態様では、ネットワーク・インタ
フェース・カードの一部であるアドレス変換装置は、変
換すべき仮想アドレスを受信するように構成された第１
のメモリ要素と、仮想アドレスに関連付けられた物理ア
ドレスを受信するように構成された第２のメモリ要素と
を備える。ＡＴＵ内で、第２のメモリ要素が第１のメモ
リ要素に結合される。
【００１０】さらに、アドレス変換装置は、状態マシン
によって制御することができ、入出力バスを介してコン
ピュータ・システムに結合される。好ましい実施態様に
よれば、アドレス変換装置は、ＣＡＭ（内容アドレス可
能メモリ）要素とＲＡＭ要素とを備える。アドレス変換
装置を使用する一方法は、状態マシンに第１の状態を終
了させ第２の状態を開始させる条件を与えるステップ
と、アドレス変換装置がサイクルを実行するように状態
マシンに１組の命令をアドレス変換装置に発行させるス
テップとを含む。アドレス変換装置は、変換、ハードウ
ェア変換ロード、ソフトウェア変換ロード、ソフトウェ
ア・フラッシュ、フラッシュ検査、様々な診断アドレス
・モードのサイクルを実行することができる。
【００１１】本発明は、下記に与えた詳細な説明と本発
明の様々な実施形態の添付の図面からより完全に理解さ
れよう。しかし、これらの図面は、本発明を特定の実施
形態に制限するものではなく、説明および理解のみのた
めのものである。
【００１２】
【発明の実施の形態】ＤＶＭＡシステムに結合された非
同期転送モード（「ＡＴＭ」）ネットワーク・インタフ
ェース・カード（「ＮＩＣ」）内で実施されるアドレス
変換装置（「ＡＴＵ」）について説明する。下記の説明
では、マルチプレクサの使用法やＰＣＩバスの使用法な
ど、本発明を完全に理解していただくための多数の具体
的詳細を示す。しかし、当業者には、これらの特定の詳
細なしで本発明を実施できることが明らかになろう。本
発明を曖昧にすることを回避するために、いくつかの周
知の回路構成またはシステム構成については詳しく開示
しない。
【００１３】本明細書ではいくつかの語を頻繁に使用し
て、本明細書で定義するある種の制御回路およびバイナ
リ表現について説明する。「語」は、長さが４バイト
（３２ビット）であることが好ましいが、任意の
「２x」バイトでよい（ｘ≧０）。「パケット」とは、
連続して記憶または送信または受信される複数の語であ
る。「アドレス変換」とは、仮想アドレスと物理アドレ
スとの間のマッピングである。「フラッシュ」動作と
は、１つまたは複数の記憶位置からのアドレス変換の削
除である。「アサートされる」の語は、予定された論理
値に活性化することすなわち設定することとして定義さ
れる。さらに、「仮想アドレス」は、仮想アドレス全体
またはその一部（たとえば、仮想ページ番号）と解釈す
ることができる。同様に、「物理アドレス」は、物理ア
ドレス全体またはその一部（たとえば、物理ページ番
号）と解釈することができる。
【００１４】図２を参照すると、たとえばカリフォルニ
ア州マウンテンビューのＳｕｎ Ｍｉｃｒｏｓｙｓｔｅ
ｍｓによって製造されているワークステーションなどの
電子システム２００の実施形態が示されている。電子シ
ステム２００はＤＶＭＡシステムとして動作する。ただ
し、本発明がＤＭＡタイプのシステムと共に機能するこ
とが企図される。
【００１５】図のように、電子システム２００は、電子
システム自体とメイン・メモリ２２０との間の通信をイ
ネーブルするためにシステム・バス２３０を通じてメイ
ン・メモリ２２０に結合された１つまたは複数のマルチ
プロセッサ２１０1ないし２１０j（「ｊ」は整数であ
り、ｊ≧１である）。メモリ・バス２３０はさらに、シ
ステム・バス２３０に結合された構成要素（メイン・メ
モリ２２０、マイクロプロセッサ２１０1ないし２１０j
など）と、入出力バス２７０に結合された複数の入出力
装置２６０1ないし２６０k（「ｋ」は整数であり、ｋ≧
２である）との間の通信をイネーブルするために、入出
力ＭＭＵ２５０を含むブリッジ要素２４０に結合され
る。入出力バス２７０は、カリフォルニア州サンタクラ
ラのＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎによって開発
された周辺構成要素相互接続（「ＰＣＩ」）バスを含む
ことができるが、これに限らない。たとえば、ＰＣＩバ
スは、約６６メガバイト（「ＭＨｚ」）での６４ビット
・アドレス／データ伝搬または約３３ＭＨｚでの３２ビ
ット・アドレス／データ伝搬をサポートできる。
【００１６】図示していないが、メイン・メモリ２２０
は、ＲＸ動作をサポートするために複数の空きメモリ・
バッファと、受信（「ＲＸ」）記述子リングと、ＲＸ完
了リングとを含む（図示せず）。同様に、送信（「Ｔ
Ｘ」）動作をサポートする同様な要素がある。通常、バ
ッファは、仮想メモリでは連続的にアドレスされる記憶
位置であるが、物理メモリでは必ずしも連続するとは限
らない。バッファは、様々なサイズのものでよく、１つ
または複数の仮想ページを占有する。各記述子リング
は、複数の記述子を含む。これらの記述子のうちの１つ
を図３に示す。
【００１７】次に、図３を参照すると、サンプル記述子
フォーマット２８９、すなわち、メイン・メモリ２２０
とネットワークとの間でパケット・データを転送するた
めにセグメント再アセンブリ（「ＳＡＲ」）装置によっ
て使用できる基本データ構造が示されている。一実施形
態では、記述子はリング構造（図示せず）として構成さ
れる（各記述子間は６４バイトだけ離れる）。これらの
記述子は、（送信の場合は）ネットワークへ送信される
１組のデータパケットを指し示し、あるいは（受信の場
合は）着信パケットを保持するために１組の空きメモリ
・バッファを指し示す。一実施形態では、各記述子は長
さが一定であり、３〜１６個の連続する３２ビット・ワ
ードの範囲の複数の語から成る。記述子は、リング構造
として仮想メモリ内に連続的に配置される。メイン・メ
モリに配置されたこれら記述子の各々は、データ・バッ
ファ（送信（「ＴＸ」）の場合）を指し、これもメイン
・メモリに配置される。
【００１８】記述子２８９のブロック２７１に示したよ
うに、語０はアプリケーション特有の制御ビットを含
む。ブロック２７３は、語１が、データ・バッファの始
めを指し示す仮想アドレス（「ＶＡ」）ポインタを含む
ことを示す。ブロック２７５は、記述子２８９の語２
が、アプリケーション特有の情報を含むことを示す。記
述子２７７および２７９の終わりは、ブロック２７３に
含まれこの記述子２８９に関連付けられた仮想アドレス
にマップされる物理アドレス（「ＰＡ」）の物理ページ
位置に関する情報を含む。ブロック２７７は、語「Ｐ」
が第１の物理ページに関する変換エントリ１を含むこと
を示す。物理アドレスの各物理ページは、それ自体のエ
ントリを含む。一実施形態では、最後の語「Ｐ＋Ｋ」に
おいて、「Ｐ」は２よりも大きな所定の数であり、
「Ｋ」は、ブロック２７９で示したように、データ・バ
ッファがカバーするページ数から１を減じた値である。
データ・バッファが１０ページをカバーする場合、記述
子２８９の終わりには１０個の変換エントリが存在す
る。したがって、１ページ・サイズよりも大きなオブジ
ェクトのＰＡをキャッシュすることは、記述子内に複数
の変換を埋め込むことによってサポートされる。
【００１９】図３にはサンプル物理変換フォーマット２
８１も示す。一実施形態では、このフォーマット２８１
は、有効ビット２８３と、保護ビット２８５と、実物理
ページ・ビット２８７とを含む。記述子内の有効ビット
は、特定の変換エントリがＡＴＵ内に配置される（有効
ビット２８３がセットされた場合）か、それとも無視さ
れる（有効ビット２８３がクリアされた場合）を決定す
る。保護ビット２８５は、仮想アドレスにＡＴＵの物理
的変換を使用してページにアクセスできるかどうかを判
定する際に図６の制御線５６０を通じて転送される。た
とえば、読取り専用ページ保護ビットを用いて読取り専
用ページを書込みから保護することができる。物理ペー
ジ・ビット２８７は、仮想アドレス空間内のデータ・バ
ッファの対応する部分の仮想・物理アドレス・マッピン
グを行う。データ・バッファ・ポインタ２７３の指し示
すデータ・バッファは、１つまたは複数のページをカバ
ーすることができ、必ずしも物理メモリ内に連続して配
置されるわけではない。
【００２０】図４を参照すると分かるように、複数の入
出力装置のうちの１つ、たとえば入出力装置２６０kは
ネットワーク・インタフェース回路（「ＮＩＣ」）を含
む。ＮＩＣ２６０kは、入出力バス・インタフェース・
ロジック３００とＡＴＭコア３１０とを含み、これらは
共に、協働し、通常は全二重媒体３２０を使用して複数
の仮想チャネルを通じて、電子システムとリモートに位
置する他の電子システムとの間でデータを転送する。媒
体３２０は、光ファイバ、あるいは対より線、あるい
は、通常は毎秒１億５５００万ビット（「Ｍｂｐ
ｓ」）、または６２２Ｍｂｐｓ、または場合によっては
６２２Ｍｂｐｓよりも高い転送速度をサポートする高速
通信媒体を含むことができる。
【００２１】ＡＴＭコア３１０は、データ・セル（たと
えば、チェックサム・バイトのない標準ＡＴＭセル）の
セグメント化および再アセンブリを容易にするセグメン
ト化再アセンブリ（ＳＡＲ, segmantation and reassem
bly ）装置３１１を備え、記憶のためにオフチップ・メ
モリ３３０を使用する。ＡＴＭコア３１０は、周知のＵ
ｎｉｖｅｒｓａｌ Ｔｅｓｔ ａｎｄ Ｏｐｅｒａｔｉ
ｏｎｓ Ｐｈｙｓｉｃａｌ Ｉｎｔｅｒｆａｃｅ ｆｏ
ｒ ＡＴＭ（「ＵＴＯＰＩＡ」）規格に準拠したＡＴＭ
／物理インタフェース３４０とデータ・セルを交換す
る。ＡＴＭ／物理インタフェース３４０は、発信データ
・セルのヘッダにチェックサムを挿入し、あるいは着信
ＡＴＭセルのチェックサムが正しいかどうかを計算し、
そうである場合、データ・セルをＡＴＭコア３１０へ転
送する前にチェックサムを削除するように配置される。
物理層３５０は、適切な電気電圧線終端が可能なように
実施される。ＡＴＭコアの説明は、「Ｍｅｔｈｏｄ ａ
ｎｄ Ａｐｐａｒａｔｕｓｆｏｒ Ｃｏｏｒｄｉｎａｔ
ｉｎｇ Ｄａｔａ Ｔｒａｎｓｆｅｒ Ｂｅｔｗｅｅｎ
Ｈａｒｄｗａｒｅ ａｎｄ Ｓｏｆｔｗａｒｅ」と題
するＲａｓｏｕｌＯｓｋｏｕｙおよびＤｅｎｔｏｎ
Ｅ．Ｇｅｎｔｒｙの関連米国特許出願（出願第０８／４
９９３１７号、１９９６年７月７日出願）に記載されて
いる。
【００２２】ＡＴＭセル伝送では、最初にＡＴＭコア３
１０にＴＸ記述子リングの開始位置が与えられる。ＡＴ
Ｍコア３１０は、第１のＴＸ記述子を取り込み、第１の
記述子に関連付けられたデータ・バッファの仮想アドレ
スを得る。次に、データ・バッファがアクセスされ、デ
ータがＳＡＲ装置３１１に伝搬し、物理媒体３２０を通
じて送信される１つまたは複数のＡＴＭセルとしてセグ
メント化される。ＡＴＭセルの送信後（あるいは少なく
ともデータがＳＡＲ装置３１１のローカル・バッファに
記憶された後）、ＳＡＲ装置３１１は、ＴＸ完了記述子
リングに状況情報を書き込み、システムに対する割り込
みを生成しそれに応じてプロセッサに通知することによ
って完了を確認することができる。
【００２３】受信時には、着信ＡＴＭセルがデータ・パ
ケットとして再アセンブルされ、その後、対応するＲＸ
記述子に含まれる仮想アドレス・ポインタで指し示され
る空きメモリ・バッファに記憶される。
【００２４】次に、図５を参照すると、入出力バス２７
０（たとえば、この実施形態では約６６ＭＨｚで動作す
る６４ビット・アドレス／データ線を含むＰＣＩバス）
に結合された入出力バス・インタフェース・ロジック３
００の実施形態が示されている。入出力バス・インタフ
ェース・ロジック３００は、入出力バス線４１５を介し
て少なくともスレーブ・インタフェース装置４１０に結
合され、入力バス４２５を介して１つまたは複数の読取
りバッファ４２０に結合され、１つまたは複数の書込み
バッファ４３０に接続され、マスタ・アドレス生成装置
４４０に接続された入出力レジスタ・トランシーバ４０
０（たとえば、ＰＣＩ入出力レジスタ・トランシーバ）
を含む。図示していないが、入力バス４２５はさらに、
記述子に関係する情報を受信するために、マスタ・アド
レス生成装置４４０、すなわち図６に示したＦＩＦＯ記
憶要素に結合される。読取りバッファ４２０は、入出力
バス２７０からの情報を一時的に記憶するために使用さ
れ、それに対して書込みバッファ４３０は、書込みデー
タ経路を介してＳＡＲ装置からの情報を一時的に記憶す
るために使用される。
【００２５】マスタ・アドレス生成装置４４０内で、Ａ
ＴＭコアのＳＡＲ装置３１１からの情報を受信するアド
レス変換装置（「ＡＴＵ」）４５０が実施される。この
情報には、変換すべき仮想アドレス、アドレスのサイ
ズ、アクセスのタイプ（たとえば、記述子リングまたは
バッファへのアクセス）が含まれる。ＡＴＵ４５０が存
在することによって、電子システムは（ｉ）仮想アドレ
スを物理アドレスに変換し、その後、図２の入出力ＭＭ
Ｕ２５０をバイパスし、あるいは（ｉｉ）仮想アドレス
を図２の入出力ＭＭＵ２５０へ送信することができる。
【００２６】次に、図６を参照すると、ＡＴＵ４５０の
実施形態が示されている。ＡＴＵ４５０は、フリー(ful
ly)・アソシエーティブに構成することができる。しか
し、直接マップ方式やＮウェイ・アソシエーティブ方式
など他のメモリ・アクセス方式を使用して、所望の変換
ヒット率を満たすことが企図される。
【００２７】ＡＴＵ４５０は、内容アドレス可能メモリ
（ＣＡＭ, content addressable memory）要素５００と
ランダム・アクセス・メモリ（「ＲＡＭ」）要素５０２
とを含み、これらの要素は全体として「ｎ」個のアドレ
ス変換を含む（「ｎ」は整数であり、ｎ≧１である）。
具体的には、ＣＡＭ要素５００は、仮想アドレスおよび
制御情報を「ｎ」個のエントリのうちの１つにロードす
ることと、エントリのアドレス参照探索（ルックアップ
・サーチ）を行うことをサポートするロジックを含む。
制御情報は、セットされると、そのエントリが、現在ア
ドレス変換に使用されている仮想アドレスを含むことを
示すＣＡＭ Ｖａｌｉｄビットを含むことができる。Ｃ
ＡＭ５００はさらに、（ｉ）複数の入力ポートと（ｉ
ｉ）複数の出力ポートとを含む。
【００２８】複数の入力ポートを使用してアドレスおよ
び制御情報がＣＡＭ要素５００のエントリにロードされ
る。図のように、ＣＡＭ要素に情報をロードするために
使用される５つの入力ポートがある。第１の入力ポート
は、アドレス線５２９から選択要素（たとえば、ＭＵＸ
５０５）を介して与えられる選択された仮想アドレスを
ロードするために使用されるデータ入力（「Ｄin」）ポ
ートである。第２の入力ポートは、データ線５２９上で
仮想アドレスをロードすべきエントリとして選択された
エントリのエントリ番号をＣＡＭ Ｕｐｄａｔｅアドレ
ス線５３０を介して受信するアドレス更新
（「Ａupdate」）である。第３の入力ポートは、コマン
ド（「ＣＡＭコマンド」）ポートであり、このポートか
ら、ＣＡＭ要素５００がコマンド情報を受信し、コマン
ド線５２４を介してＣＡＭ要素自体の動作が制御され
る。コマンドのタイプには、「Ｔｒａｎｓｌａｔｅ」や
「Ｕｐｄａｔｅ」が含まれるが、これらに限らない。ま
た、第４のポートはエントリ有効（「Ｖａｌｉｄ」）ポ
ートであり、このポートを通じて、Ａupdateポートから
アドレスされるエントリのＣＡＭ Ｖａｌｉｄビットを
表す制御線５２８が、エントリが「有効」（あるいは現
在使用されている）であるか、それとも「無効」（例え
ば、古い）であるかに応じてアサートまたはアサート解
除（デアサート）される。第５の入力ポートは、アドレ
ス参照（「Ａlookup」）ポートであり、このポートか
ら、ＣＡＭ要素５００が、各エントリに記憶されている
仮想アドレスと比較すべき仮想アドレス（たとえば、ペ
ージ番号）を参照アドレス線５３２を介して受信する。
一致した場合、出力（「Ｈｉｔ」）ポート、したがって
（「ＣＡＭ＿Ｈｉｔ」５３６と呼ばれる）その制御線が
アサートされる（すなわち、アクティブ信号が生成され
る）。その結果、信号出力（「Ｓout」）ポートは、仮
想アドレスを含むＣＡＭエントリのエントリ番号を信号
線５３４を通じて伝搬させる。
【００２９】依然として図６を参照すると分かるよう
に、ＲＡＭ要素５０２は、ＣＡＭ要素５００に記憶され
ている仮想アドレスの対応する物理アドレスを含むよう
構成される。ＣＡＭ要素５００と同様に、ＲＡＭ要素５
０２は、複数の入力ポートおよび出力ポートを含む。具
体的にはＲＡＭ要素５０２は、ＣＡＭ要素５００にロー
ドされる仮想アドレスに対応する物理アドレスをデータ
線５４８を介してロードするために使用されるデータ入
力（「Ｄin」）ポートを含む。ＲＡＭ要素５０２はさら
に、エントリ参照およびエントリ更新用のアドレス
（「Ａ」）ポートを含む。書込みイネーブル
（「Ｗen」）ポートは、更新（すなわち、Ｗen線５５０
がアサートされる）とエントリ参照（すなわち、Ｗen線
５５０がアサート解除される）とを区別するために使用
される。また、ＲＡＭ要素５０２は、変換または探索中
の仮想アドレスに対応する物理アドレスをアドレス線５
６２を介して出力する第１のデータ出力（「Ｄout1」）
ポートと、選択されたエントリに含まれる書込み保護情
報を制御線５６０を介して出力する第２のデータ出力
（「Ｄout2」）ポートとを含む。さらに、ＲＡＭ要素５
０２は、ＣＡＭ要素およびＲＡＭ要素のどのエントリが
エントリ状況線５７２を介してアクセスされたかを示す
情報を与えるエントリ状況（「Ｅstat」）ポートを含
む。
【００３０】ＡＴＵ４５０は、ＣＡＭ要素５００および
ＲＡＭ要素５０２だけでなく、さらにアドレス変換のロ
ードおよびフラッシュを制御する第１の制御ロジック群
と、ＡＴＵ４５０がアドレス線５１６を介して仮想アド
レスを出力すべきか、それとも物理アドレスを出力すべ
きかを制御する第２の制御ロジック群とを含む。入出力
ＭＭＵをバイパスするために使用されるインジケータに
は、セットまたはクリア中の上位アドレス・ビット、ア
クセス中のアドレス空間の特定のサブセットなどを含め
ることができるが、これらに限らない。たとえば一実施
形態では、図２に示したようなブリッジ要素２４０は、
アクセス時にアドレスの下位４１ビットを物理アドレス
とみなすアドレス範囲を６４ビットアドレス空間内に備
える。
【００３１】図のように、第１の制御ロジック群は、複
数の選択要素５０４ないし５０６および５０８（たとえ
ば、複数の入力マルチプレクサ）と、先入れ先出し
（「ＦＩＦＯ」）記憶要素５１４とを含む。ＦＩＦＯ記
憶要素５１４は、仮想／物理アドレス変換が記述子取り
込み時に入力バス４２５から読み取られたときにその変
換を一時的に記憶するために使用される。
【００３２】複数の選択要素５０４ないし５０６および
５０８は、制御線５８１〜５８４それぞれを介してＡＴ
Ｕ制御状態マシン５８０によって制御される。第１の選
択要素５０４は、ＣＡＭ要素５００内の探索すべき仮想
アドレスをルーティングするために参照アドレス線５３
２を介してＣＡＭ要素５００のＡｌｏｏｋｕｐポートに
結合される。この選択要素５０４は、通常の変換ローデ
ィングのために、ソフトウェア・フラッシュ・アドレス
線（「ＳＷフラッシュ・アドレス線」）５１８、ハード
ウェア・フラッシュ線（「ＨＷフラッシュ・アドレス
線」）５２０、アドレス線５２２を通じて仮想アドレス
（または仮想ページ番号）を入力として受信する。第２
の選択要素５０５は、（ｉ）線５５４を介して記述子取
り込みから得られる仮想アドレスと、（ｉｉ）ソフトウ
ェアがＣＡＭ要素５００にデータ・バッファの仮想アド
レスを書き込むことによってマニュアルで指定されるデ
ータ・バッファの仮想アドレスと、のどちらかをロード
するためにデータ線５２９を介してＣＡＭ要素５００の
Ｄinポートに結合される。これは、スレーブ・インタフ
ェース装置４１０のアクセスであり、この結果、その仮
想アドレスは線５５８上に置かれる。第３の選択要素５
０６は、ＲＡＭ更新アドレス線５３８を介してＲＡＭ更
新アドレスを要素５０６自体へ送信し、あるいはＳout
ポートを通じ信号線５３４を介してＣＡＭ要素５００か
ら出力されるエントリ番号を要素５０６自体へ送信する
ためにアドレス線５４６を介してアドレス・ポートに結
合される。第４の選択要素５０８は、物理アドレスおよ
び制御情報を線５４０および５４４から入力するために
アドレス線５４８を介してＤinポートに結合される。
【００３３】第２の制御ロジック群は、ヒット／ミス論
理回路５１２と第５の選択要素５１０とを含む。ヒット
／ミス論理回路５１２は、組み合わせロジックであり、
第５の選択要素５１０が、（ｉ）線５６２から受信され
た変換済み物理アドレスをアドレス線５１６上に出力す
るか、それとも（ｉｉ）後で入出力ＭＭＵによって変換
される線５２６の仮想アドレスをアドレス線５１６上に
出力するか、を制御するように構成される。そのような
制御は、ＡＴＵ＿Ｈｉｔ制御線５６４をアサートまたは
アサート解除することによって行われる。
【００３４】変換済み物理アドレスは、（ｉ）ＣＡＭ＿
Ｈｉｔ線５３６がアサートされ、それによって「参照ミ
ス」が示されること、あるいは（ｉｉ）ＡＴＵ４５０が
システム・ソフトウェアによってディスエーブルされ、
ＡＴＵイネーブル線５６６がアサートされないこと、あ
るいは（ｉｉｉ）サイクル状況線５６８がアサートされ
されないでこの特定の変換を回避すべきであることが示
されること、あるいは（ｉｖ）進行中のサイクルが、読
取り専用ページの書込みアクセスが試みられたことを含
むがこれに限らない理由で禁止されることを、保護ビッ
ト５６０が示すこと、の何れかがないかぎり、すべての
条件の下で第５の選択要素５１０から出力される。
【００３５】図６のＡＴＵ制御状態マシン５８０の機能
を図７に示す。ＡＴＵ制御状態マシンは、スレーブ・イ
ンタフェース４１０またはＡＴＭ ＣＯＲＥ３１０から
受信する入力に応じてＡＴＵ４５０のいくつかの機能を
制御する。ＡＴＵ制御状態マシン６００は、変換サイク
ル６００Ａを開始するよう状態マシン６００に命令する
トリガを受信することができ、変換サイクル６００Ａが
完了すると、アイドル状態６００に戻る。状態マシン６
００は、ハードウェア変換ロード６００Ｂを実行するト
リガ、またはソフトウェア変換ロード６００Ｃを実行す
る他の信号を受信することもできる。また、状態マシン
６００は、そのアイドル状態にソフトウェア・フラッシ
ュ６００Ｄまたはフラッシュ検査６００Ｅを実行させる
こともできる。さらに、状態マシンは、診断アクセス・
モード６００Ｆを開始して保守作業を実行することも、
あるいは診断のために、ＣＡＭ５００またはＲＡＭ５０
２との間でマニュアル読取りまたは書込みを行うこと
も、あるいはすべてのＣＡＭ有効ビット５２８を「Ｏ」
に初期設定することもできる。
【００３６】変換サイクル６００Ａを図８のフローチャ
ートに示す。ステップ６０１で、図６に示したように、
仮想アドレス５２２がＭＵＸ５０４など第１の選択要素
へ送信され、次いで、ＭＵＸ５０４が仮想アドレス５３
２をＣＡＭ５００へ送信する。次のステップ６０３で、
ＴＲＡＮＳＬＡＴＥコマンドが線５２４を介してＣＡＭ
５００へ送信される。決定ダイヤモンド６０５で、ＣＡ
Ｍは、ＡＴＵヒットがあるかどうかを判定する。言い換
えれば、線５３２上に置かれた仮想アドレスが、ＣＡＭ
５００内に一致するエントリを有するかどうかが判定さ
れる。そうでない場合、ステップ６０７で、ＡＴＵミス
信号が生成され、ステップ６０９で、仮想アドレス５２
６がアドレス出力バス５１６上で送出される。次いで、
その点で変換サイクルが終了する。
【００３７】しかし、決定ダイヤモンド６０５でＣＡＭ
５００によってＡＴＵ−ヒットが判定された場合、次の
ステップは６１０になる。ＲＡＭ５０２の位置に対応す
る読取りが実行される。この読取りはＶＡに関連する物
理アドレス変換に対応する。次いで決定ダイヤモンド６
１１で、ＲＡＭ５０２は、保護違反があるかどうかを判
定しなければならない。保護違反がない場合、ステップ
６１９で、物理アドレス（ＰＡ）がアドレス出力バス５
１６上に置かれ、変換サイクルが終了する。
【００３８】決定ダイヤモンド６１１の答えが「ｙｅ
ｓ」であった場合は保護違反が行われている。ステップ
６１３で、ＡＴＵヒット信号５６４が「ｆａｌｓｅ」に
セットされる。ステップ６１５で、仮想アドレスがアド
レス出力バス５１６上に置かれる。保護違反の例とし
て、読取り専用ページ上で書込みを試みることが挙げら
れる。他のオプションは、ＡＴＵに、ＣＰＵに対する割
り込みを生成することによってこの保護違反を通知させ
ることである。
【００３９】図９を参照すると、下記のフローチャート
にハードウェア変換ロードが示されている。ステップ６
２０で、ＡＴＵ状態マシン６００は、トリガによってア
イドル状態を終了する。このトリガは記述子アクセスで
あり、空きバッファ記述子が読み取られ、次いで、この
記述子がＡＴＵ状態マシンに記述子ＦＩＦＯ５１４にア
クセスするよう命令する。次のステップ６１２で、ＡＴ
Ｕ状態マシンは記述子ＦＩＦＯ５１４から変換準備完了
トリガ信号を受信する。次いで、ステップ６２２に示し
たようにＵＰＤＡＴＥコマンドが線５２４を介してＣＡ
Ｍ５００へ送信される。次にステップ６２３で、ＭＵＸ
５０５は、（図５に示した）入力バス４２５から仮想ア
ドレス（ＶＡ）を受信している記述子ＦＩＦＯ５１４か
ら仮想アドレス（ＶＡ）を受信する。ＭＵＸ５０５は次
いで、ＶＡを線５２９を介してＣＡＭ５００へ送信す
る。ステップ６２４で、ＭＵＸ５０８は記述子ＦＩＦＯ
５１４からＰＡビットおよびＰＡ制御ビットを受信す
る。ＭＵＸ５０８は次いで、物理アドレスに関するＰＡ
ビットおよび制御ビットをＲＡＭ５０２へ送信する。Ｒ
ＡＭ５０２へのデータ入力５４８は、ＰＡ、エントリ状
態、保護ビットに分解される。ステップ６２５で、ＣＡ
Ｍ有効ビット５２８がセットされる（すなわち、有効に
なるようにセットされる）。ＡＴＵ制御状態マシン５８
０は次いで、更新アドレス５３０およびＲＡＭ更新アド
レス５３８をＣＡＭ５００に与える。この場合、仮想ア
ドレスと物理アドレスとの間の関連付けを維持するため
にＶＡのエントリ番号とＰＡのエントリ番号は１対１に
対応するので、ＣＡＭ更新アドレス５３０とＲＡＭ更新
アドレス５３８は同じ値である。
【００４０】好ましい実施形態では、ＡＴＵ制御状態マ
シンは具体的には、（本発明の出願人によって所有され
ている「Ａ Ｃｉｒｃｕｉｔ ａｎｄ Ｍｅｔｈｏｄ
ｆｏｒ Ｒｅｐｌａｃｅｍｅｎｔ ｏｆ Ａｄｄｒｅｓ
ｓ Ｔｒａｎｓｌａｔｉｏｎｓ」と題する関連出願で論
じた）ＡＴＵ置換アルゴリズムによって制御される。Ａ
ＴＵ制御状態マシンは、それぞれ、「Ａ Ｃｉｒｃｕｉ
ｔ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｓｅｇｒｅｇａｔ
ｉｎｇ Ｍｅｍｏｒｙ ｉｎ ａｎ Ａｄｄｒｅｓｓ
Ｔｒａｎｓｌａｔｉｏｎ Ｕｎｉｔ」および「Ａ Ｃｉ
ｒｃｕｉｔ ａｎｄ Ｍｅｔｈｏｄ ｆｏｒ Ｆｌｕｓ
ｈ Ｃｈｅｃｋｉｎｇ Ｍｅｍｏｒｙｏｆ ａｎ Ａｄ
ｄｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ Ｕｎｉｔ」と題
する他の２つの出願で詳しく論じた、ＡＴＵロック機構
とＡＴＵフラッシュ・マネージメントも有する。この２
つの出願も、本発明の出願人によって所有されている。
最後のステップ６２７で、ＲＡＭ書込みイネーブル（Ｗ
Ｅ）が、ＡＴＵ制御状態マシン５８０から入力を受信す
る線５５０を介して活動化される。ハードウェア変換ロ
ードはこの点で完了する。
【００４１】ソフトウェア変換ロードのフローチャート
を図１０に示す。ステップ６３０で、ＡＴＵ状態マシン
６００が、スレーブ・インタフェース４１０を介したス
レーブ・インタフェース・レジスタ・アクセスの復号に
よってトリガまたは活動化される。スレーブ・インタフ
ェース４１０は、バスまたは線５５８を通じてＡＴＵ４
５０に接続される。次のステップ６３２で、ＵＰＤＡＴ
Ｅコマンドが線５２４を介してＣＡＭ５００へ送信され
る。ステップ６３４に示したように、ＣＡＭ有効ビット
５２８が、ソフトウェアの選択に応じてセットされ、Ｃ
ＡＭ更新アドレス５３０が、前にステップ６３０でアク
セスされたスレーブ・インタフェース・レジスタから得
られる。次のステップ６３６で、ＭＵＸ５０５が線５５
８から（ソフトウェアによってマニュアルで書き込まれ
た）ＶＡ入力を受信し、この入力が次いで、線５２９を
介してＣＡＭ５００へ送信される。入力５２９は、変換
する必要のある仮想アドレスである。ステップ６３７
で、ＭＵＸ５０８は、線５５８に接続された線５４４か
ら入力を受信する。入力５４４は、ＣＡＭ５００へ送信
された仮想アドレスに対応する（ソフトウェアによって
マニュアルで書き込まれた）物理アドレスである。ステ
ップ６３８で、ＲＡＭ ＷＥ５５０も活動化される。次
に、ソフトウェア変換ロード・サイクルが完了し、ＡＴ
Ｕ状態マシンがアイドル状態６００に戻る。
【００４２】ソフトウェア・フラッシュ・サイクルのフ
ローチャートを図１１に示す。ブリッジ要素２４０内の
入出力ＭＭＵ２５０とＡＴＵ４５０との間にコヒーレン
シを維持するにはソフトウェア・フラッシュのみで十分
である。しかし、一実施形態におけるハードウェアの置
換アルゴリズムも、やはりフラッシュを実行することに
よってシステム入出力ＭＭＵとＡＴＵ４５０との間に一
貫性を維持するのを助ける。ハードウェア・フラッシュ
は、「Ａ Ｃｉｒｃｕｉｔ ａｎｄ Ｍｅｔｈｏｄ ｆ
ｏｒ Ｆｌｕｓｈ Ｃｈｅｃｋｉｎｇ Ｍｅｍｏｒｙ
ｏｆ ａｎ Ａｄｄｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ
Ｕｎｉｔ」と題する関連出願に記載したようにソフト
ウェア・フラッシュよりも高いシステム性能を与える。
【００４３】図１１を参照すると分かるように、ＡＴＵ
状態マシンは、ソフトウェア・フラッシュ・レジスタへ
の「書込み」を受信する。言い換えれば、ステップ６４
０に示したように、ソフトウェアは、ソフトウェア・フ
ラッシュ・レジスタにフラッシュする必要があるＶＡペ
ージを書き込む。次いでステップ６４２で、ＴＲＡＮＳ
ＬＡＴＥコマンドが線５２４を介してＣＡＭ５００へ送
信される。状態マシンはステップ６４４で、ＣＡＭヒッ
ト信号５３６を監視する。「ヒットがない」（すなわ
ち、「ＡＴＵに」仮想アドレス・エントリが「存在しな
い」）場合、ステップ６４４Ａに示したように、フラッ
シュすべきエントリはない。ＡＴＵ制御状態マシン５８
０は、ステップ６４４Ｂでは何も行わず、次いでソフト
ウェア・フラッシュ・サイクルが終了する。
【００４４】決定ダイヤモンド６４４に対する答えが
「ｙｅｓ」である場合、異なる経路が取られる。ステッ
プ６５５で、ＣＡＭのヒット信号５３６がＣＡＭヒット
を示す。これは、このエントリ（フラッシュすべきＶＡ
ページ）がＡＴＵ３１８に存在し、フラッシュする必要
があることを意味する。ステップ６５６で、そのＶＡペ
ージに関連するエントリ番号が、ＲＡＭ５０２に保持さ
れているエントリ状況フィールドから取り込まれる。Ｃ
ＡＭ有効ビット５２８がクリアされる（すなわち、無効
になるようにセットされる）。ステップ６５８に示した
ように、ＣＡＭ更新アドレス５３０は、前に６５６で取
り込まれたエントリ状態番号に等しい。次にステップ６
５９で、ＵＰＤＡＴＥコマンドが、ＡＴＵ制御状態マシ
ン５８０によって制御される線５２４を介してＣＡＭ５
００へ送信される。ソフトウェア・フラッシュが完了し
た後、サイクルは終了する。
【００４５】フラッシュ検査がイネーブルされたハード
ウェア変換ロード・サイクルのフローチャートを図１２
に示す。フラッシュ検査は、ハードウェア変換ロードに
関連付けられる。このアドレスは、新しい仮想−物理マ
ッピングなのでＡＴＵに存在すべきではない。アドレス
が存在する場合、それは、そのアドレスがまだフラッシ
ュされていないことを意味する。フラッシュ検査（これ
は基本的にデバッグ動作である）が開始する前に、フラ
ッシュ検査モードが確立される。ステップ６５１に示し
たハードウェア変換ロード・トリガによって、ＡＴＵ制
御状態マシン５８０はアイドル状態を終了する。次のス
テップ６５３で、ＴＲＡＮＳＬＡＴＥコマンドが線５２
４を介してＣＡＭ５００へ送信される。次のステップ６
５５で、ＡＴＵ４５０はＣＡＭヒット信号５３６を監視
し、ＣＡＭヒットがあるかどうかを判定する。ＣＡＭヒ
ットがある場合、ステップ６５５ａで、すべてが良好で
あることが示される。言い換えれば、ソフトウェアは前
の変換をフラッシュしており、したがってＣＡＭヒット
信号は、ＣＡＭヒットがないことを示し、フラッシュ検
査が終了する。
【００４６】決定ダイヤモンド６５５の答えが「ｙｅ
ｓ」であり、すなわちＣＡＭヒットがある場合、ステッ
プ６５５ｂに示したように（未フラッシュ）変換が見つ
けられる。ステップ６５６で、バス５１６上で入出力Ｍ
ＭＵ２５０へ仮想アドレスが発行されるように、この変
換が「ＡＴＵミス」にされる。次いで、システム入出力
ＭＭＵ２５０が、ＡＴＵ４５０の代わりにこのエラーを
処理する。決定ダイヤモンド６５７に示したように任意
選択で、ＡＴＵ４５０は、ステップ６５８に示したよう
に、線５２２から得たＶＡを記録し、バス５６２上で発
行されたＰＡを記録することができる。次いで、オプシ
ョンが実行されない場合、あるいはオプションが実行さ
れた後にステップ６５９で、ＡＴＵ４５０がＣＰＵ（中
央演算処理装置）に対する割り込みを生成する。
【００４７】上記説明は、ＤＶＭＡシステム内のネット
ワーク・インタフェース・カード内で実施されるＡＴＵ
の例を示したものである。ただし、ＡＴＵはＤＭＡシス
テム内でも動作する。本発明を実施する際には、特許請
求の範囲で定義される本発明の趣旨および範囲から逸脱
せずに多数の修正を加えられることが認識されよう。
【図面の簡単な説明】
【図１】従来技術のシステムのブロック図である。
【図２】本発明を使用するコンピュータ・システムを示
す図である。
【図３】サンプル記述子を示す図である。
【図４】図２のコンピュータ・システムの一実施形態で
使用されるネットワーク・インタフェース・カードのブ
ロック図である。
【図５】図４の入出力バス・インタフェース・ロジック
のブロック図である。
【図６】アドレス変換装置の概略図である。
【図７】ＡＴＵ状態マシンの概略図である。
【図８】アドレス変換装置の変換サイクルを示すフロー
チャートである。
【図９】アドレス変換装置のハードウェア変換ロード・
シーケンスを示すフローチャートである。
【図１０】アドレス変換装置のソフトウェア変換ロード
・サイクルを示すフローチャートである。
【図１１】アドレス変換装置のソフトウェア・フラッシ
ュ・サイクルを示すフローチャートである。
【図１２】アドレス変換装置のフラッシュ検査サイクル
を示すフローチャートである。
【符号の説明】
２００ 電子システム ２１０ マルチプロセッサ ２２０ メモリ ２３０ メモリ・バス ２４０ ブリッジ要素 ２５０ 入出力ＭＭＵ ２６０ 入出力装置 ２７０ 入出力バス ２７７、２７９ 記述子 ２８３ 有効ビット ２８５ 保護ビット ２８７ 実物理ページ・ビット ２８９ サンプル記述子フォーマット ３００ 入出力バス・インタフェース・ロジック ３１０ ＡＴＭコア ３１１ ＳＡＲ装置 ３２０ 全二重媒体 ３３０ オフチップ・メモリ ３４０ ＡＴＭ／物理インタフェース ３５０ 物理層 ４００ 入出力レジスタ・トランシーバ ４１０ スレーブ・インタフェース装置 ４１５ 入出力バス線 ４２０ 読取りバッファ ４２５ 入力バス ４３０ 書込みバッファ ４４０ マスタ・アドレス生成装置 ４５０ アドレス変換装置（「ＡＴＵ」） ５００ ＣＡＭ要素 ５０２ ＲＡＭ要素 ５０４、５０５、５０６、５０８ 選択要素 ５１２ ヒット・ミス論理回路 ５１８ ハードウェア・フラッシュ線 ５２０ ソフトウェア・フラッシュ線 ５２４ コマンド線 ５２８、５６０、５８１ないし５８４ 制御線 ５１６、５２２、５２９、５４６、５６２ アドレス線 ５３２ 参照アドレス線 ５３４ 信号線 ５３６ ＣＡＭ＿Ｈｉｔ線 ５３８ ＲＡＭ更新アドレス線 ５４８ データ線 ５５０ Ｗen線 ５７２ エントリ状況線 ５８０ ＡＴＵ状態制御マシン
【手続補正書】
【提出日】平成９年１０月２１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図３】
【図２】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ.

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 コンピュータ・システムであって、 ａ）第１のバスと、 ｂ）前記第１のバスに結合されたメモリと、 ｃ）第２のバスと、 ｄ）前記第２のバスに結合され、仮想アドレス（ＶＡ）
    を物理アドレス（ＰＡ）に変換するように構成されたア
    ドレス変換装置（ＡＴＵ）を含むネットワーク・ロジッ
    クと、 ｅ）前記第１のバスおよび前記第２のバスに結合された
    バス・ブリッジとを備えることを特徴とするコンピュー
    タ・システム
  2. 【請求項２】 ａ）メイン・メモリと、 ｂ）少なくとも１つのＣＰＵ（中央演算処理装置）と、 ｃ）前記メイン・メモリおよび前記ＣＰＵに結合されシ
    ステム・バスと、 ｄ）前記システム・バスに結合された、入出力ＭＭＵ
    （入出力メモリ管理装置）を含むブリッジと、 ｅ）少なくとも１つの入出力装置と、 ｆ）前記ブリッジおよび前記入出力装置に結合された入
    出力バスと、 ｇ）ＶＡ（仮想アドレス）をＰＡ（物理アドレス）に変
    換するように構成されたＡＴＵ（アドレス変換装置）を
    含む、前記入出力バスに結合されたネットワーク・ロジ
    ックとを備えることを特徴とするコンピュータ・システ
    ム。
  3. 【請求項３】 さらに、前記状態マシンへの入力に基づ
    いて前記アドレス変換装置を制御する状態マシンを含む
    ことを特徴とする請求項２に記載のコンピュータ・シス
    テム。
  4. 【請求項４】 さらに、 前記入出力バス上で前記アドレス変換装置からＶＡが発
    行されているかどうか、あるいは変換なしに前記ＩＯＭ
    ＭＵをバイパスすべきであるＰＡが前記入出力バス上で
    前記アドレス変換装置から発行されているかどうかを前
    記ブリッジに示す手段を含むことを特徴とする請求項２
    に記載のコンピュータ・システム。
  5. 【請求項５】 ネットワーク・インタフェース・カード
    の一部であり、 変換すべき仮想アドレスを受信するように構成された第
    １のメモリ要素と、 前記第１のメモリ要素に結合され、前記仮想アドレスに
    関連する物理アドレスを受信するように構成された第２
    のメモリ要素とを備えることを特徴とするアドレス変換
    装置。
  6. 【請求項６】 さらに、 前記アドレス変換装置が、前記仮想アドレスを送信する
    か、それとも前記仮想アドレスに関連する前記変換済み
    物理アドレスを送信するかを決定する制御ロジックとを
    含むことを特徴とする請求項５に記載のアドレス変換装
    置。
  7. 【請求項７】 第１のバスと、前記第１のバスに結合さ
    れたメイン・メモリと、第２のバスと、アドレス変換装
    置（「ＡＴＵ」）を含む、前記第２のバスに結合された
    ネットワーク・ロジックと、前記第１のバスおよび前記
    第２のバスに結合されたバス・ブリッジとを含むコンピ
    ュータ・システムにおいて、仮想アドレスを物理アドレ
    スに変換する方法であって、 ａ）変換すべき仮想アドレスを前記アドレス変換装置に
    与えるステップと、 ｂ）前記ＡＴＵからの出力を、（ｉ）前記仮想アドレス
    に関連する変換済み物理アドレスとするか、それとも
    （ii）未変換の仮想アドレスとするかを決定するステッ
    プとを含むことを特徴とする方法。
  8. 【請求項８】 さらに、 前記第２のバス上で前記出力を発行するステップを含む
    ことを特徴とする請求項７に記載の方法。
  9. 【請求項９】 さらに、 前記仮想アドレスを前記物理アドレスに変換することが
    できるＩＯＭＭＵ（入出力メモリ管理装置）を含む、前
    記ブリッジに前記出力を与えるステップを含むことを特
    徴とする請求項７に記載の方法。
  10. 【請求項１０】 状態マシンによって制御され、入出力
    バスを介してコンピュータ・システムに結合されたネッ
    トワーク・インタフェース・カード内で実施される、メ
    モリ要素とＲＡＭ要素とを含むアドレス変換装置（ＡＴ
    Ｕ）を使用する方法であって、 ａ）前記状態マシンに第１の状態を終了させ、第２の状
    態を開始させる条件を与えるステップと、 ｂ）前記ＡＴＵがサイクルを実行するように前記状態マ
    シンに１組の命令を前記ＡＴＵに発行させるステップと
    を含むことを特徴とする方法。
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Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6397316B2 (en) * 1997-07-24 2002-05-28 Intel Corporation System for reducing bus overhead for communication with a network interface
JP2965020B2 (ja) * 1998-01-09 1999-10-18 日本電気株式会社 専用処理インタフェースを持つｓａｒ
US6308147B1 (en) * 1998-05-21 2001-10-23 Hewlett-Packard Company Data structure synthesis in hardware using memory transaction translation techniques
US6604136B1 (en) 1998-06-27 2003-08-05 Intel Corporation Application programming interfaces and methods enabling a host to interface with a network processor
US6724767B1 (en) * 1998-06-27 2004-04-20 Intel Corporation Two-dimensional queuing/de-queuing methods and systems for implementing the same
US6735773B1 (en) 1998-06-27 2004-05-11 Intel Corporation Method and apparatus for issuing commands to a network processor configured to provide a plurality of APIs
US6657959B1 (en) 1998-06-27 2003-12-02 Intel Corporation Systems and methods for implementing ABR with guaranteed MCR
US6311212B1 (en) * 1998-06-27 2001-10-30 Intel Corporation Systems and methods for on-chip storage of virtual connection descriptors
US6603768B1 (en) 1998-06-27 2003-08-05 Intel Corporation Multi-protocol conversion assistance method and system for a network accelerator
US6728249B2 (en) 1998-06-27 2004-04-27 Intel Corporation System and method for performing cut-through forwarding in an ATM network supporting LAN emulation
US6282589B1 (en) * 1998-07-30 2001-08-28 Micron Technology, Inc. System for sharing data buffers from a buffer pool
US6321276B1 (en) 1998-08-04 2001-11-20 Microsoft Corporation Recoverable methods and systems for processing input/output requests including virtual memory addresses
US6594701B1 (en) 1998-08-04 2003-07-15 Microsoft Corporation Credit-based methods and systems for controlling data flow between a sender and a receiver with reduced copying of data
US6304951B1 (en) * 1998-10-01 2001-10-16 International Business Machines Corporation Data processing system and method for generating virtual memory descriptors including pretranslated physical addresses
US6862635B1 (en) * 1998-11-13 2005-03-01 Cray Inc. Synchronization techniques in a multithreaded environment
US6874065B1 (en) * 1999-02-26 2005-03-29 Hewlett-Packard Development Company, L.P. Cache-flushing engine for distributed shared memory multi-processor computer systems
US6788700B1 (en) * 1999-07-28 2004-09-07 Cisco Technology, Inc. Interfacing between a network interface and a bus
AU7060300A (en) 1999-08-16 2001-03-13 Iready Corporation Internet jack
US6457068B1 (en) * 1999-08-30 2002-09-24 Intel Corporation Graphics address relocation table (GART) stored entirely in a local memory of an expansion bridge for address translation
US6643843B1 (en) * 1999-11-23 2003-11-04 Ellenby Technologies Inc. Methods and apparatus for optical communication update of program memory in embedded systems
US6948011B1 (en) * 1999-12-07 2005-09-20 Advanced Micro Devices Alternate Register Mapping
US20020031133A1 (en) * 2000-05-25 2002-03-14 Mcwilliams Patrick Embedded communication protocol using a UTOPIA-LVDS bridge
US20020031132A1 (en) * 2000-05-25 2002-03-14 Mcwilliams Patrick UTOPIA-LVDS bridge
US20020031141A1 (en) * 2000-05-25 2002-03-14 Mcwilliams Patrick Method of detecting back pressure in a communication system using an utopia-LVDS bridge
JP3593954B2 (ja) * 2000-05-31 2004-11-24 株式会社島津製作所 電子天びん
US7092390B2 (en) * 2000-09-07 2006-08-15 Sbc Technology Resources, Inc. Internal substitution bi-level addressing for compatible public networks
US7570646B2 (en) * 2000-10-02 2009-08-04 Texas Instruments Incorporated Apparatus and method for an interface unit for data transfer between a host processing unit and a multi-target digital signal processing unit in an asynchronous transfer mode
US6792502B1 (en) * 2000-10-12 2004-09-14 Freescale Semiconductor, Inc. Microprocessor having a content addressable memory (CAM) device as a functional unit therein and method of operation
US7039717B2 (en) * 2000-11-10 2006-05-02 Nvidia Corporation Internet modem streaming socket method
US7379475B2 (en) * 2002-01-25 2008-05-27 Nvidia Corporation Communications processor
US7454456B2 (en) * 2002-02-14 2008-11-18 International Business Machines Corporation Apparatus and method of improving network performance using virtual interfaces
US7096287B1 (en) 2002-03-22 2006-08-22 Ametek, Inc. Automatic address selection method
US6807611B2 (en) 2002-04-05 2004-10-19 International Business Machine Corporation High speed selective mirroring of cached data
US7272145B2 (en) * 2002-07-31 2007-09-18 At&T Knowledge Ventures, L.P. Resource reservation protocol based guaranteed quality of service internet protocol connections over a switched network through proxy signaling
US7298750B2 (en) * 2002-07-31 2007-11-20 At&T Knowledge Ventures, L.P. Enhancement of resource reservation protocol enabling short-cut internet protocol connections over a switched network
US7301951B2 (en) * 2002-07-31 2007-11-27 At&T Knowledge Ventures, L.P. Resource reservation protocol based guaranteed quality of service internet protocol connections over a switched network
US7065092B2 (en) * 2002-07-31 2006-06-20 Sbc Properties, L.P. Resource reservation protocol based guaranteed quality of service internet protocol (IP) connections over a switched network using newly assigned IP addresses
GB0301448D0 (en) * 2003-01-22 2003-02-19 Falanx Microsystems As Microprocessor systems
US7444637B2 (en) * 2003-02-18 2008-10-28 Microsoft Corporation Systems and methods for scheduling coprocessor resources in a computing system
KR100988395B1 (ko) 2003-02-18 2010-10-18 마이크로소프트 코포레이션 태스크 스케줄링 방법, 태스크 스케줄링 지원 장치, 코프로세싱 스케줄러에 관련하여 사용하기 위한 코프로세서, 및 컴퓨터 판독가능 저장 매체
US7421694B2 (en) 2003-02-18 2008-09-02 Microsoft Corporation Systems and methods for enhancing performance of a coprocessor
US7673304B2 (en) * 2003-02-18 2010-03-02 Microsoft Corporation Multithreaded kernel for graphics processing unit
US6947051B2 (en) * 2003-02-18 2005-09-20 Microsoft Corporation Video memory management
WO2004092968A2 (en) 2003-04-11 2004-10-28 Sun Microsystems, Inc. Multi-node system with global access states
US7447203B2 (en) 2003-07-29 2008-11-04 At&T Intellectual Property I, L.P. Broadband access for virtual private networks
US7739394B2 (en) * 2003-07-29 2010-06-15 At&T Intellectual Property I, L.P. Bi-level addressing for internet protocol broadband access
US7822105B2 (en) * 2003-09-02 2010-10-26 Sirf Technology, Inc. Cross-correlation removal of carrier wave jamming signals
WO2005047923A2 (en) 2003-09-02 2005-05-26 Sirf Technology, Inc. Signal processing system for satellite positioning signals
US8065439B1 (en) 2003-12-19 2011-11-22 Nvidia Corporation System and method for using metadata in the context of a transport offload engine
US7260631B1 (en) 2003-12-19 2007-08-21 Nvidia Corporation System and method for receiving iSCSI protocol data units
US7624198B1 (en) 2003-12-19 2009-11-24 Nvidia Corporation Sequence tagging system and method for transport offload engine data lists
US7899913B2 (en) * 2003-12-19 2011-03-01 Nvidia Corporation Connection management system and method for a transport offload engine
US8176545B1 (en) 2003-12-19 2012-05-08 Nvidia Corporation Integrated policy checking system and method
US8549170B2 (en) * 2003-12-19 2013-10-01 Nvidia Corporation Retransmission system and method for a transport offload engine
US7206872B2 (en) * 2004-02-20 2007-04-17 Nvidia Corporation System and method for insertion of markers into a data stream
US7249306B2 (en) * 2004-02-20 2007-07-24 Nvidia Corporation System and method for generating 128-bit cyclic redundancy check values with 32-bit granularity
US7698413B1 (en) 2004-04-12 2010-04-13 Nvidia Corporation Method and apparatus for accessing and maintaining socket control information for high speed network connections
US7957379B2 (en) 2004-10-19 2011-06-07 Nvidia Corporation System and method for processing RX packets in high speed network applications using an RX FIFO buffer
US8706942B2 (en) * 2004-12-29 2014-04-22 Intel Corporation Direct memory access (DMA) address translation between peer-to-peer input/output (I/O) devices
US7636800B2 (en) * 2006-06-27 2009-12-22 International Business Machines Corporation Method and system for memory address translation and pinning
US20080052463A1 (en) * 2006-08-25 2008-02-28 Nagabhushan Chitlur Method and apparatus to implement cache-coherent network interfaces
JP5079342B2 (ja) 2007-01-22 2012-11-21 ルネサスエレクトロニクス株式会社 マルチプロセッサ装置
US8068415B2 (en) * 2007-04-18 2011-11-29 Owl Computing Technologies, Inc. Secure one-way data transfer using communication interface circuitry
US8139581B1 (en) 2007-04-19 2012-03-20 Owl Computing Technologies, Inc. Concurrent data transfer involving two or more transport layer protocols over a single one-way data link
US8352450B1 (en) 2007-04-19 2013-01-08 Owl Computing Technologies, Inc. Database update through a one-way data link
US7941526B1 (en) 2007-04-19 2011-05-10 Owl Computing Technologies, Inc. Transmission of syslog messages over a one-way data link
US7992209B1 (en) 2007-07-19 2011-08-02 Owl Computing Technologies, Inc. Bilateral communication using multiple one-way data links
US9305189B2 (en) 2009-04-14 2016-04-05 Owl Computing Technologies, Inc. Ruggedized, compact and integrated one-way controlled interface to enforce confidentiality of a secure enclave
US8650337B2 (en) * 2010-06-23 2014-02-11 International Business Machines Corporation Runtime determination of translation formats for adapter functions
GB2495018B (en) 2010-07-19 2017-02-22 Owl Computing Tech Inc Secure acknowledgment device for one-way data transfer system
US20130179642A1 (en) * 2012-01-10 2013-07-11 Qualcomm Incorporated Non-Allocating Memory Access with Physical Address
US9665468B2 (en) 2013-08-19 2017-05-30 Intel Corporation Systems and methods for invasive debug of a processor without processor execution of instructions
US9619382B2 (en) 2013-08-19 2017-04-11 Intel Corporation Systems and methods for read request bypassing a last level cache that interfaces with an external fabric
US9632947B2 (en) 2013-08-19 2017-04-25 Intel Corporation Systems and methods for acquiring data for loads at different access times from hierarchical sources using a load queue as a temporary storage buffer and completing the load early
US9361227B2 (en) 2013-08-30 2016-06-07 Soft Machines, Inc. Systems and methods for faster read after write forwarding using a virtual address
US9575987B2 (en) 2014-06-23 2017-02-21 Owl Computing Technologies, Inc. System and method for providing assured database updates via a one-way data link
WO2020236283A1 (en) 2019-05-23 2020-11-26 Cray Inc. System and method for dynamic allocation of reduction engines
CN116166577A (zh) * 2021-11-25 2023-05-26 华为技术有限公司 处理器、地址转换的方法、装置、存储介质及程序产品

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4488256A (en) * 1981-11-23 1984-12-11 Motorola, Inc. Memory management unit having means for detecting and preventing mapping conflicts
GB2210480B (en) * 1987-10-02 1992-01-29 Sun Microsystems Inc Flush support
GB8814076D0 (en) * 1988-06-14 1988-07-20 Int Computers Ltd Data processing system
US5155825A (en) * 1989-12-27 1992-10-13 Motorola, Inc. Page address translation cache replacement algorithm with improved testability
US5283876A (en) * 1990-10-05 1994-02-01 Bull Hn Information Systems Inc. Virtual memory unit utilizing set associative memory structure and state machine control sequencing with selective retry
GB9401092D0 (en) * 1994-01-21 1994-03-16 Newbridge Networks Corp A network management system
DE69429503T2 (de) * 1994-03-24 2002-05-16 Hewlett-Packard Co. (N.D.Ges.D.Staates Delaware), Palo Alto Übersetzungsmechanismus für Ein-/Ausgabeadressen
US5666514A (en) * 1994-07-01 1997-09-09 Board Of Trustees Of The Leland Stanford Junior University Cache memory containing extra status bits to indicate memory regions where logging of data should occur
US5845331A (en) * 1994-09-28 1998-12-01 Massachusetts Institute Of Technology Memory system including guarded pointers
JP4008049B2 (ja) * 1995-03-20 2007-11-14 富士通株式会社 アドレス送信装置、アドレス送信方法およびアドレス送信システム
US5613071A (en) * 1995-07-14 1997-03-18 Intel Corporation Method and apparatus for providing remote memory access in a distributed memory multiprocessor system
US5751951A (en) * 1995-10-30 1998-05-12 Mitsubishi Electric Information Technology Center America, Inc. Network interface

Also Published As

Publication number Publication date
EP0817083A1 (en) 1998-01-07
US5983332A (en) 1999-11-09
US6049857A (en) 2000-04-11

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