JPH10162570A - Semiconductor storage device - Google Patents
Semiconductor storage deviceInfo
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- JPH10162570A JPH10162570A JP8317203A JP31720396A JPH10162570A JP H10162570 A JPH10162570 A JP H10162570A JP 8317203 A JP8317203 A JP 8317203A JP 31720396 A JP31720396 A JP 31720396A JP H10162570 A JPH10162570 A JP H10162570A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、ダイナミックラン
ダムアクセスメモリ(以下、「DRAM」という)に係
るものであり、特に、スタンバイ時に発生する全てのリ
ーク電流を効果的に低減するための電源オフモード機能
を有するDRAMに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dynamic random access memory (hereinafter referred to as "DRAM"), and more particularly to a power-off mode for effectively reducing all leakage currents generated during standby. The present invention relates to a DRAM having a function.
【0002】[0002]
【従来の技術】従来のDRAMにおいて、スタンバイ時
には、メモリセルデータの破壊を防ぐために、電源電圧
は印加されたままであり、一定のスタンバイ電流を消費
していた。これに対し、スタンバイ時に発生する全ての
リーク電流を効果的に低減するために、電源オフモード
が提案されている(電子情報通信学会技術研究報告IC
D95−51、「超低スタンドバイ電流DRAMの検
討」)。この電源オフモードにおいては、完全にDRA
Mの電源を遮断するために、スタンバイ中は、完全にリ
ーク電流をゼロにできる。但し、電源再投入時に、一定
のパワーオン電流を必要とするため、平均電流はパワー
オン電流に比例し、最大電源オフ時間に反比例する。例
えば、1GビットDRAMのデータでは、最大電源オフ
時間が512msの場合のリーク電流は、0.8μA、
同10sの場合には、0.4μAであったと報告されて
いる。最大電源オフ時間及びリフレッシュ周期のどちら
にも直接関係する、メモリセルのデータ保持時間を伸ば
すことにより、更に、スタンバイ電流を低減することが
できる。2. Description of the Related Art In a conventional DRAM, a power supply voltage is kept applied during standby to prevent destruction of memory cell data, and a constant standby current is consumed. On the other hand, a power-off mode has been proposed to effectively reduce all leakage currents generated during standby (IEICE Technical Report IC).
D95-51, "Study of ultra-low standby current DRAM"). In this power-off mode, the DRA
In order to shut off the power supply of M, the leakage current can be completely reduced to zero during standby. However, since a constant power-on current is required when the power is turned on again, the average current is proportional to the power-on current and inversely proportional to the maximum power-off time. For example, in the case of 1 Gbit DRAM data, the leakage current when the maximum power-off time is 512 ms is 0.8 μA,
In the case of the same 10 s, it was reported that it was 0.4 μA. By extending the data retention time of the memory cell, which is directly related to both the maximum power-off time and the refresh cycle, the standby current can be further reduced.
【0003】データ保持時間を伸ばすためには、電源オ
フ中のメモリセルの蓄積電荷のリークを抑えることが必
要で、このため、SOI構造などが考えられているが、
その他の課題として、電源遮断時及び電源再投入時のメ
モリセルからの蓄積電荷のリークが発生しないようにす
る必要がある。図5は、従来のDRAMのメモリセルア
レイを示す。メモリセルキャパシタ1の蓄積ノード2
が、メモリセルトランジスタ3のソースに接続され、メ
モリセルキャパシタ1のプレート電極4が共通的に(V
cc/2)電位に固定される。メモリセルトランジスタ
3のドレインは、ビット線5あるいは相補ビット線6に
接続され、メモリセルトランジスタ3のゲートはワード
線7に接続される。In order to extend the data retention time, it is necessary to suppress the leakage of the charge stored in the memory cell while the power is off. For this reason, an SOI structure or the like has been considered.
As another problem, it is necessary to prevent leakage of accumulated charges from the memory cells when power is turned off and power is turned on again. FIG. 5 shows a memory cell array of a conventional DRAM. Storage node 2 of memory cell capacitor 1
Are connected to the source of the memory cell transistor 3 and the plate electrode 4 of the memory cell capacitor 1 is commonly connected to (V
cc / 2) potential. The drain of the memory cell transistor 3 is connected to the bit line 5 or the complementary bit line 6, and the gate of the memory cell transistor 3 is connected to the word line 7.
【0004】DRAMの電源遮断時及び電源投入時に発
生する蓄積電荷のリークには2つのメカニズムが考えら
れる。[0004] There are two possible mechanisms for the leakage of the accumulated charges generated when the power of the DRAM is turned off and when the power is turned on.
【0005】第1は、ワード線7に乗るノイズによる蓄
積電荷のリークである。電源遮断時及び電源投入時には
DRAM内の各ノードの電位は不安定で、誤ってワード
線が選択されたりすると、メモリセルトランジスタ3が
導通し、蓄積電荷が流出する。これに対しては、電源遮
断時より約1μsだけ前にワード線用昇圧電源を接地
し、電源投入後、約1μs後にワード線用昇圧電源を発
生させることにより解決できることが報告されている。[0005] The first is a leak of accumulated charges due to noise on the word line 7. When the power is turned off and the power is turned on, the potential of each node in the DRAM is unstable. If a word line is selected by mistake, the memory cell transistor 3 is turned on, and the accumulated charge flows out. It has been reported that this problem can be solved by grounding the word line boosted power supply about 1 μs before the power is cut off, and generating the word line boosted power supply about 1 μs after the power is turned on.
【0006】第2のメカニズムは、プレート電極電位の
降下による蓄積電荷のリークである。図4は、電源オン
/オフ時の蓄積ノード及びプレート電極の電位変化を示
した図である。従来の(Vcc/2)プレート方式にお
いては、電源オフ後、プレート電極電位は、接地電位に
降下し、これにより、”0”データの蓄積ノード(SN
(”0”))の電位は、セルキャパシタカップリングに
より、0Vから(−Vcc/2)に低下する。その結
果、メモリセルトランジスタの導通あるいはPN接合の
順バイアスを引き起こし、急激に(1〜10nsオーダ
で)接地方向に電位が近づき、セルデータが破壊される
ことになる。これは、蓄積ノードとプレート電極との電
位差が0になるためである。電源が投入された後も、プ
レート電極電位はVcc/2に戻り、蓄積ノードの電位
は、セルキャパシタカップリングにより、0VからVc
c/2に引き上げられるが、当然ながら、セルデータは
破壊されたままである。データ”1”の蓄積ノード(S
N(”1”))の電位は、電源オフ直後に、セルキャパ
シタカップリングにより、VccからVcc/2に低下
し、その後、メモリセルトランジスタあるいはPN接合
のリークにより、比較的緩やかに接地電位に向かって降
下していく。また、電源オン後にも、セルキャパシタカ
ップリングによって、Vcc/2だけ上昇し、その後、
メモリセルトランジスタあるいはPN接合のリークによ
り比較的緩やかに接地電位に向かって降下していく。The second mechanism is a leak of accumulated charges due to a drop in plate electrode potential. FIG. 4 is a diagram showing potential changes of the storage node and the plate electrode when the power is turned on / off. In the conventional (Vcc / 2) plate method, after the power is turned off, the plate electrode potential drops to the ground potential, thereby causing a storage node (SN) of "0" data.
The potential of (“0”)) decreases from 0 V to (−Vcc / 2) due to cell capacitor coupling. As a result, the conduction of the memory cell transistor or the forward bias of the PN junction is caused, the potential approaches the ground direction rapidly (on the order of 1 to 10 ns), and the cell data is destroyed. This is because the potential difference between the storage node and the plate electrode becomes zero. Even after the power is turned on, the plate electrode potential returns to Vcc / 2, and the potential of the storage node is changed from 0 V to Vc by the cell capacitor coupling.
It is raised to c / 2, but of course the cell data remains corrupted. The storage node of data "1" (S
Immediately after the power is turned off, the potential of N ("1") drops from Vcc to Vcc / 2 due to cell capacitor coupling, and then relatively slowly reaches the ground potential due to leakage of the memory cell transistor or PN junction. Descend toward you. Even after power-on, the voltage rises by Vcc / 2 due to cell capacitor coupling.
Due to the leak of the memory cell transistor or the PN junction, the voltage drops relatively slowly toward the ground potential.
【0007】上記Vcc/2方式に対して、0Vプレー
ト方式が提案されている。これは、電源オン/オフにか
かわらず、プレート電位を0Vに保つ方式であり、その
ため、電源オフ直後に、蓄積ノードの電位は変動せず、
セルの蓄積電荷は保持される。図3は、電源オン/オフ
時の蓄積ノード及びプレート電極の電位変化を示した図
である。電源オン/オフにかかわらず、プレート電位は
0Vに保たれる。電源オフ後、データ”0”の蓄積ノー
ド(SN(”0”))の電位は、ほぼ0V付近を接地電
位に向かって収束し、再び電源オンに戻った後も同様で
ある。データ”1”の蓄積ノード(SN(”1”))の
電位は、メモリセルトランジスタあるいはPN接合のリ
ークにより、データ”0”の蓄積ノードの電位よりは速
いが、比較的緩やかに接地電位に向かって降下し、再び
電源オンに戻った後も同様である。なお、失われた電荷
を回復するために、電源投入後は、従来と同様なリフレ
ッシュ動作が必要となる。[0007] A 0 V plate system has been proposed for the Vcc / 2 system. This is a method in which the plate potential is kept at 0 V irrespective of the power on / off, and therefore, immediately after the power is turned off, the potential of the storage node does not change,
The stored charge of the cell is retained. FIG. 3 is a diagram showing potential changes of the storage node and the plate electrode when the power is turned on / off. The plate potential is kept at 0 V regardless of whether the power is on or off. After the power is turned off, the potential of the storage node (SN ("0")) of the data "0" converges to approximately 0 V toward the ground potential, and the same applies after the power is turned on again. Although the potential of the storage node (SN ("1")) of data "1" is faster than the potential of the storage node of data "0" due to leakage of the memory cell transistor or the PN junction, the potential of the storage node is relatively slowly reduced to the ground potential. The same is true after descending and returning to power-on again. In order to recover the lost charge, a refresh operation similar to the conventional one is required after the power is turned on.
【0008】[0008]
【発明が解決しようとする課題】前述したように、従来
のVcc/2プレート方式においては、電源遮断後、プ
レート電位は接地電位に降下し、セルキャパシタカップ
リングにより、”0”データ蓄積ノードの電位は、0V
から(−Vcc/2)に低下し、メモリセルトランジス
タの導通あるいはPN接合の順バイアスを引き起こし、
図4に示すように、急激に(1〜10nsオーダで)接
地電位に近づき、セルデータが破壊されることになる。As described above, in the conventional Vcc / 2 plate system, after the power is cut off, the plate potential drops to the ground potential, and the cell capacitor coupling causes the "0" data storage node to lose its potential. The potential is 0V
From-to -Vcc / 2, causing conduction of the memory cell transistor or forward bias of the PN junction,
As shown in FIG. 4, the voltage rapidly approaches the ground potential (on the order of 1 to 10 ns), and the cell data is destroyed.
【0009】また、0Vプレート方式では、セルキャパ
シタの両端に、最大Vcc(V)が印加されるので、キ
ャパシタ耐圧が問題となる。耐圧を保証するためには、
キャパシタ絶縁膜厚を厚くしなければならず、容量が低
下する。したがって、メモリセルのデータ保持時間が低
下し、ひいては、スタンバイ時の消費電流が増大する。In addition, in the 0V plate system, since the maximum Vcc (V) is applied to both ends of the cell capacitor, the withstand voltage of the capacitor becomes a problem. In order to guarantee the pressure resistance,
The thickness of the capacitor insulating film must be increased, and the capacity is reduced. Therefore, the data retention time of the memory cell decreases, and the current consumption during standby increases.
【0010】本発明は、上記従来の問題点を解決すべく
為されたものである。The present invention has been made to solve the above-mentioned conventional problems.
【0011】[0011]
【課題を解決するための手段】本発明(請求項1)の半
導体記憶装置は、メモリセルキャパシタとメモリセルト
ランジスタとから成るメモリセルを有し、上記メモリセ
ルトランジスタのソースを上記メモリセルキャパシタの
一方の電極に接続し、上記メモリセルトランジスタのド
レインをビット線に接続し、上記メモリセルトランジス
タのゲートをワード線に接続することにより、複数のメ
モリセルが行列状に配列されて成る半導体記憶装置に於
いて、上記メモリセルキャパシタの他方の電極が、制御
信号によって制御されるスイッチ手段を介して、電源電
位と接地電位の中間電位を有する固定電圧源と接続され
て成ることを特徴とするものである。According to a first aspect of the present invention, there is provided a semiconductor memory device having a memory cell including a memory cell capacitor and a memory cell transistor, wherein a source of the memory cell transistor is connected to the memory cell capacitor. A semiconductor memory device in which a plurality of memory cells are arranged in a matrix by connecting to one electrode, connecting the drain of the memory cell transistor to a bit line, and connecting the gate of the memory cell transistor to a word line Wherein the other electrode of the memory cell capacitor is connected to a fixed voltage source having an intermediate potential between a power supply potential and a ground potential via switch means controlled by a control signal. It is.
【0012】また、本発明(請求項2)の半導体記憶装
置は、上記請求項1の半導体記憶装置において、読み出
し動作、書き込み動作及びリフレッシュ動作の間は、上
記スイッチ手段を導通させ、電源が遮断されている間及
び電源が印加されていてスタンバイ状態の間は、上記ス
イッチ手段を非導通にすることを特徴とするものであ
る。According to a second aspect of the present invention, there is provided a semiconductor memory device according to the first aspect, wherein the switch means is turned on during a read operation, a write operation, and a refresh operation, and the power is turned off. While the power supply is being applied and while the power is being applied, the switch means is turned off.
【0013】更に、本発明(請求項3)の半導体記憶装
置は、上記請求項1の半導体記憶装置において、読み出
し動作、書き込み動作及びリフレッシュ動作の間、並び
に電源が印加されていてスタンバイ状態の間は、上記ス
イッチ手段を導通させ、電源が遮断されている間は、上
記スイッチ手段を非導通にすることを特徴とするもので
ある。Further, the semiconductor memory device according to the present invention (claim 3) is the semiconductor memory device according to claim 1, wherein the semiconductor memory device is during a read operation, a write operation, and a refresh operation, and during a standby state when power is applied. Is characterized in that the switch means is turned on and the switch means is turned off while the power is cut off.
【0014】また、本発明(請求項4)の半導体記憶装
置は、上記請求項1、2又は3の半導体記憶装置におい
て、上記スイッチ手段を、電源が遮断される直前に非導
通にし、再び電源が投入された直後に導通させることを
特徴とするものである。According to a fourth aspect of the present invention, in the semiconductor memory device of the first, second, or third aspect, the switch means is turned off immediately before the power is cut off, and the power is turned on again. Is turned on immediately after the is supplied.
【0015】かかる本発明の半導体記憶装置によれば、
電源遮断時、上記スイッチ手段をオフにすることによ
り、プレート電極はフローティング状態になる。プレー
ト電極自体は、ポリシリコンや金属で構成されるので、
それ自体からのリークは問題にならず、むしろ、スイッ
チ手段(制御トランジスタ)のリークあるいはPN接合
のリークによって、プレート電極電位は接地電位に向か
って低下していくが、プレート電極そのものの面積が大
きく、その容量は大きいので、その低下速度は緩やかで
ある(10〜100sオーダ)。According to the semiconductor memory device of the present invention,
When the power is turned off, the plate electrode is brought into a floating state by turning off the switch means. Since the plate electrode itself is made of polysilicon or metal,
Leakage from itself does not cause any problem. Rather, the plate electrode potential decreases toward the ground potential due to the leakage of the switch means (control transistor) or the leakage of the PN junction, but the area of the plate electrode itself increases. Since its capacity is large, its decreasing speed is slow (on the order of 10 to 100 s).
【0016】データ”0”保持時の蓄積ノードの電位
は、電源オンあるいはオフにかかわらず、0Vに保たれ
る。そして、前述したように、プレート電極電位の低下
速度は緩やかであるので、データ”0”情報を保持でき
る時間は、従来のVcc/2プレート方式の場合に比べ
て非常に長い。When the data "0" is held, the potential of the storage node is kept at 0 V regardless of whether the power is on or off. As described above, since the rate of decrease in the plate electrode potential is slow, the time during which data "0" information can be retained is much longer than in the conventional Vcc / 2 plate system.
【0017】また、データ”1”保持時の蓄積ノードの
電位は、メモリセルトランジスタあるいはPN接合のリ
ークにより、比較的緩やかに、しかし、プレート電極電
位の低下速度よりは速く、接地電位に向かって低下して
いく。蓄積ノードの電位低下は、従来のVcc/2プレ
ート方式あるいは0Vプレート方式の場合と大差ないの
で、データ”1”情報を保持できる時間は、従来の方式
と大差ない。The potential of the storage node when data "1" is held is relatively slow due to the leakage of the memory cell transistor or the PN junction, but is faster than the rate of reduction of the plate electrode potential toward the ground potential. It is going down. Since the potential drop of the storage node is not much different from the case of the conventional Vcc / 2 plate method or the case of the 0 V plate method, the time in which data "1" information can be retained is not much different from the conventional method.
【0018】[0018]
【発明の実施の形態】以下、本発明の実施形態につい
て、図面に基づき詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【0019】図1に、本発明の一実施形態のDRAMに
おけるメモリアレイ構成を示す。FIG. 1 shows a memory array configuration in a DRAM according to an embodiment of the present invention.
【0020】メモリセルキャパシタ1の蓄積ノード2
が、メモリセルトランジスタ3のソースに接続され、メ
モリセルキャパシタ1のプレート電極4が共通的に、制
御信号PDよってオン・オフ制御される制御トランジス
タ8を介して(Vcc/2)電位に接続される。メモリ
セルトランジスタ3のドレインは、ビット線5あるいは
相補ビット線6に接続され、メモリセルトランジスタ3
のゲートはワード線7に接続される。特徴は、メモリセ
ルキャパシタのプレート電極に制御トランジスタ8を付
加していることである。Storage node 2 of memory cell capacitor 1
Are connected to the source of the memory cell transistor 3 and the plate electrode 4 of the memory cell capacitor 1 is commonly connected to the potential (Vcc / 2) via the control transistor 8 which is on / off controlled by the control signal PD. You. The drain of the memory cell transistor 3 is connected to the bit line 5 or the complementary bit line 6, and the memory cell transistor 3
Are connected to the word line 7. The feature is that the control transistor 8 is added to the plate electrode of the memory cell capacitor.
【0021】読み出し、書き込み及びリフレッシュ動作
時においては、制御トランジスタ8のゲートにオン制御
信号PDを印加して、該トランジスタ8を導通させ、メ
モリセルキャパシタ1のプレート電極4に固定電圧Vc
c/2を与える。一方、電源オン時スタンバイ中及び電
源オフ期間中は、制御トランジスタ8のゲートにオフ制
御信号PDを印加して、該トランジスタ8を非導通と
し、メモリセルキャパシタ1のプレート電極4をフロー
ティング状態にする。なお、電源オン時スタンバイ中に
おいても、制御トランジスタ8のゲートにオン制御信号
PDを印加して、該トランジスタ8を導通させ、メモリ
セルキャパシタ1のプレート電極4に固定電圧Vcc/
2を与え、電源オフ期間中においてのみ、制御トランジ
スタ8のゲートにオフ制御信号PDを印加して、該トラ
ンジスタ8を非導通とし、メモリセルキャパシタ1のプ
レート電極4をフローティング状態にするようにしても
よい。At the time of read, write and refresh operations, an ON control signal PD is applied to the gate of the control transistor 8 to make the transistor 8 conductive, and the fixed voltage Vc is applied to the plate electrode 4 of the memory cell capacitor 1.
Give c / 2. On the other hand, during the power-on standby and the power-off period, an off-control signal PD is applied to the gate of the control transistor 8 to render the transistor 8 non-conductive and the plate electrode 4 of the memory cell capacitor 1 to be in a floating state. . Note that even during standby at power-on, an on-control signal PD is applied to the gate of the control transistor 8 to make the transistor 8 conductive, and the fixed voltage Vcc /
2, the off-control signal PD is applied to the gate of the control transistor 8 only during the power-off period to make the transistor 8 non-conductive and the plate electrode 4 of the memory cell capacitor 1 to be in a floating state. Is also good.
【0022】図2に、電源オン/オフ時の蓄積ノード及
びプレート電極の電位変化を示す。電源印加時において
は、データ”1”の蓄積ノード(SN(”1”))及び
データ0の蓄積ノード(SN(”0”))の電位は、そ
れぞれ、Vcc及び0Vであり、プレート電極電位は、
Vcc/2である。電源オフ後、制御トランジスタ8の
オフによりフローティング状態になったプレート電極電
位は、制御トランジスタ8のリークあるいはPN接合の
リークによって接地電位に向かって低下していくが、プ
レート電極そのものの面積は大きく、その容量は大きい
ので、図に示すように、その低下速度は緩やかである
(10〜100sオーダ)。データ”1”の蓄積ノード
(SN(”1”))の電位は、メモリセルトランジスタ
あるいはPN接合のリークにより、比較的緩やかに、し
かし、プレート電極電位の低下速度よりは速く接地電位
に向かって低下していく。データ”0”の蓄積ノード
(SN(”0”))の電位は、電源オンあるいはオフに
かかわらず、0Vに保たれている。FIG. 2 shows potential changes of the storage node and the plate electrode when the power is turned on / off. When power is applied, the potentials of the storage node (SN ("1")) for data "1" and the storage node (SN ("0")) for data 0 are Vcc and 0V, respectively, and the plate electrode potential Is
Vcc / 2. After the power is turned off, the potential of the plate electrode which has been brought into a floating state by turning off the control transistor 8 decreases toward the ground potential due to the leak of the control transistor 8 or the leak of the PN junction. However, the area of the plate electrode itself is large. Since its capacity is large, its decreasing speed is slow (on the order of 10 to 100 s) as shown in the figure. The potential of the storage node (SN ("1")) of data "1" is relatively slow due to the leakage of the memory cell transistor or the PN junction, but more rapidly toward the ground potential than the decreasing speed of the plate electrode potential. It is going down. The potential of the storage node (SN ("0")) for data "0" is maintained at 0 V regardless of whether the power is on or off.
【0023】データ”1”の蓄積ノードの電位低下は、
従来のVcc/2プレート方式あるいは0Vプレート方
式の電源オフモードの場合と大差ないので、データ”
1”情報を保持できる時間は、従来方式の電源オフモー
ドの場合と大差ない。一方、データ”0”情報を保持で
きる時間は、従来の0Vプレート方式の電源オフモード
の場合と大差なく、また、従来のVcc/2プレート方
式の電源オフモードの場合のようにセル情報が破壊され
ることはない。また、セルキャパシタの両端にかかる電
圧は最大Vcc/2であるので、従来の0Vプレート方
式よりキャパシタ耐圧を低くでき、キャパシタ絶縁膜厚
を薄くして、キャパシタ容量を増大させて、メモリセル
のデータ保持時間を伸ばし、スタンバイ電流を低減する
ことができる。The potential drop at the storage node for data "1"
Since there is not much difference from the power-off mode of the conventional Vcc / 2 plate system or 0V plate system, the data "
The time during which the "1" information can be retained is not much different from that in the conventional power-off mode, while the time during which the data "0" information can be retained is not much different from that in the conventional 0V plate power-off mode, and The cell information is not destroyed as in the case of the conventional power-off mode of the Vcc / 2 plate system, and since the voltage applied across the cell capacitor is Vcc / 2 at the maximum, the conventional 0 V plate system is not used. The capacitor withstand voltage can be further reduced, the capacitor insulating film thickness can be reduced, the capacitor capacity can be increased, the data retention time of the memory cell can be increased, and the standby current can be reduced.
【0024】なお、電源をオフした後に、制御トランジ
スタ8をオフすると、その間に、プレート電極電位が降
下し、データ”0”の蓄積ノードの電位が負電位になっ
てしまうので、電源をオフする直前に、制御トランジス
タ8をオフすることが好ましい。When the control transistor 8 is turned off after the power is turned off, the potential of the plate electrode drops during that time, and the potential of the storage node for data "0" becomes a negative potential. Immediately before, the control transistor 8 is preferably turned off.
【0025】電源オン状態に戻ると、制御トランジスタ
8がオンし、プレート電極がVcc/2の固定電圧に接
続され、プレート電極電位は、電源オフの間に降下した
分(△V)だけ上昇する。これに伴って、データ”1”
及びデータ”0”の蓄積ノードの電位も、セルキャパシ
タカップリングにより△Vだけ上昇する。前述したよう
に、電源オフの間のデータ”1”の蓄積ノードの電位降
下は、プレート電極電位の低下よりも速いので、電源オ
ン直後のデータ”1”の蓄積ノードの電位はVccより
低い。また、電源オン直後のデータ”0”の蓄積ノード
の電位は、少なくとも接地電位より高くなるので、いず
れにせよ、電源投入後は、従来と同様なリフレッシュ動
作が必要となる。When the power supply returns to the ON state, the control transistor 8 is turned on, the plate electrode is connected to the fixed voltage of Vcc / 2, and the plate electrode potential rises by the amount (ΔV) dropped during power OFF. . Accompanying this, data "1"
The potential of the storage node for data “0” also increases by ΔV due to cell capacitor coupling. As described above, the potential drop of the data "1" storage node during the power-off is faster than the decrease of the plate electrode potential, so that the potential of the data "1" storage node immediately after the power-on is lower than Vcc. Further, the potential of the storage node for data "0" immediately after the power is turned on becomes at least higher than the ground potential. In any case, after the power is turned on, a refresh operation similar to the conventional one is required.
【0026】なお、電源オンのタイミングと制御トラン
ジスタ8をオンするタイミングとが近付き過ぎると、ま
だ、固定電圧がVcc/2に達していないのに制御トラ
ンジスタ8が導通し、プレート電極電位が低下し、デー
タ”0”の蓄積ノードの電位が負電位になってしまう可
能性があるので、電源が完全に立ち上がった後に、制御
トランジスタ8をオンすることが好ましい。If the timing of turning on the power supply and the timing of turning on the control transistor 8 are too close, the control transistor 8 conducts even though the fixed voltage has not yet reached Vcc / 2, and the plate electrode potential drops. Since the potential of the storage node for data "0" may become a negative potential, it is preferable to turn on the control transistor 8 after the power is completely turned on.
【0027】また、電源オン時スタンバイ状態におい
て、プレート電極電位をフローティングにしても、デー
タ”1”保持時のデータ保持時間を長くすることができ
る。電源オンでのスタンバイ状態における蓄積ノード及
びプレート電極の電位変化を図6に示す。すなわち、ス
タンバイ直前には、データ”1”の蓄積ノード及びデー
タ”0”の蓄積ノードの電位は、それぞれ、Vcc及び
0Vであり、プレート電極電位はVcc/2である。ス
タンバイ状態に入り、制御トランジスタ8のオフにより
フローティング状態となったプレート電極の電位は、次
第に低下していくが、負の基板電位方向へのPN接合の
リーク電流と、Vcc/2電位からの制御トランジスタ
8のリーク電流の方向が相反するために、その低下速度
は緩やかである。データ”1”の蓄積ノードの電位は、
メモリセルトランジスタあるいはPN接合のリークによ
り低下していくが、この低下速度は制御トランジスタが
オン状態の場合に等しい。したがって、スタンバイ状態
が解除されて、制御トランジスタ8がオンし、プレート
電極がVcc/2の電位に接続され、プレート電極電位
が、スタンバイの間に降下した分(△V)だけ上昇する
のに伴って、データ”1”の蓄積ノードの電位も、セル
キャパシタカップリングにより△Vだけ上昇するため、
スタンバイ時の電位降下が補われ、実質上、データ保持
時間が長くなる。なお、データ”0”保持時の蓄積ノー
ドの電位は、Vcc/2にプリチャージされたビット線
からメモリセルトランジスタ3を通してリーク電流が流
入し、PN接合により負の基板電位方向へリーク電流が
流出するため、ほぼ元の接地電位に止どまるため、制御
トランジスタ8のオン/オフどちらの場合においても、
データ”0”保持時間は、データ”1”保持時間より長
い。In the standby state at power-on, the data holding time when data "1" is held can be extended even if the plate electrode potential is floated. FIG. 6 shows changes in the potentials of the storage node and the plate electrode in the standby state when the power is turned on. That is, immediately before the standby, the potentials of the storage node for data "1" and the storage node for data "0" are Vcc and 0V, respectively, and the plate electrode potential is Vcc / 2. The potential of the plate electrode which has entered the standby state and has become a floating state due to the turning off of the control transistor 8 gradually decreases, but the leakage current of the PN junction in the negative substrate potential direction and the control from the Vcc / 2 potential. Since the directions of the leak current of the transistor 8 are opposite to each other, the rate of the decrease is slow. The potential of the storage node for data "1" is
It decreases due to the leakage of the memory cell transistor or the PN junction, but the rate of the decrease is equal to the case where the control transistor is in the ON state. Therefore, the standby state is released, the control transistor 8 is turned on, the plate electrode is connected to the potential of Vcc / 2, and the plate electrode potential rises by the amount (ΔV) dropped during standby. Therefore, the potential of the storage node for data “1” also increases by ΔV due to the cell capacitor coupling.
The potential drop at the time of standby is compensated, and the data retention time is substantially lengthened. When the data "0" is held, the potential of the storage node leaks from the bit line precharged to Vcc / 2 through the memory cell transistor 3, and leaks out toward the negative substrate potential due to the PN junction. Therefore, since the potential remains almost at the original ground potential, in either case of turning on / off the control transistor 8,
The data “0” retention time is longer than the data “1” retention time.
【0028】[0028]
【発明の効果】以上詳細に説明したように、本発明によ
れば、電源遮断時に於けるメモリセル電荷保持性能を向
上させることができるため、最大電源オフ時間を伸ばす
ことができ、スタンバイ時の平均消費電流を低減するこ
とができるものである。As described above in detail, according to the present invention, since the memory cell charge retention performance at the time of power-off can be improved, the maximum power-off time can be extended, and the standby time can be improved. The average current consumption can be reduced.
【図1】本発明の一実施形態であるDRAMのメモリセ
ルアレイを示す図である。FIG. 1 is a diagram showing a memory cell array of a DRAM according to an embodiment of the present invention.
【図2】同実施形態に於ける、電源オフ時の蓄積ノード
及びプレート電極の電位変化を示す図である。FIG. 2 is a diagram showing a change in potential of a storage node and a plate electrode when power is turned off in the same embodiment.
【図3】従来の0Vプレート方式に於ける、電源オフ時
の蓄積ノード及びプレート電極の電位変化を示す図であ
る。FIG. 3 is a diagram showing potential changes of a storage node and a plate electrode when power is turned off in a conventional 0V plate system.
【図4】従来のVcc/2プレート方式に於ける、電源
オフ時の蓄積ノード及びプレート電極の電位変化を示す
図である。FIG. 4 is a diagram showing potential changes of a storage node and a plate electrode when power is turned off in a conventional Vcc / 2 plate system.
【図5】従来のDRAMのメモリセルアレイを示す図で
ある。FIG. 5 is a diagram showing a memory cell array of a conventional DRAM.
【図6】本発明の一実施形態であるDRAMに於ける、
電源オン・スタンバイ時の蓄積ノード及びプレート電極
の電位変化を示す図である。FIG. 6 illustrates a DRAM according to an embodiment of the present invention.
FIG. 4 is a diagram illustrating potential changes of a storage node and a plate electrode during power-on / standby.
1 メモリセルキャパシタ 2 蓄積ノード 3 メモリセルトランジスタ 4 プレート電極 5 ビット線 6 相補ビット線 7 ワード線 8 制御トランジスタ REFERENCE SIGNS LIST 1 memory cell capacitor 2 storage node 3 memory cell transistor 4 plate electrode 5 bit line 6 complementary bit line 7 word line 8 control transistor
Claims (4)
ンジスタとから成るメモリセルを有し、上記メモリセル
トランジスタのソースを上記メモリセルキャパシタの一
方の電極に接続し、上記メモリセルトランジスタのドレ
インをビット線に接続し、上記メモリセルトランジスタ
のゲートをワード線に接続することにより、複数のメモ
リセルが行列状に配列されて成る半導体記憶装置に於い
て、 上記メモリセルキャパシタの他方の電極が、制御信号に
よって制御されるスイッチ手段を介して、電源電位と接
地電位の中間電位を有する固定電圧源と接続されて成る
ことを特徴とする半導体記憶装置。1. A memory cell comprising a memory cell capacitor and a memory cell transistor, a source of the memory cell transistor is connected to one electrode of the memory cell capacitor, and a drain of the memory cell transistor is connected to a bit line. In a semiconductor memory device in which a plurality of memory cells are arranged in a matrix by connecting and connecting the gate of the memory cell transistor to a word line, the other electrode of the memory cell capacitor is controlled by a control signal. A semiconductor memory device which is connected to a fixed voltage source having an intermediate potential between a power supply potential and a ground potential via controlled switch means.
ッシュ動作の間は、上記スイッチ手段を導通させ、電源
が遮断されている間及び電源が印加されていてスタンバ
イ状態の間は、上記スイッチ手段を非導通にすることを
特徴とする、請求項1に記載の半導体記憶装置。2. The switch means is turned on during a read operation, a write operation and a refresh operation, and the switch means is turned off while power is cut off and while power is applied and in a standby state. 2. The semiconductor memory device according to claim 1, wherein:
ッシュ動作の間、並びに電源が印加されていてスタンバ
イ状態の間は、上記スイッチ手段を導通させ、電源が遮
断されている間は、上記スイッチ手段を非導通にするこ
とを特徴とする、請求項1に記載の半導体記憶装置。3. The switch device is turned on during a read operation, a write operation, and a refresh operation, and while power is applied and in a standby state, and the switch device is turned off while the power is turned off. 2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is made conductive.
直前に非導通にし、再び電源が投入された直後に導通さ
せることを特徴とする、請求項1、2又は3に記載の半
導体記憶装置。4. The semiconductor memory device according to claim 1, wherein said switch means is turned off immediately before power is turned off, and is turned on immediately after power is turned on again. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8317203A JPH10162570A (en) | 1996-11-28 | 1996-11-28 | Semiconductor storage device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8317203A JPH10162570A (en) | 1996-11-28 | 1996-11-28 | Semiconductor storage device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10162570A true JPH10162570A (en) | 1998-06-19 |
Family
ID=18085620
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8317203A Pending JPH10162570A (en) | 1996-11-28 | 1996-11-28 | Semiconductor storage device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10162570A (en) |
-
1996
- 1996-11-28 JP JP8317203A patent/JPH10162570A/en active Pending
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