JPH10154937A - Digital-analog converter - Google Patents
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- JPH10154937A JPH10154937A JP32788496A JP32788496A JPH10154937A JP H10154937 A JPH10154937 A JP H10154937A JP 32788496 A JP32788496 A JP 32788496A JP 32788496 A JP32788496 A JP 32788496A JP H10154937 A JPH10154937 A JP H10154937A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、ディジタル信号を
入力しアナログ信号に変換するR−2Rラダー抵抗網を
用いたディジタルアナログコンバータに関し、特に1チ
ップ上に複数のR−2Rラダー抵抗網を備え、多出力を
要するようなディジタルアナログコンバータにおいて、
不要な回路電流を抑制し、全体として低消費電力化を図
るようにしたディジタルアナログコンバータに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital-to-analog converter using an R-2R ladder resistor network for inputting a digital signal and converting it to an analog signal, and more particularly to a digital-to-analog converter having a plurality of R-2R ladder resistor networks on one chip. In digital-to-analog converters that require multiple outputs,
The present invention relates to a digital-to-analog converter that suppresses unnecessary circuit current and reduces power consumption as a whole.
【0002】[0002]
【従来の技術】はじめに、抵抗値としてRと2Rの2種
類の抵抗を用いたR−2Rラダー型(R−2R梯子型抵
抗網)の従来方式のディジタルアナログコンバータにつ
いて説明する。2. Description of the Related Art First, an R-2R ladder type (R-2R ladder type resistor network) conventional digital-to-analog converter using two types of resistors, R and 2R, will be described.
【0003】図3は、ディジタル入力信号に応じてバイ
ナリ比を持たせた電圧を組み合わせて出力する、R−2
Rラダーを用いた従来のディジタルアナログコンバータ
の従来技術の一例を示す。図3に示す構成は、8ビット
のラダー抵抗型のディジタルアナログコンバータで、D
0〜D7はディジタル入力信号のLSB(最下位ビッ
ト)〜MSB(最上位ビット)を表し、スイッチ部1は
全て第1の基準電位VrefUに接続され、VrefU
のレベルを出力DACOUTとして出力している状態を
示している。FIG. 3 is a diagram showing a combination of R-2 and R-2, which outputs a voltage having a binary ratio in accordance with a digital input signal.
1 shows an example of a conventional digital-analog converter using an R ladder. The configuration shown in FIG. 3 is an 8-bit ladder resistor type digital-to-analog converter.
0 to D7 represent the LSB (least significant bit) to the MSB (most significant bit) of the digital input signal, and all the switch units 1 are connected to the first reference potential VrefU.
Is output as the output DACOUT.
【0004】図3を参照して、VrefU、VrefL
はアナログ出力の基準となる第1、第2の基準電圧であ
り、R−2Rラダーにスイッチ部1を介して電圧を印加
している。Referring to FIG. 3, VrefU, VrefL
Are first and second reference voltages serving as references for analog output, and apply a voltage to the R-2R ladder via the switch unit 1.
【0005】通常、このスイッチ部1としては、図4に
示すように、基準電圧源を電源として動作するインバー
タINVが用いられる。Normally, an inverter INV that operates using a reference voltage source as a power supply is used as the switch section 1, as shown in FIG.
【0006】また、多出力を1チップに構成するような
場合には、図5に示すように、第1の基準電圧Vref
Uが基準のラダーの場合、電源投入時の初期状態におい
て、ラダーのビット端にVrefLレベルが印加された
時、また図6に示すように、第2の基準電圧VrefL
が基準のラダーの場合には、VrefUレベルがラダー
のビット端に印加されると、VrefUの電流が消費さ
れる。When multiple outputs are formed on one chip, as shown in FIG. 5, the first reference voltage Vref is used.
When U is a reference ladder, when the VrefL level is applied to the bit end of the ladder in the initial state when the power is turned on, and as shown in FIG. 6, the second reference voltage VrefL
Is the reference ladder, when the VrefU level is applied to the bit end of the ladder, the current of VrefU is consumed.
【0007】このような電流は、例えば1チップ36チ
ャネル構成のような場合に、実質、26チャネル程度し
か使用していないような場合でも、入力されるディジタ
ルコードに依存して無駄な電流が消費されることにな
る。これは、電源投入時のみならず、スタンバイ時につ
いても同様のことがいえる。[0007] Such a current consumes useless current depending on the input digital code, for example, in the case of a configuration of 36 channels per chip, even when only about 26 channels are actually used. Will be done. This can be said not only at the time of power-on but also at the time of standby.
【0008】従来のR−2R型のディジタルアナログコ
ンバータにおける、上記のような無駄な消費電流の改善
を目的として、例えば特開平4−170112号公報に
は、ディジタル信号のレベルにかかわらず、非使用状態
にし、且つ非使用時に消費電流を減少させることができ
るR−2R型のディジタルアナログコンバータ(D/A
変換器)の構成として、スイッチ回路を備え、ディジタ
ル信号のレベルにかかわらず非使用状態とし、非使用時
にディジタル信号が供給されないため消費電力を減少す
るようにした構成が提案されている。図7、図8は、上
記公報に提案される構成の一例を示す図である。For the purpose of improving the above-mentioned wasteful current consumption in the conventional R-2R type digital / analog converter, for example, Japanese Unexamined Patent Publication No. Hei 4-170112 discloses that the unused R / R type digital / analog converter is used regardless of the level of the digital signal. R-2R digital-to-analog converter (D / A)
As a configuration of the converter, there has been proposed a configuration in which a switch circuit is provided, the digital signal is not used irrespective of the level of the digital signal, and power is reduced because no digital signal is supplied when the digital signal is not used. FIG. 7 and FIG. 8 are diagrams showing an example of the configuration proposed in the above publication.
【0009】図7、及び図8を参照すると、R−2Rラ
ダーに入力される各ビット端のスイッチの前段に、NA
NDゲート(図7参照)あるいはNORゲート(図8参
照)を付加することにより、全ビットを、PD信号によ
り制御し、R−2Rラダー抵抗網に電流が流れないよう
に制御可能としている。Referring to FIG. 7 and FIG. 8, before a switch at each bit end input to the R-2R ladder, an NA is provided.
By adding an ND gate (see FIG. 7) or a NOR gate (see FIG. 8), all bits can be controlled by a PD signal and can be controlled so that no current flows through the R-2R ladder resistor network.
【0010】図7において、ラダーの基準電圧は、第2
の基準電圧VrefU(=VSS)とされており、使用
時には、制御信号PDがLowレベルとされ、制御信号
PDはインバータにて反転されて各NANDゲートの一
端にはHighレベルが入力され、ディジタル入力信号
の各ビットD0からD7のレベルに応じて各NANDゲ
ートの出力が変化し、コンバータ本体でアナログ信号に
変換され、該アナログ信号電圧が出力端DACOUTに
出力される。In FIG. 7, the reference voltage of the ladder is the second voltage.
The reference signal VrefU (= VSS) is used. In use, the control signal PD is set to a low level, the control signal PD is inverted by an inverter, and a high level is input to one end of each NAND gate. The output of each NAND gate changes according to the level of each bit D0 to D7 of the signal, is converted into an analog signal by the converter body, and the analog signal voltage is output to the output terminal DACOUT.
【0011】一方、ディジタルアナログコンバータの非
使用時には、制御信号PDはHighレベルとされ、イ
ンバータにより反転された信号はLowレベルとされ、
各NANDゲートの一の入力端にはLowレベルが入力
され、各NANDゲートの出力は各ビット端D0〜D7
のHigh/Lowにかかわらず常にHighレベルと
なり、インバータINVの出力ノードであるラダーのビ
ット端に加えられる電圧はLowレベルすなわちVSS
(低位側電源電圧)と等しくなるため、ラダー抵抗に電
流が流れることはない。On the other hand, when the digital-to-analog converter is not used, the control signal PD is at a high level, the signal inverted by the inverter is at a low level,
A low level is input to one input terminal of each NAND gate, and the output of each NAND gate is output to each of bit terminals D0 to D7.
Of the ladder, which is the output node of the inverter INV, is at the Low level, that is, VSS.
(Lower side power supply voltage), so that no current flows through the ladder resistor.
【0012】図8では、ラダーの基準電圧が第1の基準
電圧VrefU(=VCC)に変わっていることから、
非使用時には、ラダーのビット端を高位側電源電位VC
Cと同じレベルにするために、NORゲートにより制御
信号PDがHighレベルに設定することにより、ラダ
ー抵抗内の電流を零としている。In FIG. 8, since the reference voltage of the ladder has changed to the first reference voltage VrefU (= VCC),
When not used, the bit end of the ladder is connected to the higher power supply potential VC.
The current in the ladder resistor is set to zero by setting the control signal PD to the high level by the NOR gate in order to make the level the same as C.
【0013】[0013]
【発明が解決しようとする課題】図7及び図8を参照し
て説明した上記従来技術においては、ビット数に応じた
多数のゲートを各々のR−2Rラダー回路に付加する必
要があり、多チャネル構成の場合には、付加ゲート数が
大幅に増えてしまう、という問題点を有している。In the prior art described with reference to FIGS. 7 and 8, a large number of gates corresponding to the number of bits need to be added to each R-2R ladder circuit. In the case of the channel configuration, there is a problem that the number of additional gates is greatly increased.
【0014】また、上記従来技術におけるNANDゲー
トあるいはNORゲートの挿入は、ビット端のトランジ
スタのオン抵抗を考慮し、上位ビットのスイッチにも重
み付けを行ってラダーの比精度を考慮する場合などは、
チップレイアウト的に不適切である。In addition, the insertion of a NAND gate or a NOR gate in the above-described prior art takes into consideration the on-resistance of the transistor at the bit end, weights the switches of the upper bits, and considers the accuracy of the ladder.
Inadequate chip layout.
【0015】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、多出力を備えた
ようなディジタルアナログコンバータや基準電源の消費
電流が大きなラダー抵抗網を備えたディジタルアナログ
コンバータに適用した場合にも、実質的に不要な出力に
おける無駄な消費電流を抑え、スタンバイ時にも基準電
源の低消費電力化を達成するディジタルアナログコンバ
ータを提供することを目的とする。Accordingly, the present invention has been made in view of the above problems, and has as its object to provide a digital / analog converter having multiple outputs and a ladder resistor network which consumes a large amount of current of a reference power supply. It is an object of the present invention to provide a digital-analog converter which suppresses useless current consumption at a substantially unnecessary output even when applied to a digital-analog converter and achieves low power consumption of a reference power supply even during standby.
【0016】[0016]
【課題を解決するための手段】前記目的を達成するた
め、本発明は、R−2Rラダー抵抗網を用いたディジタ
ルアナログコンバータにおいて、前記ラダー抵抗網の各
ビット端に入力されるレベルと、前記ラダー抵抗網が接
続される基準となる電源電圧のレベルと、を等しくする
ように切り替える手段を備えたことを特徴とする。In order to achieve the above object, the present invention relates to a digital-analog converter using an R-2R ladder resistor network, which comprises: A ladder resistor network is provided with means for switching so as to make the level of the power supply voltage serving as a reference to be connected equal.
【0017】また、本発明は、R−2Rラダー抵抗網を
用いたディジタルアナログコンバータにおいて、前記ラ
ダー抵抗網の各ビット端に出力端を接続したインバータ
ゲートの入力端に、ビット信号と、高位側の基準電圧又
は低位側の基準電圧と、を切り替える切替スイッチの出
力端を接続し、リセット時もしくはスタンバイ時に、前
記ラダー抵抗網の基準電圧と前記ラダー抵抗網の各ビッ
ト端の電位が等しくなるように設定される、ことを特徴
とする。Further, according to the present invention, in a digital-to-analog converter using an R-2R ladder resistor network, a bit signal is supplied to an input terminal of an inverter gate having an output terminal connected to each bit terminal of the ladder resistor network. The reference terminal of the ladder resistor network is connected to the output terminal of the changeover switch for switching between the reference voltage of the ladder resistor network and the reference terminal of the ladder resistor network at the time of reset or standby. Is set to
【0018】さらに、本発明は、R−2Rラダー抵抗網
を用いたディジタルアナログコンバータにおいて、前記
ラダー抵抗網の各ビット端に出力端を接続したインバー
タゲートの入力端とビット信号入力端との間にラッチ回
路を挿入し、リセット時もしくはスタンバイ時に前記ラ
ッチ回路の出力を、高電位又は低電位に切り替え、前記
ラダー抵抗網の基準電圧と前記ラダー抵抗網の各ビット
端の電位が等しくなるように設定する、ことを特徴とす
る。Further, the present invention relates to a digital-analog converter using an R-2R ladder resistor network, wherein an input terminal of an inverter gate having an output terminal connected to each bit terminal of the ladder resistor network and a bit signal input terminal. The output of the latch circuit is switched to a high potential or a low potential at the time of reset or standby, so that the reference voltage of the ladder resistor network is equal to the potential of each bit end of the ladder resistor network. Setting.
【0019】[0019]
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、R−2Rラダーのリセット時もしくは任意の出力の
選択、非選択により、ラダー抵抗網に接続される基準電
圧の電圧レベル、及びラダー抵抗網のビット端の電圧レ
ベルを切り替えるスイッチ(図1の12、12−0〜1
2−7)と、この抵抗網を状態に応じて切り替え制御す
る制御回路(図13参照)を備え、ラダー抵抗網のビッ
ト端の電圧レベルとラダー抵抗網に直接接続される基準
電圧レベルとを等しくすることにより、ラダー抵抗網内
の消費電流を零とするよう構成してなるものである。Embodiments of the present invention will be described below. In a preferred embodiment of the present invention, the voltage level of the reference voltage connected to the ladder resistor network and the bit end of the ladder resistor network are determined when the R-2R ladder is reset or when any output is selected or deselected. Switch for switching voltage level (12, 12-0 to 1 in FIG. 1)
2-7), and a control circuit (see FIG. 13) for switching and controlling the resistance network according to the state. The control circuit determines the voltage level at the bit end of the ladder resistance network and the reference voltage level directly connected to the ladder resistance network. By making them equal, the current consumption in the ladder resistor network is made to be zero.
【0020】[0020]
【実施例】上記した実施の形態について更に詳細に説明
すべく、本発明の実施例について以下に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS In order to explain the above-mentioned embodiment in more detail, an embodiment of the present invention will be described below.
【0021】図1は、本発明の一実施例の構成を示す図
である。図1を参照すると、本発明の一実施例は、R−
2Rを用いたディジタルアナログコンバータにおいて、
リセット時又はスタンバイ時、非選択状態時において、
ラダー抵抗での消費電流を抑制するために、インバータ
の入力端を、ディジタル入力信号D0〜D7と、高電位
側基準電圧VrefU、低電位側基準電圧VrefLと
で切り替えるスイッチ回路12−0〜12−7と、基準
電圧レベルの切り替えを可能とするスイッチ回路12
と、これらのスイッチ回路を切り替え制御する制御回路
13と、を備えて構成されている。FIG. 1 is a diagram showing the configuration of one embodiment of the present invention. Referring to FIG. 1, one embodiment of the present invention is an R-
In a digital-to-analog converter using 2R,
At the time of reset or standby, and at the time of non-selection state,
Switch circuits 12-0 to 12- that switch the input terminals of the inverter between digital input signals D0 to D7, a high-potential-side reference voltage VrefU, and a low-potential-side reference voltage VrefL in order to suppress current consumption in the ladder resistor. 7 and a switch circuit 12 enabling switching of the reference voltage level
And a control circuit 13 for switching and controlling these switch circuits.
【0022】ラダー抵抗網のビット端に出力を接続した
インバータゲートINV0〜INV7の入力端には、通
常動作時には、入力されたディジタルデータD0〜D7
が入力され、リセット時、スタンバイ時もしくは非選択
時には、スイッチ12−0〜12−7の切り替えによ
り、全てに第1の基準電圧VrefUレベル又は第2の
基準電圧VrefLレベルが入力される。During normal operation, the input digital data D0 to D7 are connected to the input terminals of the inverter gates INV0 to INV7 whose outputs are connected to the bit terminals of the ladder resistor network.
The first reference voltage VrefU level or the second reference voltage VrefL level is input to all the switches 12-0 to 12-7 at the time of reset, standby, or non-selection.
【0023】このとき、ディジタル入力のビット端11
とラダー抵抗網に接続される基準電圧のレベルが異なる
と、電流を消費してしまうために、スイッチ回路によっ
て、リセット時及びスタンバイ時には、入力の全てのビ
ット端と、ラダー抵抗網に接続される基準電圧のレベル
を、入力されるディジタルコードにより、制御回路13
を介して、互いに等しくするように制御することで、ラ
ダーで消費される不要な電流が抑えられる。例えばラダ
ー抵抗網の基準電圧がVrefUの場合、スタンバイ時
に、ディジタル入力信号D0、D7が“1”、他が
“0”であった場合、スイッチ12−0、スイッチ12
−7を低位側電圧VrefL側に切り替えることによ
り、インバータINV0〜INV7の出力は全てHig
hレベルとなり、インバータINV0〜INV7の出力
電圧とラダー抵抗網の基準電圧VrefUとは等しくな
る。At this time, the bit end 11 of the digital input
When the level of the reference voltage connected to the ladder resistor network is different from that of the ladder resistor network, current is consumed. Therefore, at the time of reset and standby, all the bit ends of the input and the ladder resistor network are connected. The control circuit 13 determines the level of the reference voltage by the input digital code.
, Unnecessary current consumed by the ladder is suppressed. For example, when the reference voltage of the ladder resistor network is VrefU, when the digital input signals D0 and D7 are "1" during standby, and when the others are "0", the switches 12-0 and 12
By switching −7 to the lower voltage VrefL side, the outputs of the inverters INV0 to INV7 are all High.
At this time, the output voltage of the inverters INV0 to INV7 becomes equal to the reference voltage VrefU of the ladder resistor network.
【0024】図2は、本発明の別の実施例の構成を示す
図である。図2において、ラッチ回路24は、不図示の
インタフェースからシリアル又はパラレル入力されるデ
ィジタルコードをラッチし、図2は、8ビット構成の場
合を示している。FIG. 2 is a diagram showing the configuration of another embodiment of the present invention. 2, a latch circuit 24 latches a digital code serially or parallelly input from an interface (not shown), and FIG. 2 shows a case of an 8-bit configuration.
【0025】このラッチ回路24には、インタフェース
からの信号により、リセットがかかり、リセット時に
は、8ビットのデータは全て第1の基準電圧VrefU
又は第2の基準電圧VrefLレベルに固定されること
になる。The latch circuit 24 is reset by a signal from the interface. At the time of reset, all the 8-bit data is converted to the first reference voltage VrefU.
Alternatively, it is fixed at the level of the second reference voltage VrefL.
【0026】スイッチ回路22、スイッチ回路22を制
御する制御回路23により、全出力のリセット状態、及
び不要なR−2R抵抗網の入力レベルのリセット状態に
対して、ラダーへの基準電圧の供給レベルを入力のビッ
ト端と等しくすることにより消費電流を零とする。The switch circuit 22 and the control circuit 23 for controlling the switch circuit 22 control the supply level of the reference voltage to the ladder with respect to the reset state of all outputs and the reset state of the input level of the unnecessary R-2R resistor network. Is made equal to the bit end of the input to reduce the current consumption to zero.
【0027】多出力のディジタルアナログコンバータI
Cは、通常、外部よりのディジタル入力信号をシリアル
又はパラレル入力で受ける。その際、複数ある出力のう
ちどの出力レベルを変化させるかという点から、出力選
択データと、出力レベルデータと、の少なくとも2つの
データによりアナログ出力を得る。Multi-output digital-to-analog converter I
C normally receives an external digital input signal through a serial or parallel input. At this time, an analog output is obtained from at least two data of the output selection data and the output level data in terms of which output level of the plurality of outputs is changed.
【0028】出力選択データは、ラッチ等で受けたのち
に、デコーダ等で、さらに出力のレベルデータを格納す
るラッチを選択し、該ラッチ回路に出力レベルデータを
書き込むのが通常である。Normally, after the output selection data is received by a latch or the like, a latch for storing output level data is selected by a decoder or the like, and the output level data is usually written into the latch circuit.
【0029】上記のような動作において、図2に示した
制御回路23において、選択されていない出力のラダー
抵抗網に対して制御信号を送ることは容易である。In the above operation, it is easy for the control circuit 23 shown in FIG. 2 to send a control signal to a ladder resistance network of an output which is not selected.
【0030】以下のように本発明の実施例においては、
リセット時及び未選択の出力のラダー回路で消費される
電流を零とするために、ラダー回路の基準電源のレベル
をラダー回路のビット端のレベルと等しくすることで実
現している。As described below, in the embodiment of the present invention,
This is realized by making the level of the reference power supply of the ladder circuit equal to the level of the bit end of the ladder circuit in order to reduce the current consumed by the ladder circuit at the reset and the unselected output to zero.
【0031】[0031]
【発明の効果】以上説明したように、本発明によれば、
R−2Rラダーによる多出力のディジタルアナログコン
バータにおいて、リセット状態及び未使用の出力におけ
るラダー抵抗での消費電流の削減を容易に行うことが可
能である。As described above, according to the present invention,
In a multi-output digital-to-analog converter based on the R-2R ladder, it is possible to easily reduce the current consumption of the ladder resistor in the reset state and unused outputs.
【0032】また、本発明によれば、従来技術に比べ、
ゲート数を最も少ない形態で実現することができ、回路
規模を大幅に削減するという効果を有する。Further, according to the present invention, compared with the prior art,
Since the number of gates can be reduced to a minimum, the circuit size can be significantly reduced.
【図1】本発明の一実施例の構成を示す図である。FIG. 1 is a diagram showing a configuration of an embodiment of the present invention.
【図2】本発明の別の実施例の構成を示す図である。FIG. 2 is a diagram showing a configuration of another embodiment of the present invention.
【図3】従来のR−2R型のディジタルアナログコンバ
ータの構成を示す図である。FIG. 3 is a diagram showing a configuration of a conventional R-2R digital-to-analog converter.
【図4】従来のR−2R型のディジタルアナログコンバ
ータの別の構成を示す図である。FIG. 4 is a diagram showing another configuration of a conventional R-2R digital-to-analog converter.
【図5】従来のラダー基準電圧がVrefUの場合のR
−2R型のディジタルアナログコンバータの構成を示す
図である。FIG. 5 illustrates a case where a conventional ladder reference voltage is VrefU.
FIG. 2 is a diagram illustrating a configuration of a −2R type digital / analog converter.
【図6】従来のラダー基準電圧がVrefLの場合のR
−2R型のディジタルアナログコンバータの構成を示す
図である。FIG. 6 shows a case where a conventional ladder reference voltage is VrefL;
FIG. 2 is a diagram illustrating a configuration of a −2R type digital / analog converter.
【図7】特開平4−170112号公報に提案される回
路構成の一例を示す図である。FIG. 7 is a diagram showing an example of a circuit configuration proposed in Japanese Patent Application Laid-Open No. 4-170112.
【図8】特開平4−170112号公報に提案される回
路構成の別の例を示す図である。FIG. 8 is a diagram showing another example of a circuit configuration proposed in Japanese Patent Application Laid-Open No. 4-170112.
11 ビット端スイッチ 12 基準電源スイッチ 13、23 基準電源制御回路 24 ディジタルデータラッチ回路 11 Bit end switch 12 Reference power switch 13, 23 Reference power control circuit 24 Digital data latch circuit
Claims (4)
アナログコンバータにおいて、 前記ラダー抵抗網の各ビット端に入力されるレベルと、
前記ラダー抵抗網が接続される基準となる電源電圧のレ
ベルと、を等しくするように切り替える手段を備えたこ
とを特徴とするディジタルアナログコンバータ。1. A digital-to-analog converter using an R-2R ladder resistor network, comprising: a level input to each bit end of the ladder resistor network;
A digital-to-analog converter, comprising: means for switching so as to equalize a power supply voltage level serving as a reference to which the ladder resistor network is connected.
アナログコンバータにおいて、 前記ラダー抵抗網の各ビット端に出力端を接続したイン
バータゲートの入力端に、ビット信号と、高位側の基準
電圧又は低位側の基準電圧と、を切り替える切替スイッ
チの出力端を接続し、 リセット時もしくはスタンバイ時に、前記ラダー抵抗網
の基準電圧と前記ラダー抵抗網の各ビット端の電位が等
しくなるように設定される、ことを特徴とするディジタ
ルアナログコンバータ。2. A digital-to-analog converter using an R-2R ladder resistor network, wherein a bit signal and a higher-level reference voltage or an input signal are connected to an input terminal of an inverter gate having an output terminal connected to each bit terminal of the ladder resistor network. The output terminal of the changeover switch for switching between the lower reference voltage and the switch is connected. At the time of reset or standby, the reference voltage of the ladder resistor network is set to be equal to the potential of each bit terminal of the ladder resistor network. A digital-to-analog converter characterized by the above-mentioned.
アナログコンバータにおいて、 前記ラダー抵抗網の各ビット端に出力端を接続したイン
バータゲートの入力端とビット信号入力端との間にラッ
チ回路を挿入し、 リセット時もしくはスタンバイ時に前記ラッチ回路の出
力を、高電位又は低電位に切り替え、前記ラダー抵抗網
の基準電圧と前記ラダー抵抗網の各ビット端の電位が等
しくなるように設定する、ことを特徴とするディジタル
アナログコンバータ。3. A digital / analog converter using an R-2R ladder resistor network, wherein a latch circuit is provided between an input terminal of an inverter gate having an output terminal connected to each bit terminal of the ladder resistor network and a bit signal input terminal. Inserting, at the time of reset or standby, switching the output of the latch circuit to a high potential or a low potential, and setting the reference voltage of the ladder resistor network to be equal to the potential of each bit end of the ladder resistor network. A digital-to-analog converter characterized by the following.
ィジタルアナログコンバータにおいて、 アナログ出力を要求するようなディジタル入力が与えら
れない限りにおいて、前記ラダー抵抗網の各ビット端に
入力されるレベルと、前記ラダー抵抗網が接続される基
準電源電圧のレベルを等しくするスイッチ部と、 前記スイッチ部を制御する制御回路と、 を備えたことを特徴とするディジタルアナログコンバー
タ。4. A digital-to-analog converter using a plurality of R-2R ladder resistor networks, unless a digital input requesting an analog output is provided, input to each bit end of the ladder resistor network. A digital-to-analog converter comprising: a switch unit for making a level equal to a level of a reference power supply voltage to which the ladder resistor network is connected; and a control circuit for controlling the switch unit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32788496A JPH10154937A (en) | 1996-11-22 | 1996-11-22 | Digital-analog converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32788496A JPH10154937A (en) | 1996-11-22 | 1996-11-22 | Digital-analog converter |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10154937A true JPH10154937A (en) | 1998-06-09 |
Family
ID=18204063
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32788496A Pending JPH10154937A (en) | 1996-11-22 | 1996-11-22 | Digital-analog converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10154937A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006005675A (en) * | 2004-06-17 | 2006-01-05 | Fujitsu Ltd | Digital-to-analog converting circuit |
KR100625752B1 (en) * | 1999-05-13 | 2006-09-20 | 후지쯔 가부시끼가이샤 | Voltage generating circuit and d/a converter |
-
1996
- 1996-11-22 JP JP32788496A patent/JPH10154937A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100625752B1 (en) * | 1999-05-13 | 2006-09-20 | 후지쯔 가부시끼가이샤 | Voltage generating circuit and d/a converter |
JP2006005675A (en) * | 2004-06-17 | 2006-01-05 | Fujitsu Ltd | Digital-to-analog converting circuit |
US7109903B2 (en) | 2004-06-17 | 2006-09-19 | Fujitsu Limited | Digital-analog converter circuit |
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