JP3128477B2 - Voltage divider circuit - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路に
形成される電圧分割回路に係り、特に抵抗ストリングを
用いた電圧分割回路に関するもので、例えば各種電子機
器に用いられるＡＤ変換器やＤＡ変換器やアナログ回路
において基準電圧と接地電圧との間の中間電圧を生成す
るために使用される。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage division circuit formed on a semiconductor integrated circuit, and more particularly to a voltage division circuit using a resistor string, for example, an AD converter or a DA converter used for various electronic devices. It is used to generate an intermediate voltage between a reference voltage and a ground voltage in a circuit or an analog circuit.
【０００２】[0002]
【従来の技術】図４は、従来の抵抗ストリングを用いた
電圧分割回路の一例を示している。この電圧分割回路に
おいて、抵抗ストリング１０は、基準電圧Ｖref ノード
と接地電圧Ｖssノードとの間にそれぞれの抵抗値が等し
い２n（ｎ≧１）個の抵抗素子Ｒが直列に接続されたも
のであり、各直列接続点（２n−１個の電圧分割点）に
一定間隔で順次大きくなる分割電圧（基準電圧Ｖref と
接地電圧Ｖssとの間の中間電圧）が生成される。2. Description of the Related Art FIG. 4 shows an example of a conventional voltage dividing circuit using a resistor string. In this voltage dividing circuit, the resistor string 10 is configured such that 2 n (n ≧ 1) resistance elements R having the same resistance value are connected in series between a reference voltage Vref node and a ground voltage Vss node. In addition, a divided voltage (an intermediate voltage between the reference voltage Vref and the ground voltage Vss) is generated at each of the series connection points (2 n -1 voltage division points) at a certain interval.
【０００３】選択回路４１は、上記抵抗ストリング１０
の各抵抗素子Ｒの接地電圧ノード側の各一端の電圧（０
Ｖまたは２n−１個の分割電圧）を選択的に取り出すも
のであり、上記各抵抗素子Ｒの各一端に対応して各一端
が接続され、各他端が電圧出力端２０に共通に接続され
てなる複数（２n個）のスイッチ回路が用いられてい
る。The selection circuit 41 includes the resistor string 10
Of each end of each resistance element R on the ground voltage node side (0
V or 2 n -1 divided voltages), one end of which is connected to one end of each of the resistance elements R, and the other end of which is commonly connected to the voltage output terminal 20. A plurality of (2 n ) switch circuits are used.
【０００４】上記複数のスイッチ回路は、電圧分割制御
用のデジタル信号入力（例えばｎビットのバイナリコー
ド信号Ａｎ-1〜Ａ０）が論理回路（デコーダ回路）４２
により処理（デコード）された出力により択一的にオン
状態に制御される。In the plurality of switch circuits, a digital signal input for voltage division control (for example, n-bit binary code signals An-1 to A0) is supplied to a logic circuit (decoder circuit) 42.
Are selectively turned on by the output processed (decoded).
【０００５】これにより、上記デジタル信号入力の最小
値（０）〜最大値（２n−１）に応じて、接地電圧Ｖss
〜基準電圧Ｖref ×（２n−１）／２nの範囲内でデジタ
ル信号入力のＬＳＢ（最小重みビット）に対応する出力
電圧（基準電圧Ｖref ／２n）を単位として順次大きく
なる電圧が選択されて出力される。Thus, the ground voltage Vss is set according to the minimum value (0) to the maximum value (2 n -1) of the digital signal input.
A voltage which sequentially increases in units of an output voltage (reference voltage Vref / 2 n ) corresponding to the LSB (minimum weight bit) of the digital signal input within a range of ~ reference voltage Vref × (2 n -1) / 2 n is selected. Is output.
【０００６】しかし、上記構成の電圧分割回路において
得られる分割電圧は、基準電圧Ｖref と接地電圧Ｖssと
の間がＶref ／２n単位で２n−１個に分割された値のい
ずれかであり、上記構成の電圧分割回路をｎビットデジ
タル信号用の専用回路としてだけでなく、ｍ（ｍ＜ｎ）
ビット信号用の電圧分割回路として例えば時分割で切り
換え使用することを考えた場合には、次に述べるような
問題が生じる。However, the divided voltage obtained in the voltage dividing circuit having the above configuration is one of values obtained by dividing the reference voltage Vref and the ground voltage Vss into 2 n -1 units in units of Vref / 2n . , Not only the voltage dividing circuit having the above configuration as a dedicated circuit for an n-bit digital signal, but also m (m <n)
For example, when a voltage division circuit for a bit signal is switched and used in a time division manner, the following problem occurs.
【０００７】即ち、ｎビット信号入力時には、デコード
回路４２のｎ個のアドレス入力端子にｎビットの信号入
力を対応して供給し、ｍビット信号入力時にはデコード
回路４２のｎ個のアドレス入力端子のうちの上位ｍ個の
アドレス入力端子にｎビットの信号入力を対応して供給
するように、アドレス接続切換回路（アドレスマップ切
換回路）を付加する必要が生じるので、回路構成が複雑
化する。That is, when an n-bit signal is input, an n-bit signal input is supplied to the n address input terminals of the decode circuit 42, and when an m-bit signal is input, the n address input terminals of the decode circuit 42 are supplied. Since it is necessary to add an address connection switching circuit (address map switching circuit) so as to supply an n-bit signal input to the upper m address input terminals correspondingly, the circuit configuration becomes complicated.
【０００８】あるいは、ｎビット信号入力時には、デコ
ード回路４２の２n個の出力信号を選択回路４１の２n個
のスイッチ回路に対応して供給し、ｍビット信号入力時
には、デコード回路４２の２m個の出力信号を選択回路
４１の２n個のスイッチ回路の配列内の１個おきの半分
のスイッチ回路に対応して供給するように、スイッチ接
続切換回路を付加する必要が生じるので、回路構成が複
雑化する。Alternatively, when an n-bit signal is input, 2 n output signals of the decode circuit 42 are supplied corresponding to 2 n switch circuits of the selection circuit 41, and when an m-bit signal is input, 2 n output signals of the decode circuit 42 are supplied. Since it is necessary to add a switch connection switching circuit so as to supply m output signals corresponding to every other half switch circuit in the array of 2 n switch circuits of the selection circuit 41, The configuration becomes complicated.
【０００９】[0009]
【発明が解決しようとする課題】上記したように従来の
電圧分割回路は、電圧分割制御用のデジタル信号入力の
うちの可変ビット数が異なる２つの動作モードに対応し
て切り換え使用する場合に、デジタル信号入力とデコー
ド回路のアドレス入力との対応関係とかデコード回路の
出力信号と、電圧選択用スイッチ回路との対応関係を切
り換えるための接続切換回路を付加する必要が生じるの
で、回路構成が複雑化するという問題があった。As described above, the conventional voltage dividing circuit can be used for switching between two digital signal inputs for voltage dividing control in accordance with two operation modes having different variable bits. The circuit configuration becomes complicated because it is necessary to add a connection switching circuit for switching the correspondence between the digital signal input and the address input of the decoding circuit or the correspondence between the output signal of the decoding circuit and the voltage selection switch circuit. There was a problem of doing.
【００１０】本発明は上記の問題点を解決すべくなされ
たもので、電圧分割制御用のデジタル信号入力のうちの
可変ビット数が異なる２つの動作モードに対応して切り
換え使用する場合でも、回路構成の複雑化をまねかなく
て済む電圧分割回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problem. Even when the switching is performed in accordance with two operation modes in which the number of variable bits of the digital signal input for voltage division control is different, the circuit is used. It is an object of the present invention to provide a voltage division circuit that does not require complicated configuration.
【００１１】[0011]
【課題を解決するための手段】本発明の電圧分割回路
は、基準電圧ノードと接地電圧ノードとの間にそれぞれ
の抵抗値が等しい複数個の抵抗素子が直列に接続された
抵抗ストリングと、電圧分割制御用のデジタル信号入力
の全ビットが変化可能な第１の動作モードにおいては上
記デジタル信号入力の内容に応じて上記抵抗ストリング
の各抵抗素子の接地電圧ノード側の各一端の電圧を選択
的に取り出し、上記デジタル信号入力のうちの一部の下
位ビットが変化可能な第２の動作モードにおいては、前
記抵抗ストリングの中間点を所定の電圧ノードに接続し
た状態で上記下位ビットの内容に応じて上記抵抗ストリ
ングの中間点から基準電圧ノードまでの間の各抵抗素子
の接地電圧ノード側の各一端の電圧を選択的に取り出す
制御回路とを具備することを特徴とする。According to the present invention, there is provided a voltage dividing circuit comprising: a resistor string in which a plurality of resistance elements having the same resistance values are connected in series between a reference voltage node and a ground voltage node; In the first operation mode in which all the bits of the digital signal input for division control can be changed, the voltage at each end of the resistor string on the ground voltage node side is selectively selected according to the content of the digital signal input. In the second operation mode in which some of the lower bits of the digital signal input can be changed, according to the contents of the lower bits while the intermediate point of the resistor string is connected to a predetermined voltage node. And a control circuit for selectively taking out the voltage of each end of each resistance element on the ground voltage node side from the intermediate point of the resistance string to the reference voltage node. It is characterized in.
【００１２】[0012]
【発明の実施の形態】本発明の電圧分割回路において
は、電圧分割制御用のデジタル信号入力の全ビットが変
化可能な第１の動作モードにおいては、抵抗ストリング
の各抵抗素子の接地電圧ノード側の各一端の電圧を選択
的に取り出すことにより、全ビット用の電圧分割出力動
作が可能である。DESCRIPTION OF THE PREFERRED EMBODIMENTS In a voltage division circuit according to the present invention, in a first operation mode in which all bits of a digital signal input for voltage division control can be changed, a ground voltage node side of each resistance element of a resistance string is used. The voltage division output operation for all bits can be performed by selectively taking out the voltage at each end of each bit.
【００１３】これに対して、デジタル信号入力のうちの
一部の下位ビットが変化可能な第２の動作モードにおい
ては、抵抗ストリングの中間点を所定の電圧ノードに接
続した状態で下位ビットの内容に応じて抵抗ストリング
の中間点から基準電圧ノードまでの間の各抵抗素子の接
地電圧ノード側の各一端の電圧を選択的に取り出すこと
により、下位ビット用の電圧分割出力動作が可能であ
る。On the other hand, in the second operation mode in which some of the lower bits of the digital signal input can be changed, the contents of the lower bits are connected with the middle point of the resistor string connected to a predetermined voltage node. By selectively taking out the voltage at one end of each resistance element on the ground voltage node side from the middle point of the resistor string to the reference voltage node in accordance with the above, a voltage division output operation for lower bits can be performed.
【００１４】従って、電圧分割制御用のデジタル信号入
力のうちの可変ビット数が異なる２つの動作モードに対
応して切り換え使用する場合でも、デジタル信号入力と
デコード回路のアドレス入力との対応関係とかデコード
回路の出力信号と電圧選択用スイッチ回路との対応関係
を切り換える必要がなく、回路構成の複雑化を招かなく
て済む。Therefore, even when switching is performed in accordance with two operation modes in which the number of variable bits of the digital signal input for voltage division control is different, the correspondence between the digital signal input and the address input of the decoding circuit or the decoding operation is not performed. There is no need to switch the correspondence between the output signal of the circuit and the switch circuit for voltage selection, so that the circuit configuration does not become complicated.
【００１５】以下、図面を参照して本発明の実施の形態
を詳細に説明する。図１および図２は、本発明の電圧分
割回路の第１の実施の形態を使用したＤＡ変換器のブロ
ック構成および回路構成の一例を示している。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. 1 and 2 show an example of a block configuration and a circuit configuration of a DA converter using the first embodiment of the voltage division circuit of the present invention.
【００１６】図１および図２において、抵抗ストリング
１０は、基準電圧Ｖref ノードと接地電圧Ｖssノードと
の間にそれぞれ等しい抵抗値Ｒを有する２n（ｎ≧１、
本例ではｎ＝３）個の抵抗素子Ｒ１〜Ｒ８が直列に接続
されている。ここで、上記抵抗ストリング１０を２等分
した中間点Ｃから基準電圧ノードまでの間の２n／２個
の抵抗素子Ｒ１〜Ｒ４を第１の抵抗ストリング１０ａ、
上記中間点Ｃから接地電圧ノードまでの間の２n／２個
の抵抗素子Ｒ５〜Ｒ８を第２の抵抗ストリング１０ｂと
称する。In FIG. 1 and FIG. 2, the resistor string 10 has a resistance value R between the reference voltage Vref node and the ground voltage Vss node that is equal to 2 n (n ≧ 1,
In this example, n = 3) resistance elements R1 to R8 are connected in series. Here, 2 n / 2 resistor elements R1 to R4 between the midpoint C where the resistor string 10 is bisected and the reference voltage node are connected to the first resistor string 10a,
The 2 n / 2 resistor elements R5 to R8 between the intermediate point C and the ground voltage node are referred to as a second resistor string 10b.
【００１７】動作モード切換用スイッチ回路１１は、上
記抵抗ストリング１０の中間点ＣとＶssノードとの間に
接続され、電圧分割制御用のデジタル信号入力のうちの
可変ビット数が異なる２つの動作モードに応じてオン／
オフ状態が制御されるものであり、例えばＣＭＯＳトラ
ンスファゲートからなる。The operation mode switching switch circuit 11 is connected between the intermediate point C of the resistor string 10 and the Vss node, and has two operation modes in which the number of variable bits of the digital signal input for voltage division control is different. ON / depending on
The off state is controlled, and is composed of, for example, a CMOS transfer gate.
【００１８】上記２つの動作モードとしては、本例で
は、３ビットのデジタル信号入力Ａ２〜Ａ０の全ビット
が変化する全ビット（３ビット）可変モードと、上記デ
ジタル信号入力Ａ２〜Ａ０のうちのＭＳＢ以外の下位ビ
ットのみが変化する下位ビット（２ビット）可変モード
とを示す。In the present embodiment, the two operation modes include an all-bit (3-bit) variable mode in which all the bits of the 3-bit digital signal inputs A2 to A0 change, and a mode of the digital signal inputs A2 to A0. A lower bit (2-bit) variable mode in which only lower bits other than the MSB change.
【００１９】動作モード制御回路１２は、前記２つの動
作モードを選択指定する動作モード切換信号に応じて
（例えば１ビットの動作モード切換信号の論理レベルに
応じて）制御され、可変ビット数の大小に対応して、つ
まり、全ビット可変モード／下位ビット可変モードに対
応して前記動作モード切換用スイッチ回路１１をオフ／
オン状態にスイッチ制御する論理回路からなり、例えば
インバータ回路１２ａが用いられている。The operation mode control circuit 12 is controlled in accordance with an operation mode switching signal for selecting and specifying the two operation modes (for example, in accordance with the logical level of the 1-bit operation mode switching signal), and the magnitude of the variable number of bits is controlled. In other words, that is, the operation mode switching switch circuit 11 is turned off /
It is composed of a logic circuit that performs switch control to an ON state, and uses, for example, an inverter circuit 12a.
【００２０】第１の選択回路１３は、前記第１の抵抗ス
トリング１０ａの各抵抗素子Ｒ１〜Ｒ４の接地電圧ノー
ド側の各一端の電圧を一斉に取り出すか否かを選択する
ものであり、複数のスイッチ回路（例えばＣＭＯＳトラ
ンスファゲート）で構成されている。The first selection circuit 13 selects whether or not to simultaneously extract voltages at one ends of the resistance elements R1 to R4 on the ground voltage node side of the first resistance string 10a. (For example, CMOS transfer gate).
【００２１】第２の選択回路１４は、前記第２の抵抗ス
トリング１０ｂの各抵抗素子Ｒ５〜Ｒ８の接地電圧ノー
ド側の各一端の電圧を一斉に取り出すか否かを選択する
ものであり、複数のスイッチ回路（例えばＣＭＯＳトラ
ンスファゲート）で構成されている。The second selection circuit 14 selects whether or not to simultaneously extract voltages at one ends of the resistance elements R5 to R8 of the second resistance string 10b on the side of the ground voltage node. (For example, CMOS transfer gate).
【００２２】第３の選択回路１５は、上記第１の選択回
路１３の複数の出力および第２の選択回路１４の複数の
出力から１つの出力を択一的に電圧出力端子２０に取り
出すものであり、複数のスイッチ回路（例えばＣＭＯＳ
トランスファゲート）からなる。The third selection circuit 15 selectively takes out one output from the plurality of outputs of the first selection circuit 13 and the plurality of outputs of the second selection circuit 14 to the voltage output terminal 20. Yes, multiple switch circuits (eg, CMOS
Transfer gate).
【００２３】第１の論理回路１６は、前記デジタル信号
入力Ａ２〜Ａ０のＭＳＢ（本例ではビットＡ２）の論理
レベルの“１”／“０”状態に対応して前記第１の選択
回路１３／第２の選択回路１４を選択的にオンする（つ
まり、第１の抵抗ストリング１０ａの複数点の出力電圧
または第２の抵抗ストリング１０ｂの複数点の出力電圧
を取り出す）ように制御するものである。The first logic circuit 16 responds to the "1" / "0" state of the logic level of the MSB (bit A2 in this example) of the digital signal inputs A2 to A0. / Control to selectively turn on the second selection circuit 14 (that is, to take out the output voltage at a plurality of points of the first resistor string 10a or the output voltage at a plurality of points of the second resistor string 10b). is there.
【００２４】この第１の論理回路１６は、例えば上記Ｍ
ＳＢ信号およびそれをインバータ回路１６ａにより反転
した信号により前記第１の選択回路１３／第２の選択回
路１４の各トランスファゲートをスイッチ制御するよう
に構成されている。The first logic circuit 16 is, for example,
Each transfer gate of the first selection circuit 13 / second selection circuit 14 is switch-controlled by an SB signal and a signal inverted by the inverter circuit 16a.
【００２５】なお、上記デジタル信号入力Ａ２〜Ａ０の
ＭＳＢは、前記した全ビット（３ビット）可変モードで
は入力内容に応じて“０”、“１”に変化するが、前記
した下位ビット（２ビット）可変モードでは、前記第３
の選択回路１５が常に第１の選択回路１３の出力を選択
するための論理レベル（本例では“１”）に固定され
る。The MSBs of the digital signal inputs A2 to A0 change to "0" and "1" in accordance with the input contents in the all-bit (3-bit) variable mode. Bit) In the variable mode, the third
Is always fixed to the logic level (“1” in this example) for selecting the output of the first selection circuit 13.
【００２６】第２の論理回路１７は、前記デジタル信号
入力Ａ２〜Ａ０のＭＳＢ以外の下位ビットＡ１、Ａ０の
内容に対応して前記第３の選択回路１５の各トランスフ
ァゲートを選択的にオンする（つまり、第１の抵抗スト
リング１０ａの複数点の出力電圧のうちの１つまたは第
２の抵抗ストリング１０ｂの複数点の出力電圧のうちの
１つを取り出す）ように制御するものである。The second logic circuit 17 selectively turns on each transfer gate of the third selection circuit 15 in accordance with the contents of the lower bits A1 and A0 other than the MSB of the digital signal inputs A2 to A0. (That is, one of the output voltages of the plurality of points of the first resistor string 10a or one of the output voltages of the plurality of points of the second resistor string 10b is taken out).
【００２７】この第２の論理回路１７は、前記下位ビッ
トＡ１、Ａ０およびそれらがインバータ回路１７ａによ
り反転された信号をナンド回路１７ｂ群からなるデコー
ド回路によりデコードし、このデコード出力およびそれ
らをインバータ回路１７ｃにより反転した信号により前
記第３の選択回路１５の各トランスファゲートを択一的
にオン状態に制御するように構成されている。The second logic circuit 17 decodes the lower bits A1 and A0 and signals obtained by inverting the lower bits A1 and A0 by an inverter circuit 17a by a decode circuit comprising a group of NAND circuits 17b. Each transfer gate of the third selection circuit 15 is controlled to be selectively turned on by a signal inverted by 17c.
【００２８】次に、上記構成の電圧分割回路の動作を説
明する。全ビット（３ビット）可変モード時において
は、動作モード切換用スイッチ回路１１がオフ状態に制
御されるので、第１の抵抗ストリング１０ａと第２の抵
抗ストリング１０ｂとを含む抵抗ストリング１０全体に
おける２n−１個の直列接続点（電圧分割点）に一定間
隔で順次大きくなる分割電圧（基準電圧Ｖref と接地電
圧Ｖssとの間の中間電圧）が生成される。Next, the operation of the voltage dividing circuit having the above configuration will be described. In the all-bit (3-bit) variable mode, the operation mode switching switch circuit 11 is controlled to be in the off state, so that the operation of the entire resistor string 10 including the first resistor string 10a and the second resistor string 10b is performed. Divided voltages (intermediate voltages between the reference voltage Vref and the ground voltage Vss) are generated at the ( n- 1) series connection points (voltage division points) at regular intervals.
【００２９】この時、第１の論理回路１６は、３ビット
のデジタル信号入力Ａ２〜Ａ０のＭＳＢであるＡ２の論
理レベルの“１”／“０”状態に対応して、第１の抵抗
ストリング１０ａの複数点の出力電圧または第２の抵抗
ストリング１０ｂの複数点の出力電圧を選択する。さら
に、第２の論理回路１７は、デジタル信号入力Ａ２〜Ａ
０のＭＳＢ以外の下位ビットＡ１、Ａ０の内容に対応し
て、第１の抵抗ストリング１０ａの複数点の出力電圧の
うちの１つまたは第２の抵抗ストリング１０ｂの複数点
の出力電圧のうちの１つを取り出す。At this time, the first logic circuit 16 responds to the "1" / "0" state of the logic level of A2, which is the MSB of the 3-bit digital signal inputs A2 to A0, by the first resistor string. The output voltage at a plurality of points of the 10a or the output voltage at a plurality of points of the second resistor string 10b is selected. Further, the second logic circuit 17 has digital signal inputs A2 to A
In response to the contents of the lower bits A1 and A0 other than the MSB of 0, one of the output voltages at a plurality of points of the first resistor string 10a or the output voltage at a plurality of points of the second resistor string 10b. Take out one.
【００３０】従って、抵抗ストリング１０の各抵抗素子
Ｒ１〜Ｒ８の接地電圧ノード側の各一端の電圧である０
Ｖまたは（２n−１）個の分割電圧が３ビットのデジタ
ル信号入力Ａ２〜Ａ０の変化に応じて択一的に電圧出力
端２０に取り出される。Therefore, the voltage of one end of each of the resistance elements R1 to R8 of the resistance string 10 on the ground voltage node side is 0.
V or (2 n -1) divided voltages are selectively output to the voltage output terminal 20 in response to changes in the 3-bit digital signal inputs A2 to A0.
【００３１】これに対して、下位ビット（２ビット）可
変モード時においては、動作モード切換用スイッチ回路
１１がオン状態に制御されるので、第２の抵抗ストリン
グ１０ｂにおける各直列接続点は接地電圧Ｖssになり、
第１の抵抗ストリング１０ａにおける（２n−１）／２
個の直列接続点（電圧分割点）に一定間隔で順次大きく
なる分割電圧（基準電圧Ｖref と接地電圧Ｖssとの間の
中間電圧）が生成される。On the other hand, in the lower bit (2-bit) variable mode, the operation mode switching switch circuit 11 is controlled to be in the ON state, so that each series connection point in the second resistor string 10b is connected to the ground voltage. Vss,
(2 n -1) / 2 in the first resistor string 10a
Divided voltages (intermediate voltages between the reference voltage Vref and the ground voltage Vss) are generated at the serial connection points (voltage division points) at regular intervals.
【００３２】この時、３ビットのデジタル信号入力Ａ２
〜Ａ０のＭＳＢであるＡ２の論理レベルが“１”に固定
されているので、第１の論理回路１６は、第１の抵抗ス
トリング１０ａの複数点の出力電圧を選択する。さら
に、第２の論理回路１７は、デジタル信号入力Ａ２〜Ａ
０のＭＳＢ以外の下位ビットＡ１、Ａ０の内容に対応し
て第１の抵抗ストリング１０ａの複数点の出力電圧のう
ちの１つを取り出す。At this time, a 3-bit digital signal input A2
Since the logic level of A2, which is the MSB of .about.A0, is fixed at "1", the first logic circuit 16 selects the output voltages at a plurality of points of the first resistor string 10a. Further, the second logic circuit 17 has digital signal inputs A2 to A
One of the output voltages at a plurality of points of the first resistor string 10a is extracted in accordance with the contents of the lower bits A1 and A0 other than the 0 MSB.
【００３３】従って、第１の抵抗ストリング１０ａの各
抵抗素子Ｒ１〜Ｒ４の接地電圧ノード側の各一端の電圧
である０Ｖまたは（２n−１）／２個の分割電圧が３ビ
ットのデジタル信号入力Ａ２〜Ａ０のうちの下位ビット
（２ビット）の変化に応じて択一的に電圧出力端２０に
取り出される。Therefore, 0V or (2 n -1) / 2 divided voltages, which are voltages at each end of each of the resistance elements R1 to R4 of the first resistance string 10a on the ground voltage node side, are 3-bit digital signals. It is selectively taken out to the voltage output terminal 20 according to the change of the lower bits (2 bits) of the inputs A2 to A0.
【００３４】即ち、上記第１の実施の形態における電圧
分割回路においては、電圧分割制御用のデジタル信号入
力Ａ２〜Ａ０の全ビットが変化可能な第１の動作モード
においては、抵抗ストリング１０の各抵抗素子Ｒ１〜Ｒ
８の接地電圧ノード側の各一端の電圧を選択的に取り出
すことにより、全ビット用の電圧分割出力動作が可能で
ある。That is, in the voltage division circuit according to the first embodiment, in the first operation mode in which all bits of the voltage division control digital signal inputs A2 to A0 can be changed, each of the resistance strings 10 Resistance elements R1 to R
By selectively taking out the voltage at each one end on the ground voltage node 8 side, a voltage division output operation for all bits can be performed.
【００３５】これに対して、デジタル信号入力Ａ２〜Ａ
０のうちの一部の下位ビットが変化可能な第２の動作モ
ードにおいては、抵抗ストリング１０の中間点Ｃを所定
の電圧ノードに接続した状態で下位ビットの内容に応じ
て抵抗ストリング１０の中間点から基準電圧ノードまで
の間の各抵抗素子Ｒ１〜Ｒ４の接地電圧ノード側の各一
端の電圧を選択的に取り出すことにより、下位ビット用
の電圧分割出力動作が可能である。On the other hand, digital signal inputs A2 to A
In the second operation mode in which some lower bits of 0 can be changed, the intermediate point C of the resistor string 10 is connected to a predetermined voltage node and the middle of the resistor string 10 is changed according to the contents of the lower bit. By selectively taking out the voltage at one end of each of the resistance elements R1 to R4 on the ground voltage node side from the point to the reference voltage node, a voltage division output operation for lower bits can be performed.
【００３６】従って、上記第１の実施の形態における電
圧分割回路によれば、電圧分割制御用のデジタル信号入
力のうちの可変ビット数が異なる２つの動作モードに対
応して切り換え使用する場合でも、デジタル信号入力と
デコード回路のアドレス入力との対応関係とかデコード
回路の出力信号と電圧選択用スイッチ回路との対応関係
を切り換える必要がなく、回路構成の複雑化を招かなく
て済む。Therefore, according to the voltage dividing circuit of the first embodiment, even when switching is performed in accordance with two operation modes in which the number of variable bits of the digital signal input for voltage division control is different, There is no need to switch the correspondence between the digital signal input and the address input of the decode circuit, or the correspondence between the output signal of the decode circuit and the voltage selection switch circuit, so that the circuit configuration does not become complicated.
【００３７】なお、本発明においては、電圧分割制御用
のデジタル信号入力の全ビットが変化可能な第１の動作
モードにおいては上記デジタル信号入力の内容に応じて
抵抗ストリングの各抵抗素子の接地電圧ノード側の各一
端の電圧を選択的に取り出し、上記デジタル信号入力の
うちの一部の下位ビットが変化可能な第２の動作モード
においては、前記抵抗ストリングの中間点を所定の電圧
ノードに接続した状態で上記下位ビットの内容に応じて
上記抵抗ストリングの中間点から基準電圧ノードまでの
間の各抵抗素子の接地電圧ノード側の各一端の電圧を選
択的に取り出すよう制御回路を具備すればよく、この制
御回路は上記第１の実施の形態に限定されるものではな
く、種々の変形実施が可能である。In the present invention, in the first operation mode in which all bits of the digital signal input for voltage division control can be changed, the ground voltage of each resistance element of the resistor string is changed according to the content of the digital signal input. In the second operation mode in which the voltage of one end on the node side can be selectively extracted and a part of the lower bits of the digital signal input can be changed, the intermediate point of the resistor string is connected to a predetermined voltage node. In this state, a control circuit is provided so as to selectively take out the voltage at one end of each resistance element on the ground voltage node side from the intermediate point of the resistor string to the reference voltage node in accordance with the contents of the lower bits. Often, this control circuit is not limited to the first embodiment, and various modifications can be made.
【００３８】即ち、例えば図３中に示す制御回路は、第
１の抵抗ストリング１０ａの各抵抗素子Ｒ１〜Ｒ４の接
地電圧ノード側の各一端の電圧を択一的に取り出す複数
のスイッチ回路３１からなる第１の選択回路と、第２の
抵抗ストリング１０ｂの各抵抗素子Ｒ５〜Ｒ８の接地電
圧ノード側の各一端の電圧を択一的に取り出す複数のス
イッチ回路３２からなる第２の選択回路と、前記第１の
選択回路の出力と第２の選択回路の出力とを選択的に電
圧出力端子２０に取り出す複数のスイッチ回路３３から
なる第３の選択回路と、デジタル信号入力のＭＳＢ以外
の下位ビットＡ１、Ａ０の内容に対応して前記第１の選
択回路の複数のスイッチ回路３１および第２の選択回路
の複数のスイッチ回路３２をそれぞれ択一的にオン状態
に制御する論理回路１７とを具備し、上記デジタル信号
入力のＭＳＢ（Ａ２ビット）の論理レベルに対応して前
記第１の選択回路／第２の選択回路の出力を選択的に取
り出すように制御する。なお、図３中、図１中と同一部
分には同一符号を付している。That is, for example, the control circuit shown in FIG. 3 includes a plurality of switch circuits 31 for selectively taking out the voltages at one ends of the resistance elements R1 to R4 of the first resistance string 10a on the ground voltage node side. A first selection circuit, and a second selection circuit including a plurality of switch circuits 32 for selectively taking out voltages at respective one ends of the resistance elements R5 to R8 of the second resistance string 10b on the ground voltage node side. A third selection circuit comprising a plurality of switch circuits 33 for selectively taking out the output of the first selection circuit and the output of the second selection circuit to the voltage output terminal 20; A logic circuit for selectively controlling the plurality of switch circuits 31 of the first selection circuit and the plurality of switch circuits 32 of the second selection circuit to an ON state in accordance with the contents of the bits A1 and A0. ; And a 17, and controls to retrieve the output selectively the logic level corresponding to the first selection circuit / second selection circuit of the digital signal input MSB (A2 bits). In FIG. 3, the same parts as those in FIG. 1 are denoted by the same reference numerals.
【００３９】[0039]
【発明の効果】上述したように本発明の電圧分割回路に
よれば、電圧分割制御用のデジタル信号入力のうちの可
変ビット数が異なる２つの動作モードに対応して切り換
え使用する場合でも、デジタル信号入力とデコード回路
のアドレス入力との対応関係とかデコード回路の出力信
号と電圧選択用スイッチ回路との対応関係を切り換える
必要がなく、回路構成の複雑化を招かなくて済む。As described above, according to the voltage dividing circuit of the present invention, even when the digital signal input for voltage division control is switched and used in accordance with two operation modes in which the number of variable bits is different from each other, the digital signal can be used. There is no need to switch the correspondence between the signal input and the address input of the decoding circuit or the correspondence between the output signal of the decoding circuit and the voltage selection switch circuit, and the circuit configuration does not become complicated.
【図１】本発明の電圧分割回路の第１実施例を用いたＤ
Ａ変換器を示すブロック図。FIG. 1 is a block diagram of a D using a first embodiment of a voltage dividing circuit according to the present invention;
FIG. 2 is a block diagram showing an A converter.
【図２】図１の電圧分割回路の一具体例を示す回路図。FIG. 2 is a circuit diagram showing a specific example of the voltage division circuit of FIG.
【図３】本発明の電圧分割回路の第２実施例を用いたＤ
Ａ変換器を示すブロック図。FIG. 3 is a circuit diagram of a voltage dividing circuit according to a second embodiment of the present invention;
FIG. 2 is a block diagram showing an A converter.
【図４】半導体集積回路に形成された従来の電圧分割回
路の一例を示す回路図。FIG. 4 is a circuit diagram showing an example of a conventional voltage dividing circuit formed in a semiconductor integrated circuit.
１０…抵抗ストリング、 Ｒ１〜Ｒ８…抵抗素子、 Ｃ…抵抗ストリングの中間点、 １０ａ…第１の抵抗ストリング、 １０ｂ…第２の抵抗ストリング、 １１…動作モード切換用スイッチ回路、 １２…動作モード制御回路、 １３…第１の選択回路、 １４…第２の選択回路、 １５…第３の選択回路、 １６…第１の論理回路、 １７…第２の論理回路、 ２０…電圧出力端、 Ａ２〜Ａ０…デジタル信号入力。 Reference Signs List 10: resistor string, R1 to R8: resistor element, C: midpoint of resistor string, 10a: first resistor string, 10b: second resistor string, 11: switch circuit for operation mode switching, 12: operation mode control Circuit, 13 first selection circuit, 14 second selection circuit, 15 third selection circuit, 16 first logic circuit, 17 second logic circuit, 20 voltage output terminal, A2 A0: Digital signal input.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−136322（ＪＰ，Ａ) 特開 平７−95086（ＪＰ，Ａ) 特開 平２−172325（ＪＰ，Ａ) 特開 平４−358418（ＪＰ，Ａ) 特開 平２−202121（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-61-136322 (JP, A) JP-A-7-95086 (JP, A) JP-A-2-172325 (JP, A) JP-A-4- 358418 (JP, A) JP-A-2-202121 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H03M 1/00-1/88
Claims (3)
にそれぞれの抵抗値が等しい複数個の抵抗素子が直列に
接続された抵抗ストリングと、 電圧分割制御用のデジタル信号入力の全ビットが変化可
能な第１の動作モードにおいては上記デジタル信号入力
の内容に応じて上記抵抗ストリングの各抵抗素子の接地
電圧ノード側の各一端の電圧を選択的に取り出し、上記
デジタル信号入力のうちの一部の下位ビットが変化可能
な第２の動作モードにおいては、前記抵抗ストリングの
中間点を所定の電圧ノードに接続した状態で上記下位ビ
ットの内容に応じて上記抵抗ストリングの中間点から基
準電圧ノードまでの間の各抵抗素子の接地電圧ノード側
の各一端の電圧を選択的に取り出す制御回路とを具備す
ることを特徴とする電圧分割回路。1. A resistor string in which a plurality of resistance elements having equal resistance values are connected in series between a reference voltage node and a ground voltage node, and all bits of a digital signal input for voltage division control change. In a possible first operation mode, the voltage at each one end of the resistor element of the resistor string on the ground voltage node side is selectively taken out according to the content of the digital signal input, and a part of the digital signal input is obtained. In a second operation mode in which the lower bits of the resistor string can be changed, the middle point of the resistor string is connected to a predetermined voltage node, and from the middle point of the resistor string to the reference voltage node in accordance with the contents of the lower bit. And a control circuit for selectively taking out a voltage at each end of the respective resistance elements on the side of the ground voltage node.
にそれぞれの抵抗値が等しい２n（ｎ≧１）個の抵抗素
子が直列に接続された抵抗ストリングと、 上記抵抗ストリングを２等分した中間点と前記接地電圧
ノードとの間に接続され、電圧分割制御用のデジタル信
号入力のうちの可変ビット数が異なる２つの動作モード
に応じてオン／オフ状態が制御される動作モード切換用
スイッチ回路と、 前記２つの動作モードを選択指定する動作モード切換信
号に応じて上記動作モード切換用スイッチ回路をスイッ
チ制御する動作モード制御回路と、 前記抵抗ストリングを２等分した中間点から前記基準電
圧ノードまでの間の２n／２個の抵抗素子からなる第１
の抵抗ストリングの各抵抗素子の接地電圧ノード側の各
一端の電圧を一斉に取り出すか否かを選択する複数のス
イッチ回路からなる第１の選択回路と、 前記抵抗ストリングを２等分した中間点から前記接地電
圧ノードまでの間の２n／２個の抵抗素子からなる第２
の抵抗ストリングの各抵抗素子の接地電圧ノード側の各
一端の電圧を一斉に取り出すか否かを選択する複数のス
イッチ回路からなる第２の選択回路と、 前記第１の選択回路の複数の出力および第２の選択回路
の複数の出力から１つの出力を択一的に電圧出力端子に
取り出す複数のスイッチ回路からなる第３の選択回路
と、 前記デジタル信号入力のＭＳＢの論理レベルに対応して
前記第１の選択回路／第２の選択回路を選択的にオン状
態に制御する第１の論理回路と、 前記デジタル信号入力のＭＳＢ以外の下位ビットの内容
に対応して前記第３の選択回路の各スイッチ回路を選択
的にオン状態に制御する第２の論理回路とを具備するこ
とを特徴とする電圧分割回路。2. A resistance string in which 2 n (n ≧ 1) resistance elements having the same resistance value are connected in series between a reference voltage node and a ground voltage node, and the resistance string is divided into two equal parts. Between the intermediate point and the ground voltage node, the ON / OFF state of which is controlled in accordance with two operation modes of the digital signal input for voltage division control having different variable bits. A switch circuit; an operation mode control circuit for controlling the operation mode switching switch circuit in response to an operation mode switching signal for selectively designating the two operation modes; and an intermediate point obtained by dividing the resistor string into two equal parts. The first consisting of 2 n / 2 resistive elements to the voltage node
A first selection circuit comprising a plurality of switch circuits for selecting whether or not to simultaneously extract voltages at respective one ends of the respective resistance elements of the resistance string on the ground voltage node side, and an intermediate point obtained by dividing the resistance string into two equal parts consisting 2 n / 2 pieces of resistance elements until the ground voltage node from the second
A second selection circuit composed of a plurality of switch circuits for selecting whether or not to simultaneously extract voltages at respective one ends of the respective resistance elements of the resistance string on the ground voltage node side, and a plurality of outputs of the first selection circuit A third selection circuit comprising a plurality of switch circuits for selectively taking out one output from a plurality of outputs of the second selection circuit to a voltage output terminal; and a third selection circuit corresponding to a logic level of the MSB of the digital signal input. A first logic circuit for selectively controlling the first selection circuit / second selection circuit to an on state; and a third selection circuit corresponding to contents of lower bits other than the MSB of the digital signal input. And a second logic circuit for selectively controlling each of the switch circuits to an on state.
ットが変化する全ビット可変モードと、上記デジタル信
号入力のうちのＭＳＢ以外のビットのみが変化する下位
ビット可変モードであり、 前記動作モード制御回路は、前記２つの動作モードを選
択指定する動作モード切換信号に応じて制御され、前記
全ビット可変モード／下位ビット可変モードに対応して
前記動作モード切換用スイッチ回路をオフ／オン状態に
制御する論理回路であり、 前記デジタル信号入力のＭＳＢは、前記全ビット可変モ
ードでは入力内容に応じて“０”、“１”に変化し、前
記下位ビット可変モードではデジタル信号入力に関係せ
ずに前記第３の選択回路が常に第１の選択回路の出力を
選択するために必要な論理レベルに固定されることを特
徴とする電圧分割回路。3. The voltage division circuit according to claim 2, wherein the two operation modes are an all-bit variable mode in which all bits of the digital signal input change, and only bits other than the MSB of the digital signal input. The operation mode control circuit is controlled in response to an operation mode switching signal for selecting and specifying the two operation modes, and corresponds to the all bit variable mode / lower bit variable mode. A logic circuit for controlling the operation mode switching switch circuit to an off / on state, wherein the MSB of the digital signal input changes to “0” or “1” according to the input content in the all-bit variable mode; In the lower bit variable mode, it is necessary for the third selection circuit to always select the output of the first selection circuit regardless of the digital signal input. A voltage dividing circuit fixed to a logical level.
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|---|---|---|---|
| JP07172166A JP3128477B2 (en) | 1995-07-07 | 1995-07-07 | Voltage divider circuit |
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