JPH10150269A - Ceramic multilayer circuit substrate and its manufacturing method as well as electronic device package body - Google Patents

Ceramic multilayer circuit substrate and its manufacturing method as well as electronic device package body

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JPH10150269A
JPH10150269A JP8309826A JP30982696A JPH10150269A JP H10150269 A JPH10150269 A JP H10150269A JP 8309826 A JP8309826 A JP 8309826A JP 30982696 A JP30982696 A JP 30982696A JP H10150269 A JPH10150269 A JP H10150269A
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Japan
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wiring
circuit board
multilayer circuit
wiring pattern
ceramic multilayer
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JP8309826A
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Japanese (ja)
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Masahide Okamoto
正英 岡本
Shosaku Ishihara
昌作 石原
Fusaji Shoji
房次 庄子
Madoka Kinoshita
円 木下
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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  • Production Of Multi-Layered Print Wiring Board (AREA)
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Abstract

PROBLEM TO BE SOLVED: To lower the electric resistance for lessening the dispersion in the electric resistance and characteristic impedance values to be stabilized while increasing the wiring density by increasing the sectional area of a conductor wiring pattern to exceed a specific ratio of the product of maximum width and film thickness. SOLUTION: Before performing the lamination and bonding steps, a fine conductor paste printed by improved screen printing process in the fine width of 25-50μm and at fine pitch of 150-250μm to is to be set. Through these procedures, the shape deformation in the lamination and bonding steps can be avoided so that a glass ceramic multilayer circuit substrate 15a in fine width also at fine pitch of 150-250μm further having a low resistant conductor wiring in the electric resistance not exceeding 10Ω may be manufactured. In such a constitution, the sectional area of the conductor wiring pattern of the circuit substrate 15a exceed 80% of the product of the maximum width and film thickness of the wiring, thereby enabling the dispersion in the electric resistance etc. to be lessened, and the high density conductor wiring to be realized.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体部品を取り
付けたり、電気信号の入出力のためのピンを取り付けて
機能モジュールを構成するのに好適なセラミック多層回
路基板およびその製造方法並びに電子デバイス実装体に
関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a ceramic multilayer circuit board suitable for mounting a semiconductor component or mounting a pin for inputting / outputting an electric signal to form a functional module, a method of manufacturing the same, and mounting of an electronic device. About the body.

【0002】[0002]

【従来の技術】近年、高集積化したLSIや各種電子部
品を多数搭載するためのセラミック多層回路基板におい
ては、小型化、高密度化の要求が高まっており、そのた
めには導体回路パターンの微細化が必須となってきてい
る。ところで、従来技術1(特開平6−119809号
公報)においては、感光性導電ペーストをベタ印刷後、
回路パターンの形成されたマスクを用いて露光、現像、
リンスを行い、線幅40μm程度の導体回路を得る方法
が知られている。また、従来技術2(特開平8−167
537号公報)においては、パラジュームを主成分とす
る導体ペーストに含まれるバインダとして、熱硬化性樹
脂または紫外線硬化性樹脂を用い、熱または紫外線を付
与して硬化した状態で、積層方向にプレスして導体膜が
不所望に変形するのを防止する積層セラミック電子部品
の製造方法が知られている。
2. Description of the Related Art In recent years, in ceramic multilayer circuit boards for mounting a large number of highly integrated LSIs and various electronic components, demands for miniaturization and high densification have been increasing. Is becoming essential. By the way, in the prior art 1 (JP-A-6-119809), after solid printing a photosensitive conductive paste,
Exposure and development using a mask with a circuit pattern formed,
A method of performing rinsing to obtain a conductor circuit having a line width of about 40 μm is known. Further, the conventional technique 2 (Japanese Patent Laid-Open No.
No. 537), a thermosetting resin or an ultraviolet curable resin is used as a binder contained in a conductor paste containing palladium as a main component. There has been known a method of manufacturing a multilayer ceramic electronic component that prevents a conductor film from being undesirably deformed.

【0003】[0003]

【発明が解決しようとする課題】上記従来技術1におい
ては、線幅40μm程度の導体回路を露光により硬化さ
せるので、積層、接着工程で、配線が潰れることのない
アスペクト比の高い微細配線を得ることが可能である
が、現像、リンスの工程で現像液、リンス液等の液体を
使用するため、グリーンシートへの適用は困難であると
いう課題を有していた。また従来技術2においては、電
気抵抗を小さくして、しかも微細化された導体回路パタ
ーンを有するセラミック多層回路基板を実現しようとす
る点について、十分考慮されていないという課題を有し
ていた。
In the above-mentioned prior art 1, since a conductor circuit having a line width of about 40 μm is cured by exposure, a fine wiring having a high aspect ratio without causing the wiring to be crushed in the laminating and bonding steps is obtained. However, since a liquid such as a developing solution and a rinsing solution is used in the developing and rinsing steps, there is a problem that application to a green sheet is difficult. Further, in the prior art 2, there is a problem that sufficient consideration has not been given to the point of realizing a ceramic multilayer circuit board having a miniaturized conductor circuit pattern with a reduced electric resistance.

【0004】本発明の目的は、上記従来技術の課題を解
決すべく、微細配線幅、微細ピッチ、高アスペクト比の
導体回路パターンを有し、かつ線幅、膜厚の値がばらつ
きが小さく、しかも電気抵抗を小さくして電気抵抗値や
特性インピーダンスの値のばらつきを小さくして安定な
配線密度が高いセラミック多層回路基板およびその製造
方法を提供することにある。また本発明の他の目的は、
セラミック多層回路基板に対して高集積化したLSIや
各種電子部品を多数実装できるようにした電子素子の実
装体を提供することにある。
It is an object of the present invention to solve the above-mentioned problems of the prior art by providing a conductor circuit pattern having a fine wiring width, a fine pitch, and a high aspect ratio, and having small variations in line width and film thickness. In addition, it is an object of the present invention to provide a ceramic multilayer circuit board having a stable and high wiring density by reducing variations in electrical resistance and characteristic impedance by reducing electrical resistance and a method of manufacturing the same. Another object of the present invention is to
It is an object of the present invention to provide a mounted body of an electronic element capable of mounting a large number of highly integrated LSIs and various electronic components on a ceramic multilayer circuit board.

【0005】[0005]

【課題を解決するための手段】上記目的を達成するため
に、本発明は、積層・接着および焼成してなるセラミッ
クスからなる絶縁体内に導体配線パターンを有するセラ
ミック多層回路基板において、前記導体配線パターンの
断面積が、最大幅と最大膜厚との積の80%以上である
ことを特徴とするセラミック多層回路基板である。また
本発明は、積層・接着および焼成してなるセラミックス
からなる絶縁体内に導体配線パターンを有するセラミッ
ク多層回路基板において、前記導体配線パターンの配線
幅と配線膜厚とのアスペクト比が0.3以上であること
を特徴とするセラミック多層回路基板である。また本発
明は、前記セラミック多層回路基板において、前記前記
導体配線パターンを、銅、金、銀のいずれかを主成分と
する低抵抗材で形成し、且つ配線幅を20〜50μm、
配線ピッチを150〜250μmであることを特徴とす
る。また本発明は、前記セラミック多層回路基板におい
て、前記前記導体配線パターンを、銅、金、銀のいずれ
かを主成分とする低抵抗材で形成し、且つ配線幅を20
〜50μm、配線ピッチを150〜250μmであり、
前記導体配線パターンの電気抵抗を10Ω以下とするこ
とを特徴とする。また本発明は、前記セラミック多層回
路基板において、前記セラミックをガラスセラミックで
形成したことを特徴とする。
In order to achieve the above object, the present invention relates to a ceramic multilayer circuit board having a conductor wiring pattern in an insulator made of ceramics laminated, bonded and fired. Is a ceramic multilayer circuit board characterized in that the cross-sectional area of the ceramic multilayer circuit board is 80% or more of the product of the maximum width and the maximum film thickness. Also, the present invention provides a ceramic multilayer circuit board having a conductor wiring pattern in an insulator made of ceramics laminated, bonded and fired, wherein the aspect ratio between the wiring width and the wiring film thickness of the conductor wiring pattern is 0.3 or more. A ceramic multilayer circuit board characterized by the following. Further, according to the present invention, in the ceramic multilayer circuit board, the conductor wiring pattern is formed of a low-resistance material containing copper, gold, or silver as a main component, and has a wiring width of 20 to 50 μm.
The wiring pitch is 150 to 250 μm. Further, according to the present invention, in the ceramic multilayer circuit board, the conductor wiring pattern is formed of a low-resistance material containing any of copper, gold, and silver as a main component and has a wiring width of 20.
5050 μm, the wiring pitch is 150-250 μm,
The electric resistance of the conductor wiring pattern is 10Ω or less. According to the present invention, in the ceramic multilayer circuit board, the ceramic is formed of glass ceramic.

【0006】また本発明は、積層・接着および焼成して
なるセラミックスからなる絶縁体内に導体配線パターン
を有するセラミック多層回路基板において、前記セラミ
ックスをガラスセラミックスで形成し、前記導体配線パ
ターンを、銅、金、銀のいずれかを主成分とする低抵抗
材で形成し、且つ配線幅を20〜50μm、配線ピッチ
を150〜250μmであり、前記導体配線パターンの
電気抵抗を10Ω以下とすることを特徴とするセラミッ
ク多層回路基板である。また本発明は、積層・接着およ
び焼成してなるセラミックスからなる絶縁体内に導体配
線パターンを有するセラミック多層回路基板において、
前記セラミックスをガラスセラミックスで形成し、前記
導体配線パターンを、銅、金、銀のいずれかを主成分と
する低抵抗材で形成し、且つ配線幅を20〜50μm、
配線ピッチを150〜250μmであり、前記導体配線
パターンの断面積が、最大幅と最大膜厚との積の80%
以上であることを特徴とするセラミック多層回路基板で
ある。
Further, the present invention provides a ceramic multilayer circuit board having a conductor wiring pattern in an insulator made of ceramics laminated, bonded and fired, wherein the ceramic is formed of glass ceramic, and the conductor wiring pattern is made of copper, It is formed of a low-resistance material containing either gold or silver as a main component, and has a wiring width of 20 to 50 μm, a wiring pitch of 150 to 250 μm, and an electric resistance of the conductor wiring pattern of 10 Ω or less. Is a ceramic multilayer circuit board. Further, the present invention provides a ceramic multilayer circuit board having a conductor wiring pattern in an insulator made of ceramics laminated, bonded and fired,
The ceramics are formed of glass ceramics, the conductor wiring pattern is formed of a low-resistance material containing copper, gold, or silver as a main component, and the wiring width is 20 to 50 μm.
The wiring pitch is 150 to 250 μm, and the cross-sectional area of the conductor wiring pattern is 80% of the product of the maximum width and the maximum film thickness.
A ceramic multilayer circuit board characterized by the above.

【0007】また本発明は、積層・接着および焼成して
なるセラミックスからなる絶縁体内に導体配線パターン
を有するセラミック多層回路基板において、前記セラミ
ックスをガラスセラミックスで形成し、前記導体配線パ
ターンを、銅、金、銀のいずれかを主成分とする低抵抗
材で形成し、且つ配線幅を20〜50μm、配線ピッチ
を150〜250μm、配線幅と配線膜厚とのアスペク
ト比が0.3以上であることを特徴とするセラミック多
層回路基板である。また本発明は、積層・接着および焼
成してなるセラミックスからなる絶縁体内に導体配線パ
ターンを有するセラミック多層回路基板において、前記
セラミックスをガラスセラミックスで形成し、前記導体
配線パターンを、銅、金、銀のいずれかを主成分とする
低抵抗材で形成し、且つ配線幅を20〜50μm、配線
ピッチを150〜250μmであり、前記導体配線パタ
ーンの電気抵抗を10Ω以下とすることを特徴とするセ
ラミック多層回路基板である。
The present invention also provides a ceramic multilayer circuit board having a conductor wiring pattern in an insulator made of ceramics laminated, bonded and fired, wherein the ceramic is formed of glass ceramic, and the conductor wiring pattern is made of copper, The wiring width is 20 to 50 μm, the wiring pitch is 150 to 250 μm, and the aspect ratio between the wiring width and the wiring film thickness is 0.3 or more. A ceramic multilayer circuit board characterized by the above. The present invention also provides a ceramic multilayer circuit board having a conductor wiring pattern in an insulator made of ceramics laminated, bonded and fired, wherein the ceramic is formed of glass ceramic, and the conductor wiring pattern is formed of copper, gold, silver, Wherein the wiring width is 20 to 50 μm, the wiring pitch is 150 to 250 μm, and the electric resistance of the conductor wiring pattern is 10 Ω or less. It is a multilayer circuit board.

【0008】また本発明は、導体パターンのうち少なく
とも配線パターン部分について、活性エネルギー線硬化
可能な化合物を含有する活性エネルギー線硬化型導電性
ペースト組成物で、かつ配線幅を20〜50μm、配線
ピッチを150〜250μm、配線幅と配線膜厚とのア
スペクト比が0.3以上でもってガラスセラミック・グ
リーンシートに対して印刷する印刷工程と、該印刷工程
で少なくとも配線パターン部分について印刷されたガラ
スセラミック・グリーンシートに対して活性エネルギー
線を照射して配線パターンを硬化する硬化工程と、該硬
化工程で硬化された配線パターンを有するガラスセラミ
ック・グリーンシートを積層・接着する積層・接着工程
と、該積層・接着工程で積層・接着されたガラスセラミ
ック多層基板に対して脱バインダおよび焼成する焼成工
程とを有することを特徴とするセラミック多層回路基板
の製造方法である。
The present invention also provides an active energy ray-curable conductive paste composition containing an active energy ray-curable compound, wherein at least a wiring pattern portion of the conductor pattern has a wiring width of 20 to 50 μm and a wiring pitch of Printing on a glass-ceramic green sheet with a thickness of 150 to 250 μm and an aspect ratio between the wiring width and the wiring film thickness of 0.3 or more; and a glass ceramic printed on at least the wiring pattern portion in the printing step. A curing step of irradiating the green sheet with an active energy ray to cure the wiring pattern, and a lamination and bonding step of laminating and bonding a glass ceramic green sheet having the wiring pattern cured in the curing step; For glass-ceramic multilayer substrates laminated and bonded in the lamination and bonding process And a firing step of firing and removing the binder.

【0009】また本発明は、導体パターンのうち少なく
とも配線パターン部分について、バインダが飛散する温
度以下の温度で硬化可能な化合物を含有する熱硬化型導
電性ペースト組成物で、かつ配線幅を20〜50μm、
配線ピッチを150〜250μm、配線幅と配線膜厚と
のアスペクト比が0.3以上でもってガラスセラミック
・グリーンシートに対して印刷する印刷工程と、該印刷
工程で少なくとも配線パターン部分について印刷された
ガラスセラミック・グリーンシートに対してバインダが
飛散する温度以下の温度で熱処理して配線パターンを硬
化する硬化工程と、該硬化工程で硬化された配線パター
ンを有するガラスセラミック・グリーンシートを積層・
接着する積層・接着工程と、該積層・接着工程で積層・
接着されたガラスセラミック多層基板に対して脱バイン
ダおよび焼成する焼成工程とを有することを特徴とする
セラミック多層回路基板の製造方法である。また本発明
は、前記セラミック多層回路基板の製造方法において、
前記ガラスセラミックス・グリーンシートが、酸化物に
換算してSiO2を75〜85重量%、B23を10〜
30重量%、Al23を1〜10重量%、アルカリ金属
酸化物を10重量%以下、その他を1重量%以下とする
組成を有するホウケイ酸ガラス70体積%と、ムライト
30体積%とから構成することを特徴とする。
Further, the present invention provides a thermosetting conductive paste composition containing a compound curable at a temperature not higher than a temperature at which a binder is scattered, at least for a wiring pattern portion of a conductor pattern, and having a wiring width of 20 to 20. 50 μm,
A printing step of printing on a glass ceramic green sheet with a wiring pitch of 150 to 250 μm and an aspect ratio between the wiring width and the wiring film thickness of 0.3 or more, and at least a wiring pattern portion printed in the printing step A curing step in which the wiring pattern is cured by heat treatment at a temperature equal to or lower than the temperature at which the binder is scattered to the glass ceramic green sheet, and a glass ceramic green sheet having the wiring pattern cured in the curing step are laminated.
The laminating / adhering step of bonding and the laminating / adhering step
And a firing step of firing and removing the binder from the bonded glass ceramic multilayer substrate. Further, the present invention provides the method for manufacturing a ceramic multilayer circuit board,
10 wherein the glass ceramic green sheet, a SiO 2 75-85% by weight in terms of oxide, the B 2 O 3
70% by volume of borosilicate glass having a composition of 30% by weight, 1 to 10% by weight of Al 2 O 3 , 10% by weight or less of alkali metal oxide and 1% by weight or less, and 30% by volume of mullite It is characterized by comprising.

【0010】また本発明は、積層・接着および焼成して
なるセラミックスからなる絶縁体内に、断面積が最大幅
と最大膜厚との積の80%以上である導体配線パターン
を有するセラミック多層回路基板と、該セラミック多層
回路基板に対して実装された半導体素子とを有すること
を特徴とする電子デバイス実装体である。また本発明
は、積層・接着および焼成してなるセラミックスからな
る絶縁体内に、配線幅と配線膜厚とのアスペクト比が
0.3以上である導体配線パターンを有するセラミック
多層回路基板と、該セラミック多層回路基板に対して実
装された半導体素子とを有することを特徴とする電子デ
バイス実装体である。また本発明は、積層・接着および
焼成してなるガラスセラミックスからなる絶縁体内に、
銅、金、銀のいずれかを主成分とする低抵抗材で形成
し、且つ配線幅を20〜50μm、配線ピッチを150
〜250μmであり、前記導体配線パターンの電気抵抗
を10Ω以下とする導体配線パターンを有するセラミッ
ク多層回路基板と、該セラミック多層回路基板に対して
実装された半導体素子とを有することを特徴とする電子
デバイス実装体である。
Further, the present invention provides a ceramic multilayer circuit board having a conductor wiring pattern having a cross-sectional area of 80% or more of the product of the maximum width and the maximum thickness in an insulator made of ceramics laminated, bonded and fired. And a semiconductor element mounted on the ceramic multilayer circuit board. The present invention also provides a ceramic multilayer circuit board having a conductor wiring pattern in which an aspect ratio between a wiring width and a wiring film thickness is 0.3 or more in an insulator made of ceramics laminated, bonded and fired. An electronic device package comprising: a semiconductor element mounted on a multilayer circuit board. The present invention also provides an insulating body made of glass ceramics obtained by laminating, bonding and firing,
It is formed of a low-resistance material containing copper, gold, or silver as a main component, and has a wiring width of 20 to 50 μm and a wiring pitch of 150.
An electronic device comprising: a ceramic multilayer circuit board having a conductor wiring pattern having an electrical resistance of 10 to Ω or less, and a semiconductor element mounted on the ceramic multilayer circuit board; It is a device package.

【0011】また本発明は、積層・接着および焼成して
なるガラスセラミックスからなる絶縁体内に、銅、金、
銀のいずれかを主成分とする低抵抗材で形成し、且つ配
線幅を20〜50μm、配線ピッチを150〜250μ
mであり、前記導体配線パターンの断面積が、最大幅と
最大膜厚との積の80%以上である導体配線パターンを
有するセラミック多層回路基板と、該セラミック多層回
路基板に対して実装された半導体素子とを有することを
特徴とする電子デバイス実装体である。また本発明は、
積層・接着および焼成してなるガラスセラミックスから
なる絶縁体内に、銅、金、銀のいずれかを主成分とする
低抵抗材で形成し、且つ配線幅を20〜50μm、配線
ピッチを150〜250μm、配線幅と配線膜厚とのア
スペクト比が0.3以上である導体配線パターンを有す
るセラミック多層回路基板と、該セラミック多層回路基
板に対して実装された半導体素子とを有することを特徴
とする電子デバイス実装体である。また本発明は、積層
・接着および焼成してなるガラスセラミックスからなる
絶縁体内に、銅、金、銀のいずれかを主成分とする低抵
抗材で形成し、且つ配線幅を20〜50μm、配線ピッ
チを150〜250μmであり、前記導体配線パターン
の電気抵抗を10Ω以下とする導体配線パターンを有す
るセラミック多層回路基板と、該セラミック多層回路基
板に対して実装された半導体素子とを有することを特徴
とする電子デバイス実装体である。
[0011] The present invention also provides a method for manufacturing a semiconductor device comprising a glass ceramic formed by laminating, bonding and firing.
It is formed of a low-resistance material containing any of silver as a main component, and has a wiring width of 20 to 50 μm and a wiring pitch of 150 to 250 μm.
m, and a cross-sectional area of the conductor wiring pattern is 80% or more of a product of a maximum width and a maximum film thickness. The ceramic multilayer circuit board has a conductor wiring pattern, and is mounted on the ceramic multilayer circuit board. An electronic device package comprising a semiconductor element. The present invention also provides
Formed with a low-resistance material containing copper, gold, or silver as a main component in an insulator made of glass ceramics laminated, bonded, and fired, and having a wiring width of 20 to 50 μm and a wiring pitch of 150 to 250 μm A ceramic multilayer circuit board having a conductor wiring pattern in which an aspect ratio between a wiring width and a wiring film thickness is 0.3 or more, and a semiconductor element mounted on the ceramic multilayer circuit board. It is an electronic device package. Further, according to the present invention, a low resistance material containing copper, gold, or silver as a main component and having a wiring width of 20 to 50 μm, A ceramic multilayer circuit board having a conductor wiring pattern having a pitch of 150 to 250 μm and an electric resistance of the conductor wiring pattern of 10 Ω or less, and a semiconductor element mounted on the ceramic multilayer circuit board. Electronic device package.

【0012】また本発明は、微細配線でも低抵抗が得ら
れる低電気抵抗の銅、金、銀のいずれかを主成分とする
もののうち、低電気抵抗、低価格の観点から、特に銅が
好ましい。それに伴い、絶縁材料はガラスセラミックス
のような低温焼結セラミックスが適用される。ガラスセ
ラミックスとしては、酸化物に換算してSiO2を75
〜85重量%、B23を10〜30重量%、Al23
1〜10重量%、アルカリ金属酸化物を10重量%以
下、その他を1重量%以下とする組成を有するホウケイ
酸ガラス70体積%と、強度を持たせるための結晶性を
有するムライト(3Al23・2SiO2)30体積%
とから構成されるもの等がある。また本発明は、前記活
性エネルギー線として、紫外線、電子線等がある。また
本発明は、前記紫外線硬化可能な化合物としては、例え
ば、側鎖にカルボキシル基とエチレン性不飽和基を有す
るアクリル系共重合体、光反応重合性化合物および光重
合開始剤の組合せが挙げられる。電子線硬化可能な化合
物としては例えば、不飽和ポリエステル樹脂、ポリエス
テル(メタ)アクリレート樹脂、エポキシ(メタ)アク
リレート樹脂、ポリウレタン(メタ)アクリレート樹
脂、ポリエーテル(メタ)アクリレート樹脂、ポリアリ
ル化合物、ポリビニル化合物、ポリアクリレート化シリ
コン樹脂およびポリブタジエン等を挙げることができ
る。好ましくは、エポキシ(メタ)アクリレート樹脂で
ある。これらの樹脂は、単独あるいは混合して使用でき
る。紫外線照射装置としては低出力のものが使用可能で
あり、その発生光源としては、高圧水銀灯、キセノンラ
ンプ、メタルハライドランプ等が用いられる。電子線照
射装置としては低加速電圧のものが使用可能であり、照
射線量は2〜30Mradがある。
In the present invention, among those containing as a main component any of copper, gold and silver having a low electric resistance which can obtain a low electric resistance even with fine wiring, copper is particularly preferable from the viewpoint of low electric resistance and low cost. . Accordingly, low-temperature sintered ceramics such as glass ceramics are used as the insulating material. As glass ceramics, 75% of SiO 2 is converted to oxide.
85 wt%, B 2 O 3 10 to 30 wt%, Al 2 O 3 1 to 10 wt%, alkali metal oxide 10 wt% or less, borosilicate having a composition to others 1% by weight 70% by volume of glass and 30% by volume of mullite (3Al 2 O 3 .2SiO 2 ) having crystallinity for imparting strength
And the like. In the present invention, the active energy rays include ultraviolet rays, electron beams and the like. In the present invention, examples of the ultraviolet-curable compound include, for example, a combination of an acrylic copolymer having a carboxyl group and an ethylenically unsaturated group in a side chain, a photoreactive polymerizable compound, and a photopolymerization initiator. . Examples of the electron beam-curable compound include unsaturated polyester resin, polyester (meth) acrylate resin, epoxy (meth) acrylate resin, polyurethane (meth) acrylate resin, polyether (meth) acrylate resin, polyallyl compound, polyvinyl compound, Examples thereof include polyacrylated silicone resin and polybutadiene. Preferably, it is an epoxy (meth) acrylate resin. These resins can be used alone or in combination. A low-power ultraviolet irradiation device can be used, and a high-pressure mercury lamp, a xenon lamp, a metal halide lamp, or the like is used as a light source for generating the ultraviolet light. As the electron beam irradiation device, a device having a low acceleration voltage can be used, and the irradiation dose is 2 to 30 Mrad.

【0013】また本発明は、前記セラミックグリーンシ
ートのバインダと熱硬化可能な化合物の組合せとしては
例えば、メタクリル酸系樹脂と不飽和ポリエステル樹脂
の組合せ、メタクリル酸樹脂とエポキシ樹脂の組合せ、
メタクリル酸系樹脂とメラミン樹脂の組合せ等が挙げら
れる。この場合、熱処理温度は70〜80℃が適当であ
る。
Further, the present invention provides a combination of the binder of the ceramic green sheet and the thermosetting compound, for example, a combination of a methacrylic resin and an unsaturated polyester resin, a combination of a methacrylic resin and an epoxy resin,
Examples include a combination of a methacrylic acid-based resin and a melamine resin. In this case, the heat treatment temperature is suitably from 70 to 80C.

【0014】以上説明したように、前記構成によれば、
焼結されたセラミックス多層回路基板において、図6に
示すように、導体配線パターン16の断面積が、最大配
線幅Wmaxと最大配線膜厚Hmaxの積の80%以上で、か
つ、最大配線幅と最大配線膜厚とのアスペクト比が0.
3以上であると、配線抵抗R(Ω/cm)は以下の(数
1)式で表わされる。 ρ×10~6/(Wmax×0.3Wmax×0.8)=ρ×10~6/0.24Wmax2≧R (数1) ここで、ρは導体配線パターン部の比抵抗(μΩ・c
m)、Wmaxは最大導体配線幅(cm)である。この式
から、Cu導体配線の場合、ρ=2.7μΩ・cmとす
ると、Wmax=50μmの時R≦0.45Ω/cm、Wm
ax=40μmの時R≦0.70Ω/cm、Wmax=30
μmの時R≦1.25Ω/cm、Wmax=20μmの時
R≦2.81Ω/cmとなる。そこで、電気抵抗として
10Ω以下を実現するためには、Wmaxが30μm程度
になるまでは、最大長さが8cm以下であれば可能とな
る。Wmaxが20μm程度になると、最大長さを約3.
6cm以下にする必要があるが、アスペクト比を増大す
れば、電気抵抗として10Ω以下を実現するために最大
長さを6cm程度にすることが可能である。以上説明し
たように、配線幅が20〜50μm程度であれば、電気
抵抗として10Ω以下を実現することが可能となる。
As described above, according to the above configuration,
In the sintered ceramic multilayer circuit board, as shown in FIG. 6, the cross-sectional area of the conductor wiring pattern 16 is 80% or more of the product of the maximum wiring width Wmax and the maximum wiring film thickness Hmax. The aspect ratio with the maximum wiring film thickness is 0.
If it is 3 or more, the wiring resistance R (Ω / cm) is represented by the following (Equation 1). In ρ × 10 ~ 6 /(Wmax×0.3Wmax×0.8)=ρ×10~ 6 /0.24Wmax 2 ≧ R ( Equation 1) Here, [rho is the specific resistance of the conductive wiring pattern part ([mu] [Omega] · c
m) and Wmax are the maximum conductor wiring width (cm). From this equation, in the case of Cu conductor wiring, if ρ = 2.7 μΩ · cm, when Wmax = 50 μm, R ≦ 0.45Ω / cm, Wm
When ax = 40 μm, R ≦ 0.70Ω / cm, Wmax = 30
When μm, R ≦ 1.25 Ω / cm, and when Wmax = 20 μm, R ≦ 2.81 Ω / cm. Therefore, in order to realize an electric resistance of 10Ω or less, it is possible for the maximum length to be 8 cm or less until Wmax becomes about 30 μm. When Wmax becomes about 20 μm, the maximum length becomes about 3.
Although it is necessary to be 6 cm or less, if the aspect ratio is increased, the maximum length can be made about 6 cm in order to realize an electric resistance of 10 Ω or less. As described above, if the wiring width is about 20 to 50 μm, it is possible to realize an electric resistance of 10Ω or less.

【0015】[0015]

【発明の実施の形態】本発明に係る実施の形態を説明す
る。近年、高集積化したLSIや各種電子部品を多数搭
載するためのセラミック多層回路基板においては、小型
化、高密度化の要求が高まっており、そのためには導体
回路パターンの微細化が必須となってきている。そこ
で、本発明においては、グリーンシートに対して適用可
能な改良されたスクリーン印刷方法で導体ペーストを印
刷して、25〜50μmの微細な幅で、且つ150〜2
50μmの微細なピッチで、しかも最も長いものでも電
気抵抗を10Ω以下にした低抵抗の導体配線を有する多
層セラミック回路基板を得ようとするものである。特に
スクリーン作製技術の進歩や導電性ペースト組成物の最
適化等によって、導体ペーストを、25〜50μmの微
細な幅で、且つ150〜250μmの微細なピッチで、
スクリーン印刷することができる。
DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment according to the present invention will be described. In recent years, in ceramic multilayer circuit boards for mounting a large number of highly integrated LSIs and various electronic components, demands for miniaturization and high density have been increasing, and for this purpose, finer conductive circuit patterns have become essential. Is coming. Therefore, in the present invention, the conductor paste is printed by an improved screen printing method applicable to the green sheet, and the conductive paste is printed with a fine width of 25 to 50 μm and 150 to 2 μm.
An object of the present invention is to obtain a multilayer ceramic circuit board having a low-resistance conductor wiring with a fine pitch of 50 μm and an electric resistance of 10 Ω or less even at the longest. In particular, due to the advancement of screen manufacturing technology and the optimization of the conductive paste composition, etc., the conductive paste is formed in a fine width of 25 to 50 μm, and a fine pitch of 150 to 250 μm,
Can be screen printed.

【0016】そして、導体配線の材料として、上記微細
な配線でも、低抵抗が得られる低電気抵抗の銅、金、銀
等が好ましい。しかし、低電気抵抗、低価格の点から、
銅が特に好ましい。それに伴い、銅の融点が約1083
℃であるため、絶縁材料としては、1000℃程度以下
の低温で焼結できるガラスセラミックスのような低温焼
結セラミックスが要求される。このように低温焼結でき
るガラスセラミックスとしては、酸化物に換算してSi
2を75〜85重量%、B23を10〜30重量%、
Al23を1〜10重量%、アルカリ金属酸化物を10
重量%以下、その他を1重量%以下とする組成を有する
ホウケイ酸ガラス粉末60〜95体積%と、強度を強め
るための結晶性を有するムライト(3Al23・2Si
2)粉末40〜5体積%とから構成されるものなどが
ある。即ち、低温焼結できるガラスセラミックスとして
は、ホウケイ酸以外のガラス粉末とムライト粉末とから
構成されるものもある。そこで、低温焼結できるガラス
セラミックスからなるグリーンシート11を成形し、こ
れら成形されたグリーンシートに対してパンチ加工法ま
たはレーザ加工法などにより25〜80μmφ程度の穴
をあけ、これにCuの導体ペーストを印刷法により充填
してビアを形成し、更にグリーンシート上にもCuの導
体ペーストを用いて配線幅25〜50μm、配線膜厚1
2〜30μm、配線ピッチ150〜250μmの配線パ
ターン12を改良されたスクリーン印刷法で印刷し、そ
の後これら配線パターンを印刷したグリーンシートを所
定の枚数積層、接着し、その後焼結してガラスセラミッ
ク多層回路基板15が出来上がることになる。
As the material of the conductor wiring, copper, gold, silver, or the like having a low electric resistance that can obtain a low resistance even with the fine wiring described above is preferable. However, in terms of low electrical resistance and low price,
Copper is particularly preferred. Accordingly, the melting point of copper is about 1083.
Since the temperature is ° C, low-temperature sintered ceramics such as glass ceramics that can be sintered at a low temperature of about 1000 ° C or less are required as an insulating material. Such glass ceramics that can be sintered at low temperature include Si in terms of oxides.
O 2 75 to 85 wt%, the B 2 O 3 10 to 30 wt%,
Al 2 O 3 is 1 to 10% by weight, and alkali metal oxide is 10
Borosilicate glass powder having a composition of not more than 1% by weight and not more than 1% by weight, and mullite (3Al 2 O 3 .2Si) having crystallinity for enhancing strength.
O 2), and the like which are composed of a powder 40 to 5% by volume. That is, as a glass ceramic that can be sintered at a low temperature, there is a glass ceramic that is composed of a glass powder other than borosilicate and a mullite powder. Therefore, green sheets 11 made of glass ceramics that can be sintered at a low temperature are formed, and a hole of about 25 to 80 μmφ is formed in the formed green sheets by a punching method, a laser processing method, or the like. Is filled by a printing method to form a via, and a wiring width of 25 to 50 μm and a wiring thickness of 1
A wiring pattern 12 having a wiring pitch of 2 to 30 μm and a wiring pitch of 150 to 250 μm is printed by an improved screen printing method. Thereafter, a predetermined number of green sheets on which these wiring patterns are printed are laminated and bonded, and then sintered to form a glass ceramic multilayer. The circuit board 15 is completed.

【0017】しかしながら、改良されたスクリーン印刷
法でCu等の導体ペーストを25〜50μmの微細な幅
で、且つ150〜250μmの微細なピッチで印刷でき
たとしても、上記積層、接着工程でこの形状が変形して
線幅が拡がって配線導体間隔が狭くなってしまうと、結
果的に25〜50μmの微細な幅で、且つ150〜25
0μmの微細なピッチで、しかも最も長いものでも電気
抵抗を10Ω以下にした低抵抗の導体配線を有する多層
セラミック回路基板を得ることができない。そこで、本
発明においては、上記積層、接着工程の前に、改良され
たスクリーン印刷法で25〜50μmの微細な幅で、且
つ150〜250μmの微細なピッチで印刷された微細
なCu等の導体ペーストを硬化させることによって、上
記積層、接着工程でこの形状の変形を防止して25〜5
0μmの微細な幅で、且つ150〜250μmの微細な
ピッチで、しかも最も長いものでも電気抵抗を10Ω以
下にした低抵抗の導体配線を有するガラスセラミック多
層回路基板15を得ることにある。
However, even if a conductive paste of Cu or the like can be printed with a fine width of 25 to 50 μm and a fine pitch of 150 to 250 μm by the improved screen printing method, the above-mentioned laminating and bonding steps can prevent this shape. Is deformed to increase the line width and narrow the wiring conductor interval, resulting in a fine width of 25 to 50 μm and a width of 150 to 25 μm.
A multilayer ceramic circuit board having a low-resistance conductor wiring with a fine pitch of 0 μm and an electric resistance of 10 Ω or less even at the longest cannot be obtained. Therefore, in the present invention, before the laminating and bonding steps, a conductor such as fine Cu or the like printed with a fine width of 25 to 50 μm and a fine pitch of 150 to 250 μm by an improved screen printing method. By curing the paste, the shape is prevented from being deformed in the above-mentioned laminating and bonding steps, so that 25 to 5
An object of the present invention is to provide a glass ceramic multilayer circuit board 15 having a low-resistance conductor wiring having a fine width of 0 μm, a fine pitch of 150 to 250 μm, and an electric resistance of 10 Ω or less at the longest.

【0018】次に本発明に係る高密度で低抵抗の導体配
線を有するガラスセラミック多層回路基板の製造方法に
ついて具体的に説明する。
Next, a method for manufacturing a glass-ceramic multilayer circuit board having a high-density and low-resistance conductor wiring according to the present invention will be specifically described.

【0019】[実施の形態1]図1を用いて説明する。
酸化物に換算してSiO2を75〜85重量%、B23
を10〜30重量%、Al23を1〜10重量%、アル
カリ金属酸化物を10重量%以下、その他を1重量%以
下とする組成を有する平均粒径2μm程度のホウケイ酸
ガラス粉末60〜95体積%と、平均粒径2μm程度の
ムライト粉末40〜5体積%とを混合し、さらにこれら
の粉末に水分散性のメタクリル酸系バインダ、可塑剤、
分散剤、消泡剤および水を含む溶剤を加えて、ボールミ
ルで約24時間湿式混合してスラリーを作製し、次にこ
のスラリーを、ドクターブレード法によりグリーンシー
トに成形し、これら成形されたグリーンシートに対して
パンチ加工法またはレーザ加工法などにより25〜80
μmφ程度の穴をあけ、これにCuの導体ペーストを印
刷法により充填してビアを形成した。ここで用いたCu
ペーストは、平均粒径2〜4μm程度の還元Cu粉末9
0重量部、エチルセルロースと溶剤を重量比で約1:9
で加熱溶解して作製したビヒクル10重量部、界面活性
剤1重量部を、30分らいかい機にて混合し、その後3
本ロールを数回通して混練し、適当な粘度に調整して作
製したものである。らいかい機とは、乳棒、乳鉢の組合
せで、乳棒をモーターで機械的に動かすようにしたもの
で、乳鉢中の物を混合、粉砕するための機械である。更
に、図1(a)に示すように、グリーンシート11上に
もCuペーストを用いて配線幅25〜50μm程度、配
線膜厚12〜30μm程度、配線ピッチ150〜250
μm程度の配線パターン(導体金属配線)12aを改良
された方法でスクリーン印刷した。ここで用いたCuペ
ーストは、平均粒径2〜4μm程度の還元Cu粉末50
〜75重量部、エポキシアクリレート30〜15重量
部、ペンタエリスリトールトリアクリレート15〜7重
量部、2ーヒドロキシエチルアクリレート5〜3重量部
を3本ロールでよく混練して得た。図1(b)に示すよ
うに、配線パターンを印刷したグリーンシート13aに
エリアビーム型電子線照射装置を用いて5〜10Mra
d程度の照射線量の電子線17を照射して、配線パター
ンを硬化した。
[First Embodiment] A description will be given with reference to FIG.
75 to 85% by weight of SiO 2 in terms of oxide, B 2 O 3
10 to 30 wt%, Al 2 O 3 1 to 10 wt%, alkali metal oxide 10 wt% or less, an average particle size 2μm about borosilicate glass powder 60 having the composition and others 1% by weight To 95% by volume and 40 to 5% by volume of a mullite powder having an average particle size of about 2 μm, and a water-dispersible methacrylic acid-based binder, a plasticizer,
A slurry containing a dispersant, an antifoaming agent and water is added and wet-mixed for about 24 hours with a ball mill to form a slurry. The slurry is then formed into a green sheet by a doctor blade method. 25 to 80 sheets by punching or laser processing
A hole of about μmφ was made, and a via was formed by filling the hole with a conductive paste of Cu by a printing method. Cu used here
The paste contains reduced Cu powder 9 having an average particle size of about 2 to 4 μm.
0 parts by weight, about 1: 9 by weight ratio of ethyl cellulose and solvent.
10 parts by weight of the vehicle prepared by heating and dissolving the mixture and 1 part by weight of a surfactant are mixed with a mill for 30 minutes, and then mixed with 3 parts by weight.
The roll was kneaded by passing through the roll several times and adjusted to an appropriate viscosity. A raiser is a combination of a pestle and a mortar, in which a pestle is mechanically moved by a motor, and is a machine for mixing and crushing things in the mortar. Further, as shown in FIG. 1A, a wiring width of about 25 to 50 μm, a wiring thickness of about 12 to 30 μm, and a wiring pitch of 150 to 250
A wiring pattern (conductor metal wiring) 12a of about μm was screen printed by an improved method. The Cu paste used here is a reduced Cu powder 50 having an average particle size of about 2 to 4 μm.
To 75 parts by weight, 30 to 15 parts by weight of epoxy acrylate, 15 to 7 parts by weight of pentaerythritol triacrylate, and 5 to 3 parts by weight of 2-hydroxyethyl acrylate were sufficiently kneaded with a three-roll mill. As shown in FIG. 1B, 5 to 10 Mra is applied to the green sheet 13 a on which the wiring pattern is printed by using an area beam type electron beam irradiation apparatus.
The wiring pattern was cured by irradiating the electron beam 17 with an irradiation dose of about d.

【0020】これら配線パターンを印刷したグリーンシ
ートを各層のビアが接続されるように位置を合わせて5
0〜30枚程度を積層した。その後、130℃、150
kg/cm2の条件下で加熱圧着して接着し、図1
(c)に示すように、三次元に配線の形成されたガラス
セラミック積層体基板14aを作製した。このように、
130℃程度の温度によりグリーンシートのバインダ
(ガラス転移点が130℃以下の熱可塑性樹脂)を溶か
して軟化させ、更に150kg/cm2程度の圧力によ
り、積層した複数層のグリーンシートが接着されて一体
化される。このガラスセラミック積層体基板14aに2
kg/cm2程度程度の圧力を加え、加湿雰囲気中、8
50℃程度で約10時間程度保持して有機バインダを除
去した後、非酸化性雰囲気中、1000℃程度で約2時
間焼成することにより、図1(d)に示すように、ガラ
スセラミック多層回路基板15aを得た。加湿雰囲気
中、850℃程度で10時間程度保持するのは、ガラス
セラミックスの焼結を阻害するカーボンのかたちで残留
する有機バインダを除去するためである。即ち、カーボ
ンCが加湿雰囲気中の水H2Oとの酸化反応によりCO
とH2となり、カーボンが除去されることになる。な
お、2kg/cm2程度の圧力を加えるのは、焼結時に
基板がXY方向に収縮しないようにするためである。
The green sheets on which these wiring patterns are printed are aligned so that the vias of each layer are connected.
About 0 to 30 sheets were laminated. After that, 130 ° C, 150
Bonding by heating and pressing under the condition of kg / cm 2
As shown in (c), a glass-ceramic laminate substrate 14a having three-dimensional wiring was prepared. in this way,
The binder of the green sheet (thermoplastic resin having a glass transition point of 130 ° C. or less) is melted and softened at a temperature of about 130 ° C., and further, a plurality of laminated green sheets are bonded by a pressure of about 150 kg / cm 2. Be integrated. This glass ceramic laminate substrate 14a
Apply pressure of about kg / cm 2 , and in a humid atmosphere,
After removing the organic binder by holding at about 50 ° C. for about 10 hours, baking in a non-oxidizing atmosphere at about 1000 ° C. for about 2 hours, as shown in FIG. The substrate 15a was obtained. The reason why the glass ceramic is kept at about 850 ° C. for about 10 hours in a humidified atmosphere is to remove an organic binder remaining in the form of carbon that inhibits sintering of glass ceramics. That is, carbon C is oxidized with water H 2 O in a humidified atmosphere to produce CO 2.
And H 2 , and the carbon is removed. The pressure of about 2 kg / cm 2 is applied to prevent the substrate from shrinking in the XY directions during sintering.

【0021】作製したCu/ガラスセラミック多層回路
基板15aの導体配線の配線幅は25〜50μm程度、
配線膜厚は10〜20μm程度であり、配線ピッチも1
50〜250μm程度のままであった。配線幅と配線膜
厚の比は0.5〜0.4程度であり、導体配線断面の面
積は配線断面最大幅と配線断面最大膜厚の積の約85〜
90%であった。Cu導体配線部の比抵抗は約2.7μ
Ω・cmであり、よって配線抵抗は0.32〜1.2Ω
/cm程度であるが、高密度配線にすることにより配線
の長さを短くすることができるので、電気抵抗が10Ω
以下の低抵抗の導体配線を得ることができた。また配線
幅、配線膜厚のばらつきも小さく、それにより特性イン
ピーダンスの値のばらつきも小さくすることができた。
The wiring width of the conductor wiring of the manufactured Cu / glass ceramic multilayer circuit board 15a is about 25 to 50 μm,
The wiring film thickness is about 10-20 μm, and the wiring pitch is 1
It remained about 50 to 250 μm. The ratio between the wiring width and the wiring film thickness is about 0.5 to 0.4, and the area of the conductor wiring cross section is about 85 to the product of the wiring cross section maximum width and the wiring cross section maximum film thickness.
90%. The specific resistance of the Cu conductor wiring is about 2.7μ
Ω · cm, so the wiring resistance is 0.32-1.2Ω
/ Cm, but by using high-density wiring, the length of the wiring can be shortened.
The following low-resistance conductor wiring was obtained. Also, the variation in the wiring width and the wiring film thickness was small, so that the variation in the value of the characteristic impedance could be reduced.

【0022】[実施の形態2]図2を用いて説明する。
実施形態1と同様の方法により、Cu導体ペーストをビ
ア充填したグリーンシートを作製した。図2(a)に示
すように、グリーンシート11上にもCuペーストを用
いて配線幅25〜50μm、配線膜厚12〜30μm、
配線ピッチ150〜250μmの配線パターン(導体金
属配線)12bを改良された方法でスクリーン印刷し
た。ここで用いたCuペーストは、側鎖にカルボキシル
基とエチレン性不飽和基を有するアクリル系共重合体
(30〜50%のメタアクリル酸、35〜25%のメチ
ルメタアクリレートおよび35〜25%のスチレンに対
して0.1〜1当量のグリシジルアクリレートを付加反
応させたポリマー)を溶媒加熱溶解させ、光重合開始剤
をさらに加えて作製したビヒクル5〜10重量部に、平
均粒径2〜4μmの還元Cu粉末93〜85重量部、光
反応性化合物2〜5重量部を添加し、3本ロールで混
合、分散して作製した。図2(b)に示すように、配線
パターンを印刷したグリーンシート13bに30〜50
W/cm2の出力の超高圧水銀灯で紫外線18を露光し
て、配線パターンを硬化した。
[Second Embodiment] A description will be given with reference to FIG.
In the same manner as in the first embodiment, a green sheet in which a Cu conductor paste was filled with vias was manufactured. As shown in FIG. 2A, a wiring width of 25 to 50 μm, a wiring thickness of 12 to 30 μm,
A wiring pattern (conductor metal wiring) 12b having a wiring pitch of 150 to 250 μm was screen-printed by an improved method. The Cu paste used here is an acrylic copolymer (30 to 50% methacrylic acid, 35 to 25% methyl methacrylate and 35 to 25% A polymer prepared by adding 0.1 to 1 equivalent of glycidyl acrylate to styrene) is dissolved in a solvent under heating, and a photopolymerization initiator is further added to 5 to 10 parts by weight of a vehicle. 93 to 85 parts by weight of reduced Cu powder and 2 to 5 parts by weight of a photoreactive compound were added, and mixed and dispersed with a three-roll mill. As shown in FIG. 2B, 30 to 50 green sheets 13b on which a wiring pattern is printed are provided.
The wiring pattern was cured by exposing to ultraviolet light 18 with an ultra-high pressure mercury lamp having an output of W / cm 2 .

【0023】これら配線パターンを印刷したグリーンシ
ートを各層のビアが接続されるように位置を合わせて3
0〜50枚程度積層した。その後、130℃、150k
g/cm2の条件下で加熱圧着して接着し、図2(c)
に示すように、三次元に配線の形成されたガラスセラミ
ック積層体基板14bを作製した。このガラスセラミッ
ク積層体基板14bに2kg/cm2程度程度の圧力を
加え、加湿雰囲気中、850℃程度で約10時間程度保
持して有機バインダを除去した後、非酸化性雰囲気中、
1000℃程度で約2時間焼成することにより、図2
(d)に示すように、ガラスセラミック多層回路基板1
5bを得た。作製したCu/ガラスセラミック多層回路
基板15bの導体配線の配線幅は25〜50μm程度、
配線膜厚は10〜20μm程度であり、配線ピッチも1
50〜250μm程度のままであった。配線幅と配線膜
厚の比は0.5〜0.4程度であり、導体配線断面の面
積は配線断面最大幅と配線断面最大膜厚の積の約85〜
90%であった。Cu導体配線部の比抵抗は約2.7μ
Ω・cmであり、よって配線抵抗は約0.32〜1.2
Ω/cm程度であるが、高密度配線にすることにより配
線の長さを短くすることができるので、電気抵抗が10
Ω以下の低抵抗の導体配線を得ることができた。また配
線幅、配線膜厚のばらつきも小さく、それにより特性イ
ンピーダンスの値のばらつきも小さくすることができ
た。
The green sheets on which these wiring patterns are printed are aligned so that the vias of each layer are connected.
About 0 to 50 sheets were stacked. Then, 130 ° C, 150k
g / cm 2 under heat and pressure to adhere, and FIG. 2 (c)
As shown in (1), a glass-ceramic laminate substrate 14b on which three-dimensional wiring was formed was manufactured. A pressure of about 2 kg / cm 2 is applied to the glass-ceramic laminate substrate 14 b, the organic binder is removed in a humidified atmosphere at about 850 ° C. for about 10 hours, and then in a non-oxidizing atmosphere.
By firing at about 1000 ° C for about 2 hours,
As shown in (d), the glass ceramic multilayer circuit board 1
5b was obtained. The wiring width of the conductor wiring of the manufactured Cu / glass ceramic multilayer circuit board 15b is about 25 to 50 μm,
The wiring film thickness is about 10-20 μm, and the wiring pitch is 1
It remained about 50 to 250 μm. The ratio between the wiring width and the wiring film thickness is about 0.5 to 0.4, and the area of the conductor wiring cross section is about 85 to the product of the wiring cross section maximum width and the wiring cross section maximum film thickness.
90%. The specific resistance of the Cu conductor wiring is about 2.7μ
Ω · cm, so that the wiring resistance is about 0.32 to 1.2
The resistance is about 10 Ω / cm, but since the length of the wiring can be shortened by using high-density wiring, the electric resistance becomes 10 Ω / cm.
A low-resistance conductor wiring of Ω or less was obtained. Also, the variation in the wiring width and the wiring film thickness was small, so that the variation in the value of the characteristic impedance could be reduced.

【0024】[実施の形態3]図3を用いて説明する。
実施形態1と同様の方法により、Cu導体ペーストをビ
ア充填したグリーンシートを作製した。図3(a)に示
すように、グリーンシート11上にもCuペーストを用
いて配線幅60μm、配線膜厚30μm、配線ピッチ2
50μmの配線パターン(導体金属配線)12cを改良
された方法でスクリーン印刷した。ここで用いたCuペ
ーストは、平均粒径2〜4μm程度の還元Cu粉末57
〜79重量部、飽和ポリエステル9.5〜4.75重量
部、メラミン樹脂0.5〜0.25重量部、シクロヘキ
サノン33〜16重量部を3本ロールを用いて混練して
作製した。図3(b)に示すように、配線パターンを印
刷したグリーンシート13cを約80℃で熱処理して、
配線パターンを硬化した。これら配線パターンを印刷し
たグリーンシートを各層のビアが接続されるように位置
を合わせて30〜50枚程度を積層した。その後、13
0℃程度、150kg/cm2程度の条件下で加熱圧着
して接着し、図3(c)に示すように、三次元に配線の
形成されたガラスセラミック積層体基板14cを作製し
た。
[Third Embodiment] A description will be given with reference to FIG.
In the same manner as in the first embodiment, a green sheet in which a Cu conductor paste was filled with vias was manufactured. As shown in FIG. 3A, a wiring width of 60 μm, a wiring thickness of 30 μm, a wiring pitch of 2
A 50 μm wiring pattern (conductor metal wiring) 12c was screen printed by an improved method. The Cu paste used here was reduced Cu powder 57 having an average particle size of about 2 to 4 μm.
To 79 parts by weight, 9.5 to 4.75 parts by weight of a saturated polyester, 0.5 to 0.25 parts by weight of a melamine resin, and 33 to 16 parts by weight of cyclohexanone were kneaded using a three-roll mill. As shown in FIG. 3B, the green sheet 13c on which the wiring pattern is printed is heat-treated at about 80 ° C.
The wiring pattern was cured. Approximately 30 to 50 green sheets on which these wiring patterns were printed were stacked with their positions adjusted so that the vias of each layer were connected. Then 13
Under a condition of about 0 ° C. and about 150 kg / cm 2, they were bonded by bonding under heat and pressure, as shown in FIG. 3C, to produce a glass-ceramic laminate substrate 14c having three-dimensionally formed wiring.

【0025】このガラスセラミック積層体基板14cに
2kg/cm2程度の圧力を加え、加湿雰囲気中、85
0℃で10時間保持して有機バインダを除去し、その後
非酸化性雰囲気中、1000℃で2時間焼成することに
より、図3(d)に示すように、ガラスセラミック多層
回路基板15cを得た。作製したCu/ガラスセラミッ
ク多層回路基板15cの導体配線の配線幅は25〜60
μm程度、配線膜厚は10〜20μm程度であり、配線
ピッチも150〜250μm程度のままであった。配線
幅と配線膜厚の比は0.5〜0.4程度であり、導体配
線断面の面積は配線断面最大幅と配線断面最大膜厚の積
の約85〜90%であった。Cu導体配線部の比抵抗は
約2.7μΩ・cmであり、よって配線抵抗は約0.3
2〜1.2Ω/cm程度であるが、高密度配線にするこ
とにより配線の長さを短くすることができるので、電気
抵抗が10Ω以下の低抵抗の導体配線を得ることができ
た。また配線幅、配線膜厚のばらつきも小さく、それに
より特性インピーダンスの値のばらつきも小さくするこ
とができた。
A pressure of about 2 kg / cm 2 is applied to the glass-ceramic laminate substrate 14c, and the
The organic binder was removed by holding at 0 ° C. for 10 hours, and then baked at 1000 ° C. for 2 hours in a non-oxidizing atmosphere to obtain a glass ceramic multilayer circuit board 15c as shown in FIG. . The wiring width of the conductor wiring of the manufactured Cu / glass ceramic multilayer circuit board 15c is 25 to 60.
The wiring thickness was about 10 to 20 μm, and the wiring pitch remained about 150 to 250 μm. The ratio between the wiring width and the wiring film thickness was about 0.5 to 0.4, and the area of the conductor wiring cross section was about 85 to 90% of the product of the wiring cross section maximum width and the wiring cross section maximum film thickness. The specific resistance of the Cu conductor wiring portion is about 2.7 μΩ · cm, and thus the wiring resistance is about 0.3
Although it is about 2 to 1.2 Ω / cm, the length of the wiring can be shortened by using high-density wiring, so that a low-resistance conductor wiring having an electric resistance of 10 Ω or less could be obtained. Also, the variation in the wiring width and the wiring film thickness was small, so that the variation in the value of the characteristic impedance could be reduced.

【0026】[実施の形態4]この実施の形態4は、図
4に示すように、実施の形態1、2または3で作製した
導体金属/ガラスセラミック多層回路基板15a、15
b、15cを含んで構成される電子素子の実装体であ
る。実施の形態1、2または3で作製した導体金属/ガ
ラスセラミック多層回路基板15a、15b、15cに
は、ライン配線2およびスルーホール3が形成されてい
る。このCu等の導体金属/ガラスセラミック多層回路
基板15a、15b、15cの上面に、銅とポリイミド
を用いて薄膜多層回路4を形成した。さらに、LSIチ
ップ5をはんだ6により装着した。その後、この裏面導
体層の上にAuSnはんだを用いて、Cu製の電気信号
入出力用ピン7をろう付けした。このようにして作製さ
れたモジュールの内部構成を図4に示した。このモジュ
ールでは、LSIチップ5との高精度の接続が図られて
いる。絶縁材料8の機械的強度が大きいため、ピン7の
ろう付け、LSIチップ5のはんだ付け等によるピン付
け部周辺にはクラックは認められなかった。また基板に
反り、変形等は認められなかった。
[Embodiment 4] In this embodiment 4, as shown in FIG. 4, a conductive metal / glass ceramic multilayer circuit board 15a, 15
This is a mounting body of an electronic element including the components b and 15c. The line wiring 2 and the through hole 3 are formed on the conductive metal / glass ceramic multilayer circuit boards 15a, 15b, and 15c manufactured in the first, second, or third embodiment. The thin film multilayer circuit 4 was formed on the upper surface of the conductive metal / glass ceramic multilayer circuit board 15a, 15b, 15c such as Cu using copper and polyimide. Further, the LSI chip 5 was mounted with the solder 6. After that, Cu electric signal input / output pins 7 were brazed on the back conductor layer using AuSn solder. FIG. 4 shows the internal configuration of the module thus manufactured. In this module, high-precision connection with the LSI chip 5 is achieved. Because of the high mechanical strength of the insulating material 8, no cracks were observed around the pinned portion by brazing the pin 7 or soldering the LSI chip 5. No warping or deformation of the substrate was observed.

【0027】[実施の形態5]この実施の形態5は、図
5に示すように、実施の形態1、2または3で作製した
Cu等の導体金属/ガラスセラミック多層回路基板15
a、15b、15cを含んで構成される電子素子の実装
体である。この実施の形態5では、Cu等の導体金属/
ガラスセラミック多層回路基板15a、15b、15c
とLSIチップ5との間に多層回路基板15と同じ材質
のキャリア基板9をはさんでいる。そして、キャリア基
板9の上面端部およびLSIチップ5上面において、キ
ャップ10をはんだ6aにより接合することで、キャリ
ア基板9を封止している。Cu等の導体金属/ガラスセ
ラミック多層回路基板15a、15b、15cは、実施
の形態1、2または3で作製したものである。キャリア
基板9の上面には実施の形態4と同様、薄膜多層回路4
が形成されている。LSIチップ5と多層回路基板15
a、15b、15cとの接続は、実施の形態4と同様、
はんだ6によってなされている。
Fifth Embodiment As shown in FIG. 5, a fifth embodiment of the present invention relates to a conductive metal / glass-ceramic multilayer circuit board 15 made of Cu or the like manufactured in the first, second or third embodiment.
It is a mounting body of an electronic element including a, 15b, and 15c. In the fifth embodiment, a conductor metal such as Cu /
Glass ceramic multilayer circuit boards 15a, 15b, 15c
A carrier substrate 9 made of the same material as the multilayer circuit substrate 15 is sandwiched between the semiconductor chip and the LSI chip 5. Then, the cap 10 is joined to the upper end of the carrier substrate 9 and the upper surface of the LSI chip 5 by solder 6a, thereby sealing the carrier substrate 9. Conductive metal / glass ceramic multilayer circuit boards 15a, 15b, and 15c such as Cu are manufactured in the first, second, or third embodiment. On the upper surface of the carrier substrate 9, as in the fourth embodiment,
Are formed. LSI chip 5 and multilayer circuit board 15
a, 15b, and 15c are connected in the same manner as in the fourth embodiment.
This is done by solder 6.

【0028】[0028]

【発明の効果】本発明によれば、Cu等の導体金属部と
ガラスセラミックスからなる絶縁体部とから構成される
ガラスセラミック多層回路基板において、配線幅を25
〜60μm程度、配線ピッチも150〜250μm程度
と小さく、配線断面のアスペクト比を0.3以上と高く
でき、かつ線幅、膜厚の値のばらつきを小さくでき、そ
れにより、微細配線幅の割には抵抗値が低く電気抵抗と
して10Ω以下の低抵抗を実現でき、電気抵抗値や特性
インピーダンスの値のばらつきが小さく安定で、高密度
の導体配線を実現することができる効果を奏する。また
本発明によれば、ガラスセラミック多層回路基板とし
て、小型化、高密度化が実現することができるので、こ
の上に高集積化したLSIや各種電子部品を多数搭載す
ることが可能となり、高集積化したLSIや各種電子部
品を多数実装した電子素子の実装体を得ることができる
効果を奏する。
According to the present invention, in a glass-ceramic multilayer circuit board composed of a conductive metal portion such as Cu and an insulator portion made of glass ceramic, a wiring width of 25 mm is used.
About 60 μm, the wiring pitch is as small as about 150 to 250 μm, the aspect ratio of the wiring cross section can be as high as 0.3 or more, and the variation in the line width and film thickness can be reduced. Has an effect that a low resistance value of 10Ω or less can be realized as an electric resistance, and a variation in electric resistance value and characteristic impedance value is small, and stable and high-density conductor wiring can be realized. Further, according to the present invention, downsizing and high density can be realized as a glass-ceramic multilayer circuit board, so that a large number of highly integrated LSIs and various electronic components can be mounted thereon. There is an effect that it is possible to obtain a mounted body of an electronic device on which a large number of integrated LSIs and various electronic components are mounted.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係るCu等の導体金属/ガラスセラミ
ック多層回路基板の製造方法の実施の形態1を示すフロ
ー図である。
FIG. 1 is a flowchart showing Embodiment 1 of a method for manufacturing a conductor metal / glass ceramic multilayer circuit board such as Cu according to the present invention.

【図2】本発明に係るCu等の導体金属/ガラスセラミ
ック多層回路基板の製造方法の実施の形態2を示すフロ
ー図である。
FIG. 2 is a flowchart showing Embodiment 2 of a method for manufacturing a conductive metal / glass ceramic multilayer circuit board such as Cu according to the present invention.

【図3】本発明に係るCu等の導体金属/ガラスセラミ
ック多層回路基板の製造方法の実施の形態2を示すフロ
ー図である。
FIG. 3 is a flowchart showing Embodiment 2 of a method for manufacturing a conductive metal / glass ceramic multilayer circuit board such as Cu according to the present invention.

【図4】本発明に係るCu等の導体金属/ガラスセラミ
ック多層回路基板にLSIチップを実装した電子素子の
実装体の一実施の形態を示す内部構造を示す模式図であ
る。
FIG. 4 is a schematic diagram showing an internal structure of an electronic device package according to an embodiment of the present invention in which an LSI chip is mounted on a conductive metal / glass ceramic multilayer circuit board such as Cu.

【図5】本発明に係るCu等の導体金属/ガラスセラミ
ック多層回路基板にLSIチップを実装した電子素子の
実装体の他の一実施の形態を示す内部構造を示す模式図
である。
FIG. 5 is a schematic view showing an internal structure of another embodiment of a mounted body of an electronic element in which an LSI chip is mounted on a conductive metal / glass ceramic multilayer circuit board such as Cu according to the present invention.

【図6】本発明に係る焼結されたCu等の導体金属/ガ
ラスセラミック多層回路基板におけるCu等の導体金属
配線(配線パターン)の断面を示す図である。
FIG. 6 is a diagram showing a cross section of a conductive metal wiring (wiring pattern) of Cu or the like in a sintered conductive metal such as Cu / glass ceramic multilayer circuit board according to the present invention.

【符号の説明】[Explanation of symbols]

2…ライン配線、 3…スルーホール、 4…薄膜多層
回路、 5…LSIチップ、 6…はんだ、 7…ピ
ン、 8…絶縁材料、 9…キャリア基板、 10…キ
ャップ、 11…ガラスセラミック・グリーンシート、
12、12a、12b、12c…Cu等の導体金属配線
(配線パターン)、 13a、13b、13c…配線パ
ターンを形成したグリーンシート、 14a、14b、
14c…ガラスセラミック積層体基板、 15、15
a、15b、15c…ガラスセラミック多層回路基板
(Cu等の導体金属/ガラスセラミック多層回路基
板)、 16…導体配線パターン
2: line wiring, 3: through-hole, 4: thin-film multilayer circuit, 5: LSI chip, 6: solder, 7: pin, 8: insulating material, 9: carrier substrate, 10: cap, 11: glass ceramic green sheet ,
12, 12a, 12b, 12c: conductive metal wiring (wiring pattern) such as Cu; 13a, 13b, 13c: green sheets on which wiring patterns are formed; 14a, 14b;
14c: glass ceramic laminate substrate, 15, 15
a, 15b, 15c: glass ceramic multilayer circuit board (conductor metal such as Cu / glass ceramic multilayer circuit board), 16: conductor wiring pattern

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木下 円 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所生産技術研究所内 ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor: Kinoshita Yen 292, Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa Pref.

Claims (18)

【特許請求の範囲】[Claims] 【請求項1】積層・接着および焼成してなるセラミック
スからなる絶縁体内に導体配線パターンを有するセラミ
ック多層回路基板において、前記導体配線パターンの断
面積が、最大幅と最大膜厚との積の80%以上であるこ
とを特徴とするセラミック多層回路基板。
1. A ceramic multilayer circuit board having a conductor wiring pattern in an insulator made of ceramics laminated, bonded and fired, wherein the cross-sectional area of the conductor wiring pattern is 80 times the product of the maximum width and the maximum film thickness. % Or more.
【請求項2】積層・接着および焼成してなるセラミック
スからなる絶縁体内に導体配線パターンを有するセラミ
ック多層回路基板において、前記導体配線パターンの配
線幅と配線膜厚とのアスペクト比が0.3以上であるこ
とを特徴とするセラミック多層回路基板。
2. A ceramic multilayer circuit board having a conductor wiring pattern in an insulator made of ceramics laminated, bonded and fired, wherein an aspect ratio between a wiring width and a wiring film thickness of the conductor wiring pattern is 0.3 or more. A ceramic multilayer circuit board, characterized in that:
【請求項3】前記前記導体配線パターンを、銅、金、銀
のいずれかを主成分とする低抵抗材で形成し、且つ配線
幅を20〜50μm、配線ピッチを150〜250μm
であることを特徴とする請求項1または2記載のセラミ
ック多層回路基板。
3. The conductive wiring pattern is formed of a low-resistance material containing copper, gold, or silver as a main component, and has a wiring width of 20 to 50 μm and a wiring pitch of 150 to 250 μm.
The ceramic multilayer circuit board according to claim 1, wherein:
【請求項4】前記前記導体配線パターンを、銅、金、銀
のいずれかを主成分とする低抵抗材で形成し、且つ配線
幅を20〜50μm、配線ピッチを150〜250μm
であり、前記導体配線パターンの電気抵抗を10Ω以下
とすることを特徴とする請求項1または2記載のセラミ
ック多層回路基板。
4. The conductor wiring pattern is formed of a low-resistance material containing copper, gold or silver as a main component, and has a wiring width of 20 to 50 μm and a wiring pitch of 150 to 250 μm.
3. The ceramic multilayer circuit board according to claim 1, wherein said conductor wiring pattern has an electric resistance of 10 Ω or less.
【請求項5】前記セラミックをガラスセラミックで形成
したことを特徴とする請求項1または2記載のセラミッ
ク多層回路基板。
5. The ceramic multilayer circuit board according to claim 1, wherein said ceramic is formed of glass ceramic.
【請求項6】積層・接着および焼成してなるセラミック
スからなる絶縁体内に導体配線パターンを有するセラミ
ック多層回路基板において、前記セラミックスをガラス
セラミックスで形成し、前記導体配線パターンを、銅、
金、銀のいずれかを主成分とする低抵抗材で形成し、且
つ配線幅を20〜50μm、配線ピッチを150〜25
0μmであり、前記導体配線パターンの電気抵抗を10
Ω以下とすることを特徴とするセラミック多層回路基
板。
6. A ceramic multilayer circuit board having a conductor wiring pattern in an insulator made of ceramics laminated, bonded and fired, wherein said ceramics is formed of glass ceramics, and said conductor wiring pattern is made of copper,
The wiring width is 20 to 50 μm and the wiring pitch is 150 to 25.
0 μm, and the electric resistance of the conductor wiring pattern is 10 μm.
A ceramic multilayer circuit board characterized by being Ω or less.
【請求項7】積層・接着および焼成してなるセラミック
スからなる絶縁体内に導体配線パターンを有するセラミ
ック多層回路基板において、前記セラミックスをガラス
セラミックスで形成し、前記導体配線パターンを、銅、
金、銀のいずれかを主成分とする低抵抗材で形成し、且
つ配線幅を20〜50μm、配線ピッチを150〜25
0μmであり、前記導体配線パターンの断面積が、最大
幅と最大膜厚との積の80%以上であることを特徴とす
るセラミック多層回路基板。
7. A ceramic multilayer circuit board having a conductor wiring pattern in an insulator made of ceramics laminated, bonded and fired, wherein said ceramics is formed of glass ceramic, and said conductor wiring pattern is made of copper,
The wiring width is 20 to 50 μm and the wiring pitch is 150 to 25.
A ceramic multilayer circuit board, wherein the cross-sectional area of the conductive wiring pattern is 0% or more and 80% or more of a product of a maximum width and a maximum film thickness.
【請求項8】積層・接着および焼成してなるセラミック
スからなる絶縁体内に導体配線パターンを有するセラミ
ック多層回路基板において、前記セラミックスをガラス
セラミックスで形成し、前記導体配線パターンを、銅、
金、銀のいずれかを主成分とする低抵抗材で形成し、且
つ配線幅を20〜50μm、配線ピッチを150〜25
0μm、配線幅と配線膜厚とのアスペクト比が0.3以
上であることを特徴とするセラミック多層回路基板。
8. A ceramic multilayer circuit board having a conductor wiring pattern in an insulator made of ceramics laminated, bonded and fired, wherein said ceramics is formed of glass ceramic, and said conductor wiring pattern is made of copper,
The wiring width is 20 to 50 μm and the wiring pitch is 150 to 25.
A ceramic multilayer circuit board, wherein an aspect ratio between a wiring width and a wiring film thickness is 0.3 μm or more.
【請求項9】積層・接着および焼成してなるセラミック
スからなる絶縁体内に導体配線パターンを有するセラミ
ック多層回路基板において、前記セラミックスをガラス
セラミックスで形成し、前記導体配線パターンを、銅、
金、銀のいずれかを主成分とする低抵抗材で形成し、且
つ配線幅を20〜50μm、配線ピッチを150〜25
0μmであり、前記導体配線パターンの電気抵抗を10
Ω以下とすることを特徴とするセラミック多層回路基
板。
9. A ceramic multilayer circuit board having a conductor wiring pattern in an insulator made of ceramics laminated, bonded and fired, wherein said ceramics is formed of glass ceramic, and said conductor wiring pattern is made of copper,
The wiring width is 20 to 50 μm and the wiring pitch is 150 to 25.
0 μm, and the electric resistance of the conductor wiring pattern is 10 μm.
A ceramic multilayer circuit board characterized by being Ω or less.
【請求項10】導体パターンのうち少なくとも配線パタ
ーン部分について、活性エネルギー線硬化可能な化合物
を含有する活性エネルギー線硬化型導電性ペースト組成
物で、かつ配線幅を20〜50μm、配線ピッチを15
0〜250μm、配線幅と配線膜厚とのアスペクト比が
0.3以上でもってガラスセラミック・グリーンシート
に対して印刷する印刷工程と、 該印刷工程で少なくとも配線パターン部分について印刷
されたガラスセラミック・グリーンシートに対して活性
エネルギー線を照射して配線パターンを硬化する硬化工
程と、 該硬化工程で硬化された配線パターンを有するガラスセ
ラミック・グリーンシートを積層・接着する積層・接着
工程と、 該積層・接着工程で積層・接着されたガラスセラミック
多層基板に対して脱バインダおよび焼成する焼成工程と
を有することを特徴とするセラミック多層回路基板の製
造方法。
10. An active energy ray-curable conductive paste composition containing an active energy ray-curable compound, wherein at least a wiring pattern portion of the conductive pattern has a wiring width of 20 to 50 μm and a wiring pitch of 15 μm.
A printing step of printing on a glass ceramic green sheet having an aspect ratio of a wiring width and a wiring film thickness of 0.3 to 250 μm to 0 to 250 μm; A curing step of irradiating the green sheet with active energy rays to cure the wiring pattern; a laminating / adhering step of laminating and bonding a glass ceramic green sheet having the wiring pattern cured in the curing step; A method for producing a ceramic multilayer circuit board, comprising: a firing step of removing a binder and firing the glass ceramic multilayer substrate laminated and bonded in the bonding step.
【請求項11】導体パターンのうち少なくとも配線パタ
ーン部分について、バインダが飛散する温度以下の温度
で硬化可能な化合物を含有する熱硬化型導電性ペースト
組成物で、かつ配線幅を20〜50μm、配線ピッチを
150〜250μm、配線幅と配線膜厚とのアスペクト
比が0.3以上でもってガラスセラミック・グリーンシ
ートに対して印刷する印刷工程と、 該印刷工程で少なくとも配線パターン部分について印刷
されたガラスセラミック・グリーンシートに対してバイ
ンダが飛散する温度以下の温度で熱処理して配線パター
ンを硬化する硬化工程と、 該硬化工程で硬化された配線パターンを有するガラスセ
ラミック・グリーンシートを積層・接着する積層・接着
工程と、 該積層・接着工程で積層・接着されたガラスセラミック
多層基板に対して脱バインダおよび焼成する焼成工程と
を有することを特徴とするセラミック多層回路基板の製
造方法。
11. A thermosetting conductive paste composition containing a compound curable at a temperature equal to or lower than a temperature at which a binder is scattered in at least a wiring pattern portion of a conductive pattern, and having a wiring width of 20 to 50 μm and a wiring width of 20 to 50 μm. A printing step of printing on a glass ceramic green sheet with a pitch of 150 to 250 μm and an aspect ratio of a wiring width to a wiring film thickness of 0.3 or more, and glass printed on at least a wiring pattern portion in the printing step A curing step of curing the wiring pattern by heat treatment at a temperature equal to or lower than the temperature at which the binder is scattered to the ceramic green sheets; and a lamination step of laminating and bonding glass ceramic green sheets having the wiring pattern cured in the curing step. A bonding step, and a glass ceramic laminated and bonded in the laminating and bonding step. And a firing step of firing and removing the binder from the layer substrate.
【請求項12】前記ガラスセラミックス・グリーンシー
トが、酸化物に換算してSiO2を75〜85重量%、
23を10〜30重量%、Al23を1〜10重量
%、アルカリ金属酸化物を10重量%以下、その他を1
重量%以下とする組成を有するホウケイ酸ガラス70体
積%と、ムライト30体積%とから構成することを特徴
とする請求項10または11記載のセラミック多層回路
基板の製造方法。
12. The glass ceramic green sheet contains 75 to 85% by weight of SiO 2 in terms of oxide.
B 2 O 3 10 to 30 wt%, the Al 2 O 3 1 to 10% by weight, the alkali metal oxide 10 wt% or less, others 1
The method for producing a ceramic multilayer circuit board according to claim 10 or 11, comprising 70% by volume of borosilicate glass having a composition of not more than% by weight and 30% by volume of mullite.
【請求項13】積層・接着および焼成してなるセラミッ
クスからなる絶縁体内に、断面積が最大幅と最大膜厚と
の積の80%以上である導体配線パターンを有するセラ
ミック多層回路基板と、該セラミック多層回路基板に対
して実装された半導体素子とを有することを特徴とする
電子デバイス実装体。
13. A ceramic multilayer circuit board having a conductor wiring pattern having a cross-sectional area of 80% or more of a product of a maximum width and a maximum film thickness in an insulator made of ceramics laminated, bonded and fired. An electronic device package comprising: a semiconductor element mounted on a ceramic multilayer circuit board.
【請求項14】積層・接着および焼成してなるセラミッ
クスからなる絶縁体内に、配線幅と配線膜厚とのアスペ
クト比が0.3以上である導体配線パターンを有するセ
ラミック多層回路基板と、該セラミック多層回路基板に
対して実装された半導体素子とを有することを特徴とす
る電子デバイス実装体。
14. A ceramic multilayer circuit board having a conductor wiring pattern in which an aspect ratio between a wiring width and a wiring film thickness is 0.3 or more in an insulator made of ceramics laminated, bonded and fired. An electronic device package comprising: a semiconductor element mounted on a multilayer circuit board.
【請求項15】積層・接着および焼成してなるガラスセ
ラミックスからなる絶縁体内に、銅、金、銀のいずれか
を主成分とする低抵抗材で形成し、且つ配線幅を20〜
50μm、配線ピッチを150〜250μmであり、前
記導体配線パターンの電気抵抗を10Ω以下とする導体
配線パターンを有するセラミック多層回路基板と、該セ
ラミック多層回路基板に対して実装された半導体素子と
を有することを特徴とする電子デバイス実装体。
15. An insulator made of glass ceramics laminated, bonded and fired, formed of a low-resistance material containing copper, gold, or silver as a main component, and having a wiring width of 20 to 20.
A ceramic multilayer circuit board having a conductor wiring pattern having a wiring pitch of 50 μm, a wiring pitch of 150 to 250 μm, and an electric resistance of the conductor wiring pattern of 10 Ω or less; and a semiconductor element mounted on the ceramic multilayer circuit board. An electronic device package comprising:
【請求項16】積層・接着および焼成してなるガラスセ
ラミックスからなる絶縁体内に、銅、金、銀のいずれか
を主成分とする低抵抗材で形成し、且つ配線幅を20〜
50μm、配線ピッチを150〜250μmであり、前
記導体配線パターンの断面積が、最大幅と最大膜厚との
積の80%以上である導体配線パターンを有するセラミ
ック多層回路基板と、該セラミック多層回路基板に対し
て実装された半導体素子とを有することを特徴とする電
子デバイス実装体。
16. An insulator made of glass ceramics laminated, bonded and fired, formed of a low-resistance material containing copper, gold or silver as a main component and having a wiring width of 20 to 20.
A ceramic multilayer circuit board having a conductor wiring pattern having a wiring pattern of 50 μm, a wiring pitch of 150 to 250 μm, and a cross-sectional area of the conductor wiring pattern being 80% or more of a product of a maximum width and a maximum film thickness; An electronic device package comprising: a semiconductor element mounted on a substrate.
【請求項17】積層・接着および焼成してなるガラスセ
ラミックスからなる絶縁体内に、銅、金、銀のいずれか
を主成分とする低抵抗材で形成し、且つ配線幅を20〜
50μm、配線ピッチを150〜250μm、配線幅と
配線膜厚とのアスペクト比が0.3以上である導体配線
パターンを有するセラミック多層回路基板と、該セラミ
ック多層回路基板に対して実装された半導体素子とを有
することを特徴とする電子デバイス実装体。
17. An insulating body made of glass ceramics laminated, bonded and fired, formed of a low-resistance material containing copper, gold or silver as a main component and having a wiring width of 20 to
A ceramic multilayer circuit board having a conductor wiring pattern having a wiring pattern of 50 μm, a wiring pitch of 150 to 250 μm, and a wiring width and a wiring film thickness of 0.3 or more, and a semiconductor element mounted on the ceramic multilayer circuit board An electronic device package comprising:
【請求項18】積層・接着および焼成してなるガラスセ
ラミックスからなる絶縁体内に、銅、金、銀のいずれか
を主成分とする低抵抗材で形成し、且つ配線幅を20〜
50μm、配線ピッチを150〜250μmであり、前
記導体配線パターンの電気抵抗を10Ω以下とする導体
配線パターンを有するセラミック多層回路基板と、該セ
ラミック多層回路基板に対して実装された半導体素子と
を有することを特徴とする電子デバイス実装体。
18. An insulator made of glass ceramics laminated, bonded and fired, formed of a low-resistance material containing copper, gold or silver as a main component and having a wiring width of 20 to 20.
A ceramic multilayer circuit board having a conductor wiring pattern having a wiring pitch of 50 μm, a wiring pitch of 150 to 250 μm, and an electric resistance of the conductor wiring pattern of 10 Ω or less; and a semiconductor element mounted on the ceramic multilayer circuit board. An electronic device package comprising:
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Cited By (1)

* Cited by examiner, † Cited by third party
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US7088568B2 (en) 2004-03-31 2006-08-08 Sanyo Electric Co., Ltd. Method for manufacture of multilayer ceramic substrate and multilayer ceramic substrate

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