JPH10143355A

JPH10143355A - 種々の書式のオペランドを高効率で乗算する能力を有するマイクロプロセッサ及びその演算方法

Info

Publication number: JPH10143355A
Application number: JP9299021A
Authority: JP
Inventors: Shannon A Wichman; エイ．ウイッチマンシャノン; Tuan Q Dao; キュー．ダオツアン
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1996-10-30
Filing date: 1997-10-30
Publication date: 1998-05-29
Also published as: EP0840207A1

Abstract

(57)【要約】【課題】符号付き乗算及び符号なし乗算を遂行する乗
算器を有する浮動小数点装置を含むマイクロプロセッサ
を提供する。【解決手段】乗算器８６内で、選択回路６４は、乗算
の種類を表示する信号ＳＩＧＮＸに応答して、符号付き
乗算では被乗数の最上位ビットＳ／ＭＳＢを符号ビット
信号線路ＳＧＮに供給し、符号なし乗算では低論理レベ
ルを線路ＳＧＮに供給する。被乗数を１ビット位置だけ
右へけた送りした状態６１の最上位ビット内に線路ＳＧ
Ｎの状態が複写される。乗数に応答してブースエンコー
ダ６８が制御線路Ｚ、Ｎ、Ｘに、それぞれ、零、負、絶
対値制御信号を発生する。部分積発生器６６がブースエ
ンコーダ６８からの制御信号に従って発生した部分積Ｐ
Ｐは、接頭辞論理７０が零、負制御信号と線路ＳＧＮ上
の信号とから発生した符号拡張接頭辞ＦＰＸを付加さ
れ、乗算器アレー７２内で合計されて積になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路の分野、
特にマイクロプロセッサ集積回路内の演算電子回路に関
する。

【０００２】技術上根本的である通り、算術計算は、現
代のマイクロプロセッサによって遂行される重要な機能
である。現代のマイクロプロセッサは、整数算術能力の
みならず、また浮動小数点書式（すなわち、仮数部及び
指数部に加えて、符号ビット）で表現された数に算術演
算を容易に遂行するためにオンチップ浮動小数点装置
を、いまでは通常に含んでいる。浮動小数点算術能力
は、信号処理のような複雑な問題においてしばしば出合
うように、計算集中（ｃｏｍｐｕｔａｔｉｏｎ−ｉｎｔ
ｅｎｓｉｖｅ）プログラムの実行にもちろん有効であ
る。

【０００３】従来のマイクロプロセッサは、広範囲の算
術演算を遂行するに当たって乗算に依存し、またそれゆ
え乗算器電子回路に極めて多く依存する。従来の調査研
究に従えば、高性能乗算器電子回路は、利用可能な回路
技術を用いて容易に実現されると云ってよい。その結
果、積和演算（ｍｕｌｔｉｐｌｙ−ａｎｄ−ａｄｄｏ
ｐｅｒａｔｉｏｎｓ）を敏速に遂行する現代のマイクロ
プロセッサの能力の利点を活して、繰返し乗算を伴う近
似アルゴリズムの使用を通して除算、平方根、及び離散
フーリエ変換のような演算を遂行することは、周知であ
る。

【０００４】アレー乗算器は、従来のマイクロプロセッ
サ回路に使用された周知の種類の乗算器である。一般
に、アレー乗算器は、一連の部分積を加算することによ
って演算し、その場合これらの部分積は各乗数ビットの
値に従って選択された被乗数のけた送りされた（ｓｈｉ
ｆｔｅｄ）複写である。これらの部分積は、一緒に加算
されて最終和に達し被乗数と乗数との積となる。分離部
分積発生器が加算器アレーと組み合わせて使用される
か、又は代わりに加算器アレー内の各セルが特定の乗数
ビットと被乗数ビットを受け取ることがある。多くのア
レー乗算器はブース（Ｂｏｏｔｈ）コード化を含み、こ
れは合計しようとする部分積の数を減少させる周知の技
術である。ブースコード化は、部分積として供給しよう
とする被乗数の倍数を選択するために乗数中の隣接ビッ
トを調べる。例えば、２ビットブースコード化は部分積
として０又は±１×被乗数のどちらかを選択し、３ビッ
トブースコード化は±０×、±１×、又は±２×被乗数
から部分積を発生する。

【０００５】符号付きオペランドは、乗算プロセスに複
雑性を追加する。技術上根本的である通り、符号付き２
進数は典型的に先頭符号ビットによって表される。符号
付オペランドはアレイ乗算器によって幾つかの方法で取
り扱われる。最も簡単な技術は、加算器の全幅にわたり
部分積をその符号ビットだけ単に拡張し、符号情報を加
算器の全長に沿って伝搬させることである。この簡単な
アプローチは、下位部分積加算器の各々をその結果の全
幅にわたって（例えば、各部分積のビット数の２倍ま
で）拡張することを必要とし、これは、もちろん、実現
に多量のチップ面積を費やす。この困難は、けた上げを
１つの加算器段から次の段へ伝搬し、それによって、こ
れらの加算器段の必要なビット幅を狭めるのに充分なビ
ット（ｅｎｏｕｇｈｂｉｔｓ）まで各部分積内の符号
ビット（ｓｉｇｎｂｉｔ）をただ拡張することによっ
て、克服される。符号拡張は、ボーフ他、「２の補数並
列アレー乗算アルゴリズム」、コンピュータに関する論
文誌（米国電気電子学会、１９７３年１２月）、ページ
１４３〜１４５（Ｂａｕｇｈ，ｅｔａｌ．，“ＡＴｗ
ｏ’ｓＣｏｍｐｌｅｍｅｎｔＰａｒａｌｌｅｌＡ
ｒｒａｙＭｕｌｔｉｐｌｉｃａｔｉｏｎＡｌｇｏｒ
ｉｔｈｍ”，ＴｒａｎｓＣｏｍｐｕｔｅｒ（ＩＥＥ
Ｅ，Ｄｅｃ．１９７３），ｐｐ．１４３−１４５）に説
明されている。

【０００６】しかしながら、符号拡張ビットの発生は、
乗算されるオペランドの型式に依存する。ＩＥＥＥ７
５４浮動小数点規格に従う浮動小数点オペランドの乗
算は典型的にアレー乗算器の外部で別個に取り扱われ、
更に、符号なし整数乗算もまたオペランド符号の取扱い
を必要としない。しかしながら、ブースコード化は負部
分積を伴うことがあるので、符号拡張は、浮動小数点オ
ペランド又は符号なし整数オペランドについて演算する
アレー乗算器内に依然として必要とされる。符号付き整
数の乗算は、ブースエンコーダ乗算器内では特に、その
符号拡張が符号付き整数（すなわち、負整数）オペラン
ドに対してとブースコード化された浮動小数点オペラン
ド及び正整数（又は符号なし整数）オペランドに対する
のと異なるので、符号拡張をなおさら複雑にする。

【０００７】多くの従来アーキテクチャでは、アレー乗
算器は、単一オペランド型式に従って実現される。これ
は、乗算に先立ちオペランドを他の書式に再書式付け
（ｒｅｆｏｒｍａｔｔｉｎｇ）することを必要とする。
このような再書式付けに必要とされる追加の電子回路及
び時間が乗算に必要とされる時間に加わり、乗算が繰り
返し遂行される離散フーリエ変換のような演算を実行す
るとき特に不利である。

【０００８】オペランド変換に起因する性能上の犠牲を
回避するために、様々なオペランド型式に対して分離乗
算器電子回路を提供することも、もちろん望ましくな
い。したがって、符号なし整数オペランド、符号付き整
数オペランド、及び浮動小数点オペランドを効率的に乗
算できる単一乗算器アレーを提供することが望ましい。

【０００９】更に背景として、米国特許第５，１９５，
０５１号は、浮動乗数点オペランド、符号なし整数オペ
ランド、及び符号付き整数オペランドを乗算する４ビッ
トブースコード化アレー乗算器を説明している。この参
考資料によれば、部分積符号ビットは、浮動小数点及び
符号なし整数の場合その部分積に対する４ビットブース
コード化群の最上位乗数ビットによって発生され、及び
符号付き整数の場合この最上位乗数ビットと最上位被乗
数ビットとの排他的ＯＲによって発生される。

【００１０】

【発明が解決しようとする課題】本発明の目的は、浮動
小数点オペランド、符号なし整数オペランド、及び符号
付き整数オペランドを含む種々の型式のオペランドを乗
算する能力のある乗算器電子回路を備えるマイクロプロ
セッサを提供することにある。

【００１１】本発明の更に目的は、このような乗算をオ
ペランド変換を必要とすることなく効率的に遂行するこ
のようなマイクロプロセッサを提供することにある。

【００１２】本発明の更に目的は、乗算器アレー内の加
算器電子回路の幅を極力狭くするために、符号拡張を各
オペランド型式の乗算に使用するこのようなマイクロプ
ロセッサを提供することにある。

【００１３】本発明の更に目的は、ブースコード化され
たアレー乗算器内のこのような乗算能力を提供すること
にある。

【００１４】本発明の更に目的は、マイクロプロセッサ
の浮動小数点装置内にこのような乗算能力を提供するこ
とにある。

【００１５】本発明の他の目的及び利点は、次の詳細な
説明をその添付図面と共に参照するならば当業者に明ら
かになろう。

【００１６】

【課題を解決するための手段】本発明は、マイクロプロ
セッサの乗算器電子回路内に実現することができる。符
号付き整数乗算を表示する制御信号と最上位オペランド
ビットとの論理組合わせが、その被乗数に対する新最上
位ビットを発生するために使用される。これらの信号
は、乗数のブースコード化の結果と組み合わされて、積
を形成する加算に先立ち、各部分積の接頭辞（ｐｒｅｆ
ｉｘ）を発生するために使用される。接頭辞は、符号付
き整数乗算用のものと他の乗算用のものとでは異なり、
このことが同じアレー乗算器を異なる型式のオペランド
の乗算に使用可能にする。

【００１７】

【発明の実施の形態】図１に示す実例のデータ処理シス
テム３００は実例のスーパスカラパイプラインマイクロ
プロセッサ１０を含み、この中に本発明の好適実施例が
実現される。これについて説明する。本発明は種々のア
ーキテクチャのマイクロプロセッサ内に利用されてよい
と考えられるので、云うまでもなく、システム３００の
及びマイクロプロセッサ１０のアーキテクチャはただ例
としてここに説明される。したがって、この詳細な説明
を参照したならば、当業者は他のマイクロプロセッサア
ーキテクチャ内で本発明を容易に実現することができる
と考えられる。更に、シリコン基板、絶縁物上シリコ
ン、ガリウム−ヒ素で完成された集積回路の製造技術、
及びその他の製造技術を用いて、かつＭＯＳ、ＣＭＯ
Ｓ、双極性、ＢｉＭＯＳ装置製造、又はその他の装置製
造を使用して、単一チップマイクロプロセッサ及びマイ
クロコンピュータ内に、又は多数チップマイクロプロセ
ッサ等内に本発明を実現できると考えられる。

【００１８】図１に示されたように、マイクロプロセッ
サ１０は、外部バスＢＵＳを経由して他のシステム装置
に接続される。外部バスＢＵＳは、この例では、単一バ
スとして示されているが、外部バスＢＵＳはＰＣＩロー
カルバスアーキテクチャを利用する従来のコンピュータ
で既知であるように、異なる速度及びプロトコルを有す
る多重バスを表してよい。システム３００は、通信ポー
ト３０３（モデムポート及びモデム、ネットワークイン
タフェース等を含む）、グラフィックディスプレイシス
テム３０４（ビデオメモリ、ビデオプロセッサ、グラフ
ィックモニタを含む）、ダイナミックＲＡＭ（ＤＲＡ
Ｍ）を介して典型的に実現され、かつメモリスタック３
０７を含むことがある主メモリシステム３０５、入力装
置３０６（キーボード、ポインティング装置、及びこれ
らの装置用インタフェース電子回路）、及びディスクシ
ステム３０８（ハードディスク駆動装置、フロッピーデ
ィスク駆動装置、及びＣＤ−ＲＯＭ駆動装置を含む）の
ような従来のサブシステムを含む。したがって、図１の
システム３００は、技術上いまは普通であるような、従
来のデスクトップコンピュータ又はワークステーション
に相当すると考えられる。もちろん、当業者に認められ
うように、マイクロプロセッサ１０の他のシステムによ
る実現もまた本発明から利益を得ることができる。

【００１９】マイクロプロセッサ１０は外部バスＢＵＳ
に接続されたバスインタフェース装置（以下、ＢＩＵ）
８を含み、これはマイクロプロセッサ１０とシステム３
００内の他の素子と間の伝達を制御しかつ実施する。Ｂ
ＩＵ８はこの機能を遂行する適当な制御及びクロック電
子回路を含み、この電子回路は演算速度を向上するため
に書込みバッファを含み、かつ内部マイクロプロセッサ
演算の結果を外部バスＢＵＳタイミング制約と同期させ
るようにタイミング電子回路を含む。マイクロプロセッ
サ１０はまたクロック発生及び制御電子回路２０を含
み、この電子回路はシステムクロックＳＹＳＣＬＫに基
づいてクロック位相を発生する。この例では、クロック
発生及び制御電子回路２０は、システムクロックＳＹＳ
ＣＬＫからバスクロックＢＣＬＫ及びコアクロックＰＣ
ＬＫを発生する。

【００２０】図１で明白なように、マイクロプロセッサ
１０は内部キャッシュメモリの３つのレベルを有し、こ
れらの最高のものはレベル２キャッシュ６であって、内
部バスを経由してＢＩＵ８に接続される。この例では、
レベル２キャッシュ６は、統一（ｕｎｉｆｉｅｄ）キャ
ッシュであり、かつ、マイクロプロセッサ１０によって
提供されるバストラフィックの多くがレベル２キャッシ
ュ６を経て達成されるように、ＢＩＵ８を経て外部バス
ＢＵＳからの全てのキャッシュ可能（ｃａｃｈｅａｂｌ
ｅ）データ及び全てのキャッシュ可能命令を受け取るよ
うに構成される。もちろん、マイクロプロセッサ１０
は、或る決まったバス読出し及び書込みを「キャッシュ
不可能」として取り扱うことによってキャッシュ６の回
りでバストラフィックを実施してよい。図２に示された
ように、レベル２キャッシュ６は、２つのレベル１キャ
ッシュ１６に接続される。レベル１データキャッシュ１
６_dはデータに専用されるのに対して、レベル１命令キ
ャッシュ１６_iは命令に専用される。マイクロキャッシ
ュ１８は、この例では、全二重ポート付きレベル０デー
タキャッシュである。

【００２１】図１に示されたように、マイクロプロセッ
サ１０は、スーパスカラ型式であり、それゆえ、多数の
実行装置を含む。これらの実行装置は、条件分岐演算、
整数演算、及び論理演算用２つの論理演算装置（以下、
ＡＬＵ）４２₀、４２₁、浮動小数点装置（以下、ＦＰ
Ｕ）３１、２つのロード／記憶装置４０₀、４０₁、及
びマイクロシーケンサ４８を含む。２つのロード／記憶
装置４０は、マイクロキャッシュ１８への真並列アクセ
ス用にこれへの２つのポートを利用し、かつまたレジス
タファイル３９内のレジスタへのロード動作及び記憶動
作を遂行する。データマイクロ翻訳ルックアサイド（ｌ
ｏｏｋａｓｉｄｅ）バッファ（μＴＬＢ）３８は、従来
のように、論理データアドレスを物理アドレスに翻訳す
るために備えられる。

【００２２】これらの多数実行装置は、各々が７段の多
数パイプラインを介して、ライトバック（ｗｒｉｔｅ−
ｂａｃｋ）を用いて、制御される。これらのパイプライ
ン段は、次の通り。

【００２３】Ｆ取出し：この段は、命令アド
レスを発生しかつ命令キャッシュ又はメモリから命令を
読み出す。ＰＤ０プリデコード段０：この段は、３つまでの
ｘ８６型命令の長さ及び開始位置を判定する。ＰＤ１プリデコード段１：この段は、取出しｘ８
６型命令バイトを抽出しかつデコードするためこれらを
固定長書式で記録する。ＤＣデコード：この段は、ｘ８６命令をアトミ
ック演算（以下、ＡＯｐｓ）に翻訳する。ＳＣスケジュール：この段は、４つまでのＡＯ
ｐｓを適当な実行装置（ＦＰＵ３１を含む）に割り当て
る。ＯＰオペランド：この段は、ＡＯｐｓによって
表示されたレジスタオペランドを検索する。ＥＸ実行：この段は、ＡＯｐｓ及び検索された
オペランドに従って実行装置をランさせる。ＷＢライトバック：この段は、実行の結果をレ
ジスタ又はメモリに記憶する。

【００２４】このパイプラインは、「整数パイプライン
（ｉｎｔｅｇｅｒｐｉｐｅｌｉｎｅ）」と以下に称さ
れ、本発明の好適実施例に従ってＦＰＵ３１の浮動小数
点パイプラインと組み合わさって動作する。

【００２５】図１に戻って参照すると、上に挙げたパイ
プライン段は、マイクロプロセッサ１０内の種々の機能
ブロックによって遂行される。取出し装置２６は、命令
マイクロ翻訳ルックアサイドバッファ（μＴＬＢ）２２
を経由して命令ポインタから命令アドレスを取り出し
て、レベル１命令キャッシュ１６_iに供給する。命令キ
ャッシュ１６_iは命令データの流れを発生して取出し装
置２６へ送り、後者は、立ち代わって、命令コードを所
望の順序に従ってプリデコード０段２８及びプリデコー
ド１段３２へ転送する。これら２つの段は分離パイプラ
イン段として動作し、かつ３つまでのｘ８６命令を位置
決めしかつこれらをデコーダ３４に供給するように一緒
に動作する。プリデコード０段２８は３つだけの可変長
ｘ８６命令の寸法及び位置を決定するのに対して、プリ
デコード１段３２は、デコードを容易にするために、多
数バイト命令を固定長書式に翻訳する。デコーダ３４
は、この例では、４つの命令デコーダを含み、これらの
各々はプリデコード１段３２から固定長ｘ８６命令を受
け取りかつ１つから３つのＡＯｐｓを発生する能力を有
し、これらの演算は実質的にＲＩＳＣ命令に等しい。ス
ケジューラ３６は、デコーダ３４の出力におけるデコー
ド待ち行列から４つまでのＡＯｐｓを読み出し、かつこ
れらのＡＯｐｓを適当な実行装置に割り当てる。オペラ
ンド装置４４は、マルチプレクサ４５を経てスケジュー
ラ３６及びまたマイクロコードＲＯＭ４６から入力を受
け取り、かつ命令の実行に使用されるレジスタオペラン
ドを取り出す。更に、この例によれば、オペランド装置
４４は、記憶する準備を整えたレジスタへ結果を送るた
めにオペランド転送を実行し、かつまたロード及び記憶
型のＡＯｐｓ用アドレス発生を遂行する。

【００２６】マイクロシーケンサ４８及びマイクロコー
ドＲＯＭ４６はマイクロコード入口（ｅｎｔｒｙ）ＡＯ
ｐｓの実行に当たってＡＬＵ４２及びロード／記憶装置
４０を制御する。このＡＯｐｓは、一般に、サイクル中
実行する最終ＡＯｐｓである。この例では、マイクロシ
ーケンサ４８は、マイクロコードＲＯＭ４６に記憶され
たマイクロ命令を通して順序動作して、複雑なｘ８６命
令又は稀に使用されるｘ８６命令、例外及び割込みを取
り扱うセグメントレジスタ又は制御レジスタを修正する
ｘ８６命令、及び（ＲＥＰ命令、及び全てのレジスタを
ＰＵＳＨ及びＰＯＰする命令のような）多サイクル命令
のようなマイクロコード化マイクロ命令に応答して制御
を実施する。

【００２７】マイクロプロセッサ１０はまた、製造の完
了の際、及びリセット及び他の事象の際にマイクロプロ
セッサ１０の演算の妥当性を保証するＪＴＡＧ走査試
験、及び或る決まった組込み自己試験（ＢＩＳＴ）機能
を制御する電子回路２４を含む。

【００２８】図２は、本発明のこの実施例によるＦＰＵ
３１の構成、及びマイクロプロセッサ１０の他の機能ブ
ロックとのその相互接続を示す。これについて詳細に説
明する。云うまでもなく、本発明は他のアーキテクチャ
及び設計に従って構成される浮動小数点装置の実現にも
有益であるので、ＦＰＵ３１のこの構成はただ例として
示されている。

【００２９】ＦＰＵ３１はＦＰＵ待ち行列段４９を含
み、後者は現に命令バッファであって、マイクロプロセ
ッサ１０の整数部とＦＰＵ３１の実行段との間にある。
ＦＰＵ待ち行列段４９は、整数マイクロシーケンサ４８
の制御下にあるマルチプレクサ４５を経て、（マイクロ
コード命令の場合）スケジューラ３６から又はマイクロ
シーケンサ４８からＦＰＵ命令を受け取る。ＦＰＵ待ち
行列段４９はまた、マイクロコード化ＦＰＵ命令を実行
するために、ＦＰＵマイクロシーケンサ４７からＦＰＵ
命令を受け取る。

【００３０】ＦＰＵ待ち行列段４９はＦＰＵスケジュー
ラ５０に接続され、ＦＰＵスケジューラ５０は、立ち代
わって、マイクロプロセッサ１０の整数部内のスケジュ
ーラ３６とは別個に、浮動小数点命令に対するスケジュ
ーリング機能を遂行する。ＦＰＵスケジューラ５０は論
理であって、この論理は、ＦＰＵ待ち行列段４９からこ
れに転送される命令に応答して、かつまたレジスタファ
イル３９からこれに転送されるアドレス情報に応答し
て、スケジューラ３６と同じように動作する。レジスタ
ファイル３９は少なくとも１つのレジスタＦＬＳＴＡ
Ｇを含み、このレジスタはＦＰＵ３１が使用しようとす
るデータオペランドの書式を記憶する。スヌープ（Ｓｎ
ｏｏｐ）論理３７は、例えばレジスタＦＬＳＴＡＧに
記憶される浮動小数点命令に相当するロード／記憶動作
用パイプラインを監視するためにレジスタファイル３９
に関連している。スヌープ論離３７は、浮動小数点ロー
ド／記憶指示に相当する或る決まった情報をコード化し
かつこの情報をバスＬＳ＿ＴＡＧを通してＦＰＵスケジ
ューラ５０に転送する。浮動小数点ＡＯｐｓ及びロード
／記憶指示に応答して、ＦＰＵ３１に伝達された命令を
実行するためにＦＰＵスケジューラ５０は制御信号をＦ
ＰＵ３１内に発する。

【００３１】この例では、ＦＰＵ３１は、それ自身のレ
ジスタファイル５２を含む。ＦＰＵレジスタファイル５
２に含まれたレジスタは浮動小数点状態語（ＦＳＷ）、
浮動小数点制御語（ＦＣＶ）、及び８レジスタデータス
タック（ｘ８６命令の組からなる）を含む。割込み操作
に有効な５つの浮動小数点環境レジスタは、これらのレ
ジスタがＦＰＵ３１によって内部的に使用されないの
で、レジスタファイル３９内に含まれる（図２にＥＮＶ
ＲＥＧとして示されている）。

【００３２】ＦＰＵルータ５４は、ＦＰＵスケジューラ
５０と一緒に動作して、所望のオペランドをＦＰＵ３１
の実行段へ転送する。ＦＰＵルータ５４は、多数ソース
から浮動小数点オペランドを受け取る。メモリから検索
されたオペランドは、（それぞれ、バスＬＯＡＤ＿ＤＡ
ＴＡ０、ＬＯＡＤ＿ＤＡＴＡ１にデータを供給する）ロ
ード／記憶装置４０₀、４０₁からＦＰＵルータ５４へ
転送される。ＦＰＵルータ５４はまた、ＦＰＵレジスタ
ファイル５２、定数データＲＯＭ５５、及び（先行命令
の結果からのライトバックデータを供給する）ＦＰＵ第
３実行段６０から浮動小数点オペランドを受け取る。定
数データＲＯＭ５５は、浮動小数点命令実行に、特に超
越関数評価及び反復集束型除算に使用されることがある
通常の浮動小数点定数

【外１】を記憶する。

【００３３】本発明のこの好適実施例によれば、ＦＰＵ
スケジューラ５０は、３つのソースからの命令、制御信
号、及び指示（ｄｉｒｅｃｔｉｖｅｓ）、すなわち、バ
スＬＳ＿ＴＡＧを通してのロード／記憶装置４０からの
指示、ＦＰＵ待ち行列段４９からのデコードされた制御
信号及び演算コード（ｏｐｃｏｄｅｓ）、及び先に開始
（ｌａｕｎｃｈｅｄ）されかつ実行された単一パス命令
に応答してＦＰＵ第３実行段６０によって発生されたラ
イトバックバスＷＢ（ｗｒｉｔｅｂａｃｋｂｕｓ）か
らのアドレス情報を受け取る。これらの入力に基づい
て、ＦＰＵスケジューラ５０は、これらの命令、制御信
号、及び指示の宛先であるリソース間の依存性、また
は、パイプライン衝突を検査する。既にパイプライン内
にある浮動小数点ＡＯｐｓに対するソース及び宛先リソ
ースが、上掲の機能を遂行するに当たって各新命令又指
示に関してＦＰＵスケジューラ５０によって記録されか
つ分析される。ＦＰＵスケジューラ５０はまた、例え
ば、浮動小数点状態語ＦＳＷ及び浮動小数点制御語ＦＣ
Ｗを介して、機械状態を更新しかつ維持する。非正規化
（ｄｅｎｏｒｍａｌｉｚｅｄ）オペランド及び他の例外
の識別を含む状態情報は、各浮動小数点結果毎に浮動小
数点状態語ＦＳＷからレジスタファイル３９内の環境レ
ジスタＥＲＥＧ及びＦＰＵ待ち行列段４９を経てＦＰ
Ｕ誤りレジスタ６２に記憶されるように伝達される。

【００３４】この情報に基づいて、ＦＰＵスケジューラ
５０内スケジューリングの論理が次のサイクル内の実行
のために動作を開始するべきか判定する。依存性か検出
されない場合及び現行スケジュールされた命令がスタッ
ク内のレジスタからの読出し又はこれへの書込みを含む
場合、ＦＰＵスケジューラ５０は、スケジュールされつ
るある命令に従って先に発せられたイネーブル信号を妥
当検査するためにＦＰＵレジスタファイル５２に命令を
発し、かつ開始されつつある命令に従ってＦＰＵ第１実
行段５６へ転送する適当なオペランドを選択するために
ＦＰＵルータ５４に対して信号を発生する。単一パス命
令は、ＦＰＵ第１実行段５６への制御信号に応答してＦ
ＰＵスケジューラ５０によって開始される。

【００３５】この命令に従って、ＦＰＵスケジューラ５
０はまた、（線路μＦＰＩを通して）ＦＰＵマイクロシ
ーケンサ４７へ責任ある浮動小数点命令及び相当するマ
イクロコード入口アドレスを発することによって浮動小
数点マイクロコード化シーケンスを開始してよく、マイ
クロシーケンサ４７は、立ち代わって、この入口アドレ
スからマイクロコードルーチンを開始させて、実行用命
令の次の順序を発生する。ＦＰＵマイクロシーケンサ４
７は、浮動小数点命令を発しかつ制御し、これらの命令
はＦＰＵ実行段５６、５８、６０を通る多重パスを必要
とする。ＦＰＵマイクロシーケンサ４７は、技術上従来
のように、マイクロＲＯＭを含み、このＲＯＭはスケジ
ューラ５０が発生したマイクロコード入口アドレスによ
って呼び出された実行可能命令を記憶する。ＦＰＵマイ
クロシーケンサ４７のアーキテクチャは、分岐常時型
（ｂｒａｎｃｈ−ａｌｗａｙｓｔｙｐｅ）のものであ
って、ここでは次のマイクロ命令アドレスが現行のマイ
クロ命令内の４つの分岐の１つから判定される。マイク
ロコードシーケンサの入口で、ＦＰＵマイクロシーケン
サ４７は、ＦＰＵスケジューラ５０によるスケジューリ
ングのために、ＦＰＵ待ち行列段４９へ一続きの実行可
能命令コードを供給する。

【００３６】衝突も依存性も検出されない正規動作で
は、毎サイクルに新浮動小数点命令がＦＰＵスケジュー
ラ５０を通過する。依存性が検出される場合、ＦＰＵス
ケジューラ５０は、パイプラインをストール（立往生
（ｓｔａｌｌ））させる。ストールのときにスケジュー
ルされつつある命令は進行せず、依存性又は例外が一掃
されるまで保留される。（例えば、非正規（ｄｅｎｏｒ
ｍａｌ）オペランドの際の命令の実行、又は偽番号（ｎ
ｏｔ−ａ−ｎｕｍｂｅｒ）ＮａＮをもたらす実行に先立
ち）早期命令の実行が正規様式で完了しない原因となる
衝突の場合、ＦＰＵスケジューラ５０は放棄シーケンス
を発することになり、この場合、浮動小数点パイプライ
ン内に現在ある命令はフラッシュ（ｆｌｕｓｈｅｄ）さ
れ、かつ浮動小数点シーケンスが再開始される。

【００３７】ＦＰＵスケジューラ５０はまた、ライトバ
ック及び機械状態の更新を含む命令完了を取り扱う。偽
番号ＮａＮ、あふれ、下位けたあふれ等のような、浮動
小数点演算の実行から生じるなんらかの例外の場合、ス
ケジューラ５０はまた、これらの例外を取り扱い、かつ
これらの例外を、上に挙げたように、浮動小数点状態語
ＦＳＷを介して整数パイプラインに報告する責任を有す
る。スケジューラ５０及びルータ５４は、ＦＰＵ３１へ
のスケジューリング機能の分配に必要とされるに従っ
て、整数論理を備えるインタフェースを提供する。

【００３８】図３は、ＥＰＵ第１、第２、第３実行段５
６、５８、６０のデータ経路を示す。これについて説明
する。上に挙げたように、実行段５６、５８、６０の各
々は制御パイプライン及び状態パイプラインを含み、こ
れらに沿って制御信号及び状態情報が相当するデータ経
路内のオペランドと一緒に走行する。

【００３９】図３は、本発明の好適実施例のＦＰＵ第１
実行段５６のデータ経路部分の構成を示す。オペランド
ＯＰＡ及びＯＰＢは、ルータ５４から受け取られ、か
つ、それぞれ、レジスタ８１Ａ、８１Ｂに記憶される。
本発明のこの実施例では、ＦＰＵ第１実行段５６は３つ
のデータ経路を含む。１つのデータ経路は浮動小数点オ
ペランドＯＰＡ及びＯＰＢの指数を取り扱い、第２デー
タ経路は加算命令及び減算命令に対してオペランドＯＰ
Ａの仮数部とＯＰＢの仮数部とを整列させ、及び第３デ
ータ経路は乗算命令及び除算命令に対してオペランドＯ
ＰＡとＯＰＢを乗算する。それゆえ、ＦＰＵ第１実行段
５６内の指数加算器８２は、それぞれ、オペランドＯＰ
Ａ、ＯＰＢの指数部ＥＸＰＡ、ＥＸＰＢを受け取り、か
つ４つの結果、すなわち、乗算に使用されたＥＸＰＡ＋
ＥＸＰＢ−バイアス、除算に使用されたＥＸＰＡ−ＥＸ
ＰＢ＋バイアス、浮動小数点加算及び減算に使用された
ＥＸＰＢ−ＥＸＰＡ及びＥＸＰＡ−ＥＸＰＢを生じる。
指数選択器８８は、現行命令に対して発生された、ＦＰ
Ｕスケジューラ５０からの制御信号の制御の下に、指数
加算器のこれら４つの結果の中から選択する。指数選択
器８８の出力は指数値を発生し、これをＦＰＵ第２実行
段５８へ転送する。ＦＰＵ第１実行段５６からのこれら
の出力及び他の出力は、安定目的のために典型的にレジ
スタに記憶された出力である（明瞭のために図３にはこ
れらのレジスタは図示されていない）。

【００４０】ＦＰＵ第１実行段５６内の追加データ経路
は従来の整列シフタ８４を含み、このシフタは、結果Ｅ
ＸＰＡ−ＥＸＰＢ又はＥＸＰＢ−ＥＸＰＡの大きい方に
基づいて、浮動小数点加算及び減算のような付加的命令
によって及び指数選択器８８が表示したけた送りカウン
トによって要求されるに従って、（線路ＭＡＮＴＡ及び
ＭＡＮＴＢを通してこのシフタに供給された）オペラン
ドの仮数部をけた送りする。線路ＡＤＤＡ、ＡＤＤＢ、
ＣＩＮ（けた上げ）上の整列シフタ８４の出力、及びス
ティッキービット（図示されていない）は、ＦＰＵ第２
実行段５８に供給される。技術上根本的である通り、ス
ティッキービットは、整列シフタ８４の端からけた送り
されるビットの論理ＯＲであり、丸めのために使用され
る。有効減算の場合に結果の符号を計算する又は２つの
偽番号ＮａＮオペランドのうちの大きい方を判定する仮
数部比較器等のような他の従来の浮動小数点加算アード
ウェアもまた、整列シフタ８４と組み合わされて具備さ
れることがある。

【００４１】ＦＰＵ第１実行段５６内の乗算データ経路
は乗算器８６を含み、この乗算器は、それぞれ、オペラ
ンドレジスタ８１Ａ、８１Ｂから線路ＭＡＮＴＡ、ＭＡ
ＮＴＢを通して仮数部を受け取り、かつ出力を保護ビッ
ト、丸めビット、スティッキービットと共に線路ＭＰＹ
ＳＵＭ、ＭＰＹＣＡＲＲＹを通してＦＰＵ第２実行段５
８へ供給する。乗算器８６はまたＦＰＵスケジューラ５
０から線路ＳＩＧＮＸを通して制御信号を受け取り、こ
の制御信号は符号付き整数乗算を遂行するべきかどうか
を表示し、この制御信号に従って乗算器８６は更に以下
に説明するように適当な符号拡張接頭辞を発生する。一
般に、本発明のこの実施例による乗算器８６は、部分積
の数を３６に減少させるために３ビットブースコード化
を使用して、７２ビット×７２ビットけた上げ保留アー
キテクチャに従って構成される。各群にこれと異なるビ
ット幅（すなわち、３ビットでなく２ビット又は４ビッ
ト）を使用するブースコード化もまた本発明の範囲にあ
るので、このような代わりのブースコード化もこの詳細
な説明を参照したならば当業者によって代わりに実現さ
れると、もちろん考えられる。本発明のこの実施例で
は、被乗数は線路ＭＡＮＴＡ上の２進値に関連している
のに対して、乗数は線路ＭＡＮＴＢ上の２進値に関連し
ている。

【００４２】最高精度ＩＥＥＥ７５４規格書式でも６
４ビット仮数部を要求しているのに、この実施例の構成
では、乗算器８６に供給される仮数部オペランドは幅が
７２ビットもある。これら追加ビットの或るいくつか
は、乗算器８６によって遂行されるディジタル乗算は限
定精度のものであることを考慮して、除算及び超越関数
の計算（例えば、三角関数及び双曲線関数評価）のよう
な演算に対する充分に精確な結果を達成するために必要
である。７２ビット幅のうちの残りのビットは、この例
では、以下に説明されるように加算器段の組織の結果と
して提供され、実際には精度上の「自由ビット」であ
り、もしこれらの臨時ビットを供給しなかったならば加
算器段の数を減少させないであろうことを考慮してのも
のである。

【００４３】図４に、本発明のこの実施例による乗算器
８６の構成を示す。これを説明する。前に挙げたよう
に、乗算器８６は、符号なし整数、浮動小数点、符号付
き整数を含む種々の書式でのオペランドを乗算する能力
を有する。符号なし整数と浮動小数点についての乗算の
場合、乗算器８６は、符号なしオペランドについて演算
する（浮動小数点乗算に対する符号ビットは別個に取り
扱われる）。乗算器８６によって遂行される符号付き乗
算は、特に、本発明のこの実施例に従って乗算器８６に
よって遂行される部分積の加算において及びブースコー
ド化乗算に対する符号拡張において、オペランド符号ビ
ットを考慮することを必要とする。

【００４４】図４に示されたように、線路ＭＡＮＴＡ
は、乗算器８６によって遂行される乗算のために７２ビ
ット被乗数を供給する。ビットＳ／ＭＳＢとして図４に
示された被乗数の最上位ビットは、符号付き整数被乗数
の場合には符号ビットに相当するが、浮動小数点及び符
号なしオペランドの場合は最上位絶対値に相当する。本
発明のこの実施例にれば、線路ＭＡＮＴＡ上の被乗数の
最上位ビットＳ／ＭＳＢはマルチプレクサ６４の１つの
入力へ転送され、このマルチプレクサの他の入力は接地
されている（すなわち、論理０にある）。マルチプレク
サ６４の制御入力はＦＰＵスケジューラ５０から線路Ｓ
ＩＧＮＸを通して制御信号を受け取り、この信号は遂行
しようとする乗算が符号付き整数乗算かどうかを表示す
る。本発明のこの実施例によれば、マルチプレクサ６４
は、浮動小数点乗算及び符号なし整数乗算（線路ＳＩＧ
ＮＸ不活性）の場合は“０”をその出力及び線路ＳＧＮ
に供給し、及び符号付き整数乗算（線路ＳＩＧＮＸ活
性）の場合は線路ＭＡＮＴＡ上のビットＳ／ＭＳＢの状
態を線路ＳＧＮに供給する。

【００４５】図４に機能的に示されたように、本発明の
好適実施例によれば、被乗数は、線路ＭＡＮＴＡを通し
て乗算器８６によって受け取られ、かつけた送りされた
被乗数状態６１に示されたように１ビット位置だけ右へ
けた送りされる。けた送りされた被乗数状態６１は、本
発明のこの実施例によれば、乗算器８６が単一サイクル
内で演算する（すなわち、状態６１は、記憶に１サイク
ルを必要とすると思われるレジスタでは、好適には、な
い）ので、被乗数と他の情報との組合わせを単に表示し
かつ乗算器８６内のこの組合わせの経路指定を単に表示
する。被乗数のけた送りは線路ＭＡＮＴＡ上の値の最下
位ビットを捨て、このことが現に被乗数を２で除す。本
発明のこの実施例によれば、７２ビット乗算器８６にか
らの必要とされる最高精度浮動小数点出力は６４ビット
に過ぎず、かつ線路ＭＡＮＴＡ、ＭＡＮＴＢ上の最上位
３２ビットによって表される（下位ビットは０にセット
される）。それゆえ、各入力オペランドの最下位ビット
は、浮動小数点被乗数及び整数被乗数の両方で拡張可能
である。この同じけた送り（２で除す）は乗数にも遂行
され、乗数の内容を線路ＭＡＮＴＢ上から右へけた送り
し、その結果、線路ＭＡＮＴＢ上の最上位ビットはブー
スエンコーダ６８に供給された際の乗数の新最上位ビッ
ト内に複写される。これらのけた送りによる１／４なる
率による損失は、乗算の完了の際に回復されることにな
る。図４に戻って参照すると、けた送りされた被乗数状
態６１の最上位ビットは、マルチプレクサ６４から線路
ＳＧＮを通して、符号付き整数乗算の場合、線路ＭＡＮ
ＴＡ上のビットＳ／ＭＳＢの複写を受けとり、及び浮動
小数点乗算及び符号なし整数乗算の場合、“０”状態を
受け取る（すなわち、これらの場合、そのオペランドが
正値として取り扱われる）。けた送りされた被乗数状態
６１は、２で除された（すなわち、右へけた送りされ
た）被除数であり、乗算モードに従ってセットされたそ
の最上位ビット及び線路ＧＳＮ上の符号を備えており、
次いで、これの状態が線路ＭＣＮを通して部分積発生器
６６へ転送される。

【００４６】線路ＭＡＮＴＢ上の値はマルチプレクサを
通してブースエンコーダ６８へ転送される。上に挙げた
ように、線路ＭＡＮＴＢ上の値もまたブースエンコーダ
６８に供給されるに先立ち２で除される。本発明のこの
好適実施例によれば、ブースエンコーダ６８は、乗数の
３ビットの逐次の群にブースコード化を遂行する（すな
わち、３ビットブースコード化）。技術的に既知のよう
に、ブースコード化は、乗数内の多数の隣接ビットにブ
ースアルゴリズムを適用することで以て選択した特定の
倍数を用いて被除数の正倍数及び負倍数である部分積を
発生することによって、加算しようとする部分積の数を
減少させる。本発明のこの実施例によるブースエンコー
ダ６８によって遂行される３ビットブースコード化で
は、被乗数の±０×、±１×、±２×倍数の中から各部
分積を選択するために、乗数の３つの隣接ビットを問い
合わせる。技術的に周知であるように、ブースコード化
は、積を発生するに当たって加算しようとする部分積の
数を減少させる。７２ビットオペランドの乗算のこの例
では、３ビットブースコード化は、可能な部分積の数を
（ブースコード化なしの場合の）７２から３６へ減少さ
せる。ブースエンコーダ６８は、各部分積ごとにその出
力を３つの制御線路Ｎ、Ｚ、Ｘに発生し、制御線路Ｎは
（活性のとき）部分積が負倍数であることを表示し、制
御線路Ｚは（活性のとき）部分積が零であることを表示
し、及び制御線路Ｘは部分積が２×倍数（活性のとき）
であるか又は１×倍数（不活性のとき）であるかを表示
する。以下に説明されるように、制御線路Ｎ、Ｚ、Ｘの
各々はそれらの制御信号を接頭辞論理７０へ転送し、か
つ制御線路Ｎは乗算器アレー７２へ転送し、制御線路
Ｎ、Ｚはまた線路ＭＣＮを通して部分積発生器６６へ転
送する。

【００４７】部分積発生器６６は、使用される特定ブー
スコー化技術に対して、部分積を発生する従来技術に従
って技術に従って構成されてよい。図５ａは、例とし
て、３ビットブースコード化の場合に対する部分積発生
器６６の機能構成を示す。この例で、部分積発生器６６
は、乗算に必要とされる部分積の全てを並列に発生し、
それゆえ、ｎ＋１部分積発生器６６₀から６６_nとして
機能的に配置され、これらの部分積発生器の各々は線路
ＭＣＮを通して被除数を入力として受け取る。ここに説
明される特定の例では、７２ビットオペランドが３ビッ
トブースコード化を使用して乗算されて、３２の部分積
ＰＰ₀からＰＰ₃₅を発生する（すなわち、ｎ＝３５）。
上の述べたように、ブースエンコーダ６８は、制御線路
Ｎ、Ｚ、Ｘの組を通して制御信号を各部分積発生器６６
に伝達して、乗数の相当する３つのビットに基づいて、
部分積ＰＰを発生させる。それゆえ、部分積発生器６６
₀から６６_nは、並列に、部分積ＰＰからＰＰ_nを出力
として発生する。

【００４８】部分積発生器６６₀から６６_nの各々は、
相当する部分積ＰＰ₀からＰＰ_n内の各出力ビット位置
に関連した論理を含み、線路ＭＣＮ上の被乗数入力ビッ
トに従って及びその部分積に対するブースエンコーダ６
８から制御線路Ｎ、Ｚ、Ｘを通しての制御信号に従って
出力状態を発生する。図５ｂは、部分積発生器６６₀か
ら６６_nのうちの第ｉ部分積発生器内の論理セル６６
_i,jの例を機能的に示す。セル６６_i,jは、第ｉ部分積
ＰＰ_iの第ｊビット位置を発生する。この例では、けた
送りされた被乗数状態１６（すなわち、上に挙げたよう
に、線路ＳＧＮの状態と組み合わされ、けた送りされた
被乗数値）からの線路ＭＣＮ_j及びＭＣＮ _j-1上の２つ
の被乗数ビットがセル６６_i,j内のマルチプテクサ７３
に受け取られる。マルチプレクサ７３は、制御線路Ｘ_i
上の制御信号によって制御されて、線路ＭＣＮ_jの被乗
数ビット又は線路ＭＣＮ_j-1の被乗数ビットを選択し、
その結果の出力を線路ＭＬＴ_i,jを通してマルチプレク
サ７４へ供給する。制御線路Ｘ_iが活性のとき、セル６
６_i,j内のマルチプレクサ７３は線路ＭＣＮ_i-j上の被
乗数ビットを選択して線路ＭＬＴ_i,jへ供給し、１ビッ
トだけ左へけた送りを遂行し、それゆえ線路ＭＣＮ上の
値に２なる率を乗じる。そうでなくて、制御線路Ｘ_iが
不活性のとき、マルチプレクサ７３は線路ＭＣＮ_j上の
被乗数ビットを選択し、これを線路ＭＣＮから線路ＭＬ
Ｔへ単に通過させる。線路ＭＬＴ_i,jの被乗数ビットは
真状態と補数状態でマルチプレクサ７４の入力へ供給さ
れ、後者はその第３入力を接地され（すなわち、論理
“０”にある）。セル６６_i,j内のマルチプレクサ７４
は、ブースデコーダ６８からの制御線路Ｎ_i、Ｚ_i上の
制御信号によって制御されて、“０”状態、又は線路Ｍ
ＬＴ_i,jの真値又は補数値のいずれかを選択し、部分積
ビットＰＰ_i,jとして出力を発生する。例えば、部分積
を発生するに当たって、もし制御線路Ｚ_iが活性なら
ば、これはこの部分積が零であることを表示し、マルチ
プレクサ７４は接地レベルを選択してその出力へ供給す
る。制御線路Ｚ_iが不活性（すなわち、部分積が非零で
ある）場合、制御線路Ｚ_iはマルチプレクサ７４を制御
して線路ＭＬＴ上の論理補数を選択させるか（線路Ｎ活
性）又は真値を選択させる（線路Ｎ不活性）。それゆ
え、部分積ビットＰＰ_i,jは、ブースエンコーダ６８か
らの制御線路Ｘ_i、Ｎ_i、Ｚ_iに従って線路ＭＣＮ_j、
ＭＣＮ_j-1上のた送りされた被乗数から発生される。

【００４９】もちろん、部分積発生器６６は、これに代
わり、適当な部分積を発生する他の技術に従って構成さ
れてよい。例えば、もし望むならば、マルチプレクサ７
３、７４の代わりに、各セル６６_i,jを直接に論理を実
現するものとして実現してよい。部分積発生器６６を構
成するこのような技術は、当業者に明らかであると考え
られる。

【００５０】所与の部分積ＰＰ_iの各ビットは同様のセ
ル６６_iによって駆動され、セル６６_iは制御線路
Ｘ_i、Ｎ_i、Ｚ_iの同じ状態を受け取るが、しかし線路
ＭＣＮを通して異なるけた送りされた被乗数を受け取
る。例えば、図５ｂのセル６６_i,jを参照すると、隣接
セル６６_i,j-1（図示されていない）が被乗数の線路Ｍ
ＣＮ _j-1及び線路ＭＣＮ_j-2から受け取るのに反して、
隣接セル６６_i,+1（図示されていない）は線路ＭＣＮ_j
及び線路ＭＣＮ_j+1から受け取る。それゆえ、部分積発
生器６６_i内の全てのマルチプレクサ７３の組合わせ
は、活性のとき制御線路Ｘ_iに応答して線路ＭＣＮ上の
被乗数に２なる率を乗じ、かつ制御線路Ｎ_i、Ｚ _iの状
態に応答するその部分積に従って、零、又は線路ＭＬＴ
_i上の真値又は補数値を選択する。したがって、本発明
のこの実施例によれば、各部分積ＰＰ_iは、±０×、±
１×、又は±２×被乗数に相当すると云える。

【００５１】図５ａに戻って参照すると、部分積ＰＰ₀
からＰＰ_nは、接頭辞論理７０によって発生された相当
する接頭辞ビットＰＦＸ₀からＰＦＸ_nと組み合わされ
て、組合わせ部分積状態６７₀から６７_nとして乗算器
アレー７２に供給される。これについて説明する。マル
チプレクサ６４の出力側の線路ＳＧＮが接頭辞論理７０
に接続されるように、ブースエンコーダ６８によって発
生された各部分積に対する制御線Ｎ、Ｚも接頭辞論理７
０に接続される。説明の明確のために、図４は、単一部
分積ＰＰのみに対する符号拡張接頭辞の発生及び使用を
示す。これらの部分積の各々が接頭辞論理７０によって
発生された接頭辞を同様に受け取ることは、云うまでも
ない。

【００５２】接頭辞論理７０は組合わせ論理であって、
これは線路ＳＧＮ、Ｎ、Ｚ上の論理状態を組み合わせて
線路ＰＦＸ上に接頭辞を発生し、この接頭辞が部分積発
生器６６によって発生された相当する部分積ＰＰに供給
される。本発明の好適実施例によれば、最低位部分積
（図５ａの部分積ＰＰ₀）は乗数の最下位ビットから発
生されたものであって３ビット接頭辞を受け取るのに対
して、他の部分積（図５ａの部分積ＰＰ₁からＰＰ_n）
は２ビット符号拡張接頭辞を受け取る。本発明のこの実
施例に従って発生された３ビット接頭辞及び２ビット接
頭辞は、精確な結果をもたらす最小寸法拡張接頭辞であ
る。もし望むならば、かつもし接頭辞付き部分積の加算
に使用される電子回路に関して考えるならば、より長い
接頭辞を発生しかつこれらの部分積に供給してよいこと
は、云うまでもない。接頭辞論理７０によって発生され
る符号拡張接頭辞は、符号付き整数乗算を遂行中である
かどうかに依存し、もしそうならば、その被乗数の符号
に依存し、またその部分積に対するブースコード化が零
であるか又は負であるかに依存する。この情報は、マル
チプレクサ６４からの線路ＳＧＮ及びブースエンコーダ
６８からの制御線路Ｎ、Ｚを介して接頭辞論理７０へ供
給される。

【００５３】最低位部分積ＰＰ₀に対して、接頭辞論理
７０は、次の表１に示すように線路ＳＧＮ、Ｎ₀、Ｚ₀
上の信号に応答して３ビット接頭辞を発生する。

【００５４】

【表１】

【００５５】全ての他の部分積ＰＰ₁からＰＰ_n（すな
わち、部分積ＰＰ_i＞０）に対して、接頭辞論理７０
は、次の表２に示すように線路ＳＧＮ、Ｎ_i、Ｚ_i上の
信号に応答して２ビット接頭辞を発生する。

【００５６】

【表２】

【００５７】上の機能説明を与えられるならば、当業者
は、従来のブール最小化技術を使用して接頭辞論理７０
を容易に構成することができると考えられる。

【００５８】部分積ＰＰ₀からＰＰ_nとそれらの相当す
る接頭辞ＰＦＸ₀からＰＦＸ_nとの組合わせ、すなわ
ち、組合せ部分積状態６７₀から６７_nとして図４及び
図５ａに示された組合わせは、乗算器アレー７２へ転送
されてここで加算され最終積になる。図６は、乗算器ア
レー７２の構成及び演算を示す。これについて詳細に説
明する。

【００５９】乗算器アレー７２は、上に挙げたように、
けた上げ保留加算器（ｃａｒｒｙ−ｓａｖｅａｄｄｅ
ｒｓ）の多重レベルを含み、これらを介して、ブース符
号化乗数によって示された被乗数の部分積が加算されて
積となる。本発明のこの実施例によれば、けた上げ保留
加算器の５つのけた上げ保留レベル９１、９３、９５、
９７、９９が使用されて、ブースエンコーダ６８によっ
て選択された被乗数の３６の部分積を加算して、線路Ｍ
ＡＮＴＡ、ＭＡＮＴＢ上の仮数部の積を構成する合計
（図３の線路ＭＰＹＳＵＭ）及びけた上げ（線路ＭＹＰ
ＣＡＲＲＹ）を作る。云うまでもなく、乗算器アレー７
２のけた上げ保留レベル９１、９３、９５、９７、９９
の配置は図６に機能的に示され、集積回路上のレベル９
１、９３、９５、９７、９９の実際の物理的レイアウト
は、種々のレベル間でけた上げ保留加算器を好適にはイ
ンタリーブして、これらの間に更に効率的に信号及び演
算結果を経路指定する。このようなレイアウトは、技術
的に従来から知られいる。

【００６０】第１けた上げ保留レベル９１は、９つの４
−２（４−ｔｏ−２）けた上げ保留加算器（ＣＳＡ）か
らなる。レベル９１の９つのけた上げ保留加算器は、そ
れらの入力に４つの部分積を受け取り、かつこれらの部
分積を加算して２つの中間結果（各ビット位置に対する
合計及びけた上げビット）を形成する。図６に示された
ように、レベル９１内のけた上げ保留加算器は、各々少
なくとも７５ビット幅を有し、３つまでの符号拡張ビッ
トに適応する。したがって、第１けた上げ保留レベル９
１のけた上げ保留加算器は各々、４つの部分積ＰＰの組
の形をした組合わせ部分積６７を受け取り、これらの部
分積の各々は相当する符号拡張接頭辞ＰＦＸを有する。
更に、第１けた上げ保留レベル９１内のけた上げ保留加
算器の各々は、けた上げ入力にブースエンコーダ６８か
ら４つの制御線路Ｎの組を受け、これらの制御線路の各
々は各入力部分積ＰＰと関連する。上に論じたように、
制御線路Ｎ_iは、アサートされた（ａｓｓｅｒｔｅｄ）
とき、その関連した部分積ＰＰ_iが、２の補数の意味で
否定されるべきことを表示し、制御線路Ｎ_iがその関連
した部分積ＰＰ_iを第１けた上げ保留レベル９１内の適
当なけた上げ保留加算器のけた上げ入力（ｃａｒｒｙ−
ｉｎ）へ転送し、これによって２の補数表示（ｔｗｏ’
ｓｃｏｍｐｌｅｍｅｎｔｒｅｐｒｅｓｅｎｔａｔｉ
ｏｎｓ）を発生するのに必要な、最下位ビットにおける
“１”の加算を実施する。

【００６１】図７は、本発明の好適実施例による第１け
た上げ保留レベル９１内のけた上げ保留加算器９１₀を
機能的に示す。第１けた上げ保留レベル９１内の他のけ
た上げ保留加算器は、もちろん、これと同様に構成され
る。けた上げ保留加算器９１ ₀は、この例では、８０の
加算器ＡＳ０からＡＳ７９を含み、これらの各々が部分
積ＰＰ₀からＰＰ₃が供給する４つまでの入力ビット
と、これらに加えて適当なけた上げビットとを受け取
り、従来の４対２けた上げ保留加算器のように、各段か
らの合計及びけた上げ出力に相当する２つの出力を発生
する。加算器ＡＳ０からＡＳ７９は、技術上既知の従来
技術に従って構成される。

【００６２】上に挙げたように、最低位部分積ＰＰ₀は
７２ビット値であり、接頭辞論理７０によって発生され
た３ビット接頭辞ＰＦＸ₀を有する。接頭辞ＰＦＸ
₀は、部分積ＰＰ₀のビット位置７２から７４における
ビットＰ₀からＰ₂として図７に示されている。図７の
部分積ＰＰ₁からＰＰ₃（及び部分積発生器６６によっ
て発生された部分積ＰＰ₃₅まで）は、各々、図７にビッ
トＰ₀、Ｐ₁として示された、接頭辞論理７０によって
発生された２ビット接頭辞ＰＦＸを有する。部分積ＰＰ
は、上に述べたブースエンコーダ６８によって遂行され
たブースコード化に従って乗数ビットの群と関連してお
り、それゆえ、乗算器アレー７２の第１けた上げ保留レ
ベル９１に供給されるとき互いにスタガした仕方で整列
する。けた上げ保留加算器９１₀内の加算器ＡＳ０から
ＡＳ７９に対する部分積ＰＰ₀からＰＰ₃の整列は、図
７に示されている。

【００６３】加算器ＡＳ０は、部分積ＰＰ₀から最下位
ビット（ビット０）のみを加数入力として受け取り、か
つ最低位部分積ＰＰ₀に対するブースエンコーダ６８か
らの相当する制御線路Ｎ₀を通してけた上げ入力を受け
取り、かつ２つの出力ビットを発生する。同様に、加算
器ＡＳ１は、部分積ＰＰ₀から次の最下位ビット（ビッ
ト１）のみを加数入力として受け取り、かつ２つの出力
を発生する。加算器ＡＳ２は、部分積ＰＰ₀から加数入
力（ビット２）及び部分積ＰＰ₁から最下位ビットを加
数入力として受け取り、かつこれらと共に部分積ＰＰ₁
に関連した制御線路Ｎ₁からけた上げ入力を受け取る。
加算器ＡＳ２へ供給される入力、及びこれより高位の加
算器に供給される入力も同様にして配置され、例えば、
加算器ＡＳ６は４つの部分積ＰＰ₀（ビット６）、ＰＰ
₁（ビット４）、ＰＰ₂（ビット２）、ＰＰ₃（ビット
０）の全てから括弧内のビットを加数として入力すると
共に、部分積ＰＰ₃に関連した制御線路Ｎ₃からけた上
げ入力を受け取る。高位側では、例えば、加算器ＡＳ７
６は、部分積ＰＰ₂（接頭辞ビットＰ₀）及び部分積Ｐ
Ｐ₃（そのビット７０）のみを加数入力として受け取
り、加算器ＡＳ７７は部分積ＰＰ₂から接頭辞ビットＰ
₁をかつ部分積ＰＰ₃からビット７１を受け取る。加算
器ＡＳ７８、ＡＳ７９は、部分積ＰＰ₃から関連した接
頭辞ビットＰ₀、Ｐ₁を受け取るだけである。

【００６４】したがって、けた上げ保留加算器９１
₀は、接頭辞ＰＦＸ₀からＰＦＸ₃を含む、かつブース
エンコーダ６８によって表示された制御線路Ｎ₀からＮ
₃上の必要なけた上げ入力ビットを含む、整列した部分
積ＰＰ₀からＰＰ₃の合計に相当する出力ビットの８０
対を発生する。第１けた上げ保留レベル９１内の残りの
８つの加算器は、残りの３２の部分積を同様に加算する
ように、もちろん同様に構成される。それゆえ、第１け
た上げ保留レベル９１は、３６の部分積ＰＰ₀からＰＰ
₃₅（接頭辞ＰＦＸ付き）の加算から１８の結果を発生
し、このレベル内の各けた上げ保留加算器は２つの結果
（合計及びけた上げ）を発生する。

【００６５】図６に戻って参照すると、第１けた上げ保
留レベル９１からの１８の結果は、８２ビットまでの２
進語の形で第２けた上げ保留レベル９３へ転送される。
第２けた上げ保留レベル９３は、６つの３対２けた上げ
保留加算器で構成され、上掲の１８結果を受け取り、か
つ８８ビットまでのビット幅の、１２の結果を発生し、
これらは、立ち代わって、第３けた上げ保留レベル９５
へ供給される。第３けた上げ保留レベル９５は３つの３
対２けた上げ保留加算器を有し、これらは１００ビット
までの語の形で６つの結果を発生し、これらを第４けた
上げ保留レベル９７に供給する。第３けた上げ保留レベ
ル９５からの結果の或るいくつかは第４けた上げ保留レ
ベル９７へ転送されないで、代わりにスティッキービッ
ト（ｓｔｉｃｋｙｂｉｔ）電子回路１０３へ転送さ
れ、スティッキービット電子回路は丸めに使用されるス
ティッキービットを発生する。第４けた上げ保留レベル
９７は２つの３対２けた上げ保留加算器を含み、これら
は１２４ビットまでの幅の４つの語を発生すると共に、
それらの最下位ビットの或るいくつかをまたスティッキ
ービット電子回路１０３へ転送する。第４けた上げ保留
レベル９７からの４つの結果は、第５けた上げ保留レベ
ル９９へ転送され、後者のレベルは１つの４対２けた上
げ保留加算器を有し、これが１４５ビットまでの幅の合
計結果語及びけた上げ結果語を発生する。第５けた上げ
保留レベル９９からの合計結果語及びけた上げ結果語の
７２の最上位ビットは、被乗数の初期右けた送りによる
１／４なる損失率による損失を回復するために２ビット
位置だけ左へけた送りされた後に、それぞれ、合計レジ
スタ１０１ｓ、けた上げレジスタ１０１ｃに記憶され
る。この左けた送りによって発生されたけた上げビット
は、けた上げビットレジスタ１０１ｃｂに記憶される。
スティッキービットは、けた上げ保留レベル９５、９
７、９９の結果の最下位ビットからスティッキービット
論理回路１０３によって発生され、かつスティッキービ
ットレジスタ１０１ｓｂに記憶される。保護ビットＦＧ
及び丸めビットＢがまた、技術上従来のように、レジス
タ１０１に記憶された７２ビットの下側ビットから取り
出されてレジスタ１０１ｓｂ内のスティッキービットＳ
と組み合わされて使用されて、所望モードに従って乗算
結果を適当に丸める。次いで、乗算器８６からの最終結
果が図３に示したように線路ＭＰＹＳＵＭ、ＭＰＹＣＡ
ＲＲＹ、ＣＩＮを通してＦＰＵ第２実行段５８内の加算
器９０へ転送され、この加算器が乗算器８６の合計結果
及びけた上げ結果から積を発生する。丸めビット（Ｇ、
Ｒ、Ｓ）は、ＦＰＵ第３実行段６０内の丸め電子回路１
０６へ転送される。

【００６６】それゆえ、本発明のこの実施例による乗算
器８６は、浮動小数点、符号なし整数、符号付き整数を
含む種々の書式でのオペランドの乗算を遂行する能力を
有する。符号拡張接頭辞は、乗算器８６によって遂行さ
れつつある乗算モードに基づいて、ダイナミックに乗算
器８６によって発生される。これは、乗算器８６に、マ
イクロプロセッサ１０によって実行されるコンピュータ
プログラムに必要などんな型式の乗算も効率的に遂行可
能にし、技術上従来行われているような符号付き整数乗
算に使用される分離乗算器回路の必要を除去する。

【００６７】種々の書式でのオペランドの乗算を遂行す
るに当たってのマイクロプロセッサ１０の演算を、２つ
の４ビットオペランドを乗じる簡単な数値例に関して説
明する。ここに提供された説明を参照したならば当業者
はこれらの比較的簡単な例から７２ビットオペランドの
乗算を実施するに当たってのマイクロプロセッサ１０の
演算を容易に理解することができると考えられる。

【００６８】浮動小数点オペランドの符号ビットについ
ての演算は、別個に、好適には以下に挙げるように第３
実行段６０で遂行されるので、技術的に既知であるよう
にかつ以上に説明したように、浮動小数点仮数部の乗算
は符号付き整数の乗算と同等に遂行される。マイクロプ
ロセッサ１０による符号なし整数オペランド又は浮動小
数点オペランドのどちらかの乗算を、１４₁₀＝１０進法
の１４（すなわち、１１１０₂＝２進法の１１１０）の
自乗の例を参照して説明する。この例で、ＦＰＵスケジ
ューラ５０は、線路ＳＩＧＮＸを低論理レベル（論理
“０”）へ駆動して、マルチプレクサ６４を制御して線
路ＳＧＮへ供給する接地状態（論理“０”）を選択す
る。この“０”状態は、以上に挙げたように被乗数を１
ビットだけ右へけた送りすることで以て、この被乗数の
最上位ビット内に複写される。この４ビット例における
けた送りされた被乗数状態１６は、それゆえ、０１１１
である。乗数もまた、これを０１１１によって表される
ように先頭“０”を挿入することで以て、その内容を２
で除すようにけた送りされる。

【００６９】次いで、３ビットブースコード化を使用し
て、被乗数からの部分積の発生が遂行される。技術上既
知であるように、０はブースコード化における最下位ビ
ットの下側ビットに対して仮定される。この例では、２
つの部分積が発生され、１つは乗数の２つの最下位ビッ
ト（この例では１１）を低位仮定０と共に使用し、かつ
１つは３つの最上位ビット（０１１）を使用する。この
例では、３ビットの場合のブースアルゴリズムにより、
低位部分積ＰＰ₀は−１ｘであり、高位部分積ＰＰ₁は
＋２ｘである。それゆえ、ブースエンコーダ６８は、低
位部分積ＰＰ₀に対してＮ₀＝１、Ｘ₀＝０、Ｚ₀＝０
なる制御線路状態を、及び高位部分積ＰＰ₁に対してＮ
₁＝０、Ｘ₀＝１、Ｚ₀＝０なる制御線路状態を発生
し、その結果、部分積ＰＰ₀＝１０００及びＰＰ₁＝１
１１０を発生する。

【００７０】以上に述べたように、接頭辞論理７０は、
線路ＳＧＮの状態を各接頭辞ＰＰ_iに対するブースエン
コーダ６８からの制御線路Ｚ_i、Ｎ_iの状態と一緒に受
け取り、接頭辞ＰＦＸ₀、ＰＦＸ₁を発生し、これら
は、それぞれ、部分積ＰＰ₀、ＰＰ_iに供給されかつこ
れらと共に記憶される。この例では、上に挙げた真理値
表（表１、表２）に従って、下位部分積ＰＰ₀は３ビッ
ト接頭辞ＰＦＸ₀＝０１１を受け取り、高位部分積ＰＰ
₁は２ビット接頭辞ＰＦＸ₁＝１１を受け取る。これら
の接頭辞ＰＦＸは、これらの関連した部分積ＰＰと組み
合わされ、かつ乗算器アレー７２に供給されて加算さ
れ、積になる。

【００７１】この例の乗算器アレー７２は互いに加算さ
れる２つの部分積ＰＰ₀、ＰＰ₁を有するに過ぎない。
もちろん、以上に述べたように、全７２ビット実現に当
たっては、乗算器アレー７２は、積を生じるために加算
する７６の部分積を有することになる。この例では、し
たがって、乗算器アレー７２によって遂行される加算
は、次のようになる。

【００７２】

【数１】

【００７３】この積は、この例の説明の明確のために、
乗算器８６の出力おけるそのけた上げ保留（すなわち、
合計及びけた上げ数字）の形ではなくＦＰＵ第２実行段
５８内の加算器９０によって発生された２進形で上に示
されている。本発明のこの実施例によれば、積に４を乗
じるために積を２ビット位置だけ左へけた送りし、部分
積の発生の前に乗数及び被乗数の各々を除した２なる率
を補償する。したがって、この例における結果の積は符
号なし整数又は浮動小数点仮数部としての１１０００１
１００₂であり、これは１９６₁₀に相当する（かつそれ
ゆえ正しい積である）。

【００７４】符号付き整数の場合、線路ＳＩＧＮＸ上の
制御信号はＦＰＵスケジューラ５０によって活性化され
かつマルチプレクサ６４に供給され、後者は線路ＭＡＮ
ＴＡ上の被乗数からの符号ビットＳ／ＭＳＢを線路ＳＧ
Ｎへ転送する。例として、マイクロプロセッサ１０によ
る−２₁₀を自乗する４ビット乗算を説明する。この場
合、被乗数及び乗数は、１１１０₂なる４ビット符号付
き整数オペランドとして表される。この場合、被乗数
（及び、前のように、乗数が）が１ビット位置だけ右へ
けた送りされて、線路ＳＧＮの状態（これは、被乗数が
負であることを考慮して、この例では“１”である）の
複写をその最上位ビットに受け取る。それゆえ、けた送
りされた被乗数状態１６は２進値１１１１₂である。乗
数も、先の最上位ビットを新最上位ビット位置に複写す
ることで以て、同様に１ビット位置だけ右へけた送りさ
れ、このようにして乗数もまた１１１１₂として表され
る。

【００７５】部分積発生器６６が、前のように、３ビッ
トブースコード化に従って選択された被乗数の倍数とし
て部分積ＰＰ₀、ＰＰ₁を発生する。この例では、（乗
数の最下位ビット１１及び仮定した０に基づく）低位部
分積ＰＰ₀は−１ｘであり、（乗数最上位ビット１１１
に基づく）高位部分積ＰＰ₁は−０ｘである。それゆ
え、ブースエンコーダ６８は、低位部分積ＰＰ₀に対し
てはＮ₁＝１、Ｘ₀＝０、Ｚ₀＝０なる制御線路状態を
発生し、及び高位部分積ＰＰ₁に対してはＮ₁＝１、Ｘ
₀＝０、Ｚ₁＝０なる制御線路状態を発生して、部分積
ＰＰ₀＝００００及びＰＰ₁＝１１１１を発生する。

【００７６】以上に述べたように、接頭辞論理７０は、
線路ＳＧＮの状態（この場合“１”）を、各部分積ＰＰ
_iに対するブースエンコーダ６８からの制御線路Ｚ_i、
Ｎ_iの状態と共に受け取り、それぞれ、部分積ＰＰ₀、
ＰＰ₁に関連する接頭辞ＰＦＸ₀、ＰＦＸ₁を発生す
る。この例では、上に挙げた真理値表（表１、表２）に
従って、下位部分積ＰＰ₀は３ビット接頭辞ＰＦＸ₀＝
１００を受け取り、高位部分積ＰＰ₁は２ビット接頭辞
ＰＦＸ₁＝１０を受け取る。これらの接頭辞ＰＦＸは、
これらの関連した部分積ＰＰと組み合わされ、かつ乗算
器アレー７２に供給されて加算され、積になる。

【００７７】この４ビット例では、乗算器アレー７２
は、それぞれの部分積の相当する接頭辞ＰＦＸ₀、ＰＦ
Ｘ₁を含む２つの部分積ＰＰ₀、ＰＰ₁を加算する。乗
算器アレー７２によって遂行されるこの加算は、次のよ
うになる。

【００７８】

【数２】

【００７９】先の場合のように、この積は、けた上げ保
留（すなわち、合計及びけた上げ数字）形でなくその２
進形で示されている。次いで、積に４を乗じるために積
を２ビット位置だけ左へけた送りし、部分積の発生の前
に乗数及び被乗数の各々の最初の除算を補償する。した
がって、この例における結果の積は“０”なる符号付き
整数としての０００００１００₂であり、これは４₁₀に
相当する（かつそれゆえ正しい積である）。

【００８０】したがって、上に述べたように、乗算器８
６は、乗算モードを表示する制御信号ＳＩＧＮＸの制御
の下に、被乗数の符号又は最上位ビットの論理的組み合
わせに基づいて適当に発生された符号拡張接頭辞を用い
て、異なる書式での２進オペランドを乗算する能力有す
る。それゆえ、種々の乗算モードに対する追加の乗算電
子回路の必要を回避する。

【００８１】図３に戻って参照すると、ＦＰＵ第１実行
段５６はまた、非正規化オペランドなる例外、及び零、
無限、偽番号ＮａＮ等である例外が入力オペランドＯＰ
Ａ、ＯＰＢとして表されたとき、これらの例外を認識す
る論理（図示されていない）を含む。この認識は入力段
で遂行される。それは、本発明のこの実施例によれば、
ＦＰＵ３１内の実行段５６、５８、６０が非正規化オペ
ランドについてのみ演算するように配置されているから
である。典型的に、これらの入力例外は、ＦＰＵマイク
ロシーケンサ４７へ浮動小数点シーケンサ要求を発する
ＦＰＵ第１実行段５６によって取り扱われる。次いで、
これらの入力オペランドが、ＦＰＵマイクロシーケンサ
４７から呼び出されたマイクロコードシーケンスを実行
する実行段５６、５８、６０によって遂行される。ＦＰ
Ｕ待ち行列段４９内及びスケジュール段５１、５３内の
後続の命令は、入力例外が取り扱われるまで中止され
る。

【００８２】第２実行段５８は指数調節回路９４を含
み、この調節回路は、好適には、従来の先頭ビット推定
器回路み、この推定器回路は第３実行段６０の仮数部デ
ータ経路内の正規化回路１００へ転送するために結果の
先頭ビットの位置を推定する指数けた送りカウントを導
出する。指数値はまた、指数調節回路９４内で増分又は
減分されてよく、かつＦＰＵ第３実行段６０に供給され
る。更に、指数調節回路からの指数値はあふれ／下位け
たあふれ検出器９８へ転送され、この検出器は例外の場
合に浮動小数点状態語ＦＳＷ内に下位けたあふれフラグ
及びあふれフラグを発生する。前掲のように、加算の場
合及び乗算の場合に対する仮数部が、加算命令又は乗算
命令が実行されつつあるかどうかに従って制御パイプラ
イン（図示されていない）からの制御信号によって制御
されるマルチプレクサを経由して加算器９０に供給され
る。加算器９０は、けた上げ伝搬（ＣＰＡ）型の従来加
算器であって、ＦＰＵ第１実行段５６から仮数部結果を
受け取り、かつまた選択されたけた上げ入力を受け取
る。加算器９０による加算の結果は、ＦＰＵ第３段６０
内の正規化回路１００に供給される。保護ビット、丸め
ビット、スティッキービットもまたＦＰＵ第３実行段６
０内の丸め電子回路１０６へ転送される。

【００８３】ＦＰＵ第３実行段６０で、正規化電子回路
１００は、ＦＰＵ第２実行段５８からけた送りカウント
を受け取り、かつ表示されたけた送りカウントだけ加算
器９０の結果をけた送りし、かつまた必要とされる微細
けた送りを遂行する。ＦＰＵ第３実行段６０はまた丸め
電子回路１０６を含み、この電子回路は、実行されつつ
ある命令に対する精密モードに従って選択されたいくつ
かの先に記憶された丸め項目（ｅｎｔｒｉｅｓ）のうち
の１つを使用して丸めた値を計算するために、正規化仮
数部を増分する。精密モードに相当する適当な丸めマス
クがまた（増分を伴う及び増分を伴わないの両方の）正
規化仮数部と組み合わされ、仮数部結果として適当な値
が、組合わせ論理からの丸め論理の制御の下に、結果選
択器１１５に供給される。この組合わせ論理は、正規化
された仮数部を丸めるべきかどうか、かついかに丸める
べきか判定するために仮数部の符号ビット、最下位ビッ
ト、保護ビット、スティッキービットの状態を分析す
る。

【００８４】現行演算及びそのオペランド自体の値によ
って決定されるに従って、ＦＰＵ第２実行段５８から適
当な指数値が結果選択器１１５に供給される。符号ビッ
トは、並列浮動小数点状態パイプライン（図示されてい
ない）から結果レジスタ１１７内の符号ビット位置に直
接供給される。

【００８５】図３に示されたように、ＦＰＵ第３実行段
６０はまた高速ＲＯＭ１１０を含み、このＲＯＭは、不
確定偽番号ＱＮａＮ、零、無限（±）、π、πの通常使
用される分数、及び各利用可能な精密書式での最大表現
可能数のような或る決まった定数を記憶する。これらの
定数は、演算の結果として又は例外の場合に、浮動小数
点演算にしばしば使用される。これらの定数は、ＦＰＵ
第１実行段５６によって発生されるアドレス値によって
アクセスされる。結果選択器１１５は、計算された仮数
部、符号、指数値、及び高速ＲＯＭ１１０の出力の中か
ら選択して、命令の結果（すなわち、例外が起こってい
るかどうか）に従って、その結果を結果レジスタ１１７
に記憶する。結果レジスタ１１７の内容は、図２に関し
て上に論じたようにライトバックバスＷＢを通してＦＰ
Ｕルータ５４へ転送される。ＦＰＵ第３実行段６０の演
算の完了で以て、浮動小数点命令の遂行に当たっての１
パスが完了する。

【００８６】したがって、本発明の好適実施例によれ
ば、符号付き書式及び符号なし書式を含む異なる書式で
の２進オペランドを乗算する能力のある電子回路がマイ
クロプロセッサ及びこのマイクロプロセッサを含むシス
テム内に提供される。乗算電子回路の構成上の効率が符
号拡張接頭辞の使用を通して向上される。本発明の乗算
電子回路は、乗算モード又はオペランド書式を表示する
制御信号の制御の下に、これらの符号拡張ビットを被乗
数の符号ビットから適正に発生するに当たって種々のオ
ペランド書式に対応する。それゆえ、種々の乗算モード
及びオペランド書式を取り扱う乗算回路の増設（ｄｕｐ
ｌｉｃａｔｉｏｎ）を回避する。

【００８７】本発明がその好適実施例によって説明され
たが、もちろん、本発明の利点及び利益をもたらす変形
実施例及び代替実施例のような変形実施例及び代替実施
例は、この詳細な説明及びその添付図面を参照するなら
ば当業者にとって明白であると考えられる。このような
変形実施例及び代替実施例は、前掲の本発明の特許請求
の範囲に包含されると考える。

【００８８】以上の説明に関して更に以下の項を開示す
る。

【００８９】（１）集積回路内に実現されるマイクロ
プロセッサであって、オペランドを表すディジタルデー
タ語を記憶するメモリであって、各オペランドを符号付
き書式と符号なし書式を含む複数の書式の１つで記憶す
前記メモリと、前記メモリから第１オペランドと第２オ
ペランドとを検索し、かつ前記オペランドの乗算に相当
する積オペランドを発生するために、プログラム命令に
従って制御可能な演算電子回路とを包含し、前記演算電
子回路が前記プログラム命令に相当する命令コードを受
け取り、かつ前記乗算が符号付きオペランドについてで
あるか又は符号なしオペランドについてであるか表示す
る符号制御信号を発生するスケジューラと、被乗数とし
て第１オペランドを受け取りかつ乗数として第２オペラ
ンドを受け取る乗算回路とを含み、前記乗算回路が前記
乗算が符号付きオペランドについてであると表示する制
御信号に応答して最上位ビットに相当する符号ビット信
号を発生し、及び前記乗算が符号なしオペランドについ
てであると表示する制御信号に応答して固定論理レベル
に相当する符号ビット信号を発生するために、データ入
力に前記第１オペランドからの前記最上位ビットを受け
取りかつ制御入力に前記制御信号を受け取る選択回路
と、複数の部分積を発生するために、前記第２オペラン
ドを受け取るように結合されかつ前記符号ビット信号に
相当する修正された最上位ビットを有する前記第１オペ
ランドを受け取るように結合された部分積発生電子回路
であって、前記複数の部分積の各々が前記第２オペラン
ドの相当する部分の値に応答して前記修正された第１オ
ペランドの倍数に相当する前記部分積発生電子回路と、
前記符号制御信号と前記部分積に対する前記第２オペラ
ンドの相当する部分とに応答して各部分積に接頭辞を供
給する接頭辞論理と、積オペランドを形成するために接
頭辞を有する部分積を加算する加算電子回路とを含むマ
イクロプロセッサ。

【００９０】（２）第１項記載のマイクロプロセッサ
において、前記部分積発生電子回路が、前記第２オペラ
ンドを受け取り、かつ制御信号の複数の組を発生するブ
ースエンコーダであって、制御信号の各組が前記第２オ
ペランドの相当する部分の値に相当する状態を有する前
記ブースエンコーダと、複数の部分積を発生するため
に、前記修正された第１オペランドを受け取るように結
合され、かつ前記制御信号の複数の組を受け取るように
前記ブースエンコーダに結合された部分積発生器であっ
て、各部分積が制御信号の相当する組に応答して選択さ
れた前記修正された第１オペランドの値の倍数に相当す
る前記部分積発生器とを含むマイクロプロセッサ。

【００９１】（３）第２項記載のマイクロプロセッサ
において、前記接頭辞論理が前記ブースエンコーダから
前記制御信号の複数の組を受け取るように前記ブースエ
ンコーダに結合され、各部分積に対して前記部分積論理
によって発生された接頭辞が前記制御信号の相当する組
内の制御信号の状態と組み合わせられた前記符号制御信
号に応答するマイクロプロセッサ。

【００９２】（４）第３項記載のマイクロプロセッサ
において、前記ブースエンコーダによって発生された前
記制御信号の組は、各々、関連した部分積が零であるべ
きことを、活性のとき表示する零制御信号と、前記関連
した部分積が負であるべきことを、活性のとき表示する
負制御信号とを含むマイクロプロセッサ。

【００９３】（５）第４項記載のマイクロプロセッサ
において、各部分積に対して前記接頭辞論理によって発
生された前記接頭辞が前記零制御信号の状態と前記負制
御信号の状態と組み合わされた前記符号制御信号に応答
するマイクロプロセッサ。

【００９４】（６）第４項記載のマイクロプロセッサ
において、前記加算器電子回路が加算器の第１レベルで
あって、前記第１レベル内の各加算器が少なくとも２つ
の部分積を受け取り、かつ前記少なくとも２つの部分積
を加算する前記加算器の第１レベルと、加算器の第２レ
ベルであって、前記第２レベル内の各加算器が前記加算
器の第１レベル内の少なくとも２つの加算器から結果を
受け取り、かつ前記受け取った結果を加算する前記加算
器の第２レベルとを含み、各部分積に対する前記負制御
信号が前記加算器の第１レベル内の加算器の相当する部
分積を受け取る該加算器のけた上げ入力に結合されてい
るマイクロプロセッサ。

【００９５】（７）第４項記載のマイクロプロセッサ
において、前記ブースエンコーダによって発生された前
記制御信号の組が前記関連した部分積を発生するに当た
って前記第２オペランドの値に非単位率を乗じるべきか
どうか表示する絶対値制御信号を更に含むマイクロプロ
セッサ。

【００９６】（８）第７項記載のマイクロプロセッサ
において、各部分積に対して前記接頭辞論理によって発
生された接頭辞が前記零制御信号の状態と前記負制御信
号の状態と組み合わされた前記符号制御信号に応答する
マイクロプロセッサ。

【００９７】（９）第７項記載のマイクロプロセッサ
において、前記ブースエンコーダによって使用される前
記第２オペランドの相当する部分が各３ビットであるマ
イクロプロセッサ。

【００９８】（１０）第２項記載のマイクロプロセッ
サにおいて、前記接頭辞論理が第１長の接頭辞を最低位
部分積に供給し、前記第１長より短い第２長の接頭辞を
高位部分積に供給するマイクロプロセッサ。

【００９９】（１１）第１０項記載のマイクロプロセ
ッサにおいて、前記第１長が３ビットであり、かつ前記
第２長が２ビットであるマイクロプロセッサ。

【０１００】（１２）第１項記載のマイクロプロセッ
サにおいて、前記加算器電子回路がけた上げ保留加算器
の複数のレベルを含むマイクロプロセッサ。

【０１０１】（１３）第１項記載のマイクロプロセッ
サであって、整数形のオペランドにプログラム命令を実
行する少なくとも１つの整数実行装置を更に包含し、前
記演算電子回路が前記マイクロプロセッサ内の浮動小数
点装置に相当するマイクロプロセッサ。

【０１０２】（１４）第１３項記載のマイクロプロセ
ッサにおいて、前記符号付き書式が符号付き整数オペラ
ンド書式に相当し、前記複数の書式が複数の符号なし書
式を含み、前記符号なし書式が浮動小数点書式と符号な
し整数書式とを含むマイクロプロセッサ。

【０１０３】（１５）第１項記載のマイクロプロセッ
サであって、一方の側で前記演算電子回路と前記メモリ
とに結合され、かつ、他方の側で外部バスに結合された
バスインタフェース装置と、前記外部バスに結合された
外部サブシステムとを更に包含するマイクロプロセッ
サ。

【０１０４】（１６）符号なし書式又は符号付き書式
でのオペランドに乗算を遂行するためにマイクロプロセ
ッサ内の演算電子回路を演算させる方法であって、前記
乗算が符号付き書式でのオペランドについてであるか又
は符号なし書式でのオペランドについてであるか判定す
るステップと、先頭符号ビット信号で以て第１オペラン
ドを修正するステップであって、前記先頭符号ビットは
前記乗算が符号付き書式でのオペランドについてである
と判定することに応答して前記第１オペランドの符号ビ
ットに相当し、前記先頭符号ビットは前記乗算が符号な
し書式でのオペランドについてであると判定することに
応答して固定論理レベルにある前記第１オペランドを前
記修正するステップと、複数の部分積を発生するステッ
プであって、各部分積は第２オペランドに相当する部分
の値に応答して選択された前記修正された第１オペラン
ドの倍数である前記複数の部分積を発生するステップ
と、符号拡張接頭辞で以て前記複数の部分積の各々を修
正するステップであって、各符号拡張接頭辞は前記先頭
符号ビットと前記第２オペランドの前記相当する部分の
値とに応答して発生される前記複数の部分積の各々を前
記修正するステップと、前記修正された複数の部分積を
加算するステップとを包含する方法。

【０１０５】（１７）第１６項記載の方法において、
前記複数の部分積を発生するステップが相当する部分積
が零であるべきことを表示する零信号と、相当する部分
積が負であるべきことを表示する負信号とを含む複数の
倍数制御信号を発生するために前記第２オペランドの複
数の部分の各々をブースコード化するステップと、複数
の部分積を発生するステップであって、各部分積が前記
第２オペランドの前記修正された第１オペランドに相当
するブースコード化部分に対する前記複数の倍数制御信
号によって表示された前記複数の修正された第１オペラ
ンドの倍数である前記複数の部分積を発生するステップ
とを含む方法。

【０１０６】（１８）第１７項記載の方法において、
各符号拡張接頭辞が前記先頭符号ビット信号と、前記零
信号の状態と、前記負信号の状態とに応答して発生され
る方法。

【０１０７】（１９）第１８項記載の方法において、
前記加算するステップが各部分積に対する前記負信号の
状態に相当するけた上げ入力信号を供給するステップ
と、積オペランドを導出するために前記部分積と前記け
た上げ入力信号とを一緒に加算するステップとを含む方
法。

【０１０８】（２０）第１７項記載の方法において、
前記ブースコード化するステップにおいて発生された前
記複数の倍数制御信号がまた、前記複数の部分積を発生
するに当たって選択された前記複数の修正された第１オ
ペランドの倍数の絶対値を表示する絶対値制御信号を含
む方法。

【０１０９】（２１）第２０項記載の方法において、
各符号拡張接頭辞が前記先頭符号ビット信号と、前記零
信号の状態と、前記負信号の状態とに応答して発生され
る方法。

【０１１０】（２２）第１６項記載の方法であって、
前記乗算が前記符号なし書式でのオペランドについてで
あると判定することに応答して、指数結果を発生するた
めに前記符号なし書式での第１オペランドの指数部分と
第２オペランドの指数部分とを加算するステップを更に
包含し、第１オペランドを前記修正するステップと、前
記発生するステップと、部分積の各々を前記修正するス
テップと、前記加算するステップとが前記第１オペラン
ドの仮数部と前記第２オペランドの仮数部とに遂行され
る方法。

【０１１１】（２３）符号付き乗算と符号なし乗算と
を遂行する能力のある乗算器８６を有する浮動小数点装
置（ＦＰＵ）を含むマイクロプロセッサと前記マイクロ
プロセッサを含むシステムが開示される。前記乗算器８
６は、被乗数の最上位ビットに複写される信号を符号ビ
ット信号線路ＳＧＮ上に発生する選択回路６４を含む。
前記選択回路６４は、符号付き乗算又は符号なし乗算を
遂行すべきかどうか表示する制御信号ＳＩＧＮＸを受け
取る。符号付き乗算では、選択回路６４は被乗数の最上
位ビットＳ／ＭＳＢを前記符号ビット信号線路ＳＧＮに
供給する。符号なし乗算では、前記選択回路６４は、低
論理レベルを前記符号ビット信号線路ＳＧＮに供給す
る。被乗数は１ビット位置だけ右へけた送りされ、かつ
前記符号ビット信号線路ＳＧＮの状態が新最上位ビット
として記憶される。ブースエンコーダ６８は、乗数に３
ビットブースコード化を遂行し、かつ制御線路Ｚ、Ｎ、
Ｘに、それぞれ、零制御信号、負制御信号、絶対値制御
信号を発生する。前記線路Ｚ上の零制御信号と前記線路
Ｎ上の負制御信号とは、前記線路ＳＧＮ上の符号ビット
信号と一緒に接頭辞論理７０に供給され、前記論理７０
は符号拡張接頭辞ＰＦＸを発生し、前記接頭辞ＰＦＸは
前記ブースエンコーダ６８の出力に従って部分積発生器
６６によって発生された部分積ＰＰに付加される。前記
部分積ＰＰと前記接頭辞ＰＦＸとは、乗算器アレー７２
によって加算されて積になる。それゆえ、前記乗算器６
８は、符号拡張を使用して、多数の書式でのオペランド
を乗算する能力を有する。

【図面の簡単な説明】

【図１】本発明の好適実施により構成されたマイクロプ
ロセッサ及びシステムのブロック電気回路ブロック図。

【図２】本発明の好適実施例による図１のマイクロプロ
セッサ内の浮動小数点装置のブロック電気回路図。

【図３】本発明の好適実施例による図２の浮動小数点装
置内の実行段のブロック電気回路図。

【図４】本発明の好適実施例による図２の浮動小数点装
置内の乗算器のブロック電気回路図。

【図５】本発明の好適実施例による図４の乗算器内の機
能素子のブロック電気回路図であって、ａは部分積発生
器及び部分積レジスタの図、ｂはａの部分積発生器内の
論理セルの図。

【図６】本発明の好適実施例による図２の浮動小数点装
置内の乗算器アレーのブロック電気回路図。

【図７】本発明の好適実施例による図６の乗算器アレー
の第１けた上げ保留レベル内のけた上げ保留加算器のブ
ロック電気回路図。

【符号の説明】

６レベル２キャッシュ８バスインタフェース装置１０マイクロプロセッサ１６レベル１キャッシュ１８マイクロキャッシュ２０クロック及び発生制御電子回路２２命令マイクロ翻訳ルックアサイドバッファ２６取出し装置２８プリデコード０段３１浮動小数点装置（ＦＰＵ）３２プリデコード１段３４デコーダ３６正数部内のスケジューラ３７スヌープ論理３８データマイクロ翻訳ルックアサイドバッファ３９レジスタファイル４０論理演算装置（ＡＬＵ）４２ロード／記憶装置４４オペランド装置４６マイクロコードＲＯＭ４７ＦＰＵマイクロシーケンサ４８整数マイクロシーケンサ４９ＦＰＵ待ち行列段５０ＦＰＵスケジューラ５２ＦＰＵレジスタファイル５４ＦＰＵルータ５５定数データＲＯＭ５６ＦＰＵ第１実行段５８ＦＰＵ第２実行段６０ＦＰＵ第３実行段６１けた送りされた被乗数状態６２ＦＰＵ誤りレジスタ６４マルチプレクサ６６部分積発生器６８ブースエンコーダ７０接頭辞論理７２乗算器アレー７３マルチプレクサ７４マルチプレクサ８１オペランドレジスタ８２指数加算器８４整列シフタ８６乗算器８８指数選択器９０加算器９１、９３けた上げ保留レベル９４指数調節回路９５、９７けた上げ保留レベル９８あふれ／下位けたあふれ検出器９９けた上げ保留レベル１００正規化電子回路１０３スティッキービット論理回路１０６丸め電子回路１１０高速ＲＯＭ１１５結果選択器１１７結果レジスタ

Claims

【特許請求の範囲】

【請求項１】集積回路内に実現されるマイクロプロセ
ッサであって、オペランドを表すディジタルデータ語を記憶するメモリ
であって、各オペランドを符号付き書式と符号なし書式
を含む複数の書式の１つで記憶す前記メモリと、前記メモリから第１オペランドと第２オペランドとを検
索し、かつ前記オペランドの乗算に相当する積オペラン
ドを発生するために、プログラム命令に従って制御可能
な演算電子回路とを包含し、前記演算電子回路が前記プ
ログラム命令に相当する命令コードを受け取り、かつ前
記乗算が符号付きオペランドについてであるか又は符号
なしオペランドについてであるか表示する符号制御信号
を発生するスケジューラと、被乗数として第１オペランドを受け取りかつ乗数として
第２オペランドを受け取る乗算回路とを含み、前記乗算
回路が前記乗算が符号付きオペランドについてであると
表示する制御信号に応答して最上位ビットに相当する符
号ビット信号を発生し、及び前記乗算が符号なしオペラ
ンドについてであると表示する制御信号に応答して固定
論理レベルに相当する符号ビット信号を発生するため
に、データ入力に前記第１オペランドからの前記最上位
ビットを受け取りかつ制御入力に前記制御信号を受け取
る選択回路と、複数の部分積を発生するために、前記第２オペランドを
受け取るように結合されかつ前記符号ビット信号に相当
する修正された最上位ビットを有する前記第１オペラン
ドを受け取るように結合された部分積発生電子回路であ
って、前記複数の部分積の各々が前記第２オペランドの
相当する部分の値に応答して前記修正された第１オペラ
ンドの倍数に相当する前記部分積発生電子回路と、前記符号制御信号と前記部分積に対する前記第２オペラ
ンドの相当する部分とに応答して各部分積に接頭辞を供
給する接頭辞論理と、積オペランドを形成するために接頭辞を有する部分積を
加算する加算電子回路とを含むマイクロプロセッサ。
【請求項２】符号なし書式又は符号付き書式でのオペ
ランドに乗算を遂行するためにマイクロプロセッサ内の
演算電子回路を演算させる方法であって、前記乗算が符号付き書式でのオペランドについてである
か又は符号なし書式でのオペランドについてであるか判
定するステップと、先頭符号ビット信号で以て第１オペランドを修正するス
テップであって、前記先頭符号ビットは前記乗算が符号
付き書式でのオペランドについてであると判定すること
に応答して前記第１オペランドの符号ビットに相当し、
前記先頭符号ビットは前記乗算が符号なし書式でのオペ
ランドについてであると判定することに応答して固定論
理レベルにある前記第１オペランドを前記修正するステ
ップと、複数の部分積を発生するステップであって、各部分積は
第２オペランドに相当する部分の値に応答して選択され
た前記修正された第１オペランドの倍数である前記複数
の部分積を発生するステップと、符号拡張接頭辞で以て前記複数の部分積の各々を修正す
るステップであって、各符号拡張接頭辞は前記先頭符号
ビットと前記第２オペランドの前記相当する部分の値と
に応答して発生される前記複数の部分積の各々を前記修
正するステップと、前記修正された複数の部分積を加算するステップとを包
含する方法。