JPH10135258A - Multiple connected wiring board and manufacture of semiconductor device using the same - Google Patents

Multiple connected wiring board and manufacture of semiconductor device using the same

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JPH10135258A
JPH10135258A JP8287800A JP28780096A JPH10135258A JP H10135258 A JPH10135258 A JP H10135258A JP 8287800 A JP8287800 A JP 8287800A JP 28780096 A JP28780096 A JP 28780096A JP H10135258 A JPH10135258 A JP H10135258A
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JP
Japan
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wiring board
multiple wiring
semiconductor device
dimension
multiple connected
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JP8287800A
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Japanese (ja)
Inventor
Norihiko Kasai
紀彦 葛西
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Hitachi Ltd
Renesas Semiconductor Package and Test Solutions Co Ltd
Original Assignee
Hitachi Hokkai Semiconductor Ltd
Hitachi Ltd
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Publication date
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    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2924/181Encapsulation

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

PROBLEM TO BE SOLVED: To prevent molding failure in the molding process of a multiple connected wiring board, by a method wherein the dimension in the width direction of the multiple connected wiring board is formed to be equal to the dimension in one direction of a semiconductor device which is formed by cutting the multiple connected wiring board into chip regions. SOLUTION: A multiple connected wiring board 1 is composed of, e.g. epoxy resin, and so formed that the necessary number of, e.g. five, chip regions 1a which are cut out for wiring boards 3 of semiconductor devices 2 of a ball grid array(BGA) are continuously formed. The length of the multiple connected wiring board 1 is L1 and the width is L2 . The length L1 is constituted of the total dimension of the five chip regions 1a and four waste regions 1b sandwiched by the chip regions 1a. The width L2 constituted of the dimension of a single chip region 1a is equal to the dimension in one direction of the wiring board 3 of the semiconductor device 2. Thereby only cutting in the width direction is performed, in the work for making the respective chips of the multiple connected wiring board 1 wherein the width L2 serves as it is in the semiconductor devices 2.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は多連配線基板および
それを用いた半導体装置の製造方法に関し、特に、多連
配線基板の個片化に適用して有効な技術に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiple wiring board and a method for manufacturing a semiconductor device using the same, and more particularly to a technique effective when applied to individualization of a multiple wiring board.

【0002】[0002]

【従来の技術】たとえばBGA(Ball Grid Array )な
どのように、絶縁性を有するベース材とこのベース材に
形成された配線メタライズにより構成された配線基板に
半導体チップを封止してなる半導体装置の製造工程で
は、この半導体チップを搭載する個片化領域が連続形成
された多連配線基板が用いられている。そして、半導体
チップを樹脂封止した後、多連配線基板を切削工具で個
片化して個々の半導体装置を組み立てている。
2. Description of the Related Art A semiconductor device, such as a BGA (Ball Grid Array), in which a semiconductor chip is encapsulated in a wiring board composed of an insulating base material and a wiring metallization formed on the base material. In the manufacturing process (1), a multiple wiring board in which individualized regions for mounting the semiconductor chips are continuously formed is used. Then, after the semiconductor chip is sealed with a resin, the multiple wiring substrates are singulated with a cutting tool to assemble individual semiconductor devices.

【0003】なお、BGAのように配線基板を用いてな
る半導体装置について詳しく記載している例としては、
たとえば、日経BP社発行、「実践講座 VLSIパッ
ケージング技術(下)」(1993年 5月31日発行)、P173
〜P178がある。
[0003] Examples of a detailed description of a semiconductor device using a wiring board such as a BGA include:
For example, published by Nikkei BP, “Practical Course VLSI Packaging Technology (2)” (issued May 31, 1993), p. 173
~ P178.

【0004】[0004]

【発明が解決しようとする課題】ここで、多連配線基板
の加工精度がばらついてその寸法が個々の多連配線基板
ごとに異なっていると、モールド作業においてモールド
金型との位置合わせを行うために形成された位置決め孔
の位置も区々となってしまう。このような多連配線基板
をモールド金型にセットすると両者の合わせ精度が悪化
して多連配線基板が適正位置にセッティングされなくな
り、多連配線基板とモールド金型との間に隙間が発生す
る。すると、本来キャビティに充填されるべき封止樹脂
の一部がこの隙間から漏れてキャビティ内に加わるべき
圧力が分散し、キャビティ内にはエアが残留する。そし
て、このエアが封止樹脂内に取り込まれるとボイドにな
り、成形不良の半導体装置が製造されることになる。
Here, if the processing accuracy of the multiple wiring boards varies and the dimensions of the multiple wiring boards are different from each other, the alignment with the mold is performed in the molding operation. Therefore, the position of the positioning hole formed also varies. When such a multiple wiring board is set in a mold, the accuracy of alignment between the two is deteriorated, and the multiple wiring board is not set at an appropriate position, and a gap is generated between the multiple wiring board and the mold. . Then, a part of the sealing resin to be originally filled in the cavity leaks from the gap, and the pressure to be applied to the cavity is dispersed, and air remains in the cavity. When this air is taken into the sealing resin, it becomes a void, and a semiconductor device with poor molding is manufactured.

【0005】また、モールド後、多連配線基板を個片化
する工程では、多連配線基板をその底面で治具に固定
し、切削工具を用いて最終外形寸法に沿った形状に全周
を切削している。このように底面固定で全周切削を行う
と、切削開始時では十分に作用していた固定力が個片化
部分の分離が進行するにつれて低下し、切削完了に近づ
くと切断ラインの直進性確保が困難になるという問題が
ある。これでは、規定通りの良品形状を有する半導体装
置を製造することは困難である。
In the step of separating the multiple wiring boards into individual pieces after molding, the multiple wiring boards are fixed to a jig at the bottom surface, and the entire circumference is formed using a cutting tool into a shape conforming to the final external dimensions. I'm cutting. When the entire circumference is cut with the bottom fixed in this way, the fixing force that had been sufficiently applied at the start of cutting decreases as the separation of individual pieces progresses, and as the cutting is completed, the straightness of the cutting line is secured. There is a problem that becomes difficult. In this case, it is difficult to manufacture a semiconductor device having a defined good shape.

【0006】さらに、多連配線基板から全周を切削して
製品形状に切り出すため、製品に対する多連配線基板の
使用率は50%程度と極めて低い。これは、製造原価の
低減を阻害する要因の一つとなる。
Furthermore, since the entire circumference is cut from the multiple wiring board to cut it into a product shape, the usage rate of the multiple wiring board to the product is extremely low at about 50%. This is one of the factors that hinder reduction in manufacturing costs.

【0007】そこで、本発明の目的は、多連配線基板の
モールド工程での成形不良を防止することのできる技術
を提供することにある。
SUMMARY OF THE INVENTION It is an object of the present invention to provide a technique capable of preventing molding defects in a molding process of a multiple wiring substrate.

【0008】本発明の他の目的は、多連配線基板の個片
化作業を製品寸法通りに行うことのできる技術を提供す
ることにある。
Another object of the present invention is to provide a technique capable of performing an operation of dividing a multiple wiring board into individual pieces according to product dimensions.

【0009】本発明のさらに他の目的は、多連配線基板
の使用効率を向上させることのできる技術を提供するこ
とにある。
Still another object of the present invention is to provide a technique capable of improving the use efficiency of a multiple wiring board.

【0010】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【0011】[0011]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.

【0012】すなわち、本発明による多連配線基板は、
半導体装置の配線基板を構成する個片化領域の連続によ
り形成されたものであり、多連配線基板の幅方向の寸法
が、この多連配線基板を個片化領域に切断してなる半導
体装置の一方向の寸法と等しく形成されていることを特
徴とする。この多連配線基板において、個片化領域の間
に形成されて個片化時に切断除去される廃棄領域には、
多連配線基板の位置決めを行う位置決め孔を形成するこ
とができる。このような多連配線基板では、BGA(Ba
ll Grid Array )またはPGA(Pin Grid Array)タイ
プの半導体装置が製造される。
That is, the multiple wiring board according to the present invention comprises:
A semiconductor device formed by continuation of singulated regions constituting a wiring substrate of a semiconductor device, wherein the widthwise dimension of the multiple wiring substrate is obtained by cutting the multiple wiring substrate into individualized regions. Characterized in that it is formed to be equal to the dimension in one direction. In the multiple wiring board, the discarded area formed between the individualized areas and cut and removed at the time of the individualization includes:
A positioning hole for positioning the multiple wiring boards can be formed. In such a multiple wiring board, BGA (Ba
ll Grid Array) or a PGA (Pin Grid Array) type semiconductor device is manufactured.

【0013】また、本発明による半導体装置の製造方法
は、前記した多連配線基板を用いたものであって、個片
化領域に集積回路の形成された半導体チップが装着され
た多連配線基板を用意する第1の工程と、多連配線基板
をモールド金型にセットし、これをモールド金型のゲー
ト側に押し付けながら樹脂封止を行う第2の工程と、樹
脂封止された多連配線基板を切削工具で個片化して半導
体装置を得る第3の工程とを有することを特徴とする。
この半導体装置の製造方法において、第3の工程では、
多連配線基板を、その切断箇所を避けて幅方向両側で保
持して幅方向に切断することのみによって多連配線基板
を個片化することが望ましい。また、切削工具にはエン
ドミルや丸刃ブレードを用いることができる。
Further, a method of manufacturing a semiconductor device according to the present invention uses the above-described multiple wiring board, and the multiple wiring board having a semiconductor chip on which an integrated circuit is formed is mounted in a singulated area. A second step of setting a multiple wiring board in a mold and sealing the resin while pressing the same against the gate side of the mold, and a second step of resin sealing. A third step of obtaining a semiconductor device by singulating the wiring board with a cutting tool.
In this method of manufacturing a semiconductor device, in the third step,
It is desirable that the multiple wiring board is cut into pieces in the width direction only by holding the multiple wiring boards on both sides in the width direction avoiding the cut portion. In addition, an end mill or a round blade can be used as a cutting tool.

【0014】上記した手段によれば、一方向のみの切断
で個片化が完了することになり、生産性が向上する。ま
た、多連配線基板の一方向のみを切断して廃棄領域を切
り出しているので、不要部分である廃棄領域が低減され
て製品に対する使用効率が向上する。さらに、キャビテ
ィ以外への樹脂漏れがなく、バリやボイドのない高品質
の半導体装置を得ることができる。そして、多連配線基
板が切断方向に対して強固に固定されて安定した直進性
が確保され、個片化作業を製品寸法通りに行うことが可
能になる。
According to the above-described means, the individualization is completed by cutting in only one direction, and the productivity is improved. Further, since the discarded area is cut out by cutting only one direction of the multiple wiring board, the discarded area, which is an unnecessary part, is reduced, and the use efficiency for the product is improved. Further, a high-quality semiconductor device having no resin leakage to a portion other than the cavity and having no burrs or voids can be obtained. Then, the multiple wiring boards are firmly fixed in the cutting direction, and stable straightness is ensured, so that the individualizing operation can be performed according to the product dimensions.

【0015】[0015]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。
Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, the same members are denoted by the same reference numerals, and the description thereof will not be repeated.

【0016】図1は本発明の一実施の形態であるモール
ドされた多連配線基板を示す平面図、図2は図1の側面
図、図3はモールド金型によりモールドされる多連配線
基板を示す説明図、図4は切削工具で個片化される多連
配線基板を示す説明図、図5は図4のV −V 線に沿う断
面図、図6は個片化されて組み立てられた半導体装置を
示す斜視図、図7は図6のVII −VII 線に沿う断面図で
ある。
FIG. 1 is a plan view showing a molded multiple wiring substrate according to an embodiment of the present invention, FIG. 2 is a side view of FIG. 1, and FIG. 3 is a multiple wiring substrate molded by a mold. FIG. 4 is an explanatory view showing a multiple wiring board which is singulated by a cutting tool, FIG. 5 is a sectional view taken along the line V-V in FIG. 4, and FIG. 6 is singulated and assembled. 7 is a cross-sectional view taken along the line VII-VII of FIG.

【0017】図示する本実施の形態の多連配線基板1は
たとえばエポキシ樹脂から構成されており、BGA(Ba
ll Grid Array )タイプの半導体装置2の配線基板3
(図6、図7)として切り出される個片化領域1aがた
とえば5つ連続して形成されている。また、仮想的に示
すパーティングラインPLで区画される個片化領域1a
に挟まれるようにして、個片化時に切断除去される廃棄
領域1bが形成されている。但し、1枚の多連配線基板
1における個片化領域1aの数は5つに限定されるもの
ではなく、必要な数だけ連続形成することができる。
The multiple wiring board 1 according to the present embodiment is made of, for example, epoxy resin, and has a BGA (Ba
ll Grid Array) type semiconductor device 2 wiring board 3
For example, five singulated regions 1a cut out as (FIGS. 6 and 7) are continuously formed. In addition, the singulated area 1a partitioned by the virtual parting line PL
, A waste area 1b that is cut and removed at the time of singulation is formed. However, the number of singulated regions 1a in one multiple wiring substrate 1 is not limited to five, and a required number can be formed continuously.

【0018】図1に示すように、この多連配線基板1
は、長さがL1 、幅がL2 となっている。そして、5つ
の個片化領域1aとこれら個片化領域1aに挟まれた4
つの廃棄領域1bの合計寸法からなる長さL1 に対し
て、単一の個片化領域1aの寸法からなる幅L2 は、図
6に示す半導体装置2の配線基板3の一方向の寸法と等
しくなっている。したがって、幅L2 が半導体装置2で
そのまま生きるこの多連配線基板1の個片化作業では、
パーティングラインPLで示すように、幅方向の切断の
みが行われる。
As shown in FIG. 1, this multiple wiring board 1
Has a length L 1 and a width L 2 . Then, the five singulated regions 1a and the four singulated regions 1a
One of the length L 1 comprising a total size of the waste region 1b, the width L 2 consisting of dimensions of a single singulation region 1a is unidirectional dimensions of the wiring board 3 of the semiconductor device 2 shown in FIG. 6 Is equal to Thus, in the singulation performing this multiple wiring board 1 having a width L 2 live directly in the semiconductor device 2,
As indicated by the parting line PL, only cutting in the width direction is performed.

【0019】廃棄領域1bには、たとえばダイボンディ
ングやワイヤボンディングなど常温にて多連配線基板1
に加工を施す際において位置決めピンが隙間なく挿通さ
れる真円の第1の位置決め孔4aが各2箇所に、また、
たとえばモールド工程など加熱下にて多連配線基板1に
加工を施す際において位置決めピンが多少の余裕を持っ
て挿通されよう幅方向に広くなった楕円の第2の位置決
め孔4bが1つおきの1箇所に、それぞれ形成されてい
る。したがって、第1の位置決め孔4aで固定されると
多連配線基板1は完全に動かなくなるのに対し、第2の
位置決め孔4bで固定されると位置決めピンと楕円の隙
間分だけ幅方向にスライドする。
In the discarded area 1b, for example, die bonding or wire bonding is performed at room temperature,
The first positioning holes 4a of a perfect circle into which the positioning pins are inserted without any gaps when processing are performed on each of two locations,
For example, when processing the multiple wiring board 1 under heating such as a molding process, every other second positioning hole 4b of an ellipse which is widened in the width direction so that the positioning pin is inserted with some margin is provided. Each is formed in one place. Therefore, when fixed by the first positioning hole 4a, the multiple wiring board 1 does not completely move, whereas when fixed by the second positioning hole 4b, the multiple wiring board 1 slides in the width direction by the gap between the positioning pin and the ellipse. .

【0020】図1および図2において、多連配線基板1
には半導体チップ5(図3、図7)がモールド樹脂6に
よって封止されているが、このような樹脂封止は図3に
示すようにして行われる。
In FIG. 1 and FIG.
In FIG. 3, a semiconductor chip 5 (FIGS. 3 and 7) is sealed with a mold resin 6, and such resin sealing is performed as shown in FIG.

【0021】一対のモールド金型7の片方である下金型
7aには、セットされる多連配線基板1の第2の位置決
め孔4bに対応した位置決めピン8が備えられている。
したがって、個片化領域1aに半導体チップ5が装着さ
れた多連配線基板1を用意しておき、これをモールド金
型7にセットすると、図3(a)に示すように、楕円形
状の第2の位置決め孔4bのために多連配線基板1とゲ
ート9との間に隙間Sが発生する。
The lower die 7a, which is one of the pair of mold dies 7, is provided with positioning pins 8 corresponding to the second positioning holes 4b of the multiple wiring board 1 to be set.
Therefore, when the multiple wiring board 1 having the semiconductor chip 5 mounted in the singulated area 1a is prepared and set in the mold 7 as shown in FIG. A gap S is generated between the multiple wiring substrate 1 and the gate 9 due to the two positioning holes 4b.

【0022】そこで、図3(b)に示すように、位置決
めスライダ10により多連配線基板1をモールド金型7
のゲート側に押し付ける。すると、第2の位置決め孔4
bには楕円により空間的な余裕があるために、多連配線
基板1はその幅方向にスライドして前記した隙間Sがな
くなる。また、これにより多連配線基板1はモールド金
型7の正規位置(つまり、半導体チップ5がキャビティ
11の中央となる位置)にセットされる。
Therefore, as shown in FIG. 3B, the multiple wiring substrate 1 is moved by the positioning slider 10 to the mold 7.
To the gate side of Then, the second positioning hole 4
Since b has a spatial margin due to the ellipse, the multiple wiring board 1 slides in the width direction to eliminate the gap S described above. Further, thereby, the multiple wiring substrate 1 is set at a regular position of the mold 7 (that is, a position where the semiconductor chip 5 is located at the center of the cavity 11).

【0023】このように多連配線基板1をゲート側に押
し付けた状態で、図3(c)に示すように型締めをす
る。その後、上金型7bと下金型7aとの合わせ面で形
成されるキャビティ11にモールド樹脂を注入して半導
体チップ5をモールドする。
With the multiple wiring substrate 1 pressed against the gate side as described above, the mold is clamped as shown in FIG. Thereafter, the semiconductor chip 5 is molded by injecting molding resin into the cavity 11 formed at the mating surface of the upper mold 7b and the lower mold 7a.

【0024】ここで、位置決めスライダ10により多連
配線基板1はゲート9と密着しているので、キャビティ
11以外への樹脂漏れがなく、ボイドのない良好な品質
の樹脂充填が行われる。また、多連配線基板1がモール
ド金型7に対して適正にセッティングされるので、樹脂
成形位置精度も向上する。
Here, since the multiple wiring substrate 1 is in close contact with the gate 9 by the positioning slider 10, there is no resin leakage to the portions other than the cavities 11, and good quality resin filling without voids is performed. Further, since the multiple wiring substrate 1 is appropriately set with respect to the mold 7, the accuracy of the resin molding position is improved.

【0025】モールド終了後、モールド金型7を開いて
多連配線基板1を取り出し、この多連配線基板1に付着
形成されたランナを除去するゲートブレークを行う。
After the completion of the molding, the mold 7 is opened to take out the multiple wiring substrate 1 and a gate break for removing the runner attached to the multiple wiring substrate 1 is performed.

【0026】その後、樹脂封止された多連配線基板1
は、図4および図5に示すように、固定治具12に固定
されて個片化される。
Thereafter, the multiple wiring substrate 1 sealed with resin
Are fixed to the fixing jig 12 and singulated as shown in FIGS.

【0027】固定治具12は、多連配線基板1が載置さ
れるステージ12aと、このステージ12aの両側に沿
って相互に接近離反移動可能に設けられ、多連配線基板
1をその幅方向の両側から保持する一対の基板クランパ
12bとを有している。したがって、基板クランパ12
bが相互に接近移動するとステージ12a上の多連配線
基板1はこの基板クランパ12bに保持される。
The fixing jig 12 is provided with a stage 12a on which the multiple wiring board 1 is mounted, and can be moved toward and away from each other along both sides of the stage 12a. And a pair of substrate clampers 12b to be held from both sides. Therefore, the substrate clamper 12
When b moves close to each other, the multiple wiring board 1 on the stage 12a is held by the board clamper 12b.

【0028】ステージ12aの一方の長手方向端には多
連配線基板1の端部が当接するストッパ13が設けられ
ており、このストッパ13により多連配線基板1はステ
ージ12a上の適正位置に位置決めされる。そして、こ
のように位置決めされた多連配線基板1のパーティング
ラインPLに沿って、後述する丸刃ブレード(切削工
具)14が通るブレード通過溝15が基板クランパ12
bおよびステージ12aを貫通して形成されている。
At one longitudinal end of the stage 12a, there is provided a stopper 13 with which the end of the multiple wiring board 1 abuts. The stopper 13 positions the multiple wiring board 1 at an appropriate position on the stage 12a. Is done. Then, along the parting line PL of the multiple wiring substrate 1 positioned as described above, a blade passage groove 15 through which a round blade (cutting tool) 14 to be described later passes is formed by the substrate clamper 12.
b and the stage 12a.

【0029】ステージ12aの一方の長手方向に沿うよ
うにして、モータ16により高速回転する回転軸17が
ステージ12a上を横断移動可能に設置されている。但
し、ステージ12aおよび基板クランパ12bが回転軸
17側へ移動するようになっていてもよい。
A rotating shaft 17 rotated at a high speed by a motor 16 is provided so as to be traversable on the stage 12a along one longitudinal direction of the stage 12a. However, the stage 12a and the substrate clamper 12b may move to the rotation shaft 17 side.

【0030】回転軸17にはステージ12a上の多連配
線基板1をパーティングラインPLで切断するための丸
刃ブレード14が各パーティングラインPLに対応する
ように取り付けられている。したがって、回転軸17が
移動するにつれて丸刃ブレード14がブレード通過溝1
5と同一線上にあるパーティングラインPL上を移動し
て行く。これにより、多連配線基板1は、基板クランパ
12bによって幅方向の両側で機械的に固定された状態
のままで5つの個片化領域1aと4つの廃棄領域1bに
分断される。よって、多連配線基板1は切断方向に対し
て強固に固定されるので、丸刃ブレード14による切断
ラインがぶれることなく安定した直進性が確保される。
A round blade 14 for cutting the multiple wiring board 1 on the stage 12a at the parting line PL is attached to the rotating shaft 17 so as to correspond to each parting line PL. Therefore, as the rotating shaft 17 moves, the round blade 14 is moved into the blade passage groove 1.
5 moves on the parting line PL which is on the same line as 5. Thus, the multiple wiring substrate 1 is divided into five singulated regions 1a and four discarded regions 1b while being mechanically fixed on both sides in the width direction by the substrate clampers 12b. Therefore, since the multiple wiring substrate 1 is firmly fixed in the cutting direction, a stable straight traveling property is secured without the cutting line by the round blade 14 being blurred.

【0031】また、前述のように、多連配線基板1の幅
方向の寸法L2 は半導体装置2の配線基板3の一方向の
寸法と等しくなっているので、図示するパーティングラ
インPLに沿った一方向のみの切断で個片化が完了す
る。
As described above, since the dimension L 2 in the width direction of the multiple wiring board 1 is equal to the dimension in one direction of the wiring board 3 of the semiconductor device 2, the dimension L 2 extends along the parting line PL shown in the drawing. The singulation is completed by cutting in only one direction.

【0032】さらに、多連配線基板1の全周を切削して
製品形状に切り出すのではなく、一方向切断にて廃棄領
域1bを切り出しているので、廃棄領域1bの面積が小
さくなる。
Further, since the waste area 1b is cut out by one-way cutting instead of cutting the entire circumference of the multiple wiring board 1 into a product shape, the area of the waste area 1b is reduced.

【0033】このようにして個片化したならば、配線基
板3の裏面にバンプ18(図7)を形成するなどの必要
な加工を施す。これにより、図6および図7に示す半導
体装置2が得られる。
After the individual pieces are thus formed, necessary processing such as forming bumps 18 (FIG. 7) on the back surface of the wiring board 3 is performed. Thereby, the semiconductor device 2 shown in FIGS. 6 and 7 is obtained.

【0034】図示する半導体装置2の配線基板3の一方
面には、たとえばCu(銅)からなる配線メタライズ1
9が形成されている。この配線メタライズ19は配線基
板3を貫通して形成されたスルーホール20内の導電性
を有するコンタクトメタル21を介して他方面の全域に
わたって突出形成されているたとえばPb/Sn(鉛/
スズ)からなるバンプ18と電気的に接続されている。
また、モールド樹脂6により樹脂封止された半導体チッ
プ5は、たとえばAu(金)からなるボンディングワイ
ヤ22により前記した配線メタライズ19と電気的に接
続されている。そして、この半導体装置2における配線
基板3の一方向の寸法は前記した多連配線基板1の幅方
向の寸法L2 となっている。
On one surface of a wiring substrate 3 of the semiconductor device 2 shown in FIG.
9 are formed. The wiring metallization 19 is formed, for example, by Pb / Sn (lead / Pb / Sn) projecting over the entire surface of the other surface via a conductive contact metal 21 in a through hole 20 formed through the wiring substrate 3.
It is electrically connected to the bump 18 made of tin.
Further, the semiconductor chip 5 resin-sealed with the mold resin 6 is electrically connected to the above-described wiring metallization 19 by a bonding wire 22 made of, for example, Au (gold). Then, the one-way dimension of the wiring board 3 in the semiconductor device 2 has a widthwise dimension L 2 of the multiple wiring substrate 1 described above.

【0035】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。
Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the embodiment, and various modifications may be made without departing from the gist of the invention. It goes without saying that it is possible.

【0036】たとえば、製造される半導体装置2は本実
施の形態に示すようなBGAではなく、PGA(Pin Gr
id Array)といった他の基板タイプの半導体装置でもよ
い。
For example, the semiconductor device 2 to be manufactured is not a BGA as shown in this embodiment, but is a PGA (Pin Gr).
(id array).

【0037】また、切削工具は丸刃ブレード以外にも、
たとえばエンドミルを適用することができる。
In addition to cutting tools other than round blades,
For example, an end mill can be applied.

【0038】[0038]

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.

【0039】(1).本発明の多連配線基板の技術によれ
ば、多連配線基板の幅方向の寸法を半導体装置の配線基
板の一方向の寸法と等しくしているので、一方向のみの
切断で個片化が完了することになり、生産性が向上す
る。
(1) According to the technique of the multiple wiring board of the present invention, the dimension in the width direction of the multiple wiring board is made equal to the dimension in one direction of the wiring board of the semiconductor device. In this manner, the singulation is completed by cutting, and the productivity is improved.

【0040】(2).多連配線基板の一方向のみを切断して
廃棄領域を切り出しているので、不要部分である廃棄領
域が低減されて製品に対する使用効率が向上し、製造原
価の低減を図ることができる。
(2) Since the discarded area is cut out by cutting only one direction of the multiple wiring board, the discarded area, which is an unnecessary part, is reduced, the use efficiency for the product is improved, and the manufacturing cost is reduced. Can be planned.

【0041】(3).多連配線基板をゲート側に押し付けた
状態で樹脂封止を行うようにしているので、キャビティ
以外への樹脂漏れがなく、バリやボイドのない高品質の
半導体装置を得ることができる。また、多連配線基板が
モールド金型に対して適正にセッティングされるので、
樹脂成形位置精度が向上する。
(3) Since the resin is sealed while the multiple wiring boards are pressed against the gate, a high-quality semiconductor device free from resin leakage to the cavities and free from burrs and voids can be obtained. Obtainable. Also, since the multiple wiring board is properly set to the mold,
The resin molding position accuracy is improved.

【0042】(4).多連配線基板を、切断箇所を避けて保
持しながら幅方向へ切断するようにしているので、切断
方向に対して強固に固定されて安定した直進性が確保で
き、個片化作業を製品寸法通りに行うことが可能にな
る。
(4) Since the multiple wiring board is cut in the width direction while holding it so as not to be cut, the solid wiring board is firmly fixed in the cutting direction and stable straightness can be secured. Individualization work can be performed according to the product dimensions.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施の形態であるモールドされた多
連配線基板を示す平面図である。
FIG. 1 is a plan view showing a molded multiple wiring substrate according to an embodiment of the present invention.

【図2】図1の側面図である。FIG. 2 is a side view of FIG.

【図3】(a),(b),(c)はモールド金型により
モールドされる多連配線基板を連続的に示す説明図であ
る。
FIGS. 3 (a), (b), and (c) are explanatory views showing successively multiple wiring substrates molded by a molding die.

【図4】切削工具で個片化される多連配線基板を示す説
明図である。
FIG. 4 is an explanatory view showing a multiple wiring board which is singulated by a cutting tool.

【図5】図4のV −V 線に沿う断面図である。FIG. 5 is a sectional view taken along line VV of FIG. 4;

【図6】個片化されて組み立てられた半導体装置を示す
斜視図である。
FIG. 6 is a perspective view showing a semiconductor device that has been singulated and assembled.

【図7】図6のVII −VII 線に沿う断面図である。FIG. 7 is a sectional view taken along line VII-VII in FIG. 6;

【符号の説明】[Explanation of symbols]

1 多連配線基板 1a 個片化領域 1b 廃棄領域 2 半導体装置 3 配線基板 4a 第1の位置決め孔 4b 第2の位置決め孔 5 半導体チップ 6 モールド樹脂 7 モールド金型 7a 下金型 7b 上金型 8 位置決めピン 9 ゲート 10 位置決めスライダ 11 キャビティ 12 固定治具 12a ステージ 12b 基板クランパ 13 ストッパ 14 丸刃ブレード(切削工具) 15 ブレード通過溝 16 モータ 17 回転軸 18 バンプ 19 配線メタライズ 20 スルーホール 21 コンタクトメタル 22 ボンディングワイヤ PL パーティングライン S 隙間 DESCRIPTION OF SYMBOLS 1 Multiple wiring board 1a Separation area 1b Discard area 2 Semiconductor device 3 Wiring board 4a First positioning hole 4b Second positioning hole 5 Semiconductor chip 6 Mold resin 7 Mold 7a Lower mold 7b Upper mold 8 Positioning pin 9 Gate 10 Positioning slider 11 Cavity 12 Fixing jig 12a Stage 12b Substrate clamper 13 Stopper 14 Round blade (cutting tool) 15 Blade passage groove 16 Motor 17 Rotation axis 18 Bump 19 Wiring metallization 20 Through hole 21 Contact metal 22 Bonding Wire PL Parting line S Clearance

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 半導体装置の配線基板を構成する個片化
領域の連続により形成された多連配線基板であって、前
記多連配線基板の幅方向の寸法が、この多連配線基板を
前記個片化領域に切断してなる前記半導体装置の一方向
の寸法と等しく形成されていることを特徴とする多連配
線基板。
1. A multiple wiring board formed by continuation of singulated regions constituting a wiring board of a semiconductor device, wherein the multiple wiring board has a dimension in a width direction, the multiple wiring board being A multiple wiring substrate, wherein the multiple wiring substrate is formed so as to have a dimension in one direction, which is cut into individualized regions, of the semiconductor device.
【請求項2】 請求項1記載の多連配線基板において、
前記個片化領域の間に形成されて個片化時に切断除去さ
れる廃棄領域には、前記多連配線基板の位置決めを行う
位置決め孔が形成されていることを特徴とする多連配線
基板。
2. The multiple wiring board according to claim 1, wherein
A multiple wiring board, wherein a positioning hole for positioning the multiple wiring board is formed in a disposal area formed between the individualized areas and cut and removed at the time of individualization.
【請求項3】 請求項1または2記載の多連配線基板に
おいて、前記半導体装置はBGAまたはPGAであるこ
とを特徴とする多連配線基板。
3. The multiple wiring board according to claim 1, wherein the semiconductor device is BGA or PGA.
【請求項4】 請求項1、2または3記載の多連配線基
板を用いた半導体装置の製造方法であって、 前記個片化領域に集積回路の形成された半導体チップが
装着された前記多連配線基板を用意する第1の工程と、 前記多連配線基板をモールド金型にセットし、これを前
記モールド金型のゲート側に押し付けながら樹脂封止を
行う第2の工程と、 樹脂封止された前記多連配線基板を切削工具で個片化し
て半導体装置を得る第3の工程とを有することを特徴と
する半導体装置の製造方法。
4. A method for manufacturing a semiconductor device using a multiple wiring substrate according to claim 1, 2 or 3, wherein the semiconductor chip on which an integrated circuit is formed is mounted in the singulated area. A first step of preparing a continuous wiring board; a second step of setting the multiple wiring board in a mold and performing resin sealing while pressing the same against a gate side of the mold; A third step of obtaining the semiconductor device by singulating the stopped multiple wiring substrate with a cutting tool to obtain a semiconductor device.
【請求項5】 請求項4記載の半導体装置の製造方法に
おいて、前記第3の工程では、前記多連配線基板を、そ
の切断箇所を避けて幅方向両側で保持して幅方向に切断
することのみによって前記多連配線基板を個片化するこ
とを特徴とする半導体装置の製造方法。
5. The method of manufacturing a semiconductor device according to claim 4, wherein, in the third step, the multiple wiring substrate is cut in the width direction while being held on both sides in the width direction while avoiding the cut portions. A method of manufacturing a semiconductor device, wherein the multiple wiring substrate is divided into pieces by only the method.
【請求項6】 請求項4または5記載の半導体装置の製
造方法において、前記切削工具はエンドミルまたは丸刃
ブレードであることを特徴とする製造方法。
6. The method according to claim 4, wherein the cutting tool is an end mill or a round blade.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6875639B2 (en) 2001-03-22 2005-04-05 Renesas Technology Corp. Semiconductor device and method of manufacturing the same
US6945466B2 (en) 2000-09-19 2005-09-20 Renesas Technology Corp. PC adapter cards and method of manufacturing the same
US7348191B2 (en) 2002-07-10 2008-03-25 Renesas Technology Corp. Semiconductor device with terminals, and method of manufacturing the same

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