JPH10126453A

JPH10126453A - インターフェース回路

Info

Publication number: JPH10126453A
Application number: JP8272024A
Authority: JP
Inventors: Tatsuya Saito; 達也斉藤; Takeshi Kato; 猛加藤; Masayoshi Yagyu; 正義柳生; Tomohisa Iwanaga; 知久岩永; Hiroki Yamashita; 寛樹山下; Keiichiro Nakanishi; 敬一郎中西
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-10-15
Filing date: 1996-10-15
Publication date: 1998-05-15

Abstract

(57)【要約】（修正有）【課題】定常的及び非定常的ノイズ、及び環境変動に
起因するエラーを低減する。【解決手段】レシーバ回路102には、データｎbitとエ
ラーを判定の冗長情報ｍbitが送られ、それぞれｋ個の
ＦＦ104に入力される（ｎ、ｍ、ｋは自然数、ｋ≧
２）。ＦＦ104の出力(ｎ＋ｍ)bit×ｋ個は、ｋ個のエラ
ー検出回路105と、(ｎ＋ｍ)個の多数決回路106に入力さ
れる。エラー検出回路105の出力は位相変化回路107に入
力される。多数決回路106の出力(ｎ＋ｍ)bitはこのレシ
ーバ回路102の出力となる。位相変化回路107は、信号Te
stとCLOCKが与えられ、ｋ個の位相の異なるCLOCK1〜CLO
CKkを出力し、(ｎ＋ｍ)bit×ｋ個のＦＦ104に入力され
る。判定回路108では、エラー検出回路105と位相変化回
路107の出力にもとづきエラーがなくなったことを判定
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の回路間で論
理信号を伝達するインターフェース回路に係り、特に半
導体集積回路間で高速に信号を伝達するインターフェー
ス回路に関する。

【０００２】

【従来の技術】電子計算機などの電子回路装置において
は、その動作サイクル時間短縮に伴い、用いられる半導
体集積回路相互間を結ぶインターフェース信号の伝送速
度向上が求められている。しかし、信号伝送速度を上げ
ると伝送路中に存在する集積回路パッケージやコネクタ
等の寄生インダクタンス、寄生容量の影響による信号波
形の歪みや、近接する伝送路上を伝わる信号からのクロ
ストークによる信号波形の歪み等が増大するので、信号
伝送エラーを起こす確率が大きくなってしまう。この信
号波形の歪み(＝ノイズ)による信号伝送エラー率の増大
が、信号伝送速度向上の障害となっている。

【０００３】このノイズの影響を低減するインターフェ
ース回路の従来技術としては、例えば特開平4-340615号
公報に記載されているように、入力信号を多段階に遅延
させ、その多数決を採ることによってノイズをキャンセ
ルし、正しい信号を受信することを可能にしたインター
フェース回路がある。

【０００４】図12は、この従来例で示されている回路図
である。この図で、1101はドライバ回路、1102はレシー
バ回路、1103はそれらを接続する信号線であり、レシー
バ回路1102は、信号を受信するゲート回路1104と、受信
した信号を２段階に遅延させるディレイゲート1105, 11
06と、その受信信号と２段階に遅延した信号との多数決
を採る多数決回路1107とからなる。この回路の動作原理
を図13で説明する。ノイズの乗った受信信号DATAはディ
レイゲート1105, 1106によって信号DATA1, DATA2のよう
に遅延する。これらDATA, DATA1, DATA2が多数決回路11
07に入力されることによって、その出力信号OUTではそ
れらの多数決によってノイズは消去されるので、誤った
信号を受信することなく正常な信号伝送が可能となる。

【０００５】また、他の従来技術としては、例えば特開
昭62-257238号公報に記載されているように、入力信号
の受信タイミングを決めるクロック信号の位相を変化さ
せることによって、正しい信号を受信することを可能に
したインターフェース回路がある。

【０００６】図14は、この従来例で示されている回路図
である。この図で、1301はドライバ回路、1302はレシー
バ回路、1303はそれらを接続する信号線であり、1304は
ゲート回路、1305は信号を受信するフリップフロップ、
1306はフリップフロップに供給するクロック信号の位相
を変える位相制御回路である。この回路の動作原理を図
15で説明する。回路外部から与えられる源クロック信号
CLOCKは位相制御回路1306に入力され、dだけ異なる位相
のクロック信号CLOCK1となり、フリップフロップ1305に
入力される。受信信号DATAのノイズを避けて正しい出力
信号OUTを得るには、クロック信号CLOCK1の位相を図の
ようにノイズと一致しないように設定すればよい。

【０００７】

【発明が解決しようとする課題】しかし実際には、(1)
信号伝送路中に存在する寄生インダクタンスや寄生容量
によって発生するノイズのように、伝送路の形状を決定
した時点でその発生時刻が特定される定常的ノイズと、
(2)近接する伝送路上を伝わる信号からのクロストーク
によるノイズや(3)周辺の機械等から発生する外来ノイ
ズのように、周囲の動作状態に依存するためその発生時
刻が定まらない非定常的ノイズとが存在する。また、
(4)これらのノイズの発生時刻や発生頻度は、電源電圧
や周囲温度等の環境によって変動する。このため、イン
ターフェース回路の動作サイクル時間の内には、(1)の
ようなノイズが定常的に発生する時刻と、(2)(3)のよう
なノイズが頻度は低いが発生する時刻とが存在し、かつ
(4)それらが周囲環境によって動的に変動することとな
る。この現象を表わしたグラフが図２である。これは、
横軸にデータの位相、縦軸にその時点でデータを受信し
た場合のエラー発生頻度の一例を示したグラフである。
このグラフの場合には、発生頻度の高い時点A,C,Eは定
常的ノイズが発生している時点であり、発生頻度の低い
時点B,D,Fは非定常的ノイズのみが発生している時点で
あると判断することができる。

【０００８】前述の従来例では、このノイズが発生する
頻度の分布が考慮されていないので、信号伝送エラーの
回避が不十分であると言う問題がある。例えば前者の多
数決回路を用いる例では、受信データの遅延量d1,d2を
設計時にあらかじめ決めるので、図16のように、ノイズ
が発生する頻度の高い時点同士A,Cが重なってしまう場
合があり、多数決をとった結果もエラーを生じる頻度が
高くなってしまうこととなる。これを回避するには、設
計時にA,Cのようなノイズが発生する頻度が高い時点を
予見し、遅延量d1,d2をそれに重ならないよう決める必
要があるが、設計に要する時間が膨大となってしまうの
で現実的ではない。

【０００９】また後者のクロック信号の位相を変化させ
る例では、図17のように、クロック信号CLOCK1の位相を
変化させB付近に持ってくることで、ノイズが発生する
頻度が高い時点A,C,Eを避けることは可能である。しか
しこれだけでは、頻度が低い非定常的に発生するノイズ
によるエラーは避けることができない。

【００１０】本発明の目的は、この従来技術の課題を解
決し、ノイズが発生する頻度を考慮することで、定常的
ノイズ及び非定常的ノイズ、及びそれらの環境変動それ
ぞれに起因するエラーを低減し、正しく信号を伝達する
ことのできるインターフェース回路を実現することであ
る。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明のインターフェース回路では、(1)ドライバ
回路と、そのドライバ回路からの信号を受けてその論理
レベルを判定するレシーバ回路とからなるインターフェ
ース回路において、そのレシーバ回路が、複数の位相で
受信した信号の多数決を採って一つの受信信号を得る多
数決回路を有し、かつ、信号伝送の状態をテストするテ
ストモード中にドライバ回路からの信号を受け受信状態
のテストを行なうことによってその受信する複数の位相
を決定することを特徴とする。また、(2)ドライバ回路
と、そのドライバ回路からの信号を受けてその論理レベ
ルを判定するレシーバ回路とからなるインターフェース
回路において、そのレシーバ回路が、複数の位相で受信
した信号の多数決を採って一つの受信信号を得る多数決
回路を有し、かつ、信号伝送の状態をテストするテスト
モード中にドライバ回路からの信号を受け受信状態のテ
ストを行なうことによってその多数決に用いる信号を選
択することを特徴とする。また、(3)上記に記載のイン
ターフェース回路において、そのレシーバ回路が論理レ
ベルを判断するしきい値を変化させる手段を有し、前記
テストモード中にはそのしきい値を変化させてテストを
行なうことを特徴とする。また、(4)上記に記載のイン
ターフェース回路において、そのレシーバ回路が信号伝
送エラーを検出した場合には、前記信号伝送状態のテス
トを再度行ないその受信する複数の位相を変化させるこ
とを特徴とする。また、(5)上記に記載のインターフェ
ース回路において、そのレシーバ回路が信号伝送エラー
を検出した場合には、前記信号伝送状態のテストを再度
行ないそのその多数決に用いる信号を選択することを特
徴とする。

【００１２】

【発明の実施の形態】以下、本発明の実施形態を、例を
用いて図面により詳細に説明する。

【００１３】図１は、本発明の第１の実施例を示す図で
ある。

【００１４】図１は、ドライバ回路101とレシーバ回路1
02を信号線103で接続した、本発明のインターフェース
回路の基本構成である。レシーバ回路102は、信号を受
信するフリップフロップ群104と、その受信した信号の
エラーを検出するエラー検出回路群105と、その受信し
た信号の多数決を採る多数決回路106と、エラー検出結
果を受けて上記フリップフロップに与えるクロック信号
の位相を変化させる位相変化回路107と、全エラー検出
回路からの出力を受け全てのエラーがなくなったことを
判定する判定回路108とからなる。

【００１５】ドライバ回路101からレシーバ回路102に
は、データｎbitとエラーを判定するための冗長情報ｍb
itが送られ、その各bitの情報はそれぞれｋ個のフリッ
プフロップ104に入力される（ｎ、ｍ、ｋは自然数、ｋ
≧２）。フリップフロップ104の出力(ｎ＋ｍ)bit×ｋ個
は、ｋ個のエラー検出回路105と、(ｎ＋ｍ)個の多数決
回路106にそれぞれ入力される。エラー検出回路105の出
力は位相変化回路107に入力される。多数決回路106の出
力(ｎ＋ｍ)bitはこのレシーバ回路102の出力となる。ま
た、位相変化回路107は、テストモード信号TESTとクロ
ック信号CLOCKがそれぞれ与えられ、ｋ個のそれぞれ位
相の異なるクロック信号CLOCK1〜CLOCKkを出力する。CL
OCK1〜CLOCKkはそれぞれ(ｎ＋ｍ)bit×ｋ個のフリップ
フロップ104にそれぞれ入力される。図１では１例とし
て、ｎ＝８(bit0〜7)、ｍ＝１(parity)、ｋ＝３の場合
を示してある。

【００１６】図１のインターフェース回路では、テスト
モードにおいてドライバ回路101から送られてくる信号
をテストすることによって、定常的ノイズ及び非定常的
ノイズが発生する時点を判定する。その結果によって位
相変化回路107でCLOCK1, CLOCK2, CLOCK3の位相として
最適な３点を選び出し、その時点で受信した信号で多数
決を採ることによって、それぞれのノイズに起因するエ
ラーを低減し、正しく信号を伝達することが可能であ
る。またこの回路では、周囲環境が変動し出力にエラー
が発生した場合は、再度テストしその環境でのCLOCK1,
CLOCK2, CLOCK3の最適な位相を選び出すことによって、
環境変動に起因するエラーを回避することが可能であ
る。

【００１７】以下、本発明の回路の動作を詳細に説明す
る。

【００１８】まず、定常的ノイズ及び非定常的ノイズが
発生する時点を判定する方法を図２で示す。このグラフ
は、図１のインターフェース回路でドライバ回路101か
らフリップフロップ104への信号転送を行なった場合に
ついて、横軸にデータの位相を、縦軸にその位相でデー
タを受信した場合のエラー発生頻度を採って示した一例
である。このグラフで、エラー発生頻度の高い時点A,C,
Eは定常的ノイズが発生している時点であり、エラー発
生頻度の低い時点B,D,Fは非定常的ノイズのみが発生し
ている時点であると判断することができる。ある一定の
テスト時間（ある一定のテストサイクル数、以下、Ｔと
する）内にエラー検出回路105が検出できるエラー発生
頻度の下限が図２のNtestの場合、クロック信号CLOCK1,
CLOCK2, CLOCK3の位相をAまたはCまたはEの時点に位置
づけてテストした場合には、テスト時間内にエラーが発
生し検出ができる。また、クロック信号CLOCK1, CLOCK
2, CLOCK3の位相をBまたはDまたはFの時点に位置づけて
テストした場合には、その時間内にはエラーの発生は検
出できない。本発明ではこの違いを利用して定常的ノイ
ズの有無を判断する。

【００１９】次に、CLOCK1, CLOCK2, CLOCK3の位相変化
方法について説明する。図３は位相変化手順の一例を示
したフローチャートであり、図４はその際の、フリップ
フロップ104への受信データDATAとCLOCK1, CLOCK2, CLO
CK3の位相関係を示した図である。まず、テストモード
信号TESTが「真」になると、CLOCK1, CLOCK2, CLOCK3の
位相は初期値として、それぞれ図４のようにDATAサイク
ルの1/3だけ位相が異なる時点に設定される。この状態
で上記の一定時間Tの間ドライバ回路101からのテスト信
号をフリップフロップ104で受信しエラー検出回路105で
エラー検出を行なう。時間T経過後、エラーが検出され
た場合はその情報が位相変化回路107に送られ、エラー
が検出されたフリップフロップへのクロック信号の位相
がΔtだけ遅らされる。ここで、位相変化回路107の変化
量が最大になった場合は調整範囲オーバーでエラー信号
ERRORを出力する。このように位相をΔtずつずらしなが
ら上記の手順を繰り返し、全てのフリップフロップでエ
ラーが検出されなくなるまで行なう。これによって、CL
OCK1, CLOCK2, CLOCK3の位相はエラーが検出される時
点、すなわちノイズの発生頻度が高い時点（図２のA,
C, E付近）を避けることができる。また、位相変化回路
107の最大変化量をDATAサイクルの1/3以下に設定するこ
とによって、CLOCK1, CLOCK2, CLOCK3をノイズの発生頻
度が低くかつお互いに位相の異なる３時点（図２のB,
D, F付近）に設定することができる。

【００２０】また、図５、図６は位相変化手順の他の一
例を示したフローチャートであり、図７はその際の、フ
リップフロップ104への受信データDATAとCLOCK1, CLOCK
2, CLOCK3の位相変化を示した図である。まず、テスト
モード信号TESTが「真」になると、CLOCK1, CLOCK2, CL
OCK3は初期値として、図７のように全て同じ時点に設定
される。この状態で一定時間Tの間ドライバ回路101から
のテスト信号をフリップフロップ104で受信しエラー検
出回路105で一つ目のフリップフロップFF1のエラー検出
を行なう。時間T経過後、エラーが検出された場合はそ
の情報が位相変化回路107に送られ、CLOCK1, CLOCK2, C
LOCK3全てのクロック信号の位相がΔtだけ遅らされる。
ここで、位相変化回路107の変化量が最大になった場合
は調整範囲オーバーでエラー信号ERRORを出力する。こ
のように位相をΔtずつずらしながら上記の手順を繰り
返し、フリップフロップFF1でエラーが検出されなくな
るまで行なう。これでまずCLOCK1の位相が決まる。次に
CLOCK2, CLOCK3の位相をCLOCK1+toffに設定する。toff
は発生するノイズのパルス幅より大きければよい。この
状態で一定時間Tの間ドライバ回路101からのテスト信号
をフリップフロップ104で受信しエラー検出回路105で二
つ目のフリップフロップFF2のエラー検出を行なう。時
間T経過後、エラーが検出された場合はその情報が位相
変化回路107に送られ、CLOCK2, CLOCK3のクロック信号
の位相がΔtだけ遅らされる。これをフリップフロップF
F2でエラーが検出されなくなるまで繰り返す。これでCL
OCK2の位相がきまる。同様の手順でCLOCK3の位相も決定
する。これによって、CLOCK1, CLOCK2, CLOCK3の位相は
エラーが検出される時点、すなわちノイズの発生頻度が
高い時点（図２のA, C, E付近）を避けることができ
る。また、toffをFF1とFF2、FF2とFF3が同じノイズを受
けることのない適当な値に設定することによって、CLOC
K1, CLOCK2, CLOCK3をノイズの発生頻度が低くかつお互
いに位相の異なる３時点（図２のB, D, F付近）に設定
することができる。

【００２１】上記本発明の方法によって、フリップフロ
ップ104は定常的ノイズの影響がない時点でデータを受
信することができ、エラー頻度は小さくなる。また、非
定常的ノイズの影響は受けるが、CLOCK1, CLOCK2, CLOC
K3がお互いに位相の異なる３時点B, D, Fであるので、
内２点以上に非定常的ノイズが同時に発生する頻度は極
めて低くなり、フリップフロップ104の３つの内２つが
同時にエラーすることはほとんどない。よって、多数決
回路106の働きにより出力信号のエラーがほとんどな
い、良好な信号伝送を実現することができる。

【００２２】図８は、本発明の第２の実施例を示す図で
ある。

【００２３】この図は、ドライバ回路701とレシーバ回
路702を信号線703で接続した、本発明のインターフェー
ス回路の他の基本構成である。レシーバ回路702は、信
号を受信するフリップフロップ群704と、その受信した
信号のエラーを検出するエラー検出回路群705と、その
エラー検出結果によってその受信した信号を選択する選
択回路709と、その選択された信号の多数決を採る多数
決回路706と、上記フリップフロップに与える複数位相
のクロック信号を生成するクロック生成回路707と、全
エラー検出回路からの出力を受け全てのエラーがなくな
ったことを判定する判定回路708とからなる。

【００２４】ドライバ回路701からレシーバ回路702に
は、データｎbitとエラーを判定するための冗長情報ｍb
itが送られ、その各bitの情報はそれぞれｋ個のフリッ
プフロップ704に入力される（ｎ、ｍ、ｋは自然数、ｋ
≧２）。フリップフロップ704の出力(ｎ＋ｍ)bit×ｋ個
は、ｋ個のエラー検出回路705と、(ｎ＋ｍ)bit×ｋ個の
選択回路709にそれぞれ入力される。エラー検出回路705
の出力は選択回路709に入力される。選択回路709の出力
は(ｎ＋ｍ)個の多数決回路706にそれぞれ入力される。
多数決回路706の出力(ｎ＋ｍ)bitはこのレシーバ回路70
2の出力となる。また、クロック生成回路707は、クロッ
ク信号CLOCKが与えられ、ｋ個のそれぞれ位相の異なる
クロック信号CLOCK1〜CLOCKkを出力する。CLOCK1〜CLOC
Kkはそれぞれ(ｎ＋ｍ)bit×ｋ個のフリップフロップ704
にそれぞれ入力される。図８では１例として、ｎ＝８(b
it0〜7)、ｍ＝１(parity)、ｋ＝８の場合を示してあ
る。

【００２５】この図８のインターフェース回路では、テ
ストモードにおいてドライバ回路701から送られてくる
信号をテストすることによって、定常的ノイズの影響を
受けるフリップフロップ、受けないフリップフロップを
判定し、その結果によって選択回路709で定常的ノイズ
の影響を受けないフリップフロップの信号のみを選び出
して多数決回路706で多数決判定を行なうことによっ
て、定常的ノイズ及び非定常的ノイズそれぞれのノイズ
に起因するエラーを低減し、正しく信号を伝達すること
が可能となる。またこの回路では、周囲環境が変動し出
力にエラーが発生した場合は、再度テストしその環境で
の定常的ノイズの影響を受けないフリップフロップの信
号のみを選び出すことによって、環境変動に起因するエ
ラーを回避することが可能である。

【００２６】以下、図８の回路で、フリップフロップ70
4の内、定常的ノイズを受けないフリップフロップの出
力のみを選択する方法について説明する。定常的ノイズ
及び非定常的ノイズの有無を判定する方法には図２を用
いて説明した方法と同様である。図９は選択手順の例を
示したフローチャートである。本回路では、クロック生
成回路707によりクロックサイクルの1/8ずつ位相をずら
した信号を生成して、CLOCK1〜CLOCK8とする。テストモ
ード信号TESTが「真」になると、一定時間Tの間ドライ
バ回路701からのテスト信号をフリップフロップ704で受
信しエラー検出回路705でエラー検出を行なう。時間T経
過後、エラーが検出された場合はその情報が選択回路70
9に送られ、エラーが検出されたフリップフロップから
の信号は非選択となり多数決回路706に送られなくな
る。ただし全てのフリップフロップがエラーした場合は
調整不能と判断し、エラー信号ERRORを出力する。上記
手順によって、ノイズの発生頻度が高い時点の信号を受
けているフリップフロップからの信号を排除することが
でき、ノイズの発生頻度が低くかつお互いに位相の異な
るフリップフロップの信号のみを用いて多数決を行なう
ことができる。

【００２７】上記本発明の方法によっても、定常的ノイ
ズの影響がないフリップフロップの信号のみを用いるた
め、エラー頻度は小さくなる。また、非定常的ノイズの
影響は受けるが、お互いに位相の異なるフリップフロッ
プの情報を多数決するので、過半数に非定常的ノイズが
同時に発生する頻度は極めて低い。よって多数決回路70
6の働きにより出力信号のエラーはほとんどなく、良好
な信号伝送を実現することができる。

【００２８】以上の本発明では、テストモード中にドラ
イバ回路から送られてくる信号のエラーの有無を基準に
ノイズ発生頻度を判断し、クロックの位相を決めるこ
と、もしくは多数決に使用するデータを決めることで、
出力信号のエラーを低減している。このため、より頻度
の低いノイズまで検出すれば、出力信号のエラーをより
効果的に減らすことができる。テスト中に検出できるノ
イズの頻度の下限は、ノイズ検出回路の検出感度とテス
ト時間に依存しているので、より頻度の低いノイズまで
検出するためには、ノイズ検出回路の検出感度をあげる
か、またはテスト時間を長くすることが必要となる。

【００２９】図10は、ノイズ検出回路の検出感度をあげ
るための本発明の構成例である。基本的構成は図１と同
じであるが、受信信号の論理レベルを判断するフリップ
フロップ104には、その判断基準となるしきい値電圧を
与えるしきい値設定回路901が接続される。しきい値設
定回路901は、テストモード信号TESTが「偽」すなわち
受信回路102が通常動作中は、通常のしきい値電圧Vthを
フリップフロップ104に与える。また、テストモード信
号TESTが「真」すなわち受信回路102がテスト動作中は
テスト用のしきい値電圧Vtest1またはVtest2を与える。

【００３０】この図10の構成を用いる場合のテスト手順
の一例を図３の手順に追加して図11のフローチャートに
示す。まず、テストモード信号TESTが「真」になると、
しきい値設定回路901がしきい値をVtest1に設定する。
この時Vtest1=Vth+ΔVであり、ΔVが大きいほどより頻
度の低いエラーも検出可能となる。この状態でCLOCK1,
CLOCK2, CLOCK3を前述のように設定し、一定時間Tの間
ドライバ回路101からのテスト信号をフリップフロップ1
04で受信しエラー検出回路105でエラー検出を行なう。
時間T経過後、しきい値設定回路901はしきい値をVtest2
=Vth-ΔVに設定する。そして同様に一定時間Tの間ドラ
イバ回路101からのテスト信号をフリップフロップ104で
受信しエラー検出回路105でエラー検出を行なう。時間T
経過後、エラーが検出された場合はその情報が位相変化
回路107に送られ、エラーが検出されたフリップフロッ
プへのクロック信号の位相がΔtだけ遅らされる。これ
を全てのフリップフロップでエラーが検出されなくなる
まで繰り返す。これによって、CLOCK1, CLOCK2, CLOCK3
の位相は十分にノイズ発生頻度が低い時点に設定するこ
とが出来る。設定終了後、しきい値設定回路901はしき
い値を通常のVthに戻し、テストモードが終了する。こ
こでは図１の回路にしきい値設定回路を適用し、その動
作手順を図３の手順に追加した場合を例に述べたが、他
の本発明の例にも同様に追加可能である。

【００３１】

【発明の効果】本発明によれば、ノイズが発生する頻度
を考慮することが可能となるため、定常的ノイズ及び非
定常的ノイズそれぞれに起因するエラーを低減し、正し
く信号を伝達するインターフェース回路を実現できる。
またこれによって、計算機だけでなく多数の信号伝送が
必要な一般情報機器、車載計算機などの分野でのより一
層の性能向上に寄与できることが期待できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の基本構成図。

【図２】第１の実施例におけるノイズ検出原理の説明
図。

【図３】第１の実施例におけるクロック位相調整の手順
を示すフローチャート。

【図４】図３の手順によるクロック位相調整におけるク
ロック位相変化の説明図。

【図５】第１の実施例における第２のクロック位相調整
の手順を示すフローチャート。

【図６】第１の実施例における第３のクロック位相調整
の手順を示すフローチャート。

【図７】図５の手順によるクロック位相調整におけるク
ロック位相変化の説明図。

【図８】本発明の第２の実施例の基本構成図。

【図９】第２の実施例における受信データ選択の手順を
示すフローチャート。

【図１０】本発明の第３の実施例の基本構成図。

【図１１】第３の実施例におけるクロック位相調整の手
順を示すフローチャート。

【図１２】従来のインターフェース回路例を示す図。

【図１３】図１２のインターフェース回路の動作説明
図。

【図１４】従来の他のインターフェース回路例を示す
図。

【図１５】図14のインターフェース回路の動作説明図。

【図１６】図１２のインターフェース回路における問題
点の説明図。

【図１７】図１４のインターフェース回路における問題
点の説明図。

【符号の説明】

101 ドライバ回路 102 レシーバ回路 103 信号線 104 フリップフロップ回路群 105 エラー検出回路群 106 多数決回路 107 位相変化回路 108 判定回路 DATA 受信データ CLOCK 源クロック信号 CLOCK1 〜CLOCK８フリップフロップに与えられるクロッ
ク信号 TEST テストモード信号 END 調整終了信号 ERROR エラー信号 OUT レシーバ回路の出力信号 Ntest エラー検出回路105が検出できるエラー
頻度の下限値 Δt 位相変化回路の位相変化刻み量 toff CLOCK1, CLOCK2, CLOCK3間の位相調整
に用いる位相差初期値 701 ドライバ回路 702 レシーバ回路 703 信号線 704 フリップフロップ回路群 705 エラー検出回路群 706 多数決回路 707 クロック生成回路 708 判定回路 709 選択回路 901 しきい値設定回路 Vth フリップフロップ回路に与えるしきい
値電圧 ΔV フリップフロップ回路に与えるしきい
値電圧の変化量 Vtest1, Vtest2 テストモード時にフリップフロッ
プ回路に与えるしきい値電圧 1101 ドライバ回路 1102 レシーバ回路 1103 信号線 1104 ゲート回路 1105,1106 ディレイゲート 1107 多数決回路 DATA1, DATA2 遅延したデータ d1 ディレイゲート1105の遅延量 d2 ディレイゲート1106の遅延量 1301 ドライバ回路 1302 レシーバ回路 1303 信号線 1304 ゲート回路 1305 フリップフロップ回路 1306 位相制御回路 d 位相制御回路1306の遅延量。

───────────────────────────────────────────────────── フロントページの続き (72)発明者岩永知久東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者山下寛樹東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者中西敬一郎東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】ドライバ回路と、該ドライバ回路からの信
号を受けてその論理レベルを判定するレシーバ回路とか
らなるインターフェース回路であって、前記レシーバ回
路は、信号伝送の状態をテストするテストモード中に前
記ドライバ回路から伝送された信号を受け受信状態のテ
ストを行なうことによって受信する複数の位相を決定す
る回路と、決定した複数の位相で受信した信号の多数決
を採って一つの受信信号を得る多数決回路とを有するこ
とを特徴とするインターフェース回路。
【請求項２】前記レシーバ回路は、前記論理レベルを判
断する閾値を前記テストモード中に変化させる回路を含
む請求項１項記載のインターフェース回路。
【請求項３】ドライバ回路と、該ドライバ回路からの信
号を受けてその論理レベルを判定するレシーバ回路とか
らなるインターフェース回路であって、前記レシーバ回
路は、信号伝送の状態をテストするテストモード中に前
記ドライバ回路から伝送された信号を受け受信状態のテ
ストを行なうことによって多数決を採る際に用いる信号
を選択する回路と、選択した信号の多数決を採って一つ
の受信信号を得る多数決回路とを有することを特徴とす
るインターフェース回路。
【請求項４】前記レシーバ回路は、前記論理レベルを判
断する閾値を前記テストモード中に変化させる回路を含
む請求項３項記載のインターフェース回路。
【請求項５】前記位相を決定する回路は、周囲環境の変
動により前記レシーバ回路の出力信号が伝送エラーをお
こした場合には、前記信号伝送状態のテストを再度行な
いその受信する複数の位相を変化させる回路を含む請求
項１項記載のインターフェース回路。
【請求項６】前記選択する回路は、周囲環境の変動によ
り前記レシーバ回路の出力信号が伝送エラーをおこした
場合には、前記信号伝送状態のテストを再度行ない多数
決を採る際に用いる信号を選択する回路を含む請求項３
項記載のインターフェース回路。