JPH1012598A - Semiconductor manufacturing device - Google Patents

Semiconductor manufacturing device

Info

Publication number
JPH1012598A
JPH1012598A JP8161875A JP16187596A JPH1012598A JP H1012598 A JPH1012598 A JP H1012598A JP 8161875 A JP8161875 A JP 8161875A JP 16187596 A JP16187596 A JP 16187596A JP H1012598 A JPH1012598 A JP H1012598A
Authority
JP
Japan
Prior art keywords
etching
dummy
film
wall
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8161875A
Other languages
Japanese (ja)
Other versions
JP3645658B2 (en
Inventor
Takahiro Maruyama
隆弘 丸山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP16187596A priority Critical patent/JP3645658B2/en
Publication of JPH1012598A publication Critical patent/JPH1012598A/en
Application granted granted Critical
Publication of JP3645658B2 publication Critical patent/JP3645658B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • ing And Chemical Polishing (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a manufacturing method of a semiconductor device, stabilizing a CD shift amount. SOLUTION: At the time of sequential etching processing S2 of a polysilicon film, formed on a silicon oxide film, dummy discharge S1 is performed in advance for twenty min. by using a dummy semiconductor substrate with the silicon oxide film by means of the etching device. A reaction product sticking to an etching device inner wall after dummy discharge is almost eliminated. Later, etching of a second film allows balanced state to be rached with a fewer number of sheets.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、プラズマエッチングプロセスに関す
るものである。
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a plasma etching process.

【0002】[0002]

【従来の技術】従来のプラズマエッチングプロセスを説
明するにあたり、初めにプラズマエッチング装置につい
て図を用いて説明する。図8は、従来および本発明に適
用するプラズマエッチング装置の構成を示す概略図であ
る。図8を参照して、反応室1内には、半導体ウエハ2
を載置保持するステージ3が設置されている。反応室1
の上部には、反応性ガスを反応室1内に導入するための
ガス導入管4が設けられている。反応室1の外部にはマ
イクロ波を発生させるためのマイクロ波電源5が設けら
れている。このマイクロ波電源5で発生した所定の周波
数のマイクロ波は、導波管6および石英窓7を介して反
応室1内に導入される。石英窓7の外周には磁場を発生
させるためのコイル8が設けられている。このコイル8
によって、半導体ウエハ2の表面に対してほぼ垂直な方
向に所定の磁束密度の磁場が印加される。反応室1の下
方には排気口9が設けられ、この排気口9に接続された
真空ポンプ等の排気手段(図示せず)によって、反応室
1内が真空排気されるとともに、所定の真空度に維持さ
れる。
2. Description of the Related Art In describing a conventional plasma etching process, a plasma etching apparatus will be described first with reference to the drawings. FIG. 8 is a schematic diagram showing a configuration of a conventional plasma etching apparatus applied to the present invention. Referring to FIG. 8, a semiconductor wafer 2 is provided in reaction chamber 1.
Is mounted on the stage 3. Reaction chamber 1
A gas introduction pipe 4 for introducing a reactive gas into the reaction chamber 1 is provided at an upper portion of the reaction chamber 1. A microwave power supply 5 for generating microwaves is provided outside the reaction chamber 1. The microwave having a predetermined frequency generated by the microwave power supply 5 is introduced into the reaction chamber 1 through the waveguide 6 and the quartz window 7. A coil 8 for generating a magnetic field is provided on the outer periphery of the quartz window 7. This coil 8
As a result, a magnetic field having a predetermined magnetic flux density is applied in a direction substantially perpendicular to the surface of the semiconductor wafer 2. An exhaust port 9 is provided below the reaction chamber 1, and the inside of the reaction chamber 1 is evacuated by an exhaust means (not shown) such as a vacuum pump connected to the exhaust port 9. Is maintained.

【0003】ところで、反応室1は強度的な要請あるい
は加工のしやすさから、アルミニウムやステンレスなど
の金属で構成されることが多い。このような金属が、半
導体装置の製造工程において、たとえばトランジスタ部
分を汚染すると、その電気的な特性が劣化したり、信頼
性が劣化するという問題がある。また、このような金属
はプラズマの衝撃により劣化したり腐食を起こしたりす
ることがある。この問題を回避するため、反応室1の内
側には石英等の内壁10が設けられている。この内壁1
0は真空中に設置されていることから、その温度を制御
することが困難である。すなわち、マイクロ波の放電時
間とともに内壁10の温度が上昇する。
The reaction chamber 1 is often made of a metal such as aluminum or stainless steel from the viewpoint of strength and ease of processing. When such a metal contaminates, for example, a transistor portion in a manufacturing process of a semiconductor device, there is a problem that its electrical characteristics are deteriorated and its reliability is deteriorated. Further, such a metal may be deteriorated or corroded by the impact of plasma. In order to avoid this problem, an inner wall 10 made of quartz or the like is provided inside the reaction chamber 1. This inner wall 1
Since 0 is installed in a vacuum, it is difficult to control its temperature. That is, the temperature of the inner wall 10 increases with the microwave discharge time.

【0004】一般に半導体装置の量産において、ウエハ
は、たとえば24枚程度を1ロットとして各工程ごとに
処理が行なわれる。このため、上述したように放電時間
とともに内壁の温度が上昇すると、1ロットの処理中に
たとえば1枚目と24枚目とで、仕上がり形状やエッチ
ングレートなどのエッチング特性が異なってしまうとい
う問題が生じる。これは、エッチング中に被エッチング
膜あるいはレジストと反応性ガスとの反応によって生じ
る反応生成物が内壁に付着する割合が、内壁の温度に依
存することによる。その一例を図9に示す。この図は塩
素プラズマによってポリシリコン膜をエッチングすると
きのそのエッチング速度の処理枚数依存性について示し
たものである。図9に示すように、1枚目から4枚目に
かけて処理枚数が増えるにつれ、エッチング速度が低下
している。5枚目以降からはエッチング速度がほぼ安定
している。これは、内壁の温度が5枚目までは十分に上
がりきらず、反応生成物としてのSiClx が内壁10
に十分に付着せず、その分がウエハ上に再付着するため
である。
In general, in mass production of semiconductor devices, for example, about 24 wafers are processed in each lot in one lot. For this reason, as described above, if the temperature of the inner wall rises with the discharge time, the etching characteristics such as the finished shape and the etching rate differ between the first sheet and the 24th sheet during the processing of one lot. Occurs. This is because the rate at which the reaction products generated by the reaction between the film to be etched or the resist and the reactive gas during the etching adhere to the inner wall depends on the temperature of the inner wall. One example is shown in FIG. This figure shows the dependence of the etching rate on the number of processed wafers when a polysilicon film is etched by chlorine plasma. As shown in FIG. 9, as the number of processed wafers increases from the first to fourth wafers, the etching rate decreases. The etching rate is substantially stable from the fifth sheet onward. This is because the temperature of the inner wall does not rise sufficiently until the fifth sheet, and SiCl x as a reaction product
Is not sufficiently adhered to the wafer, and the amount thereof is re-adhered to the wafer.

【0005】この問題点を解決するため、ロット処理直
前にシリコンウエハを用いて放電(ダミー放電)を行な
い、内壁が恒温状態となった後に連続してロット処理を
行なう方法がある。図10は、ロット処理直前にシリコ
ンウエハを用いてダミー放電を行なった場合のエッチン
グ速度とCDシフト量の処理枚数依存性を示したもので
ある。ロット処理の実ウエハとして、図11に示すよう
に、シリコン基板2上にシリコン酸化膜11とポリシリ
コン膜12とフォトレジストとを順次形成し、そのフォ
トレジスト13をパターニングしたものを用いた。ポリ
シリコン膜のエッチング時間に対し、その時間と同じ時
間のオーバーエッチングを行なった。エッチング速度は
ポリシリコン膜の膜厚とエッチング時間により換算し
た。反応性ガスとして塩素ガスを用いた。
In order to solve this problem, there is a method in which a discharge (dummy discharge) is performed using a silicon wafer immediately before the lot processing, and the lot processing is continuously performed after the inner wall is brought into a constant temperature state. FIG. 10 shows the dependence of the etching rate and the CD shift amount on the number of processed wafers when a dummy discharge is performed using a silicon wafer immediately before the lot processing. As shown in FIG. 11, an actual wafer for the lot process was used in which a silicon oxide film 11, a polysilicon film 12, and a photoresist were sequentially formed on a silicon substrate 2, and the photoresist 13 was patterned. Overetching was performed for the same time as the etching time of the polysilicon film. The etching rate was calculated based on the thickness of the polysilicon film and the etching time. Chlorine gas was used as a reactive gas.

【0006】なお、図10中に示すように、CDシフト
量として、エッチング前のレジストマスクの線幅bから
エッチング後のポリシリコン膜の線幅aを差し引いた値
を用いる。その値が正のときはCDゲインと呼ばれ、負
のときはCDロスと呼ばれる。図10に示すように、シ
リコンウエハを用いたダミー放電を行なった場合には、
エッチング速度は処理枚数に依存せず、ほぼ一定にな
る。これは、ダミー放電に伴って反応室内壁の温度が恒
温状態となるからである。
As shown in FIG. 10, a value obtained by subtracting the line width a of the polysilicon film after etching from the line width b of the resist mask before etching is used as the CD shift amount. When the value is positive, it is called CD gain, and when the value is negative, it is called CD loss. As shown in FIG. 10, when a dummy discharge using a silicon wafer is performed,
The etching rate does not depend on the number of processed wafers and is almost constant. This is because the temperature of the inner wall of the reaction chamber becomes constant with the dummy discharge.

【0007】また、上記と同じ考え方で特開平6−84
851号公報には実ウエハの被エッチング膜と同質の膜
を形成したダミーウエハを用いてダミー放電を行なう方
法が開示されている。この方法においても、ダミーウエ
ハの放電に伴って反応室内壁の温度が恒温状態となりエ
ッチングレートが安定する。
Further, based on the same concept as described above,
No. 851 discloses a method of performing a dummy discharge using a dummy wafer on which a film of the same quality as a film to be etched of a real wafer is formed. Also in this method, the temperature of the inner wall of the reaction chamber becomes constant with the discharge of the dummy wafer, and the etching rate is stabilized.

【0008】[0008]

【発明が解決しようとする課題】しかしながら、ダミー
ウエハとしてシリコンウエハそのものを用いたり、実ウ
エハの被エッチング膜と同質の膜を形成したものを用い
た場合には、以下に示すようなCDシフト量の変動があ
った。
However, when a silicon wafer itself is used as a dummy wafer or a silicon wafer having a film of the same quality as the film to be etched of a real wafer is used, the CD shift amount as shown below is required. There were fluctuations.

【0009】まず、ダミーウエハとしてシリコンウエハ
そのものを用いた場合、ダミー放電によって反応性ガス
とシリコンとの反応によって反応生成物SiClx が発
生する。また、たとえば実ウエハの被エッチング膜がポ
リシリコン膜である場合、ポリシリコン膜を形成したダ
ミーウエハをダミー放電すると、反応生成物SiCl x
が発生する。発生した反応生成物の一部は内壁に付着す
る。そのため、ダミー放電後実ウエハ処理直前の内壁に
は多量の反応生成物が付着している。
First, a silicon wafer is used as a dummy wafer.
When used as such, reactive gas is generated by dummy discharge.
Reaction product SiCl by the reaction ofxDeparts
Live. Also, for example, if the film to be etched on an actual wafer is
If it is a polysilicon film, the polysilicon film
When the dummy discharge is performed on the me wafer, the reaction product SiCl x
Occurs. Some of the generated reaction products adhere to the inner wall
You. Therefore, after the dummy discharge,
Has a large amount of reaction products attached.

【0010】次に、実ウエハの処理に入ると、ポリシリ
コン膜をエッチングするメインエッチング中に反応生成
物が発生し、その一部が内壁に付着する。シリコン酸化
膜をエッチングするオーバーエッチング中に、内壁に付
着している反応生成物の一部が内壁から離脱し、実ウエ
ハ上に再付着する。実ウエハに再付着した反応生成物
は、ポリシリコン膜のパターンの側壁保護膜となる。そ
のため、オーバーエッチング中にパターンの側壁がエッ
チングされにくくなりCDゲインをもたらす。
Next, when the processing of the actual wafer is started, a reaction product is generated during the main etching for etching the polysilicon film, and a part of the reaction product adheres to the inner wall. During the over-etching for etching the silicon oxide film, a part of the reaction product adhering to the inner wall is separated from the inner wall and re-adhered to the actual wafer. The reaction product re-adhered to the actual wafer becomes a sidewall protective film of the pattern of the polysilicon film. Therefore, the side walls of the pattern are hardly etched during over-etching, resulting in a CD gain.

【0011】ところで、実ウエハの処理前には内壁に多
量の反応生成物が付着している。このような状態では、
実ウエハのオーバーエッチング中に内壁から離脱する反
応生成物の量は、実ウエハのメインエッチング中に発生
した反応生成物が内壁に付着する量よりも多い。しか
も、メインエッチング中に発生した反応生成物が内壁に
付着する量は、エッチングする各実ウエハにおいてほぼ
同じと考えられる。そのため、実ウエハの処理枚数が増
えるにつれて、各実ウエハのエッチング直前の内壁に付
着している反応生成物の量が減少する。したがって、各
実ウエハのオーバーエッチング中に再付着する反応生成
物の量が減少し、図10に示すようにCDゲインが減少
する。
By the way, a large amount of reaction products adhere to the inner wall before processing the actual wafer. In such a situation,
The amount of the reaction product released from the inner wall during the over-etching of the actual wafer is larger than the amount of the reaction product generated during the main etching of the actual wafer adhering to the inner wall. In addition, the amount of the reaction product generated during the main etching adheres to the inner wall is considered to be substantially the same in each actual wafer to be etched. Therefore, as the number of processed actual wafers increases, the amount of reaction products adhering to the inner wall of each actual wafer immediately before etching decreases. Therefore, the amount of reaction products re-attached during over-etching of each actual wafer is reduced, and the CD gain is reduced as shown in FIG.

【0012】さらに、実ウエハのエッチングを行なう
と、実ウエハのメインエッチング中に内壁に付着する反
応生成物の量とオーバーエッチング中に内壁から離脱し
てウエハに再付着する反応生成物の量とはほぼ等しくな
り平衡状態に達する。このような平衡状態においては、
図10に示すように、CDシフト量はほぼ0となる。
Further, when the actual wafer is etched, the amount of the reaction product adhering to the inner wall during the main etching of the actual wafer and the amount of the reaction product detaching from the inner wall during the over-etching and re-adhering to the wafer are reduced. Are approximately equal and reach an equilibrium state. In such an equilibrium state,
As shown in FIG. 10, the CD shift amount becomes almost zero.

【0013】平衡状態になるまでの実ウエハ処理枚数
は、実ウエハの処理前の内壁に付着している反応生成物
の量に依存する。付着している量が多ければ平衡状態に
なるまでより多くの実ウエハの処理を必要とする。つま
り、ロット処理において、ロット内の実ウエハのパター
ン仕上がり形状にばらつきが生じるという問題があっ
た。
The number of processed actual wafers until the equilibrium state is reached depends on the amount of reaction products adhering to the inner wall of the actual wafer before processing. The larger the amount attached, the more actual wafers need to be processed until equilibrium is reached. That is, in the lot processing, there is a problem that the finished pattern shape of the actual wafer in the lot varies.

【0014】本発明は上記問題点を解決するためになさ
れたものであり、CDシフト量のばらつきを抑える半導
体装置の製造方法を提供することを目的とする。
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device which suppresses a variation in a CD shift amount.

【0015】[0015]

【課題を解決するための手段】本発明の第1の局面にお
ける半導体装置の製造方法は、半導体基板上の第1膜上
に形成された第2膜を、第2膜上にパターニングされた
レジストをマスクとしてエッチングする方法であって、
以下の工程を備えている。ダミーエッチング工程とし
て、第1膜と同質の第1ダミー膜が形成された第1ダミ
ー半導体基板を用い、反応室内で第1ダミー膜をエッチ
ングする。ダミーエッチング工程の後、複数の半導体基
板のそれぞれの上に形成された第2膜を、その反応室内
において順次エッチングする。
According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: forming a second film formed on a first film on a semiconductor substrate into a resist patterned on the second film; Etching using the as a mask,
It has the following steps. As the dummy etching step, the first dummy film is etched in the reaction chamber using the first dummy semiconductor substrate on which the first dummy film of the same quality as the first film is formed. After the dummy etching step, the second films formed on each of the plurality of semiconductor substrates are sequentially etched in the reaction chamber.

【0016】この方法によれば、ダミーエッチング工程
において反応性ガスと第1ダミー膜とが反応して生じる
反応生成物のうち、反応室内壁に付着する量は、内壁に
付着している反応生成物が離脱する量よりはるかに小さ
い。そのため、反応室内壁に付着する反応生成物の量が
ダミーエッチングする時間とともに減少する。これによ
り、複数の半導体基板のうち、最初の半導体基板上の第
2膜をエッチングする直前(以下これを「初期状態」と
いう)の反応室内壁に付着している反応生成物はほとん
どなくなる。
According to this method, of the reaction products generated by the reaction between the reactive gas and the first dummy film in the dummy etching step, the amount of the reaction product adhering to the inner wall of the reaction chamber depends on the amount of the reaction product adhering to the inner wall. Much smaller than the amount that an object detaches. Therefore, the amount of the reaction product adhering to the inner wall of the reaction chamber decreases with the dummy etching time. As a result, of the plurality of semiconductor substrates, almost no reaction products adhere to the inner wall of the reaction chamber immediately before etching the second film on the first semiconductor substrate (hereinafter referred to as “initial state”).

【0017】その後、半導体基板上の第2膜を順次エッ
チングする工程において、第2膜をエッチングする際
に、発生した反応生成物の一部が反応室内壁に付着し、
またその一部が内壁から離脱して半導体基板上の第2膜
に再付着する。このようにして内壁に付着する反応生成
物の量が増加する。順次エッチングを進めていくと、内
壁に付着する反応生成物の量と、内壁から離脱して半導
体基板上に再付着する量とがほぼ等しくなる平衡状態に
達する。このとき、初期状態の内壁に付着している反応
生成物をほとんどなくすことにより、平衡状態に達する
までの時間を短縮することができる。つまり、最初の半
導体基板を処理してから平衡状態に達するまでに処理す
る半導体基板の枚数を減少することができる。したがっ
て、複数の半導体基板のそれぞれの上に形成された第2
膜のCDシフト量のばらつきを抑えることができる。
Then, in the step of sequentially etching the second film on the semiconductor substrate, a part of the reaction product generated when the second film is etched adheres to the inner wall of the reaction chamber,
In addition, a part thereof is detached from the inner wall and reattached to the second film on the semiconductor substrate. In this way, the amount of reaction products attached to the inner wall increases. As the etching proceeds, an equilibrium state is reached in which the amount of the reaction product adhering to the inner wall and the amount of the reaction product detached from the inner wall and redeposited on the semiconductor substrate are substantially equal. At this time, the time required to reach the equilibrium state can be shortened by almost eliminating the reaction products attached to the inner wall in the initial state. That is, the number of semiconductor substrates to be processed after the first semiconductor substrate is processed until the equilibrium state is reached can be reduced. Therefore, the second semiconductor substrate formed on each of the plurality of semiconductor substrates
Variations in the CD shift amount of the film can be suppressed.

【0018】好ましくは、第1ダミー半導体基板とし
て、第1ダミー膜上にレジストがパターニングされたも
のを用いる。
Preferably, the first dummy semiconductor substrate is formed by patterning a resist on the first dummy film.

【0019】その場合、ダミーエッチング工程におい
て、反応性ガスとレジストとが反応して生じる反応生成
物の一部が反応室内壁に付着する。一方では、内壁に付
着した反応生成物の一部が内壁から離脱する。このよう
にして、初期状態の反応室内壁にはある一定量の反応生
成物が付着する。そのため、半導体基板上の第2膜を順
次エッチングする工程において、平衡状態に達するまで
に処理する半導体基板の枚数をさらに減らすことができ
る。したがって、第2膜のCDシフト量のばらつきをさ
らに抑制することができる。
In this case, in the dummy etching step, a part of the reaction product generated by the reaction between the reactive gas and the resist adheres to the inner wall of the reaction chamber. On the other hand, a part of the reaction product attached to the inner wall is separated from the inner wall. In this way, a certain amount of reaction product adheres to the reaction chamber wall in the initial state. Therefore, in the step of sequentially etching the second film on the semiconductor substrate, the number of semiconductor substrates to be processed before reaching the equilibrium state can be further reduced. Therefore, variation in the CD shift amount of the second film can be further suppressed.

【0020】また好ましくは、ダミーエッチング工程
は、第2膜と同質のダミー膜が形成された第2ダミー半
導体基板を用い、反応室内で第2ダミー膜をエッチング
する工程をさらに備え、そのダミーエッチング工程の
後、複数の半導体基板のそれぞれの上に形成された第2
膜を反応室内において順次エッチングする工程を含んで
いる。
Preferably, the dummy etching step further includes a step of etching the second dummy film in a reaction chamber using a second dummy semiconductor substrate on which a dummy film of the same quality as the second film is formed; After the step, the second semiconductor substrate formed on each of the plurality of semiconductor substrates is formed.
A step of sequentially etching the film in the reaction chamber.

【0021】その場合、ダミーエッチング工程における
第2ダミー膜のエッチングによって、反応性ガスと第2
ダミー膜とが反応して生じる反応生成物の一部が反応室
内壁に付着する。一方、第1ダミー膜のエッチングによ
って反応室内壁に付着している反応生成物が内壁から離
脱する。これにより、初期状態の反応室内壁には、ある
量の反応生成物が付着している。しかも、この反応生成
物の量は、第1ダミー膜と第2ダミー膜とをエッチング
することにより、平衡状態において半導体基板上の第2
膜をエッチングする直前の内壁に付着している反応生成
物の量に近づく。このため、半導体基板上の第2膜を順
次エッチングする工程において、平衡状態に達するまで
に処理する半導体基板の枚数をさらに減らすことができ
る。したがって、第2膜のCDシフト量のばらつきをさ
らに抑制することができる。
In this case, the reactive gas and the second gas are etched by etching the second dummy film in the dummy etching step.
Part of the reaction product generated by the reaction with the dummy film adheres to the inner wall of the reaction chamber. On the other hand, the reaction product adhering to the inner wall of the reaction chamber is separated from the inner wall by the etching of the first dummy film. As a result, a certain amount of the reaction product adheres to the inner wall of the reaction chamber in the initial state. In addition, the amount of the reaction product is adjusted by etching the first dummy film and the second dummy film so that the second product on the semiconductor substrate in an equilibrium state is formed.
It approaches the amount of reaction products adhering to the inner wall just before etching the film. For this reason, in the step of sequentially etching the second film on the semiconductor substrate, the number of semiconductor substrates to be processed before reaching the equilibrium state can be further reduced. Therefore, variation in the CD shift amount of the second film can be further suppressed.

【0022】さらに好ましくは、第1ダミー半導体基板
上のレジストによる第1ダミー膜の開口率は、半導体基
板上のレジストによる第2膜の開口率と略同一である。
More preferably, the aperture ratio of the first dummy film by the resist on the first dummy semiconductor substrate is substantially the same as the aperture ratio of the second film by the resist on the semiconductor substrate.

【0023】その場合、ダミーエッチング工程における
第1ダミー膜のエッチングによって、反応性ガスとレジ
ストとが反応して生じる反応生成物の一部が反応室内壁
に付着する。しかも、この内壁に付着する量は、半導体
基板上の第2膜をエッチングする工程においてレジスト
と反応性ガスとが反応して生じる反応生成物が内壁に付
着する量とほぼ等しい。これにより、初期状態において
反応室内壁に付着している反応生成物の量が、平衡状態
において半導体基板上の第2膜のエッチングをする直前
の内壁に付着している反応生成物の量にほぼ等しくな
る。このため、半導体基板上の第2膜を順次エッチング
する工程において、平衡状態に達するまでに処理する半
導体基板の枚数をさらに減らすことができる。したがっ
て、第2膜のCDシフト量のばらつきをさらに抑制する
ことができる。
In this case, by the etching of the first dummy film in the dummy etching step, a part of the reaction product generated by the reaction between the reactive gas and the resist adheres to the inner wall of the reaction chamber. Moreover, the amount of the reaction product generated by the reaction between the resist and the reactive gas in the step of etching the second film on the semiconductor substrate is substantially equal to the amount of the reaction product adhered to the inner wall. As a result, the amount of the reaction product attached to the inner wall of the reaction chamber in the initial state is almost equal to the amount of the reaction product attached to the inner wall immediately before the etching of the second film on the semiconductor substrate in the equilibrium state. Become equal. For this reason, in the step of sequentially etching the second film on the semiconductor substrate, the number of semiconductor substrates to be processed before reaching the equilibrium state can be further reduced. Therefore, variation in the CD shift amount of the second film can be further suppressed.

【0024】[0024]

【発明の実施の形態】BEST MODE FOR CARRYING OUT THE INVENTION

(実施の形態1)以下、本発明の実施の形態1に係るプ
ラズマエッチングプロセスを図を用いて説明する。図1
は、プラズマエッチングプロセスのフローを示す一例で
ある。図1を参照して、プラズマエッチングプロセスに
おいては、まず、ダミーウエハをダミー放電するダミー
エッチングを20分間行なう(S3)。その後、実ウエ
ハを24枚連続してそれぞれ2分間放電する(S2)。
実ウエハとして、図13に示すシリコン基板上にシリコ
ン酸化膜とポリシリコン膜とパターニングされたフォト
レジストを有する膜構造のものを用いた。ダミーウエハ
として、実ウエハの下地膜と同じシリコン酸化膜をシリ
コン基板上に堆積したウエハを用いた。エッチングガス
として、塩素ガスを用いた。ダミー放電の時間として
は、図8に示すエッチング装置の反応室内壁10等が恒
温になる時間を目安とした。本実施の形態においてはそ
れを20分とした。また、実ウエハのエッチングにおい
て、オーバーエッチングの時間はメインエッチング時間
の100%とした。
(Embodiment 1) Hereinafter, a plasma etching process according to Embodiment 1 of the present invention will be described with reference to the drawings. FIG.
Is an example showing the flow of the plasma etching process. Referring to FIG. 1, in the plasma etching process, first, dummy etching for dummy-discharging a dummy wafer is performed for 20 minutes (S3). Thereafter, 24 actual wafers are continuously discharged for 2 minutes each (S2).
As the actual wafer, one having a film structure having a silicon oxide film, a polysilicon film, and a patterned photoresist on a silicon substrate shown in FIG. 13 was used. As the dummy wafer, a wafer having the same silicon oxide film as the base film of the actual wafer deposited on a silicon substrate was used. Chlorine gas was used as an etching gas. As a time for the dummy discharge, a time when the temperature of the reaction chamber wall 10 and the like of the etching apparatus shown in FIG. In the present embodiment, the time is set to 20 minutes. In the actual wafer etching, the over-etching time was set to 100% of the main etching time.

【0025】次に、処理結果について説明する。図2は
実ウエハのエッチング速度とCDシフト量の処理枚数の
依存性を示す。ダミーエッチングに用いたダミーウエハ
にはシリコン酸化膜が形成されている。そのため、ダミ
ーエッチングは実ウエハのシリコン酸化膜をエッチング
するオーバーエッチングに相当する。オーバーエッチン
グ中には、反応室内壁10に付着した反応生成物の一部
が主に内壁10から離脱してウエハに再付着する。した
がって、ダミーエッチング後の反応室内壁10に付着し
ている反応生成物はほとんどない。その状態を初期状態
として、先に実ウエハが順次エッチングされる。
Next, the processing result will be described. FIG. 2 shows the dependence of the etching rate of the actual wafer and the CD shift amount on the number of processed wafers. A silicon oxide film is formed on the dummy wafer used for the dummy etching. Therefore, the dummy etching corresponds to over-etching for etching the silicon oxide film of the actual wafer. During the overetching, a part of the reaction product adhered to the inner wall 10 of the reaction chamber mainly separates from the inner wall 10 and re-adheres to the wafer. Therefore, there is almost no reaction product adhering to the reaction chamber wall 10 after the dummy etching. With that state as an initial state, the actual wafer is first etched sequentially.

【0026】最初の実ウエハのメインエッチング中に、
反応生成物の一部が内壁10に付着する。その実ウエハ
のオーバーエッチング中に内壁10から反応生成物が離
脱し実ウエハ上に再付着する。実ウエハに再付着した反
応生成物は、ポリシリコン膜のパターン側壁に側壁保護
膜として作用する。ところが、再付着する反応生成物の
量が比較的少ないため、反応生成物が側壁保護膜として
十分に作用しない。そのため、オーバーエッチング中に
ポリシリコン膜の側壁がエッチングされる。エッチング
されたポリシリコン膜の幅は、エッチング前のレジスト
の幅より短くなる。すなわち、図2に示すように、CD
シフト量がCDロスとなる。最初の実ウエハのエッチン
グ後にはオーバーエッチングにて離脱せずに残った反応
生成物が内壁10に付着している。
During the main etching of the first real wafer,
Some of the reaction products adhere to the inner wall 10. During the over-etching of the actual wafer, the reaction product is detached from the inner wall 10 and adheres again on the actual wafer. The reaction product re-adhered to the actual wafer acts as a sidewall protection film on the pattern sidewall of the polysilicon film. However, since the amount of the reaction product to be reattached is relatively small, the reaction product does not sufficiently function as the side wall protective film. Therefore, the side wall of the polysilicon film is etched during the over-etching. The width of the etched polysilicon film is shorter than the width of the resist before etching. That is, as shown in FIG.
The shift amount becomes a CD loss. After the first actual wafer is etched, the remaining reaction products that have not been removed by over-etching are attached to the inner wall 10.

【0027】その次の実ウエハのエッチングにおいて
は、そのオーバーエッチング中に内壁10から反応生成
物が離脱し実ウエハ上に再付着する。再付着する量は、
その実ウエハのエッチング前に既に反応生成物が内壁1
0に付着しているため、前の実ウエハ上に再付着した反
応生成物の量よりも多くなる。これにより、パターンの
側壁保護膜として作用する反応生成物の量が増加する。
そのためパターンの仕上がり形状がCDロスからCDゲ
インの方向へシフトする。
In the subsequent etching of the actual wafer, the reaction product is detached from the inner wall 10 during the over-etching and reattached on the actual wafer. The amount of redeposition is
Before the actual wafer is etched, the reaction product is
Since it is attached to zero, the amount of the reaction product re-adhered to the previous actual wafer is larger. As a result, the amount of the reaction product acting as the sidewall protection film of the pattern increases.
Therefore, the finished shape of the pattern shifts from the CD loss to the CD gain.

【0028】順次実ウエハのエッチングを行なうと、各
実ウエハにおいて内壁に付着する反応生成物の量と、内
壁から離脱して実ウエハ上に再付着する量とがほぼ等し
くなる平衡状態に達する。平衡状態においては、図2に
示すように、CDシフト量の変化はほとんどみられず0
となっている。このCDシフト量は、最初の実ウエハ数
枚についてその変化が認められるが従来の技術の項にお
いて説明した結果と比べると、その変化量は小さい。従
来の技術の項で説明した場合では、初期状態では内壁に
多量の反応生成物が付着していた。一方、本実施の形態
の場合、初期状態では内壁にはほとんど反応生成物が付
着していない。つまり、初期状態において内壁に付着し
ている反応生成物をほとんどなくすことにより、実ウエ
ハを3、4枚処理した後に平衡状態に達することができ
る。
When the actual wafers are sequentially etched, an equilibrium state is reached in which the amount of the reaction product adhering to the inner wall of each actual wafer is substantially equal to the amount of the reaction product detached from the inner wall and redeposited on the actual wafer. In the equilibrium state, as shown in FIG.
It has become. The change in the CD shift amount is recognized for the first few actual wafers, but the change amount is smaller than the result described in the section of the related art. In the case described in the section of the related art, a large amount of reaction products adhered to the inner wall in the initial state. On the other hand, in the case of the present embodiment, in the initial state, almost no reaction product adheres to the inner wall. That is, by eliminating almost all the reaction products attached to the inner wall in the initial state, an equilibrium state can be reached after processing three or four actual wafers.

【0029】ところで、エッチング速度については、図
2に示すように、処理枚数に依存せずほぼ一定のエッチ
ング速度を示した。これは、ダミーエッチングの間に反
応室内壁10の温度が恒温状態となるためである。
As shown in FIG. 2, the etching rate showed a substantially constant etching rate regardless of the number of processed wafers. This is because the temperature of the inner wall 10 of the reaction chamber becomes constant during the dummy etching.

【0030】また、このエッチングプロセスにおけるシ
リコン酸化膜のエッチング速度は50Å/minであ
る。そのため、ダミーウエハのシリコン酸化膜を数μm
にすることにより、ダミーウエハを数十回程度ダミー放
電に繰返し使用することができる。したがって、半導体
装置の製造コストも低減することができる。
The etching rate of the silicon oxide film in this etching process is 50 ° / min. Therefore, the silicon oxide film of the dummy wafer is
By doing so, the dummy wafer can be repeatedly used for dummy discharge about several tens of times. Therefore, the manufacturing cost of the semiconductor device can be reduced.

【0031】(実施の形態2)次に、本発明の実施の形
態2に係るプラズマエッチングプロセスについて図を用
いて説明する。図3は、本実施の形態に用いるダミー放
電用のダミーウエハの膜構造を示している。図3を参照
して、ダミーウエハには実ウエハの下地膜と同質の膜1
1上にフォトレジスト13がパターニングされている。
レジストのパターンは実ウエハと異なっていてもよく、
微細なパターンである必要はない。ただし、ウエハ面積
に対する下地膜11の露出面積の比率である開口率は、
実ウエハと同等であることが望ましい。本実施の形態に
おける処理フローは、図1に示す処理フローと同様であ
る。
Second Embodiment Next, a plasma etching process according to a second embodiment of the present invention will be described with reference to the drawings. FIG. 3 shows a film structure of a dummy wafer for dummy discharge used in the present embodiment. Referring to FIG. 3, the dummy wafer has a film 1 of the same quality as the base film of the actual wafer.
On top of this, a photoresist 13 is patterned.
The pattern of the resist may be different from the actual wafer,
It need not be a fine pattern. However, the aperture ratio, which is the ratio of the exposed area of the base film 11 to the wafer area, is
Desirably, it is equivalent to an actual wafer. The processing flow in the present embodiment is the same as the processing flow shown in FIG.

【0032】次に、処理結果について図を用いて説明す
る。図4は実ウエハのエッチング速度とCDシフト量の
処理枚数依存性について示したものである。ダミーウエ
ハのシリコン酸化膜上にはレジストがパターニングされ
ている。そのため、ダミーエッチングにおいて、反応性
ガスとレジストとが反応して生じる反応生成物の一部が
反応室内壁に付着する。また一方、内壁に付着した反応
生成物の一部は内壁から離脱する。したがって、実施の
形態1の場合と比較すると、ダミーエッチング後の反応
室内壁には、ある一定量の反応生成物が付着している。
その状態を初期状態として、次に実ウエハが順次エッチ
ングされる。
Next, the processing result will be described with reference to the drawings. FIG. 4 shows the dependence of the etching rate and the CD shift amount of the actual wafer on the number of processed wafers. A resist is patterned on the silicon oxide film of the dummy wafer. Therefore, in the dummy etching, a part of the reaction product generated by the reaction between the reactive gas and the resist adheres to the inner wall of the reaction chamber. On the other hand, a part of the reaction product attached to the inner wall is separated from the inner wall. Therefore, compared with the case of the first embodiment, a certain amount of the reaction product adheres to the inner wall of the reaction chamber after the dummy etching.
With that state as the initial state, the actual wafer is then sequentially etched.

【0033】最初の実ウエハのメインエッチング中に、
反応生成物の一部が内壁10に付着する。その実ウエハ
のオーバーエッチング中に内壁10から反応生成物が離
脱し実ウエハ上に再付着する。しかも、実施の形態1の
場合と比較すると、初期状態において既にある一定量の
反応生成物が付着しているため、より多くの量が再付着
する。そのため、実ウエハのポリシリコン膜のパターン
側壁に反応生成物が側壁保護膜としてより十分に作用す
る。これにより、オーバーエッチング中にポリシリコン
膜の側壁がエッチングされるのが抑制される。したがっ
て、実施の形態1の場合と比較すると、図4に示すよう
にCDロスの値が小さくなる。
During the main etching of the first actual wafer,
Some of the reaction products adhere to the inner wall 10. During the over-etching of the actual wafer, the reaction product is detached from the inner wall 10 and adheres again on the actual wafer. In addition, compared with the case of the first embodiment, since a certain amount of the reaction product is already attached in the initial state, a larger amount is attached again. Therefore, the reaction product more sufficiently acts as a sidewall protection film on the pattern sidewall of the polysilicon film of the actual wafer. This suppresses etching of the side wall of the polysilicon film during over-etching. Therefore, as compared with the case of the first embodiment, the value of the CD loss becomes smaller as shown in FIG.

【0034】その後、順次実ウエハのエッチングを行な
うと、実施の形態1において説明したように平衡状態に
達し、CDシフト量の変化は、図4に示すようにほとん
ど0となる。
Thereafter, when the actual wafer is sequentially etched, the equilibrium state is reached as described in the first embodiment, and the change in the CD shift amount becomes almost zero as shown in FIG.

【0035】本実施の形態の場合、初期状態において反
応室内壁10にある一定量の反応生成物が付着してい
る。この反応生成物がパターンの側壁保護膜として作用
する。これにより、実ウエハのエッチングが実施の形態
1の場合よりも速く平衡状態に達し、実ウエハを2、3
枚処理した後に平衡状態となる。
In the case of the present embodiment, a certain amount of reaction product adheres to the inner wall 10 of the reaction chamber in the initial state. This reaction product functions as a sidewall protection film for the pattern. As a result, the etching of the actual wafer reaches an equilibrium state faster than in the case of the first embodiment, and the actual wafer becomes
An equilibrium state is reached after processing one sheet.

【0036】ところで、エッチング速度についは、図4
に示すように処理枚数に依存せずほぼ一定のエッチング
速度を示した。これは、実施の形態1において説明した
理由と同じ理由による。
By the way, regarding the etching rate, FIG.
As shown in the figure, the etching rate was almost constant independently of the number of processed wafers. This is for the same reason as described in the first embodiment.

【0037】また、このプラズマエッチングプロセスに
おけるフォトレジストのエッチング速度は、400Å/
minである。ダミーエッチングに用いるダミーウエハ
のパターンは微細である必要がないため、フォトレジス
トは厚く形成することができる。たとえば、その厚さを
10μm程度とすることにより、1枚のダミーウエハを
10回程度使用することができる。フォトレジストをパ
ターニングする分実施の形態1の場合と比べてコストが
かかるが、繰返して使用することができる点で製造コス
トを低減することができる。
The photoresist etching rate in this plasma etching process is 400 ° /
min. Since the pattern of the dummy wafer used for the dummy etching need not be fine, the photoresist can be formed thick. For example, by setting the thickness to about 10 μm, one dummy wafer can be used about 10 times. Although the cost is higher than in the case of the first embodiment due to the patterning of the photoresist, the manufacturing cost can be reduced in that it can be used repeatedly.

【0038】(実施の形態3)次に、本発明の実施の形
態3に係るプラズマエッチングプロセスについて図を用
いて説明する。図5はそのフローを示す図である。図5
を参照して、本フローは実ウエハ処理(S2)の前に、
ダミーエッチングとしてのダミー放電1(S3)とダミ
ー放電2(S4)を備えている。ダミー放電1において
は、実ウエハのメインエッチング中に露出する膜と同質
の膜であるポリシリコン膜を形成したダミーウエハを用
いた。ダミー放電2においては、実ウエハの下地膜と同
質の膜であるシリコン酸化膜を形成したダミーウエハを
用いた。
(Embodiment 3) Next, a plasma etching process according to Embodiment 3 of the present invention will be described with reference to the drawings. FIG. 5 is a diagram showing the flow. FIG.
Referring to, this flow is performed before actual wafer processing (S2).
Dummy discharge 1 (S3) and dummy discharge 2 (S4) as dummy etching are provided. In the dummy discharge 1, a dummy wafer having a polysilicon film, which is a film of the same quality as the film exposed during the main etching of the actual wafer, was used. In the dummy discharge 2, a dummy wafer formed with a silicon oxide film, which is a film of the same quality as the base film of the actual wafer, was used.

【0039】次に、その処理結果について説明する。図
6は実ウエハのエッチング速度とCDシフト量の処理枚
数依存性を示す。ダミー放電1(S3)においては、反
応性ガスとポリシリコン膜とが反応することによって発
生する反応生成物の一部が反応室内壁に付着する。ダミ
ー放電2(S4)においては、反応室内壁に付着した反
応生成物の一部が内壁から離脱する。これにより、ダミ
ーエッチング後の反応室内壁にはある量の反応生成物が
付着している。その状態を初期状態として次に実ウエハ
が順次エッチングされる。
Next, the processing result will be described. FIG. 6 shows the dependence of the etching rate and the CD shift amount of the actual wafer on the number of processed wafers. In the dummy discharge 1 (S3), a part of the reaction product generated by the reaction between the reactive gas and the polysilicon film adheres to the inner wall of the reaction chamber. In the dummy discharge 2 (S4), a part of the reaction product attached to the inner wall of the reaction chamber is separated from the inner wall. As a result, a certain amount of the reaction product adheres to the inner wall of the reaction chamber after the dummy etching. With this state as an initial state, the actual wafer is sequentially etched.

【0040】最初の実ウエハのメインエッチング中に、
反応生成物の一部が内壁10に付着する。その実ウエハ
のオーバーエッチング中に内壁10から反応生成物が離
脱し実ウエハ上に再付着する。しかも、この量はダミー
放電1およびダミー2を行なうことにより、実ウエハの
エッチングが平衡状態において各実ウエハをエッチング
する直前の内壁に付着している反応生成物の量に近い。
この反応生成物が側壁保護膜としさらに十分に作用す
る。これにより、オーバーエッチング中にポリシリコン
膜の側壁がエッチングされるのが抑制される。したがっ
て、実施の形態2の場合と比較すると、図6に示すよう
に、CDロスの値がさらに小さくなる。
During the main etching of the first actual wafer,
Some of the reaction products adhere to the inner wall 10. During the over-etching of the actual wafer, the reaction product is detached from the inner wall 10 and adheres again on the actual wafer. In addition, this amount is close to the amount of the reaction product adhering to the inner wall immediately before etching each actual wafer in the equilibrium state of the actual wafer by performing the dummy discharge 1 and the dummy 2.
This reaction product acts more sufficiently as a sidewall protective film. This suppresses etching of the side wall of the polysilicon film during over-etching. Therefore, as shown in FIG. 6, the value of the CD loss is further reduced as compared with the case of the second embodiment.

【0041】その後、順次実ウエハのエッチングを行な
うと平衡状態に達し、CDシフトの変化量は、図6に示
すようにほとんど0となる。
Thereafter, when the actual wafer is sequentially etched, an equilibrium state is reached, and the amount of change of the CD shift becomes almost zero as shown in FIG.

【0042】上述したように、本実施の形態の場合、初
期状態において反応室内壁にある一定量の反応生成物が
付着している。しかも、この量は実ウエハのエッチング
が平衡状態において各実ウエハをエッチングする直前の
内壁に付着している反応生成物の量に近い。この反応生
成物が側壁保護膜として作用することにより、実ウエハ
のエッチングが実施の形態2の場合よりも速く平衡状態
に到達し、実ウエハを1、2枚処理した後に平衡状態と
なる。
As described above, in the case of the present embodiment, a certain amount of the reaction product adheres to the inner wall of the reaction chamber in the initial state. In addition, this amount is close to the amount of the reaction product adhering to the inner wall immediately before etching each actual wafer when the actual wafer is in an equilibrium state. The reaction product acts as a side wall protective film, so that the etching of the actual wafer reaches an equilibrium state faster than in the case of the second embodiment, and reaches an equilibrium state after processing one or two actual wafers.

【0043】ところで、エッチング速度については、図
6に示すように処理枚数に依存せずほぼ一定のエッチン
グ速度を示した。これも、実施の形態1で説明した理由
と同じ理由による。
By the way, as shown in FIG. 6, the etching rate was almost constant independently of the number of processed wafers. This is also for the same reason as described in the first embodiment.

【0044】また、ダミーエッチングに用いるダミーウ
エハのシリコン酸化膜とポリシリコン膜の膜厚を数μm
にすることにより、ダミーウエハを数回程度ダミー放電
に使用することができる。ダミーウエハが1枚余分に必
要という点から実施の形態1に示す場合よりコストはか
かるが、レジストをパターニングする必要がない分実施
の形態2に示す場合よりコストは低い。しかしながら、
ダミーウエハを2枚用いることで、その搬送時間が1枚
の場合よりも余分にかかるため、スループットが若干落
ちるという欠点もある。
The silicon oxide film and the polysilicon film of the dummy wafer used for the dummy etching have a thickness of several μm.
Thus, the dummy wafer can be used for dummy discharge several times. Although the cost is higher than in the case of the first embodiment in that an extra dummy wafer is required, the cost is lower than in the case of the second embodiment because there is no need to pattern the resist. However,
The use of two dummy wafers takes a longer time to transport than one wafer, and thus has a disadvantage in that the throughput is slightly reduced.

【0045】(実施の形態4)次に、本発明の実施の形
態4に係るプラズマエッチングプロセスについて図を用
いて説明する。まず、プラズマエッチングプロセスは図
5に示すプロセスフローと同様である。ダミー放電2に
おけるダミーウエハとして、図3に示すフォトレジスト
マスク付きのシリコン酸化膜が形成されたウエハを用い
た。その他の条件については実施の形態3において説明
した条件と同様にした。
(Embodiment 4) Next, a plasma etching process according to Embodiment 4 of the present invention will be described with reference to the drawings. First, the plasma etching process is the same as the process flow shown in FIG. As the dummy wafer in the dummy discharge 2, a wafer having a silicon oxide film with a photoresist mask shown in FIG. 3 was used. Other conditions were the same as those described in the third embodiment.

【0046】次に、処理結果について図を用いて説明す
る。図7は、実ウエハのエッチング速度とCDシフト量
の処理枚数依存性を示したものである。ダミー放電1
(S3)においては、反応性ガスとポリシリコン膜とが
反応することによって発生する反応生成物の一部が反応
室内壁に付着する。ダミー放電2(S4)においては、
反応室内壁に付着した反応生成物の一部が内壁から離脱
する。また、反応性ガスとレジストとが反応することに
よって発生する反応生成物の一部が反応室内壁に付着す
る。これにより、ダミーエッチング後の反応室内壁には
ある量の反応生成物が付着している。その状態を初期状
態として次に実ウエハが順次エッチングされる。
Next, the processing result will be described with reference to the drawings. FIG. 7 shows the dependence of the etching rate of the actual wafer and the CD shift amount on the number of processed wafers. Dummy discharge 1
In (S3), a part of the reaction product generated by the reaction between the reactive gas and the polysilicon film adheres to the inner wall of the reaction chamber. In the dummy discharge 2 (S4),
Part of the reaction product attached to the inner wall of the reaction chamber is separated from the inner wall. In addition, a part of the reaction product generated by the reaction between the reactive gas and the resist adheres to the inner wall of the reaction chamber. As a result, a certain amount of the reaction product adheres to the inner wall of the reaction chamber after the dummy etching. With this state as an initial state, the actual wafer is sequentially etched.

【0047】最初の実ウエハのメインエッチング中に、
反応生成物の一部が内壁10に付着する。その実ウエハ
のオーバーエッチング中に内壁10から反応生成物が離
脱し実ウエハ上に再付着する。しかも、この量はダミー
放電1およびダミー放電2を行なうことにより、実ウエ
ハのエッチングが平衡状態において各実ウエハをエッチ
ングする直前の内壁に付着している反応生成物の量にほ
とんど近い。この反応生成物が側壁保護膜としてさらに
十分に作用する。これにより、オーバーエッチング中に
ポリシリコン膜の側壁がエッチングされるのが抑制され
る。したがって、実施の形態3の場合と比較すると、図
7に示すようにCDシフト量がほとんど0となる。
During the main etching of the first actual wafer,
Some of the reaction products adhere to the inner wall 10. During the over-etching of the actual wafer, the reaction product is detached from the inner wall 10 and adheres again on the actual wafer. In addition, this amount is almost the same as the amount of the reaction product adhering to the inner wall immediately before etching each actual wafer in the equilibrium state of the actual wafer by performing the dummy discharge 1 and the dummy discharge 2. The reaction product functions more sufficiently as a sidewall protective film. This suppresses etching of the side wall of the polysilicon film during over-etching. Therefore, compared with the case of the third embodiment, the CD shift amount is almost 0 as shown in FIG.

【0048】その後の実ウエハのエッチングにおいて
は、図7に示すように、CDシフトの変化量はほとんど
0である。
In the subsequent etching of the actual wafer, as shown in FIG. 7, the amount of change in the CD shift is almost zero.

【0049】上述したように、本実施の形態の場合、初
期状態において反応室内壁にある一定量の反応生成物が
付着している。しかも、この量は実ウエハのエッチング
が平衡状態において各実ウエハをエッチングする直前の
内壁に付着している反応生成物の量にほとんど近い。こ
の反応生成物が側壁保護膜として作用することにより、
実ウエハのエッチングが実施の形態3の場合よりも速く
平衡状態に到達し、図7に示すように、1枚目の実ウエ
ハの処理からほぼ平衡状態が達成されている。
As described above, in the case of the present embodiment, a certain amount of reaction product adheres to the inner wall of the reaction chamber in the initial state. In addition, this amount is almost close to the amount of the reaction product adhering to the inner wall immediately before etching each actual wafer when the etching of the actual wafer is in an equilibrium state. This reaction product acts as a side wall protective film,
The etching of the actual wafer reaches the equilibrium state faster than in the case of the third embodiment, and as shown in FIG. 7, the equilibrium state is substantially attained from the processing of the first actual wafer.

【0050】ところで、エッチング速度については、図
7に示すように処理枚数に依存せずほぼ一定のエッチン
グ速度を示した。これも、実施の形態1で説明した理由
と同じ理由による。
As shown in FIG. 7, the etching rate was almost constant independently of the number of processed wafers. This is also for the same reason as described in the first embodiment.

【0051】また、ダミーエッチングに用いるダミーウ
エハのシリコン酸化膜とポリシリコン膜の膜厚を数μm
にすることにより、ダミーウエハを数回程度ダミー放電
に使用することができる。ダミーウエハが1枚余分に必
要であり、しかもレジストをパターニングする分実施の
形態1〜3に示す場合よりコストがやや高くなる。
The thickness of the silicon oxide film and the polysilicon film of the dummy wafer used for the dummy etching is set to several μm.
Thus, the dummy wafer can be used for dummy discharge several times. An extra dummy wafer is required, and the cost is slightly higher than in the first to third embodiments because the resist is patterned.

【0052】なお、実施の形態3、4においては、ダミ
ー放電1に用いるウエハとしてシリコン基板上にポリシ
リコン膜が形成されたものを用いた。この他に、このウ
エハとしては単にシリコンウエハであってもよい。ま
た、そのシリコンウエハの上にフォトレジストがパター
ニングされたウエハであってもよい。いずれの場合も実
施の形態3または実施の形態4で説明した効果を得るこ
とができる。
In the third and fourth embodiments, a wafer having a polysilicon film formed on a silicon substrate is used as the wafer used for the dummy discharge 1. Alternatively, the wafer may be simply a silicon wafer. Further, a wafer in which a photoresist is patterned on the silicon wafer may be used. In each case, the effects described in the third embodiment or the fourth embodiment can be obtained.

【0053】また、実施の形態1〜4においては実ウエ
ハとしてシリコン酸化膜上のポリシリコン膜をエッチン
グする場合について説明したが、他の膜構造についても
同様に適用することができる。たとえば、シリコン酸化
膜上に形成されたアルミ膜をパターニングする場合、シ
リコン酸化膜上のタングステン膜をパターニングする場
合において、それぞれの膜質に対応したダミーウエハを
用意し、ダミー放電を行なうことによりエッチング特性
を安定化することができる。
In the first to fourth embodiments, the case where the polysilicon film on the silicon oxide film is etched as a real wafer has been described. However, the present invention can be similarly applied to other film structures. For example, when patterning an aluminum film formed on a silicon oxide film, or patterning a tungsten film on a silicon oxide film, a dummy wafer corresponding to each film quality is prepared, and etching characteristics are performed by performing a dummy discharge. Can be stabilized.

【0054】なお、今回開示された実施の形態は、単な
る一例にすぎず、特許請求の範囲に記載された発明の均
等の範囲内において、種々の実施の態様が取り得ること
が意図される。
The embodiment disclosed this time is merely an example, and it is intended that various embodiments can be taken within an equivalent scope of the invention described in the claims.

【0055】[0055]

【発明の効果】本発明の1つの局面における半導体装置
の製造方法によれば、ダミーエッチングを行なって反応
室内壁に付着している反応生成物を内壁から離脱するこ
とにより、初期状態の反応室内壁に付着している反応生
成物はほとんどなくなる。これにより、複数の半導体基
板のそれぞれの上に形成された第2膜のエッチングがよ
り少ない枚数で平衡状態に達する。したがって、各第2
膜のCDシフト量のばらつきを抑えることができる。
According to the method of manufacturing a semiconductor device according to one aspect of the present invention, a reaction product adhering to the inner wall of the reaction chamber is separated from the inner wall of the reaction chamber by performing dummy etching, thereby forming the reaction chamber in the initial state. Reaction products adhering to the walls are almost eliminated. Thereby, the etching of the second film formed on each of the plurality of semiconductor substrates reaches an equilibrium state with a smaller number of substrates. Therefore, each second
Variations in the CD shift amount of the film can be suppressed.

【0056】好ましくは、第1ダミー半導体基板とし
て、第1ダミー膜上にレジストがパターニングされたも
のを用いる。その場合、ダミーエッチングによって反応
性ガスとレジストが反応して生じた反応生成物の一部が
反応室内壁に付着することにより、初期状態の内壁に一
定量の反応生成物が付着する。これにより、複数の半導
体基板のそれぞれの上に形成された第2膜のエッチング
がさらに少ない枚数で平衡状態に達する。したがって、
各第2膜のCDシフト量のばらつきをより抑えることが
できる。
Preferably, a substrate in which a resist is patterned on the first dummy film is used as the first dummy semiconductor substrate. In this case, a part of the reaction product generated by the reaction between the reactive gas and the resist due to the dummy etching adheres to the inner wall of the reaction chamber, so that a certain amount of the reaction product adheres to the inner wall in the initial state. Thereby, the etching of the second film formed on each of the plurality of semiconductor substrates reaches an equilibrium state with a smaller number of etchings. Therefore,
Variations in the CD shift amount of each second film can be further suppressed.

【0057】また、好ましくは、ダミーエッチング工程
は、第2膜と同質の第2ダミー膜が形成された第2ダミ
ー半導体基板を用いて反応室内で第2ダミー膜をエッチ
ングする工程をさらに備え、そのダミーエッチング工程
の後、複数の半導体基板のそれぞれの上に形成された第
2膜を反応室内において順次エッチングする工程を含ん
でいる。
Preferably, the dummy etching step further includes a step of etching the second dummy film in the reaction chamber using the second dummy semiconductor substrate on which the second dummy film of the same quality as the second film is formed, After the dummy etching step, a step of sequentially etching the second film formed on each of the plurality of semiconductor substrates in the reaction chamber is included.

【0058】その場合、ダミーエッチングによって初期
状態の内壁に付着している反応生成物の量は、平衡状態
において半導体基板上の第2膜をエッチングする直前の
内壁に付着している反応生成物の量に近づく。これによ
り、複数の半導体基板のそれぞれの上に形成された第2
膜のエッチングがさらに少ない枚数で平衡状態に達す
る。したがって、各第2膜のCDシフト量のばらつきを
さらに抑えることができる。
In this case, the amount of the reaction product adhering to the inner wall in the initial state by the dummy etching is determined by the amount of the reaction product adhering to the inner wall immediately before etching the second film on the semiconductor substrate in the equilibrium state. Approach the quantity. Thereby, the second semiconductor substrate formed on each of the plurality of semiconductor substrates is formed.
Equilibrium is reached with fewer films etched. Therefore, the variation in the CD shift amount of each second film can be further suppressed.

【0059】さらに好ましくは、第1ダミー半導体基板
上のレジストによる第1ダミー膜の開口率は、半導体基
板上のレジストによる第2膜の開口率と略同一である。
More preferably, the aperture ratio of the first dummy film by the resist on the first dummy semiconductor substrate is substantially the same as the aperture ratio of the second film by the resist on the semiconductor substrate.

【0060】その場合、ダミーエッチングによって初期
状態の内壁に付着している反応生成物の量は、平衡状態
において半導体基板上の第2膜をエッチングする直前の
内壁に付着している反応生成物の量とほぼ等しくなる。
これにより、複数の半導体基板のそれぞれの上に形成さ
れた第2膜のエッチングが1枚目からほぼ平衡状態とな
る。したがって、各第2膜のCDシフト量のばらつきを
ほとんど抑えることができる。
In this case, the amount of the reaction product adhering to the inner wall in the initial state by the dummy etching is determined by the amount of the reaction product adhering to the inner wall immediately before etching the second film on the semiconductor substrate in the equilibrium state. It is almost equal to the amount.
Thereby, the etching of the second film formed on each of the plurality of semiconductor substrates is substantially equilibrated from the first substrate. Therefore, variation in the CD shift amount of each second film can be almost suppressed.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明の実施の形態1におけるプロセスフロ
ーの一例を示す図である。
FIG. 1 is a diagram showing an example of a process flow according to Embodiment 1 of the present invention.

【図2】 同実施の形態2におけるエッチング速度とC
Dシフト量の処理枚数依存性を示すグラフである。
FIG. 2 shows an etching rate and C in Embodiment 2;
9 is a graph showing the dependence of the D shift amount on the number of processed sheets.

【図3】 本発明の実施の形態2におけるダミーウエハ
の膜構造を示す図である。
FIG. 3 is a diagram showing a film structure of a dummy wafer according to a second embodiment of the present invention.

【図4】 同実施の形態2におけるエッチング速度とC
Dシフト量の処理枚数依存性を示すグラフである。
FIG. 4 shows the etching rate and C in Embodiment 2;
9 is a graph showing the dependence of the D shift amount on the number of processed sheets.

【図5】 本発明の実施の形態3におけるプロセスフロ
ーの一例を示す図である。
FIG. 5 is a diagram showing an example of a process flow according to a third embodiment of the present invention.

【図6】 同実施の形態3におけるエッチング速度とC
Dシフト量の処理枚数依存性を示すグラフである。
FIG. 6 shows an etching rate and C in Embodiment 3;
9 is a graph showing the dependence of the D shift amount on the number of processed sheets.

【図7】 本発明の実施の形態4におけるエッチング速
度とCDシフト量の処理枚数依存性を示すグラフであ
る。
FIG. 7 is a graph showing the dependence of the etching rate and the CD shift amount on the number of processed wafers in the fourth embodiment of the present invention.

【図8】 プラズマエッチング装置の構造の一例を示す
断面図である。
FIG. 8 is a sectional view showing an example of the structure of a plasma etching apparatus.

【図9】 従来の技術におけるエッチング速度の処理枚
数依存性を示すグラフである。
FIG. 9 is a graph showing the dependence of the etching rate on the number of processed wafers in the related art.

【図10】 従来の技術におけるエッチング速度とCD
シフト量の処理枚数依存性を示すグラフである。
FIG. 10 shows an etching rate and a CD according to a conventional technique.
9 is a graph showing the dependence of the shift amount on the number of processed sheets.

【図11】 従来の技術および本実施の形態1〜4にお
ける実ウエハ膜構造を示す断面図である。
FIG. 11 is a cross-sectional view showing an actual wafer film structure according to a conventional technique and the first to fourth embodiments.

【符号の説明】[Explanation of symbols]

1 反応室、2 半導体ウエハ、10 内壁、11 シ
リコン酸化膜、12ポリシリコン膜、13 フォトレジ
スト。
1 reaction chamber, 2 semiconductor wafer, 10 inner wall, 11 silicon oxide film, 12 polysilicon film, 13 photoresist.

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板上の第1膜上に形成された第
2膜を、該第2膜上にパターニングされたレジストをマ
スクとして、エッチングする方法であって、 前記第1膜と同質の第1ダミー膜が形成された第1ダミ
ー半導体基板を用い、反応室内で前記第1ダミー膜をエ
ッチングするダミーエッチング工程と、 前記ダミーエッチング工程の後、複数の前記半導体基板
のそれぞれの上に形成された前記第2膜を、前記反応室
内において順次エッチングする工程とを備えた、半導体
装置の製造方法。
1. A method of etching a second film formed on a first film on a semiconductor substrate using a resist patterned on the second film as a mask, the method comprising: Using a first dummy semiconductor substrate on which a first dummy film is formed, a dummy etching step of etching the first dummy film in a reaction chamber, and forming a dummy etching step on each of the plurality of semiconductor substrates after the dummy etching step Sequentially etching the formed second film in the reaction chamber.
【請求項2】 前記第1ダミー半導体基板として、前記
第1ダミー膜上にレジストがパターニングされたものを
用いる、請求項1に記載の半導体装置の製造方法。
2. The method according to claim 1, wherein the first dummy semiconductor substrate is formed by patterning a resist on the first dummy film.
【請求項3】 前記ダミーエッチング工程は、前記第2
膜と同質の第2ダミー膜が形成された第2ダミー半導体
基板を用い、前記反応室内で前記第2ダミー膜をエッチ
ングする工程をさらに備え、 前記ダミーエッチング工程の後、前記複数の半導体基板
のそれぞれの上に形成された前記第2膜を、前記反応室
内において順次エッチングする工程を含む、請求項1ま
たは2に記載の半導体装置の製造方法。
3. The method according to claim 2, wherein the dummy etching step includes the step of:
A step of etching the second dummy film in the reaction chamber using a second dummy semiconductor substrate on which a second dummy film of the same quality as the film is formed; 3. The method of manufacturing a semiconductor device according to claim 1, further comprising a step of sequentially etching the second film formed on each of the second films in the reaction chamber. 4.
【請求項4】 前記第1ダミー半導体基板上のレジスト
による前記第1ダミー膜の開口率は、前記半導体基板上
のレジストによる前記第2膜の開口率と略同一である、
請求項2に記載の半導体装置の製造方法。
4. An aperture ratio of the first dummy film by the resist on the first dummy semiconductor substrate is substantially the same as an aperture ratio of the second film by the resist on the semiconductor substrate.
A method for manufacturing a semiconductor device according to claim 2.
JP16187596A 1996-06-21 1996-06-21 Manufacturing method of semiconductor device Expired - Fee Related JP3645658B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP16187596A JP3645658B2 (en) 1996-06-21 1996-06-21 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16187596A JP3645658B2 (en) 1996-06-21 1996-06-21 Manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
JPH1012598A true JPH1012598A (en) 1998-01-16
JP3645658B2 JP3645658B2 (en) 2005-05-11

Family

ID=15743644

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16187596A Expired - Fee Related JP3645658B2 (en) 1996-06-21 1996-06-21 Manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP3645658B2 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849556B2 (en) 2002-09-27 2005-02-01 Oki Electric Industry Co., Ltd. Etching method, gate etching method, and method of manufacturing semiconductor devices
JP2018189983A (en) * 2018-07-31 2018-11-29 デクセリアルズ株式会社 Polarizing plate, optical instrument and method for manufacturing polarizing plate
JP2020170166A (en) * 2020-05-07 2020-10-15 デクセリアルズ株式会社 Polarizing plate, optical instrument and method for manufacturing polarizing plate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01298180A (en) * 1988-05-25 1989-12-01 Hitachi Ltd Plasma treatment equipment
JPH0684851A (en) * 1992-09-01 1994-03-25 Mitsubishi Electric Corp Plasma etching method and plasma treatment apparatus
JPH07335626A (en) * 1994-06-10 1995-12-22 Hitachi Ltd Plasma processing device and method
JPH08148474A (en) * 1994-11-16 1996-06-07 Sony Corp Dry etching end point detecting method and device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01298180A (en) * 1988-05-25 1989-12-01 Hitachi Ltd Plasma treatment equipment
JPH0684851A (en) * 1992-09-01 1994-03-25 Mitsubishi Electric Corp Plasma etching method and plasma treatment apparatus
JPH07335626A (en) * 1994-06-10 1995-12-22 Hitachi Ltd Plasma processing device and method
JPH08148474A (en) * 1994-11-16 1996-06-07 Sony Corp Dry etching end point detecting method and device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6849556B2 (en) 2002-09-27 2005-02-01 Oki Electric Industry Co., Ltd. Etching method, gate etching method, and method of manufacturing semiconductor devices
US7291559B2 (en) 2002-09-27 2007-11-06 Oki Electric Industry Co., Ltd. Etching method, gate etching method, and method of manufacturing semiconductor devices
JP2018189983A (en) * 2018-07-31 2018-11-29 デクセリアルズ株式会社 Polarizing plate, optical instrument and method for manufacturing polarizing plate
WO2020027144A1 (en) * 2018-07-31 2020-02-06 デクセリアルズ株式会社 Polarizing plate, optical device and method for producing polarizing plate
US11112550B2 (en) 2018-07-31 2021-09-07 Dexerials Corporation Polarizing plate, optical apparatus and method of manufacturing polarizing plate
JP2020170166A (en) * 2020-05-07 2020-10-15 デクセリアルズ株式会社 Polarizing plate, optical instrument and method for manufacturing polarizing plate

Also Published As

Publication number Publication date
JP3645658B2 (en) 2005-05-11

Similar Documents

Publication Publication Date Title
JP4579611B2 (en) Dry etching method
JP3568749B2 (en) Dry etching method for semiconductor
KR100491199B1 (en) Methods and apparatus for etching semiconductor wafers
EP0482519A1 (en) Method of etching oxide materials
WO1995002076A1 (en) Method for forming thin film
US5487811A (en) Process for preparation of semiconductor device
US20010044212A1 (en) Techniques for improving etching in a plasma processing chamber
US20040222190A1 (en) Plasma processing method
JP2891952B2 (en) Method for manufacturing semiconductor device
KR20190030182A (en) Selective oxide etching method for self-aligned multiple patterning
JP3645658B2 (en) Manufacturing method of semiconductor device
US7608544B2 (en) Etching method and storage medium
US6069090A (en) Method and apparatus for semiconductor device fabrication
JP2002299315A (en) Method for manufacturing semiconductor device
JPH0225025A (en) Dryetching process
JP3445886B2 (en) Semiconductor device manufacturing method and semiconductor device manufacturing apparatus
JP2003059907A (en) Method of etching anti-reflection film
JP3472397B2 (en) Dry etching method
JPH05109673A (en) Manufacture of semiconductor device
JPH08148468A (en) Etching method
JPH0491432A (en) Magnetron rie apparatus
JPH0637058A (en) Dry etching method
JP3409357B2 (en) Etching method
WO2024081194A1 (en) Dry etching with etch byproduct self-cleaning
JPH04369835A (en) Dry-etching method

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040413

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040610

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040907

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050118

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050204

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080210

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090210

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090210

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100210

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110210

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110210

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110210

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110210

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120210

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130210

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140210

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees