JPH10124327A - インストラクションキャッシュミス率削減方法 - Google Patents
インストラクションキャッシュミス率削減方法Info
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- JPH10124327A JPH10124327A JP8273222A JP27322296A JPH10124327A JP H10124327 A JPH10124327 A JP H10124327A JP 8273222 A JP8273222 A JP 8273222A JP 27322296 A JP27322296 A JP 27322296A JP H10124327 A JPH10124327 A JP H10124327A
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- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
Abstract
(57)【要約】
【課題】 潜在的なキャッシュミスのプロファイルを基
にしたファンクションユニットにおけるコードを配置す
ることによってアプリケーションプログラムのインスト
ラクションキャッシュミスを削減する方法の提供。 【解決手段】 潜在的キャッシュミスのプロファイル
が、元来のファンクションレイアウトおよびキャッシュ
パラメータを考慮してインストラクショントレースから
引き出される。アプリケーションプログラムのファンク
ションは、潜在的なキャッシュミスのプロファイルによ
ってソートされる。それからファンクションは、既に割
り当てられたファンクションに対するキャッシュスペー
ス上の潜在的キャッシュミスのプロファイルのほとんど
同じ分布を達成するためにキャッシュスペースに連続し
て割り当てられる。割当ての後、全てのファンクション
はキャッシュスペースから割当ホールに導くメモリスペ
ースにマッピングされる。最後に、割当ホールが必要な
場所に挿入される一方で、ファンクションは決められた
順序でリンクされる。
にしたファンクションユニットにおけるコードを配置す
ることによってアプリケーションプログラムのインスト
ラクションキャッシュミスを削減する方法の提供。 【解決手段】 潜在的キャッシュミスのプロファイル
が、元来のファンクションレイアウトおよびキャッシュ
パラメータを考慮してインストラクショントレースから
引き出される。アプリケーションプログラムのファンク
ションは、潜在的なキャッシュミスのプロファイルによ
ってソートされる。それからファンクションは、既に割
り当てられたファンクションに対するキャッシュスペー
ス上の潜在的キャッシュミスのプロファイルのほとんど
同じ分布を達成するためにキャッシュスペースに連続し
て割り当てられる。割当ての後、全てのファンクション
はキャッシュスペースから割当ホールに導くメモリスペ
ースにマッピングされる。最後に、割当ホールが必要な
場所に挿入される一方で、ファンクションは決められた
順序でリンクされる。
Description
【０００１】
【発明の属する技術分野】本発明は、アプリケーション
プログラムのインストラクションキャッシュミスを削減
する方法に関する。この方法は、低インストラクション
キャッシュミス率が望まれるインストラクションキャッ
シュを有するプログラムに組み込めるマイクロプロセッ
サで駆動するアプリケーションプログラムの実行の際に
使用される。１つの例として、これに限定はされない
が、低コストシステム環境におけるＲＩＳＣマイクロプ
ロセッサ上のマルチメディアアプリケーションの実行が
挙げられる。ここで、低速外部メモリアクセスによる数
多くのストールサイクル（ｓｔａｌｌ ｃｙｃｌｅｓ）
が防止でき、マルチメディアアプリケーションは加速す
る。もう一つの例として、これに限定はされないが、埋
め込まれたマイクロプロセッサ上の実時間アプリケーシ
ョンの実行が挙げられる。ここでは、最悪の場合に対す
る少ないキャッシュミスが、ファンクション性能を保証
するために必要である。
プログラムのインストラクションキャッシュミスを削減
する方法に関する。この方法は、低インストラクション
キャッシュミス率が望まれるインストラクションキャッ
シュを有するプログラムに組み込めるマイクロプロセッ
サで駆動するアプリケーションプログラムの実行の際に
使用される。１つの例として、これに限定はされない
が、低コストシステム環境におけるＲＩＳＣマイクロプ
ロセッサ上のマルチメディアアプリケーションの実行が
挙げられる。ここで、低速外部メモリアクセスによる数
多くのストールサイクル（ｓｔａｌｌ ｃｙｃｌｅｓ）
が防止でき、マルチメディアアプリケーションは加速す
る。もう一つの例として、これに限定はされないが、埋
め込まれたマイクロプロセッサ上の実時間アプリケーシ
ョンの実行が挙げられる。ここでは、最悪の場合に対す
る少ないキャッシュミスが、ファンクション性能を保証
するために必要である。
【０００２】
【従来の技術】従来、ファンクションのリンクオーダー
は、単にグラフ情報といった統計上のデータに基づいて
修正され、例えば、“Ｐｒｏｆｉｌｅ Ｇｕｉｄｅｄ
Ｃｏｄｅ Ｐｏｓｉｔｉｏｎｉｎｇ” ｂｙ Ｋ．Ｐｅ
ｔｔｉｓ ａｎｄ Ｒ．Ｃ．Ｈａｎｓｅｎ， Ｐｒｏ
ｃ． Ｃｏｎｆ． Ｏｎ Ｐｒｏｇｒａｍｍｉｎｇ Ｌ
ａｎｇｕａｇｅ Ｄｅｓｉｇｎ ａｎｄ Ｉｍｐｌｅｍ
ｅｎｔａｔｉｏｎ， ｐｐ．１６−２６， Ｊｕｎｅ
１９９０ に記載されているように、メモリ内の線形リ
ストを形成するために付加されてきた。
は、単にグラフ情報といった統計上のデータに基づいて
修正され、例えば、“Ｐｒｏｆｉｌｅ Ｇｕｉｄｅｄ
Ｃｏｄｅ Ｐｏｓｉｔｉｏｎｉｎｇ” ｂｙ Ｋ．Ｐｅ
ｔｔｉｓ ａｎｄ Ｒ．Ｃ．Ｈａｎｓｅｎ， Ｐｒｏ
ｃ． Ｃｏｎｆ． Ｏｎ Ｐｒｏｇｒａｍｍｉｎｇ Ｌ
ａｎｇｕａｇｅ Ｄｅｓｉｇｎ ａｎｄ Ｉｍｐｌｅｍ
ｅｎｔａｔｉｏｎ， ｐｐ．１６−２６， Ｊｕｎｅ
１９９０ に記載されているように、メモリ内の線形リ
ストを形成するために付加されてきた。
【０００３】その他のアプリケーションにおいて、コー
ド配置が、例えば、“Ａｃｈｉｅｖｉｎｇ Ｈｉｇｈ
Ｉｎｓｔｒｕｃｔｉｏｎ Ｃａｃｈｅ Ｐｅｒｆｏｒｍ
ａｎｃｅ ｗｉｔｈ ａｎ Ｏｐｔｉｍｉｚｉｎｇ Ｃ
ｏｍｐｉｌｅｒ” ｂｙ Ｗ．−ｍ． Ｈｗｕ ａｎｄ
Ｐ．Ｃｈａｎｇ， Ｐｒｏｃ． １６ｔｈ Ａｎｎ．
Ｉｎｔ´ｌ． Ｓｙｍｐ． Ｏｎ Ｃｏｍｐｕｔｅｒ
Ａｒｃｈｉｔｅｃｔｕｒｅ， ｐｐ． １８３−１９
１， Ｊｕｎｅ １９８９． に記載されているよう
に、コールグラフあるいは実行頻度といった統計上の情
報を使用して基本のブロックレベルで実行される。
ド配置が、例えば、“Ａｃｈｉｅｖｉｎｇ Ｈｉｇｈ
Ｉｎｓｔｒｕｃｔｉｏｎ Ｃａｃｈｅ Ｐｅｒｆｏｒｍ
ａｎｃｅ ｗｉｔｈ ａｎ Ｏｐｔｉｍｉｚｉｎｇ Ｃ
ｏｍｐｉｌｅｒ” ｂｙ Ｗ．−ｍ． Ｈｗｕ ａｎｄ
Ｐ．Ｃｈａｎｇ， Ｐｒｏｃ． １６ｔｈ Ａｎｎ．
Ｉｎｔ´ｌ． Ｓｙｍｐ． Ｏｎ Ｃｏｍｐｕｔｅｒ
Ａｒｃｈｉｔｅｃｔｕｒｅ， ｐｐ． １８３−１９
１， Ｊｕｎｅ １９８９． に記載されているよう
に、コールグラフあるいは実行頻度といった統計上の情
報を使用して基本のブロックレベルで実行される。
【０００４】
【発明が解決しようとする課題】しかしながら、前者で
は、キャッシュ作用の評価に必要な、メモリアクセスに
おける連続した情報を含まないので、コールグラフ情報
といった統計上のデータは、キャッシュミスに関する必
然性を与えない。更に、単にメモリにファンクションを
次々付加するだけなので、配置の融通性が非常に限定さ
れる。
は、キャッシュ作用の評価に必要な、メモリアクセスに
おける連続した情報を含まないので、コールグラフ情報
といった統計上のデータは、キャッシュミスに関する必
然性を与えない。更に、単にメモリにファンクションを
次々付加するだけなので、配置の融通性が非常に限定さ
れる。
【０００５】また、後者では、キャッシュ作用に必要な
メモリアクセスにおける連続した情報は、単に統計上の
データを使用しているだけなので、利用することができ
ない。さらに、目的コードの莫大な修正が基本ブロック
配置に要求されるので、性能はさらに複雑になる。
メモリアクセスにおける連続した情報は、単に統計上の
データを使用しているだけなので、利用することができ
ない。さらに、目的コードの莫大な修正が基本ブロック
配置に要求されるので、性能はさらに複雑になる。
【０００６】また多くのＲＩＳＣアーキテクチュアにお
いて、直接マッピングされたキャッシュが、簡素化、お
よびプロセッサクロックおよびメモリアクセス時間の間
のギャップを解消するために短いアクセス時間を達成す
るために使用されるが、直接マッピングされた構造は、
深刻な品質の低下を伴って、好ましくないコードレイア
ウトの場合のプログラム実行の最中にしばしばキャッシ
ュラインの衝突をおこす。
いて、直接マッピングされたキャッシュが、簡素化、お
よびプロセッサクロックおよびメモリアクセス時間の間
のギャップを解消するために短いアクセス時間を達成す
るために使用されるが、直接マッピングされた構造は、
深刻な品質の低下を伴って、好ましくないコードレイア
ウトの場合のプログラム実行の最中にしばしばキャッシ
ュラインの衝突をおこす。
【０００７】それ故に本発明の課題は、潜在的なキャッ
シュミスのプロファイルを基にしたファンクションユニ
ットにおけるコードを配置することによってアプリケー
ションプログラムのインストラクションキャッシュミス
を削減する方法を提供することにある。
シュミスのプロファイルを基にしたファンクションユニ
ットにおけるコードを配置することによってアプリケー
ションプログラムのインストラクションキャッシュミス
を削減する方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明によれば、インス
トラクショントレースから潜在的に生じるインストラク
ションキャッシュミスにおける、アプリケーションプロ
グラムの各ファンクションに対するキャッシュラインユ
ニットによる潜在的キャッシュミスのプロファイルから
成る情報を収集する情報収集方法であって、シミュレー
ションを介してインストラクショントレースデータを収
集するステップ、前記ファンクションがキャッシュライ
ン境界に並べられていると仮定して、前記アプリケーシ
ョンプログラムの各ファンクションに対するキャッシュ
ラインユニットに分割されているメモリー範囲を含む前
記アプリケーションプログラムのためのファンクション
テーブルを生成するステップ、前記アプリケーションプ
ログラムの一つのファンクションの実行における前記キ
ャッシュラインユニットのそれぞれへの前記インストラ
クショントレースに挙げられている第１のアクセスのみ
をカウントするステップ、新しいファンクションコール
が前記アプリケーションプログラム内で起こる毎に、前
記キャッシュラインユニットへの第１のアクセスを再び
カウントするステップ、および収集されたデータを、前
記アプリケーションの各ファンクションの各キャッシュ
ラインユニットに対するカウントされたアクセスの数を
含むアクセステーブルにおいて前記アプリケーションプ
ログラムの各ファンクションに対するキャッシュライン
ユニット当たりの潜在的キャッシュミスのプロファイル
の形に配置するステップ、を有していることを特徴とす
る情報収集方法が得られる。
トラクショントレースから潜在的に生じるインストラク
ションキャッシュミスにおける、アプリケーションプロ
グラムの各ファンクションに対するキャッシュラインユ
ニットによる潜在的キャッシュミスのプロファイルから
成る情報を収集する情報収集方法であって、シミュレー
ションを介してインストラクショントレースデータを収
集するステップ、前記ファンクションがキャッシュライ
ン境界に並べられていると仮定して、前記アプリケーシ
ョンプログラムの各ファンクションに対するキャッシュ
ラインユニットに分割されているメモリー範囲を含む前
記アプリケーションプログラムのためのファンクション
テーブルを生成するステップ、前記アプリケーションプ
ログラムの一つのファンクションの実行における前記キ
ャッシュラインユニットのそれぞれへの前記インストラ
クショントレースに挙げられている第１のアクセスのみ
をカウントするステップ、新しいファンクションコール
が前記アプリケーションプログラム内で起こる毎に、前
記キャッシュラインユニットへの第１のアクセスを再び
カウントするステップ、および収集されたデータを、前
記アプリケーションの各ファンクションの各キャッシュ
ラインユニットに対するカウントされたアクセスの数を
含むアクセステーブルにおいて前記アプリケーションプ
ログラムの各ファンクションに対するキャッシュライン
ユニット当たりの潜在的キャッシュミスのプロファイル
の形に配置するステップ、を有していることを特徴とす
る情報収集方法が得られる。
【０００９】また本発明によれば、メモリー内のアプリ
ケーションプログラムの複数のファンクションを再配置
する方法であって、新しいスタートアドレスが潜在的キ
ャッシュミスのプロファイルを使用している各ファンク
ションに対して連続して決定される再配置方法におい
て、連続割り当ての順序を決定する潜在的キャッシュミ
スの前記プロファイルによる前記ファンクションをソー
トするステップ、前記アプリケーションプログラムの既
に割り当てられたファンクションについての潜在的キャ
ッシュミスの前記プロファイルを考慮する時、キャッシ
ュスペースに及ぶ潜在的キャッシュミスのプロファイル
を最も均等な分布に導くキャッシュスペース内の位置を
前記ファンクションの割り当てられるべき次のものに合
わせるステップ、前記アプリケーションプログラムの全
てのファンクションが前記キャッシュスペースに割り当
てられるまで最終ステップを繰り返すステップ、メモリ
ースペースに前記キャッシュスペースから前記ファンク
ションをマッピングして割り当てホールを導入するステ
ップ、および前記アプリケーションプログラムの各ファ
ンクションが、最終ステップにおいてこのファンクショ
ンに対して決定されたメモリーアドレスに割り当てられ
るように、前記割り当て穴を挿入しながら、最終ステッ
プで決定された順序で前記ファンクションをリンクする
ステップ、を有することを特徴とする再配置方法が得ら
れる。
ケーションプログラムの複数のファンクションを再配置
する方法であって、新しいスタートアドレスが潜在的キ
ャッシュミスのプロファイルを使用している各ファンク
ションに対して連続して決定される再配置方法におい
て、連続割り当ての順序を決定する潜在的キャッシュミ
スの前記プロファイルによる前記ファンクションをソー
トするステップ、前記アプリケーションプログラムの既
に割り当てられたファンクションについての潜在的キャ
ッシュミスの前記プロファイルを考慮する時、キャッシ
ュスペースに及ぶ潜在的キャッシュミスのプロファイル
を最も均等な分布に導くキャッシュスペース内の位置を
前記ファンクションの割り当てられるべき次のものに合
わせるステップ、前記アプリケーションプログラムの全
てのファンクションが前記キャッシュスペースに割り当
てられるまで最終ステップを繰り返すステップ、メモリ
ースペースに前記キャッシュスペースから前記ファンク
ションをマッピングして割り当てホールを導入するステ
ップ、および前記アプリケーションプログラムの各ファ
ンクションが、最終ステップにおいてこのファンクショ
ンに対して決定されたメモリーアドレスに割り当てられ
るように、前記割り当て穴を挿入しながら、最終ステッ
プで決定された順序で前記ファンクションをリンクする
ステップ、を有することを特徴とする再配置方法が得ら
れる。
【００１０】また本発明によれば、アプリケーションプ
ログラム内のインストラクションキャッシュミスを削減
するインストラクションキャッシュミス率削減方法にお
いて、前記アプリケーションプログラムのファンクショ
ンが、上述した情報収集法によるインストラクショント
レースから引き出された潜在的キャッシュミスのプロフ
ァイルを使用する上述した再配置方法によって再配置さ
れることを特徴とするインストラクションキャッシュミ
ス率削減方法が得られる。
ログラム内のインストラクションキャッシュミスを削減
するインストラクションキャッシュミス率削減方法にお
いて、前記アプリケーションプログラムのファンクショ
ンが、上述した情報収集法によるインストラクショント
レースから引き出された潜在的キャッシュミスのプロフ
ァイルを使用する上述した再配置方法によって再配置さ
れることを特徴とするインストラクションキャッシュミ
ス率削減方法が得られる。
【００１１】また本発明によれば、アプリケーションプ
ログラムのインストラクションキャッシュミス率を削減
するインストラクションキャッシュミス率削減方法にお
いて、潜在的キャッシュミスのプロファイルを、元来の
ファンクションレイアウトおよびキャッシュパラメータ
を考慮してインストラクショントレースから引き出すこ
と、アプリケーションプログラムのファンクションを、
潜在的なキャッシュミスのプロファイルによってソート
すること、その後にファンクションを、既に割り当てら
れたファンクションに対するキャッシュスペース上の潜
在的キャッシュミスのプロファイルのほとんど同じ分布
を達成するためにキャッシュスペースに連続して割り当
てること、その後、全てのファンクションをキャッシュ
スペースから割当ホールに導くメモリスペースにマッピ
ングすること、および割当ホールを必要な場所に挿入す
る一方で、ファンクションを決められた順序でリンクす
ること、を含むことを特徴とするインストラクションキ
ャッシュミス率削減方法が得られる。
ログラムのインストラクションキャッシュミス率を削減
するインストラクションキャッシュミス率削減方法にお
いて、潜在的キャッシュミスのプロファイルを、元来の
ファンクションレイアウトおよびキャッシュパラメータ
を考慮してインストラクショントレースから引き出すこ
と、アプリケーションプログラムのファンクションを、
潜在的なキャッシュミスのプロファイルによってソート
すること、その後にファンクションを、既に割り当てら
れたファンクションに対するキャッシュスペース上の潜
在的キャッシュミスのプロファイルのほとんど同じ分布
を達成するためにキャッシュスペースに連続して割り当
てること、その後、全てのファンクションをキャッシュ
スペースから割当ホールに導くメモリスペースにマッピ
ングすること、および割当ホールを必要な場所に挿入す
る一方で、ファンクションを決められた順序でリンクす
ること、を含むことを特徴とするインストラクションキ
ャッシュミス率削減方法が得られる。
【００１２】キャッシュにおけるキャッシュミスの可能
性が高いコード部分の部分的な重複がかなり防止され
る。
性が高いコード部分の部分的な重複がかなり防止され
る。
【００１３】
【発明の実施の形態】本発明のファンクションは、ＲＩ
ＳＣプロセッサ上のプログラム開発について説明されて
いる。図１は、典型的なＲＩＳＣプロセッサのブロック
図および第２レベルのキャッシュがない、低コストシス
テム環境における蓄積階層を示している。
ＳＣプロセッサ上のプログラム開発について説明されて
いる。図１は、典型的なＲＩＳＣプロセッサのブロック
図および第２レベルのキャッシュがない、低コストシス
テム環境における蓄積階層を示している。
【００１４】典型的なＲＩＳＣプロセッサ１は、チップ
上の以下の要素、即ち、ＵＰＣコア２、インストラクシ
ョンキャッシュ３、およびデータキャッシュ４を有して
いる。インストラクションキャッシュ３は、内部インス
トラクションバス６によってＵＰＣコア２に接続されて
いて、データキャッシュ４は、内部データバス７によっ
てＵＰＣコア２に接続されている。内部インストラクシ
ョンバス６および内部データバス７の両方が、ＵＰＣコ
ア２と同じ刻時周波数で時間を計っている。蓄えられた
インストラクションおよびデータは１つのクロック周期
内でＵＰＣコア２によってアクセスされ得る。インスト
ラクションキャッシュ３およびデータキャッシュ４は、
外部バス８によって外部メモリ５に接続されている。外
部バス８のクロックはＵＰＣコアクロックの一部分であ
り、故に外部メモリはより長いアクセス時間を有してい
る。従って、最も高度な性能を達成するためには、アク
セスされたインストラクション及びデータは、外部メモ
リ５への低速アクセスを防止するように、できる限り頻
繁にキャッシュにおいて有効であるべきである。本発明
はインストラクションキャッシュミス率を削減するため
に使用され、したがって最も多く実行されるインストラ
クションがインストラクションキャッシュ３において見
出される。
上の以下の要素、即ち、ＵＰＣコア２、インストラクシ
ョンキャッシュ３、およびデータキャッシュ４を有して
いる。インストラクションキャッシュ３は、内部インス
トラクションバス６によってＵＰＣコア２に接続されて
いて、データキャッシュ４は、内部データバス７によっ
てＵＰＣコア２に接続されている。内部インストラクシ
ョンバス６および内部データバス７の両方が、ＵＰＣコ
ア２と同じ刻時周波数で時間を計っている。蓄えられた
インストラクションおよびデータは１つのクロック周期
内でＵＰＣコア２によってアクセスされ得る。インスト
ラクションキャッシュ３およびデータキャッシュ４は、
外部バス８によって外部メモリ５に接続されている。外
部バス８のクロックはＵＰＣコアクロックの一部分であ
り、故に外部メモリはより長いアクセス時間を有してい
る。従って、最も高度な性能を達成するためには、アク
セスされたインストラクション及びデータは、外部メモ
リ５への低速アクセスを防止するように、できる限り頻
繁にキャッシュにおいて有効であるべきである。本発明
はインストラクションキャッシュミス率を削減するため
に使用され、したがって最も多く実行されるインストラ
クションがインストラクションキャッシュ３において見
出される。
【００１５】図２はプログラムコードによるメモリ利用
形態を示している。図２においては、メモリスペースの
実例プログラムのレイアウトおよびキャッシュスペース
へのマッピングが示されている。この例において、プロ
グラムは、リンカー（ｌｉｎｋｅｒ）によって決定され
ている連続した順序で、メモリスペース内に割り当てら
れているＡファンクション９、Ｂファンクション１０、
Ｃファンクション１１、Ｄファンクション１２、Ｅファ
ンクション１３、Ｆファンクション１４、Ｇファンクシ
ョン１５、およびＨファンクション１６を含んでいる。
メモリスペース１７は、モジュール方法でキャッシュス
ペース１８にマッピングするので、メモリスペース１７
内の幾つかのインストラクションはキャッシュスペース
１８のそれぞれの入り口に向かう。キャッシュスペース
１８は、最も小さなリプレースメントユニットを構成す
るキャッシュライン１９に分割される。この例の目的で
あると仮定した直接マッピングのキャッシュにおいて
は、メモリスペース１７のそれぞれのインストラクショ
ンは正確に、マッピングされたキャッシュスペース１８
の対応するアドレスを有している。
形態を示している。図２においては、メモリスペースの
実例プログラムのレイアウトおよびキャッシュスペース
へのマッピングが示されている。この例において、プロ
グラムは、リンカー（ｌｉｎｋｅｒ）によって決定され
ている連続した順序で、メモリスペース内に割り当てら
れているＡファンクション９、Ｂファンクション１０、
Ｃファンクション１１、Ｄファンクション１２、Ｅファ
ンクション１３、Ｆファンクション１４、Ｇファンクシ
ョン１５、およびＨファンクション１６を含んでいる。
メモリスペース１７は、モジュール方法でキャッシュス
ペース１８にマッピングするので、メモリスペース１７
内の幾つかのインストラクションはキャッシュスペース
１８のそれぞれの入り口に向かう。キャッシュスペース
１８は、最も小さなリプレースメントユニットを構成す
るキャッシュライン１９に分割される。この例の目的で
あると仮定した直接マッピングのキャッシュにおいて
は、メモリスペース１７のそれぞれのインストラクショ
ンは正確に、マッピングされたキャッシュスペース１８
の対応するアドレスを有している。
【００１６】次に本発明のプログラムへの使用について
説明する。図３は本発明の第１部分で実行されるステッ
プの流れ図であり、潜在的キャッシュミスのプロファイ
ルが生成されている。最初に、インストラクショントレ
ースが、目的となるＲＩＳＣプロセッサ上での目的プロ
グラムの実行をシミュレートすることによって収集され
る（２０）。更に、プログラムのそれぞれのファンクシ
ョンに対してメモリスペース１７のアドレス範囲を含む
ファンクションテーブルが作られる（２１）。このファ
ンクションテーブルは、インストラクションキャッシュ
即ちキャッシュスペース１８の構造によってキャッシュ
ラインユニット１９に分割されている。この情報によれ
ば、インストラクショントレースに挙げられているイン
ストラクションへのメモリアクセスのみがカウントされ
（２２）、最終コードレイアウトで保存されるべきシミ
ュレートされたプログラムのファンクショントレースを
仮定する時、実際にキャッシュミスに導かれ得る。それ
ぞれのファンクションに対するキャッシュラインユニッ
トによる可能なキャッシュミスの数がアクセステーブル
に蓄積される（２３）。アクセステーブルの内容は、潜
在的キャッシュミスのプロファイルとして後に述べる。
説明する。図３は本発明の第１部分で実行されるステッ
プの流れ図であり、潜在的キャッシュミスのプロファイ
ルが生成されている。最初に、インストラクショントレ
ースが、目的となるＲＩＳＣプロセッサ上での目的プロ
グラムの実行をシミュレートすることによって収集され
る（２０）。更に、プログラムのそれぞれのファンクシ
ョンに対してメモリスペース１７のアドレス範囲を含む
ファンクションテーブルが作られる（２１）。このファ
ンクションテーブルは、インストラクションキャッシュ
即ちキャッシュスペース１８の構造によってキャッシュ
ラインユニット１９に分割されている。この情報によれ
ば、インストラクショントレースに挙げられているイン
ストラクションへのメモリアクセスのみがカウントされ
（２２）、最終コードレイアウトで保存されるべきシミ
ュレートされたプログラムのファンクショントレースを
仮定する時、実際にキャッシュミスに導かれ得る。それ
ぞれのファンクションに対するキャッシュラインユニッ
トによる可能なキャッシュミスの数がアクセステーブル
に蓄積される（２３）。アクセステーブルの内容は、潜
在的キャッシュミスのプロファイルとして後に述べる。
【００１７】図４はインストラクショントレース内で潜
在的キャッシュミスをどのように認識するかの例を示す
略図である。この例において、２つのファンクション２
４および２５が交替に実行される。第１ファンクション
２４の第１コールで、第１の実行されたインストラクシ
ョン２６が、ファンクション２４の範囲の第１の全ての
キャッシュラインにマッピングすると仮定する。ファン
クション２４の第２のコールにおける第２のインストラ
クション２７は、ファンクション２４の第２のキャッシ
ュラインにマッピングすると仮定する。第３のインスト
ラクション２８は、第１のキャッシュラインに更にアク
セスすると仮定する。第４のインストラクション２９
は、ファンクション２４の第２のキャッシュラインにア
クセスすると仮定する。ファンクション２４が以前に既
に実行されていても、その他のファンクションの中間実
行によって置き換えられているかもしれないので、ファ
ンクション２４の開始時に全てのインストラクションは
キャッシュ中に存在しないと仮定しなければならない。
従って、第１のキャッシュラインへの第１のアクセスお
よび第２のキャッシュラインへの第２のアクセスは、潜
在的キャッシュミスとしてカウントされなければならな
い。しかしながら、その他のファンクションが実行され
ないかぎり、キャッシュサイズを越えないようなファン
クションのサイズを考慮して、一度アクセスされた全て
のキャッシュラインがキャッシュ中に残る。従って、第
３のアクセス２８および第４のアクセス２９は、確実に
キャッシュヒットによって機能するべきであり、故に、
それらは潜在的キャッシュミスとしてカウントされな
い。
在的キャッシュミスをどのように認識するかの例を示す
略図である。この例において、２つのファンクション２
４および２５が交替に実行される。第１ファンクション
２４の第１コールで、第１の実行されたインストラクシ
ョン２６が、ファンクション２４の範囲の第１の全ての
キャッシュラインにマッピングすると仮定する。ファン
クション２４の第２のコールにおける第２のインストラ
クション２７は、ファンクション２４の第２のキャッシ
ュラインにマッピングすると仮定する。第３のインスト
ラクション２８は、第１のキャッシュラインに更にアク
セスすると仮定する。第４のインストラクション２９
は、ファンクション２４の第２のキャッシュラインにア
クセスすると仮定する。ファンクション２４が以前に既
に実行されていても、その他のファンクションの中間実
行によって置き換えられているかもしれないので、ファ
ンクション２４の開始時に全てのインストラクションは
キャッシュ中に存在しないと仮定しなければならない。
従って、第１のキャッシュラインへの第１のアクセスお
よび第２のキャッシュラインへの第２のアクセスは、潜
在的キャッシュミスとしてカウントされなければならな
い。しかしながら、その他のファンクションが実行され
ないかぎり、キャッシュサイズを越えないようなファン
クションのサイズを考慮して、一度アクセスされた全て
のキャッシュラインがキャッシュ中に残る。従って、第
３のアクセス２８および第４のアクセス２９は、確実に
キャッシュヒットによって機能するべきであり、故に、
それらは潜在的キャッシュミスとしてカウントされな
い。
【００１８】しかしながら、同じキャッシュラインへの
次のアクセス３１がキャッシュヒットであるように保証
されなければならないので、図４のファンクション２５
のように、新しいファンクションがコールされた時、こ
のファンクションの範囲のそれぞれのキャッシュライン
への初期アクセス３１はさらに潜在的キャッシュミスと
してカウントされなければならない。この例のファンク
ション２４のように、既に以前に実行されたファンクシ
ョンが再びコールされた時でさえ、それに続くアクセス
３３がカウントされないので、ラインへの初期アクセス
３２はキャッシュミスとなり、従って、カウントされな
ければならない。これは、メモリ内の最終ファンクショ
ンのレイアウトがこの段階ではまだ規定されていないか
らであり、中間で実行されるファンクション２５が、キ
ャッシュ内でファンクション２４と置き換わる。
次のアクセス３１がキャッシュヒットであるように保証
されなければならないので、図４のファンクション２５
のように、新しいファンクションがコールされた時、こ
のファンクションの範囲のそれぞれのキャッシュライン
への初期アクセス３１はさらに潜在的キャッシュミスと
してカウントされなければならない。この例のファンク
ション２４のように、既に以前に実行されたファンクシ
ョンが再びコールされた時でさえ、それに続くアクセス
３３がカウントされないので、ラインへの初期アクセス
３２はキャッシュミスとなり、従って、カウントされな
ければならない。これは、メモリ内の最終ファンクショ
ンのレイアウトがこの段階ではまだ規定されていないか
らであり、中間で実行されるファンクション２５が、キ
ャッシュ内でファンクション２４と置き換わる。
【００１９】本発明の第１部分の結果、各ファンクショ
ンに対するキャッシュラインによる潜在的キャッシュミ
スのプロファイルがアクセステーブルに準備される。ア
クセステーブルに含まれる数字データは、１つのファン
クションの例として図５に示されている。ファンクショ
ンの範囲の各キャッシュラインに対して、対応する数の
潜在的キャッシュミスが棒グラフで表示されている。図
５に関して、ファンクションの範囲の第１のキャッシュ
ライン３４において、インストラクショントレース内で
カウントされた潜在的キャッシュミスの数が、棒３５に
よって示されている。シミュレーションの間に実行され
なかったプログラム部分に対しては、キャッシュライン
３６の棒の無い部分３７からわかるように、潜在的キャ
ッシュミスはカウントされない。この例における潜在的
キャッシュミス３９の最大数が、キャッシュライン３８
で可能である。一般的に、コード部分が頻繁に実行され
たり時々実行されなかったりするので、１つのファンク
ション内の潜在的キャッシュミスの分布は極めて不規則
である。
ンに対するキャッシュラインによる潜在的キャッシュミ
スのプロファイルがアクセステーブルに準備される。ア
クセステーブルに含まれる数字データは、１つのファン
クションの例として図５に示されている。ファンクショ
ンの範囲の各キャッシュラインに対して、対応する数の
潜在的キャッシュミスが棒グラフで表示されている。図
５に関して、ファンクションの範囲の第１のキャッシュ
ライン３４において、インストラクショントレース内で
カウントされた潜在的キャッシュミスの数が、棒３５に
よって示されている。シミュレーションの間に実行され
なかったプログラム部分に対しては、キャッシュライン
３６の棒の無い部分３７からわかるように、潜在的キャ
ッシュミスはカウントされない。この例における潜在的
キャッシュミス３９の最大数が、キャッシュライン３８
で可能である。一般的に、コード部分が頻繁に実行され
たり時々実行されなかったりするので、１つのファンク
ション内の潜在的キャッシュミスの分布は極めて不規則
である。
【００２０】本発明の第２部分、図６に示されている流
れ図を使って説明する。第２部分のアルゴリズムへの入
力データは、本発明の第１部分で収集されたファンクシ
ョンプロファイル４０である。このアルゴリズムにおい
て、キャッシュ利用に関するそのアクティビティーを示
す各ファンクションに対して第１の値が算出される（４
１）。ファンクションのアクティビティーは以下の数１
式によってキャッシュラインによる潜在的キャッシュミ
スの平均数を算出する。
れ図を使って説明する。第２部分のアルゴリズムへの入
力データは、本発明の第１部分で収集されたファンクシ
ョンプロファイル４０である。このアルゴリズムにおい
て、キャッシュ利用に関するそのアクティビティーを示
す各ファンクションに対して第１の値が算出される（４
１）。ファンクションのアクティビティーは以下の数１
式によってキャッシュラインによる潜在的キャッシュミ
スの平均数を算出する。
【００２１】
【数１】 ファンクションのアクティビティーを算出するとき、シ
ミュレーション中に実行されず、それ故、潜在的キャッ
シュミスがカウントされていないゼロアクティビティー
ファンクション４２もまた、検出される。ゼロアクティ
ビティーファンクション４２は、アルゴリズムの次のス
テップのための非ゼロアクティビティーファンクション
４３と分離される。非ゼロアクティビティーファンクシ
ョン４３は、ファンクションが次々連続して扱われる次
のステップの処理順序を決定する前に算出されているア
クティビティーに関してソートされる（４４）。
ミュレーション中に実行されず、それ故、潜在的キャッ
シュミスがカウントされていないゼロアクティビティー
ファンクション４２もまた、検出される。ゼロアクティ
ビティーファンクション４２は、アルゴリズムの次のス
テップのための非ゼロアクティビティーファンクション
４３と分離される。非ゼロアクティビティーファンクシ
ョン４３は、ファンクションが次々連続して扱われる次
のステップの処理順序を決定する前に算出されているア
クティビティーに関してソートされる（４４）。
【００２２】それから、ソートされた非ゼロアクティビ
ティーファンクション４３のリストから、最高のアクテ
ィビティーを有するものが選択され（４５）、キャッシ
ュスペース内のこのファンクションのそれぞれの位置の
ために、特性根ＣMissが以下の数２式に従って算出され
る。
ティーファンクション４３のリストから、最高のアクテ
ィビティーを有するものが選択され（４５）、キャッシ
ュスペース内のこのファンクションのそれぞれの位置の
ために、特性根ＣMissが以下の数２式に従って算出され
る。
【００２３】
【数２】 ＣMissが最小値になるようなキャッシュ内の位置は、処
理される現在のファンクションに適用され（４７）、ス
テップ４５、４６、４７が、全ての非ゼロアクティビテ
ィーファンクション４３が最終的にキャッシュスペース
の位置に配置されるまで（４８）、リストの次のファン
クションと置き換えられる。
理される現在のファンクションに適用され（４７）、ス
テップ４５、４６、４７が、全ての非ゼロアクティビテ
ィーファンクション４３が最終的にキャッシュスペース
の位置に配置されるまで（４８）、リストの次のファン
クションと置き換えられる。
【００２４】キャッシュスペースへの連続割当が終了し
た後、非ゼロアクティビティーファンクション４３は、
各インストラクションが単一のメモリアドレスに割り当
てられるように、キャッシュスペースからメモリスペー
スにマッピングされる（４９）。このマッピングは、メ
モリスペース内のファンクション間に割当ホールを導入
する。従って、最終ステップにおいて、ゼロアクティビ
ティーファンクション４２は、できる限り良質な、そこ
にできた割当ホールを満たすために、メモリスペースに
マッピングされる。
た後、非ゼロアクティビティーファンクション４３は、
各インストラクションが単一のメモリアドレスに割り当
てられるように、キャッシュスペースからメモリスペー
スにマッピングされる（４９）。このマッピングは、メ
モリスペース内のファンクション間に割当ホールを導入
する。従って、最終ステップにおいて、ゼロアクティビ
ティーファンクション４２は、できる限り良質な、そこ
にできた割当ホールを満たすために、メモリスペースに
マッピングされる。
【００２５】式２の使用が、キャッシュラインのプロフ
ァイル値分布の２つの変形を示している図７によって正
当化される。Ａ変形５２において、多くの潜在的キャッ
シュミス６６、６７を有するＦ１ファンクション５８お
よびＦ２ファンクション５９は、同じＡキャッシュライ
ン５４を共有しなければならない。かなり少しの潜在的
キャッシュミス６８，６９を両方とも有しているその他
のＦ３ファンクション６０およびＦ４ファンクション６
１はもう一つのＢキャッシュライン５５を共有してい
る。各ファンクションは、この次のファンクションコー
ルのキャッシュミスにつながる、最悪の場合のキャッシ
ュラインから何回も置き換えられるので、キャッシュラ
インによる最大数の可能なキャッシュミスは、キャッシ
ュラインによる少しの潜在的キャッシュミスの両方によ
って決定される。従って、Ａ変形５２において、最大数
の潜在キャッシュミスは、２倍のＡキャッシュライン５
４のＦ２ファンクション５９の潜在的キャッシュミス６
７、プラス２倍のキャッシュライン５５のＦ３ファンク
ション６０の潜在的キャッシュミス６８と算出される。
これとは逆に、Ｂ変形５３において、同じファンクショ
ンが異なった方法でキャッシュライン上に分布される。
即ち、多くの潜在的キャッシュミス７０を有するＦ１フ
ァンクション６２は、少しの潜在的キャッシュミス７１
のＦ３ファンクション６３とＡキャッシュラインＡ５６
を共有し、多くの潜在的キャッシュミス７２を有するＦ
２ファンクション６４は、少しの潜在的キャッシュミス
７３を有するＦ４ファンクション６５とＢキャッシュラ
イン５７を共有している。もしかして生じる最大数のキ
ャッシュミスはキャッシュラインによる少しの潜在的キ
ャッシュミスによって決定されるので、その合計は、２
倍のＦ３ファンクション６３の潜在的キャッシュミス７
１、プラス、２倍のＦ４ファンクション６５の潜在的キ
ャッシュミス７３となり、その結果は、Ａ変形よりも恐
らくはより低いキャッシュミスとなる。
ァイル値分布の２つの変形を示している図７によって正
当化される。Ａ変形５２において、多くの潜在的キャッ
シュミス６６、６７を有するＦ１ファンクション５８お
よびＦ２ファンクション５９は、同じＡキャッシュライ
ン５４を共有しなければならない。かなり少しの潜在的
キャッシュミス６８，６９を両方とも有しているその他
のＦ３ファンクション６０およびＦ４ファンクション６
１はもう一つのＢキャッシュライン５５を共有してい
る。各ファンクションは、この次のファンクションコー
ルのキャッシュミスにつながる、最悪の場合のキャッシ
ュラインから何回も置き換えられるので、キャッシュラ
インによる最大数の可能なキャッシュミスは、キャッシ
ュラインによる少しの潜在的キャッシュミスの両方によ
って決定される。従って、Ａ変形５２において、最大数
の潜在キャッシュミスは、２倍のＡキャッシュライン５
４のＦ２ファンクション５９の潜在的キャッシュミス６
７、プラス２倍のキャッシュライン５５のＦ３ファンク
ション６０の潜在的キャッシュミス６８と算出される。
これとは逆に、Ｂ変形５３において、同じファンクショ
ンが異なった方法でキャッシュライン上に分布される。
即ち、多くの潜在的キャッシュミス７０を有するＦ１フ
ァンクション６２は、少しの潜在的キャッシュミス７１
のＦ３ファンクション６３とＡキャッシュラインＡ５６
を共有し、多くの潜在的キャッシュミス７２を有するＦ
２ファンクション６４は、少しの潜在的キャッシュミス
７３を有するＦ４ファンクション６５とＢキャッシュラ
イン５７を共有している。もしかして生じる最大数のキ
ャッシュミスはキャッシュラインによる少しの潜在的キ
ャッシュミスによって決定されるので、その合計は、２
倍のＦ３ファンクション６３の潜在的キャッシュミス７
１、プラス、２倍のＦ４ファンクション６５の潜在的キ
ャッシュミス７３となり、その結果は、Ａ変形よりも恐
らくはより低いキャッシュミスとなる。
【００２６】結論として、大きな数の潜在的キャッシュ
ミスを有するコード部分が同じキャッシュラインを共有
することは、キャッシュミスの可能性を高めてしまうの
で、避けなければならない。代わりに、全てのファンク
ションにわたるキャッシュラインによる潜在的キャッシ
ュミスの合計が全てのキャッシュラインにほぼ匹敵する
とき、最良の結果が得られる。この性質を有するマッピ
ングは、式２を使用することにより得られる。蓄積され
たプロファイルデータは、合計が全体のキャッシュスペ
ースにおいて算出される前に、キャッシュラインによっ
て２乗され、多くの潜在的キャッシュミスは、全体の合
計で過度に加重される。特性根ＣMissは、それゆえ、そ
の最小値をキャッシュライン上の潜在的キャッシュミス
のほとんど等しい分布と仮定する。ＣMissが最小値にな
るような割当を適用することによって、キャッシュミス
の可能性は、ゆえに縮小される。
ミスを有するコード部分が同じキャッシュラインを共有
することは、キャッシュミスの可能性を高めてしまうの
で、避けなければならない。代わりに、全てのファンク
ションにわたるキャッシュラインによる潜在的キャッシ
ュミスの合計が全てのキャッシュラインにほぼ匹敵する
とき、最良の結果が得られる。この性質を有するマッピ
ングは、式２を使用することにより得られる。蓄積され
たプロファイルデータは、合計が全体のキャッシュスペ
ースにおいて算出される前に、キャッシュラインによっ
て２乗され、多くの潜在的キャッシュミスは、全体の合
計で過度に加重される。特性根ＣMissは、それゆえ、そ
の最小値をキャッシュライン上の潜在的キャッシュミス
のほとんど等しい分布と仮定する。ＣMissが最小値にな
るような割当を適用することによって、キャッシュミス
の可能性は、ゆえに縮小される。
【００２７】本発明の第２部分の結果、目的となるプロ
グラムのそれぞれのファンクションに対してスタートア
ドレスがメモリ内の配置されるべき場所に決定される。
実際のメモリ配置は、入力としてファンクションスター
トアドレスを受け取り、従って、必要な時に割当ホール
の挿入を含むプログラムレイアウトを作るリンカーによ
って遂行される。図８は、本発明の使用後に、図２から
の参考例ファンクションに対する可能なメモリレイアウ
トを示している。以前に順序Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、
Ｇ、およびＨだったファンクションは、ここではＤファ
ンクション７４、Ｈファンクション７５、Ｇファンクシ
ョン７６、Ｅファンクション７７、Ａファンクション７
８、Ｆファンクション７９、Ｂファンクション８０、及
びＣファンクション８１の順序にメモリ内で配置され
る。さらに、割当ホール８２は、意図されたスタートア
ドレスへのファンクションの所望のマッピングを達成す
るために挿入される。
グラムのそれぞれのファンクションに対してスタートア
ドレスがメモリ内の配置されるべき場所に決定される。
実際のメモリ配置は、入力としてファンクションスター
トアドレスを受け取り、従って、必要な時に割当ホール
の挿入を含むプログラムレイアウトを作るリンカーによ
って遂行される。図８は、本発明の使用後に、図２から
の参考例ファンクションに対する可能なメモリレイアウ
トを示している。以前に順序Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、
Ｇ、およびＨだったファンクションは、ここではＤファ
ンクション７４、Ｈファンクション７５、Ｇファンクシ
ョン７６、Ｅファンクション７７、Ａファンクション７
８、Ｆファンクション７９、Ｂファンクション８０、及
びＣファンクション８１の順序にメモリ内で配置され
る。さらに、割当ホール８２は、意図されたスタートア
ドレスへのファンクションの所望のマッピングを達成す
るために挿入される。
【００２８】新しいメモリレイアウトにおける目的とな
るプログラムの実行の際、しばしば実行されたコード部
分のお互いの置き換えが縮小されることによって、イン
ストラクションキャッシュミス率がかなり削減されてい
るのが確認される。
るプログラムの実行の際、しばしば実行されたコード部
分のお互いの置き換えが縮小されることによって、イン
ストラクションキャッシュミス率がかなり削減されてい
るのが確認される。
【００２９】
【発明の効果】以上説明したように、プログラムの開発
において本発明を使用することによって、キャッシュに
おけるキャッシュミスの可能性が高いコード部分の部分
的な重複がかなり防止されるので、しばしば実行される
コード部分間のインストラクションキャッシュ衝突が縮
小され、性能がかなり向上する。さらに本発明では、計
算があまり複雑ではなく、リンカーにおいて実行が簡単
であり、ハードウェアの修正を必要とすることなくキャ
ッシュ性能を向上させることができる。
において本発明を使用することによって、キャッシュに
おけるキャッシュミスの可能性が高いコード部分の部分
的な重複がかなり防止されるので、しばしば実行される
コード部分間のインストラクションキャッシュ衝突が縮
小され、性能がかなり向上する。さらに本発明では、計
算があまり複雑ではなく、リンカーにおいて実行が簡単
であり、ハードウェアの修正を必要とすることなくキャ
ッシュ性能を向上させることができる。
【図１】ＲＩＳＣプロセッサのメモリアーキテクチャを
示したブロック図である。
示したブロック図である。
【図２】典型的なプログラムおよび直接マッピングされ
たキャッシュのメモリレイアウトを示した図である。
たキャッシュのメモリレイアウトを示した図である。
【図３】潜在的キャッシュミスのプロファイルが生成さ
れる本発明の第１部分を示した流れ図である。
れる本発明の第１部分を示した流れ図である。
【図４】潜在的キャッシュミスをカウントするための案
を示す第１の例である。
を示す第１の例である。
【図５】アクセステーブルに含まれている１つのファン
クションに対する潜在的キャッシュミスのプロファイル
を示す第２の例である。
クションに対する潜在的キャッシュミスのプロファイル
を示す第２の例である。
【図６】ファンクションが連続してメモリに割り当てら
れる本発明の第２部分を示している流れ図である。
れる本発明の第２部分を示している流れ図である。
【図７】キャッシュライン上のプロファイル分布の２つ
の変形を示す図である。
の変形を示す図である。
【図８】本発明が使用された後の、典型的なプログラム
のメモリレイアウトを示している図である。
のメモリレイアウトを示している図である。
１ ＲＩＳＣプロセッサ ２ ＣＰＵコア ３ インストラクションキャッシュ ４ データキャッシュ ６ 内部インストラクションバス ７ 内部データバス ８ 外部バス １７ メモリスペース １８ キャッシュスペース １９ キャッシュラインユニット
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年５月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】その他のアプリケーションにおいて、コー
ド配置が、例えば、“Ａｃｈｉｅｖｉｎｇ Ｈｉｇｈ
Ｉｎｓｔｒｕｃｔｉｏｎ Ｃａｃｈｅ Ｐｅｒｆｏｒｍ
ａｎｃｅ ｗｉｔｈ ａｎ Ｏｐｔｉｍｉｚｉｎｇ Ｃ
ｏｍｐｉｌｅｒ” ｂｙ Ｗ．−ｍ． Ｈｗｕ ａｎｄ
Ｐ．Ｃｈａｎｇ， Ｐｒｏｃ． １６ｔｈ Ａｎｎ．
Ｉｎｔ´ｌ． Ｓｙｍｐ． Ｏｎ Ｃｏｍｐｕｔｅｒ
Ａｒｃｈｉｔｅｃｔｕｒｅ， ｐｐ． ２４２−２５
１， Ｊｕｎｅ １９８９． に記載されているよう
に、コールグラフあるいは実行頻度といった統計上の情
報を使用して基本のブロックレベルで実行される。
ド配置が、例えば、“Ａｃｈｉｅｖｉｎｇ Ｈｉｇｈ
Ｉｎｓｔｒｕｃｔｉｏｎ Ｃａｃｈｅ Ｐｅｒｆｏｒｍ
ａｎｃｅ ｗｉｔｈ ａｎ Ｏｐｔｉｍｉｚｉｎｇ Ｃ
ｏｍｐｉｌｅｒ” ｂｙ Ｗ．−ｍ． Ｈｗｕ ａｎｄ
Ｐ．Ｃｈａｎｇ， Ｐｒｏｃ． １６ｔｈ Ａｎｎ．
Ｉｎｔ´ｌ． Ｓｙｍｐ． Ｏｎ Ｃｏｍｐｕｔｅｒ
Ａｒｃｈｉｔｅｃｔｕｒｅ， ｐｐ． ２４２−２５
１， Ｊｕｎｅ １９８９． に記載されているよう
に、コールグラフあるいは実行頻度といった統計上の情
報を使用して基本のブロックレベルで実行される。
Claims (4)
- 【請求項１】 インストラクショントレースから潜在的
に生じるインストラクションキャッシュミスにおける、
アプリケーションプログラムの各ファンクションに対す
るキャッシュラインユニットによる潜在的キャッシュミ
スのプロファイルから成る情報を収集する情報収集方法
であって、 シミュレーションを介してインストラクショントレース
データを収集するステップ、 前記ファンクションがキャッシュライン境界に並べられ
ていると仮定して、前記アプリケーションプログラムの
各ファンクションに対するキャッシュラインユニットに
分割されているメモリー範囲を含む前記アプリケーショ
ンプログラムのためのファンクションテーブルを生成す
るステップ、 前記アプリケーションプログラムの一つのファンクショ
ンの実行における前記キャッシュラインユニットのそれ
ぞれへの前記インストラクショントレースに挙げられて
いる第１のアクセスのみをカウントするステップ、 新しいファンクションコールが前記アプリケーションプ
ログラム内で起こる毎に、前記キャッシュラインユニッ
トへの第１のアクセスを再びカウントするステップ、お
よび収集されたデータを、前記アプリケーションの各フ
ァンクションの各キャッシュラインユニットに対するカ
ウントされたアクセスの数を含むアクセステーブルにお
いて前記アプリケーションプログラムの各ファンクショ
ンに対するキャッシュラインユニット当たりの潜在的キ
ャッシュミスのプロファイルの形に配置するステップ、 を有していることを特徴とする情報収集方法。 - 【請求項２】 メモリー内のアプリケーションプログラ
ムの複数のファンクションを再配置する方法であって、
新しいスタートアドレスが潜在的キャッシュミスのプロ
ファイルを使用している各ファンクションに対して連続
して決定される再配置方法において、 連続割り当ての順序を決定する潜在的キャッシュミスの
前記プロファイルによる前記ファンクションをソートす
るステップ、 前記アプリケーションプログラムの既に割り当てられた
ファンクションについての潜在的キャッシュミスの前記
プロファイルを考慮する時、キャッシュスペースに及ぶ
潜在的キャッシュミスのプロファイルを最も均等な分布
に導くキャッシュスペース内の位置を前記ファンクショ
ンの割り当てられるべき次のものに合わせるステップ、 前記アプリケーションプログラムの全てのファンクショ
ンが前記キャッシュスペースに割り当てられるまで最終
ステップを繰り返すステップ、 メモリースペースに前記キャッシュスペースから前記フ
ァンクションをマッピングして割り当てホールを導入す
るステップ、および前記アプリケーションプログラムの
各ファンクションが、最終ステップにおいてこのファン
クションに対して決定されたメモリーアドレスに割り当
てられるように、前記割り当て穴を挿入しながら、最終
ステップで決定された順序で前記ファンクションをリン
クするステップ、 を有することを特徴とする再配置方法。 - 【請求項３】 アプリケーションプログラム内のインス
トラクションキャッシュミスを削減するインストラクシ
ョンキャッシュミス率削減方法において、前記アプリケ
ーションプログラムのファンクションが、請求項１記載
の情報収集方法によるインストラクショントレースから
引き出された潜在的キャッシュミスのプロファイルを使
用する請求項２記載の再配置方法によって再配置される
ことを特徴とするインストラクションキャッシュミス率
削減方法。 - 【請求項４】 アプリケーションプログラムのインスト
ラクションキャッシュミス率を削減するインストラクシ
ョンキャッシュミス率削減方法において、 潜在的キャッシュミスのプロファイルを、元来のファン
クションレイアウトおよびキャッシュパラメータを考慮
してインストラクショントレースから引き出すこと、 アプリケーションプログラムのファンクションを、潜在
的なキャッシュミスのプロファイルによってソートする
こと、 その後にファンクションを、既に割り当てられたファン
クションに対するキャッシュスペース上の潜在的キャッ
シュミスのプロファイルのほとんど同じ分布を達成する
ためにキャッシュスペースに連続して割り当てること、 その後、全てのファンクションをキャッシュスペースか
ら割当ホールに導くメモリスペースにマッピングするこ
と、および割当ホールを必要な場所に挿入する一方で、
ファンクションを決められた順序でリンクすること、 を含むことを特徴とするインストラクションキャッシュ
ミス率削減方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8273222A JPH10124327A (ja) | 1996-10-16 | 1996-10-16 | インストラクションキャッシュミス率削減方法 |
| US08/951,744 US6002875A (en) | 1996-10-16 | 1997-10-16 | Method for the reduction of instruction cache miss rate using optimization data from trace data profiles |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8273222A JPH10124327A (ja) | 1996-10-16 | 1996-10-16 | インストラクションキャッシュミス率削減方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10124327A true JPH10124327A (ja) | 1998-05-15 |
Family
ID=17524819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8273222A Pending JPH10124327A (ja) | 1996-10-16 | 1996-10-16 | インストラクションキャッシュミス率削減方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6002875A (ja) |
| JP (1) | JPH10124327A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000038054A1 (fr) * | 1998-12-22 | 2000-06-29 | Fujitsu Limited | Appareil et procede de generation d'objet d'optimisation |
| JP2006079338A (ja) * | 2004-09-09 | 2006-03-23 | Fujitsu Ltd | プログラムセクションレイアウト方法およびレイアウト処理プログラム |
| US7148909B2 (en) | 1998-05-27 | 2006-12-12 | Canon Kabushiki Kaisha | Image display system capable of displaying and scaling images on plurality of image sources and display control method therefor |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3141836B2 (ja) * | 1998-01-26 | 2001-03-07 | 日本電気株式会社 | 言語処理方法、言語処理装置及び言語処理プログラムを記録した記憶媒体 |
| US6321375B1 (en) * | 1998-05-14 | 2001-11-20 | International Business Machines Corporation | Method and apparatus for determining most recently used method |
| US6604067B1 (en) * | 1999-08-20 | 2003-08-05 | Hewlett-Packard Development Company, L.P. | Rapid design of memory systems using dilation modeling |
| JP2001166948A (ja) * | 1999-12-07 | 2001-06-22 | Nec Corp | プログラム変換方法、プログラム変換装置及びプログラム変換プログラムを記憶した記憶媒体 |
| EP1330715B1 (en) * | 2000-10-26 | 2008-01-02 | Matsushita Electric Industrial Co., Ltd. | Storing device, storing control method and program |
| US7152028B2 (en) * | 2001-12-13 | 2006-12-19 | Texas Instruments Incorporated | Software development tool with embedded cache analysis |
| US7124276B2 (en) * | 2003-04-14 | 2006-10-17 | Broadcom Corporation | Optimizing cache efficiency within application software |
| KR20070008548A (ko) * | 2004-01-21 | 2007-01-17 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 부트-업 속도를 증가시키는 방법 |
| US7366871B2 (en) | 2004-11-18 | 2008-04-29 | Sun Microsystems, Inc. | Apparatus and method for determining stack distance including spatial locality of running software for estimating cache miss rates based upon contents of a hash table |
| US7373480B2 (en) * | 2004-11-18 | 2008-05-13 | Sun Microsystems, Inc. | Apparatus and method for determining stack distance of running software for estimating cache miss rates based upon contents of a hash table |
| US7472218B2 (en) * | 2006-09-08 | 2008-12-30 | International Business Machines Corporation | Assisted trace facility to improve CPU cache performance |
| US8806461B2 (en) * | 2007-06-21 | 2014-08-12 | Microsoft Corporation | Using memory usage to pinpoint sub-optimal code for gaming systems |
| US8122439B2 (en) * | 2007-08-09 | 2012-02-21 | International Business Machines Corporation | Method and computer program product for dynamically and precisely discovering deliquent memory operations |
| US8352703B2 (en) * | 2008-02-20 | 2013-01-08 | Infineon Technologies Ag | Address mapping of program code and data in memory |
| WO2018158846A1 (ja) * | 2017-02-28 | 2018-09-07 | 三菱電機株式会社 | シミュレーション装置、シミュレーション方法およびシミュレーションプログラム |
| JP6981087B2 (ja) * | 2017-08-03 | 2021-12-15 | 富士通株式会社 | 情報処理装置、方法、及びプログラム |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5121492A (en) * | 1987-03-02 | 1992-06-09 | Meridian Data, Inc. | System for simulating access times of a CD ROM on a hard disk by slowing the operation of the hard disk |
| US5325525A (en) * | 1991-04-04 | 1994-06-28 | Hewlett-Packard Company | Method of automatically controlling the allocation of resources of a parallel processor computer system by calculating a minimum execution time of a task and scheduling subtasks against resources to execute the task in the minimum time |
| US5581778A (en) * | 1992-08-05 | 1996-12-03 | David Sarnoff Researach Center | Advanced massively parallel computer using a field of the instruction to selectively enable the profiling counter to increase its value in response to the system clock |
| JP3417984B2 (ja) * | 1993-09-10 | 2003-06-16 | 株式会社日立製作所 | キャッシュ競合削減コンパイル方法 |
| US5446876A (en) * | 1994-04-15 | 1995-08-29 | International Business Machines Corporation | Hardware mechanism for instruction/data address tracing |
| EP0689141A3 (en) * | 1994-06-20 | 1997-10-15 | At & T Corp | Disruption-based hardware support for system performance profiling |
| US5774724A (en) * | 1995-11-20 | 1998-06-30 | International Business Machines Coporation | System and method for acquiring high granularity performance data in a computer system |
| US5809450A (en) * | 1997-11-26 | 1998-09-15 | Digital Equipment Corporation | Method for estimating statistics of properties of instructions processed by a processor pipeline |
-
1996
- 1996-10-16 JP JP8273222A patent/JPH10124327A/ja active Pending
-
1997
- 1997-10-16 US US08/951,744 patent/US6002875A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7148909B2 (en) | 1998-05-27 | 2006-12-12 | Canon Kabushiki Kaisha | Image display system capable of displaying and scaling images on plurality of image sources and display control method therefor |
| WO2000038054A1 (fr) * | 1998-12-22 | 2000-06-29 | Fujitsu Limited | Appareil et procede de generation d'objet d'optimisation |
| JP2006079338A (ja) * | 2004-09-09 | 2006-03-23 | Fujitsu Ltd | プログラムセクションレイアウト方法およびレイアウト処理プログラム |
| JP4592367B2 (ja) * | 2004-09-09 | 2010-12-01 | 富士通セミコンダクター株式会社 | プログラムセクションレイアウト方法およびレイアウト処理プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
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