JPH10123569A

JPH10123569A - 液晶パネル用基板、液晶パネル、電子機器及び投射型表示装置

Info

Publication number: JPH10123569A
Application number: JP27938796A
Authority: JP
Inventors: Taku Yamazaki; 卓山崎; Hideaki Oka; 秀明岡
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1996-10-22
Filing date: 1996-10-22
Publication date: 1998-05-15
Anticipated expiration: 2016-10-22
Also published as: JP3803436B2

Abstract

(57)【要約】【課題】半導体を基板とする反射型液晶パネルにおい
ては、デバイスサイズの縮小に応じて各画素のサイズも
小さくなるため、保持容量の一方の端子を定電位に固定
させるための定電位を各保持容量に供給するための配線
のレイアウトおよびコンタクトホールの形成位置の確保
が極めて困難である。【解決手段】反射電極となる画素電極（１４）の下方
の半導体基板表面にゲート線（４）方向に沿って連続し
保持容量の一方の端子となる比較的濃度の高い半導体領
域（８）を形成し、この半導体領域の上方に絶縁膜を介
して前記保持容量の他方の端子となる導電層（９ａ）を
各画素毎に形成し、前記導電層は画素電極をスイッチン
グするＭＯＳＦＥＴのドレイン領域に電気的に接続させ
るとともに、上記半導体領域は画素領域の外側において
定電位を与える配線層（７０）に電気的に接続させて電
位を固定するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶パネルさらに
は反射型液晶パネルに関し、特に半導体基板上に形成さ
れた絶縁ゲート型電界効果トランジスタ（以下、ＭＯＳ
ＦＥＴという）によって画素電極をスイッチングするア
クティブマトリックス型液晶パネルに利用して好適な技
術に関する。

【０００２】

【従来の技術】従来、投射型表示装置のライトバルブに
用いられる反射型アクティブマトリックス液晶パネルと
しては、ガラス基板上にアモルファスシリコンを用いた
ＴＦＴアレーを形成した構造の液晶パネルが実用化され
ている。

【０００３】

【発明が解決しようとする課題】上記ＴＦＴを用いたア
クティブマトリックス液晶パネルはデバイスサイズが比
較的大きいため、例えばこれをライトバルブとして組み
込んだビデオプロジェクタのような投射型表示装置にあ
っては、装置全体が大型化してしまうという不具合があ
る。また、透過型液晶パネルの場合は、各画素に設けら
れたＴＦＴの領域が光を透過させる画素の透過領域とな
らないため、パネルの解像度がＸＧＡ，ＥＷＳと上がる
につれ、開口率が小さくなるという致命的な欠陥を有し
ている。

【０００４】そこで、透過型アクティブマトリックス液
晶パネルに比べてサイズが小さい液晶パネルとして、半
導体基板上に形成されたＭＯＳＦＥＴアレーで反射電極
となる画素電極をスイッチングするようにした反射型ア
クティブマトリックス液晶パネルがある。

【０００５】しかしながら半導体を基板とする液晶パネ
ルにおいては、デバイスサイズの縮小に応じて各画素の
サイズも小さくなるため、画素電極のみでは液晶の駆動
に必要な電圧を保持するのに充分な容量（１００ｆＦ程
度が必要）が得られないという欠点がある。そこで、本
発明者は、ゲート絶縁膜を誘電体とする保持容量を各画
素に作り込む方法を検討した。

【０００６】しかし、保持容量の一方の端子は定電位に
固定されることが望ましいが、そのような定電位を各保
持容量に供給するための配線のレイアウトおよびコンタ
クトホールの形成位置の確保が極めて困難であることを
見い出した。即ち、各画素ごとに保持容量の一方の端子
に定電位を与えるコンタクトホールを設けると、その分
保持容量を構成する電極が小さくなってしまい、容量値
も低下してしまうという不都合がある。

【０００７】また、半導体を基板とする反射型液晶パネ
ルにおいては、画素スイッチング用ＭＯＳＦＥＴがいわ
ゆるウェル領域に形成されることとなるが、反射型液晶
パネルはチップサイズが２０ｍｍ□前後と大きいため、
ウェル領域の電位が安定していないと、画素中央付近の
ＭＯＳＦＥＴの動作が安定しないおそれがあることが明
らかになった。この場合、ウェルの電位を、複数のマト
リックス状に配置される画素領域の外側で所定の電圧に
固定する方法も考えられるが、画素領域の中央の画素の
ＭＯＳＦＥＴまでは比較的距離が遠くなるため、中央で
はウェル電位が変動し易く基板効果によってしきい値電
圧が変動するという問題点がある。

【０００８】この発明の目的は、半導体を基板とする反
射型液晶パネルにおいて、小さな面積でも充分な保持容
量が得られ、これによって素子の縮小化が可能となると
ともに、画素毎に保持容量の一方の端子に定電位を供給
する配線のレイアウトが不要となるような保持容量の構
成技術を提供することにある。

【０００９】この発明の他の目的は、半導体を基板とす
る反射型液晶パネルにおいて、画素領域の中央のＦＥＴ
のウェル電位を、定電位を供給するための配線を設ける
ことなく安定させ、ＦＥＴの特性の変動を防止できるよ
うな技術を提供することにある。

【００１０】この発明の他の目的は、プロセスの工程数
を増加させることなく必要な保持容量が得られるように
した技術を提供することにある。

【００１１】

【課題を解決するための手段】この発明は、上記目的を
達成するため、反射電極となる画素電極の下方の半導体
基板表面にゲート線方向に沿って連続し保持容量の一方
の端子となる比較的濃度の高い半導体領域を形成し、こ
の半導体領域の上方に絶縁膜を介して前記保持容量の他
方の端子となる導電層を各画素毎に形成し、前記導電層
は画素電極に電圧を印加するＭＯＳＦＥＴのドレイン領
域に電気的に接続させるとともに、上記半導体領域は画
素領域の外側において定電位を与える配線層に電気的に
接続させて電位を固定するようにした。

【００１２】ＭＯＳＦＥＴを使用した反射型液晶パネル
においては、画素電極下にＦＥＴが形成されない余白エ
リアが生じるのでそこに保持容量を形成することによ
り、比較的小さな面積で大きな容量を得ることができ、
これによって、素子の縮小化が可能となるとともに、ゲ
ート線方向に沿って連続し保持容量の一方の端子となる
比較的濃度の高い半導体領域を形成することにより、保
持容量の一方の端子に定電位を供給するための配線のレ
イアウトが不要となり、そのような配線を形成する工程
も不要となってプロセスを簡略化することができる。ま
た、各画素ごとにウェル電位を与えるコンタクトホール
を設ける必要がないため、コンタクトホールを設けるこ
とによる保持容量の低下も回避することができるととも
に、画素領域のすべてのＦＥＴのウェル電位を、定電位
を供給するための配線を設けることなく安定させ、ＦＥ
Ｔの特性の変動を防止できるようになる。

【００１３】なお、上記保持容量を構成する絶縁膜はＭ
ＯＳＦＥＴのゲート電極とチャネル領域との間に設けら
れるゲート絶縁膜と同時に形成される絶縁膜を、また上
記保持容量の他方の端子を構成する導電層はＭＯＳＦＥ
Ｔのゲート電極と同時に形成される導電層を、それぞれ
用いるようにすると良い。

【００１４】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１５】図１および図３は、本発明を適用した反射
型液晶パネルの反射電極側基板の第１の実施例を示す。
なお、図１および図３にはマトリックス状に配置されて
いる画素のうち一画素部分の断面図と平面レイアウトを
示す。図１（ａ）は図３におけるＩ−Ｉ線に沿った断面
を示す。図１（ｂ）は同じく図３におけるII−II線に沿
った断面を示す。

【００１６】図１において、１は単結晶シリコンのよう
なＰ型半導体基板（Ｎ型半導体基板（Ｎ--）でもよ
い）、２はこの半導体基板１の表面に形成されたＰ型ウ
ェル領域、３は半導体基板１の表面に形成された素子分
離用のフィールド酸化膜（いわゆるＬＯＣＯＳ）であ
る。上記ウェル領域２は、特に限定されないが、例えば
７６８×１０２４のようなマトリックス状に画素が配置
されてなる画素領域の共通ウェル領域として形成され、
図５に示されているようなデータ線駆動回路２１やゲー
ト線駆動回路２２、入力回路２３、タイミング制御回路
２４等の周辺回路を構成する素子が形成される部分のウ
ェル領域とは分離して形成されている。上記フィールド
酸化膜３は選択熱酸化によって５０００〜７０００オン
グストロームのような厚さに形成される。

【００１７】上記フィールド酸化膜３には一画素ごとに
２つの開口部が形成され、一方の開口部の内側中央にゲ
ート酸化膜（絶縁膜）４ｂを介してポリシリコンあるい
はメタルシリサイド等からなるゲート電極４ａが形成さ
れ、このゲート電極４ａの両側の基板表面には高不純物
濃度のＮ型不純物導入層（以下、ドーピング層という）
からなるソース、ドレイン領域５ａ，５ｂが形成され、
ＭＯＳＦＥＴが構成されている。ゲート電極４ａは走査
線方向（画素行方向）に延在されて、ゲート線４を構成
する。

【００１８】また、上記フィールド酸化膜３に形成され
た他方の開口部の内側の基板表面にはＰ型ドーピング領
域８が形成されているとともに、このＰ型ドーピング領
域８の表面には絶縁膜９ｂを介してポリシリコンあるい
はメタルシリサイド等からなる電極９ａが形成され、こ
の電極９ａと上記Ｐ型ドーピング領域８との間に絶縁膜
容量が構成されている。上記電極９ａは前記ＭＯＳＦＥ
Ｔのゲート電極４ａとなるポリシリコンあるいはメタル
シリサイド層と同一工程にて、また電極９ａの下の絶縁
膜９ｂはゲート絶縁膜４ｂとなる絶縁膜と同一工程にて
それぞれ形成することができる。

【００１９】上記絶縁膜４ｂ，９ｂは熱酸化によって上
記開口部の内側半導体基板表面に４００〜８００オング
ストロームのような厚さに形成される。上記電極４ａ，
９ａは、ポリシリコン層を１０００〜２０００オングス
トロームのような厚さに形成しその上にＭｏあるいはＷ
のような高融点金属のシリサイド層を１０００〜３００
０オングストロームのような厚さに形成した構造とされ
ている。ソース、ドレイン領域５ａ，５ｂは、上記ゲー
ト電極４ａをマスクとしてその両側の基板表面にＮ型不
純物をイオン打ち込みで注入することで自己整合的に形
成される。

【００２０】また、上記Ｐ型ドーピング領域８は、例え
ば、専用のイオン打込みと熱処理によるドーピング処理
で形成され、ゲート電極を形成する前にイオン注入法で
形成するとよい。つまり、絶縁膜９ｂ形成後にウェルと
同極性の不純物を注入し、ウェルの表面はウェルよりも
高不純物濃度として低抵抗化して形成する。上記ウェル
領域２の好ましい不純物濃度は１×１０¹⁷／ｃｍ³以下
で、１×１０¹⁶〜５×１０¹⁶／ｃｍ³程度が望ましい。
ソース、ドレイン領域５ａ，５ｂの好ましい表面不純物
濃度は１×１０²⁰〜３×１０²⁰／ｃｍ³、Ｐ型ドーピン
グ領域８の好ましい表面不純物濃度は１×１０¹⁸〜５×
１０¹⁹／ｃｍ³であるが、保持容量を構成する絶縁膜の
信頼性及び耐圧の観点から１×１０¹⁸〜１×１０¹⁹／ｃ
ｍ³が特に好ましい。

【００２１】上記電極４ａおよび９ａからフィールド酸
化膜３上にかけては第１の層間絶縁膜６が形成され、こ
の絶縁膜６上にはアルミニウムを主体とするメタル層か
らなるデータ線７（図３参照）およびこのデータ線から
突出するように形成されたソース電極７ａおよび補助結
合配線１０が設けられており、ソース電極７ａは絶縁膜
６に形成されたコンタクトホール６ａにてソース領域５
ａに、また補助結合配線１０の一端は絶縁膜６に形成さ
れたコンタクトホール６ｂにてドレイン領域５ｂに電気
的に接続されている。

【００２２】上記絶縁膜６は、例えばＨＴＯ膜（高温Ｃ
ＶＤ法により形成される酸化シリコン膜）を１０００オ
ングストローム程度堆積した上に、ＢＰＳＧ膜（ボロン
およびリンを含むシリケートガラス膜）を８０００〜１
００００オングストロームのような厚さに堆積して形成
される。ソース電極７ａおよび補助結合配線１０を構成
するメタル層は、例えば下層からＴｉ／ＴｉＮ／Ａｌ／
ＴｉＮの４層構造とされる。各層は、下層のＴｉが１０
０〜６００オングストローム、ＴｉＮが１０００オング
ストローム程度、Ａｌが４０００〜１００００オングス
トローム、上層のＴｉＮが３００〜６００オングストロ
ームのような厚さとされる。

【００２３】上記ソース電極７ａおよび補助結合配線１
０から層間絶縁膜６上にかけては第２の層間絶縁膜１１
が形成され、この第２層間絶縁膜１１上にはアルミニウ
ムを主体とする二層目のメタル層１２からなる遮光膜が
形成されている。この遮光膜を構成する二層目のメタル
層１２は、後述するように画素領域の周囲に形成される
駆動回路等の周辺回路において素子間の接続用配線を構
成するメタル層として形成されるものである。従って、
この遮光膜（１２）のみを形成するために工程を追加す
る必要がなく、プロセスが簡略化される。また、上記遮
光膜（１２）は、上記補助結合配線１０に対応する位置
に、後述の画素電極とＭＯＳＦＥＴを電気的に接続する
ための柱状の接続プラグ１５を貫通させるための開口部
１２ａが形成され、それ以外は画素領域全面を覆うよう
に形成される。すなわち、図３に示されている平面図に
おいては、符号１２ａが付されている矩形状の枠が上記
開口部を表しており、この開口部１２ａの外側がすべて
遮光膜（１２）となっている。これによって、図１の上
方から入射する光をほぼ完全に遮断して画素スイッチン
グ用ＭＯＳＦＥＴのチャネル領域およびウェル領域を光
が通過してリーク電流が流れるのを防止することができ
る。

【００２４】上記第２層間絶縁膜１１は、例えばＴＥＯ
Ｓ（テトラエチルオルソシリケート）を材料としプラズ
マＣＶＤ法により形成される酸化シリコン膜（以下、Ｔ
ＥＯＳ膜と称する）を３０００〜６０００オングストロ
ーム程度堆積した上に、ＳＯＧ膜（スピン・オン・ガラ
ス膜）を堆積し、それをエッチバックで削ってからさら
にその上に第２のＴＥＯＳ膜を２０００〜５０００オン
グストローム程度の厚さに堆積して形成される。遮光膜
を構成する二層目のメタル層１２は、上記一層目のメタ
ル層（７）と同じものでよく、例えば下層からＴｉ／Ｔ
ｉＮ／Ａｌ／ＴｉＮの４層構造とされる。各層は、最下
層のＴｉが１００〜６００オングストローム、その上の
ＴｉＮが１０００オングストローム程度、Ａｌが４００
０〜１００００オングストローム、最上層のＴｉＮが３
００〜６００オングストロームのような厚さとされる。

【００２５】この実施例においては、上記遮光膜（１
２）の上に第３層間絶縁膜１３が形成され、この第３層
間絶縁膜１３の上に図３に示されているように、ほぼ１
画素に対応した矩形状の反射電極としての画素電極１４
が形成されている。そして、上記遮光膜（１２）に設け
られた開口部１２ａに対応してその内側に位置するよう
に、上記第３層間絶縁膜１３および第２層間絶縁膜１１
を貫通するコンタクトホール１６が設けられており、こ
のコンタクトホール１６内に上記補助結合配線１０と上
記画素電極１４とを電気的に接続するタングステン等の
高融点金属からなる柱状の接続プラグ１５が充填されて
いる。さらに、上記画素電極１４の上には、パシベーシ
ョン膜１７が全面的に形成されている。

【００２６】上記画素電極１４は、特に限定されない
が、接続プラグ１５を構成するタングステン等をＣＶＤ
法により被着した後、タングステンと第３層間絶縁膜１
３をＣＭＰ（化学的機械研磨）法で削って平坦化してか
ら、例えば低温スパッタ法によりアルミニウム層を３０
０〜５０００オングストロームのような厚さに形成し、
パターニングにより一辺が１５〜２０μｍ程度の正方形
のような形状とされる。なお、上記接続プラグ１５の形
成方法としては、ＣＭＰ法で第３層間絶縁膜を平坦化し
てから、コンタクトホールを開口し、その中にタングス
テンを被着して形成する方法もある。上記パシベーショ
ン膜１７としては、画素領域部においては５００〜２０
００オングストロームのような厚さの酸化シリコン膜が
用いられ、周辺回路部およびシール部、スクライブ部に
は２０００〜１００００オングストロームのような厚さ
の窒化シリコン膜が用いられる。

【００２７】また、画素領域部を覆うパシベーション膜
１７として酸化シリコン膜を使用することにより、膜厚
のばらつきによって反射率が大きく変化したり、光の波
長によって反射率が大きく変動する現象を抑えることが
できる。さらに、周辺回路部特に液晶が封入された領域
よりも外側（シール部材よりも外側）を覆うパシベーシ
ョン膜１７として酸化シリコン膜に比べて保護膜として
優れた窒化シリコン膜を使用あるいは酸化シリコン膜の
上に窒化シリコン膜を形成した二層構造の保護膜とする
ことにより信頼性を更に向上させることができる。な
お、パシベーション膜１７上には、液晶パネルを構成す
る際に配向膜が全面に形成され、ラビング処理される。

【００２８】図３は図１に示されている反射側の液晶パ
ネル基板の平面レイアウトである。同図に示されている
ように、この実施例では、データ線７とゲート線４とが
互いに交差するように形成され、図３のハッチングＨで
示す箇所のゲート線４の下に画素スイッチング用ＭＯＳ
ＦＥＴのチャネル領域が設けられ、ゲート線４がゲート
電極４ａを兼ねるように構成されているとともに、上記
チャネル領域５ｃの両側（図３では上下）にソース、ド
レイン領域５ａ、５ｂが形成されている。また、データ
線に接続されるソース電極７ａは、図３の縦方向に沿っ
て延設されたデータ線７から突出するように形成され
て、コンタクトホールを介してＭＯＳＦＥＴのソース領
域５ａに接続されている。

【００２９】また、保持容量の一方の端子を構成するＰ
型ドーピング領域８はゲート線４と平行な方向に隣接す
る画素のＰ型ドーピング領域と連続するように形成され
ている。そして、画素領域の外側に配設された電源ライ
ン７０にコンタクトホール７１にて接続され、０Ｖのよ
うな所定の電圧Ｖssが印加されるように構成されてい
る。これによって、保持容量の一方の電極の電位を安定
させ、画素電極の所望しない電位の変動を防止すること
ができる。また、ＭＯＳＦＥＴの近傍にＰ型ドーピング
領域８を設け、Ｐウェルの電位も同時に固定しているた
め、ＭＯＳＦＥＴの基板電位を安定させバックゲート効
果によるしきい値電圧の変動を防ぐことができる。

【００３０】図示しないが、上記電源ライン７０は、画
素領域の外側に設けられる周辺回路のＰ型ウェル領域に
ウェル電位として所定の電圧Ｖssを供給するラインとし
ても使用されている。上記電源ライン７０は上記データ
線７と同一の一層目のメタル層によって構成されてい
る。画素電極１４は各々矩形状をなし、隣接する画素電
極１４とは例えば１μｍのような間隔をおいて互い近接
して設けられており、画素電極間のすき間から漏れる光
の量を極力減らすように構成されている。また、図で
は、画素電極の中心とコンタクトホール１６の中心とが
ずれているが、両者の中心をほぼ一致させる又は重ねる
方が、隣接する画素電極の隙間から入った光がコンタク
トホールに到達するまでの距離が画素電極端部からほぼ
均一になり、光漏れの量を減らす上では好ましい。

【００３１】なお、上記実施例では、画素スイッチング
用ＭＯＳＦＥＴをＮチャネル型とし、保持容量の一方の
電極となる半導体領域（８）をＰ型ドーピング層とした
場合について説明したが、ウェル領域をＮ型とし、画素
スイッチング用ＭＯＳＦＥＴをＰチャネル型とし、保持
容量の一方の電極となる半導体領域をＮ型ドーピング層
とすることも可能である。その場合、保持容量の一方の
電極となるＮ型ドーピング層には、Ｎ型ウェル領域に印
加されるのと同様な定電位を印加するように構成するの
が望ましい。

【００３２】さらに、画素スイッチング用のＭＯＳＦＥ
Ｔのゲート電極４ａには、１５Ｖのような大きな電圧が
印加されるのに対し、周辺回路は５Ｖのような小さな電
圧で駆動されるため、周辺回路を構成するＦＥＴのゲー
ト絶縁膜を画素スイッチング用ＦＥＴのゲート絶縁膜よ
りも薄く形成してＦＥＴの特性を向上させ周辺回路の動
作速度を高めるという技術が考えられる。このような技
術を適用した場合、ゲート絶縁膜の耐圧から、周辺回路
を構成するＦＥＴのゲート絶縁膜の厚みを画素スイッチ
ング用ＦＥＴのゲート絶縁膜の厚みの約３分の１〜５分
の１（例えば８０〜２００オングストローム）にするこ
とができる。

【００３３】ところで、第１の実施例においては、保持
容量の電極間に印加される電圧は、図７に示すように、
データ線に印加される画像信号電圧Ｖｄと画像信号の中
心電位Ｖｃとの差の約５Ｖ（図６の液晶パネルの対向基
板３５に設けられる対向電極３３に印加されるＬＣコモ
ン電位ＬＣ−ＣＯＭはＶｃよりΔＶだけシフトされてい
るが、実際に画素電極に印加される電圧もΔＶシフトし
たＶｄ−ΔＶとなる）にすぎない。そこで、第１の実施
例においては、保持容量の一方の電極９ａを構成するポ
リシリコンあるいはメタルシリサイド層直下の絶縁膜９
ｂを、画素スイッチング用ＦＥＴのゲート絶縁膜でなく
周辺回路を構成するＦＥＴのゲート絶縁膜と同時に形成
することで、上記実施例に比べて保持容量の絶縁膜厚を
３分の１〜５分の１にすることができ、これによって容
量値を３〜５倍にすることもできる。この場合、保持容
量の一方の端子を構成するドーピング領域８は、ウェル
と逆極性（Ｐ型ウェルの場合はＮ型）にし、画素領域の
周辺部でＶｃもしくはＬＣ−ＣＯＭ近傍の電位に接続
し、ウェル電位（例えばＰ型ウェルはＶｓｓ）とは異な
る電位にする必要がある。なお、図７において、ＶG は
ゲート線４に印加される電圧であり、期間ｔH1は画素の
ＭＯＳＦＥＴを導通させる選択期間（走査期間）であっ
て、その以外の期間は画素のＭＯＳＦＥＴを非導通とす
る非選択期間である。

【００３４】また、上記保持容量の一方の電極９ａを、
画素スイッチング用ＦＥＴのゲート電極を構成するポリ
シリコンあるいはメタルシリサイド層でなく、周辺回路
を構成するＭＯＳＦＥＴのゲート電極を構成するポリシ
リコンあるいはメタルシリサイド層で構成するようにし
ても良い。

【００３５】図１（ｂ）は本発明の一実施例の画素領域
の周辺部の断面（図３II-II）を示す。画素領域の走査
方向（画素行方向）に伸びたドーピング領域８を所定の
電位（Ｖｓｓ）に接続する構成を示している。８０は周
辺回路のＭＯＳＦＥＴのソース・ドレイン領域と同一工
程で形成したＰ型コンタクト領域であり、ゲート電極形
成前に形成したドーピング領域８に対して、ゲート電極
形成後に同極性の不純物をイオン注入して形成される。
コンタクト領域８０は、コンタクトホール７１を介して
配線７０に接続され、定電圧Ｖｓｓが印加される。な
お、このコンタクト領域８０上も三層目のメタル層から
なる遮光膜１４’によって遮光される。なお、画素領域
からその外側の周辺領域へ至る領域においては、二層目
メタル層１２’は、遮光膜や周辺回路素子間を接続する
配線層として機能する。

【００３６】図２は、画素領域の外側に駆動回路等の周
辺回路を構成するＣＭＯＳ回路素子の実施例の断面図を
示す。なお、図２において図１と同一符号が付されてい
る箇所は、同一工程で形成されるメタル層、絶縁膜およ
び半導体領域を示す。

【００３７】図２において、４ａ，４ａ’は周辺回路
（ＣＭＯＳ回路）を構成するＮチャネルＭＯＳＦＥＴ，
ＰチャネルＭＯＳＦＥＴのゲート電極、５ａ（５ｂ），
５ａ’（５ｂ’）はそのソース（ドレイン）領域となる
Ｎ型ドーピング領域，Ｐ型ドーピング領域、５ｃ，５
ｃ’はそれぞれチャネル領域である。図１の保持容量の
一方の電極を構成するＰ型ドーピング領域８に対して定
電位を供給するコンタクト領域８０は、上記Ｐチャネル
ＭＯＳＦＥＴのソース（ドレイン）領域となるＰ型ドー
ピング領域５ａ’（５ｂ’）と同一工程で形成される。
２７ａ，２７ｃは一層目のメタル層で構成され電源電圧
（０Ｖ，５Ｖ又は１５Ｖ）に接続されたソース、２７ｂ
は一層目のメタル層で構成されたドレイン電極である。
３２ａは二層目のメタル層からなる配線層であり、周辺
回路を構成する素子間を接続する配線として使用され
る。３２ｂも二層目のメタル層からなる電源配線層であ
るが、遮光膜としても機能している。遮光膜３２ｂは、
ＶｃやＬＣ−ＣＯＭあるいは電源電圧０Ｖ等の一定電位
のいずれに接続されてもよく、あるいは不定の電位であ
っても良い。１４’は三層目のメタル層であり、周辺回
路部ではこの三層目のメタル層が遮光膜として用いられ
ており、周辺回路を構成する半導体領域に光が通過して
キャリアが発生し、半導体領域での電位が不安定になる
のを防止する。つまり、周辺回路でも二層目と三層目の
メタル層によって遮光がなされる。

【００３８】前述したように、周辺回路部のパシベーシ
ョン膜１７は、画素領域のパシベーション膜を構成する
酸化シリコン膜よりも保護膜として優れた窒化シリコン
膜あるいは酸化シリコン膜の上に窒化シリコン膜を形成
した二層構造の保護膜としてもよい。また、特に制限さ
れないが、この実施例の周辺回路を構成するＭＯＳＦＥ
Ｔのソース・ドレイン領域は自己整合技術で形成しても
良い。さらに、いずれのＭＯＳＦＥＴのソース・ドレイ
ン領域もＬＤＤ（ライトリー・ドープト・ドレイン）構
造あるいはＤＤＤ（ダブル・ドープト・ドレイン）構造
とするようにしても良い。なお、画素スイッチング用Ｆ
ＥＴは大きな電圧で駆動されること、リーク電流を防止
しなければならないことを考慮して、オフセット（ゲー
ト電極とソース・ドレイン領域間に距離を持たせた構
造）とするとよい。

【００３９】図４は、反射電極側基板の端部の構造とし
て好適な実施例を示す。図４において図１，図２と同一
符号が付されている箇所は、同一工程で形成される層お
よび半導体領域を示す。

【００４０】図４に示されているように、層間絶縁膜と
メタル層の積層体の端部およびその側壁は、画素領域お
よび周辺回路を覆う酸化シリコン膜からなるパシベーシ
ョン膜１７の上に窒化シリコン膜１８を形成した積層保
護構造とされている。これによって端部から水等が進入
しにくくなって耐久性が向上するとともに、端部が補強
されるため歩留まりが向上する。また、この実施例では
液晶を封止するためのシール材３６を完全に平坦化され
た上記積層保護構造部の上に設けている。これによっ
て、層間絶縁膜やメタル層の有無による厚みのばらつき
に関わらず、対向基板との間隔を一定にすることが可能
となる。また、上記構造によれば、画素電極をなす反射
電極上の保護膜を酸化シリコン膜単層にできるため、反
射率の低下や反射率が波長により異なる波長依存性を低
減することができる。

【００４１】図４に示されているように、この実施例で
は、三層目のメタル層１４’は、周辺回路領域の遮光膜
となるものであり、二層目および一層目のメタル層１
２’，７’を介して半導体基板１の表面に形成された配
線層１９に接続され、この配線層１９を介して図示しな
いパッドに接続され、所定の電圧あるいは信号が印加さ
れるように構成されている。但し、配線層１９の抵抗値
が問題になる場合は、一層目又は二層目のメタル層１
２’、７’を直接パッドに接続する構成にすればよい。

【００４２】図５は上記実施例を適用した液晶パネル用
基板（反射電極側基板）の全体の平面レイアウト構成を
示す。

【００４３】図５に示されているように、この実施例に
おいては、基板の周縁部に設けられている周辺回路に光
が入射するのを防止する遮光膜２５が設けられている。
周辺回路は、上記画素電極がマトリックス状に配置され
た画素領域２０の周辺に設けられ、上記データ線７に画
像データに応じた画像信号を供給するデータ線駆動回路
２１やゲート線４を順番に走査するゲート線駆動回路２
２、パッド領域２６を介して外部から入力される画像デ
ータを取り込む入力回路２３、これらの回路を制御する
タイミング制御回路２４等の回路であり、これらの回路
は画素電極スイッチング用ＭＯＳＦＥＴと同一工程で形
成されるＭＯＳＦＥＴを能動素子もしくはスイッチング
素子とし、これに抵抗や容量などの負荷素子を組み合わ
せることで構成される。

【００４４】この実施例においては、上記遮光膜２５
は、図１に示されている画素電極１４と同一工程で形成
される三層目のメタル層としてのアルミニウム層で構成
され、電源電圧や画像信号の中心電位あるいはＬＣコモ
ン電位等の所定電位が印加されるように構成されてい
る。遮光膜２５に所定の電位を印加することでフローテ
ィングや他の電位である場合に比べて反射を少なくする
ことができる。２６は電源電圧を供給するために使用さ
れるパッドもしくは端子が形成されたパッド領域であ
る。

【００４５】図６は上記液晶パネル基板３１を適用した
反射型液晶パネルの断面構成を示す。図６に示すよう
に、上記液晶パネル基板３１は、その裏面にガラスもし
くはセラミック等からなる支持基板３２が接着剤により
接着されている。これとともに、その表面側には、ＬＣ
コモン電位が印加される透明導電膜（ＩＴＯ）からなる
対向電極（共通電極ともいう）３３を有する入射側のガ
ラス基板３５が適当な間隔をおいて配置され、周囲をシ
ール材３６で封止された間隙内に周知のＴＮ（Twisted
Nematic）型液晶またはまたは電圧無印加状態で液晶分
子がほぼ垂直配向されたＳＨ（Super Homeotropic ）型
液晶３７などが充填されて液晶パネル３０として構成さ
れている。なお、外部から信号を入力したり、パッド領
域２６は上記シール材３６の外側に来るようにシール材
を設ける位置が設定されている。

【００４６】周辺回路上の遮光膜２５は、液晶３７を介
在して対向電極３３と対向されるように構成されてい
る。そして、遮光膜２５にＬＣコモン電位を印加すれ
ば、対向電極３３にはＬＣコモン電位が印加されるの
で、その間に介在する液晶には直流電圧が印加されなく
なる。よってＴＮ型液晶であれば常に液晶分子がほぼ９
０°ねじれたままとなり、ＳＨ型液晶であれば常に垂直
配向された状態に液晶分子が保たれる。

【００４７】この実施例においては、半導体基板からな
る上記液晶パネル基板３１は、その裏面にガラスもしく
はセラミック等からなる支持基板３２が接着剤により接
合されているため、その強度が著しく高められる。その
結果、液晶パネル基板３１に支持基板３２を接合させて
から対向基板との貼り合わせを行なうようにすると、パ
ネル全体にわたって液晶層のギャップが均一になるとい
う利点がある。

【００４８】図８は、本発明の液晶パネルを用いた電子
機器の一例であり、本発明の反射型液晶パネルをライト
バルブとして用いたプロジェクタ（投射型表示装置）の
要部を平面的に見た概略構成図である。この図８は、光
学要素１３０の中心を通るＸＺ平面における断面図であ
る。本例のプロジェクタは、システム光軸Ｌに沿って配
置した光源部１１０、インテグレータレンズ１２０、偏
光変換素子１３０から概略構成される偏光照明装置１０
０、偏光照明装置１００から出射されたＳ偏光光束をＳ
偏光光束反射面２０１により反射させる偏光ビームスプ
リッタ２００、偏光ビームスプリッタ２００のＳ偏光反
射面２０１から反射された光のうち、青色光（Ｂ）の成
分を分離するダイクロイックミラー４１２、分離された
青色光（Ｂ）を青色光を変調する反射型液晶ライトバル
ブ３００Ｂ、青色光が分離された後の光束のうち赤色光
（Ｒ）の成分を反射させて分離するダイクロイックミラ
ー４１３、分離された赤色光（Ｒ）を変調する反射型液
晶ライトバルブ３００Ｒ、ダイクロイックミラー４１３
を透過する残りの緑色光（Ｇ）を変調する反射型液晶ラ
イトバルブ３００Ｇ、３つの反射型液晶ライトバルブ３
００Ｒ、３００Ｇ、３００Ｂにて変調された光をダイク
ロイックミラー４１２，４１３，偏光ビームスプリッタ
２００にて合成し、この合成光をスクリーン６００に投
射する投射レンズからなる投射光学系５００から構成さ
れている。上記３つの反射型液晶ライトバルブ３００
Ｒ、３００Ｇ、３００Ｂには、それぞれ前述の液晶パネ
ルが用いられている。

【００４９】光源部１１０から出射されたランダムな偏
光光束は、インテグレータレンズ１２０により複数の中
間光束に分割された後、第２のインテグレータレンズを
光入射側に有する偏光変換素子１３０により偏光方向が
ほぼ揃った一種類の偏光光束（Ｓ偏光光束）に変換され
てから偏光ビームスプリッタ２００に至るようになって
いる。偏光変換素子１３０から出射されたＳ偏光光束
は、偏光ビームスプリッタ２００のＳ偏光光束反射面２
０１によって反射され、反射された光束のうち、青色光
（Ｂ）の光束がダイクロイックミラー４１２の青色光反
射層にて反射され、反射型液晶ライトバルブ３００Ｂに
よって変調される。また、ダイクロイックミラー４１１
の青色光反射層を透過した光束のうち、赤色光（Ｒ）の
光束はダイクロイックミラー４１３の赤色光反射層にて
反射され、反射型液晶ライトバルブ３００Ｒによって変
調される。

【００５０】一方、ダイクロイックミラー４１３の赤色
光反射層を透過した緑色光（Ｇ）の光束は反射型液晶ラ
イトバルブ３００Ｇによって変調される。このようにし
て、それぞれの反射型液晶ライトバルブ３００Ｒ、３０
０Ｇ、３００Ｂによって変調反射型液晶ライトバルブ３
００Ｒ、３００Ｇ、３００Ｂとなる反射型液晶パネル
は、ＴＮ型液晶（液晶分子の長軸が電圧無印加時にパネ
ル基板に略並行に配向された液晶）またはＳＨ型液晶
（液晶分子の長軸が電圧無印加時にパネル基板に略垂直
に配向された液晶）を採用している。

【００５１】ＴＮ型液晶を採用した場合には、画素の反
射電極と、対向する基板の共通電極との間に挟持された
液晶層への印加電圧が液晶のしきい値電圧以下の画素
（ＯＦＦ画素）では、入射した色光は液晶層により楕円
偏光され、反射電極により反射され、液晶層を介して、
入射した色光の偏光軸とほぼ９０度ずれた偏光軸成分の
多い楕円偏光に近い状態の光として反射・出射される。
一方、液晶層に電圧印加された画素（ＯＮ画素）では、
入射した色光のまま反射電極に至り、反射されて、入射
時と同一の偏光軸のまま反射・出射される。反射電極に
印加された電圧に応じてＴＮ型液晶の液晶分子の配列角
度が変化するので、入射光に対する反射光の偏光軸の角
度は、画素のトランジスタを介して反射電極に印加する
電圧に応じて可変される。

【００５２】また、ＳＨ型液晶を採用した場合には、液
晶層の印加電圧が液晶のしきい値電圧以下の画素（ＯＦ
Ｆ画素）では、入射した色光のまま反射電極に至り、反
射されて、入射時と同一偏光軸のまま反射・出射され
る。一方、液晶層に電圧印加された画素（ＯＮ画素）で
は、入射した色光は液晶層にて楕円偏光され、反射電極
により反射され、液晶層を介して、入射光の偏光軸に対
して偏光軸がほぼ９０度ずれた偏光軸成分の多い楕円偏
光として反射・出射する。ＴＮ型液晶の場合と同様に、
反射電極に印加された電圧に応じてＴＮ型液晶の液晶分
子の配列角度が変化するので、入射光に対する反射光の
偏光軸の角度は、画素のトランジスタを介して反射電極
に印加する電圧に応じて可変される。

【００５３】これらの液晶パネルの画素から反射された
色光のうち、Ｓ偏光成分はＳ偏光を反射する偏光ビーム
スプリッタ２００を透過せず、一方、Ｐ偏光成分は透過
する。この偏光ビームスプリッタ２００を透過した光に
より画像が形成される。従って、投射される画像は、Ｔ
Ｎ型液晶を液晶パネルに用いた場合はＯＦＦ画素の反射
光が投射光学系５００に至りＯＮ画素の反射光はレンズ
に至らないのでノーマリーホワイト表示となり、ＳＨ液
晶を用いた場合はＯＦＦ画素の反射光は投射光学系に至
らずＯＮ画素の反射光が投射光学系５００に至るのでノ
ーマリーブラック表示となる。

【００５４】反射型液晶パネルは、ガラス基板にＴＦＴ
アレーを形成したアクティブマトリクス型液晶パネルに
比べ、半導体技術を利用して画素が形成されるので画素
数をより多く形成でき、且つパネルサイズも小さくでき
るので、高精細な画像を投射できると共に、プロジェク
タを小型化できる。

【００５５】図６にて説明したように、液晶パネルの周
辺回路部は遮光膜で覆われ、対向基板の対向する位置に
形成される共通電極と共に同じ電位（例えばＬＣコモン
電位。但し、ＬＣコモン電位としない場合には画素部の
共通電極と異なる電位となるので、この場合画素部の共
通電極とは分離された周辺対向電極となる。）が印加さ
れるので、両者間に介在する液晶にはほぼ０Ｖが印加さ
れ、液晶はＯＦＦ状態と同じになる。従って、ＴＮ型液
晶の液晶パネルでは、ノーマリホワイト表示に合わせて
画像領域の周辺が全て白表示にでき、ＳＨ型液晶の液晶
パネルでは、ノーマリブラック表示に合わせて画像領域
の周辺が全て黒表示にできる。

【００５６】上記実施例に従うと、反射型液晶パネル３
００Ｒ、３００Ｇ、３００Ｂの各画素電極に印加された
電圧が充分に保持されるとともに、画素電極の反射率が
非常に高いため鮮明な映像が得られる。

【００５７】図９は、それぞれ本発明の反射型液晶パネ
ルを使った電子機器の例を示す外観図である。なお、こ
れらの電子機器では、偏光ビームスプリッタと共に用い
られるライトバルブとしてではなく、直視型の反射型液
晶パネルとして使用されるため、反射電極は完全な鏡面
である必要はなく、視野角を広げるためには、むしろ適
当な凸凹を付けた方が望ましいが、それ以外の構成要件
は、ライトバルブの場合と基本的に同じである。

【００５８】図９（ａ）は携帯電話を示す斜視図であ
る。１０００は携帯電話本体を示し、そのうちの１００
１は本発明の反射型液晶パネルを用いた液晶表示部であ
る。

【００５９】図９（ｂ）は、腕時計型電子機器を示す図
である。１１００は時計本体を示す斜視図である。１１
０１は本発明の反射型液晶パネルを用いた液晶表示部で
ある。この液晶パネルは、従来の時計表示部に比べて高
精細の画素を有するので、テレビ画像表示も可能とする
ことができ、腕時計型テレビを実現できる。

【００６０】図９（ｃ）は、ワープロ、パソコン等の携
帯型情報処理装置を示す図である。１２００は情報処理
装置を示し、１２０２はキーボード等の入力部、１２０
６は本発明の反射型液晶パネルを用いた表示部、１２０
４は情報処理装置本体を示す。各々の電子機器は電池に
より駆動される電子機器であるので、光源ランプを持た
ない反射型液晶パネルを使えば、電池寿命を延ばすこと
が出来る。また、本発明のように、周辺回路をパネル基
板に内蔵できるので、部品点数が大幅に減り、より軽量
化・小型化できる。

【００６１】なお、以上の実施例においては、液晶パネ
ルの液晶としてＴＮ型とホメオトロピック配向のＳＨ型
に関して説明したが、他の液晶に置き換えても実施可能
であることは言うまでもない。

【００６２】

【発明の効果】以上説明したように、この発明は、反射
電極となる画素電極の下方の半導体基板表面にゲート線
もしくはゲート線方向に沿って連続し保持容量の一方の
端子となる比較的不純物濃度の高い半導体領域を形成
し、この半導体領域の上方に絶縁膜を介して前記保持容
量の他方の端子となる導電層を各画素毎に形成し、前記
導電層は画素電極に接続されるＭＯＳＦＥＴのドレイン
領域に電気的に接続させるとともに、上記半導体領域は
画素領域の外側において定電位を与える配線層に電気的
に接続させて電位を固定するようにしたので、比較的小
さな面積で大きな容量を得ることができ、これによって
素子の縮小化が可能となるとともに、ゲート線方向に沿
って連続し保持容量の一方の端子となる比較的不純物濃
度の高い半導体領域を形成することにより、保持容量の
一方の端子に定電位を供給するための配線のレイアウト
が不要となり、そのような配線を形成する工程も不要と
なってプロセスを簡略化することができる。また、各画
素ごとにウェル電位を与えるコンタクトホールを設ける
必要がないため、コンタクトホールを設けることによる
保持容量の低下も回避することができるとともに、画素
領域中央のＦＥＴのウェル電位を、定電位を供給するた
めの配線を設けることなく安定させ、ＦＥＴの特性の変
動を防止できるようになるという効果がある。

【００６３】また、上記保持容量を構成する絶縁膜はＭ
ＯＳＦＥＴのゲート電極とチャネル領域との間に設けら
れるゲート絶縁膜と同時に形成される絶縁膜を、また上
記保持容量の他方の端子を構成する導電層はＭＯＳＦＥ
Ｔのゲート電極と同時に形成される導電層をそれぞれ用
いることによって、プロセスの工程数を増加させること
なく必要な保持容量を形成することができるという効果
がある。

【図面の簡単な説明】

【図１】（ａ）は本発明を適用した反射型液晶パネルの
反射電極側基板の画素領域の第１の実施例を示す断面
図、（ｂ）は画素領域と周辺領域との境界部の断面図。

【図２】本発明を適用した反射型液晶パネルの反射電極
側基板の周辺回路の構造の一例を示す断面図。

【図３】本発明を適用した反射型液晶パネルの反射電極
側基板の画素領域の第１の実施例の平面レイアウト図。

【図４】本発明を適用した反射型液晶パネルの反射電極
側基板の端部構造の一例を示す断面図。

【図５】実施例の液晶パネルの反射電極側基板のレイア
ウト構成例を示す平面図。

【図６】実施例の液晶パネル用基板を適用した反射型液
晶パネルの一例を示す断面図。

【図７】本発明を適用した反射型液晶パネルの画素電極
スイッチング用ＦＥＴのゲート駆動波形およびデータ線
駆動波形例を示す波形図。

【図８】実施例の反射型液晶パネルをライトバルブとし
て応用した投射型表示装置の一例としてビデオプロジェ
クタの概略構成図である。

【図９】（ａ），（ｂ），（ｃ）は、それぞれ本発明の
反射型液晶パネルを使った電子機器の例を示す外観図で
ある。

【符号の説明】

１半導体基板２ウェル領域３フィールド酸化膜４ゲート線４ａゲート電極５ａ，５ｂソース・ドレイン領域６第１層間絶縁膜７データ線（第１メタル層）７ａソース電極８Ｐ型ドーピング領域９ａ保持容量の電極（導電層）９ｂ保持容量の誘電体となる絶縁膜１０補助結合配線１１第２層間絶縁膜１２遮光膜（第２メタル層）１３第３層間絶縁膜１４画素電極（第３メタル層）１５接続プラグ１６コンタクトホール１７パシベーション膜２０画素領域２１データ線駆動回路２２ゲート線駆動回路２３入力回路２４タイミング制御回路２５遮光膜（第３メタル層）２６パッド領域３１液晶パネル基板３２支持基板３３対向電極３５入射側のガラス基板３６シール材３７液晶７０電源ライン７１コンタクトホール８０Ｐ型コンタクト領域１１０光源部２００偏光ビームスプリッタ３００ライトバルブ（反射型液晶パネル）４１２，４１３ダイクロイックミラー５００投射光学系６００スクリーン

Claims

【特許請求の範囲】

【請求項１】半導体基板上に反射電極がマトリックス
状に形成されるとともに各反射電極に対応して各々トラ
ンジスタが形成され、前記トランジスタを介して前記反
射電極に電圧が印加されるように構成された液晶パネル
用基板において、上記反射電極の下方の半導体基板表面にゲート線方向に
沿って連続し保持容量の一方の端子となる比較的濃度の
高い半導体領域が形成され、この半導体領域の上方に絶
縁膜を介して前記保持容量の他方の端子となる導電層が
各画素毎に形成され、前記導電層は対応する上記トラン
ジスタに電気的に接続されるとともに、上記半導体領域
は画素領域の外側において定電位を与える配線層に電気
的に接続されていることを特徴とする液晶パネル用基
板。
【請求項２】上記トランジスタは絶縁ゲート型電界効
果トランジスタであり、上記保持容量の誘電体を構成す
る絶縁膜は上記トランジスタのゲート電極とチャネル領
域との間に設けられるゲート絶縁膜と同時に形成される
絶縁膜であることを特徴とする請求項１に記載の液晶パ
ネル用基板。
【請求項３】上記トランジスタは絶縁ゲート型電界効
果トランジスタであり、上記保持容量の他方の端子を構
成する導電層は、上記トランジスタのゲート電極と同時
に形成される導電層であることを特徴とする請求項１ま
たは２に記載の液晶パネル用基板。
【請求項４】上記各反射電極に接続されたトランジス
タと、該トランジスタのゲート電極および上記トランジ
スタが接続されたデータ線に信号を供給する周辺回路を
構成するトランジスタとが同一の半導体基板上に形成さ
れた液晶パネル用基板であって、上記保持容量の誘電体
を構成する絶縁膜は、上記周辺回路のトランジスタを構
成するゲート絶縁膜と同一工程で形成された絶縁膜であ
ることを特徴とする請求項１に記載の液晶パネル用基
板。
【請求項５】請求項１〜４のいずれかに記載の液晶パ
ネル用基板と、対向電極を有する入射側の透明基板とが
適当な間隔をおいて配置されるとともに、上記液晶パネ
ル用基板と上記透明基板との間隙内に液晶が封入されて
いることを特徴とする液晶パネル。
【請求項６】請求項５に記載の液晶パネルを表示部と
して備えていることを特徴とする電子機器。
【請求項７】光源と、前記光源からの光を変調して反
射する請求項５に記載の構成の液晶パネルと、該液晶パ
ネルにより変調された光を集光し投射する投射レンズと
を備えていることを特徴とする投射型表示装置。