JPH10117190A - バースト信号再生回路 - Google Patents
バースト信号再生回路Info
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- JPH10117190A JPH10117190A JP8267276A JP26727696A JPH10117190A JP H10117190 A JPH10117190 A JP H10117190A JP 8267276 A JP8267276 A JP 8267276A JP 26727696 A JP26727696 A JP 26727696A JP H10117190 A JPH10117190 A JP H10117190A
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- burst signal
- signal
- clock
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Abstract
(57)【要約】
【課題】 バースト信号が無信号状態での光加入者装置
における消費電力を低減できるバースト信号再生回路を
提供する。 【解決手段】 光加入者装置で受信した入力信号から、
プリアンブルパタン検出回路２によりプリアンブルパタ
ンを検出して、所定の論理回路１０でバースト信号を再
生するバースト信号再生回路である。入力信号のプリア
ンブルパタン検出を契機にしてＡＮＤ回路９からクロッ
クが抽出され、論理回路１０に供給される。カウンタ回
路５は、このＡＮＤ回路９を入力信号に固有のフレーム
長に応じて閉成するものであって、入力信号が１フレー
ム分入力されると、カウンタ回路５は計数を終了しＡＮ
Ｄ回路９にＬＯＷレベルを出力するため、ＡＮＤ回路９
では、抽出クロックの出力を阻止し、後段の論理回路１
０が動作しなくなる。
における消費電力を低減できるバースト信号再生回路を
提供する。 【解決手段】 光加入者装置で受信した入力信号から、
プリアンブルパタン検出回路２によりプリアンブルパタ
ンを検出して、所定の論理回路１０でバースト信号を再
生するバースト信号再生回路である。入力信号のプリア
ンブルパタン検出を契機にしてＡＮＤ回路９からクロッ
クが抽出され、論理回路１０に供給される。カウンタ回
路５は、このＡＮＤ回路９を入力信号に固有のフレーム
長に応じて閉成するものであって、入力信号が１フレー
ム分入力されると、カウンタ回路５は計数を終了しＡＮ
Ｄ回路９にＬＯＷレベルを出力するため、ＡＮＤ回路９
では、抽出クロックの出力を阻止し、後段の論理回路１
０が動作しなくなる。
Description
【０００１】
【発明の属する技術分野】この発明は、光加入者装置で
受信したバースト信号から時分割伝送信号を再生するた
めのバースト信号再生回路に関する。
受信したバースト信号から時分割伝送信号を再生するた
めのバースト信号再生回路に関する。
【０００２】
【従来の技術】１本の光伝送路で局（ＯＣＵ）と加入者
（ＤＳＵ）とを結び、時分割で局から加入者、加入者か
ら局へのディジタル信号の伝送を交互にバースト的に行
なう時分割方向制御伝送方式が知られており、このよう
な時分割方向制御伝送方式の加入者側の装置を光加入者
装置という。
（ＤＳＵ）とを結び、時分割で局から加入者、加入者か
ら局へのディジタル信号の伝送を交互にバースト的に行
なう時分割方向制御伝送方式が知られており、このよう
な時分割方向制御伝送方式の加入者側の装置を光加入者
装置という。
【０００３】従来、この種の光加入者装置では、一般に
アナログＰＬＬ回路などによるビット位相同期回路を用
いて、受信したバースト信号のプリアンブルパタンから
クロックを再生し、このクロックに基づいて時分割伝送
信号の送信データを読み取るバースト信号再生回路が不
可欠である。ここで、バースト信号を正確に受信する必
要から、上記ビット位相同期回路において、例えば特開
平５−８３２４０号公報に開示されているもののよう
に、バースト信号の始まりと終わりのそれぞれの時点で
位相同期を確立するようにしたクロック再生回路が採用
されている。
アナログＰＬＬ回路などによるビット位相同期回路を用
いて、受信したバースト信号のプリアンブルパタンから
クロックを再生し、このクロックに基づいて時分割伝送
信号の送信データを読み取るバースト信号再生回路が不
可欠である。ここで、バースト信号を正確に受信する必
要から、上記ビット位相同期回路において、例えば特開
平５−８３２４０号公報に開示されているもののよう
に、バースト信号の始まりと終わりのそれぞれの時点で
位相同期を確立するようにしたクロック再生回路が採用
されている。
【０００４】上記文献に開示されたクロック再生回路に
よれば、電源電圧変動や電圧制御発振器の経時変化が生
じても、入力したバースト信号に対して位相が変動せ
ず、かつ無信号状態でも位相変動を最小限に押さえるこ
とができる。したがって、バースト信号再生回路におい
て、安定なクロックを再生して、データの読み取りエラ
ーを減少させることができる。
よれば、電源電圧変動や電圧制御発振器の経時変化が生
じても、入力したバースト信号に対して位相が変動せ
ず、かつ無信号状態でも位相変動を最小限に押さえるこ
とができる。したがって、バースト信号再生回路におい
て、安定なクロックを再生して、データの読み取りエラ
ーを減少させることができる。
【０００５】
【発明が解決しようとする課題】上記構成のバースト信
号再生回路では、間欠的に伝送された局側からの送信デ
ータの時間間隔だけで、受信したバースト信号からデー
タを再生すれば足りるにもかかわらず、その光加入者装
置にとっては無信号の受信状態のときも、クロックが再
生され、それが後段の論理回路に出力されるように構成
されていた。
号再生回路では、間欠的に伝送された局側からの送信デ
ータの時間間隔だけで、受信したバースト信号からデー
タを再生すれば足りるにもかかわらず、その光加入者装
置にとっては無信号の受信状態のときも、クロックが再
生され、それが後段の論理回路に出力されるように構成
されていた。
【０００６】したがって、後段の論理回路においては無
信号期間でもバースト信号とクロックとに基づいて一定
の電力が消費されるから、このような光加入者装置では
無駄な電力が消費されるという欠点があった。
信号期間でもバースト信号とクロックとに基づいて一定
の電力が消費されるから、このような光加入者装置では
無駄な電力が消費されるという欠点があった。
【０００７】この発明は、上述のような課題を解決する
ためになされたもので、バースト信号が無信号状態での
光加入者装置における消費電力を低減できるバースト信
号再生回路を提供することを目的とするものである。
ためになされたもので、バースト信号が無信号状態での
光加入者装置における消費電力を低減できるバースト信
号再生回路を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】この発明の請求項１に係
るバースト信号再生回路は、光加入者装置で受信したバ
ースト信号に含まれるプリアンブルパタンから抽出され
たクロック信号を所定の論理回路に供給して、時分割伝
送信号を再生するバースト信号再生回路において、前記
論理回路の前段でクロック信号をゲートするゲート手段
と、前記バースト信号に固有のフレーム期間が経過した
後に前記ゲート手段を閉成するためのゲート信号を生成
するゲート信号生成手段とを具備したものである。
るバースト信号再生回路は、光加入者装置で受信したバ
ースト信号に含まれるプリアンブルパタンから抽出され
たクロック信号を所定の論理回路に供給して、時分割伝
送信号を再生するバースト信号再生回路において、前記
論理回路の前段でクロック信号をゲートするゲート手段
と、前記バースト信号に固有のフレーム期間が経過した
後に前記ゲート手段を閉成するためのゲート信号を生成
するゲート信号生成手段とを具備したものである。
【０００９】また、この発明のバースト信号再生回路
は、ゲート信号生成手段が、前記バースト信号のフレー
ム長を計数するカウンタ回路であってもよい。
は、ゲート信号生成手段が、前記バースト信号のフレー
ム長を計数するカウンタ回路であってもよい。
【００１０】さらに、この発明のバースト信号再生回路
は、論理回路の前段で前記バースト信号をラッチするラ
ッチ回路に対して、前記ゲート手段から出力されるクロ
ック信号を供給するものである。
は、論理回路の前段で前記バースト信号をラッチするラ
ッチ回路に対して、前記ゲート手段から出力されるクロ
ック信号を供給するものである。
【００１１】
【発明の実施の形態】以下、添付した図面を参照して、
この発明の実施の形態を説明する。
この発明の実施の形態を説明する。
【００１２】図１は、バースト信号再生回路の一例を示
すブロック図である。図において、受信されたバースト
信号は、入力バッファ回路１に供給される。入力バッフ
ァ回路１の出力側にはプリアンブルパタン検出回路２が
接続されると共に、エッジ検出回路３に接続され、更に
Ｄフリップフロップからなるラッチ回路４の入力端子に
接続される。
すブロック図である。図において、受信されたバースト
信号は、入力バッファ回路１に供給される。入力バッフ
ァ回路１の出力側にはプリアンブルパタン検出回路２が
接続されると共に、エッジ検出回路３に接続され、更に
Ｄフリップフロップからなるラッチ回路４の入力端子に
接続される。
【００１３】通常、バースト信号を受信して、そこから
データを再生する光加入者システムでは、転送されるバ
ースト信号の１単位長の大きさを規定する固有のフレー
ム期間として所定の長さ、例えば２．５［ms］（１フレ
ーム長、１セル長）に規定されている。また、各単位バ
ースト信号の先頭の数ビット分には、「１」，「０」の
連続するパタン信号がプリアンブルパタンとして割り当
てられている。つまり、特定のプリアンブルパターンが
特定の加入者に対応して転送され、それが受信したバー
スト信号の中に含まれているかどうかによって、バース
ト信号がその個別の光加入者装置にとって有効な信号で
あるか、或いは無信号状態であるかの識別を可能にして
いる。
データを再生する光加入者システムでは、転送されるバ
ースト信号の１単位長の大きさを規定する固有のフレー
ム期間として所定の長さ、例えば２．５［ms］（１フレ
ーム長、１セル長）に規定されている。また、各単位バ
ースト信号の先頭の数ビット分には、「１」，「０」の
連続するパタン信号がプリアンブルパタンとして割り当
てられている。つまり、特定のプリアンブルパターンが
特定の加入者に対応して転送され、それが受信したバー
スト信号の中に含まれているかどうかによって、バース
ト信号がその個別の光加入者装置にとって有効な信号で
あるか、或いは無信号状態であるかの識別を可能にして
いる。
【００１４】上記プリアンブルパタン検出回路２では、
受信したバースト信号に含まれているプリアンブルパタ
ンを検出しており、その出力端子はカウンタ回路５の入
力端子と接続されている。
受信したバースト信号に含まれているプリアンブルパタ
ンを検出しており、その出力端子はカウンタ回路５の入
力端子と接続されている。
【００１５】またエッジ検出回路３は、受信されたバー
スト信号のエッジを検出するものであって、位相比較回
路６、積分回路７、電圧制御発振回路８とともに、局側
の基準信号に同期したクロックを再生するためのアナロ
グＰＬＬ回路を構成している。すなわち、エッジ検出回
路３は位相比較回路６の第１の入力端子と接続され、こ
の位相比較回路６の出力端子は積分回路７の入力端子に
接続され、積分回路７の出力端子は電圧制御発振回路８
の入力端子に接続され、電圧制御発振回路８の出力端子
はＡＮＤ回路９の第１の入力端子に接続されると共に、
前記位相比較回路６の第２の入力端子に接続され、電圧
制御発振回路８では、受信したバースト信号に同期した
クロックを出力することができる。
スト信号のエッジを検出するものであって、位相比較回
路６、積分回路７、電圧制御発振回路８とともに、局側
の基準信号に同期したクロックを再生するためのアナロ
グＰＬＬ回路を構成している。すなわち、エッジ検出回
路３は位相比較回路６の第１の入力端子と接続され、こ
の位相比較回路６の出力端子は積分回路７の入力端子に
接続され、積分回路７の出力端子は電圧制御発振回路８
の入力端子に接続され、電圧制御発振回路８の出力端子
はＡＮＤ回路９の第１の入力端子に接続されると共に、
前記位相比較回路６の第２の入力端子に接続され、電圧
制御発振回路８では、受信したバースト信号に同期した
クロックを出力することができる。
【００１６】上記カウンタ回路５は、バースト信号の１
単位長に相当する時間が設定されたものであって、プリ
アンブルパタン検出回路２で検出されたプリアンブルパ
タンを基準にして計数を開始して、伝送されたバースト
信号の１フレーム時間だけＨＩＧＨレベルの信号を出力
する機能を有している。このカウンタ回路５はΑＮＤ回
路９の第２の入力端子に接続され、ＡＮＤ回路９の出力
端子は上記ラッチ回路４のクロック入力端子に接続され
る。
単位長に相当する時間が設定されたものであって、プリ
アンブルパタン検出回路２で検出されたプリアンブルパ
タンを基準にして計数を開始して、伝送されたバースト
信号の１フレーム時間だけＨＩＧＨレベルの信号を出力
する機能を有している。このカウンタ回路５はΑＮＤ回
路９の第２の入力端子に接続され、ＡＮＤ回路９の出力
端子は上記ラッチ回路４のクロック入力端子に接続され
る。
【００１７】また、論理回路１０は再生されたクロック
に基づいてバースト信号から時分割伝送信号を再生する
ためのものであって、ＡＮＤ回路９及びラッチ回路４の
出力端子と接続されている。
に基づいてバースト信号から時分割伝送信号を再生する
ためのものであって、ＡＮＤ回路９及びラッチ回路４の
出力端子と接続されている。
【００１８】次に、上記構成のバースト信号再生回路の
動作について説明する。
動作について説明する。
【００１９】まず、入力したバースト信号は初段の入力
バッファ回路１によって波形整形され、論理レベルが十
分識別可能な信号に整形される。
バッファ回路１によって波形整形され、論理レベルが十
分識別可能な信号に整形される。
【００２０】つぎに、波形整形されたバースト信号から
はプリアンブルパタン検出回路２によってプリアンブル
パタンが検出される。
はプリアンブルパタン検出回路２によってプリアンブル
パタンが検出される。
【００２１】さらに、プリアンブルパタンが検出される
と、プリアンブルパタン検出回路２から後段のカウンタ
回路５に対してカウント開始が通知される。
と、プリアンブルパタン検出回路２から後段のカウンタ
回路５に対してカウント開始が通知される。
【００２２】カウンタ回路５では入力信号の１フレーム
分（１セル分）の時間が計数され、計数動作中はその出
力として論理レベルのΗＩＧΗをＡＮＤ回路９に出力す
る。カウンタ回路５がＨＩＧＨレベルのゲート信号を出
力している間は、後段のＡＮＤ回路９では、電圧制御発
振回路８から出力されたクロックをラッチ回路４及び論
理回路１０に出力することができる。
分（１セル分）の時間が計数され、計数動作中はその出
力として論理レベルのΗＩＧΗをＡＮＤ回路９に出力す
る。カウンタ回路５がＨＩＧＨレベルのゲート信号を出
力している間は、後段のＡＮＤ回路９では、電圧制御発
振回路８から出力されたクロックをラッチ回路４及び論
理回路１０に出力することができる。
【００２３】その後、バースト信号が１フレーム分入力
され終わると、上記カウンタ回路５の計数が終了するか
ら、ＡＮＤ回路９にはＬＯＷレベルのゲート信号が出力
される。ＡＮＤ回路９では、ＬＯＷレベルのゲート信号
が入力されている間は、アナログＰＬＬ回路で抽出した
クロックを後段の論理回路１０へ出力しないために、論
理回路１０によるバースト信号の再生動作は停止され
る。
され終わると、上記カウンタ回路５の計数が終了するか
ら、ＡＮＤ回路９にはＬＯＷレベルのゲート信号が出力
される。ＡＮＤ回路９では、ＬＯＷレベルのゲート信号
が入力されている間は、アナログＰＬＬ回路で抽出した
クロックを後段の論理回路１０へ出力しないために、論
理回路１０によるバースト信号の再生動作は停止され
る。
【００２４】このように構成され、動作するバースト信
号再生回路では、無信号期間に論理回路１０へのクロッ
ク供給が停止されるので、光加入者装置における電力消
費に無駄がなくなる。
号再生回路では、無信号期間に論理回路１０へのクロッ
ク供給が停止されるので、光加入者装置における電力消
費に無駄がなくなる。
【００２５】上述した実施の形態では、ラッチ回路４の
クロック入力端子にＡＮＤ回路９からクロックを供給し
て、バースト信号をクロックに同期させて論理回路１０
に出力している。このため、無信号期間にはラッチ回路
４にもＡＮＤ回路９からクロックが供給されなくなっ
て、バースト信号が論理回路１０に出力されない構成と
なっている。
クロック入力端子にＡＮＤ回路９からクロックを供給し
て、バースト信号をクロックに同期させて論理回路１０
に出力している。このため、無信号期間にはラッチ回路
４にもＡＮＤ回路９からクロックが供給されなくなっ
て、バースト信号が論理回路１０に出力されない構成と
なっている。
【００２６】さらに、論理回路１０での再生動作を停止
するためには、少なくとも論理回路１０へのクロックの
供給が停止されていれば足りるから、ラッチ回路４には
電圧制御発振回路８からのクロックを直接に供給するよ
うに構成しても、同様の効果を奏することができる。
するためには、少なくとも論理回路１０へのクロックの
供給が停止されていれば足りるから、ラッチ回路４には
電圧制御発振回路８からのクロックを直接に供給するよ
うに構成しても、同様の効果を奏することができる。
【００２７】以上詳細に説明したように、この実施の形
態のバースト信号再生回路によれば、プリアンブルパタ
ンの検出を契機に、電圧制御発振回路８のクロック出力
を後段の論理回路１０に供給し、一定時間計数後には、
電圧制御発振回路８から論理回路１０へのクロックの供
給を停止するように構成したので、無信号期間では論理
回路１０の動作が停止され、低消費電力化が図れる。
態のバースト信号再生回路によれば、プリアンブルパタ
ンの検出を契機に、電圧制御発振回路８のクロック出力
を後段の論理回路１０に供給し、一定時間計数後には、
電圧制御発振回路８から論理回路１０へのクロックの供
給を停止するように構成したので、無信号期間では論理
回路１０の動作が停止され、低消費電力化が図れる。
【００２８】なお、本実施の形態ではビット位相同期回
路としてアナログＰＬＬ回路を用いたものを説明した
が、デジタルＰＬＬ回路など、その他のビット位相同期
回路であっても同様に適用することができる。
路としてアナログＰＬＬ回路を用いたものを説明した
が、デジタルＰＬＬ回路など、その他のビット位相同期
回路であっても同様に適用することができる。
【００２９】また、ゲート信号生成手段として一定時間
を計数するカウンタ回路５を用いたが、入力信号の始ま
りと終わりを識別する手段であればこれに限らず、例え
ば外部からリセット信号を供給するなどの手段であって
もよい。
を計数するカウンタ回路５を用いたが、入力信号の始ま
りと終わりを識別する手段であればこれに限らず、例え
ば外部からリセット信号を供給するなどの手段であって
もよい。
【００３０】更に、本実施の形態では後段の論理回路１
０の動作を全て停止させる構成として説明したが、例え
ば特に電力消費量の大きな一部の論理回路のみにクロッ
クを供給しないようにして、必要最低限の回路だけを動
作させないような構成であってもよい。
０の動作を全て停止させる構成として説明したが、例え
ば特に電力消費量の大きな一部の論理回路のみにクロッ
クを供給しないようにして、必要最低限の回路だけを動
作させないような構成であってもよい。
【００３１】
【発明の効果】この発明のバースト信号再生回路は、以
上に説明したように構成されているので、バースト信号
が無信号状態での光加入者装置における消費電力を低減
することができる。
上に説明したように構成されているので、バースト信号
が無信号状態での光加入者装置における消費電力を低減
することができる。
【図１】 この発明の実施形態のバースト信号再生回路
を示すブロック図である。
を示すブロック図である。
【符号の説明】 １ 入力バッファ回路、 ２ プリアンブルパタン検出
回路、 ３ エッジ検出回路、 ４ ラッチ回路、 ５
カウンタ回路、 ６ 位相比較回路、 ７積分回路、
８ 電圧制御発振回路、 ９ ＡＮＤ回路、 １０
論理回路。
回路、 ３ エッジ検出回路、 ４ ラッチ回路、 ５
カウンタ回路、 ６ 位相比較回路、 ７積分回路、
８ 電圧制御発振回路、 ９ ＡＮＤ回路、 １０
論理回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｂ 10/04 10/06 Ｈ０４Ｌ 7/033
Claims (3)
- 【請求項１】光加入者装置で受信したバースト信号に含
まれるプリアンブルパタンから抽出されたクロック信号
を所定の論理回路に供給して、時分割伝送信号を再生す
るバースト信号再生回路において、 前記論理回路の前段でクロック信号をゲートするゲート
手段と、 前記バースト信号に固有のフレーム期間が経過した後に
前記ゲート手段を閉成するためのゲート信号を生成する
ゲート信号生成手段とを具備したことを特徴とするバー
スト信号再生回路。 - 【請求項２】前記ゲート信号生成手段は、前記バースト
信号のフレーム長を計数するカウンタ回路であることを
特徴とする請求項１に記載のバースト信号再生回路。 - 【請求項３】前記論理回路の前段で前記バースト信号を
ラッチするラッチ回路に対して、前記ゲート手段から出
力されるクロック信号を供給するようにしたことを特徴
とする請求項１又は２に記載のバースト信号再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8267276A JPH10117190A (ja) | 1996-10-08 | 1996-10-08 | バースト信号再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8267276A JPH10117190A (ja) | 1996-10-08 | 1996-10-08 | バースト信号再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10117190A true JPH10117190A (ja) | 1998-05-06 |
Family
ID=17442595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8267276A Withdrawn JPH10117190A (ja) | 1996-10-08 | 1996-10-08 | バースト信号再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10117190A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008001419A1 (fr) * | 2006-06-26 | 2008-01-03 | Mitsubishi Electric Corporation | Dispositif de communication |
| US7424636B1 (en) * | 2000-08-10 | 2008-09-09 | Alcatel Lucent | Method and apparatus for controlling a clock signal of a line card circuit |
| JP2009033445A (ja) * | 2007-07-26 | 2009-02-12 | Toshiba Corp | 受信装置および方法 |
| JP2012169815A (ja) * | 2011-02-14 | 2012-09-06 | Nec Corp | 光受信器および局舎装置 |
-
1996
- 1996-10-08 JP JP8267276A patent/JPH10117190A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7424636B1 (en) * | 2000-08-10 | 2008-09-09 | Alcatel Lucent | Method and apparatus for controlling a clock signal of a line card circuit |
| US8201015B2 (en) | 2000-08-10 | 2012-06-12 | Alcatel Lucent | Control card circuit and method for selecting a synchronization source among a plurality of line card circuits |
| WO2008001419A1 (fr) * | 2006-06-26 | 2008-01-03 | Mitsubishi Electric Corporation | Dispositif de communication |
| US8719674B2 (en) | 2006-06-26 | 2014-05-06 | Mitsubishi Electric Corporation | Communication apparatus |
| JP2009033445A (ja) * | 2007-07-26 | 2009-02-12 | Toshiba Corp | 受信装置および方法 |
| JP2012169815A (ja) * | 2011-02-14 | 2012-09-06 | Nec Corp | 光受信器および局舎装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |