JPH10116982A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH10116982A JPH10116982A JP26824396A JP26824396A JPH10116982A JP H10116982 A JPH10116982 A JP H10116982A JP 26824396 A JP26824396 A JP 26824396A JP 26824396 A JP26824396 A JP 26824396A JP H10116982 A JPH10116982 A JP H10116982A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- trench
- trunk
- semiconductor device
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thyristors (AREA)
Abstract
Description
【０００１】[0001]
【発明が属する技術分野】本発明は電力用半導体素子、
例えば表面ゲート型静電誘導トランジスタや静電誘導型
サイリスタに関する。The present invention relates to a power semiconductor device,
For example, it relates to a surface gate type static induction transistor and a static induction thyristor.
【０００２】[0002]
【従来の技術】大容量の半導体素子は、素子から発生す
る熱を放出し易く、かつ熱による応力を緩和する構造と
して、一般的に平型圧接構造のパッケージが用いられて
いる。ここで平型圧接構造のパッケージを表面ゲート型
静電誘導トランジスタ、又は静電誘導型サイリスタに適
用することを考えてみる。2. Description of the Related Art A large-capacity semiconductor device generally uses a flat-type pressure-contact package as a structure for easily releasing heat generated from the device and relaxing stress due to heat. Here, it is considered that a flat-type pressure-contact package is applied to a surface gate type static induction transistor or a static induction thyristor.
【０００３】図１１は代表的な表面ゲートの静電誘導型
サイリスタのゲート、カソード構造を示している。図１
１において半導体基板の一方の主面には、数から数十ミ
クロンのピッチでゲート（ｐゲート１）が配置され、そ
の間に数ミクロンのカソード（ｎエミッタ２）が形成さ
れている。ｐゲート１の表面にはゲート電極３が形成さ
れ、ゲート電極３の周囲には層間絶縁層４があり、これ
を覆うようにカソード電極５が形成されている。通常は
ゲート、カソードの電極はそれぞれのボンディングパッ
ト部に素子上の配線で導かれ、ここでボンディングされ
外部電極と接続される。図中、７はゲート電極３ｃを共
通にしているゲート幹部、８は絶縁膜である。FIG. 11 shows a gate and cathode structure of a typical surface gate electrostatic induction thyristor. FIG.
In 1, a gate (p-gate 1) is arranged on one main surface of the semiconductor substrate at a pitch of several to several tens of microns, and a cathode (n-emitter 2) of several microns is formed therebetween. A gate electrode 3 is formed on the surface of the p-gate 1, an interlayer insulating layer 4 is provided around the gate electrode 3, and a cathode electrode 5 is formed so as to cover this. Normally, the gate and cathode electrodes are led to the respective bonding pads by wires on the element, where they are bonded and connected to external electrodes. In the figure, reference numeral 7 denotes a gate trunk portion which shares the gate electrode 3c, and 8 denotes an insulating film.
【０００４】大容量の半導体素子では、このカソード直
上のカソード電極５をモリブデン板やタングステン板等
の熱緩衝板電極６で圧接することが望ましい。これは、
素子で発生する熱が電流の経路で発生し、これを効率良
く放熱するには、上述の構造が適しているからである。
このような構造にすると、結果的に素子の扱える電流の
ケイパビリティが上がり、大容量化できるのである。In a large-capacity semiconductor device, it is desirable that the cathode electrode 5 immediately above the cathode be pressed against a heat buffer plate electrode 6 such as a molybdenum plate or a tungsten plate. this is,
This is because the heat generated in the element is generated in the current path, and the above structure is suitable for efficiently dissipating the heat.
With such a structure, as a result, the capability of the current that can be handled by the element is increased, and the capacity can be increased.
【０００５】[0005]
【発明が解決しようとする課題】図１１の構造におい
て、カソード電極５を熱緩衝板電極６によってそのまま
圧接すると、次のような問題が起こる。 （１）層間絶縁層４は、シリコン酸化膜やガラス等の固
い絶縁物で作られている。このためカソード電極５を圧
接すると、図１２に示すように層間絶縁層４に力が加わ
り、弾性限界に達すると応力の集中する部分でひび割れ
を起こし、更に圧接されたカソード電極５とゲート電極
３がひび割れを介して短絡してしまう。尚図１２は図１
１のＸ部分を示している。In the structure of FIG. 11, if the cathode electrode 5 is pressed against the heat buffer plate electrode 6 as it is, the following problem occurs. (1) The interlayer insulating layer 4 is made of a hard insulator such as a silicon oxide film or glass. For this reason, when the cathode electrode 5 is pressed into contact, a force is applied to the interlayer insulating layer 4 as shown in FIG. 12, and when the elastic limit is reached, cracks occur at the portions where stress concentrates, and the pressed cathode electrode 5 and the gate electrode 3 are further pressed. Short circuit through cracks. FIG. 12 shows FIG.
The X part of 1 is shown.
【０００６】（２）図１３に示すようにゲートの電極を
共通にしているゲート幹部７上でカソードの熱緩衝板電
極６がたわみ、ゲート幹部７上の絶縁膜８を突き破って
ゲート−カソード間が短絡してしまう。尚図１３は図１
１のＹ部分を示している。(2) As shown in FIG. 13, the thermal buffer electrode 6 of the cathode is bent on the gate trunk 7 sharing the gate electrode, and breaks through the insulating film 8 on the gate trunk 7 to form a gate-cathode connection. Short circuit. FIG. 13 shows FIG.
1 shows a Y portion.
【０００７】（３）図１１の構造において、ゲート−カ
ソード間の接合近傍で異常拡散があったり、層間絶縁層
４の不良等でゲート−カソード間耐圧が指定の値まで得
られなかった時、この不良箇所を探す事は不可能であ
る。すなわちこの不良箇所をトリミングし、動作可能に
するこはできない。これは大容量化（大面積化）に伴い
素子の歩留まりを著しく低下させることになる。(3) In the structure of FIG. 11, when abnormal diffusion occurs near the junction between the gate and the cathode, or when the breakdown voltage between the gate and the cathode cannot be obtained to a specified value due to a defect of the interlayer insulating layer 4, etc. It is impossible to find this defective part. That is, this defective portion cannot be trimmed and made operable. This significantly lowers the yield of the element with an increase in capacity (increase in area).
【０００８】本発明は上記の点に鑑みてなされたもので
その目的は、表面ゲート型の静電誘導トランジスタ、静
電誘導サイリスタの電流容量を大きくして大容量化を図
るとともに、ゲート−カソード間耐圧の不良を修正して
素子の歩留まりを向上させた半導体素子を提供すること
にある。SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and has as its object to increase the current capacity of a surface-gate type static induction transistor and a static induction thyristor to increase the capacity and to increase the gate-cathode capacity. An object of the present invention is to provide a semiconductor device in which the yield of the device is improved by correcting the defect of the breakdown voltage.
【０００９】[0009]
【課題を解決するための手段】本発明は、平型圧接構造
の半導体素子において、（１）半導体基板の一方の表面
に、ｎエミッタとｐゲート層を交互に複数組形成すると
ともに、該ｎエミッタおよびｐゲート層を所定組数隔て
る毎に、前記ｐゲート層よりも幅の広いｐゲート幹部を
設け、該ｐゲート幹部の表面中央部にゲート電極を設
け、前記ｐゲート幹部の表面外周部および前記ｐゲート
層の表面に層間絶縁膜を形成し、前記各ｐゲート幹部の
表面外周端部から隣接するｐゲート幹部の外周端部に至
る区間であり、且つ前記ｎエミッタおよび前記層間絶縁
膜の直上にカソード電極を各々設けたことを特徴とし、
（２）前記ｐゲート幹部にはトレンチが形成され、該ト
レンチ内のｐゲート幹部表面にゲート電極が形成されて
いることを特徴とし、（３）前記トレンチの下部には高
濃度のｐ型層が形成されていることを特徴とし、（４）
前記トレンチの側壁および下部には高濃度のｐ型層が形
成されていることを特徴とし、（５）前記トレンチ側壁
のうち、少なくともｐゲート層に主電圧が印加されたと
きに空乏化する部分よりも上部と、トレンチ下部とに絶
縁膜が設けられ、該絶縁膜上およびｐゲート幹部のトレ
ンチ側壁あるいは表面にゲート電極が形成されているこ
とを特徴とし、（６）前記各カソード電極のうち、耐圧
不良のカソード電極をエッチオフし、他のカソード電極
と絶縁したことを特徴とし、（７）前記カソード電極の
エッチオフ後も耐圧不良であるときに、素子表面からイ
オン注入し、前記ｎエミッタ直下に耐圧に必要なｐ層を
形成したことを特徴とし、（８）前記各カソード電極
は、熱膨張係数がシリコンに近い板状電極で圧接して共
通化されていることを特徴とし、（９）前記半導体素子
は静電誘導型サイリスタであることを特徴としている。According to the present invention, there is provided a semiconductor device having a flat pressure contact structure, wherein (1) a plurality of sets of n emitters and p gate layers are alternately formed on one surface of a semiconductor substrate; Each time the emitter and the p-gate layer are separated by a predetermined number, a p-gate trunk portion wider than the p-gate layer is provided, a gate electrode is provided at the center of the surface of the p-gate trunk portion, and the outer peripheral portion of the surface of the p-gate trunk portion is provided. And an inter-layer insulating film formed on the surface of the p-gate layer, from the outer peripheral end of the surface of each p-gate trunk to the outer peripheral end of the adjacent p-gate trunk, and the n-emitter and the interlayer insulating film Characterized in that cathode electrodes are provided directly above the
(2) A trench is formed in the p-gate trunk, and a gate electrode is formed on the surface of the p-gate trunk in the trench. (3) A high-concentration p-type layer is formed below the trench. Is formed, (4)
A high-concentration p-type layer is formed on sidewalls and lower portions of the trench, and (5) a portion of the trench sidewall that is depleted at least when a main voltage is applied to the p-gate layer An insulating film is provided above and below the trench, and a gate electrode is formed on the insulating film and on the side wall or surface of the trench of the p-gate trunk. (6) Of the cathode electrodes, And (7) ion-injection from the element surface when the withstand voltage is still poor after the cathode electrode has been etched off. A p-layer required for withstand voltage is formed directly below the emitter, and (8) the cathode electrodes are plate-like electrodes having a thermal expansion coefficient close to that of silicon and are in common. Characterized, it is characterized by (9) the semiconductor element is a static induction type thyristor.
【００１０】[0010]
【発明の実施の形態】本発明では図１２で述べた問題を
解決するために、半導体素子を図１に示す構造に構成し
た。図１において図１１と同一部分は同一符号をもって
示している。前記細いｐゲート１上のゲート電極３を排
除し、ｐゲート１およびｎエミッタ２を所定組数隔てる
毎に、前記ｐゲート１よりも幅の広いｐゲート幹部１７
を設け、該ｐゲート幹部１７の表面中央部にゲート電極
１３を設けた。また前記ｐゲート幹部１７の表面外周部
および前記細いｐゲート１の表面をシリコン酸化膜等の
絶縁膜１８で保護し、該絶縁膜１８の直上にカソード電
極１５を各々設けた。DESCRIPTION OF THE PREFERRED EMBODIMENTS In the present invention, in order to solve the problem described with reference to FIG. 12, a semiconductor device has a structure shown in FIG. 1, the same parts as those in FIG. 11 are denoted by the same reference numerals. Each time the gate electrode 3 on the thin p-gate 1 is eliminated and the p-gate 1 and the n-emitter 2 are separated by a predetermined number, a p-gate trunk 17 wider than the p-gate 1 is formed.
And a gate electrode 13 is provided in the center of the surface of the p-gate trunk 17. Further, the outer peripheral portion of the surface of the p-gate trunk portion 17 and the surface of the thin p-gate 1 were protected by an insulating film 18 such as a silicon oxide film, and the cathode electrodes 15 were provided directly above the insulating film 18, respectively.
【００１１】このような構成にすることで、ｐゲート幹
部１７間に形成されているゲートの掃引抵抗は高くなる
が、新しく設けたｐゲート幹部１７でこのキャリアの掃
引を補うことができる。また、ゲートとカソードを絶縁
している部分（絶縁膜１８）が平らな層であり、熱緩衝
板電極６で圧接した場合、この平らな層に均一に圧接さ
れるので、絶縁膜１８に応力の偏りは殆どなく、図１２
で述べたような応力集中によるひび割れによってゲート
−カソード間短絡が起こることはない。With this configuration, the gate formed between the p-gate trunks 17 has a higher sweep resistance, but the newly provided p-gate trunk 17 can compensate for the carrier sweep. In addition, the portion (insulating film 18) that insulates the gate and the cathode is a flat layer, and when pressed by the thermal buffer plate electrode 6, the insulating layer 18 is uniformly pressed against the flat layer. 12 is almost non-uniform, and FIG.
The gate-cathode short circuit does not occur due to the crack due to the stress concentration as described in (1).
【００１２】また本発明では図１３で述べた問題を解決
するために、半導体素子を図２に示す構造に構成した。
図２において図１と同一部分は同一符号をもって示して
いる。ｐゲート幹部２７にはトレンチを形成し、該トレ
ンチ内のｐゲート幹部表面にゲート電極２３を形成して
いる。このようにゲート電極２３とカソード電極１５に
強制的に段差を設けることにより、図１３で述べたよう
な短絡を防止することができる。Further, in the present invention, in order to solve the problem described with reference to FIG. 13, the semiconductor element has a structure shown in FIG.
2, the same parts as those in FIG. 1 are indicated by the same reference numerals. A trench is formed in the p-gate trunk 27, and a gate electrode 23 is formed on the surface of the p-gate trunk in the trench. By forcibly providing a step between the gate electrode 23 and the cathode electrode 15 as described above, the short circuit as described in FIG. 13 can be prevented.
【００１３】前記図２のように段差をシリコン側に設け
ることで、ゲート電極２３の厚みを、短絡が起こらない
範囲で厚くすることができ、このゲート掃引抵抗を低く
できる。或はゲート幹部２７の幅を、同程度の掃引抵抗
になるまで細くすることができ、素子の面積利用率を上
げることができる。更に、ゲート電極２３とカソード電
極１５の厚さが同じであったとしても短絡が起きない深
さのトレンチであれば、これらの電極を同時に形成する
ことができ、製造プロセスが大幅に短縮でき、また、歩
留まりも上昇し、低コスト化できる。By providing a step on the silicon side as shown in FIG. 2, the thickness of the gate electrode 23 can be increased within a range in which a short circuit does not occur, and the gate sweep resistance can be reduced. Alternatively, the width of the gate trunk 27 can be reduced until the same sweep resistance is obtained, and the area utilization rate of the element can be increased. Furthermore, even if the gate electrode 23 and the cathode electrode 15 have the same thickness, if the trench has a depth that does not cause a short circuit, these electrodes can be formed at the same time, and the manufacturing process can be greatly reduced. Also, the yield can be increased, and the cost can be reduced.
【００１４】[0014]
【実施例】前記図２のｐゲート幹部２７の構造を図３
（ａ）に、不純物濃度分布を図３（ｂ）に各々示す。図
３において、ｐゲート幹部２７のトレンチされていない
部分Ｌ1の不純物濃度分布は曲線Ｌ11で、トレンチされ
ている部分Ｌ2の不純物濃度分布は曲線Ｌ12で各々示し
ている。この図によれば、トレンチ直下での不純物総量
が小さくなっており、掃引抵抗が高くなることがわか
る。また、ゲート電極を設ける部分の不純物濃度が低下
し、電極のオーミックがトレンチ深さによっては得られ
難いことが分かる。FIG. 3 shows the structure of the p-gate trunk 27 of FIG.
FIG. 3A shows an impurity concentration distribution, respectively. 3, the impurity concentration distribution of a portion L 1 which is not trench p gate executive 27 is a curve L 11, the impurity concentration distribution of a portion L 2, which is a trench is shown respectively by curves L 12. According to this figure, it can be seen that the total amount of impurities immediately below the trench is small and the sweep resistance is high. In addition, it can be seen that the impurity concentration of the portion where the gate electrode is provided decreases, and it is difficult to obtain ohmic contact of the electrode depending on the depth of the trench.
【００１５】これを改善するために本実施例では図４の
ように、トレンチ下部に拡散か又はイオン注入により高
濃度のｐ型層３１を設けた。これによって掃引抵抗とオ
ーミック接触を改善することができる。In order to improve this, in this embodiment, as shown in FIG. 4, a high concentration p-type layer 31 is provided below the trench by diffusion or ion implantation. This can improve the sweep resistance and ohmic contact.
【００１６】また掃引抵抗を更に小さくするために、図
５に示すように、トレンチ下部および側部に、高濃度の
ｐ型層３２を設けても良い。In order to further reduce the sweep resistance, as shown in FIG. 5, a high concentration p-type layer 32 may be provided in the lower part and the side part of the trench.
【００１７】また図６に示すように、トレンチ下部およ
び側部に、前記ｐ型層３２よりも深い高濃度のｐ型層３
３を設けても良い。この図６はｐゲート幹部２７の接合
よりも深くなった時の例である。この構造により、図５
の実施例よりも更に掃引抵抗が小さくなる。As shown in FIG. 6, a high concentration p-type layer 3 deeper than the p-type
3 may be provided. FIG. 6 is an example when the junction becomes deeper than the junction of the p-gate trunk 27. With this structure, FIG.
The sweep resistance is further reduced as compared with the embodiment.
【００１８】図７は前述した図２のトレンチがｐゲート
幹部２７より深くなってしまった時の例である。これは
トレンチを作成する時のばらつき等で最悪の場合起こ
る。この場合素子の主耐圧は得られなくなってしまう。
しかし、図５と同様にトレンチの下部およびサイド部に
高濃度のｐ型層３４を形成することでトレンチのばらつ
きがあっても、良好な主耐圧が得られるようになる。FIG. 7 shows an example in which the trench of FIG. 2 is deeper than the p-gate trunk portion 27. This occurs in the worst case due to variations in forming the trench. In this case, the main breakdown voltage of the element cannot be obtained.
However, by forming the high-concentration p-type layer 34 below and on the side portions of the trench as in FIG. 5, a good main breakdown voltage can be obtained even if the trench varies.
【００１９】図８、図９は前記図７で述べた、トレンチ
がｐゲート幹部２７より深くなってしまった時の他の実
施例である。トレンチの下部とサイド部に絶縁膜１８を
形成し、主電圧印加時にｐゲート幹部２７に形成される
空乏層端よりも浅いレベルまでのトレンチサイド部に設
けられた絶縁膜１８をエッチオフする。さらに絶縁膜１
８上及びｐゲート幹部２７にゲート電極２３を設ける。FIGS. 8 and 9 show another embodiment when the trench is deeper than the p-gate trunk portion 27 as described in FIG. An insulating film 18 is formed in the lower portion and the side portion of the trench, and when the main voltage is applied, the insulating film 18 provided in the trench side portion is etched off to a level shallower than the end of the depletion layer formed in the p-gate trunk portion 27. Further insulating film 1
The gate electrode 23 is provided on the upper surface 8 and on the p-gate trunk 27.
【００２０】通常素子をドライブする場合、素子のオフ
時はゲート電極を負バイアスする。この結果トレンチ内
に設けた絶縁膜は分極され、絶縁膜に接しているｎベー
ス部はｐ型に反転される。その反転された電荷で主耐圧
が保持されることになる。When driving a normal element, the gate electrode is negatively biased when the element is off. As a result, the insulating film provided in the trench is polarized, and the n base portion in contact with the insulating film is inverted to p-type. The main withstand voltage is maintained by the inverted charge.
【００２１】前記図１において、ゲート−カソード間に
層間絶縁膜１８のピンホール等の理由で耐圧が得られな
かった時、図１の構造では独立したカソード電極１５を
熱緩衝板電極６で共通化する構造となっており、それぞ
れのカソード電極１５とゲート電極１３（これは半導体
上で共通配線になっている）の耐圧を調べる事で、どの
カソード電極で不良になっているかが分かる。そこで前
記のように不良箇所のカソード電極だけをエッチオフす
ることで、ゲート−カソード耐圧不良による不良を修正
することができ、他の素子部が活かされ、素子の歩留ま
りが上昇する。In FIG. 1, when a breakdown voltage cannot be obtained due to a pinhole in the interlayer insulating film 18 between the gate and the cathode, the independent cathode electrode 15 is shared by the thermal buffer plate electrode 6 in the structure of FIG. By examining the breakdown voltage of each of the cathode electrode 15 and the gate electrode 13 (which is a common wiring on a semiconductor), it is possible to determine which cathode electrode is defective. Thus, by etching off only the cathode electrode at the defective portion as described above, a defect due to a gate-cathode breakdown voltage defect can be corrected, and other element portions can be utilized, thereby increasing the element yield.
【００２２】前記不良カソード電極のエッチオフによっ
ても、ゲート−カソード間に異常拡散やその他の理由で
耐圧が十分に得られなかった場合は、前記エッチオフ実
施後、図１０に示すようにイオン注入等によりｎエミッ
タ２の直下に、主耐圧に必要な不純物総量以上のｐ型層
４０を形成する。これによって耐圧不良による不良を修
正することができ、他の素子部が正常に動作し、歩留ま
りが更に向上する。If a sufficient breakdown voltage cannot be obtained due to abnormal diffusion or other reasons between the gate and the cathode due to the etch-off of the defective cathode electrode, ion-implantation is performed as shown in FIG. The p-type layer 40 is formed directly below the n-emitter 2 by a method such as the total amount of impurities necessary for the main breakdown voltage. As a result, it is possible to correct a defect due to a withstand voltage defect, other elements operate normally, and the yield is further improved.
【００２３】尚、本発明の図１〜図１０の構造は表面ゲ
ート型静電誘導トランジスタ、又は静電誘導型サイリス
タに適用するものである。The structure shown in FIGS. 1 to 10 of the present invention is applied to a surface gate type static induction transistor or a static induction thyristor.
【００２４】[0024]
【発明の効果】以上のように本発明によれば、半導体基
板の一方の表面に、ｎエミッタとｐゲート層を交互に複
数組形成するとともに、該ｎエミッタおよびｐゲート層
を所定組数隔てる毎に、前記ｐゲート層よりも幅の広い
ｐゲート幹部を設け、該ｐゲート幹部の表面中央部にゲ
ート電極を設け、前記ｐゲート幹部の表面外周部および
前記ｐゲート層の表面に層間絶縁膜を形成し、前記各ｐ
ゲート幹部の表面外周端部から隣接するｐゲート幹部の
外周端部に至る区間であり、且つ前記ｎエミッタおよび
前記層間絶縁膜の直上にカソード電極を各々設けたの
で、次のような優れた効果が得られる。As described above, according to the present invention, a plurality of sets of n-emitters and p-gate layers are alternately formed on one surface of a semiconductor substrate, and the n-emitters and p-gate layers are separated by a predetermined number. In each case, a p-gate trunk that is wider than the p-gate layer is provided, a gate electrode is provided at the center of the surface of the p-gate trunk, and an interlayer insulating layer is provided on the outer periphery of the p-gate trunk and on the surface of the p-gate layer. A film is formed, and each of the p
A section extending from the outer peripheral end of the surface of the gate trunk to the outer peripheral end of the adjacent p-gate trunk, and the cathode electrodes are provided immediately above the n-emitter and the interlayer insulating film, respectively. Is obtained.
【００２５】（１）平型圧接構造が表面ゲート型静電誘
導トランジスタおよび静電誘導型サイリスタで実現でき
る。このため表面ゲート型の静電誘導トランジスタ、お
よび静電誘導型サイリスタの電流容量を大きくし、大容
量化できる。(1) A flat type pressure contact structure can be realized by a surface gate type static induction transistor and a static induction thyristor. For this reason, the current capacity of the surface-gate type static induction transistor and the static induction thyristor can be increased, and the capacitance can be increased.
【００２６】（２）カソード電極を分割することで、ゲ
ート−カソード間耐圧の不良が修正でき、素子の歩留ま
りを向上させることができる。(2) By dividing the cathode electrode, the defect of the gate-cathode breakdown voltage can be corrected, and the yield of the device can be improved.
【図１】本発明の一実施例を示す断面構成図。FIG. 1 is a sectional view showing an embodiment of the present invention.
【図２】本発明の他の実施例を示す断面構成図。FIG. 2 is a sectional view showing another embodiment of the present invention.
【図３】図２の実施例を説明するものであり、（ａ）は
要部断面図、（ｂ）は不純物濃度分布図。3A and 3B are views for explaining the embodiment of FIG. 2, wherein FIG. 3A is a sectional view of a main part, and FIG. 3B is an impurity concentration distribution chart.
【図４】本発明の他の実施例を示し、（ａ）は要部断面
図、（ｂ）は不純物濃度分布図。FIGS. 4A and 4B show another embodiment of the present invention, wherein FIG. 4A is a sectional view of a main part, and FIG.
【図５】本発明の他の実施例を示し、（ａ）は要部断面
図、（ｂ）は不純物濃度分布図。5A and 5B show another embodiment of the present invention, in which FIG. 5A is a sectional view of a main part, and FIG.
【図６】本発明の他の実施例を示し、（ａ）は要部断面
図、（ｂ）は不純物濃度分布図。6A and 6B show another embodiment of the present invention, in which FIG. 6A is a sectional view of a main part, and FIG. 6B is an impurity concentration distribution chart.
【図７】本発明の他の実施例を示し、（ａ）は要部断面
図、（ｂ）は不純物濃度分布図。FIGS. 7A and 7B show another embodiment of the present invention, wherein FIG. 7A is a sectional view of a main part, and FIG.
【図８】本発明の他の実施例を示す要部断面図。FIG. 8 is a sectional view of a main part showing another embodiment of the present invention.
【図９】本発明の他の実施例を示す要部断面図。FIG. 9 is a sectional view of a main part showing another embodiment of the present invention.
【図１０】本発明の他の実施例を示す断面構成図。FIG. 10 is a sectional view showing another embodiment of the present invention.
【図１１】従来の静電誘導型サイリスタの一例を示す断
面構成図。FIG. 11 is a sectional view showing an example of a conventional electrostatic induction thyristor.
【図１２】従来の静電誘導型サイリスタの問題点を説明
する要部断面図。FIG. 12 is a cross-sectional view of a main part explaining a problem of a conventional electrostatic induction thyristor.
【図１３】従来の静電誘導型サイリスタの問題点を説明
する要部断面図。FIG. 13 is a sectional view of an essential part for explaining a problem of a conventional electrostatic induction thyristor.
１…ｐゲート ２…ｎエミッタ ６…熱緩衝板電極 ８，１８…絶縁膜 １３，２３…ゲート電極 １５…カソード電極 １７，２７…ｐゲート幹部 ３１，３２，３３，３４，４０…ｐ型層 DESCRIPTION OF SYMBOLS 1 ... p gate 2 ... n emitter 6 ... thermal buffer plate electrode 8, 18 ... insulating film 13, 23 ... gate electrode 15 ... cathode electrode 17, 27 ... p gate trunk | drum 31, 32, 33, 34, 40 ... p-type layer
Claims (9)
交互に複数組形成するとともに、該ｎエミッタおよびｐ
ゲート層を所定組数隔てる毎に、前記ｐゲート層よりも
幅の広いｐゲート幹部を設け、該ｐゲート幹部の表面中
央部にゲート電極を設け、前記ｐゲート幹部の表面外周
部および前記ｐゲート層の表面に層間絶縁膜を形成し、
前記各ｐゲート幹部の表面外周端部から隣接するｐゲー
ト幹部の外周端部に至る区間であり、且つ前記ｎエミッ
タおよび前記層間絶縁膜の直上にカソード電極を各々設
けたことを特徴とする半導体素子。1. A semiconductor device having a flat-type pressure contact structure, wherein a plurality of sets of n-emitters and p-gate layers are alternately formed on one surface of a semiconductor substrate.
Each time a predetermined number of gate layers are separated, a p-gate trunk portion wider than the p-gate layer is provided, a gate electrode is provided at the center of the surface of the p-gate trunk portion, and a surface outer peripheral portion of the p-gate trunk portion and the p-gate trunk are provided. Forming an interlayer insulating film on the surface of the gate layer,
A semiconductor which is a section extending from an outer peripheral end of a surface of each of the p gate trunks to an outer peripheral end of an adjacent p gate trunk, and a cathode electrode is provided directly above the n emitter and the interlayer insulating film, respectively. element.
れ、該トレンチ内のｐゲート幹部表面にゲート電極が形
成されていることを特徴とする請求項１に記載の半導体
素子。2. The semiconductor device according to claim 1, wherein a trench is formed in the p-gate trunk, and a gate electrode is formed on a surface of the p-gate trunk in the trench.
が形成されていることを特徴とする請求項２に記載の半
導体素子。3. The semiconductor device according to claim 2, wherein a high concentration p-type layer is formed below the trench.
度のｐ型層が形成されていることを特徴とする請求項２
に記載の半導体素子。4. A high concentration p-type layer is formed on a side wall and a lower portion of the trench.
A semiconductor device according to item 1.
ゲート層に主電圧が印加されたときに空乏化する部分よ
りも上部と、トレンチ下部とに絶縁膜が設けられ、該絶
縁膜上およびｐゲート幹部のトレンチ側壁あるいは表面
にゲート電極が形成されていることを特徴とする請求項
２に記載の半導体素子。5. At least p of the trench sidewalls
An insulating film is provided above a portion that is depleted when a main voltage is applied to the gate layer and below the trench, and a gate electrode is formed on the insulating film and on a trench sidewall or a surface of the p-gate trunk. 3. The semiconductor device according to claim 2, wherein:
カソード電極をエッチオフし、他のカソード電極と絶縁
したことを特徴とする請求項１又は２又は３又は４又は
５に記載の半導体素子。6. The semiconductor device according to claim 1, wherein a cathode electrode having a withstand voltage failure among the respective cathode electrodes is etched off and is insulated from other cathode electrodes. .
不良であるときに、素子表面からイオン注入し、前記ｎ
エミッタ直下に耐圧に必要なｐ層を形成したことを特徴
とする請求項６に記載の半導体素子。7. When the breakdown voltage is poor even after the cathode electrode is etched off, ions are implanted from the surface of the element,
7. The semiconductor device according to claim 6, wherein a p-layer necessary for withstand voltage is formed immediately below the emitter.
リコンに近い板状電極で圧接して共通化されていること
を特徴とする請求項１又は２又は３又は４又は５又は６
又は７に記載の半導体素子。8. The method according to claim 1, wherein each of the cathode electrodes is a plate-like electrode having a thermal expansion coefficient close to that of silicon and pressed in common, and is commonly used.
Or the semiconductor element according to 7.
であることを特徴とする請求項１又は２又は３又は４又
は５又は６又は７又は８に記載の半導体素子。9. The semiconductor device according to claim 1, wherein the semiconductor device is an electrostatic induction thyristor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26824396A JPH10116982A (en) | 1996-10-09 | 1996-10-09 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26824396A JPH10116982A (en) | 1996-10-09 | 1996-10-09 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10116982A true JPH10116982A (en) | 1998-05-06 |
Family
ID=17455892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26824396A Pending JPH10116982A (en) | 1996-10-09 | 1996-10-09 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10116982A (en) |
-
1996
- 1996-10-09 JP JP26824396A patent/JPH10116982A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9362352B2 (en) | Semiconductor device and manufacturing method | |
| EP2243163B1 (en) | Igbt and method of producing the same | |
| US20060131685A1 (en) | Semiconductor device and method of fabricating the same | |
| US10340147B2 (en) | Semiconductor device with equipotential ring contact at curved portion of equipotential ring electrode and method of manufacturing the same | |
| JP3369391B2 (en) | Dielectric separated type semiconductor device | |
| US20220139794A1 (en) | Semiconductor device and semiconductor module | |
| JP3432708B2 (en) | Semiconductor devices and semiconductor modules | |
| US5592026A (en) | Integrated structure pad assembly for lead bonding | |
| EP0677877B1 (en) | Insulating gate type semiconductor device and power inverter using such a device | |
| US11769823B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| EP0510966B1 (en) | MOS semiconductor device and fabrication method of the same | |
| JPH1022322A (en) | Semiconductor device | |
| JP7105335B2 (en) | semiconductor equipment | |
| JPH10116982A (en) | Semiconductor device | |
| JP2004303927A (en) | Semiconductor device | |
| JP2906576B2 (en) | Semiconductor device | |
| JP3455414B2 (en) | Insulated gate semiconductor device and method of manufacturing the same | |
| US20020167044A1 (en) | Semiconductor component with an edge termination that is suitable for high voltage | |
| JPS5923115B2 (en) | Mesa type semiconductor device | |
| CN117810267B (en) | Grid embedded MOSFET device and manufacturing method thereof | |
| JP2756826B2 (en) | Semiconductor device and manufacturing method thereof | |
| WO2024180973A1 (en) | Rc-igbt and production method for rc-igbt | |
| JP3217552B2 (en) | Horizontal high voltage semiconductor device | |
| JP7194855B2 (en) | semiconductor equipment | |
| JP7194856B2 (en) | Semiconductor device manufacturing method |