JP3455414B2 - Insulated gate semiconductor device and method of manufacturing the same - Google Patents
Insulated gate semiconductor device and method of manufacturing the sameInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置及びその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an insulated gate semiconductor device and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】従来の絶縁ゲート型半導体装置を図５に
示す。図５には絶縁ゲート型半導体装置の一例としてス
トライプ状のトレンチゲート型のＩＧＢＴ（Ｉｎｓｕｌ
ａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓ
ｔｏｒ）が示されており、この図面を参照して従来技術
を説明する。尚、ＩＧＢＴでは、オン抵抗やターンオフ
損失、限界遮断電流などの関係から、ゲート電極とし
て、ストライプ状のトレンチゲート構造が多く採用され
ている。2. Description of the Related Art A conventional insulated gate semiconductor device is shown in FIG. As an example of an insulated gate semiconductor device, FIG. 5 shows a striped trench gate type IGBT (Insul).
aged Gate Bipolar Transis
Tor) is shown and the prior art will be described with reference to this drawing. Incidentally, in the IGBT, a stripe-shaped trench gate structure is often adopted as the gate electrode because of the relations such as on-resistance, turn-off loss, and limit breaking current.
【０００３】まず、半導体基板からなるＮ型ベース層１
０１の第１主面の表面にＰ型ベース層１０３が設けられ
ている。半導体基板には例えばシリコンが用いられる。
Ｐ型ベース層１０３の表面からＮ型ベース層１０１へ向
かっては、所定間隔をもってトレンチ溝が設けられてお
り、このトレンチ内には、トレンチ内壁を覆うように絶
縁ゲート膜１０７が設けられ、絶縁ゲート膜１０７を介
してゲート電極１０８が設けられており、トレンチ内が
埋め込まれている。またこのトレンチ溝は、Ｎ型ベース
層１０１内まで延在されている。ここでは例えば、ゲー
ト電極１０８には低抵抗化されたポリシリコンが用いら
れる。また、トレンチ溝に設けられている絶縁ゲート膜
１０７、ゲート電極１０８からなるトレンチゲートは図
面の紙面に平行な面に対して垂直方向に延在されてお
り、所定間隔をもって設けられているため、ストライプ
状に配列されている。次にＰ型ベース層１０３の表面上
に、トレンチゲートに隣接するようにしてＮ型ソース層
１０４が設けられている。Ｎ型ソース層１０４は、スト
ライプ状のトレンチゲートそれぞれに隣接されている。
Ｐ型ベース層１０３上には、トレンチゲートを覆うよう
に絶縁酸化膜１０９が所定間隔をもって設けられてい
る。そしてＰ型ベース層１０３、Ｎ型ソース層１０４及
び絶縁酸化膜１０９上にはこれらを覆うようにエミッタ
電極１１０が設けられている。Ｎ型ベース層１０１の第
２主面上には、Ｐ型エミッタ層１０２が設けられてい
る。Ｐ型エミッタ層１０２上には、コレクタ電極１１１
が設けられている。次に素子導通時に電流経路となる有
効素子領域の周辺を取り囲むように、ガードリング層が
設けられている。ここでは、Ｎ型ベース層１０１の第１
主面の表面にＰ型リング層１０５が設けられており、有
効素子領域の端部にあたるトレンチゲートに隣接されて
いる。またさらに、Ｐ型リング層１０５の周辺を取り囲
むようにＰ型ガードリング層１０６が、Ｎ型ベース層１
０１の第１主面の表面に設けられている。尚、ガードリ
ング層は素子の耐圧を上げるために設けられている。ガ
ードリング層で取り囲まれた有効素子領域の外側は、素
子導通時には、電流経路としては使用しない。First, an N-type base layer 1 made of a semiconductor substrate
The P-type base layer 103 is provided on the surface of the first main surface 01. Silicon is used for the semiconductor substrate, for example.
From the surface of the P-type base layer 103 toward the N-type base layer 101, trench grooves are provided at a predetermined interval, and an insulating gate film 107 is provided in the trench so as to cover the inner wall of the trench. A gate electrode 108 is provided via the gate film 107, and the trench is filled. Further, this trench groove extends into the N-type base layer 101. Here, for example, low resistance polysilicon is used for the gate electrode 108. Further, since the trench gate formed of the insulated gate film 107 and the gate electrode 108 provided in the trench groove extends in the direction perpendicular to the plane parallel to the paper surface of the drawing and is provided at a predetermined interval, They are arranged in stripes. Next, an N-type source layer 104 is provided on the surface of the P-type base layer 103 so as to be adjacent to the trench gate. The N-type source layer 104 is adjacent to each of the stripe-shaped trench gates.
An insulating oxide film 109 is provided on the P-type base layer 103 with a predetermined interval so as to cover the trench gate. An emitter electrode 110 is provided on the P-type base layer 103, the N-type source layer 104 and the insulating oxide film 109 so as to cover them. A P-type emitter layer 102 is provided on the second main surface of the N-type base layer 101. A collector electrode 111 is formed on the P-type emitter layer 102.
Is provided. Next, a guard ring layer is provided so as to surround the periphery of an effective element region which becomes a current path when the element is turned on. Here, the first N-type base layer 101
A P-type ring layer 105 is provided on the surface of the main surface and is adjacent to a trench gate which is an end of the effective element region. Furthermore, the P-type guard ring layer 106 surrounds the periphery of the P-type ring layer 105, and the N-type base layer 1
No. 01 is provided on the surface of the first main surface. The guard ring layer is provided to increase the breakdown voltage of the device. The outside of the effective element region surrounded by the guard ring layer is not used as a current path when the element is conducting.
【０００４】図６にはトレンチゲート型のＩＧＢＴの平
面図が示されている。ここでは、終端領域１２内に複数
に分割された素子領域１４が設けられ、この素子領域１
４群の端部にゲートパッド領域１３が設けられている。
また、ゲートパッド領域１３には、素子領域１４からの
ゲート電極配線が引き回されている（図示せず）。素子
領域１４には、トレンチ１５がストライプ状に配列され
ており、各素子領域１４ともにトレンチゲート１５が同
方向を向いて配列されている。FIG. 6 shows a plan view of a trench gate type IGBT. Here, a plurality of divided element regions 14 are provided in the termination region 12, and the element regions 1
Gate pad regions 13 are provided at the ends of the fourth group.
Further, in the gate pad region 13, the gate electrode wiring from the element region 14 is routed (not shown). Trenches 15 are arranged in stripes in the element region 14, and trench gates 15 are arranged in the same direction in each element region 14.
【０００５】ところで、この種の絶縁ゲート型半導体装
置の製造工程では、ポリシリコンからなるゲート電極１
０８をトレンチ内に形成した後、例えば絶縁酸化膜１０
９のアニール工程、またはゲッタリング処理工程等の高
温熱処理工程が行われている。By the way, in the manufacturing process of this type of insulated gate semiconductor device, the gate electrode 1 made of polysilicon is used.
08 is formed in the trench and then, for example, the insulating oxide film 10 is formed.
The annealing process of 9 or the high temperature heat treatment process such as the gettering process is performed.
【０００６】これら熱処理工程時には、トレンチゲート
内に設けられたゲート電極１０８となるポリシリコン
と、半導体基板となるシリコンとの間に、応力が働くこ
とがある。この応力によって生じた絶縁ゲート型半導体
装置に対する影響は、熱処理工程後の常温に戻した後で
も残ることとなる。通常、素子領域１４内の隣り合うト
レンチゲート１５の配置ピッチは５ｕｍ程度であり、ま
たトレンチゲート１５の長手方向の長さは数ｍｍ程度と
なっている。この場合、応力はトレンチゲート１５全体
に影響を及ぼすが、図６に示すとおり、トレンチ１５ゲ
ートが並列に並ぶ方向（図示矢印Ａ方向）に働く応力
と、トレンチゲート１５の長手方向（図示矢印Ｂ方向）
に働く応力とでは、トレンチゲート１５が並列に並ぶ方
向（図示矢印Ａ方向）に働く応力の方が、各トレンチゲ
ート１５の応力の総和が大きくなり、応力が強く働くこ
とになる。During these heat treatment steps, stress may act between the polysilicon that will be the gate electrode 108 provided in the trench gate and the silicon that will be the semiconductor substrate. The effect of the stress on the insulated gate semiconductor device remains even after returning to normal temperature after the heat treatment process. Usually, the pitch of the adjacent trench gates 15 in the element region 14 is about 5 μm, and the length of the trench gates 15 in the longitudinal direction is about several mm. In this case, the stress affects the entire trench gate 15, but as shown in FIG. 6, the stress acting in the direction in which the gates of the trench 15 are arranged in parallel (the direction of arrow A in the figure) and the longitudinal direction of the trench gate 15 (the arrow B in the figure). direction)
With respect to the stress acting on the trench gates 15, the stress acting in the direction in which the trench gates 15 are arranged in parallel (the direction of arrow A in the drawing) is larger in the total stress of the trench gates 15, and the stress acts stronger.
【０００７】したがって、特に、大面積で、かつ、トレ
ンチゲート１５の本数が多い絶縁ゲート型半導体装置の
場合には、トレンチゲート１５が並列に並ぶ方向（図示
矢印Ａ方向）に集中する応力に起因して、リーク電流の
発生、ゲートのしきい値電圧の変動、さらには結晶欠陥
の発生という問題を生じることがある。Therefore, particularly in the case of an insulated gate semiconductor device having a large area and a large number of trench gates 15, the stress is concentrated in the direction in which the trench gates 15 are arranged in parallel (the direction of arrow A in the drawing). As a result, problems such as generation of leak current, fluctuation of threshold voltage of the gate, and generation of crystal defects may occur.
【０００８】図７には、ＩＧＢＴのウェハの平面図が示
されている。通常ウェハ上のペレットの配列は、ウェハ
１６上に複数の半導体ペレット１７が同じ方向を向いて
配列されて形成されているため（図示Ｐはペレットを示
す。例えば図６に示したトレンチゲート型のＩＧＢＴ
を１つの半導体ペレット１７とすると、各半導体ペレッ
ト１７のトレンチゲート１５は同じ方向を向いて配列さ
れる）、トレンチゲート１５が並列に並ぶ方向（図示矢
印Ａ方向）に働く応力と、トレンチゲート１５の長手方
向（図示矢印Ｂ方向）に働く応力が生じ、前述の理由に
より、トレンチゲート１５が並列に並ぶ方向（図示矢印
Ａ方向）に集中する応力に起因して、リーク電流の発
生、ゲートのしきい値電圧の変動、さらには結晶欠陥の
発生という問題を生じることがある。特にウェハの径が
大きい場合には、上述の問題により応力が大きく働き不
良素子が発生しやすいという問題を生じることがある。FIG. 7 shows a plan view of an IGBT wafer. Normally, the pellets on the wafer are arrayed because a plurality of semiconductor pellets 17 are arrayed on the wafer 16 in the same direction (P in the drawing indicates the pellet. For example, the trench gate type shown in FIG. 6 is used. IGBT
Is one semiconductor pellet 17, the trench gates 15 of each semiconductor pellet 17 are arranged in the same direction), the stress acting in the direction in which the trench gates 15 are arranged in parallel (the direction of arrow A in the figure), and the trench gates 15 Due to the stress concentrated in the direction in which the trench gates 15 are arranged in parallel (direction of arrow A in the drawing), a stress that acts in the longitudinal direction (direction of arrow B in the drawing) is generated. This may cause a problem of fluctuations in threshold voltage and further generation of crystal defects. In particular, when the diameter of the wafer is large, the problem described above may cause a problem that a large amount of stress acts and defective elements are likely to occur.
【０００９】[0009]
【発明が解決しようとする課題】上述したように、従来
のＩＧＢＴにおいては、すべてのトレンチゲートの向き
が同一方向となるようにして形成されているため、トレ
ンチゲートの長手方向に垂直な方向の応力がトレンチゲ
ートの長手方向の応力よりも強く、そのトレンチゲート
の長手方向に垂直な方向の強い応力によるリーク電流の
発生や結晶欠陥の発生が問題となっていた。As described above, in the conventional IGBT, all the trench gates are formed so that the directions thereof are in the same direction, and therefore, in the direction perpendicular to the longitudinal direction of the trench gates. The stress is stronger than the stress in the longitudinal direction of the trench gate, and the generation of leak current and crystal defects due to the strong stress in the direction perpendicular to the longitudinal direction of the trench gate has been a problem.
【００１０】また、従来のＩＧＢＴの製造においては、
すべてのトレンチゲートの向きが同一方向となるように
して形成されている複数のＩＧＢＴを、すべて同じ向き
でウェハ上に形成するようにしているため、トレンチゲ
ートの長手方向に垂直な方向の強い応力によって不良素
子が発生しやすいという問題があった。Further, in manufacturing a conventional IGBT,
Since a plurality of IGBTs formed so that all the trench gates are oriented in the same direction are formed on the wafer in the same orientation, strong stress in the direction perpendicular to the longitudinal direction of the trench gates is exerted. Therefore, there is a problem that defective elements are likely to occur.
【００１１】この発明は、応力の集中が生じてもリーク
電流の発生を防ぐことができ、また応力の集中が生じて
結晶欠陥が発生しても素子を平常に動作させ、不良素子
の発生を防ぐことが可能な半導体装置を目的としてい
る。According to the present invention, even if stress concentration occurs, the generation of leak current can be prevented, and even if a stress concentration occurs and a crystal defect occurs, the element is normally operated to prevent the generation of defective elements. A semiconductor device that can be prevented.
【００１２】また、この発明は、ウェハのダイシングラ
イン上に応力が集中しやすいようにして、この領域をダ
イシング工程で切り離すことにより、応力の集中が生じ
てもリーク電流の発生を防ぐことができ、また応力の集
中が生じて結晶欠陥が発生しても素子を平常に動作さ
せ、不良素子の発生を防ぐことが可能な半導体装置の製
造方法を目的としている。Further, according to the present invention, the stress is easily concentrated on the dicing line of the wafer, and by separating this region in the dicing process, the generation of the leak current can be prevented even if the stress is concentrated. Another object of the present invention is to provide a method for manufacturing a semiconductor device, which is capable of operating an element normally even when stress concentration occurs and a crystal defect occurs and preventing the occurrence of a defective element.
【００１３】[0013]
【課題を解決するための手段】本発明は、第１導電型の
半導体基板と、前記半導体基板の所定領域に設けられる
有効素子領域と、前記有効素子領域の周囲を取り囲むよ
うに前記半導体基板第１主面側に設けられる第２導電型
のリング領域と、前記有効素子領域内に配置され、前記
半導体基板第１主面側に設けられる長尺状の第１トレン
チゲート電極と、前記リング領域内に配置され、前記半
導体基板第１主面側に設けられる長尺状の第２トレンチ
ゲート電極とを具備し、前記第２トレンチゲート電極
は、第１トレンチゲート電極よりも、深い溝を形成し、
かつ、第１トレンチゲート電極とは電気的に切断されて
いることを特徴とする絶縁ゲート型半導体装置を提供す
る。According to the present invention, there is provided a semiconductor substrate of a first conductivity type, an effective element region provided in a predetermined region of the semiconductor substrate, and the semiconductor substrate so as to surround the effective element region. A second conductivity type ring region provided on the first main surface side, an elongated first trench gate electrode provided in the effective element region and provided on the semiconductor substrate first main surface side, and the ring region And an elongated second trench gate electrode provided inside the semiconductor substrate and provided on the first main surface side of the semiconductor substrate, the second trench gate electrode forming a groove deeper than the first trench gate electrode. Then
Also, an insulated gate semiconductor device is provided, which is electrically disconnected from the first trench gate electrode.
【００１４】また、本発明は、第１導電型の半導体基板
と、前記半導体基板の所定領域に設けられる有効素子領
域と、前記有効素子領域の周囲を取り囲むように前記半
導体基板第１主面側に設けられる第２導電型のリング領
域と、前記有効素子領域上に配置され、前記半導体基板
第１主面上に設けられる長尺状の第１プレーナゲート電
極と、前記リング領域上に配置され、前記半導体基板第
１主面上に設けられる長尺状の第２プレーナゲート電極
とを具備し、前記第２プレーナゲート電極は、第１プレ
ーナゲート電極よりも、ゲート電極幅を広く形成し、か
つ、第１プレーナゲート電極とは電気的に切断されてい
ることを特徴とする絶縁ゲート型半導体装置を提供す
る。Further, according to the present invention, a semiconductor substrate of the first conductivity type, an effective element region provided in a predetermined region of the semiconductor substrate, and the semiconductor substrate first main surface side so as to surround the effective element region. A second conductivity type ring region provided on the semiconductor substrate, the elongated first planar gate electrode provided on the first main surface of the semiconductor substrate, and the second conductivity type ring region provided on the ring region. An elongated second planar gate electrode provided on the first main surface of the semiconductor substrate, wherein the second planar gate electrode has a gate electrode width wider than that of the first planar gate electrode, Also, an insulated gate semiconductor device is provided, which is electrically disconnected from the first planar gate electrode.
【００１５】また、本発明は、有効素子領域内の第１ト
レンチゲート電極よりも溝が深い第２トレンチゲート電
極をウェハ上のダイシングライン上に形成する工程と、
前記ウェハのダイシングライン上を第２トレンチゲート
電極を含めてダイシングする工程とを、具備することを
特徴とする絶縁ゲート型半導体装置の製造方法を提供す
る。The present invention also includes a step of forming a second trench gate electrode having a groove deeper than the first trench gate electrode in the effective element region on the dicing line on the wafer,
And a step of dicing on the dicing line of the wafer including the second trench gate electrode, the method for manufacturing an insulated gate semiconductor device.
【００１６】[0016]
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、本発明の実施の
第１の形態に係る絶縁ゲート型半導体装置として、スト
ライプ状のトレンチ型絶縁ゲート（ゲート電極）からな
る、トレンチゲート構造を採用するＩＧＢＴの構成の要
部を概略的に示すものである。まず、半導体基板からな
るＮ型ベース層１の第１主面の表面にＰ型ベース層３が
設けられている。半導体基板には例えばシリコンが用い
られる。Ｐ型ベース層３の表面からＮ型ベース層１へ向
かっては、所定間隔をもってトレンチ溝が設けられてお
り、このトレンチ内には、トレンチ内壁を覆うように絶
縁ゲート膜７が設けられ、さらに絶縁ゲート膜７を介し
てゲート電極８が設けられており、トレンチ溝が埋め込
まれている。またこのトレンチ溝は、Ｎ型ベース層１内
まで延在されている。ここでは例えば、ゲート電極８に
は低抵抗化されたポリシリコンが用いられる。また、ト
レンチ溝に設けられている絶縁ゲート膜７、ゲート電極
８からなるトレンチゲートは図面の紙面に平行な面に対
して垂直方向に延在されており、所定間隔をもって設け
られているため、ストライプ状に配列されている。次に
Ｐ型ベース層３の表面上に、トレンチゲートに隣接する
ようにしてＮ型ソース層４が設けられている。 ここで
Ｎ型ソース層４は、ストライプ状のトレンチゲートそれ
ぞれに隣接されており、トレンチゲートはＰ型ベース層
３及びＮ型ソース層４を貫くように形成されている。素
子動作時にはＰ型ベース層３のトレンチゲートに隣接す
る領域にチャンネル領域が形成され電子の注入が行われ
る。Ｐ型ベース層３上には、トレンチゲートを覆うよう
に絶縁酸化膜９が所定間隔をもって設けられている。そ
してＰ型ベース層３、Ｎ型ソース層４及び絶縁酸化膜９
上にはこれらを覆うようにエミッタ電極１０が設けられ
ている。Ｎ型ベース層１の第２主面上には、Ｐ型エミッ
タ層２が設けられている。Ｐ型エミッタ層２上には、コ
レクタ電極１１が設けられている。次に素子導通時に電
流経路となる有効素子領域の周辺を取り囲むように、ガ
ードリング層が設けられている。ここでは、Ｎ型ベース
層１の第１主面の表面にＰ型リング層５が設けられてお
り、有効素子領域の端部にあたるトレンチゲートに隣接
されている。通常、Ｐ型ガードリング層５は、端部にあ
たるトレンチゲートに電界集中をさせないように、隣接
して設けるようにしている。またさらに、Ｐ型リング層
５の周辺を取り囲むようにＰ型ガードリング層６が、Ｎ
型ベース層１の第１主面の表面に設けられている。尚、
ガードリング層は素子の耐圧を上げるために設けられて
おり、目的とする耐圧に応じて、Ｐ型ガードリング層６
の外側には、さらにガードリング層を設けて、複数配列
としてもよい。ガードリング層で取り囲まれた有効素子
領域の外側は、素子導通時には、電流経路としては使用
しない。ここでＰ型リング層５内には、ダミートレンチ
ゲート１８が設けられている。このダミートレンチゲー
ト１８内には、トレンチ内壁を覆うように絶縁ゲート膜
２４が設けられ、さらに絶縁ゲート膜２４を介してゲー
ト電極２３が設けられており、トレンチ内が埋め込まれ
ている。このダミートレンチゲート１８は、Ｎ型ベース
層への深さ方向の深さが、有効素子領域に設けられるト
レンチゲート（絶縁ゲート膜７及びゲート電極８からな
る）の深さよりも深く形成されている。ただし、このダ
ミートレンチゲート１８の深さは、Ｐ型リング層５の領
域を突き抜けない深さであることが望ましく、またさら
に、その配置は順方向電圧印加時（エミッタ電極１０に
負の電圧、コレクタ電極１１に正の電圧を印加）に、空
乏層が延びず、素子導通時に電流経路として使用されな
い領域に設けられることが望ましい。また、Ｐ型リング
層５の厚さは、ダミートレンチゲート１８の深さに伴
い、少なくとも有効素子領域内のトレンチゲート深さよ
りも厚いことが要求される。尚、ダミートレンチゲート
１８は、ダミーのトレンチゲートであり、有効素子領域
内のトレンチゲートとは接続されず、ゲート電極として
は動作しない。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a schematic view of a main part of an IGBT configuration adopting a trench gate structure, which is an insulated gate semiconductor device according to a first embodiment of the present invention and is composed of a stripe-shaped trench insulated gate (gate electrode). It is intended to be shown. First, the P-type base layer 3 is provided on the surface of the first main surface of the N-type base layer 1 made of a semiconductor substrate. Silicon is used for the semiconductor substrate, for example. From the surface of the P-type base layer 3 toward the N-type base layer 1, trench grooves are provided at a predetermined interval, and an insulating gate film 7 is provided in the trench so as to cover the inner wall of the trench. A gate electrode 8 is provided via an insulated gate film 7 and a trench groove is filled. Further, this trench groove extends into the N-type base layer 1. Here, for example, low resistance polysilicon is used for the gate electrode 8. Further, since the trench gate formed of the insulated gate film 7 and the gate electrode 8 provided in the trench groove extends in the direction perpendicular to the plane parallel to the paper surface of the drawing and is provided at a predetermined interval, They are arranged in stripes. Next, an N-type source layer 4 is provided on the surface of the P-type base layer 3 so as to be adjacent to the trench gate. Here, the N-type source layer 4 is adjacent to each stripe-shaped trench gate, and the trench gate is formed so as to penetrate the P-type base layer 3 and the N-type source layer 4. During device operation, a channel region is formed in a region of the P-type base layer 3 adjacent to the trench gate, and electrons are injected. An insulating oxide film 9 is provided on the P-type base layer 3 with a predetermined interval so as to cover the trench gate. Then, the P-type base layer 3, the N-type source layer 4, and the insulating oxide film 9 are formed.
An emitter electrode 10 is provided on the top so as to cover them. A P-type emitter layer 2 is provided on the second main surface of the N-type base layer 1. A collector electrode 11 is provided on the P-type emitter layer 2. Next, a guard ring layer is provided so as to surround the periphery of an effective element region which becomes a current path when the element is turned on. Here, the P-type ring layer 5 is provided on the surface of the first main surface of the N-type base layer 1 and is adjacent to the trench gate which is the end portion of the effective element region. Normally, the P-type guard ring layer 5 is provided adjacent to the trench gate, which is an end portion, so as not to concentrate an electric field. Furthermore, the P-type guard ring layer 6 surrounds the periphery of the P-type ring layer 5 by N
It is provided on the surface of the first main surface of the mold base layer 1. still,
The guard ring layer is provided to increase the breakdown voltage of the element, and the P-type guard ring layer 6 is provided according to the target breakdown voltage.
A plurality of guard ring layers may be further provided on the outer side of, to form a plurality of arrays. The outside of the effective element region surrounded by the guard ring layer is not used as a current path when the element is conducting. Here, a dummy trench gate 18 is provided in the P-type ring layer 5. An insulating gate film 24 is provided in the dummy trench gate 18 so as to cover the inner wall of the trench, and a gate electrode 23 is further provided via the insulating gate film 24 to fill the trench. The dummy trench gate 18 is formed such that the depth in the depth direction to the N-type base layer is deeper than the depth of the trench gate (comprising the insulating gate film 7 and the gate electrode 8) provided in the effective element region. . However, the depth of the dummy trench gate 18 is preferably such that it does not penetrate the region of the P-type ring layer 5, and furthermore, the arrangement thereof is such that a forward voltage is applied (a negative voltage is applied to the emitter electrode 10, When a positive voltage is applied to the collector electrode 11), it is desirable that the depletion layer does not extend and is provided in a region that is not used as a current path when the device is conducting. Further, the thickness of the P-type ring layer 5 is required to be thicker at least than the depth of the trench gate in the effective element region, depending on the depth of the dummy trench gate 18. The dummy trench gate 18 is a dummy trench gate, is not connected to the trench gate in the effective element region, and does not operate as a gate electrode.
【００１７】このような構造によれば、有効素子領域内
のトレンチゲートよりも、ダミートレンチゲート１８の
方の深さを深くしたことにより、ダミートレンチゲート
１８側には、有効素子領域内のトレンチゲートよりも大
きな応力が発生する。このため、ダミートレンチゲート
１８近傍には、応力が集中しやすくなり、結晶欠陥が発
生した場合でも、他のトレンチゲート近傍よりも、先に
欠陥が発生することになる。このダミートレンチゲート
１８近傍に一旦欠陥が発生すれば、他のトレンチゲート
に発生する応力は緩和されるため、有効素子領域内にあ
る他のトレンチゲート近傍には、欠陥が発生しにくくな
る。また、ダミートレンチゲート１８は、Ｐ型リング層
内に設けられ、さらに素子導通時に電流経路として使用
されない領域に設けられているため、この領域に欠陥が
発生しても、素子の動作には影響しない。したがって電
流遮断時に生じる空乏層は、主にＮ型ベース層１中に延
びて、Ｐ型リング層５内部にはほとんど延びることがな
いため、リーク電流が生じることを防ぐことができる。
また、空乏層が延びる領域以外にダミートレンチゲート
１８が設けられているため、その近傍に結晶欠陥が発生
したとしても、リーク電流の増大や耐圧劣化を生じるこ
とを防ぐことができる。According to this structure, the dummy trench gate 18 is deeper than the trench gate in the effective element region. Larger stress than the gate is generated. Therefore, stress is likely to be concentrated in the vicinity of the dummy trench gate 18, and even if a crystal defect occurs, the defect will occur earlier than the vicinity of other trench gates. Once a defect is generated in the vicinity of the dummy trench gate 18, the stress generated in the other trench gates is relaxed, so that the defect is less likely to be generated in the vicinity of the other trench gate in the effective element region. Further, since the dummy trench gate 18 is provided in the P-type ring layer and further provided in a region that is not used as a current path when the device is conducting, even if a defect occurs in this region, it does not affect the operation of the device. do not do. Therefore, the depletion layer generated when the current is cut off mainly extends into the N-type base layer 1 and hardly extends into the P-type ring layer 5, so that a leak current can be prevented from occurring.
Further, since the dummy trench gate 18 is provided in a region other than the region where the depletion layer extends, even if a crystal defect occurs in the vicinity thereof, it is possible to prevent an increase in leak current and a deterioration in breakdown voltage.
【００１８】このように、実施の第１の形態において
は、応力の集中が生じても有効素子領域内では、応力の
集中が発生せず、素子の動作に影響を及ぼさない領域に
応力を集中させることにより、リーク電流の発生を防ぐ
ことができ、また応力の集中が生じて結晶欠陥が発生し
ても素子を平常に動作させ、不良素子の発生を防ぐこと
ができる。As described above, in the first embodiment, even if stress concentration occurs, stress concentration does not occur in the effective element region, and stress concentration occurs in the region that does not affect the operation of the element. By doing so, it is possible to prevent the generation of a leak current, and it is possible to prevent the generation of defective elements by operating the element normally even if stress concentration causes crystal defects.
【００１９】このため、すべてのトレンチゲートの向き
が同一方向となるようにして形成されていても、そのト
レンチゲートの長手方向に垂直な方向の強い応力による
リーク電流の発生や結晶欠陥の発生を防ぐことができ
る。また、すべてのトレンチゲートの向きが同一方向と
なるようにして形成されている複数のＩＧＢＴを、すべ
て同じ向きでウェハ上に形成するようにしても、トレン
チゲートの長手方向に垂直な方向の強い応力による不良
素子の発生を防ぐことができる。Therefore, even if all the trench gates are formed so that they are oriented in the same direction, the occurrence of leak currents and crystal defects due to strong stress in the direction perpendicular to the longitudinal direction of the trench gates is prevented. Can be prevented. Further, even if a plurality of IGBTs formed so that all the trench gates are oriented in the same direction are formed on the wafer in the same orientation, the strength in the direction perpendicular to the longitudinal direction of the trench gates is strong. Generation of defective elements due to stress can be prevented.
【００２０】次に図２は、本発明の実施の第２の形態に
係る絶縁ゲート型半導体装置として、ストライプ状のプ
レーナ型絶縁ゲート（ゲート電極）からなる、プレーナ
ゲート構造を採用するＩＧＢＴの構成の要部を概略的に
示すものである。実施の第１の形態と同じ呼称の部分に
は、実施の第１の形態と同じ符号を付ける。Next, FIG. 2 shows a structure of an IGBT having a planar gate structure composed of stripe-shaped planar insulated gates (gate electrodes) as an insulated gate semiconductor device according to a second embodiment of the present invention. 1 schematically shows the main part of the above. The same reference numerals as those in the first embodiment are attached to the portions having the same names as those in the first embodiment.
【００２１】まず、半導体基板からなるＮ型ベース層１
の第１主面の表面にＰ型ベース層３が選択的に設けられ
ている。半導体基板には例えばシリコンが用いられる。
Ｐ型ベース層３の表面には、Ｎ型ソース層４が選択的に
設けられている。隣り合うＰ型ベース層３の間のＮ型ベ
ース層１の表面上には、絶縁ゲート膜７を介してプレー
ナゲート電極２０が設けられている。このプレーナゲー
ト電極２０は、さらに、両側のＰ型ベース層３及びＮ型
ソース層４上の一部まで延長されており、プレーナゲー
ト電極２０下のＰ型ベース層３がチャンネル領域とな
る。 ここでプレーナゲート電極２０には低抵抗化され
たポリシリコンが用いられる。また、プレーナゲート電
極２０上は、絶縁酸化膜９により覆われている。プレー
ナゲート電極２０は、図面の紙面に平行な面に対して垂
直方向に延在されており、所定間隔をもって設けられて
いるため、ストライプ状に配列されている。 Ｐ型ベー
ス層３、Ｎ型ソース層４及び絶縁酸化膜９を介したプレ
ーナゲート電極２０上には、これらを覆うようにエミッ
タ電極１０が設けられている。Ｎ型ベース層１の第２主
面上には、Ｐ型エミッタ層２が設けられている。Ｐ型エ
ミッタ層２上には、コレクタ電極１１が設けられてい
る。次に素子導通時に電流経路となる有効素子領域の周
辺を取り囲むように、ガードリング層が設けられてい
る。ここでは、Ｎ型ベース層１の第１主面の表面にＰ型
リング層５が設けられており、有効素子領域の端部にあ
たるプレーナゲート領域に隣接されている。またさら
に、Ｐ型リング層５の周辺を取り囲むようにＰ型ガード
リング層６が、Ｎ型ベース層１の第１主面の表面に設け
られている。尚、ガードリング層は素子の耐圧を上げる
ために設けられており、目的とする耐圧に応じて、Ｐ型
ガードリング層６の外側には、さらにガードリング層を
設けて、複数配列としてもよい。ガードリング層で取り
囲まれた有効素子領域の外側は、素子導通時には、電流
経路としては使用しない。ここでＰ型リング層５上に
は、絶縁ゲート膜７を介してダミープレーナゲート２１
が設けられている。このダミープレーナゲート２１は、
有効素子領域に設けられるプレーナゲート電極２０の幅
（図中Ｌ１）よりも、広い幅（図中Ｌ２）をもって形成
されている。ただし、このダミープレーナゲート２１
は、Ｐ型リング層５上に設けられることが望ましく、ま
たさらに、その配置は順方向電圧印加時（エミッタ電極
１０に負の電圧、コレクタ電極１１に正の電圧を印加）
に、空乏層が延びず、素子導通時に電流経路として使用
されない領域上に設けられることが望ましい。また、Ｐ
型リング層５の幅は、ダミープレーナゲート２１の幅に
伴い、少なくとも有効素子領域内のプレーナゲート電極
２０の幅よりも広いことが要求される。尚、ダミープレ
ーナゲート２１は、ダミーのプレーナゲートであり、有
効素子領域内のプレーナゲート電極２０とは接続され
ず、ゲート電極としては動作しない。First, the N-type base layer 1 made of a semiconductor substrate
The P-type base layer 3 is selectively provided on the surface of the first main surface of the. Silicon is used for the semiconductor substrate, for example.
An N-type source layer 4 is selectively provided on the surface of the P-type base layer 3. A planar gate electrode 20 is provided on the surface of the N-type base layer 1 between the adjacent P-type base layers 3 with an insulating gate film 7 interposed therebetween. The planar gate electrode 20 further extends to part of the P-type base layer 3 and the N-type source layer 4 on both sides, and the P-type base layer 3 under the planar gate electrode 20 serves as a channel region. Here, polysilicon having a reduced resistance is used for the planar gate electrode 20. The planar gate electrode 20 is covered with the insulating oxide film 9. The planar gate electrodes 20 extend in the direction perpendicular to the plane parallel to the paper surface of the drawing, and are arranged at a predetermined interval, so that they are arranged in a stripe shape. An emitter electrode 10 is provided on the planar gate electrode 20 via the P-type base layer 3, the N-type source layer 4, and the insulating oxide film 9 so as to cover them. A P-type emitter layer 2 is provided on the second main surface of the N-type base layer 1. A collector electrode 11 is provided on the P-type emitter layer 2. Next, a guard ring layer is provided so as to surround the periphery of an effective element region which becomes a current path when the element is turned on. Here, the P-type ring layer 5 is provided on the surface of the first main surface of the N-type base layer 1 and is adjacent to the planar gate region which is the end of the effective element region. Furthermore, a P-type guard ring layer 6 is provided on the surface of the first main surface of the N-type base layer 1 so as to surround the periphery of the P-type ring layer 5. The guard ring layer is provided in order to increase the breakdown voltage of the device. Depending on the desired breakdown voltage, a guard ring layer may be further provided outside the P-type guard ring layer 6 to form a plurality of arrays. . The outside of the effective element region surrounded by the guard ring layer is not used as a current path when the element is conducting. Here, the dummy planar gate 21 is formed on the P-type ring layer 5 via the insulating gate film 7.
Is provided. This dummy planar gate 21
It is formed with a width (L2 in the drawing) wider than the width (L1 in the drawing) of the planar gate electrode 20 provided in the effective element region. However, this dummy planar gate 21
Is preferably provided on the P-type ring layer 5, and the arrangement is such that a forward voltage is applied (a negative voltage is applied to the emitter electrode 10 and a positive voltage is applied to the collector electrode 11).
In addition, it is desirable that the depletion layer does not extend and is provided on a region that is not used as a current path when the device is conducting. Also, P
The width of the mold ring layer 5 is required to be wider than at least the width of the planar gate electrode 20 in the effective element region along with the width of the dummy planar gate 21. The dummy planar gate 21 is a dummy planar gate, is not connected to the planar gate electrode 20 in the effective element region, and does not operate as a gate electrode.
【００２２】このような構造によれば、有効素子領域内
のプレーナゲート電極２０よりも、ダミープレーナゲー
ト２１の方が幅が広いために、ダミープレーナゲート２
１側には、プレーナゲート電極２０よりも大きな応力が
発生する。このため、応力が強く働くダミープレーナゲ
ート２１側には、欠陥が発生した場合でも、他のプレー
ナゲートよりも、先に欠陥が発生しやすくなる。このダ
ミープレーナゲート２１近傍に一旦欠陥が発生していれ
ば、他のプレーナゲートに発生する応力は緩和されるた
め、有効素子領域内にある他のプレーナゲート近傍に
は、欠陥が発生しにくい。また、ダミープレーナゲート
２１は、Ｐ型リング層上に設けられ、さらに素子導通時
に電流経路として使用されない領域上に設けられている
ため、このダミープレーナゲート２１近傍に欠陥が発生
しても、素子の動作には影響しない。したがって電流遮
断時に生じる空乏層は、主にＮ型ベース層１中に延び
て、Ｐ型リング層５内部にはほとんど延びることがない
ため、リーク電流が生じることを防ぐことができる。ま
た、空乏層が延びる領域以外にダミープレーナゲート２
１が設けられているため、その近傍に結晶欠陥が発生し
たとしても、リーク電流の増大や耐圧劣化を生じること
を防ぐことができる。According to such a structure, the dummy planar gate 21 is wider than the planar gate electrode 20 in the effective element region, so that the dummy planar gate 2 is formed.
A stress larger than that of the planar gate electrode 20 is generated on the first side. Therefore, even if a defect occurs on the side of the dummy planar gate 21 where the stress is strong, the defect is more likely to occur earlier than other planar gates. Once a defect has occurred in the vicinity of the dummy planar gate 21, the stress generated in the other planar gates is relieved, so that the defect is less likely to occur in the vicinity of the other planar gate in the effective element region. Further, since the dummy planar gate 21 is provided on the P-type ring layer and is provided on a region that is not used as a current path when the element is conducting, even if a defect occurs near the dummy planar gate 21, the element Does not affect the operation of. Therefore, the depletion layer generated when the current is cut off mainly extends into the N-type base layer 1 and hardly extends into the P-type ring layer 5, so that a leak current can be prevented from occurring. In addition to the area where the depletion layer extends, the dummy planar gate 2
Since No. 1 is provided, it is possible to prevent an increase in leak current and deterioration in breakdown voltage even if a crystal defect occurs in the vicinity thereof.
【００２３】このように、実施の第２の形態において
は、応力の集中が生じても有効素子領域内では、応力の
集中が発生せず、素子の動作に影響を及ぼさない領域に
応力を集中させることにより、リーク電流の発生を防ぐ
ことができ、また応力の集中が生じて結晶欠陥が発生し
ても素子を平常に動作させ、不良素子の発生を防ぐこと
ができる。このため、すべてのプレーナゲートの向きが
同一方向となるようにして形成されていても、そのプレ
ーナゲートの長手方向に垂直な方向の強い応力によるリ
ーク電流の発生や結晶欠陥の発生を防ぐことができる。
また、すべてのプレーナゲートの向きが同一方向となる
ようにして形成されている複数のＩＧＢＴを、すべて同
じ向きでウェハ上に形成するようにしても、プレーナゲ
ートの長手方向に垂直な方向の強い応力による不良素子
の発生を防ぐことができる。As described above, in the second embodiment, even if stress concentration occurs, stress concentration does not occur in the effective element region, and stress concentration occurs in a region that does not affect the operation of the element. By doing so, it is possible to prevent the generation of a leak current, and it is possible to prevent the generation of defective elements by operating the element normally even if stress concentration causes crystal defects. Therefore, even if all the planar gates are formed so that they are oriented in the same direction, it is possible to prevent the occurrence of leak currents and crystal defects due to strong stress in a direction perpendicular to the longitudinal direction of the planar gates. it can.
Further, even if a plurality of IGBTs formed so that all the planar gates are oriented in the same direction are formed on the wafer in the same orientation, a strong force in the direction perpendicular to the longitudinal direction of the planar gate is obtained. Generation of defective elements due to stress can be prevented.
【００２４】尚、ストライプ状のプレーナ型絶縁ゲート
構造を有するＩＧＢＴでは、特に基板の厚さを薄くして
形成した場合に、応力の問題が生じることが多く、上述
の構成を用いることによって解決することができる。Incidentally, in the IGBT having the striped planar type insulated gate structure, a stress problem often occurs especially when the substrate is formed thinly, and the problem can be solved by using the above-mentioned structure. be able to.
【００２５】図３及び図４は、本発明の実施の第３の形
態に係る絶縁ゲート型半導体装置として、ストライプ状
のトレンチ型絶縁ゲート（ゲート電極）からなる、トレ
ンチゲート構造を採用するＩＧＢＴの構成の要部を概略
的に示すものである。実施の第１の形態と同じ呼称の部
分には、実施の第１の形態と同じ符号を付ける。FIG. 3 and FIG. 4 show an insulated gate semiconductor device according to a third embodiment of the present invention, which is an IGBT having a trench gate structure composed of stripe-shaped trench insulated gates (gate electrodes). 1 schematically shows a main part of the configuration. The same reference numerals as those in the first embodiment are attached to the portions having the same names as those in the first embodiment.
【００２６】まず、半導体基板からなるＮ型ベース層１
の第１主面の表面にＰ型ベース層３が設けられている。
半導体基板には例えばシリコンが用いられる。Ｐ型ベー
ス層３の表面からＮ型ベース層１へ向かっては、所定間
隔をもってトレンチ溝が設けられており、このトレンチ
内には、トレンチ内壁を覆うように絶縁ゲート膜７が設
けられ、さらに絶縁ゲート膜７を介してゲート電極８が
設けられており、トレンチ溝が埋め込まれている。また
このトレンチ溝は、Ｎ型ベース層１内まで延在されてい
る。ここでは例えば、ゲート電極８には低抵抗化された
ポリシリコンが用いられる。また、トレンチ溝に設けら
れている絶縁ゲート膜７、ゲート電極８からなるトレン
チゲートは図面の紙面に平行な面に対して垂直方向に延
在されており、所定間隔をもって設けられているため、
ストライプ状に配列されている。次にＰ型ベース層３の
表面上に、トレンチゲートに隣接するようにしてＮ型ソ
ース層４が設けられている。 ここでＮ型ソース層４
は、ストライプ状のトレンチゲートそれぞれに隣接され
ており、トレンチゲートはＰ型ベース層３及びＮ型ソー
ス層４を貫くように形成されている。素子動作時にはＰ
型ベース層３のトレンチゲートに隣接する領域にチャン
ネル領域が形成され電子の注入が行われる。Ｐ型ベース
層３上には、トレンチゲートを覆うように絶縁酸化膜９
が所定間隔をもって設けられている。そしてＰ型ベース
層３、Ｎ型ソース層４及び絶縁酸化膜９上にはこれらを
覆うようにエミッタ電極１０が設けられている。Ｎ型ベ
ース層１の第２主面上には、Ｐ型エミッタ層２が設けら
れている。Ｐ型エミッタ層２上には、コレクタ電極１１
が設けられている。 次に素子導通時に電流経路となる
有効素子領域の周辺を取り囲むように、ガードリング層
が設けられている。ここでは、Ｎ型ベース層１の第１主
面の表面にＰ型リング層５が設けられており、有効素子
領域の端部にあたるトレンチゲートに隣接されている。
通常、Ｐ型ガードリング層５は、端部にあたるトレンチ
ゲートに電界集中をさせないように、隣接して設けるよ
うにしている。またさらに、Ｐ型リング層５の周辺を取
り囲むようにＰ型ガードリング層６が、Ｎ型ベース層１
の第１主面の表面に設けられている。First, the N-type base layer 1 made of a semiconductor substrate
The P-type base layer 3 is provided on the surface of the first main surface of the.
Silicon is used for the semiconductor substrate, for example. From the surface of the P-type base layer 3 toward the N-type base layer 1, trench grooves are provided at a predetermined interval, and an insulating gate film 7 is provided in the trench so as to cover the inner wall of the trench. A gate electrode 8 is provided via an insulated gate film 7 and a trench groove is filled. Further, this trench groove extends into the N-type base layer 1. Here, for example, low resistance polysilicon is used for the gate electrode 8. Further, since the trench gate formed of the insulated gate film 7 and the gate electrode 8 provided in the trench groove extends in the direction perpendicular to the plane parallel to the paper surface of the drawing and is provided at a predetermined interval,
They are arranged in stripes. Next, an N-type source layer 4 is provided on the surface of the P-type base layer 3 so as to be adjacent to the trench gate. Here, the N-type source layer 4
Are adjacent to each of the stripe-shaped trench gates, and the trench gates are formed so as to penetrate the P-type base layer 3 and the N-type source layer 4. When the element is operating, P
A channel region is formed in a region of the mold base layer 3 adjacent to the trench gate to inject electrons. An insulating oxide film 9 is formed on the P-type base layer 3 so as to cover the trench gate.
Are provided with a predetermined interval. An emitter electrode 10 is provided on the P-type base layer 3, the N-type source layer 4, and the insulating oxide film 9 so as to cover them. A P-type emitter layer 2 is provided on the second main surface of the N-type base layer 1. A collector electrode 11 is formed on the P-type emitter layer 2.
Is provided. Next, a guard ring layer is provided so as to surround the periphery of an effective element region which becomes a current path when the element is turned on. Here, the P-type ring layer 5 is provided on the surface of the first main surface of the N-type base layer 1 and is adjacent to the trench gate which is the end portion of the effective element region.
Normally, the P-type guard ring layer 5 is provided adjacent to the trench gate, which is an end portion, so as not to concentrate an electric field. Furthermore, the P-type guard ring layer 6 is formed so as to surround the periphery of the P-type ring layer 5, and
Is provided on the surface of the first main surface of the.
【００２７】尚、ガードリング層は素子の耐圧を上げる
ために設けられており、目的とする耐圧に応じて、Ｐ型
ガードリング層６の外側には、さらにガードリング層を
設けて、複数配列としてもよい。ガードリング層で取り
囲まれた有効素子領域の外側は、素子導通時には、電流
経路としては使用しない。The guard ring layer is provided to increase the breakdown voltage of the device. Depending on the desired breakdown voltage, a guard ring layer is further provided outside the P-type guard ring layer 6 to form a plurality of arrays. May be The outside of the effective element region surrounded by the guard ring layer is not used as a current path when the element is conducting.
【００２８】図３の中央破線部分は、素子間の領域を示
すものであり、最終的にはダイシングラインとなり、互
いの素子は切り離される。このダイシングライン付近に
は、チャネルストッパー領域２２が、 Ｎ型ベース層１
の第１主面上に設けられている。尚、チャネルストッパ
ー領域２２は、ダイシングライン上にはなくてもよい。
ダイシングライン内には、ダミートレンチゲート１８が
設けられている。このダミートレンチゲート１８内に
は、トレンチ内壁を覆うように絶縁ゲート膜２４が設け
られ、さらに絶縁ゲート膜２４を介してゲート電極２３
が設けられており、トレンチ内が埋め込まれている。こ
のダミートレンチゲート１８は、Ｎ型ベース層への深さ
方向の深さが、有効素子領域に設けられるトレンチゲー
ト（絶縁ゲート膜７及びゲート電極８からなる）の深さ
よりも深く形成されている。The central broken line portion in FIG. 3 shows a region between the elements, and finally becomes a dicing line, and the elements are separated from each other. In the vicinity of the dicing line, the channel stopper region 22 has the N-type base layer 1
Is provided on the first main surface of the. The channel stopper region 22 does not have to be on the dicing line.
A dummy trench gate 18 is provided in the dicing line. An insulating gate film 24 is provided in the dummy trench gate 18 so as to cover the inner wall of the trench, and the gate electrode 23 is provided via the insulating gate film 24.
Is provided and the inside of the trench is buried. The dummy trench gate 18 is formed such that the depth in the depth direction to the N-type base layer is deeper than the depth of the trench gate (comprising the insulating gate film 7 and the gate electrode 8) provided in the effective element region. .
【００２９】このダミートレンチゲート１８を設けるこ
とにより、ウェハのダイシングライン上に応力が集中し
やすくなり、結晶欠陥が発生したとしても、この領域を
後でダイシング工程で切り離すことにより、最終の製品
では、欠陥自体を取り去ることができる。By providing the dummy trench gate 18, stress tends to be concentrated on the dicing line of the wafer, and even if a crystal defect occurs, this region is cut off later in the dicing process, so that in the final product. , The defect itself can be removed.
【００３０】図４は、ＩＧＢＴのウェハの平面図が示さ
れている。ウェハ１６上には、半導体ペレット１７が複
数設けられており、そのダイシングライン１９となる領
域に、ダミートレンチゲート１８が設けられている。ウ
ェハのダイシング工程では、このダイシングライン１９
上が切り取られることになる。FIG. 4 shows a plan view of the wafer of the IGBT. A plurality of semiconductor pellets 17 are provided on the wafer 16, and a dummy trench gate 18 is provided in a region serving as a dicing line 19 of the semiconductor pellets 17. In the wafer dicing process, this dicing line 19
The top will be cut off.
【００３１】このように本発明の実施の第３の形態によ
れば、応力の集中が生じてもリーク電流の発生を防ぐこ
とができ、また応力の集中が生じて結晶欠陥が発生して
も素子を平常に動作させ、不良素子の発生を防ぐことが
できる。このため、すべてのトレンチゲートの向きが同
一方向となるようにして形成されていても、そのトレン
チゲートの長手方向に垂直な方向の強い応力によるリー
ク電流の発生や結晶欠陥の発生を防ぐことができる。ま
た、すべてのトレンチゲートの向きが同一方向となるよ
うにして形成されている複数のＩＧＢＴを、すべて同じ
向きでウェハ上に形成するようにしても、トレンチゲー
トの長手方向に垂直な方向の強い応力による不良素子の
発生を防ぐことができる。As described above, according to the third embodiment of the present invention, it is possible to prevent the generation of the leak current even if the stress is concentrated, and the crystal defects are generated even if the stress is concentrated. It is possible to normally operate the element and prevent the occurrence of defective elements. Therefore, even if all the trench gates are formed so that they are oriented in the same direction, it is possible to prevent the occurrence of leak currents and crystal defects due to strong stress in the direction perpendicular to the longitudinal direction of the trench gates. it can. Further, even if a plurality of IGBTs formed so that all the trench gates are oriented in the same direction are formed on the wafer in the same orientation, the strength in the direction perpendicular to the longitudinal direction of the trench gates is strong. Generation of defective elements due to stress can be prevented.
【００３２】また、本発明の実施の第１の形態及び第３
の形態は、両者を組み合わせて実施してもかまわない。
Ｐ型リング層内及びダイシングライン上にダミートレン
チゲートを設けてもよい。Further, the first and third embodiments of the present invention
The above-mentioned form may be implemented by combining both.
A dummy trench gate may be provided in the P-type ring layer and on the dicing line.
【００３３】尚、本発明の実施の形態によれば、ストラ
イプ状のトレンチ及びプレーナゲート型ＩＧＢＴを例に
とり説明したが、本発明は、これに限らず、例えばメッ
シュ型ゲートに適応し、また、ＭＯＳ、ＩＥＧＴ、ＳＩ
サイリスタ等にも適応することができる。According to the embodiment of the present invention, the stripe-shaped trench and the planar gate type IGBT are described as an example, but the present invention is not limited to this, and is applicable to, for example, a mesh type gate. MOS, IEGT, SI
It can also be applied to thyristors and the like.
【００３４】[0034]
【発明の効果】本発明によれば、応力の集中が生じても
リーク電流の発生を防ぐことができ、また応力の集中が
生じて結晶欠陥が発生しても素子を平常に動作させ、不
良素子の発生を防ぐことができる。According to the present invention, even if stress concentration occurs, the generation of leak current can be prevented, and even if crystal concentration occurs due to stress concentration, the element is normally operated and defective. Generation of elements can be prevented.
【００３５】また、ウェハのダイシングライン上に応力
が集中しやすいようにして、この領域をダイシング工程
で切り離すことにより、応力の集中が生じてもリーク電
流の発生を防ぐことができ、また応力の集中が生じて結
晶欠陥が発生しても素子を平常に動作させ、不良素子の
発生を防ぐことができる。Further, by making the stress easy to concentrate on the dicing line of the wafer and separating this region in the dicing process, it is possible to prevent the generation of the leak current even if the stress is concentrated, and it is possible to prevent the stress from being generated. Even if concentration occurs and a crystal defect occurs, the device can be operated normally and the occurrence of defective devices can be prevented.
【図１】本発明の第１の実施形態に係る絶縁ゲート型半
導体装置の断面図。FIG. 1 is a sectional view of an insulated gate semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第２の実施形態に係る絶縁ゲート型半
導体装置の断面図。FIG. 2 is a sectional view of an insulated gate semiconductor device according to a second embodiment of the present invention.
【図３】本発明の第３の実施形態に係る絶縁ゲート型半
導体装置の断面図。FIG. 3 is a sectional view of an insulated gate semiconductor device according to a third embodiment of the present invention.
【図４】本発明の第３の実施形態に係る絶縁ゲート型半
導体装置のウェハの平面図。FIG. 4 is a plan view of a wafer of an insulated gate semiconductor device according to a third embodiment of the present invention.
【図５】従来技術の絶縁ゲート型半導体装置の断面図。FIG. 5 is a cross-sectional view of a conventional insulated gate semiconductor device.
【図６】絶縁ゲート型半導体装置の平面図。FIG. 6 is a plan view of an insulated gate semiconductor device.
【図７】絶縁ゲート型半導体装置のウェハの平面図。FIG. 7 is a plan view of a wafer of an insulated gate semiconductor device.
５…Ｐ型リング層 １８…ダミートレンチゲート １９…ダイシングライン ２１…ダミープレーナゲート ２３…ゲート電極 ２４…絶縁ゲート膜 5 ... P-type ring layer 18 ... Dummy trench gate 19 ... Dicing line 21 ... Dummy planar gate 23 ... Gate electrode 24 ... Insulated gate film
Claims (3)
と、 前記有効素子領域の周囲を取り囲むように前記半導体基
板第１主面側に設けられる第２導電型のリング領域と、 前記有効素子領域内に配置され、前記半導体基板第１主
面側に設けられる長尺状の第１トレンチゲート電極と、 前記リング領域内に配置され、前記半導体基板第１主面
側に設けられる長尺状の第２トレンチゲート電極とを具
備し、前記第２トレンチゲート電極は、第１トレンチゲ
ート電極よりも、深い溝を形成し、かつ、第１トレンチ
ゲート電極とは電気的に切断されていることを特徴とす
る絶縁ゲート型半導体装置。1. A semiconductor substrate of a first conductivity type, an effective element region provided in a predetermined region of the semiconductor substrate, and a semiconductor substrate first main surface side surrounding the effective element region. A two-conductivity-type ring region, an elongated first trench gate electrode arranged in the effective element region and provided on the semiconductor substrate first main surface side, and arranged in the ring region, the semiconductor substrate An elongated second trench gate electrode provided on the first main surface side, wherein the second trench gate electrode forms a groove deeper than the first trench gate electrode, and the first trench gate An insulated gate semiconductor device, which is electrically disconnected from the electrodes.
と、 前記有効素子領域の周囲を取り囲むように前記半導体基
板第１主面側に設けられる第２導電型のリング領域と、 前記有効素子領域上に配置され、前記半導体基板第１主
面上に設けられる長尺状の第１プレーナゲート電極と、 前記リング領域上に配置され、前記半導体基板第１主面
上に設けられる長尺状の第２プレーナゲート電極とを具
備し、前記第２プレーナゲート電極は、第１プレーナゲ
ート電極よりも、ゲート電極幅を広く形成し、かつ、第
１プレーナゲート電極とは電気的に切断されていること
を特徴とする絶縁ゲート型半導体装置。2. A semiconductor substrate of a first conductivity type, an effective element region provided in a predetermined region of the semiconductor substrate, and a first main surface side of the semiconductor substrate so as to surround the effective element region. A two-conductivity-type ring region, an elongated first planar gate electrode provided on the effective element region and provided on the first main surface of the semiconductor substrate; and a semiconductor substrate provided on the ring region. An elongated second planar gate electrode provided on the first main surface, wherein the second planar gate electrode has a gate electrode width wider than that of the first planar gate electrode, and An insulated gate semiconductor device, which is electrically disconnected from the planar gate electrode.
よりも溝が深い第２トレンチゲート電極をウェハ上のダ
イシングライン上に形成する工程と、 前記ウェハのダイシングライン上を第２トレンチゲート
電極を含めてダイシングする工程とを、具備することを
特徴とする絶縁ゲート型半導体装置の製造方法。3. A step of forming a second trench gate electrode having a groove deeper than the first trench gate electrode in the effective element region on a dicing line on the wafer, and a second trench gate electrode on the dicing line of the wafer. And a step of dicing including the steps of: 1. A method for manufacturing an insulated gate semiconductor device, comprising:
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- 1998-03-17 JP JP06637998A patent/JP3455414B2/en not_active Expired - Fee Related
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