JPH1011486A

JPH1011486A - 論理回路分割方法およびその装置

Info

Publication number: JPH1011486A
Application number: JP8162061A
Authority: JP
Inventors: Tsuneo Tomita; 常雄冨田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-06-21
Filing date: 1996-06-21
Publication date: 1998-01-16

Abstract

(57)【要約】【課題】部分回路間の遅延を付加した場合でも回路の
動作速度が低下することなく、論理回路を複数の部分回
路に分割する。【解決手段】論理回路入力装置１が論理回路ネットリ
ストのデータを含む入力データを読み込み、信号パス抽
出遅延計算装置２が論理回路を、記憶素子と、外部端子
と、記憶素子間、外部端子間、あるいは記憶素子・外部
端子間の信号パスとして表現し、全信号パスのパス遅延
値を算出する。クリティカルパス抽出保護装置３が上記
パス遅延値に基づいてクリティカルパスを抽出し、記憶
素子・外部端子分割装置４がクリティカルパスや信号パ
スを１つの素子として扱った回路分割を行い、分割回路
生成装置５がパス上の記憶素子や外部端子を論理回路に
復元し部分回路を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、処理時間を短縮す
るためや設計上の理由で１つの回路を複数に分割するた
めの論理回路分割方法およびその装置に関するものであ
る。

【０００２】

【従来の技術】回路分割の目的は大きく分けて２つあ
る。第１の目的は、ＣＡＤ（Computer-Aided Design)処
理実行の際に回路全体を一括処理すると処理時間が増大
し処理結果も良くないために、回路全体をいくつかの部
分回路に分割して階層的かつ並列に処理することによ
り、処理時間を短縮し処理結果も良好にするためであ
る。第２の目的は、回路全体を、例えば１枚の基板、１
個のＬＳＩ（large scale integrated circuit）、ある
いは１個のＦＰＧＡ（field programmable gatearray)
に物理的に実装できない場合に、複数の、基板、ＬＳ
Ｉ、あるいはＦＰＧＡで実装するためである。

【０００３】回路分割の評価は、分割後の回路規模がほ
ぼ同じで、分割回路間の接続要求を最小にすると同時
に、動作速度を低下させないことである。従来の回路分
割方法は、回路全体に対して２分割手法を繰り返して再
帰的に適用して行う方法が一般的である。この方法は、
B.W.Kernighan,S.Lin, "An Efficient Heuristic Proce
dure For Partitioning Graphs", Bell System Technic
al Journal, Vol.49, Feb. 1970, pp.291-307 に開示さ
れている。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
回路分割方法は、分割する際に分割後の回路規模、分割
間の接続要求、および回路の動作速度を決定するクリテ
ィカルパスを考慮しているが、その結果を保証するもの
ではない。つまり、従来の方法では、すべての回路素子
を同等に扱うため、回路の動作速度を決定しているクリ
ティカルパス上の回路素子でさえも分割の対象になり、
このため階層的なレイアウトやＦＰＧＡを用いたブレッ
ドボード設計などでは、回路がクリティカルパスで分割
されることにより冗長な遅延が付加され、動作速度が低
下するという問題を有している。

【０００５】ここで、クリティカルパスとは、回路の動
作速度を決定する信号パスのことで、外部入力端子また
は記憶素子の出力端子から、外部出力端子または記憶素
子の入力端子までの回路中の全信号パスのうちで信号伝
搬遅延が最大の信号パスのことである。

【０００６】例えば、図９に示す回路を２分割する場合
を考える。この回路は、外部端子Ｔ５１〜Ｔ５５、記憶
素子Ｒ５１〜Ｒ５５、および組合わせ回路素子Ｃ５１〜
Ｃ５３からなる。組合わせ回路素子Ｃ５１〜Ｃ５３の遅
延値は各々(5) であり、これらの遅延値からこの回路の
クリティカルパスは図の太線で示される信号パスとな
る。

【０００７】従来の回路分割方法で、上記回路を分割す
ると、図１０（ａ）のような分割（点線で示す）が得ら
れる。この分割ではネットのカット数が２で最小とな
り、分割された後の部分回路の素子数も互いに同じであ
るから、従来の回路分割方法では最適解となり得る。し
かしながら、クリティカルパスで分割されているため、
図１０（ｂ）に示すように、分割によって生じる遅延
（ここでは遅延値(2) ）を付加するとさらにクリティカ
ルパスの遅延が大きくなり、動作速度が低下してしま
う。このように、従来の方法では、分割の対象を回路素
子とその間の接続信号としているため、図１０（ａ）の
ようにクリティカルパスで分割される場合がある。

【０００８】一方、もし図９に示す回路を本願発明の説
明図である図１１（ａ）に示すように分割したとする
と、この場合にはネットのカット数は２で最小となり、
かつクリティカルパスで分割されていないため分割によ
って生じる遅延を付加してもクリティカルパスには影響
を与えず動作速度が低下することはない（図１１（ｂ）
参照）。このような分割は、分割後の回路の素子数が異
なるために従来の回路分割方法では最適解となり得な
い。

【０００９】また、従来の回路分割方法ではすべての回
路素子を同等に扱い、分割の対象にするために、回路規
模が増大して処理速度が低下し、最適な結果を出力する
までに長大な時間を要するという問題を有している。一
般的に、このような組み合わせの問題では、扱う素子数
や接続数に対して指数関数的に処理時間が増大し、最適
解を得るのも困難になるため、素子数や接続数を減少さ
せることは処理時間の短縮のみならず、結果をも良くす
ることになる。

【００１０】本発明は、上記従来の問題点を解決するた
めになされたもので、その目的は、分割の対象を記憶素
子とそれらの間の信号パスで表現し、回路動作を決定す
るクリティカルパスを直接扱い、動作速度上余裕のある
信号パスで分割を行うことにより、回路の動作速度を保
証した分割を実現することができる論理回路分割方法お
よびその装置を提供することにある。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の請求項１に記載の論理回路分割方法は、
論理回路を複数の部分回路に分割する論理回路分割方法
において、上記論理回路を、記憶素子と、外部端子と、
記憶素子間、外部端子間、あるいは記憶素子・外部端子
間の信号パスとで表現し、上記記憶素子、外部端子、お
よび信号パスを分割の対象とすることを特徴としてい
る。

【００１２】上記の方法によれば、従来では分割の対象
がすべての回路素子とその間の接続信号であったために
クリティカルパス上の回路素子でさえも分割の対象とな
ったが、本願発明では分割の対象を、記憶素子、外部端
子、および信号パスとしているので、回路の動作速度を
決定するクリティカルパスを直接扱い、動作速度上余裕
のある信号パスで分割することが可能となる。これによ
り、回路の動作速度を保証した分割を実現することが可
能となる。

【００１３】また、従来では全回路素子および全接続信
号を平等に扱って分割していたために処理速度が低下し
最適解を得ることが困難であったが、本願発明では分割
の対象が従来と比較して少ないので、高速処理が可能と
なり、その結果良好な分割結果を得ることができる。

【００１４】請求項２に記載の論理回路分割方法は、請
求項１に記載の方法に加えて、上記論理回路中の全信号
パスの各パス遅延値を算出し、該パス遅延値が最大の信
号パスであるクリティカルパスに接続された記憶素子あ
るいは外部端子どうしを１つの素子として扱うことを特
徴としている。

【００１５】上記の方法によれば、クリティカルパスに
接続された記憶素子あるいは外部端子どうしは１つの素
子として扱われるので、クリティカルパスで分割される
ことはなく、それらの素子は同じ部分回路内に含まれる
ことになる。これにより、クリティカルパスで分割され
ることによって処理速度が低下するのを防止することが
可能となる。

【００１６】請求項３に記載の論理回路分割方法は、請
求項２に記載の方法に加えて、分割の境界になるために
付加される遅延値によって、パス遅延値が上記クリティ
カルパスの遅延値以上となる信号パスに接続された記憶
素子あるいは外部端子どうしも１つの素子として扱うこ
とを特徴としている。

【００１７】上記の方法によれば、分割後の遅延が考慮
されて、クリティカルパスの遅延値以上のパス遅延値と
なる信号パスに接続された記憶素子あるいは外部端子ど
うしも１つの素子として扱われて、同じ部分回路内に含
まれることになる。これにより、回路の動作速度上問題
となる信号パスで分割されることが防止され、回路の処
理速度を低下させることなく部分回路を生成することが
できる。

【００１８】請求項４に記載の論理回路分割方法は、請
求項２、又は３に記載の方法に加えて、上記クリティカ
ルパス、または分割の境界になるために付加される遅延
値によってパス遅延値がクリティカルパスの遅延値以上
となる信号パスを分割せざるを得ない場合に、部分回路
を生成する際に上記クリティカルパスまたは上記信号パ
ス上の記憶素子あるいは外部端子を複製することを特徴
としている。

【００１９】上記の方法によれば、回路規模や部分回路
間の接続数などの分割の制約条件を満足するために、や
むを得ず回路の動作速度上問題となる信号パス（クリテ
ィカルパスも含む）で分割する場合に、これらの信号パ
ス上にある記憶素子あるいは外部端子が複製されて部分
回路が生成される。これにより、各々の部分回路に最大
パス遅延値以上の遅延値となるべく信号パスを構成する
素子を含めることができるので、部分回路間の信号パス
が最大パス遅延値以上の遅延値を持つ信号パスになるの
を防ぐことができる。

【００２０】請求項５に記載の論理回路分割装置は、論
理回路を複数の部分回路に分割する論理回路分割装置に
おいて、上記論理回路および分割数のデータを読み込む
入力装置と、上記論理回路および分割数のデータを記憶
する記憶装置と、上記論理回路のデータに基づいて論理
回路を、記憶素子と、外部端子と、記憶素子間、外部端
子間、あるいは記憶素子・外部端子間の信号パスとして
表現し、上記分割数のデータに基づいて記憶素子、外部
端子、あるいは信号パスからなるグループを生成し、生
成された各グループ内の記憶素子、外部端子、あるいは
信号パスを元の論理回路に復元して部分回路を生成する
処理装置とを備えることを特徴としている。

【００２１】上記の構成によれば、入力装置によって読
み込まれた論理回路および分割数のデータは記憶装置に
記憶される。そして、処理装置によって、論理回路が記
憶素子、外部端子、および信号パスとして扱われ、上記
分割数に基づく部分回路が生成される。これにより、請
求項１に記載の論理回路分割方法を容易に実現すること
が可能となる。

【００２２】

【発明の実施の形態】本発明の実施の一形態について図
１ないし図８に基づいて説明すれば、以下の通りであ
る。

【００２３】図１に示すように、本実施の形態にかかる
論理回路分割装置は、論理回路入力装置（入力装置）
１、信号パス抽出遅延計算装置２、クリティカルパス抽
出保護装置３、記憶素子・外部端子分割装置４、分割回
路生成装置５、および内部データ記憶装置（記憶装置）
６を備えている。なお、請求項５に記載の処理装置は、
上記信号パス抽出遅延計算装置２、クリティカルパス抽
出保護装置３、記憶素子・外部端子分割装置４、および
分割回路生成装置５に対応している。

【００２４】論理回路入力装置１は、ファイル装置（図
示せず）から論理回路ネットリストデータなどの入力デ
ータを読み込み、内部データ記憶装置６にその情報を蓄
える。

【００２５】信号パス抽出遅延計算装置２は、内部デー
タ記憶装置６に蓄えられた論理回路ネットリストデータ
から、論理回路を、記憶素子と、外部端子と、記憶素子
間、外部端子間、あるいは記憶素子・外部端子間の信号
パスとして表現する。そして、信号パスを抽出してその
パス遅延値を計算し、内部データ記憶装置６にパス遅延
情報を付加する。また、信号パスを１つの回路素子とし
て内部データ記憶装置６に記憶させる。ここで、外部端
子は外部入力端子および外部出力端子からなる。

【００２６】クリティカルパス抽出保護装置３は、内部
データ記憶装置６に蓄えられたパス遅延情報からクリテ
ィカルパスを抽出し、クリティカルパス上の外部端子あ
るいは記憶素子をさらに１つの回路素子とし、内部デー
タ記憶装置６にその情報を付加する。

【００２７】記憶素子・外部端子分割装置４は、クリテ
ィカルパスや信号パスを回路素子として扱った回路分割
を行い、その分割情報を内部データ記憶装置６に蓄え
る。

【００２８】分割回路生成装置５は、上記分割情報を、
１つの回路素子として扱われていた信号パス上の元の論
理回路に復元し、出力データを外部記憶装置（図示せ
ず）に出力する。

【００２９】ここで、上記入力データは論理回路ネット
リストのデータ以外に、分割数、分割回路許容ＩＯ数、
および分割回路許容ゲート数のデータがあり、上記出力
データは分割回路間ネットリストおよび分割回路内ネッ
トリストのデータである。

【００３０】論理回路ネットリストは、分割の対象にな
る論理回路を表現する。分割数は論理回路を分割するこ
とによって得られる分割回路（部分回路）の数を表し、
分割回路許容ＩＯ数は分割回路の入出力信号の許容でき
る最大数を表し、分割回路許容ゲート数は分割回路の回
路素子数（回路規模）の許容できる最大数を表してい
る。

【００３１】分割回路間ネットリストは分割回路間の接
続情報を表現し、分割回路内ネットリストは分割回路を
表現する。この分割回路内ネットリストは分割数分出力
される。

【００３２】上記論理回路分割装置の処理手順を図２の
フローチャートに基づいて説明する。

【００３３】まず、Ｓ１で論理回路入力処理を行う。つ
まり、入力データを読み込み、論理回路ネットリストデ
ータに基づいて、論理回路を、外部端子、フリップフロ
ップなどの記憶素子、およびＡＮＤなどの組合わせ回路
素子にそれぞれ分類する。組合わせ回路素子は、信号が
その素子を通過するときに要する遅延値を持つ。また、
外部端子間、記憶素子間、あるいは外部端子と記憶素子
との間に配置された組合わせ回路素子からなる回路を組
合わせ回路とする。

【００３４】例えば、論理回路ネットリストデータとし
て図３に示す論理回路のデータを読み込む場合を考え
る。このとき、分割数は２とし、分割回路許容ＩＯ数お
よび分割回路許容ゲート数は特に指定しないものとす
る。

【００３５】ここで、図３に示す論理回路は、外部端子
Ｔ１〜Ｔ１１、記億素子Ｒ１〜Ｒ１８、および組合わせ
回路素子Ｃ１〜Ｃ１７からなる。組合わせ回路素子Ｃ１
〜Ｃ１７の遅延値は図中に( ) で示している。組合わせ
回路は、組合わせ回路素子Ｃ１〜Ｃ７で構成されるも
の、組合わせ回路素子Ｃ９〜Ｃ１２で構成されるもの、
組合わせ回路素子Ｃ１３〜Ｃ１７で構成されるものから
なる。

【００３６】Ｓ２では信号パス抽出遅延計算処理を行
う。まず、論理回路中の外部端子と記憶素子をノードと
し、組合わせ回路の信号パスをエッジとするグラフを生
成する。そして、エッジにはそのパス遅延を重みとして
持たせる。パス遅延は、記憶素子の入力端子または外部
出力端子から、記憶素子の出力端子または外部入力端子
までの信号パスをバックトレースし、その間の組合わせ
回路素子の遅延と接続配線遅延とから計算する。

【００３７】なお、グラフの大きさを小さくするため、
バスを構成する記憶素子や外部端子はまとめて１つのノ
ードとするが、信号パスは個別にエッジとする。同様に
同じノード間に複数のエッジがある場合、１つのエッジ
で代表しパス遅延が最大のものをその重みとする。

【００３８】図３の論理回路からグラフを生成すると図
４のようになる。例えば、図３の記憶素子Ｒ１・Ｒ８
は、それぞれ図４のノードＮ８・Ｎ１５に対応し、ノー
ドＮ８とノードＮ１５との間のエッジは図３の組合わせ
回路素子Ｃ１・Ｃ２を通過する信号パスを表している。
図４におけるパス遅延の計算は、組合わせ回路素子Ｃ１
〜Ｃ１７の遅延のみを考慮し接続配線遅延は考慮してい
ない。

【００３９】Ｓ３ではクリティカルパス抽出保護処理を
行う。各信号パスの遅延時間を算出したとき、最大パス
遅延値を持つ信号パスをクリティカルパスとし、このク
リティカルパスは分割不可とし、他の信号パスを分割対
象とする。また、クリティカルパスでなくとも分割する
際に挿入する遅延素子を入れるとクリティカルパスの遅
延値を越えてしまうような信号パスも分割不可パスとす
る。

【００４０】図４の場合では、遅延値 (10) を持つ信号
パスをクリティカルパスとし、分割の際に挿入する遅延
素子の遅延値を (4)とする。つまり、８＋４＝１２（＞
１０）より、ここでは遅延値 (8)の信号パスも分割不可
パスとなる。

【００４１】Ｓ２で得られたグラフと上記分割不可パス
の情報に基づいてエレメントグラフと呼ばれるクリティ
カルパスを含んだ部分グラフを生成する。エレメントグ
ラフは、クリティカルパスと、パス分割の境界となるた
めに付加される遅延値によってクリティカルパスの遅延
値以上の遅延値を有する信号パスとに接続している記憶
素子で分割されることを防ぐために、１つの素子として
扱われる。外部端子は、それに接続している記憶素子と
同じエレメントグラフに属するものとする。

【００４２】即ち、エレメントグラフの生成は、Ｓ２で
得られたグラフをもとに、パス遅延値とパス分割の境界
になることによって付加される遅延値の和がクリティカ
ルパスの遅延値以上となるエッジで併合することによっ
て行われる。このようにして得られたエレメントグラフ
は、パス遅延の大きい回路で構成されることになり、後
の処理でこれ以上分割することはない。

【００４３】図５は、図４のグラフをもとに、遅延値
(8) 以上の信号パスを分割不可パスとした場合に得られ
る結果である。この場合には、遅延値(8) ・(10)のエッ
ジで各ノードが併合され、エレメントグラフａ〜ｈが生
成される。

【００４４】Ｓ４では記憶素子および外部端子の分割処
理を行う。Ｓ３で得られたエレメントグラフの中で、回
路規模の最も小さいエレメントグラフから順に、それに
接続されている最も接続要求の大きいエレメントグラフ
を併合しブロックグラフを生成する。最終的に併合結果
のブロックグラフの数が最初に指定した分割数になる
か、どのブロックグラフを併合しても分割許容条件を満
足しなくなるまで併合処理を行う。ここで、分割許容条
件は前記分割回路許容ＩＯ数および分割回路許容ゲート
数のことであり、これらのどちらか一方の条件を満足し
なくなるまで併合処理を行う。

【００４５】図６は、図５のエレメントグラフをもとに
ブロックグラフが２つになるまで併合処理を行った結果
である。この場合、エレメントグラフａ・ｂ・ｃが、エ
レメントグラフｄ・ｅ・ｆ・ｇ・ｈよりも回路規模が小
さくなっているので、エレメントグラフａ・ｂ・ｃから
順に併合されていく。ここでは接続要求が同じであるた
め、後の処理において分割回路間を接続する信号数が少
なくなるように最適化されて併合される。

【００４６】Ｓ５では分割回路生成処理を行う。繰返改
善処理結果のブロックグラフをもとに、ブロックグラフ
に含まれる記憶素子の入力端子または外部出力端子に接
続している信号をバックトレースして、他のブロックグ
ラフの記憶素子の出力端子または外部入力端子に到達す
るまで、その途中の組合わせ回路を付加して論理回路を
復元し、分割回路を生成する。

【００４７】図７は図６のブロックグラフをもとに分割
回路生成を行った結果であり、２つの分割回路間にＡ・
Ｂ・Ｃ・Ｄの４信号の入出力端子がそれぞれ生成され
る。ここで、信号Ａ〜Ｄが前記分割回路間ネットリス
ト、上下段のそれぞれの分割回路データが前記分割回路
内ネットリストにそれぞれ対応している。

【００４８】また、Ｓ５の処理において、回路規模や分
割回路間の接続数などの分割の制約条件を満足するため
に、やむを得ず分割すべきでない信号パスやクリティカ
ルパスで分割する場合がある。このように分割回路間に
分割遅延違反パスがある場合は、信号パスの出力である
記憶素子や外部入力端子をそれぞれの分割回路に重複さ
せて回路生成を行う。

【００４９】これにより、各々の分割回路に最大パス遅
延値以上の遅延値となるような信号パス（クリティカル
パスも含む）を構成する素子を含めることができるの
で、分割回路間の信号パスが最大パス遅延値以上の遅延
値を持つ信号パスになるのを防ぐことができる。この結
果、分割遅延違反パスによる回路動作速度の低下を防ぐ
ことが可能となる。

【００５０】例えば、図７において信号Ａが分割遅延違
反パスであるとすると、上記処理によって信号Ａの外部
入力端子に接続された記憶素子Ｒ３と外部端子Ｔ３が複
製されて記憶素子Ｒ３’と外部端子Ｔ３’が生成され
る。そして、図８に示すように、一方の分割回路には記
憶素子Ｒ３と外部端子Ｔ３が、他方の分割回路には記憶
素子Ｒ３’と外部端子Ｔ３’が設けられ、同じ回路が重
複して存在することになる。これにより、分割遅延違反
パスである信号Ａを形成することなく、分割回路を生成
することができる。

【００５１】以上のように、本実施の形態の論理回路分
割方法は、論理回路全体を、記憶素子と、外部端子と、
記憶素子間、外部端子間、あるいは記憶素子・外部端子
間の信号パスとで表現し、上記記憶素子、外部端子、お
よび信号パスを分割の対象としている。そして、信号パ
スのパス遅延値にしたがって記憶素子、外部端子、ある
いは信号パスで構成される複数のエレメントグラフが生
成され、接続要求にしたがってエレメントグラフが併合
されてブロックグラフが生成される。生成されたブロッ
クグラフ毎に記憶素子、外部端子、および組合わせ回路
素子からなる論理回路に復元し分割回路が生成される。

【００５２】このとき、分割の対象を、記憶素子、外部
端子、および信号パスとしているので、回路の動作速度
を決定するクリティカルパスを直接扱い、動作速度上余
裕のある信号パスで分割することが可能となる。これに
より、回路の動作速度を保証した分割を実現することが
可能となる。また、分割の対象を従来より少なくできる
ので高速処理が可能となり、その結果良好な分割結果を
得ることができる。

【００５３】また、上記論理回路分割方法は、上記論理
回路中の全信号パスの各パス遅延値を算出し、該パス遅
延値がクリティカルパスに接続された記憶素子あるいは
外部端子どうしを１つのエレメントグラフとして扱うと
ともに、分割の際に付加される遅延素子の遅延値によっ
て、パス遅延値が上記クリティカルパスの遅延値以上と
なる信号パスに接続された記憶素子あるいは外部端子ど
うしも１つのエレメントグラフとして扱っている。

【００５４】したがって、回路の動作速度上問題となる
信号パスで分割されることが防止され、回路の処理速度
を低下させることなく分割回路を生成することができ
る。

【００５５】このような論理回路分割方法によって、Ｆ
ＰＧＡを複数用いてブレッドボードを設計する場合のＦ
ＰＧＡへの回路割り付けにおいて、ＦＰＧＡ間の接続本
数、接続信号のパス遅延、およびＦＰＧＡの回路規模を
考慮することができるので、効率的なＦＰＧＡへの回路
分割が可能となる。同様に、近年では大規模化、高速化
の傾向が非常に強くなっているＬＳＩのレイアウトにお
いて階層的に処理する場合の回路分割でも、クリティカ
ルパスを考慮し動作速度を低下させることなく効果的に
レイアウト処理を行うことができる。

【００５６】

【発明の効果】以上のように、本発明の請求項１記載の
論理回路分割方法は、論理回路を、記憶素子と、外部端
子と、記憶素子間、外部端子間、あるいは記憶素子・外
部端子間の信号パスとで表現し、上記記憶素子、外部端
子、および信号パスを分割の対象とする方法である。

【００５７】これにより、回路の動作速度を決定するク
リティカルパスを直接扱い、動作速度上余裕のある信号
パスで分割することができるので、回路の動作速度を保
証した分割を実現することが可能となる。また、分割の
対象が従来と比較して少ないので、高速処理が可能とな
り、その結果良好な分割結果を得ることができるという
効果を奏する。

【００５８】請求項２に記載の論理回路分割方法は、請
求項１に記載の方法に加えて、上記論理回路中の全信号
パスの各パス遅延値を算出し、該パス遅延値が最大の信
号パスであるクリティカルパスに接続された記憶素子あ
るいは外部端子どうしを１つの素子として扱う方法であ
る。

【００５９】これにより、クリティカルパスで分割され
ることはないので、処理速度が低下するのを防止するこ
とが可能となるという効果を奏する。

【００６０】請求項３に記載の論理回路分割方法は、請
求項２に記載の方法に加えて、分割の境界になるために
付加される遅延値によって、パス遅延値が上記クリティ
カルパスの遅延値以上となる信号パスに接続された記憶
素子あるいは外部端子どうしも１つの素子として扱う方
法である。

【００６１】これにより、分割後の遅延が考慮されて、
回路の動作速度上問題となる信号パスで分割されること
が防止されるので、回路の処理速度を低下させることな
く部分回路を生成することができるという効果を奏す
る。

【００６２】請求項４に記載の論理回路分割方法は、請
求項２、又は３に記載の方法に加えて、上記クリティカ
ルパス、または分割の境界になるために付加される遅延
値によってパス遅延値がクリティカルパスの遅延値以上
となる信号パスを分割せざるを得ない場合に、部分回路
を生成する際に上記クリティカルパスまたは上記信号パ
ス上の記憶素子あるいは外部端子を複製する方法であ
る。

【００６３】これにより、やむを得ず回路の動作速度上
問題となる信号パス（クリティカルパスも含む）で分割
する場合に、各々の部分回路に最大パス遅延値以上の遅
延値となるような信号パスを構成する素子を含めること
ができるので、部分回路間の信号パスが最大パス遅延値
以上の遅延値を持つ信号パスになるのを防ぐことができ
るという効果を奏する。

【００６４】請求項５に記載の論理回路分割装置は、論
理回路および分割数のデータを読み込む入力装置と、上
記論理回路および分割数のデータを記憶する記憶装置
と、上記論理回路のデータに基づいて論理回路を、記憶
素子と、外部端子と、記憶素子間、外部端子間、あるい
は記憶素子・外部端子間の信号パスとして表現し、上記
分割数のデータに基づいて記憶素子、外部端子、あるい
は信号パスからなるグループを生成し、生成された各グ
ループ内の記憶素子、外部端子、あるいは信号パスを元
の論理回路に復元して部分回路を生成する処理装置とを
備える構成である。

【００６５】これにより、請求項１に記載の論理回路分
割方法を容易に実現することが可能になるという効果を
奏する。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかる論理回路分割装置
の構成を示すブロック図である。

【図２】上記論理回路分割装置の処理動作を示すフロー
チャートである。

【図３】論理回路のデータ例を示す回路図である。

【図４】上記論理回路のデータから生成されるグラフを
示す説明図である。

【図５】上記グラフを元にして生成されるエレメントグ
ラフを示す説明図である。

【図６】上記エレメントグラフを元にして生成されるブ
ロックグラフを示す説明図である。

【図７】上記ブロックグラフを元にして生成される分割
回路を示す回路図である。

【図８】上記ブロックグラフを元にして生成される他の
分割回路を示す回路図である。

【図９】論理回路の他のデータ例を示す回路図である。

【図１０】（ａ）は従来の論理回路分割方法で図９の論
理回路を分割した結果の分割回路を示す回路図であり、
（ｂ）は（ａ）の遅延値の説明図である。

【図１１】（ａ）は本発明の論理回路分割方法で図９の
論理回路を分割した結果の分割回路を示す回路図であ
り、（ｂ）は（ａ）の遅延値の説明図である。

【符号の説明】

１論理回路入力装置２信号パス抽出遅延計算装置３クリティカルパス抽出保護装置４記憶素子・外部端子分割装置５分割回路生成装置６内部データ記憶装置

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/82 Ｃ

Claims

【特許請求の範囲】

【請求項１】論理回路を複数の部分回路に分割する論理
回路分割方法において、上記論理回路を、記憶素子と、外部端子と、記憶素子
間、外部端子間、あるいは記憶素子・外部端子間の信号
パスとで表現し、上記記憶素子、外部端子、および信号
パスを分割の対象とすることを特徴とする論理回路分割
方法。
【請求項２】上記論理回路中の全信号パスの各パス遅延
値を算出し、該パス遅延値が最大の信号パスであるクリ
ティカルパスに接続された記憶素子あるいは外部端子ど
うしを１つの素子として扱うことを特徴とする請求項１
に記載の論理回路分割方法。
【請求項３】分割の境界になるために付加される遅延値
によって、パス遅延値が上記クリティカルパスの遅延値
以上となる信号パスに接続された記憶素子あるいは外部
端子どうしも１つの素子として扱うことを特徴とする請
求項２に記載の論理回路分割方法。
【請求項４】上記クリティカルパス、または分割の境界
になるために付加される遅延値によってパス遅延値がク
リティカルパスの遅延値以上となる信号パスを分割せざ
るを得ない場合に、部分回路を生成する際に上記クリテ
ィカルパスまたは上記信号パス上の記憶素子あるいは外
部端子を複製することを特徴とする請求項２、又は３に
記載の論理回路分割方法。
【請求項５】論理回路を複数の部分回路に分割する論理
回路分割装置において、上記論理回路および分割数のデータを読み込む入力装置
と、上記論理回路および分割数のデータを記憶する記憶装置
と、上記論理回路のデータに基づいて論理回路を、記憶素子
と、外部端子と、記憶素子間、外部端子間、あるいは記
憶素子・外部端子間の信号パスとして表現し、上記分割
数のデータに基づいて記憶素子、外部端子、あるいは信
号パスからなるグループを生成し、生成された各グルー
プ内の記憶素子、外部端子、あるいは信号パスを元の論
理回路に復元して部分回路を生成する処理装置とを備え
ることを特徴とする論理回路分割装置。