JPH0998572A - スイッチングレギュレータ - Google Patents
スイッチングレギュレータInfo
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- JPH0998572A JPH0998572A JP25364595A JP25364595A JPH0998572A JP H0998572 A JPH0998572 A JP H0998572A JP 25364595 A JP25364595 A JP 25364595A JP 25364595 A JP25364595 A JP 25364595A JP H0998572 A JPH0998572 A JP H0998572A
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Abstract
(57)【要約】
【課題】 簡単な回路構成で、ＭＯＳＦＥＴのもつ高速
スイッチング特性を活かしつつ、オン抵抗が大きいこと
による電力損失を低減して効率の高いスイッチングレギ
ュレータを提供する。 【解決手段】 制御回路によってパルス状にスイッチン
グ駆動されるＭＯＳＦＥＴと、ＭＯＳＦＥＴが一次巻線
に接続され、パルス状の交流電圧が印加されるトランス
と、トランスの二次側から出力される交流電圧を整流す
る整流回路と、整流回路の出力を平滑する平滑回路とを
有するスイッチングレギュレータにおいて、ＭＯＳＦＥ
Ｔと並列に接続されるバイポーラトランジスタと、一次
巻線である電流検出巻線がトランスの一次巻線に接続さ
れ、二次巻線である駆動巻線出力で前記バイポーラトラ
ンジスタを駆動するカレントトランスとを有する構成と
する。
スイッチング特性を活かしつつ、オン抵抗が大きいこと
による電力損失を低減して効率の高いスイッチングレギ
ュレータを提供する。 【解決手段】 制御回路によってパルス状にスイッチン
グ駆動されるＭＯＳＦＥＴと、ＭＯＳＦＥＴが一次巻線
に接続され、パルス状の交流電圧が印加されるトランス
と、トランスの二次側から出力される交流電圧を整流す
る整流回路と、整流回路の出力を平滑する平滑回路とを
有するスイッチングレギュレータにおいて、ＭＯＳＦＥ
Ｔと並列に接続されるバイポーラトランジスタと、一次
巻線である電流検出巻線がトランスの一次巻線に接続さ
れ、二次巻線である駆動巻線出力で前記バイポーラトラ
ンジスタを駆動するカレントトランスとを有する構成と
する。
Description
【０００１】
【発明の属する技術分野】本発明は高効率なスイッチン
グレギュレータに関するものである。
グレギュレータに関するものである。
【０００２】
【従来の技術】図３は従来のスイッチングレギュレータ
の構成を示す回路図である。図３に示すように従来のス
イッチングレギュレータは、入力電圧（直流電圧）の電
圧変動を抑制するコンデンサ２８と、スイッチングレギ
ュレータの出力電圧を検出して出力信号のパルス幅を制
御するパルス幅制御回路２７と、パルス幅制御回路２７
の出力信号によってスイッチング駆動されるＭＯＳＦＥ
Ｔ２１と、ＭＯＳＦＥＴ２１に一次巻線ＮP が接続され
たトランス２３と、トランス２３の二次巻線ＮSが接続
され、トランス２３の二次側から出力される電圧を整流
するための整流ダイオード２４および転流ダイオード２
５と、整流された電圧を平滑して直流電圧を出力するチ
ョークコイル２６およびコンデンサ２９とによって構成
されている。
の構成を示す回路図である。図３に示すように従来のス
イッチングレギュレータは、入力電圧（直流電圧）の電
圧変動を抑制するコンデンサ２８と、スイッチングレギ
ュレータの出力電圧を検出して出力信号のパルス幅を制
御するパルス幅制御回路２７と、パルス幅制御回路２７
の出力信号によってスイッチング駆動されるＭＯＳＦＥ
Ｔ２１と、ＭＯＳＦＥＴ２１に一次巻線ＮP が接続され
たトランス２３と、トランス２３の二次巻線ＮSが接続
され、トランス２３の二次側から出力される電圧を整流
するための整流ダイオード２４および転流ダイオード２
５と、整流された電圧を平滑して直流電圧を出力するチ
ョークコイル２６およびコンデンサ２９とによって構成
されている。
【０００３】このような構成において、パルス幅制御回
路２７の出力信号によってＭＯＳＦＥＴ２１がオン／オ
フされると、入力電圧ＶIN（直流電圧）は矩形波の交流
電圧に変換されてトランス２３の一次巻線ＮP に印加さ
れる。
路２７の出力信号によってＭＯＳＦＥＴ２１がオン／オ
フされると、入力電圧ＶIN（直流電圧）は矩形波の交流
電圧に変換されてトランス２３の一次巻線ＮP に印加さ
れる。
【０００４】トランス２３の二次巻線ＮS からは入力電
圧ＶINのＮS ／ＮP （巻線比）の電圧が出力され、整流
ダイオード２４で整流された後、チョークコイル２６と
平滑コンデンサ２９とで平滑されて直流電圧である出力
電圧ＶO を出力する。
圧ＶINのＮS ／ＮP （巻線比）の電圧が出力され、整流
ダイオード２４で整流された後、チョークコイル２６と
平滑コンデンサ２９とで平滑されて直流電圧である出力
電圧ＶO を出力する。
【０００５】ここで、ＭＯＳＦＥＴ２１がオフしている
間、転流ダイオード２５にはＭＯＳＦＥＴ２１がオンし
ている間にチョークコイル２６に蓄積されたエネルギー
（電流）が流れ、このことによって直流電流を出力から
取り出すことができる。
間、転流ダイオード２５にはＭＯＳＦＥＴ２１がオンし
ている間にチョークコイル２６に蓄積されたエネルギー
（電流）が流れ、このことによって直流電流を出力から
取り出すことができる。
【０００６】制御回路２７はスイッチングレギュレータ
の出力電圧を帰還信号とし、パルス幅制御方式によって
ＭＯＳＦＥＴ２１のオン時間とオフ時間の比を変えて出
力電圧が一定になるように制御している。
の出力電圧を帰還信号とし、パルス幅制御方式によって
ＭＯＳＦＥＴ２１のオン時間とオフ時間の比を変えて出
力電圧が一定になるように制御している。
【０００７】
【発明が解決しようとする課題】しかしながら上記した
ような従来のスイッチングレギュレータでは、一般にス
イッチング素子には高速にスイッチングが可能なＭＯＳ
ＦＥＴが用いられているが、ＭＯＳＦＥＴは寄生容量が
多いこと、および高耐圧にする場合に素子として比抵抗
が大きなものしか使用できないことから、ソース・ドレ
イン間のオン抵抗が高くなり、スイッチングレギュレー
タの効率が悪くなるという問題があった。また、ＭＯＳ
ＦＥＴに代わるスイッチング素子としてバイポーラトラ
ンジスタやＩＧＢＴ（Insulated Gate Bipolar Transis
tor ）などが用いらることもあるが、バイポーラトラン
ジスタは電流駆動であるために駆動回路が複雑になり、
スイッチング速度が遅いために、損失が増えて効率が良
くならないという問題があった。
ような従来のスイッチングレギュレータでは、一般にス
イッチング素子には高速にスイッチングが可能なＭＯＳ
ＦＥＴが用いられているが、ＭＯＳＦＥＴは寄生容量が
多いこと、および高耐圧にする場合に素子として比抵抗
が大きなものしか使用できないことから、ソース・ドレ
イン間のオン抵抗が高くなり、スイッチングレギュレー
タの効率が悪くなるという問題があった。また、ＭＯＳ
ＦＥＴに代わるスイッチング素子としてバイポーラトラ
ンジスタやＩＧＢＴ（Insulated Gate Bipolar Transis
tor ）などが用いらることもあるが、バイポーラトラン
ジスタは電流駆動であるために駆動回路が複雑になり、
スイッチング速度が遅いために、損失が増えて効率が良
くならないという問題があった。
【０００８】一方、ＩＧＢＴは電圧駆動であるために駆
動回路の構成が簡単になって駆動が容易であるが、素子
の特性上、高周波動作が困難であるという問題があっ
た。
動回路の構成が簡単になって駆動が容易であるが、素子
の特性上、高周波動作が困難であるという問題があっ
た。
【０００９】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、簡単な
回路構成で、ＭＯＳＦＥＴのもつ高速スイッチング特性
を活かしつつ、オン抵抗が大きいことによる電力損失を
低減して効率の高いスイッチングレギュレータを提供す
ることを目的とする。
る問題点を解決するためになされたものであり、簡単な
回路構成で、ＭＯＳＦＥＴのもつ高速スイッチング特性
を活かしつつ、オン抵抗が大きいことによる電力損失を
低減して効率の高いスイッチングレギュレータを提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
本発明のスイッチングレギュレータは、制御回路によっ
てパルス状にスイッチング駆動されるＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴが一次巻線に接続され、パルス状の交
流電圧が印加されるトランスと、前記トランスの二次側
から出力される交流電圧を整流する整流回路と、前記整
流回路の出力を平滑する平滑回路とを有するスイッチン
グレギュレータにおいて、前記ＭＯＳＦＥＴと並列に接
続されるバイポーラトランジスタと、一次巻線である電
流検出巻線が前記トランスの一次巻線に接続され、二次
巻線である駆動巻線出力で前記バイポーラトランジスタ
を駆動するカレントトランスとを有することを特徴とす
る。
本発明のスイッチングレギュレータは、制御回路によっ
てパルス状にスイッチング駆動されるＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴが一次巻線に接続され、パルス状の交
流電圧が印加されるトランスと、前記トランスの二次側
から出力される交流電圧を整流する整流回路と、前記整
流回路の出力を平滑する平滑回路とを有するスイッチン
グレギュレータにおいて、前記ＭＯＳＦＥＴと並列に接
続されるバイポーラトランジスタと、一次巻線である電
流検出巻線が前記トランスの一次巻線に接続され、二次
巻線である駆動巻線出力で前記バイポーラトランジスタ
を駆動するカレントトランスとを有することを特徴とす
る。
【００１１】また、制御回路によってパルス状にスイッ
チング駆動されるＭＯＳＦＥＴと、前記ＭＯＳＦＥＴが
一次巻線に接続され、パルス状の交流電圧が印加される
トランスと、前記トランスの二次側から出力される交流
電圧を整流する整流回路と、前記整流回路の出力を平滑
する平滑回路とを有するスイッチングレギュレータにお
いて、前記ＭＯＳＦＥＴと並列に接続されるバイポーラ
トランジスタを有し、前記トランスの二次側に駆動巻線
を備え、該駆動巻線の出力で前記バイポーラトランジス
タを駆動することを特徴とする。
チング駆動されるＭＯＳＦＥＴと、前記ＭＯＳＦＥＴが
一次巻線に接続され、パルス状の交流電圧が印加される
トランスと、前記トランスの二次側から出力される交流
電圧を整流する整流回路と、前記整流回路の出力を平滑
する平滑回路とを有するスイッチングレギュレータにお
いて、前記ＭＯＳＦＥＴと並列に接続されるバイポーラ
トランジスタを有し、前記トランスの二次側に駆動巻線
を備え、該駆動巻線の出力で前記バイポーラトランジス
タを駆動することを特徴とする。
【００１２】上記のように構成された本発明のスイッチ
ングレギュレータは、カレントトランスまたはトランス
の二次側に設けられた駆動巻線によってバイポーラトラ
ンジスタが駆動されると、バイポーラトランジスタはＭ
ＯＳＦＥＴのスイッチング動作に同期してオン／オフさ
れる。ここで、バイポーラトランジスタのエミッタコレ
クタ間の飽和電圧はＭＯＳＦＥＴのオン電圧に比べて低
いため、バイポーラトランジスタをＭＯＳＦＥＴと並列
に接続することで、オン抵抗が高い高耐圧のＭＯＳＦＥ
Ｔの欠点が補われ、オン電圧が低下する。
ングレギュレータは、カレントトランスまたはトランス
の二次側に設けられた駆動巻線によってバイポーラトラ
ンジスタが駆動されると、バイポーラトランジスタはＭ
ＯＳＦＥＴのスイッチング動作に同期してオン／オフさ
れる。ここで、バイポーラトランジスタのエミッタコレ
クタ間の飽和電圧はＭＯＳＦＥＴのオン電圧に比べて低
いため、バイポーラトランジスタをＭＯＳＦＥＴと並列
に接続することで、オン抵抗が高い高耐圧のＭＯＳＦＥ
Ｔの欠点が補われ、オン電圧が低下する。
【００１３】
【発明の実施の形態】次に本発明について図面を参照し
た説明する。
た説明する。
【００１４】本発明のスイッチングレギュレータはスイ
ッチング素子であるＭＯＳＦＥＴにオン時の飽和電圧が
低いバイポーラトランジスタを並列に接続し、オン抵抗
が大きい高耐圧のＭＯＳＦＥＴの欠点を補って、オン電
圧を低下させる構成としている。
ッチング素子であるＭＯＳＦＥＴにオン時の飽和電圧が
低いバイポーラトランジスタを並列に接続し、オン抵抗
が大きい高耐圧のＭＯＳＦＥＴの欠点を補って、オン電
圧を低下させる構成としている。
【００１５】（第１実施例）図１は本発明のスイッチン
グレギュレータの第１実施例の構成を示す回路図であ
る。図１において、本発明のスイッチングレギュレータ
は、入力電圧（直流電圧）の電圧変動を抑制するコンデ
ンサ８と、スイッチングレギュレータの出力電圧を検出
し、出力信号のパルス幅を制御するパルス幅制御回路７
と、パルス幅制御回路７の出力信号によってスイッチン
グ駆動されるＭＯＳＦＥＴ１と、ＭＯＳＦＥＴ１に一次
巻線ＮP が接続されたトランス３と、トランス３の二次
巻線ＮSが接続され、トランス３の出力電圧を整流する
ための整流ダイオード４および転流ダイオード５と、整
流された電圧を平滑して直流電圧を出力するチョークコ
イル６およびコンデンサ９と、ＭＯＳＦＥＴ１のソース
・ドレイン間にエミッタ・コレクタが並列に接続される
バイポーラトランジスタ２と、二次側にバイポーラトラ
ンジスタ２を駆動するための駆動巻線ＮB を備え、一次
巻線である電流検出巻線ＮC がトランス３の一次巻線Ｎ
P に接続されたカレントトランス１０とによって構成さ
れている。
グレギュレータの第１実施例の構成を示す回路図であ
る。図１において、本発明のスイッチングレギュレータ
は、入力電圧（直流電圧）の電圧変動を抑制するコンデ
ンサ８と、スイッチングレギュレータの出力電圧を検出
し、出力信号のパルス幅を制御するパルス幅制御回路７
と、パルス幅制御回路７の出力信号によってスイッチン
グ駆動されるＭＯＳＦＥＴ１と、ＭＯＳＦＥＴ１に一次
巻線ＮP が接続されたトランス３と、トランス３の二次
巻線ＮSが接続され、トランス３の出力電圧を整流する
ための整流ダイオード４および転流ダイオード５と、整
流された電圧を平滑して直流電圧を出力するチョークコ
イル６およびコンデンサ９と、ＭＯＳＦＥＴ１のソース
・ドレイン間にエミッタ・コレクタが並列に接続される
バイポーラトランジスタ２と、二次側にバイポーラトラ
ンジスタ２を駆動するための駆動巻線ＮB を備え、一次
巻線である電流検出巻線ＮC がトランス３の一次巻線Ｎ
P に接続されたカレントトランス１０とによって構成さ
れている。
【００１６】このような構成において、パルス幅制御回
路７の信号によってＭＯＳＦＥＴ１がオン／オフされる
と、入力電圧ＶIN（直流電圧）は矩形波の交流電圧に変
換されてトランス３の一次巻線ＮP に印加される。トラ
ンス３の二次巻線ＮS からは入力電圧ＶINのＮS ／ＮP
（巻線比）の交流電圧が出力され、整流ダイオード４で
整流された後、チョークコイル６と平滑コンデンサ９と
で平滑されて直流電圧である出力電圧ＶO を出力する。
路７の信号によってＭＯＳＦＥＴ１がオン／オフされる
と、入力電圧ＶIN（直流電圧）は矩形波の交流電圧に変
換されてトランス３の一次巻線ＮP に印加される。トラ
ンス３の二次巻線ＮS からは入力電圧ＶINのＮS ／ＮP
（巻線比）の交流電圧が出力され、整流ダイオード４で
整流された後、チョークコイル６と平滑コンデンサ９と
で平滑されて直流電圧である出力電圧ＶO を出力する。
【００１７】ここで、ＭＯＳＦＥＴ１がオンすると、ト
ランス３の一次巻線ＮP に流れる電流はカレントトラン
ス１０の電流検出巻線ＮC にも流れ、この電流のＮC ／
ＮB（巻線比）倍の電流がバイポーラトランジスタ２の
ベース電流として流れ込み、バイポーラトランジスタ２
は急速にオンする。バイポーラトランジスタ２のエミッ
タ・コレクタ間のオン時の飽和電圧は０．３Ｖ程度であ
り、並列に接続されているＭＯＳＦＥＴ１のソース・ド
レイン間のオン抵抗が高耐圧素子の場合に高くなるとい
う欠点が補われ、オン電圧が低くなって電力損失が低減
される。
ランス３の一次巻線ＮP に流れる電流はカレントトラン
ス１０の電流検出巻線ＮC にも流れ、この電流のＮC ／
ＮB（巻線比）倍の電流がバイポーラトランジスタ２の
ベース電流として流れ込み、バイポーラトランジスタ２
は急速にオンする。バイポーラトランジスタ２のエミッ
タ・コレクタ間のオン時の飽和電圧は０．３Ｖ程度であ
り、並列に接続されているＭＯＳＦＥＴ１のソース・ド
レイン間のオン抵抗が高耐圧素子の場合に高くなるとい
う欠点が補われ、オン電圧が低くなって電力損失が低減
される。
【００１８】一方、ＭＯＳＦＥＴ１がオフすると、トラ
ンス３の一次巻線ＮP とカレントトランス１０の電流検
出巻線ＮC に流れる電流が減少し、バイポーラトランジ
スタ２のベース電流も減少するため、バイポーラトラン
ジスタ２は急速にターンオフする。これらのスイッチン
グ動作は、バイポーラトランジスタ２がカレントトラン
ス１０によって駆動されることで、高速かつ高効率に実
現される。
ンス３の一次巻線ＮP とカレントトランス１０の電流検
出巻線ＮC に流れる電流が減少し、バイポーラトランジ
スタ２のベース電流も減少するため、バイポーラトラン
ジスタ２は急速にターンオフする。これらのスイッチン
グ動作は、バイポーラトランジスタ２がカレントトラン
ス１０によって駆動されることで、高速かつ高効率に実
現される。
【００１９】トランス３の二次側では、ＭＯＳＦＥＴ１
がオフしている間、ＭＯＳＦＥＴ１がオンしていた間に
チョークコイル２６に蓄積されたエネルギー（電流）が
転流ダイオード５に流れ、このことによって直流電流を
出力から取り出すことができる。
がオフしている間、ＭＯＳＦＥＴ１がオンしていた間に
チョークコイル２６に蓄積されたエネルギー（電流）が
転流ダイオード５に流れ、このことによって直流電流を
出力から取り出すことができる。
【００２０】また、制御回路７はスイッチングレギュレ
ータの出力電圧を帰還信号とし、パルス幅制御方式によ
ってＭＯＳＦＥＴ１のオン時間とオフ時間の比を変えて
出力電圧が一定になるように制御している。
ータの出力電圧を帰還信号とし、パルス幅制御方式によ
ってＭＯＳＦＥＴ１のオン時間とオフ時間の比を変えて
出力電圧が一定になるように制御している。
【００２１】したがって、オン時の飽和電圧が低いバイ
ポーラトランジスタ２をスイッチング素子であるＭＯＳ
ＦＥＴ１と並列に接続し、カレントトランス１０の二次
側に設けた駆動巻線の出力でバイポーラトランジスタ２
を駆動することで、高耐圧なＭＯＳＦＥＴ１の場合にオ
ン抵抗が高くなるという欠点が補われ、オン電圧が低下
して電力損失が低減され、高速かつ高効率にスイッチン
グ素子が駆動されるスイッチングレギュレータが実現さ
れる。また、バイポーラトランジスタ２のスイッチング
速度の遅さはカレントトランス１０による駆動で高速化
される上に、オン抵抗の大きい高耐圧のＭＯＳＦＥＴ１
の特性に依存することがないため、ＩＧＢＴ以上に高速
かつ高効率なスイッチング素子及びその駆動回路が実現
できる。
ポーラトランジスタ２をスイッチング素子であるＭＯＳ
ＦＥＴ１と並列に接続し、カレントトランス１０の二次
側に設けた駆動巻線の出力でバイポーラトランジスタ２
を駆動することで、高耐圧なＭＯＳＦＥＴ１の場合にオ
ン抵抗が高くなるという欠点が補われ、オン電圧が低下
して電力損失が低減され、高速かつ高効率にスイッチン
グ素子が駆動されるスイッチングレギュレータが実現さ
れる。また、バイポーラトランジスタ２のスイッチング
速度の遅さはカレントトランス１０による駆動で高速化
される上に、オン抵抗の大きい高耐圧のＭＯＳＦＥＴ１
の特性に依存することがないため、ＩＧＢＴ以上に高速
かつ高効率なスイッチング素子及びその駆動回路が実現
できる。
【００２２】（第２実施例）第１実施例のスイッチング
レギュレータではトランスに流れる１次巻線の電流をカ
レントトランスで検出してバイポーラトランジスタを駆
動する回路例を示した。本実施例では、カレントトラン
スを用いずにトランスの２次側に直接バイポーラトラン
ジスタを駆動するための駆動巻線を設けた例を示す。こ
の回路例を示したのが図２である。図２は本発明のスイ
ッチングレギュレータの第２実施例の構成を示す回路図
である。
レギュレータではトランスに流れる１次巻線の電流をカ
レントトランスで検出してバイポーラトランジスタを駆
動する回路例を示した。本実施例では、カレントトラン
スを用いずにトランスの２次側に直接バイポーラトラン
ジスタを駆動するための駆動巻線を設けた例を示す。こ
の回路例を示したのが図２である。図２は本発明のスイ
ッチングレギュレータの第２実施例の構成を示す回路図
である。
【００２３】図２に示すように、本実施例のスイッチン
グレギュレータはトランス１３の２次側に一次巻線ＮP
と同一極性の駆動巻線ＮB が設けられ、駆動巻線ＮB に
バイポーラトランジスタ１２のベース・エミッタが接続
された構成となっている。その他の構成は第１実施例と
同様であるため、その説明は省略する。
グレギュレータはトランス１３の２次側に一次巻線ＮP
と同一極性の駆動巻線ＮB が設けられ、駆動巻線ＮB に
バイポーラトランジスタ１２のベース・エミッタが接続
された構成となっている。その他の構成は第１実施例と
同様であるため、その説明は省略する。
【００２４】このような構成にすることで、バイポーラ
トランジスタ１２は、トランス１３の１次巻線ＮP に流
れる電流のＮP ／ＮB （巻線比）倍の電流がベースに供
給されることによってオン／オフが制御される。したが
って、より簡単な回路構成で第１実施例と同様に動作
し、効率の高いスイッチングレギュレータを構成するこ
とができる。
トランジスタ１２は、トランス１３の１次巻線ＮP に流
れる電流のＮP ／ＮB （巻線比）倍の電流がベースに供
給されることによってオン／オフが制御される。したが
って、より簡単な回路構成で第１実施例と同様に動作
し、効率の高いスイッチングレギュレータを構成するこ
とができる。
【００２５】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００２６】オン時の飽和電圧が低いバイポーラトラン
ジスタをスイッチング素子であるＭＯＳＦＥＴと並列に
接続し、カレントトランスまたはトランスの二次側に設
けた駆動巻線の出力でバイポーラトランジスタを駆動す
ることで、高耐圧なＭＯＳＦＥＴの場合にオン抵抗が高
くなるという欠点が補われ、オン電圧が低下して電力損
失が低減され、高速かつ高効率にスイッチング素子が駆
動されるスイッチングレギュレータが実現される。ま
た、バイポーラトランジスタのスイッチング速度の遅さ
はカレントトランスによる駆動で高速化される上に、オ
ン抵抗の大きい高耐圧のＭＯＳＦＥＴの特性に依存する
ことがないため、ＩＧＢＴ以上に高速かつ高効率なスイ
ッチング素子及びその駆動回路が実現できる。
ジスタをスイッチング素子であるＭＯＳＦＥＴと並列に
接続し、カレントトランスまたはトランスの二次側に設
けた駆動巻線の出力でバイポーラトランジスタを駆動す
ることで、高耐圧なＭＯＳＦＥＴの場合にオン抵抗が高
くなるという欠点が補われ、オン電圧が低下して電力損
失が低減され、高速かつ高効率にスイッチング素子が駆
動されるスイッチングレギュレータが実現される。ま
た、バイポーラトランジスタのスイッチング速度の遅さ
はカレントトランスによる駆動で高速化される上に、オ
ン抵抗の大きい高耐圧のＭＯＳＦＥＴの特性に依存する
ことがないため、ＩＧＢＴ以上に高速かつ高効率なスイ
ッチング素子及びその駆動回路が実現できる。
【図１】本発明のスイッチングレギュレータの第１実施
例の構成を示す回路図である。
例の構成を示す回路図である。
【図２】本発明のスイッチングレギュレータの第２実施
例の構成を示す回路図である。
例の構成を示す回路図である。
【図３】従来のスイッチングレギュレータの構成を示す
回路図である。
回路図である。
１、１１ ＭＯＳＦＥＴ ２、１２ バイポーラトランジスタ ３、１３ トランス ４ 整流ダイオード ５ 転流ダイオード ６ チョークコイル ７ パルス幅制御回路 ８ コンデンサ ９ 平滑コンデンサ １０ カレントトランス宮城
Claims (2)
- 【請求項１】 制御回路によってパルス状にスイッチン
グ駆動されるＭＯＳＦＥＴと、 前記ＭＯＳＦＥＴが一次巻線に接続され、パルス状の交
流電圧が印加されるトランスと、 前記トランスの二次側から出力される交流電圧を整流す
る整流回路と、 前記整流回路の出力を平滑する平滑回路とを有するスイ
ッチングレギュレータにおいて、 前記ＭＯＳＦＥＴと並列に接続されるバイポーラトラン
ジスタと、 一次巻線である電流検出巻線が前記トランスの一次巻線
に接続され、二次巻線である駆動巻線出力で前記バイポ
ーラトランジスタを駆動するカレントトランスと、を有
することを特徴とするスイッチングレギュレータ。 - 【請求項２】 制御回路によってパルス状にスイッチン
グ駆動されるＭＯＳＦＥＴと、 前記ＭＯＳＦＥＴが一次巻線に接続され、パルス状の交
流電圧が印加されるトランスと、 前記トランスの二次側から出力される交流電圧を整流す
る整流回路と、 前記整流回路の出力を平滑する平滑回路とを有するスイ
ッチングレギュレータにおいて、 前記ＭＯＳＦＥＴと並列に接続されるバイポーラトラン
ジスタを有し、 前記トランスの二次側に駆動巻線を備え、該駆動巻線の
出力で前記バイポーラトランジスタを駆動することを特
徴とするスイッチングレギュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25364595A JP2755227B2 (ja) | 1995-09-29 | 1995-09-29 | スイッチングレギュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25364595A JP2755227B2 (ja) | 1995-09-29 | 1995-09-29 | スイッチングレギュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0998572A true JPH0998572A (ja) | 1997-04-08 |
| JP2755227B2 JP2755227B2 (ja) | 1998-05-20 |
Family
ID=17254212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25364595A Expired - Lifetime JP2755227B2 (ja) | 1995-09-29 | 1995-09-29 | スイッチングレギュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2755227B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007209162A (ja) * | 2006-02-03 | 2007-08-16 | Seiko Instruments Inc | Ｄｃ／ｄｃコンバータ |
-
1995
- 1995-09-29 JP JP25364595A patent/JP2755227B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007209162A (ja) * | 2006-02-03 | 2007-08-16 | Seiko Instruments Inc | Ｄｃ／ｄｃコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2755227B2 (ja) | 1998-05-20 |
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