JPH0970019A - Scanning converter and scanning conversion method - Google Patents
Scanning converter and scanning conversion methodInfo
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- JPH0970019A JPH0970019A JP7224846A JP22484695A JPH0970019A JP H0970019 A JPH0970019 A JP H0970019A JP 7224846 A JP7224846 A JP 7224846A JP 22484695 A JP22484695 A JP 22484695A JP H0970019 A JPH0970019 A JP H0970019A
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- Television Signal Processing For Recording (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は入力画像信号を異なった
フレーム周期に変換して出力する場合に画像メモリ上に
おいて書き込みと読み出しのアドレスが交錯しいわゆる
追い越し走査が発生するとき、この追い越し走査が起き
る前に読み出しまたは書き込みのアドレスをジャンプさ
せることによって追い越し走査を防止しようとする時に
有効な走査変換装置および走査変換方法に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention When the input image signal is converted into a different frame period and is output, when the writing and reading addresses are crossed on the image memory and so-called overtaking scanning occurs, this overtaking scanning is performed. The present invention relates to a scan conversion apparatus and a scan conversion method which are effective when an attempt is made to prevent an overtaking scan by jumping a read or write address before the occurrence.
【0002】[0002]
【従来の技術】フレーム周期の違いによる追い越し走査
の発生防止に関しては特開昭64−46375号広報に
記載されたものがある。この追い越し走査の発生防止に
ついて図9を用いて説明する。図9は従来例の走査変換
装置のブロック図である。2. Description of the Related Art Japanese Patent Laid-Open Publication No. 64-46375 discloses a method for preventing the occurrence of an overtaking scan due to a difference in frame period. The prevention of occurrence of this overtaking scan will be described with reference to FIG. FIG. 9 is a block diagram of a conventional scan conversion device.
【0003】図9において、91は4個のフィールドメ
モリからなる画像メモリ、92および93は画像メモリ
91の書き込みおよび読み出しの制御を行う書き込みメ
モリ制御回路および読み出しメモリ制御回路、94は追
い越し検出回路である。In FIG. 9, reference numeral 91 is an image memory composed of four field memories, 92 and 93 are write memory control circuits and read memory control circuits for controlling writing and reading of the image memory 91, and 94 is an outpacing detection circuit. is there.
【0004】以上のように構成された走査変換装置にお
いて、隣合うフィールドメモリに書き込みと読み出しが
同時に始まると、検出回路94は間もなく追い越し走査
が起こることを検出し書き込みメモリ制御回路92また
は読み出しメモリ制御回路93に検出信号を送り、書き
込みアドレスまたは読み出しアドレスにおいてフレーム
ジャンプを行わせ追い越し走査を防止するようにしたも
のである。In the scan conversion device configured as described above, when writing and reading are simultaneously started in the adjacent field memories, the detection circuit 94 soon detects that an overtaking scan will occur and detects the write memory control circuit 92 or the read memory control. A detection signal is sent to the circuit 93 to cause a frame jump at a write address or a read address to prevent overtaking scanning.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、上記の
ような従来の方法には、詳細な追い越し検出方法に関し
ての言及されておらず、確実に追い越し走査の防止を行
おうとするために、実際に追い越し走査が起こる間隔よ
りもかなり早い段階で追い越し走査防止のためのフレー
ムジャンプを行うことになり、不連続発生率が高く画質
の低下を招くという問題があった。However, in the above-mentioned conventional methods, there is no mention of the detailed overtaking detection method, and in order to surely prevent the overtaking scanning, the overtaking is actually performed. There is a problem that a frame jump for overtaking scanning is performed at a stage considerably earlier than the scanning interval, resulting in a high discontinuity occurrence rate and a deterioration in image quality.
【0006】本発明は上記のような問題点を解決し、追
い越し走査検出のための回路を提案し、出力映像信号の
不連続発生頻度が少なく、つまり、追い越し走査防止の
ためのフレームジャンプが少なく優れた画質を実現でき
る走査変換装置および走査変換方法を提供することを目
的とする。The present invention solves the above problems and proposes a circuit for overtaking scanning detection, which reduces the frequency of discontinuity of output video signals, that is, less frame jumps for overtaking scanning prevention. An object of the present invention is to provide a scan conversion device and a scan conversion method that can realize excellent image quality.
【0007】[0007]
【課題を解決するための手段】この目的を達成するため
に本発明の走査変換装置は、入力画像信号を記憶する4
個のフィールドメモリからなる画像メモリと、入力画像
信号が奇数もしくは偶数フィールドのどちらであるかの
判別を行うフィールド判別信号を発生する第1のフィー
ルド判別回路と、入力画像信号の奇数フィールドの始ま
りに同期し2フィールド毎に反転を繰り返すフレーム判
別信号を発生する第1のフレーム判別回路と、出力画像
信号のフィールド判別信号を発生する第2のフィールド
判別回路と、出力画像信号のフレーム判別信号を発生す
る第2のフレーム判別回路と、フィールドメモリへの書
き込みを制御を行い2フィールド毎に書き込み終了パル
スを発生する書き込みメモリ制御回路と、フィールドメ
モリへの読み出しを制御を行い2フィールド毎に読み出
し終了パルスを発生する読み出しメモリ制御回路と、入
出力の画像信号のフレーム周期の大小を比較した結果を
書き込みおよび読み出しのメモリ制御回路および判定回
路に出力する周期比較回路と、入力画像信号と出力画像
信号のフレーム周期の差と書き込み終了パルスと読み出
しの終了パルスとの時間差とを比較しフレームジャンプ
の実行を判定する判定回路とを備えた構成を有してお
り、本発明の走査変換方法は、入力画像信号を4個のフ
ィールドメモリからなる画像メモリに順次フィールドデ
ータとして記憶し異なるフレーム周期に変換して出力す
るとき、入力のフレーム周期と出力のフレーム周期を比
較し、入力のフレーム周期が出力のフレーム周期より大
きい場合、偶数フィールドの書き込みが終了した時に書
き込み終了パルスを発生し、奇数フィールドの読み出し
が終了した時に読み出し終了パルスを発生し、書き込み
終了パルスから読み出し終了パルスまでの時間差を計測
し、入力と出力のフレーム周期の差と比較し、フレーム
周期の差の方が大きい場合、読み出すべきフィールドメ
モリから2個戻って読み出しを続行し、入力のフレーム
周期が出力のフレーム周期より小さい場合、奇数フィー
ルドの書き込みが終了した時に書き込み終了パルスを発
生し、偶数フィールドの読み出しが終了した時に読み出
し終了パルスを発生し、読み出し終了パルスから書き込
み終了パルスまでの時間差を計測し、入力と出力のフレ
ーム周期の差と比較し、フレーム周期の差の方が大きい
場合、書き込むべきフィールドメモリから2個飛ばして
書き込みを続行するように構成したものである。In order to achieve this object, the scan conversion apparatus of the present invention stores an input image signal.
An image memory consisting of a single field memory, a first field discriminating circuit for generating a field discriminating signal for discriminating whether the input image signal is an odd field or an even field, and at the beginning of the odd field of the input image signal. A first frame discrimination circuit that generates a frame discrimination signal that is synchronized and repeats inversion every two fields, a second field discrimination circuit that generates a field discrimination signal of an output image signal, and a frame discrimination signal of an output image signal A second frame discriminating circuit for controlling the writing, a writing memory control circuit for controlling writing to the field memory and generating a writing end pulse every two fields, and a reading end pulse for controlling reading from the field memory every two fields. And a read memory control circuit that generates A cycle comparison circuit that outputs the result of comparing the size of the frame cycles to the write and read memory control circuits and the determination circuit, a difference between the frame cycles of the input image signal and the output image signal, a write end pulse, and a read end pulse. The scan conversion method of the present invention has a structure in which a judgment circuit for comparing the time difference and judging execution of a frame jump is provided, and an input image signal is sequentially field data stored in an image memory composed of four field memories. When the data is stored as, and output after being converted into a different frame cycle, the input frame cycle is compared with the output frame cycle, and if the input frame cycle is larger than the output frame cycle, the writing is completed when the writing of the even field is completed. Pulse is generated and a read end pulse is issued when the odd field read is completed. Time difference from the write end pulse to the read end pulse is measured and compared with the difference between the input and output frame periods. If the difference between the frame periods is greater, two are returned from the field memory to be read and read. Continuing, if the input frame period is smaller than the output frame period, a write end pulse is generated when the odd field write is completed, and a read end pulse is generated when the even field read is completed. It is configured to measure the time difference until the writing end pulse and compare it with the difference between the input and output frame periods. If the difference between the frame periods is larger, two are skipped from the field memory to be written and writing is continued. Is.
【0008】[0008]
【作用】この構成によって本発明の走査変換装置および
走査変換方法は、入力画像信号を異なったフレーム周期
に変換して出力する場合に画像メモリ上において書き込
みと読み出しのアドレスが交錯し追い越し走査が発生す
るのを防止し、さらに、この追い越し走査防止のための
フレームジャンプの発生頻度を低く押さえることを可能
とし、フレーム単位でのジャンプを行うことで偶数フィ
ールドに奇数フィールドのデータが書き込まれるなどの
フィールド反転が生じない。With this configuration, in the scan conversion apparatus and the scan conversion method of the present invention, when the input image signal is converted into a different frame period and then output, the write and read addresses are crossed on the image memory to cause overtaking scanning. In addition, it is possible to suppress the occurrence frequency of frame jumps to prevent this overtaking scanning, and by performing jumps on a frame-by-frame basis, fields such as even fields are written with odd field data. Inversion does not occur.
【0009】[0009]
(実施例1)以下、本発明の実施例1について図面を参
照しながら説明する。図1は実施例1の走査変換装置を
示すブロック図、図2は書き込み時のフィールドメモリ
の選択の様子の一例を示したタイミングチャート、図3
は実施例1における判定回路の第1の構成例を示すブロ
ック図、図4は実施例1における判定回路の第1の構成
例における動作を示したタイミングチャートである。(Embodiment 1) Hereinafter, Embodiment 1 of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a scan conversion device according to a first embodiment, FIG. 2 is a timing chart showing an example of how a field memory is selected during writing, and FIG.
FIG. 4 is a block diagram showing a first configuration example of the determination circuit in the first embodiment, and FIG. 4 is a timing chart showing the operation in the first configuration example of the determination circuit in the first embodiment.
【0010】図1において、11は4個のフィールドメ
モリからなる画像メモリ、12および13は入力同期信
号および出力同期信号から奇数または偶数フィールドの
どちらであるかの判別を行うフィールド判別信号を発生
する書き込みおよび読み出しのフィールド判別回路、1
4および15は奇数フィールドの始まりに同期し2フィ
ールド毎に反転を繰り返しフレームの判別を行う書き込
みおよび読み出しのフレーム判別回路、16および17
は画像メモリ11への書き込みおよび読み出しの制御を
行い各々2フィールド毎に書き込みおよび読み出しの終
了パルスを発生する書き込みメモリ制御回路および読み
出しメモリ制御回路、18は入出力の画像信号のフレー
ム周期の大小を比較し、その結果を出力する周期比較回
路、19は入出力の画像信号のフレーム周期の差と画像
メモリ11への書き込みおよび読み出しの終了の時間差
とを比較してフレームジャンプの実行を判定する判定回
路を表している。In FIG. 1, 11 is an image memory composed of 4 field memories, and 12 and 13 generate field discrimination signals for discriminating whether the field is an odd field or an even field from the input synchronization signal and the output synchronization signal. Write and read field discrimination circuit, 1
4 and 15 are write and read frame discrimination circuits for discriminating frames by repeating inversion every two fields in synchronization with the start of an odd field, and 16 and 17
Is a write memory control circuit and a read memory control circuit for controlling writing and reading to and from the image memory 11 and generating a writing and reading end pulse for every two fields, and 18 is for controlling the frame period of the input and output image signals. A period comparison circuit for comparing and outputting the result, 19 is a determination for determining execution of a frame jump by comparing the difference between the frame periods of input and output image signals with the time difference between the end of writing and reading in the image memory 11. It represents a circuit.
【0011】図3において、31はカウント動作の制御
を行うカウント制御回路、32は入出力の周期の差をク
ロック数に換算する周期差カウント回路、33は書き込
みおよび読み出し終了パルスの時間差をクロック数に換
算する時間差カウント回路、34は周期差カウント回路
32および時間差カウント回路33からそれぞれ出力さ
れるクロック数の差を取る減算回路を表している。In FIG. 3, reference numeral 31 is a count control circuit for controlling the counting operation, 32 is a cycle difference counting circuit for converting the difference between the input and output cycles into the number of clocks, and 33 is the time difference between the write and read end pulses. The time difference counting circuit 34 converts the clock into a period, and the reference numeral 34 represents a subtraction circuit that takes the difference between the clock numbers output from the period difference counting circuit 32 and the time difference counting circuit 33.
【0012】以上のように構成された走査変換装置につ
いてその動作を以下に説明する。入力画像信号と共に入
力された水平および垂直同期信号から書き込み側のフィ
ールド判別回路12およびフレーム判別回路14が、そ
れぞれフィールド判別信号およびフレーム判別信号を生
成する。これらの信号は書き込みメモリ制御回路16に
入力され、画像メモリ11内のフィールドメモリ1〜4
に入力画像信号をストアする際の選択に使用される。こ
の様子の一例を示したものが図2である。The operation of the scan conversion device configured as described above will be described below. The field discriminating circuit 12 and the frame discriminating circuit 14 on the writing side generate a field discriminating signal and a frame discriminating signal, respectively, from the horizontal and vertical synchronizing signals input together with the input image signal. These signals are input to the writing memory control circuit 16, and the field memories 1 to 4 in the image memory 11 are inputted.
Used for selection when storing the input image signal in. FIG. 2 shows an example of this state.
【0013】図2に示すように、フィールド判別信号
(O/E)とフレーム判別信号(F1/F2)の状態に
よってフィールドメモリ1〜4への書き込み許可信号
(ローイネーブル)を順次アサートするようにする。こ
れに対して読み出し側のフィールド判別回路13および
フレーム判別回路15は、出力の水平および垂直同期信
号から読み出し用のフィールド判別信号およびフレーム
判別信号を生成する。これらの信号は読み出しメモリ制
御回路17に入力され、画像メモリ11内のフィールド
メモリ1〜4の読み出しの選択に使用される。As shown in FIG. 2, write enable signals (low enable) to the field memories 1 to 4 are sequentially asserted according to the states of the field discrimination signal (O / E) and the frame discrimination signal (F1 / F2). To do. On the other hand, the field discriminating circuit 13 and the frame discriminating circuit 15 on the read side generate a field discriminating signal and a frame discriminating signal for reading from the output horizontal and vertical synchronizing signals. These signals are input to the read memory control circuit 17 and used to select the read of the field memories 1 to 4 in the image memory 11.
【0014】書き込みメモリ制御回路16および読み出
しメモリ制御回路17は画像メモリ11の書き込みおよ
び読み出しの制御を行い、入出力の画像信号のフレーム
周期の大小を各々の垂直同期信号を比較することで判定
する周期比較回路18の比較結果に基づいて、入力のフ
レーム周期が出力のフレーム周期より大きい場合、書き
込みメモリ制御回路16は偶数フィールドへの書き込み
が終了したら書き込み終了パルスを、読み出しメモリ制
御回路17は奇数フィールドのデータの読み出しが終了
したら読み出し終了パルスを発生し、逆に入力フレーム
周期の方が小さい場合、書き込みメモリ制御回路16は
奇数フィールドへの書き込みが終了したら書き込み終了
パルスを、読み出しメモリ制御回路17は偶数フィール
ドのデータの読み出しが終了したら読み出し終了パルス
を発生し、判定回路19に入力する。The write memory control circuit 16 and the read memory control circuit 17 control the writing and reading of the image memory 11, and determine the size of the frame period of the input / output image signal by comparing the respective vertical synchronizing signals. Based on the comparison result of the period comparison circuit 18, when the input frame period is larger than the output frame period, the write memory control circuit 16 outputs a write end pulse when writing to the even field and the read memory control circuit 17 outputs an odd number. When the reading of the data in the field is completed, a reading end pulse is generated. Conversely, when the input frame period is shorter, the write memory control circuit 16 outputs the write end pulse when the writing in the odd field is completed. Is the reading of even field data Teeth generates a read end pulse when finished, is input to the determination circuit 19.
【0015】判定回路19は例えば図3のような構成を
取り、入力のフレーム周期が出力のフレーム周期より大
きい場合は図4のようなタイミングで動作を行う。カウ
ント制御回路31は、書き込み終了パルスの立ち上がり
に同期して可逆カウンタを内蔵する周期差カウント回路
32とアップカウンタを内蔵する時間差カウント回路3
3のカウントアップを開始し、読み出し終了パルスの立
ち上がりに同期して両者のカウントアップを停止する。The determination circuit 19 has, for example, the configuration shown in FIG. 3 and operates at the timing shown in FIG. 4 when the input frame period is longer than the output frame period. The count control circuit 31 synchronizes with the rising edge of the write end pulse, and the period difference count circuit 32 including a reversible counter and the time difference count circuit 3 including an up counter.
The count-up of 3 is started, and the count-up of both is stopped in synchronization with the rising edge of the read end pulse.
【0016】つづく書き込み終了パルスおよび読み出し
終了パルスの立ち上がりに同期して時間差カウント回路
33は同じ動作を繰り返すが、周期差カウント回路32
は先にカウントした数から書き込み終了パルスの立ち上
がりに同期してカウントダウンを開始し、読み出し終了
パルスの立ち上がりに同期してカウントダウンを停止す
る。減算回路34は、時間差カウント回路33より出力
されるカウント数から周期差カウント回路32より出力
されるカウント数の減算を行い、その正負を判定し、負
の時は間もなく追い越し走査が発生すると判断しフレー
ムジャンプの許可信号を読み出しメモリ制御手段17に
出力する。The time difference counting circuit 33 repeats the same operation in synchronization with the rising edges of the subsequent write end pulse and read end pulse, but the period difference count circuit 32.
Starts counting down in synchronization with the rising edge of the write end pulse from the previously counted number, and stops counting down in synchronization with the rising edge of the read end pulse. The subtraction circuit 34 subtracts the count number output from the period difference count circuit 32 from the count number output from the time difference count circuit 33, determines whether the count is positive or negative, and when negative, determines that overtaking scanning will occur soon. The frame jump permission signal is read out and output to the memory control means 17.
【0017】図4において、タイミングチャートを用い
て説明すると、書き込み終了パルスに同期してアップカ
ウント動作を開始し、読み出し終了パルスに同期してア
ップカウント動作を終了する時間差カウント回路33に
よって、両パルスの時間差がクロック数m、n、…で表
される。また、図4を見ると明らかなように、書き込み
のフレーム周期をT1、読み出しのフレーム周期をT2
とし、各々クロック数でt1クロック、t2クロックと
すると、 t1+n=t2+m と表される。この式からフレーム周期の差(T1−T
2)はクロック数で、 t1−t2=m−n と表すことができる。つまりカウントされた連続する2
つの時間差の差を取ることによって入力と出力のフレー
ム周期の差を得ることができる。前述したように、周期
差カウント回路32は可逆カウンタを1個内蔵し、書き
込み終了パルスに同期してアップカウント動作を開始
し、読み出し終了パルスに同期してアップカウント動作
を終了する。次の書き込み終了パルスに同期して先にカ
ウントした数からダウンカウント動作を開始し、次の読
み出し終了パルスに同期してダウンカウント動作を終了
することで(m−n)クロックのカウントを行うことが
できる。Referring to a timing chart in FIG. 4, both pulses are started by the time difference counting circuit 33 which starts the up-counting operation in synchronization with the write end pulse and ends the up-counting operation in synchronization with the read end pulse. Is represented by the clock numbers m, n, ... Further, as is apparent from FIG. 4, the write frame cycle is T1, and the read frame cycle is T2.
If the clock numbers are t1 clock and t2 clock, respectively, t1 + n = t2 + m is expressed. From this equation, the difference in frame period (T1-T
2) is the number of clocks, which can be expressed as t1-t2 = m-n. In other words, the consecutive 2 counted
The difference between the input and output frame periods can be obtained by taking the difference between the two time differences. As described above, the cycle difference counting circuit 32 includes one reversible counter, starts the up-count operation in synchronization with the write end pulse, and ends the up-count operation in synchronization with the read end pulse. The (m−n) clock is counted by starting the down-count operation from the previously counted number in synchronization with the next write end pulse and ending the down-count operation in synchronization with the next read end pulse. You can
【0018】以上のように判定回路19を構成すること
によって周期T1およびT2の大きさを計ることなくフ
レーム周期の差を求めることができ回路の簡略化が可能
になる。なお、カウント用のクロックはフレーム周波数
より十分速いものを使用する。また、フレーム周期の差
のカウントは何度も行う必要はなく1度カウントしたも
のをレジスタに保持しておき減算に必要な都度ロードす
るようにしても良い。また、周期差カウント回路32は
減算器を内蔵し、時間差カウント回路33の出力する連
続する2つのカウント数の差を取ることで(m−n)ク
ロックのカウントを行うものであっても良い。By configuring the determination circuit 19 as described above, the difference between the frame periods can be obtained without measuring the size of the periods T1 and T2, and the circuit can be simplified. The count clock used is sufficiently faster than the frame frequency. Further, it is not necessary to count the difference between the frame periods many times, but it is also possible to hold the value counted once and store it in a register and load it each time it is necessary for subtraction. Further, the cycle difference counting circuit 32 may have a built-in subtractor and count the (mn) clocks by taking the difference between two consecutive count numbers output from the time difference counting circuit 33.
【0019】以上のように、本発明の実施例1における
走査変換装置は4個のフィールドメモリから画像メモリ
を構成し、入力画像信号を異なったフレーム周期に変換
して出力するとき追い越し走査の発生を防ぐために、同
一のフィールドメモリ上で書き込みと読み出しが同時に
行われないように制御するようにする。これは、メモリ
への書き込みとメモリからの読み出しの終了の時間差を
常に監視しておき、この時間差が入出力のフレーム周期
の差より小さくなったとき、それに続く読み出しまたは
書き込みの終了パルスが発せられる前にフレームジャン
プを行わせるようにすることで実現できる。As described above, the scan conversion apparatus according to the first embodiment of the present invention constitutes an image memory from four field memories, and when the input image signal is converted into a different frame period and output, an overtaking scan occurs. To prevent this, control is performed so that writing and reading are not performed simultaneously on the same field memory. This is to constantly monitor the time difference between the end of writing to the memory and the end of reading from the memory, and when this time difference becomes smaller than the difference between the frame periods of input and output, the subsequent read or write end pulse is issued. This can be achieved by allowing a frame jump to occur before.
【0020】(実施例2)本発明の実施例2は実施例1
とほぼ同じであり、異なるのは判定回路の内部にカウン
タを用いる代わりに積分回路を設けたことである。(Embodiment 2) Embodiment 2 of the present invention is Embodiment 1
The difference is that an integrating circuit is provided inside the determination circuit instead of using the counter.
【0021】図5は実施例2の走査変換装置の判定回路
の構成例を示すブロック図であり、全体の構成は実施例
1と同じく図1の構成を取り、図6は実施例1における
判定回路の第2の構成例における動作を示したタイミン
グチャートである。FIG. 5 is a block diagram showing an example of the configuration of the determination circuit of the scanning conversion apparatus of the second embodiment. The overall configuration is the same as that of the first embodiment, that of FIG. 1, and FIG. 6 is the determination of the first embodiment. 6 is a timing chart showing the operation of the second configuration example of the circuit.
【0022】図5において51は書き込み終了パルスと
読み出し終了パルスの立ち上がりの時間差を電圧値に変
換する時間差計測回路、52は入力と出力の画像信号の
フレーム周期の差を電圧値に変換する周期差計測回路、
53は時間差計測回路51および周期差計測回路52よ
り出力される2つの電圧値の大きさを比較する比較回路
である。In FIG. 5, reference numeral 51 is a time difference measuring circuit for converting the rising time difference between the write end pulse and the read end pulse into a voltage value, and 52 is a cycle difference for converting the frame cycle difference between the input and output image signals into a voltage value. Measuring circuit,
Reference numeral 53 is a comparison circuit that compares the magnitudes of two voltage values output from the time difference measurement circuit 51 and the period difference measurement circuit 52.
【0023】以上のように構成された走査変換装置の判
定回路についてその動作を以下に説明する。書き込みお
よび読み出しのフィールド判別回路12および13、フ
レーム判別回路14および15、メモリ制御回路16お
よび17、周期比較回路18の動作は実施例1と同じで
ある。判定回路19は例えば図5のような構成を取り、
入力のフレーム周期が出力のフレーム周期より大きいと
きは図6のようなタイミングで動作を行う。The operation of the determination circuit of the scan conversion device configured as described above will be described below. The operations of the write and read field discrimination circuits 12 and 13, the frame discrimination circuits 14 and 15, the memory control circuits 16 and 17, and the period comparison circuit 18 are the same as those in the first embodiment. The determination circuit 19 has a configuration as shown in FIG. 5, for example,
When the input frame cycle is longer than the output frame cycle, the operation is performed at the timing shown in FIG.
【0024】時間差計測回路51は書き込み終了パルス
の立ち上がりから読み出し終了パルスの立ち上がりまで
の正パルスを作成し、このパルスを積分して電圧値に換
算する。周期差計測回路52は時間差計測回路51が発
生する連続する2つの電圧値の差を取る。比較回路53
は時間差計測回路51および周期差計測回路52から発
せられる2つの電圧値の大きさを比較し、周期差計測回
路52の発する電圧値の方が大きいとき、間もなく追い
越し走査が発生するおそれがあると判定し、フレームジ
ャンプの実行許可信号を読み出しメモリ制御回路17に
対して発生する。The time difference measuring circuit 51 creates a positive pulse from the rising edge of the write end pulse to the rising edge of the read end pulse, and integrates this pulse to convert it into a voltage value. The cycle difference measuring circuit 52 takes the difference between two consecutive voltage values generated by the time difference measuring circuit 51. Comparison circuit 53
Compares the magnitudes of two voltage values emitted from the time difference measuring circuit 51 and the period difference measuring circuit 52, and when the voltage value emitted by the period difference measuring circuit 52 is larger, there is a possibility that overtaking scanning will occur soon. Judgment is made and a frame jump execution permission signal is read out to the memory control circuit 17.
【0025】これを図6を用いて説明すると、時間差計
測回路51は書き込み終了パルスの立ち上がりから読み
出し終了パルスの立ち上がりまで時間差パルスなる正パ
ルスを発生し、これを積分して電圧値をV1、V2、…
とすると、書き込みおよび読み出し終了パルスの時間差
は電圧値の大きさで表すことができる。書き込みおよび
読み出しのフレーム周期をそれぞれT1およびT2とす
ると、フレーム周期の差(T1−T2)は、時間差計測
回路51が発生する連続する2つの電圧値の差、例えば
(V1−V2)で与えられる。時間差計測回路51が発
生する電圧値V1、V2、…と、周期差計測回路52が
発生する電圧値(V1−V2)が比較回路53に入力さ
れ、比較回路53は、周期差計測回路52が発生する電
圧値(V1−V2)の方が大きいとき、フレームジャン
プの実行許可信号を読み出しメモリ制御回路に対して発
生する。This will be described with reference to FIG. 6. The time difference measuring circuit 51 generates a positive pulse which is a time difference pulse from the rising edge of the write end pulse to the rising edge of the read end pulse, and integrates this to generate voltage values V1 and V2. , ...
Then, the time difference between the write and read end pulses can be represented by the magnitude of the voltage value. When the writing and reading frame periods are T1 and T2, respectively, the frame period difference (T1-T2) is given by the difference between two consecutive voltage values generated by the time difference measuring circuit 51, for example (V1-V2). . The voltage values V1, V2, ... Generated by the time difference measurement circuit 51 and the voltage value (V1-V2) generated by the period difference measurement circuit 52 are input to the comparison circuit 53. When the generated voltage value (V1-V2) is larger, a frame jump execution permission signal is generated for the read memory control circuit.
【0026】以上のように判定回路19を構成すること
によって積分器は時間差計測回路51に内蔵するだけで
良く、積分器を構成する素子によるばらつきなどの影響
を受けず、正確な比較が可能になる。なお、フレーム周
期の差は何度も計測する必要はなく1度計測したものを
ホールドしておいて判定の都度ロードするようにしても
良い。By configuring the determination circuit 19 as described above, the integrator only needs to be built in the time difference measuring circuit 51, and accurate comparison can be performed without being affected by the variation due to the elements configuring the integrator. Become. The difference in frame period does not have to be measured many times, but may be measured once and then held and loaded each time a determination is made.
【0027】以上のように、本発明の実施例2における
走査変換装置は4個のフィールドメモリから画像メモリ
を構成し、入力画像信号を異なったフレーム周期に変換
して出力するとき追い越し走査の発生を防ぐために、同
一のフィールドメモリ上で書き込みと読み出しが同時に
行われないように制御するようにする。これは、メモリ
への書き込みとメモリからの読み出しの終了の時間差を
常に監視しておき、この時間差が入出力のフレーム周期
の差より小さくなったとき、それに続く読み出しまたは
書き込みの終了パルスが発せられる前にフレームジャン
プを行わせるようにすることで実現できる。As described above, the scan conversion apparatus according to the second embodiment of the present invention constitutes the image memory from the four field memories, and when the input image signal is converted into different frame periods and output, an overscan is generated. To prevent this, control is performed so that writing and reading are not performed simultaneously on the same field memory. This is to constantly monitor the time difference between the end of writing to the memory and the end of reading from the memory, and when this time difference becomes smaller than the difference between the frame periods of input and output, the subsequent read or write end pulse is issued. This can be achieved by allowing a frame jump to occur before.
【0028】(実施例3)本発明の実施例3は実施例1
または2とほぼ同じであり、異なるのは周期比較回路を
持たず判定回路の内部で入出力のフレーム周期の差を比
較するようにしたものである。図7は本発明の実施例3
の走査変換装置を示すブロック図、図8は本発明の実施
例3の走査変換装置における判定回路の一構成例を示す
ブロック図である。(Embodiment 3) Embodiment 3 of the present invention is Embodiment 1
Or, it is almost the same as 2 except that the difference between the input and output frame periods is compared inside the determination circuit without the period comparison circuit. FIG. 7 shows a third embodiment of the present invention.
FIG. 8 is a block diagram showing the scan conversion apparatus of FIG. 8, and FIG. 8 is a block diagram showing an example of the configuration of a determination circuit in the scan conversion apparatus of the third embodiment of the present invention.
【0029】図7において、78は入出力のフレーム周
期の大小を比較しその結果を出力する、および、入出力
の画像信号のフレーム周期の差と画像メモリ11への書
き込みおよび読み出しの終了の時間差とを比較してフレ
ームジャンプの実行を判定する判定回路、その他の各回
路は図1で同じ番号を付してある回路と同じ回路を表し
ている。In FIG. 7, reference numeral 78 compares the sizes of the input and output frame periods and outputs the result, and the difference between the frame periods of the input and output image signals and the time difference between the end of writing and reading in the image memory 11. A determination circuit that determines the execution of the frame jump by comparing with each other, and other circuits represent the same circuits as the circuits denoted by the same numbers in FIG.
【0030】図8において、85は周期差カウント回路
32の発生するクロック数の正負を判定することにより
入出力の画像信号のフレーム周期の大小を比較可能な周
期比較判定回路、その他の各回路は図3で同じ番号を付
してある回路と同じ回路を表している。In FIG. 8, reference numeral 85 denotes a period comparison / determination circuit capable of comparing the size of the frame period of the input / output image signal by determining whether the number of clocks generated by the period difference counting circuit 32 is positive or negative. 3 shows the same circuits as the circuits with the same numbers.
【0031】以上のように構成された走査変換装置につ
いてその動作を以下に説明する。書き込みおよび読み出
しのフィールド判別回路12および13、フレーム判別
回路14および15、メモリ制御回路16および17の
動作は実施例1と同じである。判定回路78は例えば図
8のような構成を取り、初期状態の設定で入力のフレー
ム周期が出力のフレーム周期より大きいとすると以下の
ように動作する。The operation of the scan conversion device configured as described above will be described below. The operations of the write and read field discrimination circuits 12 and 13, the frame discrimination circuits 14 and 15, and the memory control circuits 16 and 17 are the same as those in the first embodiment. The determination circuit 78 has the configuration shown in FIG. 8, for example, and operates in the following manner if the input frame period is longer than the output frame period in the initial state setting.
【0032】カウント制御回路31は、書き込み終了パ
ルスの立ち上がりに同期して可逆カウンタを内蔵する周
期差カウント回路32とアップカウンタを内蔵する時間
差カウント回路33のカウントアップを開始し、読み出
し終了パルスの立ち上がりに同期して両回路のカウント
アップを停止する。後続の書き込み終了パルスおよび読
み出し終了パルスの立ち上がりに同期して時間差カウン
ト回路33は同じ動作を繰り返すが、周期差カウント回
路32は先にカウントした数から書き込み終了パルスの
立ち上がりに同期してカウントダウンを開始し、読み出
し終了パルスの立ち上がりに同期してカウントダウンを
停止する。The count control circuit 31 starts counting up the period difference counting circuit 32 having a reversible counter and the time difference counting circuit 33 having an up counter in synchronization with the rising edge of the write end pulse, and the rising edge of the read end pulse. Stop counting up both circuits in synchronization with. The time difference counting circuit 33 repeats the same operation in synchronization with the rising edges of the subsequent writing end pulse and reading end pulse, but the period difference counting circuit 32 starts counting down in synchronization with the rising edge of the writing end pulse from the previously counted number. Then, the countdown is stopped in synchronization with the rising edge of the read end pulse.
【0033】周期比較判定回路85は周期差カウント回
路32から出力されるクロック数の正負を監視し、正の
ときはフレーム周期の大小が初期状態の設定と同じであ
り、負のときは初期状態での設定と逆である由の(この
場合入力より出力のフレーム周期の方が大きい)信号を
書き込みメモリ制御回路16および読み出しメモリ制御
回路17、カウント制御回路31に対して出力し、書き
込みおよび読み出しの終了パルスの発生タイミングおよ
びカウンタのトリガ信号の変更を行う。The period comparison / judgment circuit 85 monitors whether the number of clocks output from the period difference counting circuit 32 is positive or negative. When the number is positive, the size of the frame period is the same as the initial state setting, and when it is negative, the initial state is set. A signal that is the opposite of the setting (in this case, the output frame period is larger than the input) is output to the write memory control circuit 16, the read memory control circuit 17, and the count control circuit 31 for writing and reading. Change the end pulse generation timing and the counter trigger signal.
【0034】この例の場合は、奇数フィールドの書き込
みの終了時に書き込み終了パルスを、偶数フィールドの
読み出しの終了時に読み出し終了パルスを発生するよう
に書き込みメモリ制御回路16および読み出しメモリ制
御回路17の動作を変更し、時間差カウント回路33お
よび周期差カウント回路32のカウント動作のスタート
トリガ信号を読み出し終了パルスに、ストップトリガ信
号を書き込み終了パルスになるように変更する。減算回
路34は、時間差カウント回路33より出力されるカウ
ント数から周期差カウント回路32より出力されるカウ
ント数の減算を行い読み出し制御回路17に渡す。In the case of this example, the write memory control circuit 16 and the read memory control circuit 17 are operated so that a write end pulse is generated at the end of writing in the odd field and a read end pulse is generated at the end of reading in the even field. The change is changed so that the start trigger signal of the counting operation of the time difference counting circuit 33 and the period difference counting circuit 32 becomes the read end pulse and the stop trigger signal becomes the write end pulse. The subtraction circuit 34 subtracts the count number output from the period difference count circuit 32 from the count number output from the time difference count circuit 33, and passes the result to the read control circuit 17.
【0035】この実施例3の走査変換装置は、入出力の
画像信号のフレーム周期の大小の比較を判定回路の内部
で処理することができ回路の簡略化を図ることができ
る。In the scanning conversion apparatus according to the third embodiment, the comparison of the frame periods of the input and output image signals can be processed inside the determination circuit, and the circuit can be simplified.
【0036】なお、判定回路が実施例2における図5の
構成の時も同様な処理方法で入出力の画像信号のフレー
ム周期の大小の比較を判定回路の内部で行うことが可能
である。Even when the determination circuit has the configuration of FIG. 5 in the second embodiment, it is possible to compare the sizes of the frame periods of the input and output image signals in the determination circuit by the same processing method.
【0037】[0037]
【発明の効果】以上説明したように本発明は、4個のフ
ィールドメモリから画像メモリを構成し、入力画像信号
を異なったフレーム周期に変換して出力する場合に画像
メモリへの書き込みと画像メモリからの読み出しの終了
の時間差を常に監視しておき、この時間差が入出力のフ
レーム周期の差より小さくなったとき、それに続く読み
出しの終了パルスが発せられる前にフレームジャンプを
行わせるようにすることで追い越し走査の発生を未然に
防ぐことができ、かつ、追い越し走査防止動作による不
連続の発生を低く押さえることができる。As described above, according to the present invention, when the image memory is composed of four field memories and the input image signal is converted into different frame periods and outputted, the writing to the image memory and the image memory are performed. Always monitor the time difference of the end of the read from, and when this time difference becomes smaller than the difference of the frame cycle of input and output, make the frame jump before the end pulse of the subsequent read. The occurrence of overtaking scanning can be prevented in advance, and the occurrence of discontinuity due to the overtaking scanning preventing operation can be suppressed to a low level.
【0038】また、フレーム単位のジャンプを行わせる
ことで偶数フィールドに奇数フィールドのデータが書き
込まれるなどのフィールド反転が生じない。Further, by making the jump in frame units, field inversion such as writing data of odd field into even field does not occur.
【図1】実施例1における走査変換装置のブロック図FIG. 1 is a block diagram of a scan conversion device according to a first embodiment.
【図2】実施例1における書き込み時のフィールドメモ
リ選択動作のタイミングチャートFIG. 2 is a timing chart of a field memory selection operation during writing in the first embodiment.
【図3】実施例1における判定回路の構成例のブロック
図FIG. 3 is a block diagram of a configuration example of a determination circuit in the first embodiment.
【図4】実施例1における判定回路における動作のタイ
ミングチャートFIG. 4 is a timing chart of the operation of the determination circuit according to the first embodiment.
【図5】実施例2における判定回路の構成例のブロック
図FIG. 5 is a block diagram of a configuration example of a determination circuit according to the second embodiment.
【図6】実施例2における判定回路における動作のタイ
ミングチャートFIG. 6 is a timing chart of the operation of the determination circuit according to the second embodiment.
【図7】実施例3における走査変換装置のブロック図FIG. 7 is a block diagram of a scan conversion device according to a third embodiment.
【図8】実施例3における判定回路のブロック図FIG. 8 is a block diagram of a determination circuit according to a third embodiment.
【図9】従来例の走査変換装置のブロック図FIG. 9 is a block diagram of a conventional scan conversion device.
11 画像メモリ 12 書き込みフィールド判別回路 13 読み出しフィールド判別回路 14 書き込みフレーム判別回路 15 読み出しフレーム判別回路 16 書き込みメモリ制御回路 17 読み出しメモリ制御回路 18 周期比較回路 19 判定回路 31 カウント制御回路 32 周期差カウント回路 33 時間差カウント回路 34 減算回路 51 時間差計測回路 52 周期差計測回路 53 比較回路 78 判定回路 85 周期比較判定回路 91 画像メモリ 92 書き込みメモリ制御回路 93 読み出しメモリ制御回路 94 検出回路 Reference Signs List 11 image memory 12 write field determination circuit 13 read field determination circuit 14 write frame determination circuit 15 read frame determination circuit 16 write memory control circuit 17 read memory control circuit 18 period comparison circuit 19 determination circuit 31 count control circuit 32 period difference count circuit 33 Time difference counting circuit 34 Subtraction circuit 51 Time difference measurement circuit 52 Period difference measurement circuit 53 Comparison circuit 78 Judgment circuit 85 Period comparison judgment circuit 91 Image memory 92 Write memory control circuit 93 Read memory control circuit 94 Detection circuit
Claims (8)
メモリと、前記入力画像信号が奇数フィールドもしくは
偶数フィールドのどちらであるかの判別を行うフィール
ド判別信号を発生する第1のフィールド判別回路と、前
記入力画像信号の奇数フィールドの始まりに同期して2
フィールド毎に反転を繰り返すフレーム判別信号を発生
する第1のフレーム判別回路と、出力画像信号のフィー
ルド判別信号を発生する第2のフィールド判別回路と、
前記出力画像信号のフレーム判別信号を発生する第2の
フレーム判別回路と、前記フィールドメモリへの書き込
みを制御し2フィールド毎に書き込み終了パルスを発生
する書き込みメモリ制御回路と、前記フィールドメモリ
への読み出しを制御し2フィールド毎に読み出し終了パ
ルスを発生する読み出しメモリ制御回路と、前記入力画
像信号と前記出力画像信号のフレーム周期の大小を比較
した結果を出力する周期比較回路と、前記入力画像信号
と前記出力画像信号のフレーム周期の差と前記書き込み
終了パルスと前記読み出し終了パルスとの時間差とを比
較してフレームジャンプの実行を判定する判定回路とを
具備し、前記入力画像信号を4個の前記フィールドメモ
リに順次書き込み、書き込みと異なるタイミングで順次
読み出すとき、前記判定回路において、前記フレーム周
期の差が前記書き込みおよび読み出しの終了パルスの時
間差より大きい場合には書き込みと読み出しのアドレス
が交錯すると判定し、前記周期比較回路の出力に応じて
次のフレームの読み出しまたは書き込みが始まるときに
フレームジャンプを行い、読み出しまたは書き込み順か
ら2個の前記フィールドメモリを飛ばして読み出すまた
は書き込むように前記読み出しメモリ制御回路または前
記書き込みメモリ制御回路を動作させフレームジャンプ
を行わせることを特徴とする走査変換装置。1. A four field memory for storing an input image signal, and a first field discriminating circuit for generating a field discriminating signal for discriminating whether the input image signal is an odd field or an even field. , 2 in synchronization with the start of the odd field of the input image signal
A first frame discriminating circuit that generates a frame discriminating signal that repeats inversion for each field; a second field discriminating circuit that generates a field discriminating signal of an output image signal;
A second frame discriminating circuit that generates a frame discriminating signal of the output image signal, a write memory control circuit that controls writing to the field memory and generates a write end pulse every two fields, and reading to the field memory And a read memory control circuit for generating a read end pulse for every two fields, a period comparison circuit for outputting the result of comparing the frame periods of the input image signal and the output image signal, and the input image signal. A determination circuit that determines the execution of a frame jump by comparing the difference between the frame periods of the output image signals and the time difference between the write end pulse and the read end pulse. When writing sequentially to the field memory and reading sequentially at a different timing than writing, In the determination circuit, when the difference between the frame periods is larger than the time difference between the write and read end pulses, it is determined that the write and read addresses intersect, and the next frame is read or read according to the output of the period comparison circuit. A frame jump is performed when writing is started, and the read memory control circuit or the write memory control circuit is operated so as to skip or read or write the two field memories from the reading or writing order to perform the frame jump. Characteristic scan conversion device.
ウント回路と周期差カウント回路と減算回路とを具備
し、カウント制御回路は前記時間差カウント回路および
前記周期差カウント回路の動作を制御し、前記時間差カ
ウント回路は第1の信号の1パルスに同期してカウンタ
のカウントアップを開始し、第2の信号の1パルスに同
期してカウントアップを停止することにより2つのパル
スの時間差をクロック数に換算し、前記周期差カウント
回路は第1の信号の1パルスに同期して可逆カウンタの
カウントアップを開始し、第2の信号の1パルスに同期
してカウントアップを停止することによりパルス入力の
時間差をクロックパルス数で計測し、前記第1の信号の
後続の1パルスと同期してカウントダウンを開始し、前
記第2の信号の後続の1パルスと同期してカウントダウ
ンを停止することにより2つの信号の周期の差をクロッ
ク数に換算し、前記減算回路は前記時間差カウント回路
が順次出力するクロック数と前記周期差カウント回路が
出力するクロック数との差を取り、前記減算回路の出力
が負の場合フレームジャンプが必要と判定することを特
徴とする請求項1記載の走査変換装置。2. The determination circuit includes a count control circuit, a time difference counting circuit, a period difference counting circuit, and a subtraction circuit, and the count control circuit controls the operations of the time difference counting circuit and the period difference counting circuit. The time difference counting circuit starts counting up of the counter in synchronization with one pulse of the first signal, and stops counting up in synchronization with one pulse of the second signal, so that the time difference between the two pulses becomes the number of clocks. The period difference counting circuit starts counting up of the reversible counter in synchronization with one pulse of the first signal, and stops counting up in synchronization with one pulse of the second signal. The time difference is measured by the number of clock pulses, the countdown is started in synchronization with the subsequent one pulse of the first signal, and the subsequent count of the second signal is started. The difference between the periods of the two signals is converted into the number of clocks by stopping the countdown in synchronization with one pulse, and the subtractor circuit outputs the number of clocks sequentially output by the time difference count circuit and the clock output by the period difference count circuit. 2. The scan conversion apparatus according to claim 1, wherein a frame jump is determined when a difference from the number is taken and the output of the subtraction circuit is negative.
回路と比較回路とを具備し、前記時間差計測回路は第1
の信号の1パルスの立ち上がりから第2の信号の1パル
スの立ち上がりまでの時間に比例した電圧値を出力し、
前記周期差計測回路は前記時間差計測回路が出力する連
続する2つの電圧値の差を出力し、前記比較回路は前記
時間差計測回路が順次出力する電圧値と周期差計測回路
が出力する電圧値との大きさを比較し、前記周期差計測
回路の出力する電圧値の方が大きいときフレームジャン
プが必要と判定することを特徴とする請求項1記載の走
査変換装置。3. The determination circuit includes a time difference measuring circuit, a period difference measuring circuit, and a comparing circuit, and the time difference measuring circuit is a first circuit.
Output a voltage value proportional to the time from the rise of one pulse of the signal of to the rise of the one pulse of the second signal,
The cycle difference measuring circuit outputs a difference between two consecutive voltage values output by the time difference measuring circuit, and the comparison circuit outputs a voltage value sequentially output by the time difference measuring circuit and a voltage value output by the cycle difference measuring circuit. 3. The scan conversion device according to claim 1, wherein the frame jump is determined to be necessary when the voltage value output from the period difference measuring circuit is larger than the above.
ウント回路と周期差カウント回路と減算回路と周期比較
判定回路とを具備し、カウント制御回路は前記時間差カ
ウント回路および前記周期差カウント回路の動作を制御
し、前記時間差カウント回路は第1の信号の1パルスに
同期してカウンタのカウントアップを開始し、第2の信
号の1パルスに同期してカウントアップを停止すること
により2つのパルスの時間差をクロック数に換算し、前
記周期差カウント回路は第1の信号の1パルスに同期し
て可逆カウンタのカウントアップを開始し、第2の信号
の1パルスに同期してカウントアップを停止し、パルス
入力の時間差をクロックパルス数で計測し、前記第1の
信号の後続の1パルスと同期してカウントダウンを開始
し、前記第2の信号の後続の1パルスと同期してカウン
トダウンを停止することにより2つの信号の周期の差を
クロック数に換算し、前記周期比較判定回路は、前記周
期差判定回路の発生するクロック数の正負によって入力
画像信号と出力画像信号のフレーム周期の大小関係を判
定し、前記減算回路は前記時間差カウント回路が順次出
力するクロック数と前記周期差比較回路が出力するクロ
ック数との差を取り、前記減算回路の出力が負の場合フ
レームジャンプが必要と判定することを特徴とすること
により、周期比較回路を削除することを特徴とする請求
項1記載の走査変換装置。4. A determination circuit includes a count control circuit, a time difference counting circuit, a period difference counting circuit, a subtraction circuit, and a period comparison determination circuit, and the count control circuit operates the time difference counting circuit and the period difference counting circuit. The time difference counting circuit starts counting up of the counter in synchronization with one pulse of the first signal, and stops counting up in synchronization with one pulse of the second signal. The time difference is converted into the number of clocks, and the cycle difference counting circuit starts the count-up of the reversible counter in synchronization with one pulse of the first signal and stops the count-up in synchronization with one pulse of the second signal. , The time difference between pulse inputs is measured by the number of clock pulses, the countdown is started in synchronization with the subsequent one pulse of the first signal, and the second signal is output. By stopping the countdown in synchronism with the subsequent 1 pulse of, the period difference between the two signals is converted into the number of clocks, and the period comparison / determination circuit inputs the positive / negative of the number of clocks generated by the period difference determination circuit. The subtraction circuit determines the magnitude relationship between the frame periods of the image signal and the output image signal, the subtraction circuit takes the difference between the number of clocks sequentially output by the time difference counting circuit and the number of clocks output by the period difference comparison circuit, and the subtraction circuit 2. The scan conversion apparatus according to claim 1, wherein the cycle comparison circuit is deleted by determining that the frame jump is necessary when the output of the above is negative.
のフレーム周期が出力画像信号のフレーム周期より大き
い場合、偶数フィールドの書き込みが終了した時に書き
込み終了パルスを発生し、小さい場合、奇数フィールド
の書き込みが終了した時に書き込み終了パルスを発生
し、読み出しメモリ制御回路は、前記入力画像信号のフ
レーム周期が前記出力画像信号のフレーム周期より大き
い場合、奇数フィールドの読み出しが終了した時に読み
出し終了パルスを発生し、小さい場合、偶数フィールド
の読み出しが終了した時に読み出し終了パルスを発生す
ることを特徴とする請求項1または4記載の走査変換装
置。5. The write memory control circuit generates a write end pulse when the writing of the even field is completed when the frame period of the input image signal is larger than the frame period of the output image signal, and writes the odd field when it is smaller. When the frame period of the input image signal is larger than the frame period of the output image signal, the read memory control circuit generates a read end pulse when the reading of the odd field is finished. The scan conversion device according to claim 1 or 4, wherein, when smaller, a read end pulse is generated when the reading of the even field is completed.
らなる画像メモリにフィールドデータとして順次記憶し
異なるフレーム周期に変換して順次出力するとき、入力
のフレーム周期が出力のフレーム周期と比較して大きい
場合、偶数フィールドの書き込みが終了した時に書き込
み終了パルスを発生し、奇数フィールドの読み出しが終
了した時に読み出し終了パルスを発生し、前記書き込み
終了パルスから前記読み出し終了パルスまでの時間差を
計測し、入力および出力の画像信号のフレーム周期の差
と比較し、前記入力および出力の画像信号のフレーム周
期の差の方が大きいときはフレームジャンプを行い、読
み出すべきフィールドメモリから2個戻って読み出しを
続行し、入力のフレーム周期が出力のフレーム周期より
小さい場合、奇数フィールドの書き込みが終了した時に
書き込み終了パルスを発生し、偶数フィールドの読み出
しが終了した時に読み出し終了パルスを発生し、前記読
み出し終了パルスから前記書き込み終了パルスまでの時
間差を計測し、入力および出力の画像信号のフレーム周
期の差と比較し、前記入力および出力の画像信号のフレ
ーム周期の差の方が大きいときはフレームジャンプを行
い、書き込むべきフィールドメモリから2個飛ばして書
き込みを続行することを特徴とする走査変換方法。6. When the input image signal is sequentially stored as field data in an image memory composed of four field memories, converted into different frame periods and sequentially output, the input frame period is compared with the output frame period. If it is larger, a write end pulse is generated when the writing of the even field is completed, a read end pulse is generated when the reading of the odd field is completed, and the time difference from the write end pulse to the read end pulse is measured and input. And a difference between the frame periods of the output image signals, and when the difference between the frame periods of the input and output image signals is larger, a frame jump is performed, and two readings are returned from the field memory to be read and the reading is continued. , If the input frame period is smaller than the output frame period, odd A write end pulse is generated when the field write is completed, a read end pulse is generated when the even field read is completed, the time difference from the read end pulse to the write end pulse is measured, and the input and output images are displayed. Compared with the difference in signal frame period, when the difference in frame period between the input and output image signals is larger, a frame jump is performed, and two are skipped from the field memory to be written, and writing is continued. Scan conversion method.
らなる画像メモリにフィールドデータとして順次記憶し
異なるフレーム周期に変換して順次出力するとき、入力
のフレーム周期が出力のフレーム周期と比較して大きい
場合、書き込み終了パルスの1パルスに同期してカウン
タのカウントアップを開始し、読み出し終了パルスの1
パルスに同期してカウントアップを停止し、前記書き込
み終了パルスから前記読み出し終了パルスまでの時間差
をクロック数に換算し、前記書き込み終了パルスの1パ
ルスに同期して可逆カウンタのカウントアップを開始
し、前記読み出し終了パルスの1パルスに同期してカウ
ントアップを停止し、前記書き込み終了パルスの後続の
1パルスに同期してカウントダウンを開始し、前記読み
出し終了パルスの後続の1パルスに同期してカウントダ
ウンを停止し、前記書き込み終了パルスと前記読み出し
終了パルスの周期の差をクロック数に換算し、前記書き
込み終了パルスから前記読み出し終了パルスまでの時間
差のクロック数から前記書き込み終了パルスと前記読み
出し終了パルスの周期の差のクロック数を減算して負の
ときはフレームジャンプを行い、読み出すべきフィール
ドメモリから2個戻って読み出しを続行し、前記入力の
フレーム周期が前記出力のフレーム周期より小さい場
合、前記読み出し終了パルスの1パルスに同期してカウ
ンタのカウントアップを開始し、前記書き込み終了パル
スの1パルスに同期してカウントアップを停止し、前記
読み出し終了パルスから前記書き込み終了パルスまでの
時間差をクロック数に換算し、前記読み出し終了パルス
の1パルスに同期して可逆カウンタのカウントアップを
開始し、前記書き込み終了パルスの1パルスに同期して
カウントアップを停止し、前記読み出し終了パルスの後
続の1パルスに同期してカウントダウンを開始し、前記
書き込み終了パルスの後続の1パルスに同期してカウン
トダウンを停止し、前記読み出し終了パルスと前記書き
込み終了パルスの周期の差をクロック数に換算し、前記
読み出し終了パルスから前記書き込み終了パルスまでの
時間差のクロック数から前記読み出し終了パルスと前記
書き込み終了パルスの周期の差のクロック数を減算して
負のときはフレームジャンプを行い、書き込むべきフィ
ールドメモリから2個飛ばして書き込みを続行すること
を特徴とする走査変換方法。7. When the input image signal is sequentially stored as field data in an image memory composed of four field memories, converted into different frame periods and sequentially output, the input frame period is compared with the output frame period. If it is larger, the counter starts counting up in synchronization with 1 pulse of the write end pulse and 1 pulse of the read end pulse.
Stop counting up in synchronization with the pulse, convert the time difference from the write end pulse to the read end pulse into the number of clocks, start counting up the reversible counter in synchronization with one pulse of the write end pulse, The count-up is stopped in synchronization with one pulse of the read end pulse, the countdown is started in synchronization with one pulse subsequent to the write end pulse, and the countdown is synchronized with one pulse subsequent to the read end pulse. Stop and convert the difference between the cycles of the write end pulse and the read end pulse into the number of clocks, and from the clock number of the time difference from the write end pulse to the read end pulse, the cycle of the write end pulse and the read end pulse If the number of clocks of the If the input frame cycle is shorter than the output frame cycle, the counter starts counting up in synchronization with one pulse of the read end pulse. Then, counting up is stopped in synchronization with one pulse of the write end pulse, the time difference from the read end pulse to the write end pulse is converted into the number of clocks, and reversible in synchronization with one pulse of the read end pulse. The counter starts counting up, stops counting up in synchronization with one pulse of the write end pulse, starts counting down in synchronization with one pulse subsequent to the read end pulse, and starts counting down in synchronization with one pulse of the write end pulse. The countdown is stopped in synchronization with one pulse, and the reading end And the number of clocks of the difference between the periods of the read end pulse and the write end pulse are converted from the number of clocks of the time difference from the read end pulse to the write end pulse to the number of clocks. A scan conversion method characterized by performing frame jump when subtraction is negative, skipping two from the field memory to be written, and continuing writing.
らなる画像メモリにフィールドデータとして順次記憶し
異なるフレーム周期に変換して順次出力するとき、入力
のフレーム周期が出力のフレーム周期と比較して大きい
場合、書き込み終了パルスの1パルスの立ち上がりから
読み出し終了パルスの1パルスの立ち上がりまで正パル
スを発生し積分して第1の電圧値に変換し、同様にして
後続して得られる第2の電圧値と前記第1の電圧値から
前記第2の電圧値を引いたものとを比較し、前記第2の
電圧値の方が小さいときはフレームジャンプを行い、読
み出すべきフィールドメモリから2個戻って読み出しを
続行し、前記入力のフレーム周期が前記出力のフレーム
周期より小さい場合、読み出し終了パルスの1パルスの
立ち上がりから書き込み終了パルスの1パルスの立ち上
がりまで正パルスを発生し積分して第1の電圧値に変換
し、同様にして後続して得られる第2の電圧値と前記第
1の電圧値から前記第2の電圧値を引いたものとを比較
し、前記第2の電圧値の方が小さいときはフレームジャ
ンプを行い、書き込むべきフィールドメモリから2個飛
ばして書き込みを続行することを特徴とする走査変換方
法。8. When the input image signal is sequentially stored as field data in an image memory composed of four field memories, converted into different frame periods and sequentially output, the input frame period is compared with the output frame period. If it is larger, a positive pulse is generated from the rising edge of one pulse of the write end pulse to the rising edge of one pulse of the read end pulse, integrated, converted into a first voltage value, and similarly the second voltage obtained subsequently. The value is compared with a value obtained by subtracting the second voltage value from the first voltage value, and when the second voltage value is smaller, a frame jump is performed, and two are returned from the field memory to be read. If reading is continued and the frame period of the input is smaller than the frame period of the output, write from the rising edge of one pulse of the read end pulse The positive pulse is generated until the rising of one pulse of the end pulse of integration, is integrated, is converted into the first voltage value, and similarly, the second voltage value and the first voltage value obtained subsequently are used to the second voltage value. The scan conversion method is characterized in that a frame jump is performed when the second voltage value is smaller, and two are skipped from the field memory to be written and writing is continued. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7224846A JPH0970019A (en) | 1995-09-01 | 1995-09-01 | Scanning converter and scanning conversion method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7224846A JPH0970019A (en) | 1995-09-01 | 1995-09-01 | Scanning converter and scanning conversion method |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0970019A true JPH0970019A (en) | 1997-03-11 |
Family
ID=16820089
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7224846A Pending JPH0970019A (en) | 1995-09-01 | 1995-09-01 | Scanning converter and scanning conversion method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0970019A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000044763A (en) * | 1998-12-30 | 2000-07-15 | 전주범 | Apparatus for converting an image signal in a plasam display panel |
JP2010050633A (en) * | 2008-08-20 | 2010-03-04 | Toshiba Corp | Video signal synchronization generating apparatus |
-
1995
- 1995-09-01 JP JP7224846A patent/JPH0970019A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000044763A (en) * | 1998-12-30 | 2000-07-15 | 전주범 | Apparatus for converting an image signal in a plasam display panel |
JP2010050633A (en) * | 2008-08-20 | 2010-03-04 | Toshiba Corp | Video signal synchronization generating apparatus |
JP4675992B2 (en) * | 2008-08-20 | 2011-04-27 | 株式会社東芝 | Synchronous signal generator for video signal |
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