JPH096612A - カウント・レジスタおよびリンク・レジスタへの書込みを行う多重分岐命令を処理するための方法と装置 - Google Patents
カウント・レジスタおよびリンク・レジスタへの書込みを行う多重分岐命令を処理するための方法と装置Info
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- JPH096612A JPH096612A JP8127484A JP12748496A JPH096612A JP H096612 A JPH096612 A JP H096612A JP 8127484 A JP8127484 A JP 8127484A JP 12748496 A JP12748496 A JP 12748496A JP H096612 A JPH096612 A JP H096612A
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- 230000008859 change Effects 0.000 claims description 6
- 230000008569 process Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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Abstract
(57)【要約】
【課題】 カウントおよびリンク・レジスタに割り当て
られたリネーム・レジスタの数に限定されることなく、
同時に未解決となる多重分岐を可能とするカウントおよ
びリンク分岐命令を処理するための装置および方法を提
供すること。 【解決手段】 装置および方法は、構築されたカウント
・レジスタと構築されたリンク・レジスタとを有し、そ
れぞれが先取りレジスタに接続されている。構築された
カウントまたはリンク・レジスタ内の情報は、該カウン
トまたはリンク・レジスタの内容を変える分岐命令が生
じた場合に先取りレジスタにコピーされる。また、先取
りレジスタ内の情報は、未解決の分岐が生じた場合にシ
ャドウ・レジスタに格納され、さらに未解決分岐の出力
が予測外れであった場合に、シャドウ・レジスタによっ
て回復される。
られたリネーム・レジスタの数に限定されることなく、
同時に未解決となる多重分岐を可能とするカウントおよ
びリンク分岐命令を処理するための装置および方法を提
供すること。 【解決手段】 装置および方法は、構築されたカウント
・レジスタと構築されたリンク・レジスタとを有し、そ
れぞれが先取りレジスタに接続されている。構築された
カウントまたはリンク・レジスタ内の情報は、該カウン
トまたはリンク・レジスタの内容を変える分岐命令が生
じた場合に先取りレジスタにコピーされる。また、先取
りレジスタ内の情報は、未解決の分岐が生じた場合にシ
ャドウ・レジスタに格納され、さらに未解決分岐の出力
が予測外れであった場合に、シャドウ・レジスタによっ
て回復される。
Description
【０００１】
【発明の属する技術分野】本発明は、プロセッサのパフ
ォーマンスを向上させるための方法および装置に関し、
特にカウント・レジスタおよびリンク・レジスタへの書
き込みを行う多重の分岐命令を処理するための方法およ
び装置に関する。
ォーマンスを向上させるための方法および装置に関し、
特にカウント・レジスタおよびリンク・レジスタへの書
き込みを行う多重の分岐命令を処理するための方法およ
び装置に関する。
【０００２】
【従来の技術】多くのパーソナル・コンピュータ（Ｐ
Ｃ）アーキテクチャの命令セットには、分岐命令が含ま
れる。分岐命令は、シークエンシャル・パスに沿ったプ
ログラムの実行を中断し、かつメモリ内の新たなロケー
ションでレジュームを実行する。この新しいロケーショ
ンは、分岐の目標アドレスとして参照される。ある種の
ＰＣアーキテクチャでは、命令のための目標アドレスが
カウント・レジスタおよびリンク・レジスタと呼ばれる
２つの構築されたレジスタのうちの一つに格納される。
３通りの分岐命令、すなわち分岐・アンド・カウント
（branch-and-count）、分岐・アンド・リンク(branch-
and-link）、および分岐・トゥ・リンク（branch-to-li
nk）がカウント・レジスタまたはリンク・レジスタに書
き込まれる。
Ｃ）アーキテクチャの命令セットには、分岐命令が含ま
れる。分岐命令は、シークエンシャル・パスに沿ったプ
ログラムの実行を中断し、かつメモリ内の新たなロケー
ションでレジュームを実行する。この新しいロケーショ
ンは、分岐の目標アドレスとして参照される。ある種の
ＰＣアーキテクチャでは、命令のための目標アドレスが
カウント・レジスタおよびリンク・レジスタと呼ばれる
２つの構築されたレジスタのうちの一つに格納される。
３通りの分岐命令、すなわち分岐・アンド・カウント
（branch-and-count）、分岐・アンド・リンク(branch-
and-link）、および分岐・トゥ・リンク（branch-to-li
nk）がカウント・レジスタまたはリンク・レジスタに書
き込まれる。
【０００３】分岐・アンド・カウントは、実行に対して
カウント・レジスタを減分する分岐である。分岐・アン
ド・カウント命令は、例えば ”ＦＯＲ i ＝１ｔｏ
１００ ＤＯ”のようにカウンタ従属ループに役立
つ。このステートメントは、値”１００”をもってカウ
ント・レジスタをロードし、カウント・レジスタがゼロ
に達するまで分岐命令が実行されるごとにカウント・レ
ジスタを減分する。
カウント・レジスタを減分する分岐である。分岐・アン
ド・カウント命令は、例えば ”ＦＯＲ i ＝１ｔｏ
１００ ＤＯ”のようにカウンタ従属ループに役立
つ。このステートメントは、値”１００”をもってカウ
ント・レジスタをロードし、カウント・レジスタがゼロ
に達するまで分岐命令が実行されるごとにカウント・レ
ジスタを減分する。
【０００４】分岐・アンド・リンクは、分岐命令の後に
次の順次アドレスをリンク・レジスタに置く分岐であ
る。分岐・トゥ・リンク命令は、目標アドレスがリンク
・レジスタに格納された値である分岐である。分岐・ア
ンド・リンク および分岐・トゥ・リンク命令によっ
て、サブルーチン・リンケージが単純に実行される。
次の順次アドレスをリンク・レジスタに置く分岐であ
る。分岐・トゥ・リンク命令は、目標アドレスがリンク
・レジスタに格納された値である分岐である。分岐・ア
ンド・リンク および分岐・トゥ・リンク命令によっ
て、サブルーチン・リンケージが単純に実行される。
【０００５】分岐命令が実行されたあと、カウント・レ
ジスタまたはリンク・レジスタの内容が変更される可能
性がある。カウント・レジスタおよびリンク・レジスタ
の更新が、いわゆる書込みハザードを生成する。書込み
ハザードはレジスタが書き込みされて他の構成要素によ
って読み出されようとしたときに、その読出しが起こる
前に再び書き込みされる場合に起こる。結局、読出しが
起きるとき、レジスタにはその動作のための正しい値が
含まれないであろう。
ジスタまたはリンク・レジスタの内容が変更される可能
性がある。カウント・レジスタおよびリンク・レジスタ
の更新が、いわゆる書込みハザードを生成する。書込み
ハザードはレジスタが書き込みされて他の構成要素によ
って読み出されようとしたときに、その読出しが起こる
前に再び書き込みされる場合に起こる。結局、読出しが
起きるとき、レジスタにはその動作のための正しい値が
含まれないであろう。
【０００６】条件付き分岐の実行は、カウント・レジス
タおよびリンク・レジスタの内容が誤って変更される可
能性のある別の方法である。条件付き分岐は、先行する
命令（例えば、比較命令）の結果にもとづいて目標アド
レスに制御を移す。また、条件付き分岐は、前の命令の
結果が分岐の実行の時点で知られているかどうかに依存
して解決された分岐あるいは未解決の分岐となろう。
タおよびリンク・レジスタの内容が誤って変更される可
能性のある別の方法である。条件付き分岐は、先行する
命令（例えば、比較命令）の結果にもとづいて目標アド
レスに制御を移す。また、条件付き分岐は、前の命令の
結果が分岐の実行の時点で知られているかどうかに依存
して解決された分岐あるいは未解決の分岐となろう。
【０００７】分岐が解決された場合、分岐を実行するか
どうかが知らせられる。もし条件付き分岐が実行されな
いならば、分岐命令のすぐ後に続く次の順次命令ストリ
ームが実行される。条件付き分岐が実行さた場合、目標
アドレスで命令ストリームの起動が実行される。
どうかが知らせられる。もし条件付き分岐が実行されな
いならば、分岐命令のすぐ後に続く次の順次命令ストリ
ームが実行される。条件付き分岐が実行さた場合、目標
アドレスで命令ストリームの起動が実行される。
【０００８】未解決の分岐が実行されるかどうかがわか
らないので、どの命令ストリームを処理すべきかどうか
はわからない。プロセッサがペンディングとなっている
未解決の分岐の解決を引き延ばさないようにするため
に、いくつかのプロセッサには、未解決の分岐の結果を
予測する機構が含まれている。実際に条件の結果が実行
され、その結果がプロセッサによって処理されるように
なると、上記予測は推論的なものにすぎない。したがっ
て、予測された命令ストリームまたはパスの実行を見込
み実行と呼ぶ。
らないので、どの命令ストリームを処理すべきかどうか
はわからない。プロセッサがペンディングとなっている
未解決の分岐の解決を引き延ばさないようにするため
に、いくつかのプロセッサには、未解決の分岐の結果を
予測する機構が含まれている。実際に条件の結果が実行
され、その結果がプロセッサによって処理されるように
なると、上記予測は推論的なものにすぎない。したがっ
て、予測された命令ストリームまたはパスの実行を見込
み実行と呼ぶ。
【０００９】予測値によってカウントおよびリンク・レ
ジスタを更新することは、レジスタが正しい値ではない
と思われる。そのため、従来のプロセッサは条件付き分
岐を実行する場合にカウントおよびリンク・レジスタの
構築された値を変更しない。書き込みハザードと見込み
実行結果の潜在的変更可能性とを克服するために、従来
のプロセッサではカウント・レジスタおよびリンク・レ
ジスタの両方にいくつかのリネーム・レジスタを割り当
てがなされ、カウントおよびリネーム・レジスタの内容
をバックアップする。
ジスタを更新することは、レジスタが正しい値ではない
と思われる。そのため、従来のプロセッサは条件付き分
岐を実行する場合にカウントおよびリンク・レジスタの
構築された値を変更しない。書き込みハザードと見込み
実行結果の潜在的変更可能性とを克服するために、従来
のプロセッサではカウント・レジスタおよびリンク・レ
ジスタの両方にいくつかのリネーム・レジスタを割り当
てがなされ、カウントおよびリネーム・レジスタの内容
をバックアップする。
【００１０】命令がカウントまたはリンク・レジスタ
（例えば、分岐・アンド・カウントと 分岐・アンド・
リンク ）の内容を変えるとプロセッサが検出した場
合、プロセッサはレジスタの原内容をリネーム・レジス
タに格納する。例えば、カウントまたはリンク・レジス
タの内容が誤った見込み実行のために不正確に変更され
た場合、カウントおよびリンク・レジスタはリネーム・
レジスタに格納されている値で復元される。
（例えば、分岐・アンド・カウントと 分岐・アンド・
リンク ）の内容を変えるとプロセッサが検出した場
合、プロセッサはレジスタの原内容をリネーム・レジス
タに格納する。例えば、カウントまたはリンク・レジス
タの内容が誤った見込み実行のために不正確に変更され
た場合、カウントおよびリンク・レジスタはリネーム・
レジスタに格納されている値で復元される。
【００１１】リネーム・レジスタに書き込みがなされた
場合、それをカウントまたはリンク・レジスタの値を変
更する命令に対応付ける。カウントまたはリンク・レジ
スタに対してリネーム・レジスタが命令に対応付けられ
ると、この命令がプロセッサによって処理されるかもし
くは割込みが生じるまで、リネーム・レジスタを解放す
ることはできない。最初のリネーム・レジスタが割り当
てを解除される前にカウントまたはリンク・レジスタの
内容が別の命令によって変更される場合、カウントまた
はリンク・レジスタの内容を別のリネーム・レジスタに
退避させなければならない。
場合、それをカウントまたはリンク・レジスタの値を変
更する命令に対応付ける。カウントまたはリンク・レジ
スタに対してリネーム・レジスタが命令に対応付けられ
ると、この命令がプロセッサによって処理されるかもし
くは割込みが生じるまで、リネーム・レジスタを解放す
ることはできない。最初のリネーム・レジスタが割り当
てを解除される前にカウントまたはリンク・レジスタの
内容が別の命令によって変更される場合、カウントまた
はリンク・レジスタの内容を別のリネーム・レジスタに
退避させなければならない。
【００１２】リネーム・レジスタを用いることは、カウ
ントおよびリンク・レジスタの内容を回復するのに有用
であるけれども、不利な点がいくつかある。第一に、リ
ネーム・レジスタを用いると、他の分岐命令に出会う場
合にプロセッサが機能停止し、カウントおよびリンク・
レジスタの内容をバックアップするのに有効なリネーム
・レジスタがなくなる。したがって、機能停止させるこ
となく処理される未解決分岐の数は、カウントおよびリ
ンク・レジスタに割り当てられたリネーム・レジスタの
数によって制限される。
ントおよびリンク・レジスタの内容を回復するのに有用
であるけれども、不利な点がいくつかある。第一に、リ
ネーム・レジスタを用いると、他の分岐命令に出会う場
合にプロセッサが機能停止し、カウントおよびリンク・
レジスタの内容をバックアップするのに有効なリネーム
・レジスタがなくなる。したがって、機能停止させるこ
となく処理される未解決分岐の数は、カウントおよびリ
ンク・レジスタに割り当てられたリネーム・レジスタの
数によって制限される。
【００１３】さらに、カウントまたはリンク・レジスタ
の内容を読みとろうと試みる命令に出会った場合、リネ
ーム・レジスタはマルチプレクサの使用を必要とする。
このマルチプレクサは、その特有の命令のためのカウン
トまたはリンク・レジスタの正しい結果を含んでいるリ
ネーム・レジスタに、読取り命令を対応付けることが要
求される。機能停止を防止するために追加のリネーム・
レジスタをプロセッサに加えると、プロセッサの複雑性
が増大し、かつその費用も増加する。
の内容を読みとろうと試みる命令に出会った場合、リネ
ーム・レジスタはマルチプレクサの使用を必要とする。
このマルチプレクサは、その特有の命令のためのカウン
トまたはリンク・レジスタの正しい結果を含んでいるリ
ネーム・レジスタに、読取り命令を対応付けることが要
求される。機能停止を防止するために追加のリネーム・
レジスタをプロセッサに加えると、プロセッサの複雑性
が増大し、かつその費用も増加する。
【００１４】
【発明が解決しようとする課題】したがって、同時に未
解決となる多重分岐を可能とし、かつカウントおよびリ
ンク・レジスタに割り当てられたリネーム・レジスタの
数に限定されない分岐命令処理装置および方法が求めら
れている。本発明は、そのような要求に応えるものであ
る。
解決となる多重分岐を可能とし、かつカウントおよびリ
ンク・レジスタに割り当てられたリネーム・レジスタの
数に限定されない分岐命令処理装置および方法が求めら
れている。本発明は、そのような要求に応えるものであ
る。
【００１５】
【課題を解決するための手段】本発明は、同時に未解決
となる多重分岐を可能とする分岐命令を処理するための
方法および装置を提供する。これらの方法および装置で
は分岐命令分岐命令が分岐レジスタ内の情報を変える。
また、本発明の方法および装置では、分岐命令に出会っ
た場合に分岐レジスタ内の情報が先取りレジスタにコピ
ーされる。上記文意命令が未解決である場合、先取りレ
ジスタ内の情報がシャドウ・レジスタにコピーされる。
未解決分岐命令が予測誤りであった場合、シャドウ・レ
ジスタからの情報は先取りレジスタに提供される。分岐
命令が完全に実行されると、上記方法および装置は分岐
レジスタ内の情報を更新する。
となる多重分岐を可能とする分岐命令を処理するための
方法および装置を提供する。これらの方法および装置で
は分岐命令分岐命令が分岐レジスタ内の情報を変える。
また、本発明の方法および装置では、分岐命令に出会っ
た場合に分岐レジスタ内の情報が先取りレジスタにコピ
ーされる。上記文意命令が未解決である場合、先取りレ
ジスタ内の情報がシャドウ・レジスタにコピーされる。
未解決分岐命令が予測誤りであった場合、シャドウ・レ
ジスタからの情報は先取りレジスタに提供される。分岐
命令が完全に実行されると、上記方法および装置は分岐
レジスタ内の情報を更新する。
【００１６】本願に開示した装置および方法によれば、
本発明は未解決の分岐によるプロセッサの機能停止を防
ぐとともに、カウントおよびリンク・レジスタに対する
別のリネーム・レジスタの必要性を取り除くことができ
る。したがって、本発明は全体的なプロセッサのパフォ
ーマンスを上げる一方で、プロセッサのコストおよび複
雑性を減少させる。
本発明は未解決の分岐によるプロセッサの機能停止を防
ぐとともに、カウントおよびリンク・レジスタに対する
別のリネーム・レジスタの必要性を取り除くことができ
る。したがって、本発明は全体的なプロセッサのパフォ
ーマンスを上げる一方で、プロセッサのコストおよび複
雑性を減少させる。
【００１７】
【発明の実施形態】本発明は、未解決の多重分岐命の処
理を改善することに関する。以下の記載は、当業者によ
る本発明の実施および利用が可能となるように示される
ものであり、また特許出願およびその要件との関係にお
いて与えられるものである。好ましい実施態様に対する
種々の改良は、当業者にとっては容易に理解することが
できるであろうし、本願の一般的な原則は他の実施態様
にも適用される。したがって、本発明は、示された実施
態様に限定されるものではなく、本願に記載された原則
および特徴に合致するもっとも幅広い範囲に一致する。
理を改善することに関する。以下の記載は、当業者によ
る本発明の実施および利用が可能となるように示される
ものであり、また特許出願およびその要件との関係にお
いて与えられるものである。好ましい実施態様に対する
種々の改良は、当業者にとっては容易に理解することが
できるであろうし、本願の一般的な原則は他の実施態様
にも適用される。したがって、本発明は、示された実施
態様に限定されるものではなく、本願に記載された原則
および特徴に合致するもっとも幅広い範囲に一致する。
【００１８】図１は、本発明にもとづくプロセッサ１０
である。このプロセッサ１０は、命令キャッシュ（Ｉ
Ｃ）１２、命令バッファ（ＩＢ）１４、２つの命令アド
レス待ち行列（ＩＡＱｓ）１６および３０、タスク指名
ユニット（ＤＵ）１８、機能ユニット（ＦＵｓ）２０〜
２４、完了バッファ（ＣＢ）２６、および分岐ユニット
（ＢＵ）２８を含む。
である。このプロセッサ１０は、命令キャッシュ（Ｉ
Ｃ）１２、命令バッファ（ＩＢ）１４、２つの命令アド
レス待ち行列（ＩＡＱｓ）１６および３０、タスク指名
ユニット（ＤＵ）１８、機能ユニット（ＦＵｓ）２０〜
２４、完了バッファ（ＣＢ）２６、および分岐ユニット
（ＢＵ）２８を含む。
【００１９】プロセッサ１０は以下のように機能する。
命令バッファ１４がアドレス・ライン３２を介して命令
キャッシュ１２に取り出しアドレスを与える。そして、
取り出しアドレスによって指示される命令は、データラ
イン３４を介して命令キャッシュ１２の外に移され、命
令バッファ１４におかれる。同時に、命令キャッシュ１
２は，上記命令のアドレスを生成し、そのアドレスをア
ドレス・ライン３６を介して命令アドレス待ち行列１６
に送る。この命令アドレス待ち行列１６は、関連する分
岐のための分岐目標アドレスを生成するために一般的に
必要とされる。
命令バッファ１４がアドレス・ライン３２を介して命令
キャッシュ１２に取り出しアドレスを与える。そして、
取り出しアドレスによって指示される命令は、データラ
イン３４を介して命令キャッシュ１２の外に移され、命
令バッファ１４におかれる。同時に、命令キャッシュ１
２は，上記命令のアドレスを生成し、そのアドレスをア
ドレス・ライン３６を介して命令アドレス待ち行列１６
に送る。この命令アドレス待ち行列１６は、関連する分
岐のための分岐目標アドレスを生成するために一般的に
必要とされる。
【００２０】各サイクルでは、タスク指名ユニット１８
が命令バッファ１４からの命令を評価し、非分岐命令を
機能ユニット２０〜２４に送り出す。これらの機能ユニ
ットでは非分岐命令を実行するために、該命令が列をな
す。同時に、分岐ユニット２８はプロセスへの分岐命令
にかかわる命令バッファ１４を継続的に走査する。タス
ク指名ユニット１８によって指名された各命令の型が命
令バス３８を介して完了バッファ２６に送られる。
が命令バッファ１４からの命令を評価し、非分岐命令を
機能ユニット２０〜２４に送り出す。これらの機能ユニ
ットでは非分岐命令を実行するために、該命令が列をな
す。同時に、分岐ユニット２８はプロセスへの分岐命令
にかかわる命令バッファ１４を継続的に走査する。タス
ク指名ユニット１８によって指名された各命令の型が命
令バス３８を介して完了バッファ２６に送られる。
【００２１】完了バッファ２６は、上記プロセッサ１０
での未解決のタスク指名命令を記録する。命令がタスク
指名ユニット１８によって送り出されるので、命令に関
連したアドレスは完了バッファ２６に割り当てられた第
２の命令アドレス待ち行列３０（ここではＣＢ−ＩＡＱ
３０とする）に関連したものが読み込まれる。完了バッ
ファ２６は、誤り命令の正確なアドレスを格納するため
にＣＢ−ＩＡＱ３０を使用する。
での未解決のタスク指名命令を記録する。命令がタスク
指名ユニット１８によって送り出されるので、命令に関
連したアドレスは完了バッファ２６に割り当てられた第
２の命令アドレス待ち行列３０（ここではＣＢ−ＩＡＱ
３０とする）に関連したものが読み込まれる。完了バッ
ファ２６は、誤り命令の正確なアドレスを格納するため
にＣＢ−ＩＡＱ３０を使用する。
【００２２】完了バッファ２６はカウント・レジスタ４
２およびリンク・レジスタ４４の構築された値の制御も
行う。たとえば、一つの命令、例えば分岐命令が完了バ
ッファ２６の底部に達すると直ちに、この命令が完全に
実行される。完全に実行された命令が完了バッファ２６
によって処理されると、この時点で構築されたレジスタ
の値が更新される。この実施例では、完了バッファ２６
はカウント・レジスタ４２の値を１まで減少させて構築
されたカウント・レジスタを更新する。
２およびリンク・レジスタ４４の構築された値の制御も
行う。たとえば、一つの命令、例えば分岐命令が完了バ
ッファ２６の底部に達すると直ちに、この命令が完全に
実行される。完全に実行された命令が完了バッファ２６
によって処理されると、この時点で構築されたレジスタ
の値が更新される。この実施例では、完了バッファ２６
はカウント・レジスタ４２の値を１まで減少させて構築
されたカウント・レジスタを更新する。
【００２３】分岐ユニット２８は、目標アドレスを特定
する分岐命令を処理し、この目標アドレスを取り出しア
ドレス・ライン４０経由で命令キャッシュ１２へ供給す
る。これによって、命令キャッシュ１２が次のサイクル
を流れる新しい命令を処理することが可能となる。いく
つかのタイプの分岐命令は、カウント・レジスタ４２ま
たはリンク・レジスタ４４を目標アドレス形成の際に利
用する。例えば、分岐・アンド・リンク命令は機能ユニ
ット２０〜２４のいずれか一つによって計算された目標
アドレスを持ったのち、リンク・レジスタ４４に移らな
ければならない。分岐・アンド・リンクの場合、目標ア
ドレスはリンク・レジスタ４２から読み出しされ、命令
キャッシュ１２へ送られる。
する分岐命令を処理し、この目標アドレスを取り出しア
ドレス・ライン４０経由で命令キャッシュ１２へ供給す
る。これによって、命令キャッシュ１２が次のサイクル
を流れる新しい命令を処理することが可能となる。いく
つかのタイプの分岐命令は、カウント・レジスタ４２ま
たはリンク・レジスタ４４を目標アドレス形成の際に利
用する。例えば、分岐・アンド・リンク命令は機能ユニ
ット２０〜２４のいずれか一つによって計算された目標
アドレスを持ったのち、リンク・レジスタ４４に移らな
ければならない。分岐・アンド・リンクの場合、目標ア
ドレスはリンク・レジスタ４２から読み出しされ、命令
キャッシュ１２へ送られる。
【００２４】本発明にもとづいた未解決分岐処理方法お
よび装置をより詳細に説明するために、ここでそのよう
な装置の一実施態様が示された図２および図３を参照す
る。
よび装置をより詳細に説明するために、ここでそのよう
な装置の一実施態様が示された図２および図３を参照す
る。
【００２５】本発明によれば、構築されたカウント・レ
ジスタ４２およびリンク・レジスタ４４の内容は、図２
および３に示されるように、それぞれが先取りレジスタ
５０および５２と呼ばれるレジスタに各々格納される。
すでに述べたように、それと対照的に従来の方法では、
構築されたレジスタの内容が複数のリネーム・レジスタ
に格納される。本発明の好ましい実施態様によれば、先
取りカウント・レジスタ５０および先取りリンク・レジ
スタ５２は図１の分岐ユニット２８によって保持され
る。
ジスタ４２およびリンク・レジスタ４４の内容は、図２
および３に示されるように、それぞれが先取りレジスタ
５０および５２と呼ばれるレジスタに各々格納される。
すでに述べたように、それと対照的に従来の方法では、
構築されたレジスタの内容が複数のリネーム・レジスタ
に格納される。本発明の好ましい実施態様によれば、先
取りカウント・レジスタ５０および先取りリンク・レジ
スタ５２は図１の分岐ユニット２８によって保持され
る。
【００２６】図２は、本発明の構築されたカウント・レ
ジスタ４２と先取りカウント・レジスタ５０との間の多
重分岐・アンド・カウント命令を処理するためのデータ
の流れを示す図である。すでに述べたように、 構築さ
れたカウント・レジスタ４２は、カウントの正しい値を
常に含んでおり、また割込みによって上書きされない。
パイプ・フラッシュ信号５８、例えば割込みがプロセッ
サ１０によって生成されるときはいつでも、構築された
カウント・レジスタ４２の内容が先取りレジスタ５０に
コピーされる。この時点で、先取りレジスタ５０と構築
されたカウント・レジスタ４２とに同一の値が含まれ
る。
ジスタ４２と先取りカウント・レジスタ５０との間の多
重分岐・アンド・カウント命令を処理するためのデータ
の流れを示す図である。すでに述べたように、 構築さ
れたカウント・レジスタ４２は、カウントの正しい値を
常に含んでおり、また割込みによって上書きされない。
パイプ・フラッシュ信号５８、例えば割込みがプロセッ
サ１０によって生成されるときはいつでも、構築された
カウント・レジスタ４２の内容が先取りレジスタ５０に
コピーされる。この時点で、先取りレジスタ５０と構築
されたカウント・レジスタ４２とに同一の値が含まれ
る。
【００２７】分岐・アンド・カウントが実行された場
合、分岐ユニット２８によって分岐減分信号６０が生
じ、先取りカウント・レジスタ５０を１（−１）まで減
分さる。分岐・アンド・カウント命令が完了バッファ２
６によって処理された場合（すなわち、完全に実行され
た場合）、カウンタ処理（counter-commit）信号６２が
発生して構築されたカウント・レジスタ４２が更新され
ることを示す。
合、分岐ユニット２８によって分岐減分信号６０が生
じ、先取りカウント・レジスタ５０を１（−１）まで減
分さる。分岐・アンド・カウント命令が完了バッファ２
６によって処理された場合（すなわち、完全に実行され
た場合）、カウンタ処理（counter-commit）信号６２が
発生して構築されたカウント・レジスタ４２が更新され
ることを示す。
【００２８】分岐・アンド・カウント命令に関して、本
発明の先取りレジスタ５０は、構築されたカウント・レ
ジスタ４２の最終変更のみを格納する。それとは対照的
に、従来技術におけるリネーム・レジスタの使用では構
築されたカウント・レジスタ４２の各状態変化が不必要
に格納された。例えば、構築されたカウント・レジスタ
４２の最後の４つの値がそれぞれ”３”、”２”、”
１”、および”０”であった場合、先取りレジスタ５０
は値”０”を含み、一方で従来のリネーム・レジスタは
４つの値すべてを含む（リネーム・レジスタが使用可能
であると仮定）。本発明は、分岐ユニット２８が他の分
岐・アンド・カウント命令に遭遇した場合、この分岐ユ
ニット２８は４つの値すべてを必要とするのではなく、
最後の値のみを必要とするという事実を利用する。
発明の先取りレジスタ５０は、構築されたカウント・レ
ジスタ４２の最終変更のみを格納する。それとは対照的
に、従来技術におけるリネーム・レジスタの使用では構
築されたカウント・レジスタ４２の各状態変化が不必要
に格納された。例えば、構築されたカウント・レジスタ
４２の最後の４つの値がそれぞれ”３”、”２”、”
１”、および”０”であった場合、先取りレジスタ５０
は値”０”を含み、一方で従来のリネーム・レジスタは
４つの値すべてを含む（リネーム・レジスタが使用可能
であると仮定）。本発明は、分岐ユニット２８が他の分
岐・アンド・カウント命令に遭遇した場合、この分岐ユ
ニット２８は４つの値すべてを必要とするのではなく、
最後の値のみを必要とするという事実を利用する。
【００２９】また、本発明では、先取りレジスタ５０は
いつでも最新のカウント値を使用することが可能である
ため、いかなる時でも装置において未解決であるかもし
れない分岐・アンド・カウント命令数に対して何ら限界
をもうけない。図１を再び参照すると、従来の方法でい
かなる時でも未解決である分岐・アンド・カウント命令
の数は、カウント・レジスタ４２に割り当てられたリネ
ーム・レジスタの数によって限定される。一つの先取り
カウント・レジスタ５０のパフォーマンスを等しくする
のに必要なリネーム・レジスタの数は、命令バッファ１
４のレジスタの数と完了バッファ２６のレジスタの数と
を合わせたものに等しく、これはシステムにおける未解
決の命令の全体数に等しい。例えば、命令バッファ１４
および完了バッファ２６の両方にレジスタが８個含まれ
ている場合、本発明による先取りカウント・レジスタ５
０は１５個の追加リネーム・レジスタの必要性を取り除
く。
いつでも最新のカウント値を使用することが可能である
ため、いかなる時でも装置において未解決であるかもし
れない分岐・アンド・カウント命令数に対して何ら限界
をもうけない。図１を再び参照すると、従来の方法でい
かなる時でも未解決である分岐・アンド・カウント命令
の数は、カウント・レジスタ４２に割り当てられたリネ
ーム・レジスタの数によって限定される。一つの先取り
カウント・レジスタ５０のパフォーマンスを等しくする
のに必要なリネーム・レジスタの数は、命令バッファ１
４のレジスタの数と完了バッファ２６のレジスタの数と
を合わせたものに等しく、これはシステムにおける未解
決の命令の全体数に等しい。例えば、命令バッファ１４
および完了バッファ２６の両方にレジスタが８個含まれ
ている場合、本発明による先取りカウント・レジスタ５
０は１５個の追加リネーム・レジスタの必要性を取り除
く。
【００３０】つぎに、図２を参照する。未解決の分岐命
令を処理するために，本発ではカウント・シャドウ・レ
ジスタ６４も含まれる。このカウント・シャドウ・レジ
スタは、未解決の分岐が生じた時に先取りカウントの内
容を格納するのに用いられる。このことは必要なことで
ある。なぜなら、未解決の分岐の結果が予測からはずれ
るかもしれず、このような場合には先取りカウント・レ
ジスタ５０が改ざんされる。
令を処理するために，本発ではカウント・シャドウ・レ
ジスタ６４も含まれる。このカウント・シャドウ・レジ
スタは、未解決の分岐が生じた時に先取りカウントの内
容を格納するのに用いられる。このことは必要なことで
ある。なぜなら、未解決の分岐の結果が予測からはずれ
るかもしれず、このような場合には先取りカウント・レ
ジスタ５０が改ざんされる。
【００３１】未解決の分岐が発生した場合、バックアッ
プ・カウント信号６６が発せられて先取りカウント・レ
ジスタ５０がカウント・シャドウ・レジスタ６４にコピ
ーされる。このカウント・シャドウ・レジスタ６４の内
容は何らかの見込み実行が開始される前のシステムの状
態であるため、スナップショットと呼ばれる。
プ・カウント信号６６が発せられて先取りカウント・レ
ジスタ５０がカウント・シャドウ・レジスタ６４にコピ
ーされる。このカウント・シャドウ・レジスタ６４の内
容は何らかの見込み実行が開始される前のシステムの状
態であるため、スナップショットと呼ばれる。
【００３２】追加の分岐命令が見込み実行中に生ずるこ
とも考えられる。予測パスに沿って発生するいかなる分
岐・アンド・カウント命令でも分岐減分信号６０を発生
し続ける。その結果、先取りカウント・レジスタ５０の
内容が１まで減少する。
とも考えられる。予測パスに沿って発生するいかなる分
岐・アンド・カウント命令でも分岐減分信号６０を発生
し続ける。その結果、先取りカウント・レジスタ５０の
内容が１まで減少する。
【００３３】未解決な分岐命令それ自体が分岐・アンド
・カウント命令である場合、分岐ユニット２８はバック
アップ分岐減分信号６８を発生し、先取りカウント・レ
ジスタ５０を１まで減少させるとともにカウント・シャ
ドウ・レジスタ６４に格納する。
・カウント命令である場合、分岐ユニット２８はバック
アップ分岐減分信号６８を発生し、先取りカウント・レ
ジスタ５０を１まで減少させるとともにカウント・シャ
ドウ・レジスタ６４に格納する。
【００３４】いったん未解決な分岐命令が解決される
と，結果がシステムによって正確に予測されたかどうか
を決定する。未解決状態の結果が正確に予測された場
合、先取りカウント・レジスタ５０の内容は正しく、か
つカウント・シャドウ・レジスタ６４は先取りカウント
・レジスタ５０を再びバックアップする必要がない。未
解決な状態の結果が予測と異なる場合、予測と異なる信
号７０が発生するとともに、カウント・シャドウ・レジ
スタ６４の内容（スナップショット）は見込み実行以前
に存在した値に先取りカウント・レジスタ５０を回復す
るために用いられる。
と，結果がシステムによって正確に予測されたかどうか
を決定する。未解決状態の結果が正確に予測された場
合、先取りカウント・レジスタ５０の内容は正しく、か
つカウント・シャドウ・レジスタ６４は先取りカウント
・レジスタ５０を再びバックアップする必要がない。未
解決な状態の結果が予測と異なる場合、予測と異なる信
号７０が発生するとともに、カウント・シャドウ・レジ
スタ６４の内容（スナップショット）は見込み実行以前
に存在した値に先取りカウント・レジスタ５０を回復す
るために用いられる。
【００３５】一つの実施形態によれば、本発明で一度に
処理する未解決の分岐は一つである。しかし、当業者
は、必要に応じて追加の未解決分岐を各々取り扱うため
にカウント・シャドウ・レジスタ６４を加えることを理
解している。
処理する未解決の分岐は一つである。しかし、当業者
は、必要に応じて追加の未解決分岐を各々取り扱うため
にカウント・シャドウ・レジスタ６４を加えることを理
解している。
【００３６】図３は、本発明の構築されたリンク・レジ
スタ４４と先取りリンク・レジスタ４２との間の多重分
岐・アンド・リンク命令を処理するためのデータ・フロ
ーを示す。多重分岐・アンド・リンク命令の取り扱いは
すでに述べた分岐・アンド・カウント方法に類似してい
る。
スタ４４と先取りリンク・レジスタ４２との間の多重分
岐・アンド・リンク命令を処理するためのデータ・フロ
ーを示す。多重分岐・アンド・リンク命令の取り扱いは
すでに述べた分岐・アンド・カウント方法に類似してい
る。
【００３７】システムがパイプフ・ラッシュ信号５８
（例えば割込み信号）を生成するたびに、構築されたリ
ンク・レジスタ４４の内容が先取りリンク・レジスタ５
３にコピーされる。この時点で、先取りリンク・レジス
タ５２と構築されたレジスタ４４とが同一の値をとる。
（例えば割込み信号）を生成するたびに、構築されたリ
ンク・レジスタ４４の内容が先取りリンク・レジスタ５
３にコピーされる。この時点で、先取りリンク・レジス
タ５２と構築されたレジスタ４４とが同一の値をとる。
【００３８】分岐・アンド・リンク命令が次に発生した
場合、分岐アドレスに４が加算され、結果が先取りリン
ク・レジスタ５２に格納される。構築されたリンク・レ
ジスタ４４を利用する未解決の分岐命令を処理するため
に、本発明ではリンク・シャドウ・レジスタ５４も含ま
れる。未解決の分岐が発生した場合，このリンク・シャ
ドウ・レジスタ５４を用いて先取りリンク・レジスタ５
２の内容を格納する。これは必要なことである。なぜな
ら、未解決の分岐の結果が予測からはずれたものとな
り、先取りリンク・レジスタ５２の内容が変化してしま
うからである。
場合、分岐アドレスに４が加算され、結果が先取りリン
ク・レジスタ５２に格納される。構築されたリンク・レ
ジスタ４４を利用する未解決の分岐命令を処理するため
に、本発明ではリンク・シャドウ・レジスタ５４も含ま
れる。未解決の分岐が発生した場合，このリンク・シャ
ドウ・レジスタ５４を用いて先取りリンク・レジスタ５
２の内容を格納する。これは必要なことである。なぜな
ら、未解決の分岐の結果が予測からはずれたものとな
り、先取りリンク・レジスタ５２の内容が変化してしま
うからである。
【００３９】分岐・アンド・リンク命令が未解決の場
合、バックアップ分岐・アンド・リンク信号が発生して
分岐アドレスに加算される４が生じ、さらに先取りリン
ク・レジスタ５３およびリンク・シャドウ・レジスタ５
４の両方に結果が保存される。
合、バックアップ分岐・アンド・リンク信号が発生して
分岐アドレスに加算される４が生じ、さらに先取りリン
ク・レジスタ５３およびリンク・シャドウ・レジスタ５
４の両方に結果が保存される。
【００４０】見込み実行の間、分岐・アンド・リンク命
令がさらに発生する。見込みパスに沿って発生した未解
決の分岐・アンド・リンク信号のいずれもが、バックア
ップ・リンク信号７６を生成する。その結果、先取りリ
ンク・レジスタ５２の内容がリンク・シャドウ・レジス
タ６４にコピーされる。未解決の分岐が解決されると、
結果がシステムによって正しく予測されたかどうかを決
定する。
令がさらに発生する。見込みパスに沿って発生した未解
決の分岐・アンド・リンク信号のいずれもが、バックア
ップ・リンク信号７６を生成する。その結果、先取りリ
ンク・レジスタ５２の内容がリンク・シャドウ・レジス
タ６４にコピーされる。未解決の分岐が解決されると、
結果がシステムによって正しく予測されたかどうかを決
定する。
【００４１】上記未解決の分岐の結果が正確に予測され
た場合、先取りレジスタ５２の内容は正しく、またリン
ク・シャドウ・レジスタが解放されて先取りリンク・レ
ジスタ５２を再びバックアップする。未解決の分岐の結
果が予測からはずれるものであった場合、予測誤り信号
７８を生成し、リンク・シャドウ・レジスタ５４の内容
（スナップショット）によって先取りレジスタ５２を見
込み実行前に存在していた値に回復させる。
た場合、先取りレジスタ５２の内容は正しく、またリン
ク・シャドウ・レジスタが解放されて先取りリンク・レ
ジスタ５２を再びバックアップする。未解決の分岐の結
果が予測からはずれるものであった場合、予測誤り信号
７８を生成し、リンク・シャドウ・レジスタ５４の内容
（スナップショット）によって先取りレジスタ５２を見
込み実行前に存在していた値に回復させる。
【００４２】リンク命令を割込みバッファ２６（図１参
照）によって処理する場合、リンク処理信号７２が生成
される。この割込みバッファ２６は、ＣＤ−ＩＡＱ３０
に含まれる現在の命令（ＩＰＯ）に対応するアドレスに
４４を加算することによって構築されたリンク・レジス
タ４４を更新し、その結果を構築されたリンク・レジス
タ４４に格納する。
照）によって処理する場合、リンク処理信号７２が生成
される。この割込みバッファ２６は、ＣＤ−ＩＡＱ３０
に含まれる現在の命令（ＩＰＯ）に対応するアドレスに
４４を加算することによって構築されたリンク・レジス
タ４４を更新し、その結果を構築されたリンク・レジス
タ４４に格納する。
【００４３】以上説明したように、本願ではカウントお
よびリンク・レジスタに書き込みする多重分岐を処理す
るための方法および装置が開示されている。本願に開示
された分岐方法および装置によって、サポートのための
複数のリネーム・レジスタを必要とすることなく同時に
未解決となる多重分岐命令が可能となる。したがって、
本発明ではいくつの分岐命令が未解決であるかという限
定にもとづくプロセッサの機能停止の回数を減少させ、
全体的なシステム・パフォーマンスを高める。また、本
発明では、もはや複数のリネーム・レジスタを必要とし
ないので、システム内のレジスタの数が少なくなる。そ
れによって、システムの複雑性およびコストが低減す
る。
よびリンク・レジスタに書き込みする多重分岐を処理す
るための方法および装置が開示されている。本願に開示
された分岐方法および装置によって、サポートのための
複数のリネーム・レジスタを必要とすることなく同時に
未解決となる多重分岐命令が可能となる。したがって、
本発明ではいくつの分岐命令が未解決であるかという限
定にもとづくプロセッサの機能停止の回数を減少させ、
全体的なシステム・パフォーマンスを高める。また、本
発明では、もはや複数のリネーム・レジスタを必要とし
ないので、システム内のレジスタの数が少なくなる。そ
れによって、システムの複雑性およびコストが低減す
る。
【００４４】以上の実施形態にもとづいて本発明を説明
したけれども、上記実施形態を変形することができ、か
つこのような変形例が本発明の範囲に含まれることを当
業者は容易に理解できよう。したがって、本発明の思想
および範囲から離れることなく当業者によって多くの変
形例が作られる。
したけれども、上記実施形態を変形することができ、か
つこのような変形例が本発明の範囲に含まれることを当
業者は容易に理解できよう。したがって、本発明の思想
および範囲から離れることなく当業者によって多くの変
形例が作られる。
【００４５】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）分岐命令が分岐レジスタ内の情報を変え、同時に
未解決となる複数の分岐命令を可能とする分岐命令の処
理方法であって、分岐命令に出会った場合、前記分岐レ
ジスタ内の前記情報を先取りレジスタにコピーするステ
ップと、前記分岐命令が未解決の場合、前記先取りレジ
スタ内の情報をシャドウ・レジスタにコピーするステッ
プと、前記未解決の分岐命令が予測はずれであった場
合、前記シャドウ・レジスタから情報を前記先取りレジ
スタに与えるステップと、前記分岐命令が完全に実行さ
れた場合、前記分岐レジスタ内の前記情報を更新するス
テップとを有することを特徴とする分岐命令の処理方
法。 （２）分岐・アンド・カウント命令の実行によって前記
先取りレジスタ内の情報を減分するステップをさらに有
することを特徴とする上記（１）に記載の分岐命令の処
理方法。 （３）前記先取りレジスタ内の情報をシャドウ・レジス
タにコピーするステップには、前記未解決の分岐命令が
分岐・アンド・カウント命令であった場合に前記情報を
前記シャドウ・レジスタにコピーするのに先だって前記
先取りレジスタ内の前記情報を減分するステップがさら
に含まれることを特徴とする上記（２）に記載の分岐命
令の処理方法。 （４）前記分岐レジスタは構築されたカウント・レジス
タであることを特徴とする上記（２）に記載の分岐命令
の処理方法。 （５）前記分岐命令が完全に実行された場合、前記分岐
レジスタ内の前記情報を更新するステップは、現在の命
令アドレスに４を加算してリンク・アドレスを生成する
ステップと、前記リンク・アドレスを分岐レジスタに格
納するステップとを有することを特徴とする上記（１）
に記載の分岐命令の処理方法。 （６）前記未解決の分岐命令は、分岐・アンド・リンク
命令であり、また分岐アドレスに４を加算し、新しい分
岐アドレスを生成するステップと、前記新しい分岐アド
レスを前記シャドウ・レジスタに格納するステップとを
さらに有することを特徴とする上記（５）に記載の分岐
命令の処理方法。 （７）前記分岐レジスタは、構築されたリンク・レジス
タであることを特徴とする上記（６）に記載の分岐命令
の処理方法。 （８）カウント分岐命令およびリンク分岐命令が分岐レ
ジスタ内の情報を変え、同時に未解決となる複数の分岐
命令を可能とする、カウント分岐命令およびリンク分岐
命令の処理方法であって、先取りレジスタに前記情報を
コピーするために前記分岐レジスタ内の前記情報を変え
る分岐命令に出会った場合に、前記分岐レジスタと前記
先取りレジスタとの間に第一の信号を生成するステップ
と、前記先取りレジスタ内の情報を１まで減分するため
に分岐・アンド・カウント命令が実行された場合、第二
の信号を生成するステップと、前記先取りレジスタ内の
前記情報をシャドウ・レジスタにコピーするために、前
記分岐命令が未解決である場合、前記先取りレジスタと
前記シャドウ・レジスタとの間に第三の信号を生成する
ステップと、前記シャドウ・レジスタ内の情報により前
記先取りレジスタを復元するために、前記未解決の分岐
が予測誤りである場合、第四の信号を生成するステップ
と、分岐レジスタ内の前記情報を更新するために、前記
分岐命令が完全に実行される場合、第五の信号を生成す
るステップとを有することを特徴とするカウント分岐命
令およびリンク分岐命令の処理方法。 （９）前記第一の信号は、割込み信号であることを特徴
とする請求項８に記載のカウント分岐命令およびリンク
分岐命令の処理方法。 （１０）前記第二の信号は、分岐減分信号であることを
特徴とする請求項９に記載のカウント分岐命令およびリ
ンク分岐命令の処理方法。 （１１）前記第二の信号はバックアップ信号であること
を特徴とする上記（１０）に記載のカウント分岐命令お
よびリンク分岐命令の処理方法。 （１２）前記第四の信号は、予測誤り信号であることを
特徴とする上記（１１）に記載のカウント分岐命令およ
びリンク分岐命令の処理方法。 （１３）前記第五の信号は、分岐処理信号であることを
特徴とする上記（１１）に記載のカウント分岐命令およ
びリンク分岐命令の処理方法。 （１４）実行中に構築されたレジスタ・データを修正す
る多重分岐命令を処理する装置であって、命令をディス
パッチするためのディスパッチ・ユニットと、分岐命令
データを格納するために分岐レジスタを有する前記ディ
スパッチ・ユニットに接続した完了バッファと、異なる
種類の分岐命令を実行するために前記ディスパッチ・ユ
ニットに接続した分岐ユニットと、前記分岐レジスタに
格納された前記データをバックアップするために前記分
岐ユニットによって保持された先取りレジスタ手段とを
有し、さらに該先取りレジスタ手段は第一のレジスタと
第二のレジスタとを有し、かつ前記第二のレジスタは前
記データが変更されはじめると前記第一のレジスタに格
納された前記データを復元することを特徴とする多重分
岐命令処理装置。 （１５）前記分岐ユニットが未解決の分岐命令を実行す
る場合、前記第一のレジスタは前記第二のレジスタに前
記データを退避させることを特徴とする上記（１４）に
記載の多重分岐命令処理装置。 （１６）前記未解決の分岐命令が予測からはずれている
場合、前記第二のレジスタは前記第一のレジスタに情報
をコピーし戻すことを特徴とする上記（１５）に記載の
多重分岐命令処理装置。 （１７）カウント・レジスタおよびリンク・レジスタに
割り当てるリネーム・レジスタの数に制限されることな
く同時に未決定となる複数の分岐を可能とし、実行中に
構築されたレジスタ・データを修正する多重分岐命令を
処理するための装置であって、命令をディスパッチする
ためのディスパッチ・ユニットと、分岐命令データを格
納するために分岐レジスタを有する前記ディスパッチ・
ユニットに接続した完了バッファと、異なる種類の分岐
命令を実行するために前記ディスパッチ・ユニットに接
続した分岐ユニットと、前記分岐レジスタに格納された
前記データをバックアップするために前記分岐ユニット
によって保持された先取りレジスタ手段とを有し、さら
に前記先取りレジスタ手段は第一の種類の分岐命令が実
行されるごとに前記データを１によって減分するための
手段を有することを特徴とする多重分岐命令処理装置。 （１８）前記先取りレジスタは、第一のレジスタと第二
のレジスタとを含むことを特徴とする上記（１７）に記
載の多重分岐命令処理装置。 （１９）前記第一のレジスタは、前記分岐ユニットが未
解決の分岐命令を実行する際に前記データを前記第二の
レジスタに退避させることを特徴とする上記（１８）に
記載の多重分岐命令処理装置。 （２０）前記先取りレジスタ手段に格納された前記デー
タを復元するための手段は、前記未解決の命令が予測か
らはずれている場合にデータを前記第一のレジスタにコ
ピーし戻すことを特徴とする上記（２０）に記載の多重
分岐命令処理装置。 （２１）前記第一のレジスタは先取りレジスタであり、
また前記第二のレジスタはシャドウ・レジスタであるこ
とを特徴とする上記（２１）に記載の多重分岐命令処理
装置。
の事項を開示する。 （１）分岐命令が分岐レジスタ内の情報を変え、同時に
未解決となる複数の分岐命令を可能とする分岐命令の処
理方法であって、分岐命令に出会った場合、前記分岐レ
ジスタ内の前記情報を先取りレジスタにコピーするステ
ップと、前記分岐命令が未解決の場合、前記先取りレジ
スタ内の情報をシャドウ・レジスタにコピーするステッ
プと、前記未解決の分岐命令が予測はずれであった場
合、前記シャドウ・レジスタから情報を前記先取りレジ
スタに与えるステップと、前記分岐命令が完全に実行さ
れた場合、前記分岐レジスタ内の前記情報を更新するス
テップとを有することを特徴とする分岐命令の処理方
法。 （２）分岐・アンド・カウント命令の実行によって前記
先取りレジスタ内の情報を減分するステップをさらに有
することを特徴とする上記（１）に記載の分岐命令の処
理方法。 （３）前記先取りレジスタ内の情報をシャドウ・レジス
タにコピーするステップには、前記未解決の分岐命令が
分岐・アンド・カウント命令であった場合に前記情報を
前記シャドウ・レジスタにコピーするのに先だって前記
先取りレジスタ内の前記情報を減分するステップがさら
に含まれることを特徴とする上記（２）に記載の分岐命
令の処理方法。 （４）前記分岐レジスタは構築されたカウント・レジス
タであることを特徴とする上記（２）に記載の分岐命令
の処理方法。 （５）前記分岐命令が完全に実行された場合、前記分岐
レジスタ内の前記情報を更新するステップは、現在の命
令アドレスに４を加算してリンク・アドレスを生成する
ステップと、前記リンク・アドレスを分岐レジスタに格
納するステップとを有することを特徴とする上記（１）
に記載の分岐命令の処理方法。 （６）前記未解決の分岐命令は、分岐・アンド・リンク
命令であり、また分岐アドレスに４を加算し、新しい分
岐アドレスを生成するステップと、前記新しい分岐アド
レスを前記シャドウ・レジスタに格納するステップとを
さらに有することを特徴とする上記（５）に記載の分岐
命令の処理方法。 （７）前記分岐レジスタは、構築されたリンク・レジス
タであることを特徴とする上記（６）に記載の分岐命令
の処理方法。 （８）カウント分岐命令およびリンク分岐命令が分岐レ
ジスタ内の情報を変え、同時に未解決となる複数の分岐
命令を可能とする、カウント分岐命令およびリンク分岐
命令の処理方法であって、先取りレジスタに前記情報を
コピーするために前記分岐レジスタ内の前記情報を変え
る分岐命令に出会った場合に、前記分岐レジスタと前記
先取りレジスタとの間に第一の信号を生成するステップ
と、前記先取りレジスタ内の情報を１まで減分するため
に分岐・アンド・カウント命令が実行された場合、第二
の信号を生成するステップと、前記先取りレジスタ内の
前記情報をシャドウ・レジスタにコピーするために、前
記分岐命令が未解決である場合、前記先取りレジスタと
前記シャドウ・レジスタとの間に第三の信号を生成する
ステップと、前記シャドウ・レジスタ内の情報により前
記先取りレジスタを復元するために、前記未解決の分岐
が予測誤りである場合、第四の信号を生成するステップ
と、分岐レジスタ内の前記情報を更新するために、前記
分岐命令が完全に実行される場合、第五の信号を生成す
るステップとを有することを特徴とするカウント分岐命
令およびリンク分岐命令の処理方法。 （９）前記第一の信号は、割込み信号であることを特徴
とする請求項８に記載のカウント分岐命令およびリンク
分岐命令の処理方法。 （１０）前記第二の信号は、分岐減分信号であることを
特徴とする請求項９に記載のカウント分岐命令およびリ
ンク分岐命令の処理方法。 （１１）前記第二の信号はバックアップ信号であること
を特徴とする上記（１０）に記載のカウント分岐命令お
よびリンク分岐命令の処理方法。 （１２）前記第四の信号は、予測誤り信号であることを
特徴とする上記（１１）に記載のカウント分岐命令およ
びリンク分岐命令の処理方法。 （１３）前記第五の信号は、分岐処理信号であることを
特徴とする上記（１１）に記載のカウント分岐命令およ
びリンク分岐命令の処理方法。 （１４）実行中に構築されたレジスタ・データを修正す
る多重分岐命令を処理する装置であって、命令をディス
パッチするためのディスパッチ・ユニットと、分岐命令
データを格納するために分岐レジスタを有する前記ディ
スパッチ・ユニットに接続した完了バッファと、異なる
種類の分岐命令を実行するために前記ディスパッチ・ユ
ニットに接続した分岐ユニットと、前記分岐レジスタに
格納された前記データをバックアップするために前記分
岐ユニットによって保持された先取りレジスタ手段とを
有し、さらに該先取りレジスタ手段は第一のレジスタと
第二のレジスタとを有し、かつ前記第二のレジスタは前
記データが変更されはじめると前記第一のレジスタに格
納された前記データを復元することを特徴とする多重分
岐命令処理装置。 （１５）前記分岐ユニットが未解決の分岐命令を実行す
る場合、前記第一のレジスタは前記第二のレジスタに前
記データを退避させることを特徴とする上記（１４）に
記載の多重分岐命令処理装置。 （１６）前記未解決の分岐命令が予測からはずれている
場合、前記第二のレジスタは前記第一のレジスタに情報
をコピーし戻すことを特徴とする上記（１５）に記載の
多重分岐命令処理装置。 （１７）カウント・レジスタおよびリンク・レジスタに
割り当てるリネーム・レジスタの数に制限されることな
く同時に未決定となる複数の分岐を可能とし、実行中に
構築されたレジスタ・データを修正する多重分岐命令を
処理するための装置であって、命令をディスパッチする
ためのディスパッチ・ユニットと、分岐命令データを格
納するために分岐レジスタを有する前記ディスパッチ・
ユニットに接続した完了バッファと、異なる種類の分岐
命令を実行するために前記ディスパッチ・ユニットに接
続した分岐ユニットと、前記分岐レジスタに格納された
前記データをバックアップするために前記分岐ユニット
によって保持された先取りレジスタ手段とを有し、さら
に前記先取りレジスタ手段は第一の種類の分岐命令が実
行されるごとに前記データを１によって減分するための
手段を有することを特徴とする多重分岐命令処理装置。 （１８）前記先取りレジスタは、第一のレジスタと第二
のレジスタとを含むことを特徴とする上記（１７）に記
載の多重分岐命令処理装置。 （１９）前記第一のレジスタは、前記分岐ユニットが未
解決の分岐命令を実行する際に前記データを前記第二の
レジスタに退避させることを特徴とする上記（１８）に
記載の多重分岐命令処理装置。 （２０）前記先取りレジスタ手段に格納された前記デー
タを復元するための手段は、前記未解決の命令が予測か
らはずれている場合にデータを前記第一のレジスタにコ
ピーし戻すことを特徴とする上記（２０）に記載の多重
分岐命令処理装置。 （２１）前記第一のレジスタは先取りレジスタであり、
また前記第二のレジスタはシャドウ・レジスタであるこ
とを特徴とする上記（２１）に記載の多重分岐命令処理
装置。
【図１】 本発明にもとづくプロセッサのブロック図で
ある。
ある。
【図２】 本発明の構築されたカウント・レジスタと先
取りカウント・レジスタとの間のデータフローを示す図
である。
取りカウント・レジスタとの間のデータフローを示す図
である。
【図３】 本発明の構築されたリンク・レジスタと先取
りリンク・レジスタとの間のデータフローを示す図であ
る。
りリンク・レジスタとの間のデータフローを示す図であ
る。
１０ プロセッサ １２ 命令キャッシュ（ＩＣ） １４ 命令バッファ（ＩＢ） １６ 命令アドレス待ち行列（ＩＡＱ） １８ タスク指名ユニット（ＤＵ） ２０〜２４ 機能ユニット（ＦＵ） ２６ 完了バッファ（ＣＢ） ２８ 分岐ユニット（ＢＵ） ３０ 命令アドレス待ち行列（ＩＡＱ） ３４ データライン ３６ アドレス・ライン ３８ 命令バス ４０ 取り出しアドレス・ライン ４２ カウント・レジスタ ４４ リンク・レジスタ ５０ 先取りカウント・レジスタ ５２ 先取りリンク・レジスタ ５４ リンク・シャドウ・レジスタ ５８ パイプ・フラッシュ信号 ６０ 分岐減分信号 ６２ カウンタ処理信号 ６４ カウント・シャドウ・レジスタ ６８ バックアップ分岐減分信号 ７０ 予測と異なる信号 ７６ バックアップ・リンク信号 ７８ 予測誤り信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・ティー・ゴラ アメリカ合衆国75023、テキサス州プラノ 222 ラガシィ・ドライブ 300
Claims (21)
- 【請求項１】分岐命令が分岐レジスタ内の情報を変え、
同時に未解決となる複数の分岐命令を可能とする分岐命
令の処理方法であって、 分岐命令に出会った場合、前記分岐レジスタ内の前記情
報を先取りレジスタにコピーするステップと、 前記分岐命令が未解決の場合、前記先取りレジスタ内の
情報をシャドウ・レジスタにコピーするステップと、 前記未解決の分岐命令が予測はずれであった場合、前記
シャドウ・レジスタから情報を前記先取りレジスタに与
えるステップと、 前記分岐命令が完全に実行された場合、前記分岐レジス
タ内の前記情報を更新するステップとを有することを特
徴とする分岐命令の処理方法。 - 【請求項２】分岐・アンド・カウント命令の実行によっ
て前記先取りレジスタ内の情報を減分するステップをさ
らに有することを特徴とする請求項１に記載の分岐命令
の処理方法。 - 【請求項３】前記先取りレジスタ内の情報をシャドウ・
レジスタにコピーするステップには、前記未解決の分岐
命令が分岐・アンド・カウント命令であった場合に前記
情報を前記シャドウ・レジスタにコピーするのに先だっ
て前記先取りレジスタ内の前記情報を減分するステップ
がさらに含まれることを特徴とする請求項２に記載の分
岐命令の処理方法。 - 【請求項４】前記分岐レジスタは構築されたカウント・
レジスタであることを特徴とする請求項２に記載の分岐
命令の処理方法。 - 【請求項５】前記分岐命令が完全に実行された場合、前
記分岐レジスタ内の前記情報を更新するステップは、現
在の命令アドレスに４を加算してリンク・アドレスを生
成するステップと、 前記リンク・アドレスを分岐レジスタに格納するステッ
プとを有することを特徴とする請求項１に記載の分岐命
令の処理方法。 - 【請求項６】 前記未解決の分岐命令は、分岐・アンド
・リンク命令であり、また分岐アドレスに４を加算し、
新しい分岐アドレスを生成するステップと、 前記新しい分岐アドレスを前記シャドウ・レジスタに格
納するステップとをさらに有することを特徴とする請求
項５に記載の分岐命令の処理方法。 - 【請求項７】前記分岐レジスタは、構築されたリンク・
レジスタであることを特徴とする請求項６に記載の分岐
命令の処理方法。 - 【請求項８】カウント分岐命令およびリンク分岐命令が
分岐レジスタ内の情報を変え、同時に未解決となる複数
の分岐命令を可能とする、カウント分岐命令およびリン
ク分岐命令の処理方法であって、 先取りレジスタに前記情報をコピーするために前記分岐
レジスタ内の前記情報を変える分岐命令に出会った場合
に、前記分岐レジスタと前記先取りレジスタとの間に第
一の信号を生成するステップと、 前記先取りレジスタ内の情報を１まで減分するために分
岐・アンド・カウント命令が実行された場合、第二の信
号を生成するステップと、 前記先取りレジスタ内の前記情報をシャドウ・レジスタ
にコピーするために、前記分岐命令が未解決である場
合、前記先取りレジスタと前記シャドウ・レジスタとの
間に第三の信号を生成するステップと、 前記シャドウ・レジスタ内の情報により前記先取りレジ
スタを復元するために、前記未解決の分岐が予測誤りで
ある場合、第四の信号を生成するステップと、 分岐レジスタ内の前記情報を更新するために、前記分岐
命令が完全に実行される場合、第五の信号を生成するス
テップとを有することを特徴とするカウント分岐命令お
よびリンク分岐命令の処理方法。 - 【請求項９】前記第一の信号は、割込み信号であること
を特徴とする請求項８に記載のカウント分岐命令および
リンク分岐命令の処理方法。 - 【請求項１０】前記第二の信号は、分岐減分信号である
ことを特徴とする請求項９に記載のカウント分岐命令お
よびリンク分岐命令の処理方法。 - 【請求項１１】前記第二の信号はバックアップ信号であ
ることを特徴とする請求項１０に記載のカウント分岐命
令およびリンク分岐命令の処理方法。 - 【請求項１２】前記第四の信号は、予測誤り信号である
ことを特徴とする請求項１１に記載のカウント分岐命令
およびリンク分岐命令の処理方法。 - 【請求項１３】 前記第五の信号は、分岐処理信号であ
ることを特徴とする請求項１１に記載のカウント分岐命
令およびリンク分岐命令の処理方法。 - 【請求項１４】実行中に構築されたレジスタ・データを
修正する多重分岐命令を処理する装置であって、 命令をディスパッチするためのディスパッチ・ユニット
と、 分岐命令データを格納するために分岐レジスタを有する
前記ディスパッチ・ユニットに接続した完了バッファ
と、 異なる種類の分岐命令を実行するために前記ディスパッ
チ・ユニットに接続した分岐ユニットと、 前記分岐レジスタに格納された前記データをバックアッ
プするために前記分岐ユニットによって保持された先取
りレジスタ手段とを有し、さらに該先取りレジスタ手段
は第一のレジスタと第二のレジスタとを有し、かつ前記
第二のレジスタは前記データが変更されはじめると前記
第一のレジスタに格納された前記データを復元すること
を特徴とする多重分岐命令処理装置。 - 【請求項１５】前記分岐ユニットが未解決の分岐命令を
実行する場合、前記第一のレジスタは前記第二のレジス
タに前記データを退避させることを特徴とする請求項１
４に記載の多重分岐命令処理装置。 - 【請求項１６】前記未解決の分岐命令が予測からはずれ
ている場合、前記第二のレジスタは前記第一のレジスタ
に情報をコピーし戻すことを特徴とする請求項１５に記
載の多重分岐命令処理装置。 - 【請求項１７】カウント・レジスタおよびリンク・レジ
スタに割り当てるリネーム・レジスタの数に制限される
ことなく同時に未決定となる複数の分岐を可能とし、実
行中に構築されたレジスタ・データを修正する多重分岐
命令を処理するための装置であって、 命令をディスパッチするためのディスパッチ・ユニット
と、 分岐命令データを格納するために分岐レジスタを有する
前記ディスパッチ・ユニットに接続した完了バッファ
と、 異なる種類の分岐命令を実行するために前記ディスパッ
チ・ユニットに接続した分岐ユニットと、 前記分岐レジスタに格納された前記データをバックアッ
プするために前記分岐ユニットによって保持された先取
りレジスタ手段とを有し、さらに前記先取りレジスタ手
段は第一の種類の分岐命令が実行されるごとに前記デー
タを１によって減分するための手段を有することを特徴
とする多重分岐命令処理装置。 - 【請求項１８】前記先取りレジスタは、第一のレジスタ
と第二のレジスタとを含むことを特徴とする請求項１７
に記載の多重分岐命令処理装置。 - 【請求項１９】前記第一のレジスタは、前記分岐ユニッ
トが未解決の分岐命令を実行する際に前記データを前記
第二のレジスタに退避させることを特徴とする請求項１
８に記載の多重分岐命令処理装置。 - 【請求項２０】前記先取りレジスタ手段に格納された前
記データを復元するための手段は、前記未解決の命令が
予測からはずれている場合にデータを前記第一のレジス
タにコピーし戻すことを特徴とする請求項２０に記載の
多重分岐命令処理装置。 - 【請求項２１】前記第一のレジスタは先取りレジスタで
あり、また前記第二のレジスタはシャドウ・レジスタで
あることを特徴とする請求項２１に記載の多重分岐命令
処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US486304 | 1995-06-07 | ||
| US08/486,304 US5943494A (en) | 1995-06-07 | 1995-06-07 | Method and system for processing multiple branch instructions that write to count and link registers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH096612A true JPH096612A (ja) | 1997-01-10 |
| JP3093635B2 JP3093635B2 (ja) | 2000-10-03 |
Family
ID=23931363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08127484A Expired - Fee Related JP3093635B2 (ja) | 1995-06-07 | 1996-05-22 | カウント・レジスタおよびリンク・レジスタへの書込みを行う多重分岐命令を処理するための方法と装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5943494A (ja) |
| EP (1) | EP0747809A1 (ja) |
| JP (1) | JP3093635B2 (ja) |
| KR (1) | KR970002606A (ja) |
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| KR101335001B1 (ko) | 2007-11-07 | 2013-12-02 | 삼성전자주식회사 | 프로세서 및 인스트럭션 스케줄링 방법 |
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| US11663013B2 (en) | 2021-08-24 | 2023-05-30 | International Business Machines Corporation | Dependency skipping execution |
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- 1996-05-21 KR KR1019960017177A patent/KR970002606A/ko active IP Right Grant
- 1996-05-22 JP JP08127484A patent/JP3093635B2/ja not_active Expired - Fee Related
- 1996-05-31 EP EP96480078A patent/EP0747809A1/en not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3093635B2 (ja) | 2000-10-03 |
| EP0747809A1 (en) | 1996-12-11 |
| KR970002606A (ko) | 1997-01-28 |
| US5943494A (en) | 1999-08-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |