JPH0964341A - High electron mobility transistor - Google Patents
High electron mobility transistorInfo
- Publication number
- JPH0964341A JPH0964341A JP24380895A JP24380895A JPH0964341A JP H0964341 A JPH0964341 A JP H0964341A JP 24380895 A JP24380895 A JP 24380895A JP 24380895 A JP24380895 A JP 24380895A JP H0964341 A JPH0964341 A JP H0964341A
- Authority
- JP
- Japan
- Prior art keywords
- electron mobility
- high electron
- mobility transistor
- channel layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、オーミック電極構
造及び素子間分離のためのメサ部を有する半導体装置に
関するものであり、具体的な用途としては、チャネル
層、キャリア供給層を有する高電子移動度トランジスタ
に用いることができる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having an ohmic electrode structure and a mesa portion for element isolation, and as a specific application, high electron mobility having a channel layer and a carrier supply layer. Can be used as a transistor.
【０００２】[0002]
【従来技術】従来のチャネル層、キャリア供給層を有す
る高電子移動度トランジスタの断面構造の一例を図４に
示す。半絶縁性基板１、バッファ層２、チャネル層３、
スペーサ層４、キャリア供給層５、ゲートコンタクト層
６、オーミックコンタクト層７、ソース電極８、ドレイ
ン電極９、ゲート電極１０から構成される。図４に示す
ように、従来の高電子移動度トランジスタでは、オーミ
ック電極であるソース電極８およびドレイン電極９はオ
ーミックコンタクト層７上に形成されている。2. Description of the Related Art FIG. 4 shows an example of a cross-sectional structure of a conventional high electron mobility transistor having a channel layer and a carrier supply layer. Semi-insulating substrate 1, buffer layer 2, channel layer 3,
The spacer layer 4, the carrier supply layer 5, the gate contact layer 6, the ohmic contact layer 7, the source electrode 8, the drain electrode 9, and the gate electrode 10. As shown in FIG. 4, in the conventional high electron mobility transistor, the source electrode 8 and the drain electrode 9 which are ohmic electrodes are formed on the ohmic contact layer 7.
【０００３】又、メサ側壁で端面が露出したチャネル層
３にソース電極８及びドレイン電極９を接合させた構造
も有るが（特開昭６１−１７００７３）、チャネル層３
の膜厚が薄いためソース電極８及びドレイン電極９と接
合するチャネル層３の面積は小さい。従って、ソース電
極８及びドレイン電極９とチャネル層３とはその大部分
は、複数のヘテロ障壁を介して接合していることにな
る。There is also a structure in which the source electrode 8 and the drain electrode 9 are joined to the channel layer 3 whose end face is exposed at the side wall of the mesa (Japanese Patent Laid-Open No. 61-170073).
The area of the channel layer 3 joined to the source electrode 8 and the drain electrode 9 is small because the film thickness is small. Therefore, most of the source electrode 8 and the drain electrode 9 and the channel layer 3 are bonded to each other through a plurality of hetero barriers.
【０００４】[0004]
【発明が解決しようとする課題】上記の従来構成の高電
子移動度トランジスタでは、ソース及びドレイン電極と
してアロイオーミック電極を使用しても、各電極とチャ
ネル層との間に複数のヘテロ障壁が存在しているため
に、コンタクト抵抗の低減が困難である。また、ノンア
ロイオーミック電極は同じ理由から、合金化を行わない
だけにコンタクト抵抗の低減がより困難であった。In the above-described high electron mobility transistor having the conventional structure, even if the alloy ohmic electrodes are used as the source and drain electrodes, a plurality of hetero barriers exist between each electrode and the channel layer. Therefore, it is difficult to reduce the contact resistance. For the same reason, it is more difficult to reduce the contact resistance of non-alloy ohmic electrodes because they are not alloyed.
【０００５】本発明は上記の課題を解決するために成さ
れたものであり、その目的は、高電子移動度トランジス
タにおいて、コンタクト抵抗の低減を図り、且つ、ノン
アロイのソース及びドレイン電極とチャネル層のコンタ
クトを可能とすることである。The present invention has been made to solve the above problems, and an object of the present invention is to reduce contact resistance in a high electron mobility transistor and to provide non-alloy source and drain electrodes and a channel layer. Is to be able to contact.
【０００６】[0006]
【課題を解決するための手段】請求項１の発明は、半絶
縁性基板上に、キャリアが走行するチャネル層、キャリ
アを供給するキャリア供給層を有し、かつ素子間分離の
ためのメサ部を有する高電子移動度トランジスタにおい
て、ソース電極及びドレイン電極直下のメサ部に、少な
くともチャネル層まで達する溝が形成されており、この
溝の内部において直接、前記チャネル層にオーミックコ
ンタクトしているソース電極及びドレイン電極を有して
いることを特徴とする。According to a first aspect of the present invention, there is provided on a semi-insulating substrate a channel layer on which carriers travel, a carrier supply layer for supplying carriers, and a mesa portion for separating elements. In the high electron mobility transistor having, a groove reaching at least the channel layer is formed in the mesa portion directly under the source electrode and the drain electrode, and the source electrode in ohmic contact with the channel layer directly inside the groove. And a drain electrode.
【０００７】又、請求項２の発明は、ソース電極及びド
レイン電極直下のメサ部に形成される溝を、各電極直下
に少なくとも２箇所以上に、ゲート長手方向と直角の方
向に長い形状で配置したことを特徴とする。According to a second aspect of the present invention, the grooves formed in the mesa portion just below the source electrode and the drain electrode are arranged at least at two or more places directly below each electrode in a shape long in the direction perpendicular to the gate longitudinal direction. It is characterized by having done.
【０００８】又、請求項３、４の発明は、ゲートコンタ
クト層及びキャリア供給層をＩｎＡｌＡｓ、チャネル層
をＩｎＧａＡｓとしたものであり、請求項５、６の発明
は、そのチャネル層のＩｎＧａＡｓのＩｎ組成を８０％
以上としたことである。Further, the inventions of claims 3 and 4 are those in which the gate contact layer and the carrier supply layer are made of InAlAs and the channel layer is made of InGaAs, and the inventions of claims 5 and 6 are made of InGaAs of InGaAs in the channel layer. 80% composition
That is all.
【０００９】[0009]
【発明の作用及び効果】ソース電極及びドレイン電極直
下のメサ部にチャネル層まで達する溝を形成することに
より、この溝の内部において、ソース電極及びドレイン
電極が直接チャネル層にオーミックコンタクトしている
ので、各電極のコンタクト抵抗を低減させることができ
る。By forming a groove reaching the channel layer in the mesa portion just below the source electrode and the drain electrode, the source electrode and the drain electrode are in ohmic contact with the channel layer directly inside the groove. The contact resistance of each electrode can be reduced.
【００１０】又、溝は、その形状をゲート長手方向と直
角の方向に長い形状とし、且つ、各電極直下に少なくと
も２箇所以上設けたので、ソース電極及びドレイン電極
直下においてチャネル層のキャリア走行方向を分断する
ことなく、ソース電極及びドレイン電極とチャネル層と
が接合している面積を増大させることができるので、コ
ンタクト抵抗を低減させることができる。Further, since the groove has a shape long in the direction perpendicular to the gate longitudinal direction and is provided at least at two or more positions directly under each electrode, the carrier traveling direction of the channel layer is directly under the source electrode and the drain electrode. Since the area where the source electrode and the drain electrode are joined to the channel layer can be increased without dividing them, the contact resistance can be reduced.
【００１１】さらに、チャネル層のＩｎＧａＡｓのＩｎ
組成比を８０％以上とすることにより、ソース電極及び
ドレイン電極とＩｎＧａＡｓ間に生じるショットキバリ
アを無くすことにより、さらにコンタクト抵抗を低減さ
せることができる。Further, In of InGaAs of the channel layer
By setting the composition ratio to 80% or more, the Schottky barrier generated between the source electrode and the drain electrode and InGaAs can be eliminated, and the contact resistance can be further reduced.
【００１２】[0012]
【発明の実施の形態】第１実施例 図１は、本発明の第１の実施例における高電子移動度ト
ランジスタの上から見た平面図である。また、図２は図
１におけるＡ−Ａ’，Ｂ−Ｂ’，Ｃ−Ｃ’断面図であ
る。半絶縁性のＩｎＰ基板１１上に厚さ１０００Åのｉ
型Ｉｎ0.52Ａｌ0.48Ａｓバッファ層１２、厚さ２００Å
のｉ型Ｉｎ0.53Ｇａ0.47Ａｓチャネル層１３、厚さ５０
Åのｉ型Ｉｎ0.52Ａｌ0.48Ａｓスペーサ層１４、厚さ１
５０Åのｎ型Ｉｎ0.52Ａｌ0.48Ａｓキャリア供給層１
５、厚さ１００Åのｉ型Ｉｎ0.52Ａｌ0.48Ａｓゲートコ
ンタクト層１６、厚さ２００Åのｎ型Ｉｎ0.53Ｇａ0.47
Ａｓオーミックコンタクト層１７を順次、例えばＭＢＥ
成長法にて形成する。BEST MODE FOR CARRYING OUT THE INVENTION First Embodiment FIG. 1 is a plan view of a high electron mobility transistor according to a first embodiment of the present invention as seen from above. 2 is a sectional view taken along the line AA ', BB', CC 'in FIG. On a semi-insulating InP substrate 11, i with a thickness of 1000Å
Type In 0.52 Al 0.48 As buffer layer 12, thickness 200 Å
I-type In 0.53 Ga 0.47 As channel layer 13, thickness 50
Å i-type In 0.52 Al 0.48 As spacer layer 14, thickness 1
50Å n-type In 0.52 Al 0.48 As carrier supply layer 1
5, i-type In 0.52 Al 0.48 As gate contact layer 16 having a thickness of 100 Å, n-type In 0.53 Ga 0.47 having a thickness of 200 Å
The As ohmic contact layer 17 is sequentially formed by, for example, MBE.
It is formed by the growth method.
【００１３】その後、素子間分離のためのメサエッチン
グを、例えば硫酸と過酸化水素水の混合液にて行い、メ
サ部２１を形成する。次にメサ部２１においてソース電
極１８及びドレイン電極１９が形成されるべき領域に、
少なくともそれぞれ２か所以上に、ゲート長手方向に配
置され、かつゲート長手方向と直角方向に長い形状の溝
２２を、例えばクエン酸と過酸化水素水の混合液でのウ
ェットエッチングにより形成する。After that, mesa etching for separating the elements is performed by using, for example, a mixed solution of sulfuric acid and hydrogen peroxide water to form the mesa portion 21. Next, in the region where the source electrode 18 and the drain electrode 19 are to be formed in the mesa portion 21,
Grooves 22 which are arranged in at least two locations in the gate longitudinal direction and are long in the direction perpendicular to the gate longitudinal direction are formed by wet etching with a mixed solution of citric acid and hydrogen peroxide, for example.
【００１４】このとき溝２２の深さはＩｎ0.53Ｇａ0.47
Ａｓチャネル層１３の上面までの深さが望ましいが、Ｉ
ｎ0.53Ｇａ0.47Ａｓチャネル層１３に達していればそれ
より深くても構わない。次に電子ビーム蒸着法とリフト
オフ法により、例えばＡｕＧｅ／Ｎｉ／Ａｕからなるソ
ース電極１８及びドレイン電極１９を形成する。更に、
Ｎ2 雰囲気中３６０℃で２分間アロイする。ただし、ソ
ース電極１８及びドレイン電極１９はアロイオーミック
電極に限らず、ゲートコンタクト層１６上の膜構成等に
より、例えばＴｉ／Ｐｔ／Ａｕからなるノンアロイオー
ミック電極を採用しても構わない。次にソース電極１
８、ドレイン電極１９間に例えばクエン酸と過酸化水素
水の混合液でのウェットエッチングによりリセス２５
（ゲート回りのくぼみ）を形成し、例えばＴｉ／Ｐｔ／
Ａｕからなるゲート電極２０を電子ビーム蒸着法とリフ
トオフ法により形成する。At this time, the depth of the groove 22 is In 0.53 Ga 0.47.
The depth to the upper surface of the As channel layer 13 is desirable, but I
If it reaches the n 0.53 Ga 0.47 As channel layer 13, it may be deeper than that. Next, the source electrode 18 and the drain electrode 19 made of, for example, AuGe / Ni / Au are formed by the electron beam evaporation method and the lift-off method. Furthermore,
Alloy at 360 ° C. for 2 minutes in N 2 atmosphere. However, the source electrode 18 and the drain electrode 19 are not limited to the alloy ohmic electrode, and a non-alloy ohmic electrode made of, for example, Ti / Pt / Au may be adopted depending on the film configuration on the gate contact layer 16. Next, the source electrode 1
8, a recess 25 is formed between the drain electrodes 19 by wet etching with a mixed solution of citric acid and hydrogen peroxide.
(Recess around the gate) is formed, for example, Ti / Pt /
The gate electrode 20 made of Au is formed by the electron beam evaporation method and the lift-off method.
【００１５】以上、高電子移動度トランジスタの形成方
法を示したが、メサ部２１に形成された溝２２の内部
で、ソース電極１８及びドレイン電極１９がチャネル層
１３と直接コンタクトすることが可能となり、かつ溝２
２を複数形成することによりソース電極１８及びドレイ
ン電極１９とチャネル層１３の接合している面積を、容
易に増やすことが可能となる。また、溝２２はゲート長
手方向と直角の方向に長い形状であるため、チャネル層
１３のキャリア走行方向を分断するとがない。従って、
コンタクト抵抗を低減することができる。The method of forming the high electron mobility transistor has been described above. However, the source electrode 18 and the drain electrode 19 can directly contact the channel layer 13 inside the groove 22 formed in the mesa portion 21. , And groove 2
By forming a plurality of 2's, the area where the source electrode 18 and the drain electrode 19 are joined to the channel layer 13 can be easily increased. Further, since the groove 22 has a shape that is long in the direction perpendicular to the gate longitudinal direction, it does not divide the carrier traveling direction of the channel layer 13. Therefore,
Contact resistance can be reduced.
【００１６】第２実施例 第１実施例のトランジスタにおいてチャネル層１３をＩ
ｎ0.8 Ｇａ0.2 Ａｓとした。半導体基板に素子分離のた
めのメサエッチングを例えば硫酸と過酸化水素水の混合
液にて行う。この際マスクとして使用するレジストパタ
ーンは、ソース電極１８及びドレイン電極１９が形成さ
れるべき領域に、２本以上の溝２２を形成するための開
口部のあるパターンとし、図３に示す形状のメサ部２１
を形成する。 Second Embodiment In the transistor of the first embodiment, the channel layer 13 is I
n 0.8 Ga 0.2 As. Mesa etching for element isolation is performed on the semiconductor substrate with a mixed solution of sulfuric acid and hydrogen peroxide solution, for example. At this time, the resist pattern used as a mask is a pattern having an opening for forming two or more trenches 22 in the region where the source electrode 18 and the drain electrode 19 are to be formed. Part 21
To form
【００１７】その後ソース電極１８、ドレイン電極１
９、ゲート電極２０、を順次形成する。以上のように、
メサ部２１の溝の側壁でソース電極１８及びドレイン電
極１９と直接コンタクトするチャネル層１３のＩｎの組
成比を８０％以上とすることにより、実施例１に示した
効果に加え、ＩｎＧａＡｓのチャネル層１３とオーミッ
ク電極１８、１９との間に生ずるショットキ障壁がほと
んど零となるため、よりコンタクト抵抗を低減すること
ができる。Thereafter, the source electrode 18 and the drain electrode 1
9 and the gate electrode 20 are sequentially formed. As mentioned above,
By setting the In composition ratio of the channel layer 13 that is in direct contact with the source electrode 18 and the drain electrode 19 at the side wall of the groove of the mesa portion to be 80% or more, in addition to the effect shown in the first embodiment, the InGaAs channel layer is formed. Since the Schottky barrier generated between 13 and the ohmic electrodes 18 and 19 becomes almost zero, the contact resistance can be further reduced.
【図１】本発明の具体的な第１実施例に係る高電子移動
度トランジスタのメサ部の形状を示した構成図。FIG. 1 is a configuration diagram showing the shape of a mesa portion of a high electron mobility transistor according to a first specific example of the present invention.
【図２】同実施例の高電子移動度トランジスタを示した
断面図。FIG. 2 is a sectional view showing a high electron mobility transistor of the same example.
【図３】本発明の具体的な第２実施例に係るメサ部の形
状を示した構成図。FIG. 3 is a configuration diagram showing a shape of a mesa portion according to a second specific embodiment of the present invention.
【図４】従来の高電子移動度トランジスタを示した断面
図。FIG. 4 is a sectional view showing a conventional high electron mobility transistor.
１…半絶縁性基板 ２…バッファ層 ３…チャネル層 ４…スペーサ層 ５…キャリア供給層 ６…ゲートコンタクト層 ７…オーミックコンタクト層 ８…ソース電極 ９…ドレイン電極 １０…ゲート電極 １１…半絶縁性ＩｎＰ基板 １２…Ｉｎ0.52Ａｌ0.48Ａｓバッファ層 １３…Ｉｎ0.53Ｇａ0.47Ａｓチャネル層 １４…Ｉｎ0.52Ａｌ0.48Ａｓスペーサ層 １５…Ｉｎ0.52Ａｌ0.48Ａｓキャリア供給層 １６…Ｉｎ0.52Ａｌ0.48Ａｓゲートコンタクト層 １７…Ｉｎ0.53Ｇａ0.47Ａｓオーミックコンタクト層 １８…ソース電極 １９…ドレイン電極 ２０…ゲート電極 ２１…メサ部 ２２…溝 ２５…リセスDESCRIPTION OF SYMBOLS 1 ... Semi-insulating substrate 2 ... Buffer layer 3 ... Channel layer 4 ... Spacer layer 5 ... Carrier supply layer 6 ... Gate contact layer 7 ... Ohmic contact layer 8 ... Source electrode 9 ... Drain electrode 10 ... Gate electrode 11 ... Semi-insulating property InP substrate 12 ... In 0.52 Al 0.48 As buffer layer 13 ... In 0.53 Ga 0.47 As channel layer 14 ... In 0.52 Al 0.48 As spacer layer 15 ... In 0.52 Al 0.48 As carrier supply layer 16 ... In 0.52 Al 0.48 As gate contact layer 17 In 0.53 Ga 0.47 As ohmic contact layer 18 Source electrode 19 Drain electrode 20 Gate electrode 21 Mesa part 22 Groove 25 Recess
Claims (6)
チャネル層、キャリアを供給するキャリア供給層を有
し、かつ素子間分離のためのメサ部を有する高電子移動
度トランジスタにおいて、ソース電極及びドレイン電極
直下のメサ部に、少なくともチャネル層まで達する溝が
形成されており、この溝の内部において直接、前記チャ
ネル層にオーミックコンタクトしているソース電極及び
ドレイン電極を有していることを特徴とする高電子移動
度トランジスタ。1. A source electrode in a high electron mobility transistor having a channel layer on which carriers travel, a carrier supply layer for supplying carriers, and a mesa portion for element isolation on a semi-insulating substrate. And a groove reaching at least the channel layer is formed in the mesa portion immediately below the drain electrode, and the source electrode and the drain electrode in ohmic contact with the channel layer are directly provided inside the groove. High electron mobility transistor.
て、前記ソース電極及び前記ドレイン電極直下のメサ部
に形成される溝は、各電極直下に少なくとも２箇所以上
に、ゲート長手方向と直角の方向に長い形状で配置され
ていることを特徴とする請求項１に記載の高電子移動度
トランジスタ。2. In the high electron mobility transistor, a groove formed in a mesa portion directly under the source electrode and the drain electrode is long at least at two locations directly under each electrode in a direction perpendicular to a gate longitudinal direction. The high electron mobility transistor according to claim 1, wherein the high electron mobility transistor is arranged in a shape.
て、ゲートコンタクト層及びキャリア供給層がＩｎＡｌ
Ａｓ、チャネル層がＩｎＧａＡｓよりなることを特徴と
する請求項１に記載の高電子移動度トランジスタ。3. In the high electron mobility transistor, the gate contact layer and the carrier supply layer are made of InAl.
The high electron mobility transistor according to claim 1, wherein As and the channel layer are made of InGaAs.
て、ゲートコンタクト層及びキャリア供給層がＩｎＡｌ
Ａｓ、チャネル層がＩｎＧａＡｓよりなることを特徴と
する請求項２に記載の高電子移動度トランジスタ。4. In the high electron mobility transistor, the gate contact layer and the carrier supply layer are made of InAl.
The high electron mobility transistor according to claim 2, wherein As and the channel layer are made of InGaAs.
て、チャネル層であるＩｎＧａＡｓのＩｎ組成が８０％
以上であることを特徴とする請求項３に記載の高電子移
動度トランジスタ。5. The In composition of InGaAs, which is a channel layer, in the high electron mobility transistor has an In composition of 80%.
It is above, The high electron mobility transistor of Claim 3 characterized by the above-mentioned.
て、チャネル層であるＩｎＧａＡｓのＩｎ組成が８０％
以上であることを特徴とする請求項４に記載の高電子移
動度トランジスタ。6. The In composition of InGaAs, which is a channel layer, in the high electron mobility transistor has an In composition of 80%.
It is above, The high electron mobility transistor of Claim 4 characterized by the above-mentioned.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24380895A JPH0964341A (en) | 1995-08-28 | 1995-08-28 | High electron mobility transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24380895A JPH0964341A (en) | 1995-08-28 | 1995-08-28 | High electron mobility transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964341A true JPH0964341A (en) | 1997-03-07 |
Family
ID=17109249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24380895A Pending JPH0964341A (en) | 1995-08-28 | 1995-08-28 | High electron mobility transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964341A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001053271A (en) * | 1999-08-05 | 2001-02-23 | Fujitsu Ltd | Field-effect semiconductor device |
| JP2006253559A (en) * | 2005-03-14 | 2006-09-21 | Nichia Chem Ind Ltd | Field-effect transistor and its manufacturing method |
| JP2007165446A (en) * | 2005-12-12 | 2007-06-28 | Oki Electric Ind Co Ltd | Ohmic contact structure of semiconductor element |
| JP2008072083A (en) * | 2006-08-14 | 2008-03-27 | National Institute Of Advanced Industrial & Technology | Nitride semiconductor device and method for manufacturing same |
| JP2008227014A (en) * | 2007-03-09 | 2008-09-25 | Matsushita Electric Ind Co Ltd | Nitride semiconductor device, and manufacturing method thereof |
| EP2998999A1 (en) * | 2014-09-09 | 2016-03-23 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1995
- 1995-08-28 JP JP24380895A patent/JPH0964341A/en active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001053271A (en) * | 1999-08-05 | 2001-02-23 | Fujitsu Ltd | Field-effect semiconductor device |
| JP2006253559A (en) * | 2005-03-14 | 2006-09-21 | Nichia Chem Ind Ltd | Field-effect transistor and its manufacturing method |
| WO2006098341A1 (en) * | 2005-03-14 | 2006-09-21 | Nichia Corporation | Field effect transistor and device thereof |
| US8242539B2 (en) | 2005-03-14 | 2012-08-14 | Nichia Corporation | Field effect transistor with carrier transit layer in mesa having inclined sides |
| JP2007165446A (en) * | 2005-12-12 | 2007-06-28 | Oki Electric Ind Co Ltd | Ohmic contact structure of semiconductor element |
| JP2008072083A (en) * | 2006-08-14 | 2008-03-27 | National Institute Of Advanced Industrial & Technology | Nitride semiconductor device and method for manufacturing same |
| JP2008227014A (en) * | 2007-03-09 | 2008-09-25 | Matsushita Electric Ind Co Ltd | Nitride semiconductor device, and manufacturing method thereof |
| EP2998999A1 (en) * | 2014-09-09 | 2016-03-23 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2016058546A (en) * | 2014-09-09 | 2016-04-21 | 株式会社東芝 | Semiconductor device |
| US9508809B2 (en) | 2014-09-09 | 2016-11-29 | Kabushiki Kaisha Toshiba | III-N device with extended source and drain |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6274893B1 (en) | Compound semiconductor device and method of manufacturing the same | |
| US6271547B1 (en) | Double recessed transistor with resistive layer | |
| EP0551110B1 (en) | Compound semiconductor devices | |
| US5362677A (en) | Method for producing a field effect transistor with a gate recess structure | |
| JPH05275463A (en) | Semiconductor device | |
| US7012286B2 (en) | Heterojunction field effect transistor | |
| JPH0964341A (en) | High electron mobility transistor | |
| US6008509A (en) | Field effect transistor | |
| JPH07142706A (en) | Heterojunction semiconductor device and its manufacture | |
| JP3588988B2 (en) | Semiconductor device | |
| JP3443034B2 (en) | Field effect transistor | |
| JP3434623B2 (en) | Field effect transistor | |
| JP2970783B2 (en) | High electron mobility transistor and manufacturing method thereof | |
| JP2652647B2 (en) | Heterojunction field effect transistor | |
| JPS60251671A (en) | Field-effect type transistor and manufacture thereof | |
| JP2745624B2 (en) | Method for manufacturing field effect transistor | |
| JPH06252176A (en) | Transistor having high electron mobility | |
| JP3158410B2 (en) | Method for manufacturing semiconductor device | |
| JP2569626B2 (en) | Semiconductor integrated circuit device | |
| JPS61164270A (en) | Hetero junction field effect transistor | |
| JPH07142511A (en) | Hetero junction field-effect transistor | |
| JP3112075B2 (en) | Field effect transistor and method of manufacturing the same | |
| JPS6178174A (en) | Junction gate type field-effect transistor | |
| JPH01183858A (en) | Semiconductor device | |
| JPS6114756A (en) | Bipolar transistor |