JPH0964190A - Automatic wiring method for macro circuitry of lsi of embedded array system - Google Patents
Automatic wiring method for macro circuitry of lsi of embedded array systemInfo
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- JPH0964190A JPH0964190A JP7219234A JP21923495A JPH0964190A JP H0964190 A JPH0964190 A JP H0964190A JP 7219234 A JP7219234 A JP 7219234A JP 21923495 A JP21923495 A JP 21923495A JP H0964190 A JPH0964190 A JP H0964190A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＣＡＤ（Computer
Aided Dsign）ツール等を用いたエンベデッドアレイ方
式のＬＳＩの配線設計において、特にハードマクロ上の
通過配線の処理を行うエンベデッドアレイ方式ＬＳＩの
マクロ自動配線方法に関するものである。[0001] The present invention relates to a CAD (Computer).
The present invention relates to a macro automatic wiring method of an embedded array type LSI for processing a passing wiring on a hard macro, particularly in a wiring design of an embedded array type LSI using an Aided Dsign) tool or the like.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば次の文献に記載されるものがあった。 文献１；特開平６−３２６１９０号公報 文献２；“GARDS Command Reference Manual”１（１９
９４−９）シルバーリスコ社発行（米国） マクロには、ソフトマクロと擬似ハードマクロとハード
マクロがあるが、上記文献１には、ハードマクロのビル
ディング・ブロック方式の自動配線方法が記載されるて
いる。その請求項によると、マクロ上通過データをマク
ロの配線データに変更し、マクロを自動再配線する機能
を備えたものである。即ち、マクロ上の通過データがあ
ることを想定し、予め配線されたマクロは、特に通過デ
ータを取り込むために、１部の配線層を未配線の状態に
して設計されている。さらに、この文献１ではビルディ
ング・ブロック方式のＬＳＩのみに適用される技術であ
った。文献２には、シーオブゲート型ゲートアレイ（以
下、ＳＯＧという）の配線領域が指定されている擬似マ
クロ上の通過データを配線データに変更し、マクロを自
動再配線する機能が説明されている。文献２中のFigure
1-2のMulti-layer ECO に、その機能を実行するコマン
ド群が紹介されている。まず、複数のマクロの配線情報
“Original Design File”から、コマンド“RDUMP ”に
より、再配線したいマクロまたは領域の配線情報“SRF
”を抽出する。次に、配線情報“SRF ”に対して、コ
マンド“REDIT ”により、通過させたい配線情報を取り
込んで再配線する。その結果、“New Design File ”、
つまり再配線されたマクロまたは領域を取込んだマクロ
配線情報が生成される。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, there is one described in the following document. Document 1; JP-A-6-326190. Document 2; “GARDS Command Reference Manual” 1 (19
94-9) Silver Lisco, Inc. (USA) Macros include soft macros, pseudo hard macros, and hard macros. However, the above-mentioned reference 1 describes a hard macro building block automatic wiring method. There is. According to the claim, there is provided a function of changing the macro passing data to macro wiring data and automatically rewiring the macro. That is, assuming that there is passing data on the macro, the pre-wired macro is designed with a part of the wiring layer in an unwired state in order to particularly take in the passing data. Further, this document 1 is a technique applied only to a building block type LSI. Document 2 describes a function of changing the passing data on a pseudo macro in which a wiring area of a sea-of-gate type gate array (hereinafter referred to as SOG) is specified into wiring data and automatically rewiring the macro. . Figure in Reference 2
In 1-2 Multi-layer ECO, the command group that executes the function is introduced. First, from the wiring information "Original Design File" of multiple macros, use the command "RDUMP" to enter the wiring information "SRF" of the macro or area you want to rewire.
Then, the wiring information "SRF" is fetched by the command "REDIT" and re-wired. As a result, "New Design File",
In other words, the macro wiring information including the re-wired macro or area is generated.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、従来の
配線方法では、次のような課題があった。文献１の方法
では、マクロの配線可能総層数に対して、１層少ない配
線層で予め初期のマクロを作成して置くため、すべての
配線層を使用した場合に比べ、マクロの集積度が劣る。
マクロを通過する配線のデータを取込まず、その初期マ
クロをそのまま使用する場合には、ＬＳＩの集積度が低
下するという問題があった。また、マクロを通過する配
線のデータを取込まない場合で、マクロサイズを小さく
するために、ＬＳＩにマクロを配置した後に全配線層を
使用してマクロを再配線する場合、初期のマクロの閉じ
た領域でタイミング検証が終了していたとしても、再配
線後に再度タイミング検証をする必要が生じる。よっ
て、ＬＳＩの製作期間が長くなると共に、開発費も増大
するという問題もあった。また、文献１ではゲートアレ
イの下地を伴うマクロを多数接続したＬＳＩを対象、つ
まり、ビルディングブロック方式で用いるマクロを対象
としており、エンベデッドアレイ方式のマクロを対象に
していない。さらにエンベデッドアレイ方式は、下地を
予め作成しておくことができるため、ビルディングブロ
ック方式のＬＳＩよりも、開発及び改修期間が格段に短
いとされている。文献１には、このエンベデットアレイ
方式のＬＳＩをカバーしていないという、不足問題もあ
る。文献２では、ＳＯＧのアレイ上に形成される擬似ハ
ードマクロのみを対象とし、通過配線のマクロ内への取
込みを可能にしているが、ハードマクロへの通過配線の
取込みは不可能である。これがハードマクロの迂回配線
を多発させ、周辺回路の配線遅延が増大する原因になっ
ていた。However, the conventional wiring method has the following problems. In the method of Reference 1, since the initial macro is created in advance with one less wiring layer than the total number of routable macro layers, the degree of macro integration is higher than when all wiring layers are used. Inferior.
When the data of the wiring passing through the macro is not taken in and the initial macro is used as it is, there is a problem that the integration degree of the LSI is lowered. In addition, when the data of the wiring that passes through the macro is not captured, in order to reduce the macro size, when the macro is rewired using all wiring layers after placing the macro on the LSI, the initial macro close Even if the timing verification has been completed in a different area, it is necessary to perform the timing verification again after the rewiring. Therefore, there is a problem that the manufacturing period of the LSI becomes long and the development cost also increases. Further, in Document 1, an LSI in which a large number of macros with a ground of a gate array are connected is targeted, that is, a macro used in a building block system is targeted, and an embedded array system macro is not targeted. Further, the embedded array method is capable of preliminarily preparing a base, and therefore, the development and repair period is considerably shorter than that of a building block type LSI. Document 1 also has a shortage problem that it does not cover this embedded array type LSI. In Document 2, only the pseudo hard macro formed on the SOG array is targeted, and the passage wiring can be taken into the macro, but the passage wiring cannot be taken into the hard macro. This often causes the detour wiring of the hard macro to occur and causes the wiring delay of the peripheral circuit to increase.
【０００４】[0004]
【課題を解決するための手段】第１及び第２の発明は、
エンベデッドアレイ方式のＬＳＩの設計に際し、エンベ
デッドアレイ方式ＬＳＩのマクロ自動配線方法におい
て、マクロの配置及び配線を行うエンベデッドアレイシ
ステムにエンベデッドアレイ上のハードマクロを通過さ
せたい配線を通過配線データとして取込み、前記エンベ
デッドアレイシステムを用いて、予め配線されている前
記ハードマクロ内の初期配線と前記通過させたい配線と
を該ハードマクロの領域内で再配線するようにしてい
る。第３の発明によれば、エンベデッドアレイ方式のＬ
ＳＩの設計に際し、エンベデッドアレイシステムを用い
てマクロの配置及び配線を行うエンベデッドアレイ方式
ＬＳＩのマクロ自動配線方法において、次のようなタイ
ミングドリブン処理を行うようにしている。タイミング
ドリブン処理は、前記エンベデッドアレイシステムにエ
ンベデッドアレイ上のハードマクロを通過させたい配線
を通過配線データとして取込むと共に、該通過させたい
配線の配線経路による遅延の制限値を取込み、前記エン
ベデッドアレイシステムを用いて、予め配線されている
前記ハードマクロ内の初期配線と前記通過させたい配線
とを該ハードマクロの領域内で再配線し、該通過させた
い配線における遅延を計算して前記制限値と比較する。
そして、その通過させたい配線の遅延が該制御値を越え
た場合には、該エンベデッドアレイシステムを用いて、
該通過させたい配線に対して他の経路を選択して再度再
配線する。Means for Solving the Problems The first and second inventions are
In designing the embedded array type LSI, in the macro automatic wiring method of the embedded array type LSI, the wiring to pass the hard macro on the embedded array to the embedded array system for arranging and wiring the macros is fetched as the passing wiring data. An embedded array system is used to re-route the pre-wired initial wiring in the hard macro and the wiring to be passed in the area of the hard macro. According to the third invention, an embedded array type L
In designing an SI, the following timing driven processing is performed in the macro automatic wiring method of the embedded array type LSI, in which the macros are arranged and wired using the embedded array system. The timing driven processing fetches a wiring line to be passed through a hard macro on the embedded array as passing wiring data into the embedded array system, and also fetches a delay limit value due to a wiring route of the wiring line to be passed through the embedded array system. By rewiring the pre-wired initial wiring in the hard macro and the wiring to be passed in the area of the hard macro, calculating the delay in the wiring to be passed, Compare.
When the delay of the wiring to be passed exceeds the control value, the embedded array system is used to
Another path is selected for the wiring to be passed and rewiring is performed again.
【０００５】第１及び第２の発明によれば、以上のよう
にエンベデッドアレイ方式ＬＳＩのマクロ自動配線方法
を構成したので、エンベデッドアレイ方式のＬＳＩでハ
ードマクロを通過させたい配線が発生した場合、エンベ
デッドアレイシステムに対して通過させたい配線を通過
配線データとして取込ませる。そのエンベデッドアレイ
システムにより、予め配線されているハードマクロ内の
初期配線と通過させたい配線とが、ハードマクロの領域
内で自動再配線される。即ち、通過させたい配線をハー
ドマクロに取込むことになる。従って前記課題を解決で
きるのである。第３の発明によれば、エンベデッドアレ
イシステムを用いてエンベデッドアレイ方式ＬＳＩのマ
クロの配置及び配線を行うが、その際に、タイミングド
リブン処理が行われる。タイミングドリブン処理では、
エンベデッドアレイシステムに通過配線データと、該通
過させたい配線の遅延の制限値とを取込み、ハードマク
ロ内の初期配線と通過させたい配線とを該ハードマクロ
の領域内で再配線する。そして、再配線された通過させ
たい配線における遅延が計算されて制限値と比較され
る。比較の結果、通過させたい配線の遅延がその制限値
を越えた場合には、エンベデッドアレイシステムを用い
て、再度再配線が行なわれる。即ち、最初の再配線で設
定された通過させたい配線の配線経路において、遅延が
制限値よりも越えたときには、他の経路が選択されて再
度再配線される。従って、前記課題を解決するととも
に、遅延特性を満足する再配線が可能となる。According to the first and second aspects of the invention, the macro automatic wiring method for the embedded array type LSI is configured as described above. Therefore, when a wiring to be passed through the hard macro occurs in the embedded array type LSI, The wiring to be passed to the embedded array system is fetched as passing wiring data. With the embedded array system, the initial wiring in the hard macro and the wiring to be passed in advance are automatically re-wired in the area of the hard macro. That is, the wiring to be passed is taken into the hard macro. Therefore, the above problem can be solved. According to the third invention, the placement and wiring of the macros of the embedded array type LSI are performed using the embedded array system, and at that time, the timing driven processing is performed. In timing driven processing,
The passing wiring data and the delay limit value of the wiring to be passed are fetched into the embedded array system, and the initial wiring in the hard macro and the wiring to be passed are rewired in the area of the hard macro. Then, the delay in the rerouted wiring to be passed is calculated and compared with the limit value. As a result of the comparison, if the delay of the wiring to be passed exceeds the limit value, rewiring is performed again using the embedded array system. That is, when the delay exceeds the limit value in the wiring route of the wiring set to pass through set in the first rewiring, another route is selected and rewiring is performed again. Therefore, it is possible to solve the above-mentioned problems and to perform rewiring satisfying the delay characteristic.
【０００６】[0006]
【発明の実施の形態】第１の実施形態 図１は、第１の実施形態を示すエンベデッドアレイ方式
ＬＳＩのマクロ自動配線方法のフローチャートである。
この自動配線方法は、ＣＡＤで構成された自動配置・配
線装置であるエンベデッドアレイシステムを用いたＬＳ
Ｉの設計方法であり、特に、ハードマクロを通過する配
線を処理するものでる。この自動配線方法は、ハードマ
クロとその周辺回路の接続情報を受けるステップＳ１の
情報入力処理と、ステップＳ１に続くステップＳ２の配
線処理とを有している。ステップＳ２の次には、ステッ
プＳ３のハードマクロを通過させたい配線があるかどう
かを判定する処理を行い、通過させたい配線のある場合
にはステップＳ４のハードマクロ通過配線端子情報入力
処理を行い、通過させたい配線が無い場合には一連の処
理を終了する構成である。ステップＳ４の次には、ステ
ップＳ５のハードマクロ内の配線を切断する必要がある
かないかを判断する処理を行うようになっている。ステ
ップＳ５の処理で、ハードマクロ配線を切断する必要が
ないと判断された場合、ステップＳ６の通過配線処理が
行われた後、処理はステップＳ３に戻るようになってい
る。ステップＳ５の処理で、切断する必要があると判断
された場合、ステップＳ７のハードマクロ配線の切断処
理が行われ、続くステップＳ８で、ハードマクロ通過配
線の配線処理が行われるようになっている。ステップＳ
８の後のステップＳ９で、切断ハードマクロ配線の再配
線処理が行われ、ステップＳ３に処理は戻る構成となっ
ている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a flowchart of a macro automatic wiring method for an embedded array type LSI showing a first embodiment.
This automatic wiring method is an LS using an embedded array system that is an automatic placement / wiring device configured by CAD.
The design method of I, in particular, the method of processing the wiring passing through the hard macro. This automatic wiring method has an information input process of step S1 for receiving connection information of the hard macro and its peripheral circuits, and a wiring process of step S2 following step S1. After step S2, a process for determining whether or not there is a wiring to be passed through the hard macro in step S3 is performed, and if there is a wiring to be passed, the hard macro passage wiring terminal information input processing in step S4 is performed. If there is no wiring to be passed, a series of processing is ended. Subsequent to step S4, a process of determining whether or not it is necessary to disconnect the wiring in the hard macro in step S5 is performed. When it is determined in the process of step S5 that the hard macro wiring does not need to be cut, after the passage wiring process of step S6 is performed, the process returns to step S3. When it is determined in the process of step S5 that cutting is necessary, the hard macro wiring cutting process of step S7 is performed, and the hard macro passage wiring processing is performed in subsequent step S8. . Step S
In step S9 after 8, the rewiring processing of the cut hard macro wiring is performed, and the processing returns to step S3.
【０００７】次に、エンベデッドアレイ方式のＬＳＩに
おけるマクロ自動配線方法を、順を追って説明する。ま
ず、ステップＳ１において、ハードマクロとその周辺回
路の回路接続情報をエンベデッドアレイシステムに入力
する。このときのハードマクロは予め初期配線されてい
る。ステップＳ２において、エンベデッドアレイシステ
ムは、それら回路接続情報に基づき、ハードマクロの周
辺回路同士及びハードマクロと該周辺回路に対して配線
処理をする。その後のステップＳ３のおいて、オペレー
タは配線処理結果に対して判定を行う。配線処理された
配線のうち、特にハードマクロを通過させたいという要
求が発生した場合、オペレータは“ＹＥＳ”をエンベデ
ッドアレイシステムに入力し、要求のない場合は“Ｎ
Ｏ”を入力して処理を終了する。Next, a macro automatic wiring method in an embedded array type LSI will be described step by step. First, in step S1, the circuit connection information of the hard macro and its peripheral circuits is input to the embedded array system. The hard macro at this time is pre-wired in advance. In step S2, the embedded array system performs a wiring process for the peripheral circuits of the hard macro and the hard macro and the peripheral circuit based on the circuit connection information. In step S3 thereafter, the operator makes a determination on the wiring processing result. When a request is made to pass a hard macro among the processed wires, the operator inputs “YES” to the embedded array system, and if there is no request, the operator inputs “N”.
Input "O" to end the process.
【０００８】図２（ｉ），（ii）は、エンベデッドアレ
イ方式のＬＳＩの平面図である。図２（ｉ），（ii）に
は、ＳＯＧ１０と複数のハードマクロ１１，１２，１３
がそれぞれ示されている。例えば、図２（ｉ）ように、
配線Ｌにハードマクロ１２を通過さた場合はよいが、図
２（ii）のように配線Ｌをマクロ１２に対して迂回配線
すると、遅延特性が悪化する。遅延特性を改善するため
に、ハードマクロを通過させたい配線がある場合、つま
り“ＹＥＳ”を入力した場合、ステップＳ４において、
ハードマクロのどの外形上の経路を通過させて通過配線
するか、ハードマクロの外形の座標ａ，ｂを指定するこ
とで、通過情報を入力する。即ち、ハードマクロ通過配
線端子情報を入力する。エンベデッドアレイシステム
は、指定された外形の座標ａ，ｂを読取ると共に、その
座標ａ，ｂを、通過させたい配線の通過座標として認識
する。そして、ステップＳ５において、エンベデッドア
レイシステムは、後の通過配線の配線処理のために、ハ
ードマクロに既に配線された初期配線を切断する必要が
あるかいなかを判断する。2 (i) and (ii) are plan views of an embedded array type LSI. 2 (i) and (ii), the SOG 10 and the plurality of hard macros 11, 12, 13 are shown.
Are shown respectively. For example, as shown in FIG.
It is preferable that the wiring L pass through the hard macro 12, but if the wiring L is bypassed with respect to the macro 12 as shown in FIG. 2 (ii), the delay characteristic is deteriorated. In order to improve the delay characteristic, if there is a wiring that is desired to pass through the hard macro, that is, if "YES" is input, in step S4,
Passing information is input by designating which route on the outer shape of the hard macro is to be routed through and the coordinates a and b of the outer shape of the hard macro. That is, the hard macro passage wiring terminal information is input. The embedded array system reads the coordinates a and b of the specified outline and recognizes the coordinates a and b as the passing coordinates of the wiring to be passed. Then, in step S5, the embedded array system determines whether or not it is necessary to cut the initial wiring that has already been wired in the hard macro for the wiring processing of the subsequent wiring.
【０００９】図３（ｉ），（ii）は、図２中のハードマ
クロの配線例を示す斜視図である。この図３には、ハー
ドマクロを形成する３つの配線層Ａ１，Ａ２，Ａ３が示
されている。図３（ｉ）のように、配線層Ａ２，Ａ３に
初期配線のハードマクロ配線Ｌ1 があって、配線層Ａ３
上の座標ａ，ｂを直接接続できなくても、配線層Ａ１を
介することで、座標ａ，ｂ間を接続することが可能であ
る。それに対して、図３（ii）では、ハードマクロ配線
Ｌ1 をどこかで切断しないと、座標ａ，ｂを接続するこ
とはできない。図３（ii）のように、ハードマクロ配線
Ｌ1 を切断する必要があると判断された場合、エンベデ
ッドアレイシステムは、通過配線の配線経路を既に配線
されているハードマクロ配線Ｌ1 の配線密度等から、切
断箇所を決定する。また、切断の必要がないと判断され
た場合には、ハードマクロ配線Ｌ1 を切断することな
く、ステップＳ６で通過配線を配線処理し、再び通過配
線情報をオペレータに要求する。3 (i) and 3 (ii) are perspective views showing wiring examples of the hard macro shown in FIG. In FIG. 3, three wiring layers A1, A2 and A3 forming a hard macro are shown. As shown in FIG. 3I, the wiring layers A2 and A3 have the hard macro wiring L 1 as the initial wiring, and the wiring layer A3
Even if the coordinates a and b above cannot be directly connected, the coordinates a and b can be connected via the wiring layer A1. On the other hand, in FIG. 3 (ii), the coordinates a and b cannot be connected unless the hard macro wiring L 1 is cut somewhere. As shown in FIG. 3 (ii), when it is determined that the hard macro wiring L 1 needs to be cut, the embedded array system determines the wiring density of the hard macro wiring L 1 that is already routed through the wiring route of the passing wiring. Etc., determine the cutting point. If it is determined that the disconnection is not necessary, the passage wiring is processed in step S6 without disconnecting the hard macro wiring L 1, and the passage wiring information is again requested to the operator.
【００１０】ハードマクロ配線Ｌ1 の切断が必要である
と判断された場合には、ステップＳ７のハードマクロ配
線Ｌ1 の切断処理を行なう。ステップＳ７において、ス
テップＳ５で決定された配線経路と交差するハードマク
ロ配線の領域を、作図基準を満足するように切断する。
例えば、グリッドの間隔をきめてグリッドの整数倍の間
隔、幅でハードマクロの配線をしておき、グリッド単位
で切断を行なう。ステップＳ７の後のステップＳ８で、
通過配線に対する配線処理を行う。さらに、ステップＳ
８の後のステップＳ９で、エンベデッドアレイシステム
は、初期とは異なった経路でハードマクロ内の配線をす
る、つまり切断ハードマクロの再配線処理を行う。[0010] When the cutting of the hard macro wiring L 1 is determined to be necessary, performs disconnection processing of the hard macro wiring L 1 in step S7. In step S7, the area of the hard macro wiring that intersects the wiring route determined in step S5 is cut so as to satisfy the drawing standard.
For example, the intervals between the grids are set and the hard macros are laid out at intervals and widths that are integer multiples of the grid, and cutting is performed in grid units. In step S8 after step S7,
Wiring processing is performed on the passing wiring. Further, step S
In step S9 after 8, the embedded array system performs wiring in the hard macro by a route different from the initial one, that is, performs rewiring processing of the cut hard macro.
【００１１】以上のように、この第１の実施形態では、
ハードマクロを通過させたい配線を通過配線データとし
て、ステップＳ４でエンベデッドアレイシステムに取込
み、既に配線されているエンベデッドアレイ上のハード
マクロの配線とその通過させたい配線とをステップＳ７
及びステップＳ８で、ハードマクロの領域内で再度配線
するようにしているので、ハードマクロ周囲の配線にお
けるハードマクロを迂回する配線が減少し、ハードマク
ロの周囲を高集積化できる。また、ハードマクロ周囲の
回路において、周囲回路同士を接続する配線の短縮が可
能となり、その短縮分、配線遅延が減少し、高速で動作
する場合に発生するクリティカルパスが減少する。ま
た、ハードマクロの初期において、グリッドを決めて、
グリッドの整数倍で配線しておくことにより、エンベデ
ッドアレイシステムが容易にハードマクロ配線の切断
と、通過配線の配線と、再配線を行うことができるよう
になり、エンベデッドアレイシステムの処理時間が短縮
され、グリッドを決めない場合に比べて、処理費用も低
減できる。As described above, in the first embodiment,
The wiring to be passed through the hard macro is taken as the passing wiring data in the embedded array system in step S4, and the wiring of the hard macro on the embedded array which has already been wired and the wiring to be passed through are set in step S7.
Also, in step S8, the wiring is re-wired in the area of the hard macro, so that the wiring around the hard macro that bypasses the hard macro is reduced, and the periphery of the hard macro can be highly integrated. Further, in the circuit around the hard macro, it is possible to shorten the wiring that connects the peripheral circuits to each other, the wiring delay is reduced by the shortening, and the critical path generated when operating at high speed is reduced. Also, at the beginning of the hard macro, we decided the grid,
By wiring at an integer multiple of the grid, the embedded array system can easily cut the hard macro wiring, route the passing wiring, and reroute, reducing the processing time of the embedded array system. Therefore, the processing cost can be reduced as compared with the case where the grid is not determined.
【００１２】第２の実施形態 図４は、本発明の第２の実施形態を示すエンベデッドア
レイ方式ＬＳＩのマクロ自動配線方法のフローチャート
である。この自動配線方法は、第１の実施形態を示す図
１におけるステップＳ４のハードマクロ通過配線端子情
報入力処理とステップＳ５の切断処理判定との間に、タ
イミングドリブン処理を行う機能を設けていることが、
特徴である。タイミングドリブン機能は、ステップＳ４
の処理の後に行われるステップＳ２１の遅延制限情報入
力処理と、ステップＳ２１の後のステップＳ２２の仮想
配線処理と、仮想配線処理の後のステップＳ２３のタイ
ミング判定処理と、ステップＳ２４の前記仮想配線の他
に通過配線経路が存在するか否かを判定する処理とで構
成されている。仮想配線処理は、ハードマクロの通過配
線をそのハードマクロに仮に配線する処理であり、ステ
ップＳ２３のタイミング判定処理の結果、“ＮＧ”であ
った場合にはステップＳ２４で、他の通過配線経路が存
在するか否かを判定する処理をするようになっている。
ステップＳ２４の判定結果で、通過配線経路が他にある
場合には処理はステップＳ２２に戻り、新たな仮想配線
処理を行い、他の通過配線経路がない場合には、一連の
処理を終了するようになっている。また、ステップＳ２
３のタイミング判定処理の結果が“ＧＯＯＤ”であった
場合には、各ステップＳ５〜Ｓ９の処理が第１の実施例
と同様に、それぞれ行われる構成である。 Second Embodiment FIG. 4 is a flow chart of a macro automatic wiring method of an embedded array type LSI showing a second embodiment of the present invention. This automatic wiring method has a function of performing timing driven processing between the hard macro passage wiring terminal information input processing of step S4 and the cutting processing determination of step S5 in FIG. 1 showing the first embodiment. But,
It is a feature. The timing driven function is step S4.
Of the delay limit information in step S21, the virtual wiring process in step S22 after step S21, the timing determination process in step S23 after the virtual wiring process, and the virtual wiring in step S24. In addition, it is configured to perform a process of determining whether or not there is a passing wiring route. The virtual wiring process is a process of temporarily wiring the passing wiring of the hard macro to the hard macro. If the result of the timing determination processing of step S23 is "NG", another passing wiring route is set in step S24. It is designed to determine whether or not it exists.
If it is determined in step S24 that there is another passing wiring route, the process returns to step S22 to perform a new virtual wiring process, and if there is no other passing wiring route, the series of processes is ended. It has become. Also, step S2
When the result of the timing determination process of No. 3 is "GOOD", the processes of steps S5 to S9 are each performed similarly to the first embodiment.
【００１３】次に、図４のエンベデッドアレイ方式ＬＳ
Ｉのマクロ自動配線方法の説明を順序を追って、説明す
る。まず、ステップＳ１において、ハードマクロとその
周辺回路の回路接続情報をエンベデッドアレイシステム
に入力する。このときのハードマクロは予め配線されて
いる。ステップＳ２において、エンベデッドアレイシス
テムは、それら接続情報に基づき、ハードマクロの周辺
回路同士及びハードマクロと該周辺回路に対して配線処
理をする。その後のステップＳ３において、オペレータ
は配線処理結果に対してハードマクロを通過させたい配
線があるか判定を行う。配線処理された配線のうち、特
にハードマクロを通過させたいという要求が発生した場
合、オペレータは“ＹＥＳ”をエンベデッドアレイシス
テムに入力し、要求のない場合は“ＮＯ”を入力して処
理を終了する。ハードマクロを通過させたい配線がある
場合、つまり“ＹＥＳ”を入力した場合、ステップＳ４
において、ハードマクロのどの外形上の経路を通過させ
て通過配線するか、ハードマクロの外形の座標を指定す
ることで、通過情報を入力する。即ち、ハードマクロ通
過配線端子情報を入力する。エンベデッドアレイシステ
ムは、指定された外形の座標を読取ると共に、その座標
を、通過させたい配線の通過座標として認識する。Next, the embedded array type LS of FIG.
The macro automatic wiring method I will be described step by step. First, in step S1, the circuit connection information of the hard macro and its peripheral circuits is input to the embedded array system. The hard macro at this time is pre-wired. In step S2, the embedded array system performs a wiring process for the peripheral circuits of the hard macro and for the hard macro and the peripheral circuit based on the connection information. In the subsequent step S3, the operator determines whether or not there is a wiring which the hard macro wants to pass through in the wiring processing result. If there is a request to pass a hard macro among the processed wiring, the operator inputs "YES" to the embedded array system, and if there is no request, inputs "NO" and finishes the processing. To do. If there is a wiring to be passed through the hard macro, that is, if "YES" is input, step S4
In, the passage information is input by designating which contour of the hard macro to pass through for passage wiring or by specifying the coordinates of the contour of the hard macro. That is, the hard macro passage wiring terminal information is input. The embedded array system reads the coordinates of the specified outline and recognizes the coordinates as the passing coordinates of the wiring to be passed.
【００１４】ステップＳ２１の遅延制限情報入力処理に
おいて、オペレータはハードマクロ通過配線の信号伝送
遅延の制限値、つまり単位長さ当りの遅延からなる遅延
制限情報をエンベデッドアレイシステムに入力する。な
お、遅延制限情報は、Ｓ４，Ｓ３，Ｓ２，Ｓ１のステッ
プの前に入力してもよい。この制限情報によって、設計
された通過配線の適否が判定されることになる。ステッ
プＳ２１の後のステップＳ２２で、エンベデッドアレイ
システムは仮想配線処理を行い、ハードマクロ通過配線
を仮に配線する。この仮の配線に対してエンベデッドア
レイシステムは、配線長等の遅延要因を抽出し、仮の配
線における信号伝送遅延を算出する。ステップＳ２３の
タイミング判定処理において、エンベデッドアレイシス
テムは、ステップＳ２２で算出した信号伝送遅延と、ス
テップＳ２１で得られた信号伝送遅延の制限値とを比較
する。算出した信号伝送遅延が制限値によりも、小さい
場合、つまり、“ＧＯＯＤ”の場合、処理はステップＳ
５の切断処理判定に進む。以降、第１の実施例の実施例
と同様の処理が行なわれる。ステップＳ２３の判定処理
において、算出した信号伝送遅延が制限値を越えた場
合、つまり“ＮＧ”の場合、ステップＳ２４において、
エンベデッドアレイシステムは、前記仮の配線と異なっ
た経路でハードマクロの通過配線を再配線できるか判定
する。判定結果で、再配線が可能の場合には、処理はス
テップＳ２２に戻って、該ステップＳ２２とステップＳ
２３のルーチンを繰りかえす。再配線が不可能の場合、
即ち“ＮＯ”の場合には、制限値を満足する配線が不可
能であるとして、再配線の処理を中止し、全体の処理を
終了する。In the delay limit information input process of step S21, the operator inputs the limit value of the signal transmission delay of the hard macro passage wiring, that is, the delay limit information consisting of the delay per unit length to the embedded array system. The delay limit information may be input before the steps S4, S3, S2 and S1. Based on this restriction information, the suitability of the designed passing wiring is determined. In step S22 after step S21, the embedded array system performs virtual wiring processing to temporarily wire the hard macro passage wiring. The embedded array system extracts a delay factor such as a wiring length for the temporary wiring and calculates a signal transmission delay in the temporary wiring. In the timing determination process of step S23, the embedded array system compares the signal transmission delay calculated in step S22 with the limit value of the signal transmission delay obtained in step S21. If the calculated signal transmission delay is smaller than the limit value, that is, if “GOOD”, the process proceeds to step S.
The process proceeds to the disconnection process determination of 5. After that, the same processing as that of the first embodiment is performed. In the determination process of step S23, when the calculated signal transmission delay exceeds the limit value, that is, “NG”, in step S24,
The embedded array system determines whether or not the hard macro passage wiring can be re-routed through a route different from the temporary wiring. If the result of the determination is that rewiring is possible, the process returns to step S22, and steps S22 and S22 are performed.
23 routines are repeated. If rewiring is not possible,
That is, in the case of "NO", it is determined that wiring that satisfies the limit value is impossible, and the rewiring process is stopped and the entire process is ended.
【００１５】以上のように、本実施形態では、ステップ
Ｓ２１の遅延制限情報入力処理と、ステップＳ２１の後
のステップＳ２２の仮想配線処理と、仮想配線処理の後
のステップＳ２３のタイミング判定処理と、ステップＳ
２４の仮の配線の他に通過配線が存在するか否かを判定
する処理とを設け、タイミングドリブン処理を行うよう
にしている。そのため、タイミングドリブン機能が付加
され、ハードマクロの通過配線が所望の遅延を満たすこ
とになり、再配線上の遅延によって生じるハードマクロ
周辺回路の論理エラーが減少し、ハードマクロも含む全
体の配線の中で、クリティカルパスが減少できる。クリ
ティカルパスが減少すると、機能開発におけるフィード
バックルーチンの回数が減少し、エンベデッドアレイの
開発費及びＴＡＴ（製作期間）が減少する。As described above, in the present embodiment, the delay limit information input processing in step S21, the virtual wiring processing in step S22 after step S21, and the timing determination processing in step S23 after the virtual wiring processing, Step S
In addition to the 24 temporary wirings, a process for determining whether or not there is a passing wiring is provided, and the timing driven processing is performed. Therefore, the timing driven function is added, the hard macro passage wiring satisfies the desired delay, the logic error of the hard macro peripheral circuit caused by the delay on the rewiring is reduced, and the entire wiring including the hard macro is reduced. In it, the critical path can be reduced. When the critical path is reduced, the number of feedback routines in the function development is reduced, and the embedded array development cost and TAT (production period) are reduced.
【００１６】なお、本発明は、上記実施形態に限定され
ず種々の変形が可能である。その変形例としては、例え
ば次のようなものがある。 （１） 第１〜第３の実施形態では、再配線の処理をス
テップＳ７→ステップＳ８→ステップＳ９の順に行うよ
うにしているが、ステップＳ８→ステップＳ７→ステッ
プＳ９の順に行ってもよい。即ち、ハードマクロの初期
配線を切断する必要があっても先に通過させたい配線を
配線し、この配線と既にある初期配線との交差する部分
において、該初期配線を切断してハードマクロの再配線
を行うのである。このようにしても、上記実施形態と同
様の効果が得られる。 （２） 第３の実施形態では、第１の実施形態にタイミ
ングドリブン機能を取り入れているが、他のエンベデッ
ドアレイＬＳＩのマクロ自動配線方法にタイミングドリ
ブン機能を設けるようにしても、通過配線が所望の遅延
を満たすことになり、タイミング検証の省略が可能とな
る。The present invention is not limited to the above embodiment, and various modifications can be made. For example, there are the following modifications. (1) In the first to third embodiments, the rewiring process is performed in the order of step S7 → step S8 → step S9, but it may be performed in the order of step S8 → step S7 → step S9. That is, even if it is necessary to cut the initial wiring of the hard macro, the wiring to be passed first is wired, and at the intersection of this wiring and the existing initial wiring, the initial wiring is cut and the hard macro is reconfigured. Wiring is done. Even in this case, the same effect as that of the above embodiment can be obtained. (2) In the third embodiment, the timing driven function is incorporated in the first embodiment. However, even if the timing driven function is provided in the macro automatic wiring method of another embedded array LSI, the passing wiring is desired. Therefore, the timing verification can be omitted.
【００１７】[0017]
【発明の効果】以上詳細に説明したように、第１の発明
によれば、エンベデッドアレイシステムにハードマクロ
を通過させたい配線を通過配線データとして取込み、そ
のエンベデッドアレイシステムを用いて、ハードマクロ
内の初期配線と通過させたい配線とを該ハードマクロの
領域内で再配線するようにしているので、例えば、ハー
ドマクロを通過させたい配線が存在する場合、ハードマ
クロ周囲の配線におけるハードマクロを迂回する配線が
減少し、ハードマクロの周囲を高集積化できる。また、
ハードマクロ周囲の回路において、周囲回路同士を接続
する配線の短縮が可能となり、その短縮分、配線遅延が
減少し、高速で動作する場合に発生するクリティカルパ
スが減少する。また、ハードマクロを通過させたい配線
がない場合、初期配線のされたハードマクロがそのまま
採用できるので、ハードマクロ内のタイミング検証を省
略でき、従来例に比べてタイミング検証の煩わしさを低
減である。As described above in detail, according to the first aspect of the invention, the wiring which is desired to pass through the hard macro in the embedded array system is taken in as the passing wiring data, and the embedded array system is used to store the data in the hard macro. Since the initial wiring and the wiring to be passed are rewired within the area of the hard macro, for example, when there is a wiring to pass the hard macro, the hard macro around the hard macro is bypassed. The number of wirings to be used is reduced, and high integration around the hard macro is possible. Also,
In the circuits around the hard macro, it is possible to shorten the wirings that connect the peripheral circuits, the wiring delay is reduced by the shortening, and the critical paths that occur when operating at high speed are reduced. Further, when there is no wiring to pass through the hard macro, the hard macro with the initial wiring can be adopted as it is, so that the timing verification in the hard macro can be omitted and the troublesomeness of the timing verification can be reduced compared to the conventional example. .
【００１８】第２の発明によれば、第１の発明における
ハードマクロの初期配線は、予め配線グリッドを決め、
そのグリッド上にグリッド間隔の整数倍で配線してハー
ドマクロを形成しておき、エンベデッドアレイシステム
に、グリッド単位で前記初期配線の切断とハードマクロ
内の再配線とを行わせるようにしているので、第１の発
明における再配線の処理が容易になる。第３の発明によ
れば、エンベデッドアレイ方式ＬＳＩのマクロ自動配線
方法において、タイミングドリブン処理を行うようにし
ているので、ハードマクロの通過配線が所望の遅延を満
たすことになり、再配線によって生じるハードマクロ周
辺回路の論理エラーが減少し、ハードマクロも含む全体
の配線の中で、クリティカルパスが減少できる。クリテ
ィカルパスが減少することにより、機能開発及び配置・
配線におけるフィードバックルーチンの回数が減少し、
エンベデッドアレイの開発費及びＴＡＴが減少する。According to the second invention, the initial wiring of the hard macro in the first invention determines a wiring grid in advance,
Since a hard macro is formed by wiring at an integer multiple of the grid interval on the grid, the embedded array system is made to perform the cutting of the initial wiring and the rewiring in the hard macro for each grid. The rewiring process in the first invention is facilitated. According to the third invention, in the macro automatic wiring method for the embedded array type LSI, the timing driven processing is performed, so that the passing wiring of the hard macro satisfies the desired delay, and the hardware generated by the rewiring is satisfied. The logic error of the macro peripheral circuit is reduced, and the critical path can be reduced in the entire wiring including the hard macro. By reducing the critical path, function development and placement
Fewer feedback routines in wiring,
Embedded array development costs and TAT are reduced.
【図１】本発明の第１の実施形態を示すエンベデッドア
レイ方式ＬＳＩのマクロ自動配線方法のフローチャート
である。FIG. 1 is a flowchart of a macro automatic wiring method of an embedded array type LSI showing a first embodiment of the present invention.
【図２】エンベデッドアレイ方式のＬＳＩの平面図であ
る。FIG. 2 is a plan view of an embedded array type LSI.
【図３】図２中のハードマクロ内の配線例を示す斜視図
である。3 is a perspective view showing an example of wiring in a hard macro shown in FIG.
【図４】本発明の第２の実施形態を示すエンベデッドア
レイ方式ＬＳＩのマクロ自動配線方法のフローチャート
である。FIG. 4 is a flowchart of a macro automatic wiring method for an embedded array type LSI according to a second embodiment of the present invention.
Ｓ１ 情報入力処理 Ｓ２ 配線処理 Ｓ３ ハードマクロを通過させたい配線があるかどう
かを判定する処理 Ｓ４ ハードマクロ通過配線端子情報入力処理 Ｓ５ ハードマクロ内の配線を切断する必要があるか
ないかを判断する処理 Ｓ７ ハードマクロ配線の切断処理 Ｓ８ ハードマクロ通過配線の配線処理 Ｓ９ 切断ハードマクロ配線の再配線処理 Ｓ２１ 遅延制限情報入力処理 Ｓ２２ 仮想配線処理 Ｓ２３ タイミング判定処理 Ｓ２４ 仮の配線の他に通過配線経路が存在するか否か
を判定する処理S1 Information input processing S2 Wiring processing S3 Processing to determine whether there is wiring to pass through the hard macro S4 Hard macro passing wiring terminal information input processing S5 Processing to determine whether wiring in the hard macro needs to be cut S7 Hard macro wiring cutting processing S8 Hard macro passing wiring wiring processing S9 Cutting hard macro wiring rewiring processing S21 Delay limit information input processing S22 Virtual wiring processing S23 Timing judgment processing S24 There is a passing wiring path other than temporary wiring. Processing to determine whether to do
Claims (3)
に際し、マクロの配置及び配線を行うエンベデッドアレ
イシステムにエンベデッドアレイ上のハードマクロを通
過させたい配線を通過配線データとして取込み、前記エ
ンベデッドアレイシステムを用いて、予め配線されてい
る前記ハードマクロ内の初期配線と前記通過させたい配
線とを該ハードマクロの領域内で再配線することを特徴
とするエンベデッドアレイ方式ＬＳＩのマクロ自動配線
方法。1. When designing an embedded array type LSI, a wiring to pass a hard macro on the embedded array is fetched as passing wiring data into an embedded array system for arranging and wiring the macros, and the embedded array system is used. An automatic macro wiring method for an embedded array LSI, characterized in that the initial wiring in the hard macro and the wiring to be passed through are re-wired in advance in the area of the hard macro.
め、そのグリッド上にグリッド間隔の整数倍で配線して
前記ハードマクロを形成しておき、前記エンベデッドア
レイシステムに、グリッド単位で前記初期配線の切断と
前記ハードマクロ内の再配線とを行わせることを特徴と
する請求項１記載のエンベデッドアレイ方式ＬＳＩのマ
クロ自動配線方法。2. A wiring grid is determined in advance for the initial wiring, and the hard macro is formed on the grid by wiring at an integral multiple of a grid interval, and the initial wiring is performed on a grid basis in the embedded array system. 2. The macro automatic wiring method for an embedded array type LSI according to claim 1, wherein the disconnection of the data and the rewiring in the hard macro are performed.
に際し、エンベデッドアレイシステムを用いてマクロの
配置及び配線を行うエンベデッドアレイ方式ＬＳＩのマ
クロ自動配線方法において、前記エンベデッドアレイシ
ステムにエンベデッドアレイ上のハードマクロを通過さ
せたい配線を通過配線データとして取込むと共に、該通
過させたい配線の配線経路による遅延の制限値を取込
み、前記エンベデッドアレイシステムを用いて、予め配
線されている前記ハードマクロ内の初期配線と前記通過
させたい配線とを該ハードマクロの領域内で再配線し、
再配線された通過させたい配線における遅延を計算して
前記制限値と比較し、その通過させたい配線の遅延が該
制限値を越えた場合には、該エンベデッドアレイシステ
ムを用いて、該通過させたい配線に対して他の経路を選
択して再度再配線するタイミングドリブン処理を行うこ
とを、特徴とするエンベデッドアレイ方式ＬＳＩのマク
ロ自動配線方法。3. A macro automatic wiring method for an embedded array type LSI, wherein a macro is arranged and wired by using an embedded array system when designing an embedded array type LSI. In the embedded array system, a hard macro on an embedded array is provided in the embedded array system. The wiring to be passed is fetched as passing wiring data, the delay limit value due to the wiring route of the wiring to be passed is fetched, and the embedded wiring system is used to set an initial wiring in the hard macro which is preliminarily wired. Rewiring the wiring to be passed in the area of the hard macro,
The delay in the rerouted wiring to be passed is calculated and compared with the limit value. When the delay of the wiring to be passed exceeds the limit value, the embedded array system is used to pass the delay. A macro automatic wiring method for an embedded array type LSI characterized by performing another timing-driven process of selecting another path for a desired wiring and rewiring again.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7219234A JPH0964190A (en) | 1995-08-28 | 1995-08-28 | Automatic wiring method for macro circuitry of lsi of embedded array system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7219234A JPH0964190A (en) | 1995-08-28 | 1995-08-28 | Automatic wiring method for macro circuitry of lsi of embedded array system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964190A true JPH0964190A (en) | 1997-03-07 |
Family
ID=16732316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7219234A Withdrawn JPH0964190A (en) | 1995-08-28 | 1995-08-28 | Automatic wiring method for macro circuitry of lsi of embedded array system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964190A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6543040B1 (en) | 2000-03-15 | 2003-04-01 | International Business Machines Corporation | Macro design techniques to accommodate chip level wiring and circuit placement across the macro |
| JP2016503583A (en) * | 2012-11-14 | 2016-02-04 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | Hard macro with occluded portion, integrated circuit containing same, and routing method through hard macro |
-
1995
- 1995-08-28 JP JP7219234A patent/JPH0964190A/en not_active Withdrawn
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| JP2016503583A (en) * | 2012-11-14 | 2016-02-04 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | Hard macro with occluded portion, integrated circuit containing same, and routing method through hard macro |
| US10192813B2 (en) | 2012-11-14 | 2019-01-29 | Qualcomm Incorporated | Hard macro having blockage sites, integrated circuit including same and method of routing through a hard macro |
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|---|---|---|---|
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