JPH0954693A - Ｖｌｉｗプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】ノー・オペレーション命令や演算器が有効に利
用できるようにする。 【解決手段】命令レジスタ１２にフェッチされた長命令
語の各命令フィールド＃０〜＃３の命令を主デコード機
構１７にてデコードし、遅延命令があった場合には、当
該遅延命令の指定する命令フィールド＃ｉ（ｉは０〜３
のいずれか）の命令を遅延対象命令保持部１４-iに移す
と共に、当該遅延命令の指定する遅延サイクル数をカウ
ンタ１５-iにセットする。このセットされた遅延サイク
ル数をカウンタ１５-iでカウントし終えると、対応する
遅延対象命令保持部１４-iの保持命令が副デコード機構
１８にてデコードされ、命令フィールド＃ｉの命令のデ
コード結果として、同じサイクルにおける主デコード機
構１７での命令フィールド＃ｉの命令のデコード結果と
共に演算部１３-iに送られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の命令フィー
ルドを有する長命令語（Very Long InstructionWord：
ＶＬＩＷ）を実行するＶＬＩＷプロセッサに関する。

【０００２】

【従来の技術】近年、複数の命令フィールドを持つ長命
令語を実行するＶＬＩＷプロセッサが出現している。こ
の種のＶＬＩＷプロセッサで実行される長命令語列から
なるロードモジュールは、データの依存関係や演算器の
構成の制約から、例えば４並列ＶＬＩＷプロセッサ用の
ロードモジュールであっても、常に４命令同時に実行で
きるわけではなく、２割から５割の命令は何も実行しな
いノー・オペレーション命令（ｎｏｐ命令）となってい
るのが一般的である。

【０００３】このような４並列ＶＬＩＷプロセッサ用の
ロードモジュールの一例を図５（ａ）に示す。図５
（ａ）において、クラスタ５２の（長命令語中の）各命
令フィールド＃０〜＃３の命令５２０〜５２３は、いず
れも先行するクラスタ５１の命令フィールド＃０の加算
（ａｄｄ）命令５１０の演算結果を使って実行される。
このため、命令５２０〜５２３は、いずれもクラスタ５
１に配置することはできず、クラスタ５１の命令フィー
ルド＃１〜＃３はｎｏｐ命令となっている。

【０００４】また、ＶＬＩＷプロセッサの特性から、図
２０のように、プロセッサ内の各演算器は、それぞれ長
命令語の各命令フィールド（ここでは４つの命令フィー
ルド＃０〜＃３）に対応している。このため、例えば命
令フィールド＃１に整数型乗算命令を配置して当該命令
を実行しようとすると、同じ命令フィールド＃１に対応
して設けられている他の演算器、例えば整数型加算命令
実行用の演算器（整数型加算器）や、浮動小数点型乗算
命令実行用の演算器（浮動小数点型乗算器）等は使用す
ることができない。このような場合、他の演算器を使用
する命令は、後続のクラスタに配置しなければならな
い。図５（ａ）中のクラスタ５３の命令フィールド＃１
の加算命令５３１はこれに当たる。

【０００５】

【発明が解決しようとする課題】上記したように従来の
ＶＬＩＷプロセッサにあっては、データの依存関係や演
算器の構成の制約から何も実行しないノー・オペレーシ
ョン命令の占める割合が比較的多く無駄であるという問
題があった。

【０００６】また従来のＶＬＩＷプロセッサにあって
は、各演算器がそれぞれ命令フィールドに対応している
ため、ある命令フィールドで１つの演算器を使用した場
合、その命令フィールドに対応する他の演算器を使用す
ることはできないという問題もあった。本発明は上記事
情を考慮してなされたものでその目的は、ノー・オペレ
ーション命令や演算器を有効に利用できるＶＬＩＷプロ
セッサを提供することにある。

【０００７】

【課題を解決するための手段】本発明は、ＶＬＩＷプロ
セッサで実行可能な命令の１つとして、命令の遅延と遅
延すべき命令が配置されている命令フィールドとを指定
する遅延命令を用意する他、実行すべき長命令語の各命
令フィールドに配置されている命令のデコードを司る主
デコード手段と、遅延命令で指定された命令（遅延対象
命令）のデコードを司る副デコード手段と、遅延対象命
令を保持しておくための、長命令語の各命令フィールド
に対応してそれぞれ設けられた遅延対象命令保持手段
と、遅延対象命令の遅延サイクル数をカウントするため
の、上記各遅延対象命令保持手段に対応してそれぞれ設
けられた遅延サイクル数カウント手段とを備え、上記主
デコード手段にて遅延命令をデコードした際には、当該
遅延命令を含む長命令語中の命令のうち当該遅延命令の
指定する命令フィールドの命令を対応する遅延対象命令
保持手段に保持すると共に、予め定められた遅延サイク
ル数をその命令保持手段に対応する遅延サイクル数カウ
ント手段に設定し、この設定された遅延サイクル数を遅
延サイクル数カウント手段がカウントし終えた段階で、
対応する命令保持手段に保持されている命令を、その命
令保持手段に対応する命令フィールドに配置された命令
として副デコード手段がデコードする構成としたことを
特徴とする。

【０００８】このような構成においては、主デコード手
段によって遅延命令と同時にデコードされる同じクラス
タの命令のうち、当該遅延命令の指定する命令フィール
ドの命令が遅延対象命令として、その命令フィールドに
対応する遅延対象命令保持手段に保持されて、予め定め
られた遅延サイクルの後に、その命令フィールドに配置
されている命令として、主デコード手段による長命令語
中の各命令を対象とする命令デコードと並行してデコー
ドされる。

【０００９】この結果、副デコード手段によりデコード
される遅延対象命令（遅延された命令）の命令フィール
ドに対応して複数種の演算器が用意されているＶＬＩＷ
プロセッサにあっては、そのうちの２つの演算器（遅延
対象命令を実行する演算器と、当該遅延対象命令と並行
して主デコード手段によりデコードされている命令のう
ち、当該遅延対象命と同じ命令フィールド位置にある命
令を実行する演算器との２つ）を同時に使用することが
可能となる。また、従来であれば、ノー・オペレーショ
ン命令を配置しなければならなかった命令フィールドに
遅延命令と当該遅延命令により遅延を指定される命令と
を配置することが可能となり、ノー・オペレーション命
令（が本来配置される命令フィールド）の有効利用が図
れる。

【００１０】この構成では、長命令語の各命令フィール
ドに対応して遅延対象命令保持手段が設けられているこ
とから、各命令フィールド毎に１度に１命令ずつ遅延さ
せることが可能である。

【００１１】この他、遅延対象命令保持手段を長命令語
の各命令フィールドに無関係にＮ個（Ｎは１以上の整
数）設け、更にこのＮ個の遅延対象命令保持手段毎に、
その遅延対象命令保持手段に保持された命令が配置され
ていた長命令語上の命令フィールド位置を保持しておく
ための命令フィールド位置保持手段と、その遅延対象命
令保持手段に保持された命令の遅延サイクル数をカウン
トするための遅延サイクル数カウント手段とを設けるこ
とで、命令フィールドに無関係に１度にＮ命令まで遅延
させる構成とすることも可能である。

【００１２】この構成では、長命令語の各命令フィール
ドとＮ個の遅延対象命令保持手段とは１対１で対応して
いない。そこで主デコード手段は、遅延命令のデコード
時には、当該遅延命令の指定する命令をＮ個の遅延対象
命令保持手段の１つに保持すると共にその命令保持手段
に対応する遅延サイクル数カウント手段に遅延サイクル
数を設定するだけでなく、その命令保持手段に対応する
命令フィールド位置保持手段に当該遅延命令の指定する
命令フィールド位置を保持すればよい。こうすること
で、副デコード手段は、遅延対象命令保持手段に保持さ
れている命令を遅延サイクル数の経過後にデコードする
場合に、その命令をどの命令フィールドに配置された命
令としてデコードするのかを正しく認識できる。

【００１３】この他、遅延すべき命令を遅延命令と同じ
クラスタとせずに、所定サイクル（第１の遅延サイクル
数）後のクラスタとし、その遅延すべき命令が配置され
ている命令フィールドを、その所定サイクル後のクラス
タにおける遅延命令と同じ命令フィールドと予め決めて
おくことで、遅延命令による遅延すべき命令の配置先フ
ィールドの指定を不要とすることも可能である。

【００１４】この場合、主デコード手段は、遅延命令の
デコード時には、当該遅延命令を当該遅延命令が配置さ
れている命令フィールドに対応する遅延対象命令保持手
段に保持すると共に（或いは当該遅延命令をＮ個の遅延
対象命令保持手段の１つに保持し、且つその命令保持手
段に対応する命令フィールド位置保持手段に当該遅延命
令の命令フィールド位置を保持すると共に）、所定の遅
延サイクル数（第１の遅延サイクル数）をその命令保持
手段に対応する遅延サイクル数カウント手段に設定すれ
ばよい。また、副デコード手段は、遅延対象命令保持手
段に保持されている命令をデコードした際に、当該保持
命令が遅延命令であったならば、その際に主デコード手
段によりデコードされている命令のうち、同じ命令フィ
ールドに配置されている命令を主デコード手段から受け
取ってその命令保持手段に保持すると共に（或いは同じ
命令フィールドに配置されている命令をＮ個の遅延対象
命令保持手段の１つに保持し、且つその命令フィールド
位置をその命令保持手段に対応する命令フィールド位置
保持手段に保持すると共に）、予め定められた遅延サイ
クル数をその命令保持手段に対応する遅延サイクル数カ
ウント手段に設定すればよい。

【００１５】この他、遅延すべき命令が存在するクラス
タ位置とそのクラスタ内の命令フィールド位置を遅延命
令により任意に指定することも可能である。このクラス
タ位置は、遅延命令が存在するクラスタ位置から何クラ
スタ後であるかという相対クラスタ位置により示され
る。

【００１６】この場合、主デコード手段は、遅延命令の
デコード時には、当該遅延命令を当該遅延命令が配置さ
れている命令フィールドに対応する遅延対象命令保持手
段に保持すると共に（或いは当該遅延命令をＮ個の遅延
対象命令保持手段の１つに保持し、且つその命令保持手
段に対応する命令フィールド位置保持手段に当該遅延命
令の命令フィールド位置を保持すると共に）、当該遅延
命令の指定するクラスタ位置で決まる遅延サイクル数を
その命令保持手段に対応する遅延サイクル数カウント手
段に設定すればよい。また、副デコード手段は、遅延対
象命令保持手段に保持されている命令をデコードした際
に、当該保持命令が遅延命令であったならば、その際に
主デコード手段によりデコードされている命令のうち、
当該保持命令（遅延命令）の指定する命令フィールドに
配置されている命令を主デコード手段から受け取ってそ
の命令保持手段に保持すると共に（或いは当該保持命令
の指定する命令フィールドに配置されている命令をＮ個
の遅延対象命令保持手段の１つに保持し、且つその命令
フィールド位置をその命令保持手段に対応する命令フィ
ールド位置保持手段に保持すると共に）、予め定められ
た遅延サイクル数をその命令保持手段に対応する遅延サ
イクル数カウント手段に設定すればよい。この他、遅延
命令中で遅延サイクル数を指定することで、遅延命令毎
に任意の遅延サイクルを設定することも可能である。

【００１７】

【発明の実施の形態】以下、本発明の実施形態につき図
面を参照して説明する。 ［第１の実施形態］図１は本発明の第１の実施形態に係
るパイプライン制御方式のＶＬＩＷプロセッサの構成を
示すブロック図である。

【００１８】図１に示すＶＬＩＷプロセッサは、例えば
４つの命令フィールド＃０〜＃３を持つ長命令語（ＶＬ
ＩＷ）を実行する演算プロセッサであり、命令フェッチ
機構１１、命令レジスタ１２、演算装置１３、遅延対象
命令保持部１４-0〜１４-3、カウンタ１５-0〜１５-3、
ゼロ検出器１６-0〜１６-3、主デコード機構１７及び副
デコード機構１８を備えている。

【００１９】ところで本実施形態では、長命令語の命令
フィールド＃０〜＃３に配置可能な命令の種類として、
整数型加算を指定する整数型加算命令、浮動小数点型加
算を指定する浮動小数点型加算命令、整数型乗算を指定
する整数型乗算命令、浮動小数点型乗算を指定する浮動
小数点型乗算命令など周知の命令に加えて、次に述べる
本実施形態に特有の遅延命令（ｌａｔｅ命令）が用意さ
れる。

【００２０】即ち本実施形態では、命令の遅延と遅延す
べき命令が配置されている命令フィールド（のフィール
ド番号）とを指定する図２（ａ）に示すフォーマットの
遅延命令“ｌａｔｅ（フィールド番号）”、または命令
の遅延と遅延すべき命令が配置されている命令フィール
ド（のフィールド番号）と遅延サイクル数とを指定する
図３（ａ）に示すフォーマットの遅延命令“ｌａｔｅ
（フィールド番号，遅延サイクル数）”が用意される。

【００２１】図２（ａ）の遅延命令“ｌａｔｅ（フィー
ルド番号）”は、例えば図２（ｂ）に示すように“ｌａ
ｔｅ（１）”の場合、即ちフィールド番号＝１の場合で
あれば、その遅延命令“ｌａｔｅ（１）”と同じクラス
タのフィールド＃１の命令“×”を、固定のサイクル
（システムで予め定められている一定のサイクル）、例
えば１サイクル遅延させることを指定する。

【００２２】また、図３（ａ）の遅延命令“ｌａｔｅ
（フィールド番号，遅延サイクル数）”は、例えば図３
（ｂ）に示すように“ｌａｔｅ（１，３）”の場合であ
れば、即ちフィールド番号＝１、遅延サイクル数＝３の
場合であれば、その遅延命令“ｌａｔｅ（１，３）”と
同じクラスタのフィールド＃１の命令“×”を、３サイ
クル遅延させることを指定する。

【００２３】ここでは、図３（ａ）の遅延命令が適用さ
れるものとする。さて、図１の構成において、フェッチ
機構１１は、（図示せぬ命令キャッシュ等から）パイプ
ラインで長命令語をフェッチする（読み出す）。

【００２４】命令レジスタ１２は、命令フェッチ機構１
１によりフェッチされた長命令語を保持する。演算装置
１３は、長命令語の命令フィールド＃０〜＃３に対応す
る４つの演算部１３-0〜１３-3からなる。この演算部１
３-0〜１３-3は、それぞれ複数の演算器を有している。

【００２５】遅延対象命令保持部１４-0〜１４-3は、長
命令語中の遅延すべき命令フィールド＃０〜＃３の命令
を保持するのに用いられる。カウンタ１５-0〜１５-3
は、遅延対象命令保持部１４-0〜１４-3に保持された命
令の遅延サイクル数を、カウントイネーブルの期間だけ
パイプラインサイクル（パイプラインクロック）に同期
してカウントする。

【００２６】ゼロ検出器１６-0〜１６-3は、カウンタ１
５-0〜１５-3のカウント値がゼロとなったことを検出す
る。このゼロ検出器１６-0〜１６-3のゼロ検出出力は、
カウンタ１５-0〜１５-3のイネーブル端子ＥＮに入力さ
れ、当該カウンタ１５-0〜１５-3のカウント動作を禁止
するのに用いられる。

【００２７】主デコード機構１７は、フェッチ機構１１
によって命令レジスタ１２にフェッチされた長命令語の
命令フィールド＃０〜＃３に配置されている各命令をパ
イプラインでデコード（解読）し、演算命令のデコード
時であれば、そのデコード結果を演算装置１３の演算部
１３-0〜１３-3（内の対応する演算器）に送る。

【００２８】また主デコード機構１７は、図３（ａ）に
示した遅延命令“ｌａｔｅ（フィールド番号，遅延サイ
クル数）”をデコードした場合には、デコード中の同じ
クラスタの命令のうち、当該遅延命令の指定する命令フ
ィールド＃ｉ（ｉは０〜３のいずれか）に配置されてい
る命令（遅延対象命令）をその命令フィールド＃ｉに対
応する遅延対象命令保持部１４-iに保持すると共に、当
該遅延命令の指定する遅延サイクル数を遅延対象命令保
持部１４-iに対応するカウンタ１５-iに設定する。

【００２９】副デコード機構１８は、遅延対象命令保持
部１４-0〜１４-3に保持されている命令をゼロ検出器１
６-0〜１６-3からのゼロ検出出力に応じてデコードし、
演算命令のデコード時であれば、そのデコード結果を命
令フィールド＃０〜＃３に配置された命令に対するデコ
ード結果として演算装置１３の演算部１３-0〜１３-3
（内の対応する演算器）に送る。

【００３０】次に、図１の構成の動作を図４のフローチ
ャートを参照して説明する。まず、フェッチ機構１１に
よって（図示せぬ命令キャッシュ等から）フェッチされ
た長命令語は命令レジスタ１２に保持される。

【００３１】主デコード機構１７は、各パイプラインサ
イクル毎に、命令レジスタ１２に保持されている長命令
語を入力する（ステップＳ１）。次に主デコード機構１
７は、入力した長命令語の各命令フィールド＃０〜＃３
に配置されている命令に対するデコード処理を開始し
て、当該長命令語中に図３（ａ）に示したような遅延命
令（ｌａｔｅ命令）があるか否かをチェックし（ステッ
プＳ２）、遅延命令があるならば、入力した長命令語の
うち、当該遅延命令の指定する命令フィールド＃ｉ（ｉ
は０〜３のいずれか）の命令（当該遅延命令と同じクラ
スタの命令フィールド＃ｉの命令）を遅延すべき命令と
して、（遅延対象命令保持部１４-0〜１４-3のうちの）
その命令フィールド＃ｉに対応する遅延対象命令保持部
１４-iに移す（ステップＳ３）。

【００３２】同時に主デコード機構１７は、遅延命令の
指定する遅延サイクル数を、遅延対象命令保持部１４-i
に対応するカウンタ１５-iにセットする（ステップＳ
４）。このステップＳ１〜Ｓ４の処理は、パイプライン
サイクル（デコードサイクル）の前半部で行われる。

【００３３】主デコード機構１７は、入力した長命令語
中に遅延命令がある場合には上記ステップＳ３，Ｓ４を
実行した後に、遅延命令がない場合にはそのまま（上記
ステップＳ３，Ｓ４をスキップして）、当該長命令語の
各命令フィールド＃０〜＃３に配置されている命令（遅
延命令を除く）に対する残りのデコード処理を行う（ス
テップＳ５）。このデコード処理では、例えば対象とな
る命令が演算命令であれば、演算の対象となるソースオ
ペランドのフェッチ等が行われる。

【００３４】ステップＳ５での命令フィールド＃０〜＃
３の命令に対するデコード結果は、当該命令が演算命令
の場合には、演算装置１３の演算部１３-0〜１３-3（内
の対応する演算器）に送られる。

【００３５】なお、入力した長命令語中に遅延命令があ
る場合、当該遅延命令の指定する遅延対象命令は、ステ
ップＳ５のデコード処理ではｎｏｐ命令（ノー・オペレ
ーション命令）として扱われる。

【００３６】カウンタ１５-0〜１５-3は、そのカウント
値がゼロでない場合には、パイプラインクロックに同期
してダウンカウント動作を行う。このカウンタ１５-0〜
１５-3のカウント値はゼロ検出器１６-0〜１６-3に入力
される。ゼロ検出器１６-0〜１６-3は例えばノアゲート
で構成されており、対応するカウンタ１５-0〜１５-3の
カウント値がゼロ（オール“０”）の場合に、その旨を
示す有効なゼロ検出信号を出力する。したがって、ゼロ
検出器１６-0〜１６-3は、対応するカウンタ１５-0〜１
５-3に遅延サイクル数がセットされた場合には、カウン
タ１５-0〜１５-3においてそのサイクル数をカウントし
終えた段階で、即ちそのサイクル数分のパイプラインサ
イクルが経過した段階で、有効なゼロ検出信号を出力す
ることになる。

【００３７】ゼロ検出器１６-0〜１６-3からの有効なゼ
ロ検出信号は、カウンタ１５-0〜１５-3のカウント動作
を禁止する信号として用いられる他、副デコード機構１
８に対して、対応する遅延対象命令保持部１４-0〜１４
-3に保持されている命令のデコード処理を指示する信号
として用いられる。

【００３８】副デコード機構１８は、各パイプラインサ
イクル毎に、ゼロ検出器１６-0〜１６-3からのゼロ検出
出力をチェックする（ステップＳ１１）。このステップ
Ｓ１１でのチェックの結果、カウンタ１５-i（ｉは０〜
３のいずれか）のカウント値がゼロであったならば、副
デコード機構１８は、そのカウンタ１５-iに対応する遅
延対象命令保持部１４-iに保持されている命令を命令フ
ィールド＃ｉの命令として入力して、当該命令に対する
デコード処理を行う（ステップＳ１２）。

【００３９】副デコード機構１８は、このステップＳ１
２でのデコード処理において、処理対象となった遅延対
象命令保持部１４-iの保持命令が演算命令であったなら
ば、その演算命令に対するデコード結果を命令フィール
ド＃ｉに対応する演算部１３-i（内の対応する演算器）
に送る。このとき副デコード機構１８は、処理対象とな
った遅延対象命令保持部１４-iの保持命令（遅延対象命
令）をｎｏｐ命令に置き換えて当該遅延対象命令保持部
１４-iを初期化する。これにより、カウンタ１５-iのカ
ウント値がゼロのままであるために、後続のサイクルに
おいても遅延対象命令保持部１４-iの保持命令が副デコ
ード機構１８によりデコードされたとしても、何ら問題
とはならない。なお、初期状態においては、遅延対象命
令保持部１４-0〜１４-3にはいずれもｎｏｐ命令が設定
され、カウンタ１５-0〜１５-3にはゼロが設定されるも
のとする。この他、遅延対象命令保持部１４-iをｎｏｐ
命令で初期化する代わりに、カウンタ１５-iに（設定可
能な）最大値をセットするようにしてもよい。

【００４０】以上のように本実施形態においては、遅延
命令で指定された同じクラスタの指定フィールドの命令
は、その遅延命令の指定する遅延サイクル後に、その遅
延サイクル後のクラスタの各命令が主デコード機構１７
にてデコードされるのと並行して、副デコード機構１８
にてデコードされる。この結果、同一の命令フィールド
＃ｉに対応する演算部１３-i内の演算器を２種同時に使
用することができる。

【００４１】したがって、例えば図５（ａ）に示したロ
ードモジュール中の命令５２１，５３１は、遅延命令に
より一方の命令を１サイクルだけ遅延させることによ
り、命令フィールド＃１に対応する演算部内の異なる演
算器（乗算器と加算器）を用いて同時に実行することが
できる。

【００４２】図５（ｂ）は、図５（ａ）に示したロード
モジュールと同一機能を、遅延命令を用いて実現したロ
ードモジュールの一例を示す。図５（ｂ）のロードモジ
ュールのクラスタ５４のフィールド＃０には、図５
（ａ）のロードモジュールのクラスタ５１と同様に加算
命令５１０が配置されている。また、当該クラスタ５４
のフィールド＃１には、図５（ａ）のロードモジュール
のクラスタ５３のフィールド＃１に配置されていた加算
命令５３１が配置され、当該クラスタ５４のフィールド
＃３（フィールド＃２であっても構わない）には、当該
クラスタ５４の命令フィールド＃１の命令（ここでは加
算命令５３１）を１サイクルだけ遅延させることを指定
する遅延命令５４３（“ｌａｔｅ（１，１）”）が配置
されている。また、クラスタ５４の次のクラスタ５５
は、図５（ａ）のロードモジュールのクラスタ５２と同
一内容である。

【００４３】この図５（ｂ）に示したロードモジュール
を図１のＶＬＩＷプロセッサで実行すると、まずクラス
タ５４の各命令フィールド＃０〜＃３の命令が主デコー
ド機構１７でデコードされるサイクルでは、その前半部
で、遅延命令５４３（“ｌａｔｅ（１，１）”）の指定
する同じクラスタ５４の命令フィールド＃１の加算命令
５３１が遅延対象命令保持部１４-1に保持されると共
に、遅延サイクル数＝１がカウンタ１５-1にセットされ
る。このカウンタ１５-1（にセットされた遅延サイクル
数＝１）は、そのサイクルの終了時に１デクリメントさ
れ、これによりカウンタ１５-1のカウント値は次のサイ
クルの開始時にはゼロとなる。

【００４４】次のサイクルでは、クラスタ５４に後続す
るクラスタ５５の命令フィールド＃０〜＃３の命令５２
０〜５２３が主デコード機構１７でデコードされる。こ
のとき、少なくともカウンタ１５-1のカウント値はゼロ
であることから、（クラスタ５４の各命令に対するデコ
ードサイクルにおいて遅延対象命令保持部１４-1に保持
された）クラスタ５４の命令フィールド＃１の加算命令
５３１が、ゼロ検出器１６-1からの有効なゼロ検出信号
に応じて副デコード機構１８でデコードされる。

【００４５】この結果、主デコード機構１７から演算部
１３-0〜１３-3に対し、クラスタ５５の命令５２０〜５
２３に対するデコード結果が出力されると共に、副デコ
ード機構１８から演算部１３-1に対し、１サイクル遅延
されたクラスタ５４の命令５３１に対するデコード結果
が出力される。これにより、命令フィールド＃１に対応
する演算部１３-1では、クラスタ５５中の乗算命令５２
１の指定する乗算が当該演算部１３-1内の乗算器で実行
されると同時に、クラスタ５４中の加算命令５３１の指
定する加算が当該演算部１３-1内の加算器で行われる。

【００４６】このように本実施形態では、遅延命令５４
３を用いることで、クラスタ５４，５５の命令フィール
ド３１に配置された命令５３１，５２１を、命令フィー
ルド＃１に対応する演算部１３-1で同時に実行させるこ
とができる。しかも、３クラスタからなる図５（ａ）の
ロードモジュールと同一の機能を、クラスタ５４，５５
の２クラスタで実現することができ、ｎｏｐ命令の占め
る割合を減らすことができる。

【００４７】なお、以上の例は、命令フィールド＃１の
命令を遅延させた場合であるが、図１の構成では、命令
フィールド＃０〜＃３に対応してそれぞれ遅延対象命令
保持部１４-0〜１４-3（及びカウンタ１５-0〜１５-3）
が設けられていることから、各フィールド＃０〜＃３毎
に、１度に１命令ずつ遅延させることができることは明
らかである。

【００４８】また、以上は、遅延命令として、命令の遅
延と遅延すべき命令が配置されている命令フィールド
（のフィールド番号）と遅延サイクル数とを指定する図
３（ａ）に示すフォーマットの遅延命令を適用した場合
について説明したが、本実施形態においては、命令の遅
延と遅延すべき命令が配置されている命令フィールド
（のフィールド番号）とを指定する図２（ａ）に示すフ
ォーマットの遅延命令を適用することも可能である。こ
の場合、遅延サイクル数として、予め定められている一
定サイクル数、例えば“１”を用いればよく、それ以外
の点は、図３（ａ）に示すフォーマットの遅延命令を適
用した場合と同様である。

【００４９】ところで、前記第１の実施形態において
は、遅延対象命令保持部、カウンタ及びゼロ検出器を、
命令フィールドの数だけ必要とする。そこで、これら遅
延対象命令保持部、カウンタ及びゼロ検出器が命令フィ
ールド数に無関係に１つだけで済むようにした第２の実
施形態につき図面を参照して説明する。 ［第２の実施形態］図６は本発明の第２の実施形態に係
るパイプライン制御方式のＶＬＩＷプロセッサの構成を
示すブロック図である。なお、図１と同一部分には同一
符号を付して説明を省略する。

【００５０】この図６の構成のＶＬＩＷプロセッサが図
１の構成のＶＬＩＷプロセッサと異なる点は、各命令フ
ィールド＃０〜＃３に対応するそれぞれ４つの遅延対象
命令保持部１４-0〜１４-3、カウンタ１５-0〜１５-3及
びゼロ検出器１６-0〜１６-3に代えて、フィールド＃０
〜＃３に無関係のそれぞれ１つの遅延対象命令保持部２
４、カウンタ２５及びゼロ検出器２６を設ける他に、遅
延対象命令保持部２４に保持される命令が配置されてい
た命令フィールド位置を保持するためのフィールド位置
保持部２９を新たに設けたことである。

【００５１】これに伴い、図６の構成では、図１中の主
デコード機構１７及び副デコード機構１８に代えて、主
デコード機構２７及び副デコード機構２８が用いられて
いる。

【００５２】主デコード機構２７は、図３（ａ）に示し
た遅延命令“ｌａｔｅ（フィールド番号，遅延サイクル
数）”をデコードした場合に、デコード中の同じクラス
タの命令のうち、当該遅延命令の指定する命令フィール
ド＃ｉ（ｉは０〜３のいずれか）に配置されている命令
（遅延対象命令）を遅延対象命令保持部２４に保持する
と共に、当該遅延命令の指定する遅延サイクル数をカウ
ンタ２５に設定する他、当該遅延命令の指定する命令フ
ィールド＃ｉを示すフィールド番号をフィールド位置保
持部２９に保持するように構成されている。

【００５３】一方、副デコード機構２８は、遅延対象命
令保持部２４に保持されている命令をゼロ検出器２６か
らのゼロ検出出力に応じてデコードし、演算命令のデコ
ード時であれば、そのデコード結果をフィールド位置保
持部２９に保持されているフィールド番号の示す命令フ
ィールド＃ｉに配置された命令に対するデコード結果と
して演算装置１３の演算部１３-i（内の対応する演算
器）に送るように構成されている。

【００５４】次に、図６の構成の動作を図７のフローチ
ャートを参照して説明する。まず、フェッチ機構１１に
よってフェッチされた長命令語は命令レジスタ１２に保
持される。

【００５５】主デコード機構２７は、各パイプラインサ
イクル毎に、命令レジスタ１２に保持されている長命令
語を入力する（ステップＳ２１）。次に主デコード機構
２７は、入力した長命令語の各命令フィールド＃０〜＃
３に配置されている命令に対するデコード処理を開始し
て、当該長命令語中に図３（ａ）に示したような遅延命
令（ｌａｔｅ命令）があるか否かをチェックし（ステッ
プＳ２２）、遅延命令があるならば、入力した長命令語
のうち、当該遅延命令の指定する命令フィールド＃ｉ
（ｉは０〜３のいずれか）の命令（当該遅延命令と同じ
クラスタの命令フィールド＃ｉの命令）を遅延すべき命
令として遅延対象命令保持部２４に移す（ステップＳ２
３）。

【００５６】同時に主デコード機構２７は、遅延命令の
指定する遅延サイクル数をカウンタ２５にセットすると
共に（ステップＳ２４）、当該遅延命令の指定する命令
フィールド＃ｉのフィールド番号（ｉ）をフィールド位
置保持部２９にセットする（ステップＳ２５）。

【００５７】以上のステップＳ２１〜Ｓ２５の処理は、
パイプラインサイクル（デコードサイクル）の前半部で
行われる。主デコード機構２７は、入力した長命令語中
に遅延命令がある場合には上記ステップＳ２３〜Ｓ２５
を実行した後に、遅延命令がない場合にはそのまま（上
記ステップＳ２３〜Ｓ２５をスキップして）、当該長命
令語の各命令フィールド＃０〜＃３に配置されている命
令（遅延命令を除く）に対する残りのデコード処理を前
記第１の実施形態におけるステップＳ５と同様に行う
（ステップＳ２６）。

【００５８】一方、副デコード機構２８は、各パイプラ
インサイクル毎に、ゼロ検出器２６からのゼロ検出出力
をチェックする（ステップＳ３１）。このステップＳ３
１でのチェックの結果、カウンタ２５のカウント値がゼ
ロであったならば、副デコード機構２８は、遅延対象命
令保持部２４に保持されている命令を、フィールド位置
保持部２９に保持されているフィールド番号の示す命令
フィールド＃ｉの命令として入力して、当該命令に対す
るデコード処理を行う（ステップＳ３２）。

【００５９】副デコード機構２８は、このステップＳ３
２でのデコード処理において、処理対象となった遅延対
象命令保持部２４の保持命令が演算命令であったなら
ば、その演算命令に対するデコード結果をフィールド位
置保持部２９の示す命令フィールド＃ｉに対応する演算
部１３-i（内の対応する演算器）に送る。このとき副デ
コード機構２８は、遅延対象命令保持部２４の保持命令
（遅延対象命令）をｎｏｐ命令に置き換えて当該遅延対
象命令保持部２４を初期化する。

【００６０】以上のように本実施形態においては、遅延
命令で指定された同じクラスタの指定フィールドの命令
は、その遅延命令の指定する遅延サイクル後に、その遅
延サイクル後のクラスタの各命令が主デコード機構２７
にてデコードされるのと並行して、副デコード機構２８
にてデコードされる。この結果、同一の命令フィールド
＃ｉに対応する演算部１３-i内の演算器を２種同時に使
用することができる。

【００６１】以上は、図３（ａ）に示すフォーマットの
遅延命令を適用した場合について説明したが、本実施形
態においては、命令の遅延と遅延すべき命令が配置され
ている命令フィールド（のフィールド番号）とを指定す
る図２（ａ）に示すフォーマットの遅延命令を適用する
ことも可能である。この場合、遅延サイクル数として、
予め定められている一定サイクル数、例えば“１”を用
いればよく、それ以外の点は、図３（ａ）に示すフォー
マットの遅延命令を適用した場合と同様である。

【００６２】なお、前記第２の実施形態においては、命
令フィールド＃０〜＃３に無関係にただ１つの遅延対象
命令保持部２４（及びカウンタ２５）とフィールド位置
保持部２９を設けるだけで済むものの、各フィールド＃
０〜＃３に関係なく遅延できるのは、１度に１命令だけ
である。

【００６３】そこで、フィールド＃０〜＃３に関係な
く、１度に複数命令、例えば３命令まで遅延させること
を可能とする第３の実施形態につき、図面を参照して説
明する。 ［第３の実施形態］図８は本発明の第３の実施形態に係
るパイプライン制御方式のＶＬＩＷプロセッサの構成を
示すブロック図である。なお、図６と同一部分には同一
符号を付して説明を省略する。

【００６４】この図８の構成のＶＬＩＷプロセッサが図
６の構成のＶＬＩＷプロセッサと異なる点は、遅延対象
命令保持部、カウンタ、ゼロ検出器及びフィールド位置
保持部の組を複数組、例えば３組設けたこと、即ち図６
中の遅延対象命令保持部２４、カウンタ２５、ゼロ検出
器２６及びフィールド位置保持部２９の組に代えて、遅
延対象命令保持部３４-0、カウンタ３５-0、ゼロ検出器
３６-0及びフィールド位置保持部３９-0の組と、遅延対
象命令保持部３４-1、カウンタ３５-1、ゼロ検出器３６
-1及びフィールド位置保持部３９-1の組と、遅延対象命
令保持部３４-2、カウンタ３５-2、ゼロ検出器３６-2及
びフィールド位置保持部３９-2の組とを設けたことであ
る。

【００６５】これに伴い、図８の構成では、図６中の主
デコード機構２７及び副デコード機構２８に代えて、主
デコード機構３７及び副デコード機構３８が用いられ
る。主デコード機構３７は、図３（ａ）に示した遅延命
令“ｌａｔｅ（フィールド番号，遅延サイクル数）”を
デコードした場合に、デコード中の同じクラスタの命令
のうち、当該遅延命令の指定する命令フィールド＃ｐ
（ｐは０〜３のいずれか）に配置されている命令（遅延
対象命令）を遅延対象命令保持部３４-0〜３４-2のうち
の空き遅延対象命令保持部３４-q（ｑは０〜２のいずれ
か）に保持すると共に、当該遅延命令の指定する遅延サ
イクル数をその命令保持部３４-qと同一組のカウンタ３
５-qに設定する他、当該遅延命令の指定する命令フィー
ルド＃ｐ（遅延対象命令が配置されている命令フィール
ド＃ｐ）を示すフィールド番号をその命令保持部３４-q
と同一組のフィールド位置保持部３９-qに保持するよう
に構成されている。

【００６６】一方、副デコード機構３８は、遅延対象命
令保持部３４-0，３４-1，３４-2に保持されている命令
をゼロ検出器３６-0，３６-1，３６-2からのゼロ検出出
力に応じてデコードし、演算命令のデコード時であれ
ば、そのデコード結果をフィールド位置保持部３９-0，
３９-1，３９-2に保持されているフィールド番号の示す
命令フィールド＃ｉ，＃ｊ，＃ｋ（ｉ，ｊ，ｋは０〜３
のいずれか）に配置された命令に対するデコード結果と
して演算装置１３の演算部１３-i，１３-j，１３-k（内
の対応する演算器）に送るように構成されている。

【００６７】次に、図８の構成の動作を図９のフローチ
ャートを参照して説明する。まず、フェッチ機構１１に
よってフェッチされた長命令語は命令レジスタ１２に保
持される。

【００６８】主デコード機構２７は、各パイプラインサ
イクル毎に、命令レジスタ１２に保持されている長命令
語を入力する（ステップＳ４１）。次に主デコード機構
２７は、入力した長命令語の各命令フィールド＃０〜＃
３に配置されている命令に対するデコード処理を開始し
て、当該長命令語中に図３（ａ）に示したような遅延命
令（ｌａｔｅ命令）があるか否かをチェックし（ステッ
プＳ４２）、遅延命令があるならば、入力した長命令語
のうち、当該遅延命令の指定する命令フィールド＃ｐ
（ｐは０〜３のいずれか）の命令（当該遅延命令と同じ
クラスタの命令フィールド＃ｐの命令）を遅延すべき命
令として、遅延対象命令保持部３４-0〜３４-2のうちの
空き遅延対象命令保持部３４-q（ｑは０〜３のいずれ
か）に移す（ステップＳ４３）。ここで、空き遅延対象
命令保持部３４-qはｎｏｐ命令が保持されている命令保
持部であり、副デコード機構３８により管理される。

【００６９】同時に主デコード機構３７は、遅延命令の
指定する遅延サイクル数を遅延対象命令保持部３４-qに
対応するカウンタ３５-qにセットすると共に（ステップ
Ｓ４４）、当該遅延命令の指定する命令フィールド＃ｐ
のフィールド番号（ｐ）を遅延対象命令保持部３４-qに
対応するフィールド位置保持部３９-qにセットする（ス
テップＳ４５）。

【００７０】以上のステップＳ４１〜Ｓ４５の処理は、
パイプラインサイクル（デコードサイクル）の前半部で
行われる。主デコード機構３７は、入力した長命令語中
に遅延命令がある場合には上記ステップＳ４３〜Ｓ４５
を実行した後に、遅延命令がない場合にはそのまま（上
記ステップＳ４３〜Ｓ４５をスキップして）、当該長命
令語の各命令フィールド＃０〜＃３に配置されている命
令（遅延命令を除く）に対する残りのデコード処理を前
記第１の実施形態におけるステップＳ５と同様に行う
（ステップＳ４６）。

【００７１】一方、副デコード機構３８は、各パイプラ
インサイクル毎に、ゼロ検出器３６-0〜３６-2からのゼ
ロ検出出力をチェックする（ステップＳ５１）。このス
テップＳ５１でのチェックの結果、例えばカウンタ３５
-0，３５-1，３５-2のカウント値がゼロであったなら
ば、副デコード機構３８は、そのカウンタ３５-0，３５
-1，３５-2に対応する遅延対象命令保持部３４-0，３４
-1，３４-2に保持されている命令を、その命令保持部３
４-0，３４-1，３４-2に対応するフィールド位置保持部
３９-0，３９-1，３９-2に保持されているフィールド番
号の示す命令フィールド＃ｉ，＃ｊ，＃ｋ（ｉ，ｊ，ｋ
は０〜３のいずれか）の命令として入力して、当該命令
に対するデコード処理を行う（ステップＳ５２）。

【００７２】副デコード機構３８は、このステップＳ５
２でのデコード処理において、処理対象となった遅延対
象命令保持部３４-0，３４-1，３４-2の保持命令が演算
命令であったならば、その演算命令に対するデコード結
果をフィールド位置保持部３９-0，３９-1，３９-2の示
す命令フィールド＃ｉ，＃ｊ，＃ｋに対応する演算部１
３-i，１３-j，１３-k（内の対応する演算器）に送る。
このとき副デコード機構３８は、デコードした遅延対象
命令保持部３４-0，３４-1，３４-2の保持命令（遅延対
象命令）をｎｏｐ命令に置き換えて当該命令保持部３４
-0，３４-1，３４-2を初期化すると共に、当該命令保持
部３４-0，３４-1，３４-2（を示す情報）を空き遅延対
象命令保持部のリスト（キュー）に入れる。

【００７３】以上のように本実施形態においては、命令
フィールド＃０〜＃３に関係なく、１度に３命令まで遅
延させることができる。また、遅延対象命令保持部３４
-0，３４-1，３４-2にそれぞれ異なる演算命令、例えば
整数型加算命令，整数型乗算命令，浮動小数点型加算命
令が保持されていて、且つフィールド位置保持部３９-0
〜３９-2がいずれも同一の命令フィールド、例えば命令
フィールド＃１を示し、更にこれら各命令が副デコード
機構３８で同一サイクルでデコードされた場合であれ
ば、命令フィールド＃１に対応する演算部１３-1内の整
数型加算器、整数型乗算器及び浮動小数点型加算器で、
それぞれ整数型加算命令、整数型乗算命令及び浮動小数
点型加算命令の指定する演算を同時に実行させることが
できる。

【００７４】以上は、図３（ａ）に示すフォーマットの
遅延命令を適用した場合について説明したが、本実施形
態においては、命令の遅延と遅延すべき命令が配置され
ている命令フィールド（のフィールド番号）とを指定す
る図２（ａ）に示すフォーマットの遅延命令を適用する
ことも可能である。この場合、遅延サイクル数として、
予め定められている一定サイクル数、例えば“１”を用
いればよく、それ以外の点は、図３（ａ）に示すフォー
マットの遅延命令を適用した場合と同様である。

【００７５】なお、本実施形態では、遅延対象命令保持
部、カウンタ、ゼロ検出器及びフィールド位置保持部の
組を３組設けた場合について説明したが、この組数につ
いては任意に設定可能である。もし、Ｎ組設けた構成と
した場合には、命令フィールド＃０〜＃３に関係なく、
１度にＮ命令まで遅延させることができる。

【００７６】以上に述べた第１乃至第３の実施形態で
は、遅延命令の指定する命令だけを遅延する場合につい
て説明したが、遅延命令自身も遅延させることが可能で
ある。そこでまず、前記第１の実施形態と同様に、各命
令フィールド＃０〜＃３毎に、１度に１命令ずつ遅延さ
せることができる構成をとりながら、遅延命令自身も遅
延させることを可能とした第４の実施形態につき図面を
参照して説明する。 ［第４の実施形態］図１０は本発明の第４の実施形態に
係るパイプライン制御方式のＶＬＩＷプロセッサの構成
を示すブロック図である。なお、図１と同一部分には同
一符号を付して説明を省略する。

【００７７】この図１０の構成のＶＬＩＷプロセッサが
図１の構成のＶＬＩＷプロセッサと異なる点は、図１中
の主デコード機構１７及び副デコード機構１８に代え
て、主デコード機構４７及び副デコード機構４８を用い
ていることと、適用可能な遅延命令のフォーマットが異
なることである。

【００７８】即ち本実施形態では、命令の遅延を指定す
る図１１（ａ）に示すフォーマットの遅延命令“ｌａｔ
ｅ”、命令の遅延と遅延サイクル数とを指定する図１２
（ａ）に示すフォーマットの遅延命令“ｌａｔｅ（遅延
サイクル数）”、命令の遅延と遅延すべき命令が配置さ
れているクラスタ（の相対位置）及び命令フィールド
（のフィールド番号）を指定する図１３（ａ）に示すフ
ォーマットの遅延命令“ｌａｔｅ（クラスタ指定，フィ
ールド番号）”または遅延すべき命令が配置されている
クラスタ（の相対位置）及び命令フィールド（のフィー
ルド番号）と遅延サイクル数とを指定する図１４（ａ）
に示すフォーマットの遅延命令“ｌａｔｅ（クラスタ指
定，フィールド番号，遅延サイクル数）”が用意され
る。

【００７９】図１１（ａ）の遅延命令“ｌａｔｅ”は、
例えば図１１（ｂ）に示すように命令フィールド＃１に
配置されている場合、次のクラスタにおいて当該遅延命
令“ｌａｔｅ”と同じ命令フィールド＃１の命令“×”
を、固定のサイクル（システムで予め定められている一
定のサイクル）、例えば１サイクル遅延させることを指
定する。

【００８０】また、図１２（ａ）の遅延命令“ｌａｔｅ
（遅延サイクル数）”は、例えば図２（ｂ）に示すよう
に“ｌａｔｅ（３）”（遅延サイクル数＝３）で且つ命
令フィールド＃１に配置されている場合であれば、次の
クラスタにおいて当該遅延命令“ｌａｔｅ（３）”と同
じ命令フィールド＃１の命令“×”を、３サイクル遅延
させることを指定する。

【００８１】また、図１３（ａ）の遅延命令“ｌａｔｅ
（クラスタ指定，フィールド番号）”は、例えば図１３
（ｂ）に示すように“ｌａｔｅ（２，１）”の場合、即
ちクラスタ指定＝２（２サイクル後のクラスタ）、フィ
ールド番号＝１であれば、２サイクル後のクラスタのフ
ィールド＃１の命令“×”を、所定サイクル、例えば１
サイクル遅延させることを指定する。

【００８２】また、図１４（ａ）の遅延命令“ｌａｔｅ
（クラスタ指定，フィールド番号，遅延サイクル数）
は、例えば図１４（ｂ）に示すように“ｌａｔｅ（２，
１，３）”の場合、即ちクラスタ指定＝２（２サイクル
後のクラスタ）、フィールド番号＝１、遅延サイクル数
＝３であれば、２サイクル後のクラスタのフィールド＃
１の命令“×”を、３サイクル遅延させることを指定す
る。

【００８３】ここでは、図１４（ａ）の遅延命令が適用
されるものとする。さて、図１０の構成において、主デ
コード機構４７は、図１中の主デコード機構１７と同様
に、フェッチ機構１１によって命令レジスタ１２にフェ
ッチされた長命令語の命令フィールド＃０〜＃３に配置
されている各命令をパイプラインでデコードし、演算命
令のデコード時であれば、そのデコード結果を演算装置
１３の演算部１３-0〜１３-3に送るように構成されてい
る。

【００８４】また主デコード機構４７は、図１４（ａ）
に示した遅延命令“ｌａｔｅ（クラスタ指定，フィール
ド番号，遅延サイクル数）”をデコードした場合には、
当該遅延命令を当該遅延命令が配置されている命令フィ
ールド＃ｉに対応する遅延対象命令保持部１４-iに保持
すると共に、当該遅延命令の指定するクラスタ位置で決
まる遅延サイクル数を遅延対象命令保持部１４-iに対応
するカウンタ１５-iに設定するようにも構成されてい
る。

【００８５】一方、副デコード機構４８は、図１中の副
デコード機構１８と同様に、遅延対象命令保持部１４-0
〜１４-3に保持されている命令をゼロ検出器１６-0〜１
６-3からのゼロ検出出力に応じてデコードするように構
成されている。

【００８６】また副デコード機構４８は、遅延対象命令
保持部１４-iに保持されている命令のデコードの結果、
当該命令が演算命令であれば、そのデコード結果を命令
フィールド＃ｉに配置された命令に対するデコード結果
として演算装置１３の演算部１３-i（内の対応する演算
器）に送るように構成されている。

【００８７】また副デコード機構４８は、当該命令が図
１４（ａ）のフォーマットの遅延命令であれば、同じサ
イクルで主デコード機構４７によりデコードされている
命令フィールド＃０〜＃３の命令のうち、当該命令（遅
延命令）の指定する命令フィールド＃ｊ（ｊは０〜３の
いずれか）に配置されている命令を主デコード機構４７
から受け取って、その命令フィールド＃ｊに対応する遅
延対象命令保持部１４-jに保持すると共に、当該命令
（遅延命令）の指定する遅延サイクル数を遅延対象命令
保持部１４-jに対応するカウンタ１５-jに設定するよう
にも構成されている。

【００８８】次に、図１０の構成の動作を図１５のフロ
ーチャートを参照して説明する。主デコード機構４７
は、各パイプラインサイクル毎に、命令レジスタ１２に
保持されている長命令語を入力する（ステップＳ６
１）。

【００８９】次に主デコード機構４７は、入力した長命
令語の各命令フィールド＃０〜＃３に配置されている命
令に対するデコード処理を開始して、当該長命令語中に
図１４（ａ）に示したような遅延命令（ｌａｔｅ命令）
があるか否かをチェックし（ステップＳ６２）、遅延命
令があるならば、当該遅延命令自体を遅延すべき命令と
して、当該遅延命令が配置されている命令フィールド＃
ｉ（ｉは０〜３のいずれか）に対応する遅延対象命令保
持部１４-iに移す（ステップＳ６３）。

【００９０】同時に主デコード機構４７は、遅延命令の
指定するクラスタ位置で決まる遅延サイクル数を、遅延
対象命令保持部１４-iに対応するカウンタ１５-iにセッ
トする（ステップＳ６４）。

【００９１】これにより、遅延命令が例えば“ｌａｔｅ
（２，１，３）”であり、且つ命令フィールド＃２に配
置されている場合であれば、当該遅延命令“ｌａｔｅ
（２，１，３）”は命令フィールド＃２に対応する遅延
対象命令保持部１４-2に移され、カウンタ１５-2には、
クラスタ指定＝２で決まる遅延サイクル数＝２がセット
されることになる。

【００９２】以上のステップＳ６１〜Ｓ６４の処理は、
パイプラインサイクル（デコードサイクル）の前半部で
行われる。主デコード機構４７は、入力した長命令語中
に遅延命令がある場合には上記ステップＳ６３〜Ｓ６４
を実行した後に、遅延命令がない場合にはそのまま（上
記ステップＳ２３〜Ｓ２５をスキップして）、当該長命
令語の各命令フィールド＃０〜＃３に配置されている命
令（遅延命令を除く）に対する残りのデコード処理を前
記第１の実施形態におけるステップＳ５と同様に行う
（ステップＳ６５）。

【００９３】一方、副デコード機構４８は、各パイプラ
インサイクル毎に、ゼロ検出器１６-0〜１６-3からのゼ
ロ検出出力をチェックする（ステップＳ７１）。そして
副デコード機構４８は、ステップＳ７１でのチェックの
結果、遅延対象命令保持部１４-0〜１４-3のうち、対応
するカウンタ１５-0〜１５-3のカウント値がゼロとなっ
ている遅延対象命令保持部（１つとは限らない）がある
ならば、その遅延対象命令保持部に保持されている命令
を、対応する命令フィールドの命令として入力する（ス
テップＳ７２）。

【００９４】次に副デコード機構４８は、入力した命令
に対するデコード処理を開始して、その入力した命令中
に図１４（ａ）に示したような遅延命令（ｌａｔｅ命
令）があるか否かをチェックし（ステップＳ７３）、遅
延命令があるならば、同じサイクルで主デコード機構４
７に入力されてデコードされている命令フィールド＃０
〜＃３の命令のうち、当該遅延命令の指定する命令フィ
ールド＃ｊ（ｊは０〜３のいずれか）に配置されている
命令を主デコード機構４７から受け取って、その命令フ
ィールド＃ｊに対応する遅延対象命令保持部１４-jに移
す（ステップＳ７４）。

【００９５】同時に副デコード機構４８は、遅延命令の
指定する遅延サイクル数を遅延対象命令保持部１４-jに
対応するカウンタ１５-jにセットする（ステップＳ７
５）。以上のステップＳ７１〜Ｓ７５の処理は、パイプ
ラインサイクル（デコードサイクル）の前半部で行われ
る。

【００９６】副デコード機構４８は、入力した命令中に
遅延命令がある場合には上記ステップＳ７４，Ｓ７５を
実行した後に、遅延命令がない場合にはそのまま（上記
ステップＳ７４，Ｓ７５をスキップして）、入力した命
令（遅延命令を除く）に対する残りのデコード処理を前
記第１の実施形態におけるステップＳ５と同様に行う
（ステップＳ７６）。

【００９７】副デコード機構４８は、このステップＳ７
６でのデコード処理において、例えば遅延対象命令保持
部１４-iの保持命令をデコードし、且つ当該命令が演算
命令であったならば、その演算命令に対するデコード結
果を対応する演算部１３-i（内の対応する演算器）に送
る。

【００９８】したがって、上記のように命令フィールド
＃２に配置されていた遅延命令“ｌａｔｅ（２，１，
３）”が主デコード機構４７により遅延対象命令保持部
１４-2に移された場合であれば、当該遅延命令“ｌａｔ
ｅ（２，１，３）”は、当該遅延命令“ｌａｔｅ（２，
１，３）”の指定するクラスタ位置で決まる２サイクル
の後に、副デコード機構４８によってデコードされるこ
とになる。

【００９９】この結果、同じデコードサイクルにおいて
主デコード機構２７に入力されている長命令語（即ち、
遅延命令“ｌａｔｅ（２，１，３）”より２サイクル後
のクラスタ）の命令フィールド＃０〜＃３の命令のう
ち、遅延命令“ｌａｔｅ（２，１，３）”の指定する命
令フィールド＃１の命令が遅延対象命令保持部１４-1に
移されると共に、遅延命令“ｌａｔｅ（２，１，３）”
の指定する遅延サイクル数＝３がカウンタ１５-1にセッ
トされる。これにより、遅延対象命令保持部１４-1に移
された命令、即ち遅延命令“ｌａｔｅ（２，１，３）”
より２サイクル後のクラスタの命令フィールド＃１の命
令は、３サイクル後に副デコード機構４８によってデコ
ードされる。

【０１００】このように本実施形態においては、遅延命
令自体もその当該命令の指定するサイクル数だけ遅延さ
せることができるため、従来であればｎｏｐ命令を配置
する必要があった命令フィールドを、前記第１の実施形
態より一層有効に利用することができるようになる。

【０１０１】以上は、図１４（ａ）に示すフォーマット
の遅延命令を適用した場合について説明したが、本実施
形態においては、図１１（ａ）乃至図１３（ａ）に示す
フォーマットの遅延命令を適用することも可能である。

【０１０２】例えば、図１１（ａ）に示す遅延命令を適
用する場合には、遅延命令自体の遅延サイクル数を、予
め定められている一定サイクル数（例えば“１”）と
し、遅延命令によって遅延される命令を、予め定められ
ている一定サイクル後のクラスタ（例えば次のクラス
タ）における遅延命令と同じ命令フィールドの命令と
し、遅延命令によって遅延される命令の遅延サイクル数
を、予め定められている一定サイクル数（例えば
“１”）とすればよく、それ以外の点は、図１４（ａ）
に示すフォーマットの遅延命令を適用した場合と同様で
ある。

【０１０３】また、図１２（ａ）に示す遅延命令を適用
する場合には、遅延命令自体の遅延サイクル数を、予め
定められている一定サイクル数（例えば“１”）とし、
遅延命令によって遅延される命令を、予め定められてい
る一定サイクル後のクラスタ（例えば次のクラスタ）に
おける遅延命令と同じ命令フィールドの命令とすればよ
く、それ以外の点は、図１４（ａ）に示すフォーマット
の遅延命令を適用した場合と同様である。

【０１０４】また、図１３（ａ）に示す遅延命令を適用
する場合には、遅延命令によって遅延される命令の遅延
サイクル数を、予め定められている一定サイクル数（例
えば“１”）とすればよく、それ以外の点は、図１４
（ａ）に示すフォーマットの遅延命令を適用した場合と
同様である。

【０１０５】以上、前記第１の実施形態と同様に、各命
令フィールド＃０〜＃３毎に、１度に１命令ずつ遅延さ
せることができる構成をとりながら、遅延命令自身も遅
延させることを可能とした第４の実施形態につき説明し
た。

【０１０６】次に、前記第２の実施形態と同様に、命令
フィールド＃０〜＃３に関係なく、１度に１命令だけ遅
延させることができる構成をとりながら、遅延命令自身
も遅延させることを可能とした第５の実施形態につき図
面を参照して説明する。 ［第５の実施形態］図１６は本発明の第５の実施形態に
係るパイプライン制御方式のＶＬＩＷプロセッサの構成
を示すブロック図である。なお、図６と同一部分には同
一符号を付して説明を省略する。

【０１０７】この図１６の構成のＶＬＩＷプロセッサが
図６の構成のＶＬＩＷプロセッサと異なる点は、図６中
の主デコード機構２７及び副デコード機構２８に代え
て、主デコード機構５７及び副デコード機構５８を用い
ていることと、図２（ａ）及び図３（ａ）に示すフォー
マットの遅延命令に代えて、前記第４の実施形態と同様
に図１１（ａ）乃至図１４（ａ）に示すフォーマットの
遅延命令が適用されることである。ここでは、図１４
（ａ）の遅延命令が適用されるものとする。

【０１０８】図１６の構成において、主デコード機構５
７は、図１４（ａ）に示した遅延命令“ｌａｔｅ（クラ
スタ指定，フィールド番号，遅延サイクル数）”をデコ
ードした場合には、当該遅延命令を遅延対象命令保持部
２４に保持すると共に、当該遅延命令の指定するクラス
タ位置で決まる遅延サイクル数をカウンタ２５に設定す
る他、当該遅延命令が配置されている命令フィールドを
示すフィールド番号をフィールド位置保持部２９に保持
するように構成されている。

【０１０９】一方、副デコード機構５８は、遅延対象命
令保持部２４に保持されている命令をゼロ検出器２６か
らのゼロ検出出力に応じてデコードし、演算命令のデコ
ード時であれば、そのデコード結果をフィールド位置保
持部２９に保持されているフィールド番号の示す命令フ
ィールド＃ｉ（ｉは０〜３のいずれか）に配置された命
令に対するデコード結果として演算装置１３の演算部１
３-iに送るように構成されている。

【０１１０】また副デコード機構５８は、図１４（ａ）
に示した遅延命令“ｌａｔｅ（クラスタ指定，フィール
ド番号，遅延サイクル数）”のデコード時であれば、同
じサイクルで主デコード機構５７によりデコードされて
いる命令フィールド＃０〜＃３の命令のうち、当該遅延
命令の指定する命令フィールド＃ｊ（ｊは０〜３のいず
れか）に配置されている命令を主デコード機構４７から
受け取って遅延対象命令保持部２４に保持すると共に、
当該遅延命令の指定する遅延サイクル数をカウンタ２５
に設定する他、当該遅延命令の指定する命令フィールド
＃ｉを示すフィールド番号をフィールド位置保持部２９
に保持するようにも構成されている。

【０１１１】次に、図１６の構成の動作を図１７のフロ
ーチャートを参照して説明する。主デコード機構５７
は、各パイプラインサイクル毎に、命令レジスタ１２に
保持されている長命令語を入力する（ステップＳ８
１）。

【０１１２】次に主デコード機構５７は、入力した長命
令語の各命令フィールド＃０〜＃３に配置されている命
令に対するデコード処理を開始して、当該長命令語中に
図１４（ａ）に示したような遅延命令（ｌａｔｅ命令）
があるか否かをチェックし（ステップＳ８２）、遅延命
令があるならば、当該遅延命令自体を遅延すべき命令と
して、遅延対象命令保持部２４に移す（ステップＳ８
３）。

【０１１３】同時に主デコード機構５７は、遅延命令の
指定するクラスタ位置で決まる遅延サイクル数を、カウ
ンタ２５にセットすると共に（ステップＳ８４）、当該
遅延命令が配置されている命令フィールド＃ｉ（ｉは０
〜３のいずれか）のフィールド番号（ｉ）をフィールド
位置保持部２９にセットする（ステップＳ８５）。

【０１１４】これにより、遅延命令が例えば“ｌａｔｅ
（２，１，３）”であり、且つ命令フィールド＃２に配
置されている場合であれば、当該遅延命令“ｌａｔｅ
（２，１，３）”は遅延対象命令保持部２４に移され
る。同時に、カウンタ２５には、クラスタ指定＝２で決
まる遅延サイクル数＝２がセットされ、フィールド位置
保持部２９には、命令フィールド＃２を示すフィールド
番号（２）がセットされることになる。

【０１１５】以上のステップＳ８１〜Ｓ８５の処理は、
パイプラインサイクル（デコードサイクル）の前半部で
行われる。主デコード機構５７は、入力した長命令語中
に遅延命令がある場合には上記ステップＳ８３〜Ｓ８５
を実行した後に、遅延命令がない場合にはそのまま（上
記ステップＳ８３〜Ｓ８５をスキップして）、当該長命
令語の各命令フィールド＃０〜＃３に配置されている命
令（遅延命令を除く）に対する残りのデコード処理を前
記第１の実施形態におけるステップＳ５と同様に行う
（ステップＳ８６）。

【０１１６】一方、副デコード機構５８は、各パイプラ
インサイクル毎に、ゼロ検出器２６からのゼロ検出出力
をチェックする（ステップＳ９１）。このステップＳ９
１でのチェックの結果、カウンタ２５のカウント値がゼ
ロであったならば、副デコード機構５８は、遅延対象命
令保持部２４に保持されている命令を、フィールド位置
保持部２９に保持されているフィールド番号の示す命令
フィールド＃ｉの命令として入力する（ステップＳ９
２）。

【０１１７】次に副デコード機構５８は、入力した命令
に対するデコード処理を開始して、その入力した命令が
図１４（ａ）に示したような遅延命令（ｌａｔｅ命令）
であるか否かをチェックし（ステップＳ９３）、遅延命
令があるならば、同じサイクルで主デコード機構５７に
入力されてデコードされている命令フィールド＃０〜＃
３の命令のうち、当該遅延命令の指定する命令フィール
ド＃ｊ（ｊは０〜３のいずれか）に配置されている命令
を主デコード機構５７から受け取って、遅延対象命令保
持部２４に移す（ステップＳ９４）。

【０１１８】同時に副デコード機構５８は、遅延命令の
指定する遅延サイクル数をカウンタ２５にセットすると
共に（ステップＳ９５）、当該遅延命令の指定する命令
フィールド＃ｊのフィールド番号（ｊ）をフィールド位
置保持部２９にセットする（ステップＳ９６）。

【０１１９】以上のステップＳ９１〜Ｓ９６の処理は、
パイプラインサイクル（デコードサイクル）の前半部で
行われる。副デコード機構５８は、入力した命令が遅延
命令である場合には上記ステップＳ９４〜Ｓ９６を実行
すると１デコードサイクルを終了する。これに対し、入
力した命令が遅延命令でない場合には、副デコード機構
５８は、そのまま（上記ステップＳ９４〜Ｓ９６をスキ
ップして）、入力した命令に対する残りのデコード処理
を行い（ステップＳ９７）、当該命令が演算命令であっ
たならば、その演算命令に対するデコード結果を、フィ
ールド位置保持部２９の示す命令フィールド＃ｊに対応
する演算部１３-j（内の対応する演算器）に送る。

【０１２０】したがって、上記のように命令フィールド
＃２に配置されていた遅延命令“ｌａｔｅ（２，１，
３）”が主デコード機構５７により遅延対象命令保持部
２４に移された場合であれば、当該遅延命令“ｌａｔｅ
（２，１，３）”は、当該遅延命令“ｌａｔｅ（２，
１，３）”の指定するクラスタ位置で決まる２サイクル
の後に、副デコード機構５８によってデコードされるこ
とになる。

【０１２１】この結果、同じデコードサイクルにおいて
主デコード機構５７に入力されている長命令語（即ち、
遅延命令“ｌａｔｅ（２，１，３）”より２サイクル後
のクラスタ）の命令フィールド＃０〜＃３の命令のう
ち、遅延命令“ｌａｔｅ（２，１，３）”の指定する命
令フィールド＃１の命令が遅延対象命令保持部２４に移
されると共に、遅延命令“ｌａｔｅ（２，１，３）”の
指定する遅延サイクル数＝３がカウンタ２５にセットさ
れる他、遅延命令“ｌａｔｅ（２，１，３）”の指定す
るフィールド番号＝１がフィールド位置保持部２９にセ
ットされる。これにより、新たに遅延対象命令保持部２
４に移された命令、即ち遅延命令“ｌａｔｅ（２，１，
３）”より２サイクル後のクラスタの命令フィールド＃
１の命令は、３サイクル後に副デコード機構５８によっ
てデコードされる。

【０１２２】このように本実施形態においては、遅延命
令自体も当該命令の指定するサイクル数だけ遅延させる
ことができるため、従来であればｎｏｐ命令を配置する
必要があった命令フィールドを、前記第２の実施形態よ
り一層有効に利用することができるようになる。

【０１２３】以上は、図１４（ａ）に示すフォーマット
の遅延命令を適用した場合について説明したが、本実施
形態においては、前記第４の実施形態と同様に、図１１
（ａ）乃至図１３（ａ）に示すフォーマットの遅延命令
を適用することも可能である。

【０１２４】以上、前記第２の実施形態と同様に、命令
フィールド＃０〜＃３に関係なく、１度に１命令だけ遅
延させることができる構成をとりながら、遅延命令自身
も遅延させることを可能とした第５の実施形態につき説
明した。

【０１２５】次に、前記第３の実施形態と同様に、命令
フィールド＃０〜＃３に関係なく、１度に３命令まで遅
延させることができる構成をとりながら、遅延命令自身
も遅延させることを可能とした第６の実施形態につき図
面を参照して説明する。 ［第６の実施形態］図１８は本発明の第６の実施形態に
係るパイプライン制御方式のＶＬＩＷプロセッサの構成
を示すブロック図である。なお、図８と同一部分には同
一符号を付して説明を省略する。

【０１２６】この図１８の構成のＶＬＩＷプロセッサが
図８の構成のＶＬＩＷプロセッサと異なる点は、図８中
の主デコード機構３７及び副デコード機構３８に代え
て、主デコード機構６７及び副デコード機構６８を用い
ていることと、図２（ａ）及び図３（ａ）に示すフォー
マットの遅延命令に代えて、前記第４の実施形態と同様
に図１１（ａ）乃至図１４（ａ）に示すフォーマットの
遅延命令が適用されることである。ここでは、図１４
（ａ）の遅延命令が適用されるものとする。

【０１２７】図１８の構成において、主デコード機構６
７は、図１４（ａ）に示した遅延命令“ｌａｔｅ（クラ
スタ指定，フィールド番号，遅延サイクル数）”をデコ
ードした場合には、当該遅延命令を遅延対象命令保持部
３４-0〜３４-2のうちの空き遅延対象命令保持部３４-q
（ｑは０〜２のいずれか）に保持すると共に、当該遅延
命令の指定するクラスタ位置で決まる遅延サイクル数を
その命令保持部３４-qと同一組のカウンタ３５-qに設定
する他、当該遅延命令が配置されている命令フィールド
を示すフィールド番号をその命令保持部３４-qと同一組
のフィールド位置保持部３９-qに保持するように構成さ
れている。

【０１２８】一方、副デコード機構６８は、図８中の副
デコード機構３８と同様に、遅延対象命令保持部３４-0
〜３４-2に保持されている命令をゼロ検出器３６-0〜３
６-2からのゼロ検出出力に応じてデコードするように構
成されている。

【０１２９】また副デコード機構６８は、例えば遅延対
象命令保持部３４-i（ｉは０〜２のいずれか）に保持さ
れている命令をデコードした場合、当該命令が演算命令
であれば、そのデコード結果をフィールド位置保持部３
９-iの示す命令フィールド＃ｒ（ｒは０〜３のいずれ
か）に配置された命令に対するデコード結果として演算
装置１３の演算部１３-r（内の対応する演算器）に送る
ように構成されている。

【０１３０】また副デコード機構６８は、当該命令が図
１４（ａ）のフォーマットの遅延命令であれば、同じサ
イクルで主デコード機構６７によりデコードされている
命令フィールド＃０〜＃３の命令のうち、当該命令（遅
延命令）の指定する命令フィールド＃ｊ（ｊは０〜３の
いずれか）に配置されている命令を主デコード機構４７
から受け取って遅延対象命令保持部１４-jに保持すると
共に、当該命令（遅延命令）の指定する遅延サイクル数
を遅延対象命令保持部１４-jに対応するカウンタ１５-j
に設定する他、当該命令（遅延命令）の指定する命令フ
ィールドのフィールド番号を遅延対象命令保持部１４-j
に対応するフィールド位置保持部２９-jに保持するよう
にも構成されている。

【０１３１】次に、図１８の構成の動作を図１９のフロ
ーチャートを参照して説明する。主デコード機構６７
は、各パイプラインサイクル毎に、命令レジスタ１２に
保持されている長命令語を入力する（ステップＳ１０
１）。

【０１３２】次に主デコード機構６７は、入力した長命
令語の各命令フィールド＃０〜＃３に配置されている命
令に対するデコード処理を開始して、当該長命令語中に
図１４（ａ）に示したような遅延命令（ｌａｔｅ命令）
があるか否かをチェックし（ステップＳ１０２）、遅延
命令があるならば、当該遅延命令自体を遅延すべき命令
として、遅延対象命令保持部３４-0〜３４-2のうちの空
き遅延対象命令保持部３４-q（ｑは０〜３のいずれか）
に移す（ステップＳ１０３）。

【０１３３】同時に主デコード機構６７は、遅延命令の
指定するクラスタ位置で決まる遅延サイクル数を遅延対
象命令保持部３４-qに対応するカウンタ３５-qにセット
すると共に（ステップＳ１０４）、当該遅延命令が配置
されている命令フィールド＃ｐ（ｐは０〜３のいずれ
か）のフィールド番号（ｐ）を遅延対象命令保持部３４
-qに対応するフィールド位置保持部３９-qにセットする
（ステップＳ１０５）。

【０１３４】これにより、遅延命令が例えば“ｌａｔｅ
（２，１，３）”であり、且つ命令フィールド＃２に配
置されている場合に、当該遅延命令“ｌａｔｅ（２，
１，３）”が例えば遅延対象命令保持部３４-0に移され
たものとすると、カウンタ３５-0には、クラスタ指定＝
２で決まる遅延サイクル数＝２がセットされ、フィール
ド位置保持部３９-0には、命令フィールド＃２を示すフ
ィールド番号がセットされることになる。

【０１３５】以上のステップＳ１０１〜Ｓ１０５の処理
は、パイプラインサイクル（デコードサイクル）の前半
部で行われる。主デコード機構６７は、入力した長命令
語中に遅延命令がある場合には上記ステップＳ１０３〜
Ｓ１０５を実行した後に、遅延命令がない場合にはその
まま（上記ステップＳ１０３〜Ｓ１０５をスキップし
て）、当該長命令語の各命令フィールド＃０〜＃３に配
置されている命令（遅延命令を除く）に対する残りのデ
コード処理を前記第１の実施形態におけるステップＳ５
と同様に行う（ステップＳ１０６）。

【０１３６】一方、副デコード機構６８は、各パイプラ
インサイクル毎に、ゼロ検出器３６-0〜３６-2からのゼ
ロ検出出力をチェックする（ステップＳ１１１）。この
ステップＳ５１でのチェックの結果、例えばカウンタ３
５-0，３５-1，３５-2のカウント値がゼロであったなら
ば、副デコード機構６８は、そのカウンタ３５-0，３５
-1，３５-2に対応する遅延対象命令保持部３４-0，３４
-1，３４-2に保持されている命令を、その命令保持部３
４-0，３４-1，３４-2に対応するフィールド位置保持部
３９-0，３９-1，３９-2（に保持されているフィールド
番号）の示す命令フィールド＃ｉ，＃ｊ，＃ｋ（ｉ，
ｊ，ｋは０〜３のいずれか）の命令として入力する（ス
テップＳ１１２）。

【０１３７】次に副デコード機構６８は、入力した命令
に対するデコード処理を開始して、その入力した命令中
に図１４（ａ）に示したような遅延命令（ｌａｔｅ命
令）があるか否かをチェックし（ステップＳ１１３）、
遅延命令があるならば、同じサイクルで主デコード機構
６７に入力されてデコードされている命令フィールド＃
０〜＃３の命令のうち、当該遅延命令の指定する命令フ
ィールド＃ｐ（ｐは０〜３のいずれか）に配置されてい
る命令を主デコード機構６７から受け取って、遅延対象
命令保持部３４-0〜３４-2のうちの空き遅延対象命令保
持部３４-r（ｒは０〜３のいずれか）に移す（ステップ
Ｓ１１４）。

【０１３８】同時に副デコード機構６８は、遅延命令の
指定する遅延サイクル数を遅延対象命令保持部３４-rに
対応するカウンタ３５-rにセットすると共に（ステップ
Ｓ１１５）、当該遅延命令の指定する命令フィールド＃
ｐのフィールド番号（ｐ）を遅延対象命令保持部３４-r
に対応するフィールド位置保持部３９-rにセットする
（ステップＳ１１６）。

【０１３９】以上のステップＳ１１１〜Ｓ１１６の処理
は、パイプラインサイクル（デコードサイクル）の前半
部で行われる。副デコード機構６８は、入力した命令中
に遅延命令がある場合には上記ステップＳ１１４〜Ｓ１
１６を実行した後に、遅延命令がない場合にはそのまま
（上記ステップＳ１１４〜Ｓ１１６をスキップして）、
入力した命令（遅延命令を除く）に対する残りのデコー
ド処理を前記第１の実施形態におけるステップＳ５と同
様に行う（ステップＳ１１７）。

【０１４０】副デコード機構６８は、このステップＳ１
１７でのデコード処理において、例えば遅延対象命令保
持部３４-rの保持命令をデコードし、且つ当該命令が演
算命令であって、遅延対象命令保持部３４-rに対応する
フィールド位置保持部３９-rが命令フィールド＃ｐを示
している場合であれば、その演算命令に対するデコード
結果を、その命令フィールド＃ｐに対応する演算部１３
-p（内の対応する演算器）に送る。

【０１４１】したがって、上記のように命令フィールド
＃２に配置されていた遅延命令“ｌａｔｅ（２，１，
３）”が主デコード機構６７により例えば遅延対象命令
保持部３４-0に移され、対応するカウンタ３５-0に当該
遅延命令“ｌａｔｅ（２，１，３）”の指定するクラス
タ位置で決まるた遅延サイクル数＝２がセットされた場
合であれば、当該遅延命令“ｌａｔｅ（２，１，３）”
は２サイクルの後に副デコード機構６８によってデコー
ドされることになる。

【０１４２】そして、同じデコードサイクルにおいて主
デコード機構６７に入力されている長命令語（即ち、遅
延命令“ｌａｔｅ（２，１，３）”より２サイクル後の
クラスタ）の命令フィールド＃０〜＃３の命令のうち、
遅延命令“ｌａｔｅ（２，１，３）”の指定する命令フ
ィールド＃１の命令が例えば遅延対象命令保持部３４-1
に移されると共に、対応するカウンタ３５-1に遅延命令
“ｌａｔｅ（２，１，３）”の指定する遅延サイクル数
＝３がセットされ、更に遅延命令“ｌａｔｅ（２，１，
３）”の指定するフィールド番号＝１が対応するフィー
ルド位置保持部３９-1にセットされた場合であれば、遅
延対象命令保持部３４-1に移された命令、即ち遅延命令
“ｌａｔｅ（２，１，３）”より２サイクル後のクラス
タの命令フィールド＃１の命令は、３サイクル後に副デ
コード機構６８によってデコードされる。

【０１４３】このように本実施形態においては、遅延命
令自体もその当該命令の指定するサイクル数だけ遅延さ
せることができるため、従来であればｎｏｐ命令を配置
する必要があった命令フィールドを、前記第３の実施形
態より一層有効に利用することができるようになる。

【０１４４】以上は、図１４（ａ）に示すフォーマット
の遅延命令を適用した場合について説明したが、本実施
形態においては、前記第４の実施形態と同様に、図１１
（ａ）乃至図１３（ａ）に示すフォーマットの遅延命令
を適用することも可能である。

【０１４５】以上、前記第３の実施形態と同様に、命令
フィールド＃０〜＃３に関係なく、１度に３命令まで遅
延させることができる構成をとりながら、遅延命令自身
も遅延させることを可能とした第６の実施形態につき説
明した。

【０１４６】

【発明の効果】以上詳述したように本発明によれば、任
意の命令フィールドの命令を遅延させて、当該命令をそ
の遅延後にデコードされる長命令語（ＶＬＩＷ）とは別
にデコードすることで、同一の命令フィールドに対応す
る複数種の演算器を同時に使用することができる。

【０１４７】このように本発明によれば、従来であれ
ば、ノー・オペレーション命令を配置しなければならな
かった命令フィールドに演算命令を配置することも可能
となり、また異なるクラスタの同一命令フィールドにそ
れぞれ配置されている命令を同時に実行して異なる演算
器を有効に使用することが可能となるため、従来はハー
ドウェア構成の制約等で同時に実行できなかった命令を
同時に実行できるようになり、ロードモジュールの高速
化が図れる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＶＬＩＷプロセ
ッサの構成を示すブロック図。

【図２】同第１の実施形態で適用可能な遅延命令のフォ
ーマットと機能を説明するための図。

【図３】同第１の実施形態で適用可能な遅延命令のフォ
ーマットと機能を説明するための図。

【図４】図１の構成の動作を説明するためのフローチャ
ート。

【図５】従来のロードモジュール、及び当該ロードモジ
ュールと同一機能の遅延命令を用いて実現されるロード
モジュールを対比して示す図。

【図６】本発明の第２の実施形態に係る図２及び図３の
遅延命令が適用可能なＶＬＩＷプロセッサの構成を示す
ブロック図。

【図７】図６の構成の動作を説明するためのフローチャ
ート。

【図８】本発明の第３の実施形態に係る図２及び図３の
遅延命令が適用可能なＶＬＩＷプロセッサの構成を示す
ブロック図。

【図９】図８の構成の動作を説明するためのフローチャ
ート。

【図１０】本発明の第４の実施形態に係るＶＬＩＷプロ
セッサの構成を示すブロック図。

【図１１】同第４の実施形態で適用可能な遅延命令のフ
ォーマットと機能を説明するための図。

【図１２】同第４の実施形態で適用可能な遅延命令のフ
ォーマットと機能を説明するための図。

【図１３】同第４の実施形態で適用可能な遅延命令のフ
ォーマットと機能を説明するための図。

【図１４】同第４の実施形態で適用可能な遅延命令のフ
ォーマットと機能を説明するための図。

【図１５】図１０の構成の動作を説明するためのフロー
チャート。

【図１６】本発明の第５の実施形態に係る図１１乃至図
１４の遅延命令が適用可能なＶＬＩＷプロセッサの構成
を示すブロック図。

【図１７】図１６の構成の動作を説明するためのフロー
チャート。

【図１８】本発明の第６の実施形態に係る図１１乃至図
１４図の遅延命令が適用可能なＶＬＩＷプロセッサの構
成を示すブロック図。

【図１９】図１８の構成の動作を説明するためのフロー
チャート。

【図２０】プロセッサ内の各演算器と長命令語の各命令
フィールドとの対応を説明するための図。

【符号の説明】

１１…フェッチ機構、 １２…命令レジスタ、 １３…演算装置、 １３-0〜１３-3…演算部、 １４-0〜１４-3，２４，３４-0〜３４-2…遅延対象命令
保持部、 １５-0〜１５-3，２５，３５-0〜３５-2…カウンタ、 １６-0〜１６-3，２６，３６-0〜３６-2…ゼロ検出器、 １７，２７，３７，４７，５７，６７…主デコード機
構、 １８，２８，３８，４８，５８，６８…副デコード機
構。 ２９，３９-0〜３９-2…フィールド位置保持部。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 複数の命令フィールドを有する長命令語
   （ＶＬＩＷ）を実行するＶＬＩＷプロセッサにおいて、 長命令語中の遅延すべき命令を保持しておくための、長
   命令語の各命令フィールドに対応してそれぞれ設けられ
   た遅延対象命令保持手段と、 前記各遅延対象命令保持手段に対応してそれぞれ設けら
   れ、対応する遅延対象命令保持手段に保持された命令の
   遅延サイクル数をカウントするための遅延サイクル数カ
   ウント手段と、 実行すべき長命令語の各命令フィールドに配置されてい
   る命令のデコードを司る主デコード手段であって、命令
   の遅延と遅延すべき命令が配置されている命令フィール
   ドとを指定する遅延命令のデコード時には、当該遅延命
   令の指定する命令フィールドに配置されている遅延対象
   命令をその命令フィールドに対応する前記遅延対象命令
   保持手段に保持すると共に、予め定められた遅延サイク
   ル数をその命令保持手段に対応する前記遅延サイクル数
   カウント手段に設定する主デコード手段と、 前記各遅延対象命令保持手段の保持命令のデコードを司
   る副デコード手段であって、前記遅延対象命令保持手段
   に対応する前記遅延サイクル数カウント手段が前記遅延
   サイクル数をカウントし終えた段階で、その命令保持手
   段の保持命令をその命令保持手段に対応する命令フィー
   ルドに配置された命令としてデコードする副デコード手
   段とを具備することを特徴とするＶＬＩＷプロセッサ。
2. 【請求項２】 複数の命令フィールドを有する長命令語
   （ＶＬＩＷ）を実行するＶＬＩＷプロセッサにおいて、 長命令語中の遅延すべき命令を保持しておくための、長
   命令語の各命令フィールドに対応してそれぞれ設けられ
   た遅延対象命令保持手段と、 前記各遅延対象命令保持手段に対応してそれぞれ設けら
   れ、対応する遅延対象命令保持手段に保持された命令の
   遅延サイクル数をカウントするための遅延サイクル数カ
   ウント手段と、 実行すべき長命令語の各命令フィールドに配置されてい
   る命令のデコードを司る主デコード手段であって、命令
   の遅延と遅延すべき命令が配置されている命令フィール
   ドと遅延サイクル数とを指定する遅延命令のデコード時
   には、当該遅延命令の指定する命令フィールドに配置さ
   れている遅延対象命令をその命令フィールドに対応する
   前記遅延対象命令保持手段に保持すると共に、当該遅延
   命令の指定する遅延サイクル数をその命令保持手段に対
   応する前記遅延サイクル数カウント手段に設定する主デ
   コード手段と、 前記各遅延対象命令保持手段の保持命令のデコードを司
   る副デコード手段であって、前記遅延対象命令保持手段
   に対応する前記遅延サイクル数カウント手段が前記遅延
   サイクル数をカウントし終えた段階で、その命令保持手
   段の保持命令をその命令保持手段に対応する命令フィー
   ルドに配置された命令としてデコードする副デコード手
   段とを具備することを特徴とするＶＬＩＷプロセッサ。
3. 【請求項３】 複数の命令フィールドを有する長命令語
   （ＶＬＩＷ）を実行するＶＬＩＷプロセッサにおいて、 長命令語中の遅延すべき命令を保持しておくためのＮ個
   （Ｎは１以上の整数）の遅延対象命令保持手段と、 前記Ｎ個の遅延対象命令保持手段に対応してそれぞれ設
   けられ、対応する遅延対象命令保持手段に保持された命
   令が配置されていた長命令語上の命令フィールド位置を
   保持しておくためのＮ個の命令フィールド位置保持手段
   と、 前記Ｎ個の遅延対象命令保持手段に対応してそれぞれ設
   けられ、対応する遅延対象命令保持手段に保持された命
   令の遅延サイクル数をカウントするためのＮ個の遅延サ
   イクル数カウント手段と、 実行すべき長命令語の各命令フィールドに配置されてい
   る命令のデコードを司る主デコード手段であって、命令
   の遅延と遅延すべき命令が配置されている命令フィール
   ドとを指定する遅延命令のデコード時には、当該遅延命
   令の指定する命令フィールドに配置されている遅延対象
   命令を前記Ｎ個の遅延対象命令保持手段の１つに、その
   命令フィールド位置をその命令保持手段に対応する前記
   命令フィールド位置保持手段にそれぞれ保持すると共
   に、予め定められた遅延サイクル数をその命令保持手段
   に対応する前記遅延サイクル数カウント手段に設定する
   主デコード手段と、 前記Ｎ個の遅延対象命令保持手段の保持命令のデコード
   を司る副デコード手段であって、前記遅延対象命令保持
   手段に対応する前記遅延サイクル数カウント手段が前記
   遅延サイクル数をカウントし終えた段階で、その命令保
   持手段の保持命令をその命令保持手段に対応する前記命
   令フィールド位置保持手段の示す命令フィールドに配置
   されている命令としてデコードする副デコード手段とを
   具備することを特徴とするＶＬＩＷプロセッサ。
4. 【請求項４】 複数の命令フィールドを有する長命令語
   （ＶＬＩＷ）を実行するＶＬＩＷプロセッサにおいて、 長命令語中の遅延すべき命令を保持しておくためのＮ個
   （Ｎは１以上の整数）の遅延対象命令保持手段と、 前記Ｎ個の遅延対象命令保持手段に対応してそれぞれ設
   けられ、対応する遅延対象命令保持手段に保持された命
   令が配置されていた長命令語上の命令フィールド位置を
   保持しておくためのＮ個の命令フィールド位置保持手段
   と、 前記Ｎ個の遅延対象命令保持手段に対応してそれぞれ設
   けられ、対応する遅延対象命令保持手段に保持された命
   令の遅延サイクル数をカウントするためのＮ個の遅延サ
   イクル数カウント手段と、 実行すべき長命令語の各命令フィールドに配置されてい
   る命令のデコードを司る主デコード手段であって、命令
   の遅延と遅延すべき命令が配置されている命令フィール
   ドと遅延サイクル数とを指定する遅延命令のデコード時
   には、当該遅延命令の指定する命令フィールドに配置さ
   れている遅延対象命令を前記Ｎ個の遅延対象命令保持手
   段の１つに、その命令フィールド位置をその命令保持手
   段に対応する前記命令フィールド位置保持手段にそれぞ
   れ保持すると共に、当該遅延命令の指定する遅延サイク
   ル数をその命令保持手段に対応する前記遅延サイクル数
   カウント手段に設定する主デコード手段と、 前記Ｎ個の遅延対象命令保持手段の保持命令のデコード
   を司る副デコード手段であって、前記遅延対象命令保持
   手段に対応する前記遅延サイクル数カウント手段が前記
   遅延サイクル数をカウントし終えた段階で、その命令保
   持手段の保持命令をその命令保持手段に対応する前記命
   令フィールド位置保持手段の示す命令フィールドに配置
   されている命令としてデコードする副デコード手段とを
   具備することを特徴とするＶＬＩＷプロセッサ。
5. 【請求項５】 複数の命令フィールドを有する長命令語
   （ＶＬＩＷ）を実行するＶＬＩＷプロセッサにおいて、 長命令語中の遅延すべき命令を保持しておくための、長
   命令語の各命令フィールドに対応してそれぞれ設けられ
   た遅延対象命令保持手段と、 前記各遅延対象命令保持手段に対応してそれぞれ設けら
   れ、対応する遅延対象命令保持手段に保持された命令の
   遅延サイクル数をカウントするための遅延サイクル数カ
   ウント手段と、 実行すべき長命令語の各命令フィールドに配置されてい
   る命令のデコードを司る主デコード手段であって、命令
   の遅延を指定する遅延命令のデコード時には、当該遅延
   命令を当該遅延命令が配置されている命令フィールドに
   対応する前記遅延対象命令保持手段に保持すると共に、
   予め定められた第１の遅延サイクル数をその命令保持手
   段に対応する前記遅延サイクル数カウント手段に設定す
   る主デコード手段と、 前記各遅延対象命令保持手段の保持命令のデコードを司
   る副デコード手段であって、前記遅延対象命令保持手段
   に対応する前記遅延サイクル数カウント手段が前記遅延
   サイクル数をカウントし終えた段階で、その命令保持手
   段の保持命令をその命令保持手段に対応する命令フィー
   ルドに配置された命令としてデコードし、当該保持命令
   が前記遅延命令であった場合には、その際に前記主デコ
   ード手段によりデコードされている命令のうち、同じ命
   令フィールドに配置されている命令を前記主デコード手
   段から受け取ってその命令保持手段に保持すると共に、
   予め定められた第２の遅延サイクル数をその命令保持手
   段に対応する前記遅延サイクル数カウント手段に設定す
   る副デコード手段とを具備することを特徴とするＶＬＩ
   Ｗプロセッサ。
6. 【請求項６】 複数の命令フィールドを有する長命令語
   （ＶＬＩＷ）を実行するＶＬＩＷプロセッサにおいて、 長命令語中の遅延すべき命令を保持しておくための、長
   命令語の各命令フィールドに対応してそれぞれ設けられ
   た遅延対象命令保持手段と、 前記各遅延対象命令保持手段に対応してそれぞれ設けら
   れ、対応する遅延対象命令保持手段に保持された命令の
   遅延サイクル数をカウントするための遅延サイクル数カ
   ウント手段と、 実行すべき長命令語の各命令フィールドに配置されてい
   る命令のデコードを司る主デコード手段であって、命令
   の遅延とその遅延サイクル数とを指定する遅延命令のデ
   コード時には、当該遅延命令を当該遅延命令が配置され
   ている命令フィールドに対応する前記遅延対象命令保持
   手段に保持すると共に、予め定められた遅延サイクル数
   をその命令保持手段に対応する前記遅延サイクル数カウ
   ント手段に設定する主デコード手段と、 前記各遅延対象命令保持手段の保持命令のデコードを司
   る副デコード手段であって、前記遅延対象命令保持手段
   に対応する前記遅延サイクル数カウント手段が前記遅延
   サイクル数をカウントし終えた段階で、その命令保持手
   段の保持命令をその命令保持手段に対応する命令フィー
   ルドに配置された命令としてデコードし、当該保持命令
   が前記遅延命令であった場合には、その際に前記主デコ
   ード手段によりデコードされている命令のうち、同じ命
   令フィールドに配置されている命令を前記主デコード手
   段から受け取ってその命令保持手段に保持すると共に、
   当該保持命令の指定する遅延サイクル数をその命令保持
   手段に対応する前記遅延サイクル数カウント手段に設定
   する副デコード手段とを具備することを特徴とするＶＬ
   ＩＷプロセッサ。
7. 【請求項７】 複数の命令フィールドを有する長命令語
   （ＶＬＩＷ）を実行するＶＬＩＷプロセッサにおいて、 長命令語中の遅延すべき命令を保持しておくためのＮ個
   （Ｎは１以上の整数）の遅延対象命令保持手段と、 前記Ｎ個の遅延対象命令保持手段に対応してそれぞれ設
   けられ、対応する遅延対象命令保持手段に保持された命
   令が配置されていた長命令語上の命令フィールド位置を
   保持しておくためのＮ個の命令フィールド位置保持手段
   と、 前記Ｎ個の遅延対象命令保持手段に対応してそれぞれ設
   けられ、対応する遅延対象命令保持手段に保持された命
   令の遅延サイクル数をカウントするためのＮ個の遅延サ
   イクル数カウント手段と、 実行すべき長命令語の各命令フィールドに配置されてい
   る命令のデコードを司る主デコード手段であって、命令
   の遅延を指定する遅延命令のデコード時には、当該遅延
   命令を前記Ｎ個の遅延対象命令保持手段の１つに、その
   命令フィールド位置をその命令保持手段に対応する前記
   命令フィールド位置保持手段にそれぞれ保持すると共
   に、予め定められた第１の遅延サイクル数をその命令保
   持手段に対応する前記遅延サイクル数カウント手段に設
   定する主デコード手段と、 前記Ｎ個の遅延対象命令保持手段の保持命令のデコード
   を司る副デコード手段であって、前記遅延対象命令保持
   手段に対応する前記遅延サイクル数カウント手段が前記
   遅延サイクル数をカウントし終えた段階で、その命令保
   持手段の保持命令をその命令保持手段に対応する前記命
   令フィールド位置保持手段の示す命令フィールドに配置
   されている命令としてデコードし、当該保持命令が前記
   遅延命令であった場合には、その際に前記主デコード手
   段によりデコードされている命令のうち、同じ命令フィ
   ールドに配置されている命令を前記主デコード手段から
   受け取って、その命令を前記Ｎ個の遅延対象命令保持手
   段の１つに、その命令フィールド位置をその命令保持手
   段に対応する前記命令フィールド位置保持手段にそれぞ
   れ保持すると共に、予め定められた第２の遅延サイクル
   数をその命令保持手段に対応する前記遅延サイクル数カ
   ウント手段に設定する副デコード手段とを具備すること
   を特徴とするＶＬＩＷプロセッサ。
8. 【請求項８】 複数の命令フィールドを有する長命令語
   （ＶＬＩＷ）を実行するＶＬＩＷプロセッサにおいて、 長命令語中の遅延すべき命令を保持しておくためのＮ個
   （Ｎは１以上の整数）の遅延対象命令保持手段と、 前記Ｎ個の遅延対象命令保持手段に対応してそれぞれ設
   けられ、対応する遅延対象命令保持手段に保持された命
   令が配置されていた長命令語上の命令フィールド位置を
   保持しておくためのＮ個の命令フィールド位置保持手段
   と、 前記Ｎ個の遅延対象命令保持手段に対応してそれぞれ設
   けられ、対応する遅延対象命令保持手段に保持された命
   令の遅延サイクル数をカウントするためのＮ個の遅延サ
   イクル数カウント手段と、 実行すべき長命令語の各命令フィールドに配置されてい
   る命令のデコードを司る主デコード手段であって、命令
   の遅延とその遅延サイクル数とを指定する遅延命令のデ
   コード時には、当該遅延命令を前記Ｎ個の遅延対象命令
   保持手段の１つに、その命令フィールド位置をその命令
   保持手段に対応する前記命令フィールド位置保持手段に
   それぞれ保持すると共に、予め定められた遅延サイクル
   数をその命令保持手段に対応する前記遅延サイクル数カ
   ウント手段に設定する主デコード手段と、 前記Ｎ個の遅延対象命令保持手段の保持命令のデコード
   を司る副デコード手段であって、前記遅延対象命令保持
   手段に対応する前記遅延サイクル数カウント手段が前記
   遅延サイクル数をカウントし終えた段階で、その命令保
   持手段の保持命令をその命令保持手段に対応する前記命
   令フィールド位置保持手段の示す命令フィールドに配置
   されている命令としてデコードし、当該保持命令が前記
   遅延命令であった場合には、その際に前記主デコード手
   段によりデコードされている命令のうち、同じ命令フィ
   ールドに配置されている命令を前記主デコード手段から
   受け取って、その命令を前記Ｎ個の遅延対象命令保持手
   段の１つに、その命令フィールド位置をその命令保持手
   段に対応する前記命令フィールド位置保持手段にそれぞ
   れ保持すると共に、当該保持命令の指定する遅延サイク
   ル数をその命令保持手段に対応する前記遅延サイクル数
   カウント手段に設定する副デコード手段とを具備するこ
   とを特徴とするＶＬＩＷプロセッサ。
9. 【請求項９】 複数の命令フィールドを有する長命令語
   （ＶＬＩＷ）を実行するＶＬＩＷプロセッサにおいて、 長命令語中の遅延すべき命令を保持しておくための、長
   命令語の各命令フィールドに対応してそれぞれ設けられ
   た遅延対象命令保持手段と、 前記各遅延対象命令保持手段に対応してそれぞれ設けら
   れ、対応する遅延対象命令保持手段に保持された命令の
   遅延サイクル数をカウントするための遅延サイクル数カ
   ウント手段と、 実行すべき長命令語の各命令フィールドに配置されてい
   る命令のデコードを司る主デコード手段であって、命令
   の遅延と遅延すべき命令が配置されているクラスタ及び
   命令フィールドとを指定する遅延命令のデコード時に
   は、当該遅延命令を当該遅延命令が配置されている命令
   フィールドに対応する前記遅延対象命令保持手段に保持
   すると共に、当該遅延命令の指定するクラスタ位置で決
   まる遅延サイクル数をその命令保持手段に対応する前記
   遅延サイクル数カウント手段に設定する主デコード手段
   と、 前記各遅延対象命令保持手段の保持命令のデコードを司
   る副デコード手段であって、前記遅延対象命令保持手段
   に対応する前記遅延サイクル数カウント手段が前記遅延
   サイクル数をカウントし終えた段階で、その命令保持手
   段の保持命令をその命令保持手段に対応する命令フィー
   ルドに配置された命令としてデコードし、当該保持命令
   が前記遅延命令であった場合には、その際に前記主デコ
   ード手段によりデコードされている命令のうち、当該保
   持命令の指定する命令フィールドに配置されている命令
   を前記主デコード手段から受け取って、その命令フィー
   ルドに対応する前記命令保持手段に保持すると共に、予
   め定められた遅延サイクル数をその命令保持手段に対応
   する前記遅延サイクル数カウント手段に設定する副デコ
   ード手段とを具備することを特徴とするＶＬＩＷプロセ
   ッサ。
10. 【請求項１０】 複数の命令フィールドを有する長命令
    語（ＶＬＩＷ）を実行するＶＬＩＷプロセッサにおい
    て、 長命令語中の遅延すべき命令を保持しておくための、長
    命令語の各命令フィールドに対応してそれぞれ設けられ
    た遅延対象命令保持手段と、 前記各遅延対象命令保持手段に対応してそれぞれ設けら
    れ、対応する遅延対象命令保持手段に保持された命令の
    遅延サイクル数をカウントするための遅延サイクル数カ
    ウント手段と、 実行すべき長命令語の各命令フィールドに配置されてい
    る命令のデコードを司る主デコード手段であって、命令
    の遅延と遅延すべき命令が配置されているクラスタ及び
    命令フィールドと遅延サイクル数とを指定する遅延命令
    のデコード時には、当該遅延命令を当該遅延命令が配置
    されている命令フィールドに対応する前記遅延対象命令
    保持手段に保持すると共に、当該遅延命令の指定するク
    ラスタ位置で決まる遅延サイクル数をその命令保持手段
    に対応する前記遅延サイクル数カウント手段に設定する
    主デコード手段と、 前記各遅延対象命令保持手段の保持命令のデコードを司
    る副デコード手段であって、前記遅延対象命令保持手段
    に対応する前記遅延サイクル数カウント手段が前記遅延
    サイクル数をカウントし終えた段階で、その命令保持手
    段の保持命令をその命令保持手段に対応する命令フィー
    ルドに配置された命令としてデコードし、当該保持命令
    が前記遅延命令であった場合には、その際に前記主デコ
    ード手段によりデコードされている命令のうち、当該保
    持命令の指定する命令フィールドに配置されている命令
    を前記主デコード手段から受け取って、その命令フィー
    ルドに対応する前記命令保持手段に保持すると共に、当
    該保持命令の指定する遅延サイクル数をその命令保持手
    段に対応する前記遅延サイクル数カウント手段に設定す
    る副デコード手段とを具備することを特徴とするＶＬＩ
    Ｗプロセッサ。
11. 【請求項１１】 複数の命令フィールドを有する長命令
    語（ＶＬＩＷ）を実行するＶＬＩＷプロセッサにおい
    て、 長命令語中の遅延すべき命令を保持しておくためのＮ個
    （Ｎは１以上の整数）の遅延対象命令保持手段と、 前記Ｎ個の遅延対象命令保持手段に対応してそれぞれ設
    けられ、対応する遅延対象命令保持手段に保持された命
    令が配置されていた長命令語上の命令フィールド位置を
    保持しておくためのＮ個の命令フィールド位置保持手段
    と、 前記Ｎ個の遅延対象命令保持手段に対応してそれぞれ設
    けられ、対応する遅延対象命令保持手段に保持された命
    令の遅延サイクル数をカウントするためのＮ個の遅延サ
    イクル数カウント手段と、 実行すべき長命令語の各命令フィールドに配置されてい
    る命令のデコードを司る主デコード手段であって、命令
    の遅延と遅延すべき命令が配置されているクラスタ及び
    命令フィールドとを指定する遅延命令のデコード時に
    は、当該遅延命令を前記Ｎ個の遅延対象命令保持手段の
    １つに、その命令フィールド位置をその命令保持手段に
    対応する前記命令フィールド位置保持手段にそれぞれ保
    持すると共に、当該遅延命令の指定するクラスタ位置で
    決まる遅延サイクル数をその命令保持手段に対応する前
    記遅延サイクル数カウント手段に設定する主デコード手
    段と、 前記Ｎ個の遅延対象命令保持手段の保持命令のデコード
    を司る副デコード手段であって、前記遅延対象命令保持
    手段に対応する前記遅延サイクル数カウント手段が前記
    遅延サイクル数をカウントし終えた段階で、その命令保
    持手段の保持命令をその命令保持手段に対応する前記命
    令フィールド位置保持手段の示す命令フィールドに配置
    されている命令としてデコードし、当該保持命令が前記
    遅延命令であった場合には、その際に前記主デコード手
    段によりデコードされている命令のうち、当該保持命令
    の指定する命令フィールドに配置されている命令を前記
    主デコード手段から受け取って、その命令を前記Ｎ個の
    遅延対象命令保持手段の１つに、その命令フィールド位
    置をその命令保持手段に対応する前記命令フィールド位
    置保持手段にそれぞれ保持すると共に、予め定められた
    遅延サイクル数をその命令保持手段に対応する前記遅延
    サイクル数カウント手段に設定する副デコード手段とを
    具備することを特徴とするＶＬＩＷプロセッサ。
12. 【請求項１２】 複数の命令フィールドを有する長命令
    語（ＶＬＩＷ）を実行するＶＬＩＷプロセッサにおい
    て、 長命令語中の遅延すべき命令を保持しておくためのＮ個
    （Ｎは１以上の整数）の遅延対象命令保持手段と、 前記Ｎ個の遅延対象命令保持手段に対応してそれぞれ設
    けられ、対応する遅延対象命令保持手段に保持された命
    令が配置されていた長命令語上の命令フィールド位置を
    保持しておくためのＮ個の命令フィールド位置保持手段
    と、 前記Ｎ個の遅延対象命令保持手段に対応してそれぞれ設
    けられ、対応する遅延対象命令保持手段に保持された命
    令の遅延サイクル数をカウントするためのＮ個の遅延サ
    イクル数カウント手段と、 実行すべき長命令語の各命令フィールドに配置されてい
    る命令のデコードを司る主デコード手段であって、命令
    の遅延と遅延すべき命令が配置されているクラスタ及び
    命令フィールドと遅延サイクル数とを指定する遅延命令
    のデコード時には、当該遅延命令を前記Ｎ個の遅延対象
    命令保持手段の１つに、その命令フィールド位置をその
    命令保持手段に対応する前記命令フィールド位置保持手
    段にそれぞれ保持すると共に、当該遅延命令の指定する
    クラスタ位置で決まる遅延サイクル数をその命令保持手
    段に対応する前記遅延サイクル数カウント手段に設定す
    る主デコード手段と、 前記Ｎ個の遅延対象命令保持手段の保持命令のデコード
    を司る副デコード手段であって、前記遅延対象命令保持
    手段に対応する前記遅延サイクル数カウント手段が前記
    遅延サイクル数をカウントし終えた段階で、その命令保
    持手段の保持命令をその命令保持手段に対応する前記命
    令フィールド位置保持手段の示す命令フィールドに配置
    されている命令としてデコードし、当該保持命令が前記
    遅延命令であった場合には、その際に前記主デコード手
    段によりデコードされている命令のうち、当該保持命令
    の指定する命令フィールドに配置されている命令を前記
    主デコード手段から受け取って、その命令を前記Ｎ個の
    遅延対象命令保持手段の１つに、その命令フィールド位
    置をその命令保持手段に対応する前記命令フィールド位
    置保持手段にそれぞれ保持すると共に、当該保持命令の
    指定する遅延サイクル数を対応する前記遅延サイクル数
    カウント手段に設定する副デコード手段とを具備するこ
    とを特徴とするＶＬＩＷプロセッサ。