JPH09504679A - スイッチモード電源 - Google Patents

Abstract

(57)【要約】 本発明は、変圧器（５）の１次巻線（５１）と、第１の制御された半導体スイッチング装置（１）と、第１の抵抗（２１）との直列接続が入力電圧源と並列に接続され、選択的に別々の電圧タイプ及びレベルの入力電圧電源から電気的負荷（６；６１，６２）への制御された給電のための１次スイッチモードフライバック変換器を備えたスイッチモード電源に関する。変圧器（５）の２次巻線（５２）は、ダイオード（３１）及び負荷（６；６１，６２）と直列接続されている。第１の半導体スイッチング装置（１）のベースは、出力電流に依存して第１の制御された半導体スイッチング装置（１）の最大ピーク電流を制限し、変圧器（５）の２次巻線（５２）の内部インピーダンスに沿って２次巻線（５２）を流れる出力電流によって生じた電圧降下を検出する配置に接続されている。

Description

【発明の詳細な説明】 スイッチモード電源 本発明は請求項１の先行技術の部分に従うスイッチモード電源に関する。 上記種類のスイッチモード電源において、負荷を流れる出力電流の平均値は、 入力電圧が高い程増加する。かかる電流上昇は、１００Ｖから３００Ｖへの入力 電圧の増加に伴って約５０％に達し、主に飽和状態でスイッチング装置として動 作する第１の制御可能な半導体の蓄積時間によって誘起される。上記蓄積時間は 、より高い入力電圧が存在する場合に実質的に増加し、即ち、ターンオン時間に 比例して増加する。 かかる不所望の電流上昇を打ち消すため、電流が抵抗間の電圧降下によって測 定され、制御された変数として利用される電流制御が周知である。付加的な構成 部品を必要とするだけではなく、かかる制御には、電圧降下が、電流検出抵抗の 挿入によって、特に、比較的低い出力電圧で生成されるという欠点がある。 本発明の目的は、最初に説明した種類のスイッチモード電源に、付加的な電流 検出抵抗の必要が回避され、単純ではあるが、非常に正確、かつ、容易に調節可 能な電流制御を提供することである。 本発明によれば、上記目的は、第１の制御可能な半導体スイッチング装置のベ ースが、出力電流に依存して第１の制御可能な半導体スイッチング装置の最大ピ ーク電流を制限し、変圧器の２次巻線の内部インピーダンスに沿って２次巻線を 流れる出力電流によって誘起された電圧降下を検出する配置に接続されることに よって達成される。 本発明の解決法によれば、出力電流の検出のため２次巻線の内部インピーダン スを電流検出抵抗として利用することにより、制御可 能な半導体スイッチング装置のピーク電流を正確に調整された方法で出力電流に 依存して制限することが可能になるので、付加的な電流検出抵抗の必要は回避さ れ、かかる電流検出抵抗により生じる電圧降下は除去される。 更に、２次巻線の内部インピーダンスを電流検出抵抗として利用することによ り、付加的な温度補償がなされない場合、出力電流は、変圧器の巻線の銅の正の 温度係数に起因して上昇した温度で減少する。本発明の解決法の他の利点は、変 圧器の２次巻線の温度反応性内部インピーダンスを用いてスイッチモード電源の 動作中に巻線の温度を検出することが可能であり、保護的なカットオフ測定を行 うため上記温度を参照し得ることである。 本発明の解決法の有利な特徴は、第１の制御可能な半導体スイッチング装置の 最大ピーク電流を制限する配置が、平均出力電流に依存して上記制限を行い、変 圧器の２次巻線の内部インピーダンスに沿って２次巻線を流れる出力電流によっ て誘起された電圧降下を最大出力電流に対応する基準電圧と比較する点である。 平均出力電流の検出による第１の制御可能な半導体スイッチング素子のピーク 電流の制限は、制御可能な半導体スイッチング装置のターンオンとターンオフの 関係を考慮しているので、制御可能な半導体スイッチング装置の延期されたポー ズ中に更に定められるべき出力電流の正確な測定が可能になる。変圧器の２次巻 線の内部インピーダンスに沿って検出された電圧降下と基準電圧との比較により 、許容可能なピーク電流を利用された構成部品に依存して容易に調整し得るよう になる。 本発明の解決法の更なる有利な特徴は、第１の制御可能な半導体スイッチング 装置の最大ピーク電流を制限する配置が、積分器として動作し、変圧器の２次巻 線の内部インピーダンスに沿った電圧降下が入力に印加され、一方、出力は第１ の制御可能な半導体スイッチング装置のベースに接続された演算増幅器を有する ことにより表 わされる。 積分器として動作する演算増幅器の配置は、数サイクルに亘る出力電流の平均 値を得る容易な方法を与えるので、演算増幅器の一方の入力に印加されたような 変圧器の２次巻線の内部インピーダンスに沿った電圧降下の演算増幅器のもう一 方の入力にある基準電圧との比較によって、制御可能な半導体スイッチング装置 のピーク電流を制限するため参照される変圧器の許容可能な出力電流を表わす値 が得られる。 変圧器の２次巻線の内部インピーダンスに沿った電圧降下と、所定の基準電圧 の比較は、演算増幅器の負の入力が、ダイオードと並列に配置され接合点が分圧 器の一方の抵抗を介してダイオードのカソードに接続された分圧器に接続される か、或いは、演算増幅器の負の入力が、その間の接合点はツェナーダイオードを 介して変圧器の２次巻線の一端に接続された二つの抵抗の直列配置を介して、基 準電位に接続されるかの何れかによって行われる。 演算増幅器の出力は、制御可能な閾値素子を介して第１の制御可能な半導体ス イッチング装置のベースに接続されるので、所定の閾値より下に第１の制御可能 な半導体スイッチング装置のピーク電流を制限する配置は、所定の基準値に満た ないピーク電流のターンオフに影響を与えず、所定の閾値を超えるまで第１の制 御可能な半導体スイッチング装置のターンオフ時に動作する。 演算増幅器の動作電圧がターンオン時間中に第１の制御可能な半導体スイッチ ング装置のベースで最大電圧よりも低い場合、付加的なツェナーダイオードが、 演算増幅器の出力と制御可能な閾値素子の間に設けられる。 第１の制御可能な半導体スイッチング装置のピーク電流ターンオフ機能は、第 １の制御可能な半導体スイッチング装置のベースと、基準電位との間にコレクタ ーエミッタ路を有し、一方、ベースが、第３のツェナーダイオードを介して第１ の制御可能な半導体スイッ チング装置のエミッタと、抵抗を介して基準電位とに接続された第２の制御可能 な半導体が設けられることにより、更に影響を受ける可能性がある。 或いは、本発明の他の特徴によれば、第１の制御可能な半導体スイッチング装 置のベースと、基準電位との間にツェナーダイオードが設けられる。 第１の制御可能な半導体スイッチング装置のピーク電流を制限する回路配置に 加えて、第１の制御可能な半導体スイッチング装置のベースへの２次側のフィー ドバックは、２次側でダイオードのカソードに接続された２次巻線の端に接続さ れた抵抗及びキャパシタからなる直列配置を設けることにより行われる。 本発明の基礎をなす考え方は添付図面に示された以下の実施例を参照して詳細 に説明される。図面中、 図１及び２は、スイッチモード電源を制御するための本発明の回路配置の別個 の実施例を示す電気的概略図であり； 図３は、図１の配置における時間に関しプロットされた第１の制御可能な半導 体スイッチング装置を流れる電流と、種々の入力電圧での演算増幅器の出力の制 御電圧とを表わす曲線群の図である。 図１に示されたスイッチモード電源には、変圧器５を備えた１次スイッチモー ドフライバック変換器と、トランジスタとして構成された第１の制御可能な半導 体スイッチング装置１と、負荷回路に設けられた第１のダイオード３１とが含ま れている。上記第１のダイオード３１は、トランジスタ１のオフ時間中に変圧器 ５に蓄積されたエネルギーが、かかる実施例ではアキュムレータ６１と、スイッ チ６３によってアキュムレータ６１に接続可能な直流モータとによって構成され た負荷６の中に放電されるような極性をなす。負荷がアキュムレータを伴わない 直流モータだけである場合、出力電圧 を平滑化するためモータと並列配置のキャパシタを設けることが必要である。 フライバック変換器は、ブリッジ整流器配置４と抵抗２８を介して、直流又は 交流電源から給電され、直流又は交流電源の電圧は、１００乃至２５０ボルトの 間で変化し、或いは、極端には１２ボルトの場合もあり、その周波数は、交流電 源を使用する場合には、略任意で構わない。整流された出力電圧は、直列チョー ク８と並列キャパシタ９を介してフライバック変換器又は電子制御及び調整手段 の入力に印加される。 整流された電圧Ｕ_gは、変圧器５の１次巻線５１と、トランジスタ１のコレク タ−エミッタ路と、抵抗２１と、負荷６からなる直列配置に印加される。トラン ジスタ１のベースは、直列接続された抵抗２６及びキャパシタ１２を介して、変 圧器５の２次巻線５２の一方の端に接続され、かつ、抵抗２５を介して、整流さ れた電圧Ｕ_gの正の電位に接続されている。更に、トランジスタ１のベースは、 トランジスタ２のコレクタ−エミッタ路を介して、接地又は基準電位に接続され ている。 トランジスタ１のエミッタは、抵抗２１及びアキュムレータ６１を介して接地 又は基準電位に接続されている。トランジスタ２のベースは、抵抗２４を介して 基準電位に接続され、ツェナーダイオード３０を介してトランジスタ１のエミッ タに接続されている。ツェナーダイオード３０によって、トランジスタ２のスイ ッチング閾値を確定することが可能になる。 変圧器５の１次及び２次巻線５１、５２の夫々の巻線の向きは、図中のドット で示されている。 図１を更に参照するに、演算増幅器４０の正の入力（＋）は、抵抗４４を介し て、アキュムレータ６１に接続された２次巻線５２の端Ａに接続される。演算増 幅器４０の負（−）の入力（接合点Ｆ）と、その出力Ｄの間に挿入されたキャパ シタ４２に起因して、演算 増幅器は積分器として動作する。更に、負の入力Ｆは、抵抗４６及び４８からな る分圧器を介して、基準電位に接続され、上記分圧器の接合点Ｃは、抵抗４７を 介して、ダイオード３１のカソードに接続された２次巻線５２の端Ｂに接続され る。 ダイオード３１はそのアノードが基準電位に接続される。干渉を抑制するため 、キャパシタ４１が演算増幅器４０の二つの入力の間に挿入されている。 演算増幅器４０の出力Ｄは、抵抗４５及びツェナーダイオード３６を介して、 トランジスタ３と抵抗３４とからなる制御可能なツェナーダイオードＺの入力に 接続される。トランジスタ３のエミッタ−コレクタ路は、スイッチングトランジ スタ１のベースＥと、基準電位の間にある。制御可能なツェナーダイオードの入 力を形成するトランジスタ３のベースは、抵抗３４を介してエミッタに接続され 、即ち、トランジスタ１のベースに接続される。 ツェナーダイオード３６は、トランジスタ３のベースの電圧が演算増幅器４０ の動作電圧を超え得る場合に限り必要とされる。更に、演算増幅器の出力Ｄから 離れた方の抵抗４５の端は、演算増幅器の出力信号を平滑化するキャパシタ４３ を介して、基準電位に接続されている。 図２の回路は、アキュムレータが、図１に示したように１次巻線を流れる１次 電流が供給されるのではなく、２次巻線を流れる２次電流だけを受けるよう構成 されている。図２から明らかなように、抵抗２１は基準電位に直接接続されてい る。この実施例の場合、ツェナーダイオード３９のカソードは２次巻線５２に接 続され、一方、アノードは二つの抵抗４９、５０に接続されている。電位の低下 機能を行う一方の抵抗４９は、抵抗４６と、ダイオード３１のカソードとに接続 され、ツェナーダイオード３９の安定器として機能するよう配置されたもう一方 の抵抗５０は、基準電位に接続されている。 図１及び２において同一の電子スイッチモード電源の動作モードは、図１と、 図３ａ、３ｂ及び３ｃに示されたグラフとを参照してより詳細に説明される。 ブリッジ整流配置４の入力に生じる直流又は交流電圧Ｕ_eの整流に続いて、ス イッチングトランジスタとして動作するトランジスタ１は、その導通状態に置か れる。抵抗２６及びキャパシタ１２を介して、フィードバックの影響が、変圧器 ５の２次巻線５２を介して生じ、トランジスタ１を付加的に駆動し、かつ、瞬時 に完全に導通させる。 コレクタ電流は直線的に上昇し、夫々のコレクタ電流に比例した抵抗２１の両 端の電圧降下を発生する。基準電位に対しトランジスタ１のエミッタに残留する 電圧は、図１において、抵抗２１の両端の電圧降下と、この実施例における出力 電圧を表わすアキュムレータの電圧Ｕ_gの和に対応する。特定のピーク電圧が得 られたとき、トランジスタ２はツェナーダイオード３０を介して駆動されること により、導通し、トランジスタ１のベースを接地又は基準電位に接続するので、 トランジスタ１からベース電流を引き出し、トランジスタ１を遮断する。 トランジスタ１のオフ時間の開始によって、変圧器５の２次巻線５２に誘起さ れた電圧の極性は逆転する。変圧器５に蓄積されたエネルギーは、フライバック 変換器の原理に従って、ダイオード３１を介してアキュムレータに送られる。 トランジスタ１のオフ時間中に変圧器５に蓄積されたエネルギーの放電中、影 響を受けるのは本質的に直流電流抵抗だけであるので、かかる特定の抵抗は、測 定目的のための変圧器の内部インピーダンスと呼ばれる。変圧器５の２次巻線を 流れる電流は、２次巻線５２の内部インピーダンスに沿って、即ち、接合点Ａと Ｂの間に、２次巻線の電流に比例した電圧降下を発生する。 上記電流−比例の電圧降下は、演算増幅器４０の入力に印加され、 演算増幅器４０の正の入力は抵抗４４を介して接合点Ａに接続され、一方、演算 増幅器４０の負の入力は抵抗４６を介して負の基準電圧に接続されている。図１ の実施例の場合、負の基準電圧は、実質的に一定であるとみなされるアキュムレ ータの電圧が印加される抵抗４７及び４８からなる分圧器により得られる。 変圧器５の２次巻線５２の内部インピーダンスが略６０ｍΩである場合、分圧 器の接合点Ｃに生じる基準電圧は、略５０ｍＶであり、これは、 の２次巻線出力電流に対応する。 演算増幅器４０は積分器として動作し、変圧器５の２次巻線５２の出力電流の 平均値を検出する。 変圧器５の２次巻線５２の出力電流が、演算増幅器４０の負の入力の基準電圧 による対応する値以下である場合、トランジスタ３は非導通に保持され、最大ピ ーク電流を制限する配置は、スイッチングトランジスタのピーク電流ターンオフ 機能に影響を与えない。 接合点Ａの電圧に対し大きい正である接合点Ｂにおける電圧によって変圧器の ２次巻線の出力電流が増加するとき、演算増幅器の入力は抵抗４６、４７を介し て駆動される。演算増幅器４０の出力はより大きい負になり、制御可能なツェナ ーダイオードを介して、同様に大きい負になるスイッチングトランジスタ１のベ ースを駆動するので、エミッタ抵抗２１の電圧が非常に高い値に上昇することが 回避され、これにより、スイッチングトランジスタ１のピーク電流は減少させら れる。 制御可能なツェナーダイオードのトランジスタ３と直列接続されたツェナーダ イオード３６は、演算増幅器４０の動作電圧が、オン時間中にスイッチングトラ ンジスタ１のベースの最大電圧よりも低い場合に限り必要とされる。 従って、２次巻線５２によって得られた最大ピーク電流は、スイッチングトラ ンジスタ１のベースが、特定の電圧から導通にされる基準電圧源により基準電位 に対し一定に保たれる配置によって制限される。 図３ａ乃至３ｃには、フライバック変換器の種々の入力電圧が存在する際に、 トランジスタ１を流れる電流と、演算増幅器４０の出力に残留する制御電圧とが 示されている。図３ａは入力電圧１００Ｖの際の関係を、図３ｂは入力電圧１８ ０Ｖの際の関係を、図３ｃは入力電圧２６０Ｖの際の関係を示している。 グラフから分かるように、演算増幅器４０の出力の制御電圧は、入力電圧の増 加と共に減少し、トランジスタ電流ｉのピーク値 は、トランジスタが導通する時間を短縮することにより対応して減少させられる 。ライン電圧Ｕ_N＝１００Ｖのとき、電流のピーク値は、制御電圧Ｕ_R＝２．８Ｖ によって約３００ｍＡであり（図３ａ）、ライン電圧Ｕ_N＝１８０Ｖのとき、電 流のピーク値は、制御電圧Ｕ_R＝１．８Ｖによって約２５０ｍＡであり（図３ｂ ）、ライン電圧Ｕ_N＝２６０Ｖのとき、電流のピーク値は、制御電圧Ｕ_R＝１Ｖに よって約２１０ｍＡである（図３ｃ）。

Claims (1)

1. 【特許請求の範囲】 １． 変圧器（５）の１次巻線（５１）と、第１の制御可能な半導体スイッチン グ装置（１）の主電流路と、第１の抵抗（２１）とからなる直列配置は、入力電 圧源と並列接続され、上記変圧器（５）の２次巻線（５２）は、ダイオード（３ １）及び負荷（６；６１，６２）と直列接続され、選択的に別々の電圧タイプと 電圧レベルの入力電圧源から電気的負荷（６；６１，６２）の制御された給電の ための１次スイッチモードフライバック変換器を備えたスイッチモード電源であ って、 上記第１の制御可能な半導体スイッチング装置（１）は、出力電流に依存して 、上記第１の制御可能な半導体スイッチング装置（１）の最大ピーク電流を制限 し、上記変圧器（５）の上記２次巻線（５２）の内部インピーダンスに沿って上 記２次巻線（５２）を流れる出力電流によって誘起された電圧降下を検出する配 置に接続されていることを特徴とするスイッチモード電源。 ２． 上記第１の制御可能な半導体スイッチング装置（１）の上記最大ピーク電 流を制限する上記配置は、平均出力電圧に依存してかかる制限を行い、上記変圧 器（５）の上記２次巻線（５２）の上記内部インピーダンスに沿って上記２次巻 線（５２）を流れる出力電流によって誘起された電圧降下を最大出力電流に対応 する基準電圧と比較することを特徴とする請求項１記載のスイッチモード電源。 ３． 上記第１の制御可能な半導体スイッチング装置（１）の上記最大ピーク電 流を制限する上記配置は、積分器として動作し、かつ、上記変圧器（５）の上記 ２次巻線（５２）の上記内部インピーダンスに沿った電圧降下が入力に印加され 、出力（Ｄ）が上記第１の制御可能な半導体スイッチング装置（１）のベース（ Ｅ）に接続され ている演算増幅器（４０）を含むことを特徴とする請求項１又は２記載のスイッ チモード電源。 ４． 上記変圧器（５）の上記２次巻線（５２）の両方の端（Ａ，Ｂ）は上記演 算増幅器（４０）の上記入力に接続され、上記演算増幅器（４０）の負の入力は 負の基準電位に接続され、上記演算増幅器（４０）の正の入力は、上記電気的負 荷（６；６１，６２）に接続された上記２次巻線（５２）の上記端（Ａ）に接続 され、上記演算増幅器（４０）の上記出力（Ｄ）は、上記第１の制御可能な半導 体（１）の上記ベース（Ｅ）と基準電位との間に設けられた制御可能な閾値素子 （３，３４）の入力に接続されていることを特徴とする請求項３記載のスイッチ モード電源。 ５． 上記演算増幅器（４０）の上記負の入力は、上記ダイオード（３１）と並 列に配置した分圧器（４７，４８）に接続され、その分圧器の接合点（Ｃ）は、 一つの分圧抵抗（４７）を介して上記ダイオード（３１）のカソード（Ｂ）に接 続されていることを特徴とする請求項４記載のスイッチモード電源。 ６． 上記演算増幅器（４０）の上記負の入力は、二つの抵抗（４９，５０）の 直列配置を介して基準電位に接続され、上記二つの抵抗（４９，５０）の間の接 合点は、ツェナーダイオード（３９）を介して、上記変圧器（５）の上記２次巻 線（５２）の一方の端（Ａ）に接続されていることを特徴とする請求項４記載の スイッチモード電源。 ７． 上記演算増幅器（４０）の上記正の入力は、第１の抵抗（４４）を介して 、上記変圧器（５）の上記２次巻線（５２）の一方の端（Ａ）に接続され、上記 演算増幅器（４０）の上記負の入力は、 第２の抵抗（４６）を介して、上記分圧器の接合点（Ｃ）に接続されていること を特徴とする請求項５又は６記載のスイッチモード電源。 ８． 上記制御可能な閾値素子（３，３４）は、トランジスタ（３）と抵抗（３ ４）とからなり、上記トランジスタ（３）のエミッタ−コレクタ路は、上記第１ の制御可能な半導体スイッチング装置（１）と基準電位の間にあり、上記制御可 能な閾値素子の上記入力を形成する上記トランジスタ（３）のベースは、上記抵 抗（３４）を介して、上記第１の制御可能な半導体スイッチング装置（１）の上 記ベース（Ｅ）に接続されていることを特徴とする請求項４記載のスイッチモー ド電源。 ９． 積分器として動作する上記演算増幅器（４０）の上記出力（Ｄ）は、抵抗 （４５）及び基準電位に接続されたキャパシタ（４３）を介して、上記制御可能 な閾値素子（３，３４）の入力に接続されていることを特徴とする請求項１乃至 ８のうちいずれか１項記載のスイッチモード電源。 １０． 第２のツェナーダイオード（３６）が上記制御可能な閾値素子（３，３ ４）の上記入力に接続されていることを特徴とする請求項９記載のスイッチモー ド電源。 １１． 上記第１の制御可能な半導体スイッチング装置（１）の上記最大ピーク 電流を制限する配置は、上記第１の制御可能な半導体スイッチング装置（１）の 上記ベースと基準電位の間にコレクターエミッタ路を有し、そのベースが、第３ のツェナーダイオード（３０）を介して上記第１の制御可能な半導体スイッチン グ装置（１）のエミッタと、抵抗（２４）を介して基準電位とに接続された第２ の制御可能な半導体装置（２）を更に有することを特徴とする請求項１乃至１０ のうちいずれか１項記載のスイッチモード電源。 １２． 上記第１の制御可能な半導体スイッチング装置（１）の上記最大ピーク 電流を制限する配置は、上記第１の制御可能な半導体スイッチング装置（１）の 上記ベース（Ｅ）と基準電位の間に設けられた第４のツェナーダイオード（３７ ）を更に有することを特徴とする請求項１乃至１０のうちいずれか１項記載のス イッチモード電源。 １３．上記第１の制御可能な半導体スイッチング装置（１）の上記ベース（Ｅ） への２次側のフィードバックは、２次側で上記ダイオード（３１）のカソードに 接続された上記２次巻線（５２）の端（Ｂ）に接続された抵抗（２６）及びキャ パシタ（１２）からなる直列配置により得られることを特徴とする請求項１乃至 １２のうちいずれか１項記載のスイッチモード電源。 １４．上記負荷（６）は、並列接続されるべく適合されたアキュムレータ（６１ ）と直流モータ（６２）とからなることを特徴とする請求項１乃至１３のうちい ずれか１項記載のスイッチモード電源。 １５． 上記負荷（６；６１，６２）に供給された電流は、上記変圧器（５）の 上記２次巻線（５２）を流れる電流と、上記変圧器（５）の上記１次巻線（５１ ）を流れる電流の両方を含むことを特徴とする請求項１乃至１４のうちいずれか １項記載のスイッチモード電源。