JPH09502584A - スイッチ・コンデンサ回路用のＢｉＣＭＯＳ演算増幅器 - Google Patents

Abstract

(57)【要約】 発明の対象は演算増幅器であり、この演算増幅器は高入力抵抗と広帯域幅を有する。この演算増幅器はとくに容量性負荷に対して構成されており、とりわけ技術的変動に依存しないでその動作点を狭い限界内に維持する。ＢｉＣＭＯＳ増幅器はバイポーラカスコード（Ｑ６，Ｑ１６，Ｑ７，Ｑ１７）を出力分岐に使用し、このカスコードはＰＭＯＳカスコードトランジスタ（Ｍ６，Ｍ７）を介して差動増幅トランジスタペア（Ｍ４，Ｍ５）により直接高抵抗で制御される。これにより、電流の出力結合が行われ、演算増幅器の動作点を技術的変動を考慮しても維持することが保証される。

Description

【発明の詳細な説明】 スイッチ・コンデンサ回路用のＢｉＣＭＯＳ 演算増幅器 以前からスイッチ・コンデンサ（ＳＣ）回路用の集積演算増幅器は純粋なＣＭ ＯＳ技術で実現されていた。しかしこの回路は比較的大きなチップ面積を必要と し、通常はＢｉＣＭＯＳ増幅器よりも面倒である。バイポーラトランジスタはＭ ＯＳトランジスタに対して、急峻度と出力抵抗の点で改善されたアナログ特性を 有しているので、ＢｉＣＭＯＳ増幅器により比較的に広い帯域幅と高い出力抵抗 を得ることができる。ＭＯＳトランジスタよりも高い急峻度を有しているバイポ ーラトランジスタを付加的に使用することによって、広い帯域幅と大きな増幅度 を有する増幅器を格段に簡単にかつ小さな面スペースで実現することができる。 ＭＯＳトランジスタは電圧制御される構成素子であり、これに対してバイポーラ トランジスタは電流制御される構成素子である。したがって、バイポーラトラン ジスタをＭＯＳ増幅段に結合する際には、製造プロセス中にばらつきがあっても バイポーラトランジスタの動作点を確実にするための特別な回路技術が必要であ る。 本発明の基礎とする課題は、大きな固有抵抗と広い 帯域幅を有するＢｉＣＭＯＳ演算増幅器を提供することであり、このＢｉＣＭＯ Ｓ演算増幅器はとくにＳＣ回路に適し、演算増幅器の出力分岐におけるバイポー ラトランジスタの動作点の保持を技術的なばらつきを考慮しても保証するように 構成する。この課題は本発明により請求項１に記載の構成によって解決される。 請求項２から請求項７は本発明の有利な実施例に関する。 本発明を以下図面に基づいて詳細に説明する。図は本発明のＢｉＣＭＯＳ演算 増幅器の回路図を示す。 図に示された本発明の演算増幅器は入力段として、２つのＰＭＯＳトランジス タＭ４とＭ５を備えたＭＯＳ差動増幅段を有する。これらトランジスタのソース 端子および基板端子はそれぞれ基準電流ＩＲＥＦに対する電流源を介して供給電 圧ＶＤＤと接続されている。またドレーン端子は負荷素子を介してそれぞれ基準 電位ＶＳＳと接続されている。本発明の演算増幅器の反転入力側ＶＩＮＮはＭＯ ＳトランジスタＭ４のゲートと接続され、非反転入力側はＭＯＳトランジスタＭ ５のゲートと接続されている。ＭＯＳトランジスタＭ４のドレーンにはＭＯＳ差 動増幅器の第１の出力電圧Ｕ１が印加され、ＭＯＳトランジスタＭ５のドレーン にはＭＯＳ差動増幅器の第２の出力電圧Ｕ２が印加される。 トランジスタＭ４のドレーン端子はＰＭＯＳトラン ジスタＭ７を介してバイポーラトランジスタＱ７のベースと接続されている。Ｐ ＭＯＳトランジスタＭ７のゲートは基準電圧ＵＲＥＦ２に接続されている。これ らにより制御電流Ｉ１の出力結合が行われる。相応にして、トランジスタＭ５の ドレーン端子はＰＭＯＳトランジスタＭ６を介してバイポーラトランジスタＱ６ のベースと接続されており、ＰＭＯＳトランジスタＭ６のゲートにも同じように 基準電圧ＵＲＥＦ２が供給される。これらにより制御電流Ｉ２の出力結合が行わ れる。 バイポーラトランジスタＱ７は第１の出力分岐の一部である。この第１の出力 分岐は別のバイポーラトランジスタＱ１７と負荷素子を有する。別のバイポーラ トランジスタＱ１７のベースには基準電圧ＵＲＥＦ１が供給される。相応して、 バイポーラトランジスタＱ６は第２の出力分岐の一部であり、この第２の出力分 岐は付加的にバイポーラトランジスタＱ１６と別の負荷素子を有し、バイポーラ トランジスタＱ１６のベースには基準電圧ＵＲＥＦ１が供給される。トランジス タＱ１７とＱ７はカスコードを形成し、トランジスタＱ１７のコレクタは負荷素 子と、トランジスタＱ１７のエミッタはトランジスタＱ７のコレクタと、トラン ジスタＱ７のエミッタは基準電位ＶＳＳと接続されている。トランジスタＱ１６ とＱ６も同じようにカスコードを形成する。ここではトランジスタＱ１６のコレ クタが別の負荷素子と、トランジスタＱ１６のエミッタがトランジスタＱ６のコ レクタと、トランジスタＱ６のエミッタが基準電位ＶＳＳと接続されている。負 荷素子とトランジスタＱ１７、Ｑ７により形成される第１の出力分岐には電流Ｉ Ｚ１が流れ、別の負荷素子とトランジスタＱ１６、Ｑ６により形成される別の出 力分岐には電流ＩＺ２が流れる。トランジスタＱ１６のコレクタ端子は本発明の 演算増幅器の出力側ＯＵＴを形成する。 通常、本発明の演算増幅器は２段増幅器として駆動される。その際、ＭＯＳ差 動増幅段に供給される電流ＩＲＥＦは、出力分岐の電流ＩＺ１またはＩＺ２より 小さいかまたは同じ大きさである。この実施例では、補償コンデンサＣＣが、本 発明の演算増幅器の出力側ＯＵＴとＭＯＳ差動増幅器のトランジスタＭ５のドレ ーン端子との間に周波数補償のために必要である。 本発明の演算増幅器が単段増幅器として駆動される場合は、電流ＩＲＥＦが出 力分岐の電流ＩＺ１またはＩＺ２よりも大きい。この構成では補償コンデンサＣ Ｃは必要ない。なぜなら、この場合はＭＯＳ差動増幅器の分岐が低抵抗であり、 そのため本発明の演算増幅器の周波数特性はその出力側ＯＵＴにおける特性によ って定められ、したがって周波数補償は出力側ＯＵＴで駆動すべき負荷容量によ って得ることができるからである。 ＭＯＳ差動増幅器の分岐に設けられた負荷素子は、ダイオードとして接続され たＮＭＯＳトランジスタＭ１４ないしＭ１５によって実現される。ここではそれ ぞれのＮＭＯＳトランジスタのそれぞれの第１の端子は基準電位ＶＳＳと接続さ れ、それぞれの第２の端子とそれぞれのゲート端子はＭＯＳ差動増幅器のそれぞ れの出力側と接続されている。トランジスタＭ１４とＭ１５によって形成される 低抵抗のダイオードは付加的な動作点安定化のために用いる。 ２つの出力分岐で対称的な電流分布を形成するために、出力分岐の負荷素子を 、２つのＰＭＯＳトランジスタＭ８ないしＭ９を有するカレントミラーの形で構 成することができる。この場合、トランジスタＭ８はトランジスタＱ１６とＱ６ からなカスコードに対して直列に、またトランジスタＭ９はトランジスタＱ１７ とＱ７からなるカスコードに対して直接にそれぞれ接続され、２つのトランジス タＭ８とＭ９のゲートはトランジスタＱ１７のコレクタと接続される。 本発明の演算増幅器の出力負荷抵抗を高めるために、別の負荷素子が付加的な 負荷素子を有することができる。この付加的な負荷素子は有利にはＰＭＯＳトラ ンジスタＭ１８からなり、このトランジスタの第１の端子は本発明の演算増幅器 の出力側と接続され、基板端子と第２の端子は出力分岐の別の負荷素子と接続さ れ、ゲート端子には基準電圧ＵＲＥＦ３が印加される 。 電流ＩＲＥＦに対する電流源は例えばＰＭＯＳトランジスタＭ３によって実現 することができる。このトランジスタの第１の端子は供給電圧ＶＤＤと接続され 、第２の端子はトランジスタＭ４とＭ５のソース端子に接続され、ゲートには基 準電圧ＵＲＥＦ４が供給される。 基準電圧ＵＲＥＦ１…ＵＲＥＦ４は有利には基準ユニットＲＥＦで形成される 。 基準ユニットＲＥＦはＮＭＯＳトランジスタＭ２を有し、これの第１の端子は 基準電位と接続され、第２の端子はｐチャネルトランジスタＭ１，Ｍ２１，Ｍ２ ２，Ｍ２５のゲート端子並びにトランジスタＭ１の第１の端子と接続されており 、トランジスタＭ１の第２の端子には供給電圧ＶＤＤが接続されており、ゲート には供給電圧ＶＤＤが接続されている。トランジスタＭ２はトリオード領域で動 作し、トランジスタＭ１を介して基準電流を引き込む。基準電流は可能な限り１ ：１の比でトランジスタＭ３を介して、入力側差動段へ、また２：１の比で別の 基準電圧分岐へミラー制御される。この別の基準電分岐はトランジスタＭ２１， Ｍ２２、Ｍ２５のうちの１つをそれぞれ有し、ＩＲＥＦ／２の電流が流れる。選 択された比２：１はそれほどクリティカルではなく、ほぼ１：１から４：１の領 域で選択することができる。 トランジスタＭ１，Ｍ２１，Ｍ２２およびＭ２５のゲートには基準電圧ＵＲＥ Ｆ４が印加される。 トランジスタＭ２１はＮＭＯトランジスタＭ２３と共に、基準電圧ＵＲＥＦ３ に対する基準電圧分岐を形成する。ここでトランジスタＭ２１のドレーン端子は トランジスタＭ２３ｎｏドレーン端子およびゲート端子と接続され、トランジス タＭ２３のソース端子は基準電位ＶＳＳと接続されている 相応してトランジスタＭ２２はＮＭＯＳトランジスタＭ２４と共に、基準電圧 ＵＲＥＦ２を形成するための基準電圧分岐を形成し、ここでトランジスタＭ２２ のドレーン端子はトランジスタＭ２４のドレーン端子およびゲート端子と接続さ れ、トランジスタＭ２４のソース端子は基準電位ＶＳＳと接続されている。 基準電圧ＵＲＥＦ１を形成するための基準電圧分岐は、トランジスタＭ２５の 他にバイポーラトランジスタＱ１とＮＭＯＳトランジスタＭ２６を有し、ここで トランジスタＭ２５のドレーン端子はバイポーラトランジスタＱ１のコレクタお よびベースと、並びにトランジスタＭ２６のゲートと接続されている。このトラ ンジスタＱ１のエミッタはトランジスタＭ２６を介して基準電位ＶＳＳと接続さ れている。基準電圧は約２・Ｕ_BEであるか、またはそれより小さい。しかしいず れの場合でも、１・Ｕ_BEより大きく、これによりＱ６とＱ７が飽和状態に移行す ることがない。 Ｍ２６がバイポーラトランジスタであれば、２・Ｕ_BE≒１．７Ｖである。しか し増幅器は例えば３．３Ｖで動作するので、制御領域を拡大するためにＵＲＥＦ １を小さく選択することは有利である。ＭＯＳトランジスタＭ２６によってＵＲ ＥＦ１を所定の領域で幅/長さ比を介して調整することができる。この値は例え ば１．１Ｖである。 基準電圧ＵＲＥＦ１はトランジスタＭ２６のゲートから、基準電圧ＵＲＥＦ２ はトランジスタＭ２４のゲートから、基準電圧ＵＲＥＦ３はトランジスタＭ２３ のゲートから取り出すことができる。 別の変形実施例では、ダイオード電流の一部が並列接続されたＮＭＯＳ電流源 を介して導かれる。これは、全体的負荷抵抗を少し高めるためである。この変形 実施例は図には、破線で示されたＮＭＯＳトランジスタＭ３０とＭ３１により表 されている。 ここでトランジスタＭ３０はトランジスタＭ１４に対して並列に、またトラン ジスタＭ３１はトランジスタＭ１５に対して並列に接続されており、トランジス タＭ３０とＭ３１のゲートは基準電圧、ここでは例としてＵＲＥＦ１に接続され ている。 ダイオードを介して比較的に小さな電流が流れるようにすることによって、幅 /長さ比を小さくすることができる。これにより抵抗が増大する。並列の電流源 は格段に高抵抗であり、したがって並列回路はダイオー ド単独よりも常に高抵抗である。

【手続補正書】特許法第１８４条の８ 【提出日】１９９５年９月２０日 【補正内容】 明細書 スイッチ・コンデンサ回路用のＢｉＣＭＯＳ 演算増幅器 以前からスイッチ・コンデンサ（ＳＣ）回路用の集積演算増幅器は純粋なＣＭ ＯＳ技術で実現されていた。しかしこの回路は比較的大きなチップ面積を必要と し、通常はＢｉＣＭＯＳ増幅器よりも面倒である。バイポーラトランジスタはＭ ＯＳトランジスタに対して、急峻度と出力抵抗の点で改善されたアナログ特性を 有しているので、ＢｉＣＭＯＳ増幅器により比較的に広い帯域幅と高い出力抵抗 を得ることができる。ＭＯＳトランジスタよりも高い急峻度を有しているバイポ ーラトランジスタを付加的に使用することによって、広い帯域幅と大きな増幅度 を有する増幅器を格段に簡単にかつ小さな面スペースで実現することができる。 ＭＯＳトランジスタは電圧制御される構成素子であり、これに対してバイポーラ トランジスタは電流制御される構成素子である。したがって、バイポーラトラン ジスタをＭＯＳ増幅段に結合する際には、製造プロセス中にばらつきがあっても バイポーラトランジスタの動作点を確実にするための特別な回路技術が必要であ る。 ＩＥＥＥJournal Of Solid-State Circuits,Bd．26 ,Nr.3,March 1991,New York US,２０３〜２０８頁から、上位概念に記載された ような演算増幅器が公知である。 さらに米国特許第３６４４４８３８号明細書から、伝送帯域幅を拡大するため にラテラル・バイポーラトランジスタの代わりにＩＧＦＥＴを使用した演算増幅 器が公知である。 本発明の基礎とする課題は、大きな固有抵抗と広い 請求の範囲 １． スイッチ・コンデンサ回路用のＢｉＣＭＯＳ演算増幅器であって、 ＭＯＳ差動増幅段（Ｍ４，Ｍ５）が設けられており、 該ＭＯＳ差動増幅段には、基準電流（ＩＲＥＦ）を備えた電流源から給電され 、 前記ＭＯＳ差動増幅段は、２つの分岐にそれぞれ１つの負荷素子（Ｍ１４，Ｍ １５）を有し、 さらに２つの出力分岐が設けられており、 当該出力分岐はそれぞれ、直接回路と、別の負荷素子（Ｍ９，Ｍ８）と、２つ のバイポーラトランジスタ（Ｑ１７．Ｑ７およびＱ１６，Ｑ６）からなり、 それぞれのバイポーラトランジスタはカスコードを形成し、 該カスコードはバイポーラトランジスタのそれぞれのベースに第１の基準電圧 （ＵＲＥＦ１）を給電し、 前記別の負荷素子は演算増幅器の出力側（ＯＵＴ）と接続されている形式の演 算増幅器において、 前記カスコード（Ｑ７，Ｑ１７ないしＱ６，Ｑ１６）のそれぞれのバイポーラ トランジスタ（Ｑ７ないしＱ６）はそれぞれのＰＭＯＳトランジスタ（Ｍ７ない しＭ６）を介して、ＭＯＳ差動増幅段のそれぞれの分岐の負荷素子における電圧 （Ｕ１，Ｕ２）によって直 接制御可能である、ことを特徴とするＢｉＣＭＯＳ演算増幅器。

Claims (1)

1. 【特許請求の範囲】 １． スイッチ・コンデンサ回路用のＢｉＣＭＯＳ演算増幅器であって、 ＭＯＳ差動増幅段（Ｍ４，Ｍ５）が設けられており、 該ＭＯＳ差動増幅段には、基準電流（ＩＲＥＦ）を備えた電流源から給電され 、 前記ＭＯＳ差動増幅段は、２つの分岐にそれぞれ１つの負荷素子（Ｍ１４，Ｍ １５）を有し、 さらに２つの出力分岐が設けられており、 当該出力分岐はそれぞれ、直接回路と、負荷素子（Ｍ９，Ｍ８）と、２つのバ イポーラトランジスタ（Ｑ１７．Ｑ７およびＱ１６，Ｑ６）からなり、 それぞれのバイポーラトランジスタはカスコードを形成し、 該カスコードではバイポーラトランジスタのベースに第１の基準電圧（ＵＲＥ Ｆ１）が給電され、 負荷素子が演算増幅器の出力側（ＯＵＴ）と接続されており、 前記カスコード（Ｑ７，Ｑ１７ないしＱ６，Ｑ１６）のそれぞれのバイポーラ トランジスタ（Ｑ７ないしＱ６）はそれぞれのＰＭＯＳトランジスタ（Ｍ７ない しＭ６）を介して、ＭＯＳ差動増幅段の２つの分岐の負荷素子における電圧（Ｕ １，Ｕ２）によって直接制 御可能である、ことを特徴とするＢｉＣＭＯＳ演算増幅器。 ２． 前記基準電流（ＩＲＥＦ）はＭＯＳ差動増幅段によって選択可能であり 、 前記基準電流は出力分岐のそれぞれの電流（ＩＺ１，ＩＺ２）より小さいか、 または同じであり、 演算増幅器の出力側（ＯＵＴ）は補償コンデンサ（Ｃ_C）を介してＭＯＳ差動 増幅段の出力側に帰還結合される、請求項１記載のＢｉＣＭＯＳ演算増幅器。 ３． 出力分岐における負荷素子はそれぞれ１つのトランジスタ（Ｍ８，Ｍ９ ）を有し、 該トランジスタはカレントミラーの形で接続されており、 演算増幅器の出力側（ＯＵＴ）と接続された負荷素子は付加的な負荷素子（Ｍ １８）を有し、 該付加的な負荷素子はカレントミラーのそれぞれのトランジスタに対して直接 に接続されている、請求項１または２記載のＢｉＣＭＯＳ演算増幅器。 ４． 前記付加的な負荷素子はＭＯＳトランジスタ（Ｍ１８）からなり、該ト ランジスタのゲートは第３の基準電圧（ＵＲＥＦ３）により制御可能である、請 求項３記載のＢｉＣＭＯＳ演算増幅器。 ５． 基準電流（ＩＲＥＦ）に対する電流源はＰＭＯＳトランジスタ（Ｍ３） からなり、該トランジスタのゲートは第４の基準電圧（ＵＲＥＦ４）により制御 可能である、請求項１から４までのいずれか１項記載のＢｉＣＭＯＳ演算増幅器 。 ６． 第１、第２、第３および第４の基準電圧が基準ユニット（ＲＥＦ）で形 成され、 該基準ユニットは、第１の基準電圧（ＵＲＥＦ１）がバイポーラトランジスタ （Ｑ１）のベースに印加され、該バイポーラトランジスタのエミッタは第１のＮ ＭＯＳトランジスタ（Ｍ２６）を介して基準電位（ＶＳＳ）と接続され、コレク タは第１のＰＭＯＳトランジスタ（Ｍ２５）を介して供給電圧（ＶＤＤ）と接続 され、ベースはバイポーラトランジスタのコレクタおよびＮＭＯＳトランジスタ のゲートと接続されており、 第２の基準電圧（ＵＲＥＦ２）は第２のＮＭＯＳトランジスタ（Ｍ２４）のゲ ートに印加され、該ＮＭＯＳトランジスタの第１の端子は基準電位と接続され、 第２の端子は第２のＰＭＯＳトランジスタ（Ｍ２２）を介して供給電圧と接続さ れ、ゲートは第２のＮＭＯＳトランジスタの第２の端子と接続されており、 第３の基準電圧（ＵＲＥＦ３）は第３のＮＭＯＳトランジスタ（Ｍ２３）のゲ ートに印加され、該第３のＮＭＯＳトランジスタの第１の端子は基準電位と接続 され、第２の端子は第３のＰＭＯＳトランジスタ（Ｍ２１）を介して供給電圧（ ＶＤＤ）と接続され、ゲートは第３のＮＭＯＳトランジスタの第２の端子と接続 されており、 第４の基準電位（ＵＲＥＦ４）は第、第２、第３および第４のＰＭＯＳトラン ジスタ（Ｍ１）のゲートに印加され、該第４のＰＭＯＳトランジスタの第１の端 子は供給電圧に直接接続され、第２の端子は第４のＮＭＯＳトランジスタ（Ｍ２ ）を介して基準電位と接続され、ゲートは第４のＰＭＯＳトランジスタの第２の 端子と接続されており、 前記第４のＮＭＯＳトランジスタのゲートは供給電圧と接続されている、請求 項５記載のＢｉＣＭＯＳ演算増幅器。 ７． ＭＯＳ差動増幅器の第２の分岐の負荷素子はＮＭＯＳトランジスタ（Ｍ １４，Ｍ１５）からなり、当該トランジスタはダイオードとして接続されている 、請求項１から６までのいずれか１項記載のＢｉＣＭＯＳ演算増幅器。