JPH09500516A - 領域信号経路指定およびユニバーサル信号経路指定を伴うプログラマブルロジックデバイス - Google Patents

Abstract

(57)【要約】 別個の論理領域（１１₁〜１１_N）を定義するグループに構成される複数の論理セル（１５₁〜１５_N）と、領域（１９₁〜１９_N）およびマルチ領域（１３）バスラインの両方と、２つ以上のバス信号を論理的に組合せることなく、つまり積項を形成することなく、信号をバスライン（３９₁〜３９_Jおよび４０₁〜４０_L）から論理セル（３１₁〜３１_J）の入力に経路付けるためだけに働くクロスポイントスイッチマトリックス（３７）とを有するプログラマブルロジックデバイス。むしろ、すべての論理は論理セル（３１₁〜３１_J）それら自体によって実行される。特定的には、スイッチマトリックス（３７）は、各バスライン（３９₁〜３９_Jおよび４０₁〜４０_L）は１つ以上の論理セル入力に接続し得るが、各論理セルは短絡することなく１つのバスラインにのみしか有意味に接続し得ないように構成される。１つの実施例において、各論理セル（３１₁〜３１_J）は、１つの論理信号を領域バスライン（１９₁）にフィードバックし（４１₁〜４１_J）、別の論理信号をそれの領域のユニバーサル選択マトリックス（４７）を通してユニバーサルバスライン（１３）にフィードバックし得る可能性を有する。選択マトリックス（４７）は領域の可能性のあるフィードバック信号のサブセットをユニバーサルバス（１３）に接続する。

Description

【発明の詳細な説明】 領域信号経路指定およびユニバーサル信号経路指定 を伴うプログラマブルロジックデバイス 技術分野 この発明は、プログラマブルロジックデバイスとして公知のタイプの集積回路 に関し、特定的には、そのようなデバイスの全体的な機能上の柔軟性を向上させ る相互接続レイアウトまたはアーキテクチャに関する。 背景技術 米国特許第５，０７９，４５１号において、ガッジャー（Gudger）らは、複数 の論理セルに積項を与えるグローバルバスおよびローカルバスを有するプログラ マブルロジックデバイス（ＰＬＤ）について記載している。グローバルバスはす べての論理セルと通信可能である一方で、ローカルバスの各々はデバイスにおい て論理セルのいくつかとのみ通信可能である。グローバル積項信号およびローカ ル積項信号は、バスと構造上一体であるＡＮＤマトリックスによって発生される 。つまり、プログラマブルＡＮＤマトリックスは、積項ライン（論理セル入力） がグローバルバスおよびローカルバスにあるバスラインと交差するところに位置 されるプログラマブル相互接続の組のように見える。バスラインと論理セル入力 とプログラマブル相互接続とによって形成されるクロスポイントマトリックスは したがって論理素子であり、本質的には、バスラインはゲート入力 を形成し論理セル入力はゲート出力を形成するワイド論理入力ＡＮＤゲートの組 である。論理セルは、それらのＯＲゲートが論理入力上で結果として生じる積項 信号を受取る状態で、積の和項を発生する第２の論理レベルを形成する。 フィールドプログラマブルゲートアレイ（ＦＰＧＡ）は典型的には、論理ブロ ックは論理ブロックの行および列からなる２次元アレイに配列されかつ相互接続 資源は行と列との間の空間を占めるトポロジーを有する。これらの相互接続は、 信号をブロックの出力からブロックの入力へ経路指定するように働くクロスポイ ントスイッチマトリックスを形成する。相互接続マトリックスは通常は、信号が デバイスにおけるすべての論理ブロックに経路指定可能であるような可能性を有 するように構成される。しかしながら、各論理ブロック入力は相互接続構造にお いて１つのバスラインにしか接続されない。 米国特許第５，２０８，４９１号において、イーベリング（Ebeling）らは、 インターメッシュされる順方向伝搬ならびに逆方向伝搬の経路指定および論理ブ ロック（ＦＰＲＬＢおよびＢＰＬＢ）のチェッカーボードアレイを有するＦＰＧ Ａについて記載している。複数の、前方伝搬および後方伝搬する、垂直に区分化 される経路指定チャネル（ＦＰＳＲＣおよびＢＰＳＲＣ）は、ＲＬＢの近接する 列の間において信号バスラインとして働く。各ＦＰＲＬＢ（またはＢＰＲＬＢ） は、１つの垂直チャネルにおける隣 接するＦＰＳＲＣ（またはＢＰＳＲＣ）から入力信号を受取り、対向する垂直チ ャネルにおける別の隣接するＦＰＳＲＣ（またはＢＰＳＲＣ）に出力信号を送る 。ＦＰＳＲＣおよびＢＰＳＲＣにある個々のバスラインは、ＦＰＲＬＢおよびＢ ＰＲＬＢとの短い、中間の、および長い範囲の通信を可能にするさまざまな長さ に区分化される。 この発明の目的は、現在はＦＰＧＡのみに見られる相互接続特徴のいくつかを 組込むことによって、プログラマブルロジックデバイス（ＰＬＤ）の機能上の柔 軟性を向上させることである。 発明の概要 この目的は、別々の論理領域に配列される複数の論理セルと、領域バスライン およびマルチ領域バスラインの両方を含む複数のバスラインと、論理セルの入力 で積項を形成するのにバス信号を論理的に組合せることなく信号をバスラインか らそれらの入力へ経路指定するようにのみ働くクロスポイントスイッチマトリッ クスとを有する、プログラマブルロジックデバイスで満足される。ＰＬＤのスイ ッチマトリックスにおいて、各バスラインは２つ以上の論理セル入力に接続可能 であるが、各論理セル入力は短絡なしに１つのバスラインにしか有意味には接続 され得ない。好ましい実施例においては、各論理セルは、１つの論理信号を領域 バスラインにフィードバックし得、別の論理信号をユニバーサル選択マトリック スを通してマルチ領域バスライ ンまたはユニバーサルバスラインにフィードバックし得る可能性を有する。ユニ バーサルバスへの接続のための、可能性のあるフィードバック信号のサブセット を選択するために、１つのユニバーサル選択マトリックスが論理セルの各領域に 対して与えられる。 図面の簡単な説明 図１は、この発明の超プログラマブルロジックデバイス（超ＰＬＤ）のチップ レベルのアーキテクチャを示すブロック図である。 図２は、図１の超ＰＬＤの論理領域の１つの詳細を示すブロック図である。 図３ａおよび図３ｂは、図２の論理領域にある論理セルの１つのゲートレベル の構造を示すブロック図である。図３ｂは、この論理セルのフィードバック選択 部分であり、図３ａの組合せ信号ラインＥとレジスタ出力ＱとＩ／Ｏピンとに接 続される。 図４は、図３の論理セルのユニバーサル論理ゲート（ＵＬＧ）に接続する、図 １の超ＰＬＤのクロスポイントスイッチマトリックスの一部の単純化された図で ある。 図５は、図４のマトリックスにおけるクロスポイントスイッチの１つの概略回 路図である。 発明を実施するベストモード 図１を参照すると、最上のチップレベルのアーキテクチャで見られる、この発 明の超プログラマブルロジックデバ イス（超ＰＬＤ）は、共通のユニバーサル信号バス１３によって相互接続される 複数のＮ個の別々の論理領域１１₁〜１１_Nを有する。典型的には、超ＰＬＤは４ ないし８の論理領域（４≦Ｎ≦８）を有するが、論理領域の数Ｎは絶対的に重要 なものではない。次に、各論理領域は、論理セル１５₁〜１５_Nのグループと、領 域制御信号を発生するための回路ブロック１７₁〜１７_Nと、領域信号バス１９₁ 〜１９_Nとを有する。このようなセルの各グループ１５₁〜１５_Nにある論理セル の数Ｊ、Ｋ、など、つまり、各論理領域１１₁〜１１_Nにある論理セルの数は典型 的には約２０であるが、この数は重要ではなく、所与のデバイスにあるすべての 論理領域に対して同じである必要はない。たとえば、論理領域１１にある論理セ ル１５₁の数Ｊは２０（Ｊ＝２０）であり、論理領域１１_Nにある論理セル１５_N の数Ｋは２４（Ｋ＝２４）であり、さらに別の論理領域は１５、１６、１８、ま たは何らかの他の数の論理セルのグループを含んでもよい。いくつかのデバイス では、デバイスの各論理セルまたは所与の領域の各論理セルは特定のＩ／Ｏピン ２１に関連される入力／出力（Ｉ／Ｏ）マクロセルであり、他のデバイスにおい ては、少なくとも１つの領域１１₁〜１１_Nにあるいくつかの論理セルは埋込まれ ており、関連されるＩ／Ｏピンを全く有さないであろう。すべての例において、 各論理領域１１₁〜１１_Nに対するＩ／Ｏピン２１の数は、その領域にあるＩ／Ｏ マクロセル の数と等しく、その領域に対するすべての論理セル１５₁〜１５_Nの総数を超える ことは決していない。したがって、Ｊ個の論理セルを有する論理領域１１₁は、 その領域に対する論理セル１５₁のグループにあるＩ／Ｏマクロセルの数に等し い、Ｊ個までの関連されるＩ／Ｏピン２１を有する。各領域制御信号発生回路ブ ロック１７₁〜１７_Nは、領域制御ライン１８₁〜１８_N上で、その特定の領域１１₁ 〜１１_Nに対する論理セル１５₁〜１５_Nに、出力イネーブルおよび非同期リセッ ト信号のような多数の制御信号を与える。領域クロック信号のような他の制御信 号は専用クロックピン２２₁〜２２_Nによって与えられてもよい。 ユニバーサル信号バス１３は、各論理領域１１₁〜１１_Nの論理セル１５₁〜１ ５_Nからライン２３上でフィードバック信号の組を受取り、すべての領域１１₁〜 １１_Nの論理セル１５₁〜１５_Nおよび制御信号発生回路ブロック１７₁〜１７_Nに 入力ライン２５上で共通の入力信号を与える。入力専用ピン３０はユニバーサル バス１３にさらに信号を与えてもよい。Ｎ個の別々の領域信号バス１９₁〜１９_N は、対応する論理領域１１₁〜１１_Nの論理セル１５₁〜１５_Nから領域フィードバ ックライン２７₁〜２７_N上で領域フィードバック信号を受取り、対応する論理領 域１１₁〜１１_N内の論理セル１５₁〜１５_Nおよび制御信号発生回路ブロック１７₁ 〜１７_Nに入力ライン２９₁〜２９_N上で領域入力信号の別個の組を与える。ユニ バー サルフィードバックライン２３および領域フィードバックライン２７₁〜２７_Nは 一般的には互いとは全く別個のものである一方で、入力ライン２５および２９₁ 〜２９_Nはユニバーサルバス１３または領域バス１９₁〜１９_Nの１つのいずれに もプログラマブルに接続してもよいことは注目すべきである。したがって、入力 ラインが、ユニバーサルバス１３から共通の入力信号を運びしたがってユニバー サル入力ライン２５として考えられるか、または領域バス１９₁〜１９_Nから領域 入力信号を運びしたがって領域入力ライン２９₁〜２９_Nとして考えられるかは、 特定のデバイス内での実際のプログラムされる接続に依存し得る。 図２を参照すると、たとえばここに示される図１の論理領域１１₁のような典 型的な論理領域は、グループ１５₁として構成される複数のＪ個の論理セル３１₁ 〜３１_Jと、論理セル３１₁〜３１_Jの少なくともいくつかと関連する入力／出力 ピン２１と、ライン１８₁で領域１１₁の論理セル３１₁〜３１_Jのグループ１５₁ に領域制御信号を与える単一の制御信号発生回路ブロック１７₁と、領域信号バ ス１９₁とを有する。典型的には、論理領域には約２０の論理セル３１₁〜３１_J がある。関連するＩ／Ｏピン２１を有する入力／出力（Ｉ／Ｏ）マクロセルであ る論理セルもあれば、埋込まれている論理セルもあってもよい。この違いを除き 、論理セル３１₁〜３１_Jは構成において典型的には互いと実質的に同一である。 各論理セル３１₁〜 ３１_Jは、領域バス１９₁およびユニバーサルバス１３から対応する多数の入力信 号を受取るための、典型的には論理セル１つにつき約１０である、入力ライン３ ３₁〜３３_Jに接続される多数の入力を有する。制御信号発生回路ブロック１７₁ は、領域バス１９₁およびユニバーサルバス１３から対応する多数のさらなる入 力信号を受取るための、典型的には数が約６である、入力ライン３５に接続され る多数の入力をさらに有する。したがって、２０の論理セルの典型的な論理領域 は約２０６の入力ライン３３₁〜３３_Jおよび３５を有することになる。 クロスポイントスイッチマトリックス３７は、どのバスライン３９₁〜３９_Jお よび４０₁〜４０_L（ライン４０_iを含む）が各論理領域に対してどの入力ライン ３３₁〜３３_Jおよび３５に接続するかを選択する。クロスポイントスイッチマト リックス３７はいずれのバス（領域バス１９₁およびユニバーサルバス１３の両 方）にある任意の信号を入力ライン３３₁〜３３_Jおよび３５のいずれにも接続さ せる。しかしながら、同じバスラインが複数の入力ラインに接続されてもよい一 方、各入力ラインは１つのバスラインにしか接続されない。入力ラインを２つ以 上のバスラインに接続すると、影響されたラインはショートして中間信号レベル を引起こす。さらに、ユニバーサルバス１３内の信号がすべての領域１１₁〜１ １_Nの入力ラインに利用可能である一方で、領域バス１１₁の信号はその特定の 論理領域１１₁にある論理セル３１₁〜３１_Jおよび制御信号ブロック１７₁にのみ 利用可能である。他の領域バス１９₂〜１９_Nにある信号は、論理領域１１₁には 利用可能ではなく、それらの関連する領域にのみ利用可能である。 論理領域の各論理セル３１₁〜３１_Jは、各フィードバックライン４１₁〜４１_J が指定される領域バスライン３９₁〜３９_Jに１対１態応で固定的に接続される状 態で、領域フィードバックライン４１₁〜４１_J上で１つのフィードバック信号を 領域バス１９₁に直接経路付ける。Ｊ個の論理セル３１₁〜３１_Jによって与えら れるＪ個の領域バス信号とともに、各領域の論理セルのグループ１５₁は多数の ユニバーサルフィードバック信号をさらに発生し、それらはユニバーサルフィー ドバックライン４３上でユニバーサルバス１３に経路付けられる。フィードバッ クライン４３の各束は、１つのフィードバックラインが１対１態様で１つのバス ラインに固定的に接続される状態で、ユニバーサルバス１３にあるバスライン４ ０₁の対応する束に接続する。これらのユニバーサルバス信号を発生するために 、領域の論理セル３１₁〜３１_Jの各々は１つの信号をライン４５₁〜４５_J上でユ ニバーサルスイッチマトリックス（ＵＳＭ）４７に供給する。次いで、領域のＵ ＳＭはユニバーサルバス１３への接続のために論理セル３１₁〜３１_Jから受取っ た信号のサブセットを選択する。典型的には、受取られた信号の約４０％が選択 されるため、２０ の論理セルを有する領域では典型的なＵＳＭはそれらの信号のうちの８つをユニ バーサルバス１３上に置くだろう。１５または１６の論理セルの領域からは６つ の信号が、１８または２０の論理セルの領域からは８つの信号が、２４の論理セ ルの領域からは１０の信号が選択されるかもしれない。しかしながら、領域にあ る論理セルの総数が小さく（１２以下）なければ、受取られた信号の７５％以下 が特定のＵＳＭによって通常は選択されるであろう場合を除き、ユニバーサルバ ス１３への接続のために選択される信号のパーセンテージは絶対的に重要なもの ではない。 図３ａおよび図３ｂを参照して、各論理セルは、ここに示される図３ａの論理 セル３１。のようなＩ／Ｏマクロセルか、または埋込まれたマクロセルである。 埋込まれたマクロセルは、それらが関連するＩ／Ｏピン２１を有さないという点 を除き、図３ａおよび図３ｂに示されるＩ／Ｏマクロセルと同様である。ピン上 で信号を出力することまたはＩ／Ｏピンから入力信号を受取ることに関連する回 路素子も、埋込マクロセルにはない。いくつかの超ＰＬＤまたはそのようなデバ イスのいくつかの領域においてはすべての論理セルは関連するＩ／Ｏピンを有す るＩ／Ｏマクロセルであり、この発明の他のＰＬＤはＩ／Ｏマクロセルおよび埋 込マクロセルの両方を有する。 図３ａに示されるように、好ましいデバイスの各論理セル３１₂は、４つの４ 入力ユニバーサル論理ゲート（ＵＬ Ｇ）５１〜５４と、２つの２入力ＵＬＧ５５および５６とを含む。４入力ＵＬＧ ５１および５３の２つはクロスポイントスイッチマトリックス３７からの同じ４ つの入力ライン３３_1(1-4)を共有し、４入力ＵＬＧ５２および５４の他の２つは ４つの他の入力ライン３３_1(5-8)を共有し、２つの２入力ＵＬＧ５５および５６ は最後の２つの入力ライン３３_1(9-10)を共有する。４入力ＵＬＧ５１〜５４の 各々は、その４つの入力の２¹⁶のブール論理関数の任意の１つを発生するよう別 々のプログラムされ得る。同様に、各２入力ＵＬＧ５５および５６はその２つの 入力の１６の可能なブール論理関数の任意の１つを発生するよう別々にプログラ ムされ得る。 ４つの４入力ＵＬＧ出力５７〜６０は、２つの論理対ゲート６３および６４へ の入力として用いられる。これらの対ゲート６３および６４は、ＡＮＤゲートま たはＯＲゲートのいずれとしても働くように、プログラマブルに構成可能である 。４入力ＯＲゲート６５が対ゲート６３および６４に続く。ＯＲゲート６５の１ つの入力６８は対ゲート６３の出力に接続する。ＯＲゲート６５の別の入力６９ は、プログラマブルスイッチ７４を介して、他方の対ゲート６４の出力７１に接 続可能である。したがって、ＯＲゲート６５は２つの対ゲート出力を互いに論理 的に組合せる（「加算させる」または「ＯＲ演算する」）ことが可能である。さ らに、近接する論理セルからの対ゲート出力がＯＲ ゲート６５に対してその入力６７および７０で利用可能であってもよい。同様に 対ゲート６３および６４の出力がプログラマブルスイッチ７３および７５を通し て近接の論理セルに送られてもよい。このような態様で、近接する論理セルは互 いの対ゲート出力を共有または盗んでもよい。 各論理セルは、Ｄ型レジスタ、Ｔ型レジスタ、またはラッチとして働くよう、 中にあるプログラマブル構成ビットにより構成されてもよい１つのフリップフロ ップ７７₁を有する。フリップフロップ７７へのデータ入力７８は、４つの入力 を有するマルチプレクサ７９の出力に接続される。このマルチプレクサ７９を用 いて、フリップフロップ７７の入力７８は、ＯＲゲート６５の出力ノードＥ、Ｅ の補数、対ゲート６４の出力ノードＢ、またはＩ／Ｏマクロセルの場合にはＩ／ Ｏピン２１で受取られた信号の補数のいずれかとなるよう選択されるだろう。各 フリップフロップ７７は、構成可能マルチプレクサ８１によって選択可能な２つ のクロックオプションを有する。一方のオプションでは、クロックは、論理セル 内において２入力ＵＬＧ５６により発生されてクロックライン８３上でマルチプ レクサ８１の入力に送信される、論理セル自体のクロック信号ＣＫであり得る。 代替的に、クロックは、内部で発生されるクロック信号ＣＫと領域に割当てられ る外部クロックピン（図２のピン２２₁）で受取られるその領域の同期クロック 信号ＲＣＫとの論理積（ＡＮＤゲート８５の出力）となるよう に選択されて、それによりゲート式ピンクロックを可能にし得る。さらに、論理 １（２入力ＵＬＧの１６の可能なブール関数の１つ）を常に出力するようクロッ ク発生ＵＬＧ５６をプログラムすることによって、単純なピン制御のクロックが 実行されてもよい。フリップフロップ７７は、プログラマブルに構成可能なマル チプレクサ８７により選択される２つの領域非同期リセット制御信号ＲＡＲ１お よびＲＡＲ２のいずれかを用いる。各領域において２つの非同期リセット信号Ｒ ＡＲ１およびＲＡＲ２を与えることによって、領域の論理セルは、フリップフロ ップが異なる信号によってリセットされる２つのサブグループに分けられる。 Ｉ／Ｏマクロセルの例において、論理セルは、ノードＥ上の組合せ信号、フリ ップフロップ７７からのレジスタ出力Ｑ、またはこれら２つの信号のいずれかの 補数を出力するよう、さらに別のマルチプレクサ８９によって構成され得る。各 Ｉ／Ｏマクロセルは、ライン９３上の出力イネーブル信号により制御されるトラ イステート可能出力バッファ９１をさらに有する。論理セルは、同じ２つの入力 ３３_1(9-10)をクロック発生器５６として用いて、２入力ＵＬＧ５５により発生 されるそれ自体の内部出力イネーブル信号ＯＥを選択してもよいし、または、信 号ＯＥは、図２の制御信号ブロック１７₁により発生されかつ領域内のすべのＩ ／Ｏマクロセルに共通である領域出力イネーブル信号ＲＯＥと、ＯＲゲート９５ によって論理的に組合されても よい。信号ＯＥまたは組合された（ＯＥ＋ＲＯＥ）信号の選択は構成可能マルチ プレクサ９７によってなされてもよい。 図２の制御信号発生回路ブロック１７₁は、クロスポイントマトリックス３７ から入力ライン３５で２つの異なる入力を各々が受取る３つの別個の２入力ＵＬ Ｇを用いて、制御信号ＲＡＲ１およびＲＡＲ２（非同期リセット）ならびにＲＯ Ｅ（出力イネーブル）を発生する。 図３ｂに見られるように、論理セルのフィードバック選択部分は、組合せ信号 を受取るためにＯＲゲート６５の出力でノードＥに接続される入力と、レジスタ された信号を受取るためにフリップフロップ７７の出力Ｑに接続される別の入力 とを有するマルチプレクサ１０１を含む。マルチプレクサ１０１は、組合せ信号 またはレジスタされた信号のいずかを選択して、ユニバーサルバスおよび領域バ スへの可能なフィードバックのためにこの初期選択をその出力１０３上で与える 。第２のマルチプレクサ１０５は、ピン信号を受取るためにＩ／Ｏピン２１に接 続される入力と、選択された組合せフィードバック信号またはレジスタされたフ ィードバック信号を受取るために第１のマルチプレクサ１０１の出力１０３に接 続される第２の入力とを有する。この第２のマルチプレクサ１０５は、領域バス ラインに接続される領域フィードバックライン４１₁に２つの信号の一方を与え 、２つ信号の他方をユニバーサルバスラインへ の可能な接続のためにライン４５₁で図２のユニバーサル選択マトリックス（Ｕ ＳＭ）４７に与える。したがって、論理セルは領域フィードバックオプションお よびユニバーサルフィードバックオプションの両方を提供する。ライン４１₁上 の領域フィードバックは、ノードＥ上の組合せ信号、フリップフロップ出力Ｑに ある記憶される信号、またはＩ／Ｏマクロセルの例においてはピン信号のいずれ かとなるようプログラムされてもよい。１つの信号がライン４５₁上の可能なユ ニバーサルフィードバックとして各論理セルからさらに選択される。領域フィー ドバックと同様、この可能性のあるユニバーサルフィードバック信号は、Ｉ／Ｏ ピン信号、またはマルチプレクサ１０１によって最初に選択された組合せ信号も しくはレジスタされた信号のいずれかから選択される。しかしながら、この好ま しい実現例において、組合せ信号および記憶される信号を両方とも所与の論理セ ルからのフィードバックとして用いることはできない。選択された、可能性のあ るユニバーサルフィードバック信号は図２に見られる領域のＵＳＭ４７に進み、 それは前に説明したようにその入力信号のサブセット（たとえば２０のうちの８ ）をそのユニバーサルバスラインにマッピングする。 図４を参照して、クロスポイントスイッチマトリックス３７は、ここでは水平 な線によって表わされる領域バスライン３９₁〜３９_Jおよびユニバーサルバスラ イン４０₁ 〜４０_Lを、入力ライン３３_1(1-8)の８つに対応する垂直な線によりここでは表 わされる入力ラインに接続する。論理セルのユニバーサル論理ゲート５１および ５２の２つは図の一番上に示され、各々は４つの入力ライン３３_1(1-4)および３ ３_1(5-8)に接続される。各バスラインと論理セル入力ラインとの交差部にあるの は、２つのラインを接続するようプログラムされ得、それによってバス信号がそ の入力ライン上に置かれるようにする、クロスポイントスイッチ１１１である。 各バスライン３９₁〜３９_Jおよび４０₁〜４０_Lは１つ以上の入力ライン３３に接 続され得る。しかしながら、１つのバスラインのみが任意の１つの入力ラインに 接続されてもよい。任意の不使用の入力ラインは、ＵＬＧ５１、５２などによっ て実現される特定の機能が要するように、ハイまたはローのいずれかの固定され た状態にプログラムされてもよい。 図５に見られるように、各クロスポイントスイッチ１１１は、電気的に消去可 能な不揮発性ラッチ１１５により制御される転送ゲート１１３である。ラインＷ Ｌはバスラインであり、ＣＯＬ１およびＣＬＯ２とラベル付けされるラインは２ つの入力ラインである。ここではｎチャネル電界効果トランジスタである転送ゲ ート１１３は、そのソース端子およびドレイン端子が、ノード１１７でバスライ ンＷＬに、およびノード１１８₁または１１８₂で入力ラインＣＯＬ１またはＣＯ Ｌ２の１つに接続される。マスクプロ グラムされる接続１１９は、２つの論理セル入力ラインＣＯＬ１およびＣＯＬ２ のどちらが転送ゲート１１３に接続されるかを決定する。図示されていない、近 接するクロスポイントスイッチ１１１は、その転送ゲートが同様のマスクプログ ラムされる接続を介して他方の入力ラインに接続される。転送ゲート１１３は、 １つの側で浮動ゲート型ＥＥＰＲＯＭのような不揮発性プログラマブル記憶素子 １２１を有するＳＲＡＭラッチ１１５によって制御される。ＶＲＥＦは不揮発性 記憶素子１２１のための読出線である。ＸＳＥＬ１およびＸＳＥＬ２は、マスク プログラマブル接続１２５を介して選択トランジスタ１２３に接続される２つの 論理セル入力ラインＣＯＬ１およびＣＯＬ２に対応する２つの選択ラインである 。入力ラインＣＯＬ１が転送ゲート１１３に接続されると、選択ラインＸＳＥＬ １が選択トランジスタ１２３に接続される。近接するセルでは、ＣＯＬ２および ＸＳＥＬ２が接続される。選択ラインは、パワーアップでＶｃｃへ脈動し、次い で基準値（約２ボルト）に保持される。不揮発性素子１２１に記憶される値は、 選択トランジスタ１２３のソースであるノードＡで読出される。転送ゲート１１ ３の制御ゲートはノードＢでＳＲＡＭラッチに接続される。 書込モードでは、すべての不揮発性記憶素子１２１の浮動ゲートを充電するた めに、他のすべてのラインＶＣ、ＶＢ、ＶＳおよびＸＳＥＬは接地に保持される 状態で、ＶＲ ＥＦがまずプログラム電圧Ｖｐｐに充電される。次いで、ＶＲＥＦが接地にあり 、かつＶＣがプログラム電圧Ｖｐｐにあり、かつＶＢが接地にあり、かつＶＳが 浮動させられる状態で、ＸＳＥＬをプログラム電圧Ｖｐｐに保持することによっ て浮動ゲートは選択的に放電される。選択されない記憶素子１２１は、ＸＳＥＬ は接地にある。読出モードでは、ＶＲＥＦおよびＶＳは接地にあり、ＶＣおよび ＶＢは通常動作電圧Ｖｃｃにあり、ＸＳＥＬは感知のためにＶｃｃ、または感知 された値をラッチ１１５に保持するために２ボルトである。 プログラムされた論理パターンでは、各論理セル入力はわずか１つのそのクロ スポイントラッチ１１５のセットを有する。２つのバスラインＷＬを同時に１つ の論理セル入力ＣＬＯ１またはＣＬＯ２に接続すると、転送ゲート１１３を通し ての直接接続のために２つのバスラインはショートして、それによって中間信号 レベルが生じ、有用な接続とはならない。したがって、積項は単一の入力ライン への複数のバス接続によっては形成され得ないため、図２および図４に見られる クロスポイントスイッチマトリックス３７は論理素子として見られるべきではな い。むしろ、スイッチマトリックス３７は単にバス信号を１つ以上の論理セル入 力に経路付けるよう働くにすぎない。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユー，ジョー アメリカ合衆国、94303 カリフォルニア 州、パロ・アルト、コリーナ・ウェイ、 3855 (72)発明者 バーガー，ニール アメリカ合衆国、95014 カリフォルニア 州、クパーティノ、ミラー・アベニュ、 10200 (72)発明者 ガッジャー，キース・エイチ アメリカ合衆国、95073 カリフォルニア 州、ソキュエル、ノース・ロデオ・ガル チ・ロード、2376 (72)発明者 ゴングワー，ジェフリー・エス アメリカ合衆国、95008 カリフォルニア 州、キャンプベル、マクベイン・アベニ ュ、1148 【要約の続き】 ン（１３）にフィードバックし得る可能性を有する。選 択マトリックス（４７）は領域の可能性のあるフィード バック信号のサブセットをユニバーサルバス（１３）に 接続する。

Claims (1)

1. 【特許請求の範囲】 １．論理セル入力を通して入力信号を受取る複数の論理セルを含み、前記論理セ ルはそのようなセルの別個の論理領域を定義するグループに構成され、さらに、 そこにある信号を伝えるための複数のバスラインと、 前記論理セル入力にバスラインをプログラマブルに接続するクロスポイントス イッチマトリックスとを含み、各バスラインは前記マトリックスのクロスポイン トスイッチの組を介して少なくとも１つの論理領域の論理セル入力に接続可能で あり、複数の前記バスラインは複数の論理領域にある論理セル入力に接続可能な マルチ領域バスラインであり、前記バスラインのいくつかは領域バスラインであ り、各々は１つの論理領域のみにある論理セル入力に接続可能であり、各論理セ ルは前記領域バスラインの１つに領域フィードバック信号を与え、さらに、 各論理領域に１つが対応する複数のフィードバック選択マトリックスを含み、 各選択マトリックスは、その対応する論理領域の前記論理領域から可能性のある マルチ領域フィードバック信号を受取る入力と、前記マルチ領域バスラインに前 記可能性のあるマルチ領域フィードバック信号のプログラマブルに選択されるサ ブセットを供給する出力とを有する、プログラマブルロジックデバイス（ＰＬＤ ）。 ２．少なくとも１つのマルチ領域バスラインは、各論理領域において論理セル入 力に接続可能なユニバーサルバスラ インである、請求項１に記載のＰＬＤ。 ３．第１の切換出力で前記領域バスラインの１つに与えられる領域フィードバッ ク信号として２つのフィードバック信号の一方を選択するために、および第２の 切換出力で各論理セルの論理領域に対応するフィードバック選択マトリックスに 与えられる、可能性のあるマルチ領域フィールド信号として前記フィードバック 信号の他方を選択するために、前記論理セルは切換入力で前記フィードバック信 号を受取るプログラマブル切換手段を有する、請求項１に記載のＰＬＤ。